KR20070071012A - 박막 트랜지스터 어레이 기판 이의 제조 방법 - Google Patents

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KR20070071012A
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오재영
박용인
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엘지.필립스 엘시디 주식회사
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Abstract

본 발명은 마스크 수를 절감하여 박막 트랜지스터 어레이를 형성하는 박막 트랜지스터 어레이 기판 및 이의 제조 방법에 관한 것으로, 본 발명의 액정 표시 장치의 제조 방법은 기판 상에 일 방향으로 게이트 라인, 게이트 전극을 형성하는 단계와, 상기 게이트 라인, 게이트 전극을 포함한 기판 상에 게이트 절연막층, 반도체층 형성층, 데이터 금속층을 차례로 전면 증착하는 단계와, 상기 데이터 금속층, 반도체층 형성층 및 게이트 절연막층을 선택적으로 제거하여 상기 게이트 라인과 교차하는 방향의 데이터 라인과, 반도체층 형성 부위를 남기도록 패터닝하는 단계와, 상기 데이터 라인들을 포함한 상기 기판 전면에 투명 전극을 증착하는 단계 및 상기 반도체층 형성 부위의 채널에 대응되는 투명 전극, 상기 데이터 금속 및 반도체층 형성층의 소정 두께 제거하고, 상기 화소 영역의 소정 부분을 패터닝하여, 상기 반도체층 형성층에는 반도체층을, 상기 데이터 금속층에는 소오스/드레인 전극을 형성하고, 상기 투명 전극에는 상기 드레인 전극과 연결되는 화소 전극을 포함하여 이루어짐을 특징으로 한다.
3 마스크, 산소 플라즈마, 회절 노광, 보호막, 투명 전극

Description

박막 트랜지스터 어레이 기판 이의 제조 방법{Thin Film Transistor Array Substrate and Method For Manufacturing the Same}
도 1은 종래의 박막 트랜지스터 어레이 기판을 나타낸 단면도
도 2는 종래의 박막 트랜지스터 어레이 형성 단계를 나타낸 공정 순서도
도 3은 본 발명의 박막 트랜지스터 어레이 기판의 형성 단계를 나타낸 공정 순서도
도 4는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판을 나타낸 평면도
도 5는 도 4의 I~I' 선상, Ⅱ~Ⅱ' 선상, Ⅲ~Ⅲ' 선상을 나타낸 단면도
도 6a 내지 도 6c는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판을 나타낸 공정 평면도
도 7a 내지 도 7e는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판을 나타낸 공정 단면도
도 8은 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판을 나타낸 평면도
도 9는 도 8의 Ⅳ~Ⅳ' 선상, Ⅴ~Ⅴ' 선상 및 Ⅵ~Ⅵ' 선상을 나타낸 단면도
도 10a 내지 도 10d는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레 이 기판을 나타낸 공정 단면도
도 11은 본 발명의 박막 트랜지스터 어레이 기판에서 보호막 형성시 이용되는 방법을 나타낸 공정 개략도
도 12는 본 발명의 박막 트랜지스터 어레이 기판에서 보호막 형성의 다른 방법을 나타낸 공정 개략도
*도면의 주요 부분에 대한 부호의 설명*
100 : 기판 101 : 게이트 라인
101a : 게이트 전극 102 : 데이터 라인
102a : 소오스 전극 102b : 드레인 전극
102c : 스토리지 부속 패턴 103 : 화소 전극
103a : 제 2 스토리지 전극 103b : 투명 전극 패턴
104 : 반도체층 111 : 공통 라인
111a : 제 1 스토리지 전극 111b : 공통 전극
114a : 게이트 절연막 115a : 비정질 실리콘층
116a : 불순물층 형성층 126 : 불순물층
121 : 게이트 패드 배선 122 : 데이터 패드 배선
123 : 게이트 패드 단자 125 : 보호막
133 : 데이터 패드 단자
본 발명은 액정 표시 장치에 관한 것으로 특히, 마스크 수를 절감하여 박막 트랜지스터 어레이를 형성하는 박막 트랜지스터 어레이 기판 및 이의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시 장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시 장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 특징 및 장점으로 인하여 이동형 화상 표시 장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송 신호를 수신하여 디스플레이하는 텔레비젼 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
이와 같은 액정 표시 장치가 일반적인 화면 표시 장치로서 다양한 부분에 사용되기 위해서는 경량, 박형, 저 소비 전력의 특징을 유지하면서도 고정세, 고휘도, 대면적 등 고품위 화상을 얼마나 구현할 수 있는가에 관건이 걸려 있다고 할 수 있다.
종래의 액정 표시 장치는, 일정 공간을 갖고 합착된 제 1 기판 및 제 2 기판과, 상기 제 1 기판과 제 2 기판 사이에 주입된 액정층으로 구성되어 있다.
보다 구체적으로 설명하면, 상기 제 1 기판에는 화소 영역(P)을 정의하기 위하여 일정한 간격을 갖고 일방향으로 복수개의 게이트 라인과, 상기 게이트 라인에 수직한 방향으로 일정한 간격을 갖고 복수개의 데이터 라인이 배열된다. 그리고, 상기 각 화소 영역(P)에는 화소 전극이 형성되고, 상기 각 게이트 라인과 데이터 라인이 교차하는 부분에 박막 트랜지스터(T)가 형성되어 상기 게이트 라인에 인가되는 신호에 따라 상기 데이터 라인의 데이터 신호를 상기 각 화소 전극에 인가한다.
그리고, 도시되지 않았지만, 상기 제 2 기판에는 상기 화소 영역(P)을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층이 형성되고, 상기 각 화소 영역에 대응되는 부분에는 색상을 표현하기 위한 R, G, B 컬러 필터층이 형성되고, 상기 컬러 필터층위에는 화상을 구현하기 위한 공통 전극이 형성되어 있다.
상기와 같은 액정 표시 장치는 상기 화소 전극과 공통 전극 사이의 전계에 의해 상기 제 1, 제 2 기판 사이에 형성된 액정층의 액정이 배향되고, 상기 액정층의 배향 정도에 따라 액정층을 투과하는 빛의 양을 조절하여 화상을 표현할 수 있다.
이와 같은 액정 표시 장치를 TN 모드(Twisted Nematic mode) 액정 표시 장치라 하며, 상기 TN 모드 액정 표시 장치 외에 수평 전계를 이용한 횡전계 모드(In-Plane Switching(IPS) mode) 액정 표시 장치가 개발되었다. 상기 횡전계(IPS) 모드 액정 표시 장치는 제 1 기판의 화소 영역에 화소 전극과 공통 전극을 일정한 거리를 갖고 서로 평행하게 형성하여 상기 화소 전극과 공통 전극 사이에 횡 전계(수평 전계)가 발생하도록 하고 상기 횡 전계에 의해 액정층이 배향되도록 한 것이다.
이러한 종래의 액정 표시 장치에 있어서, 제 1 기판 상의 게이트 라인과 데이터 라인의 교차부에 형성되는 박막 트랜지스터와, 화소 영역에 형성되는 화소 전극의 구조 및 형성 과정은 다음과 같다.
이하, 첨부된 도면을 참조하여 종래의 박막 트랜지스터 어레이 기판 및 이의 제조 방법을 설명하면 다음과 같다.
도 1은 종래의 박막 트랜지스터 어레이 기판을 나타낸 단면도이며, 도 2는 종래의 박막 트랜지스터 어레이 기판의 박막 트랜지스터 어레이 형성 단계를 나타낸 공정 단면도이다.
도 1과 같이, 종래의 박막 트랜지스터 어레이 기판의 박막 트랜지스터는 게이트 라인으로부터 돌출되어 형성된 게이트 전극(11)과, 상기 게이트 전극(11) 상부에 게이트 절연막(12)을 개재하여 섬상으로 형성된 반도체층(13)과, 상기 반도체층(13)에 양측에 서로 이격되어 형성된 소오스 전극(14a) 및 드레인 전극(14b)을 포함하여 이루어진다. 여기서, 상기 소오스 전극(14a)은 데이터 라인(미도시)으로부터 돌출되어 형성된다. 그리고, 상기 반도체층(13)은 하부에 비정질 실리콘층(13a)과 채널 부분에 대하여 제거되며 상기 소오스 전극(14a)과 드레인 전극(14b) 하부에 접하여 위치하는 불순물층(n+층)(13b)이 적층되어 이루어진다.
그리고, 상기 박막 트랜지스터의 드레인 전극(14b) 상부 소정 부위와 접하여 화소 전극(16)이 형성된다. 이 때, 상기 드레인 소오스/드레인 전극(14a/14b)과 화소 전극(16)의 사이의 층간에는 보호막(15)이 형성된다.
이러한 제 1 기판(10)에 형성되는 구조물을 박막 트랜지스터 어레이라 하며, 이의 제조 방법을 도 2를 참조하여 설명한다.
도 2와 같이, 제 1 기판(10) 상에 금속을 증착하고 이를 선택적으로 제거하여 게이트 라인과 상기 게이트 라인으로부터 돌출되는 형상의 게이트 전극(11)을 형성한다(11S).
이어, 상기 게이트 전극(11)을 포함한 제 1 기판(10) 전면에 게이트 절연막(12)을 증착한다.
이어, 상기 게이트 절연막(12) 상부에 반도체층(13) 및 금속을 차례로 전면 증착하고, 이를 선택적으로 제거하여, 데이터 라인(미도시) 및 소오스/드레인 전극(14a/14b)을 형성한다. 여기서, 상기 반도체층(13)은 하부에는 비정질 실리콘층(13a)이 상부에는 불순물층(13b)이 적층된 것이다. 그리고, 상기 반도체층(13)은 상기 소오스/드레인 전극(14a/14b) 하부에 형성된 것으로, 상기 소오스/드레인 전극(14a/14b)의 형성시, 함께 패터닝되어 형성되며, 상기 소오스/드레인 전극(14a/14b)의 사이의 영역은 선택적으로 회절 노광을 하여, 상기 소오스/드레인 전극(14a/14b) 사이의 대응되는 금속과 상기 반도체층(13)의 불순물층(13b)을 제거한다. 이 때, 남아있는 상기 반도체층(13)의 부위는 채널 영역으로 정의된다.
이어, 상기 데이터 라인 및 소오스/드레인 전극(14a/14b)을 포함한 게이트 절연막(12) 전면에 보호막(15)을 형성한 후, 상기 드레인 전극(14b)의 상부만 소정 부분 노출되도록 보호막 홀을 형성한다(13S).
이어, 상기 보호막 홀을 매립하며, 상기 보호막(15) 전면에 투명 전극을 형 성한 후, 이를 선택적으로 제거하여 화소 영역에 화소 전극(16)을 형성한다.
그러나, 상기와 같은 종래의 박막 트랜지스터 어레이 기판 및 이의 제조 방법은 다음과 같은 문제점이 있다.
종래의 박막 트랜지스터 어레이 기판에 있어서, 특히 박막 트랜지스터 어레이를 형성함에 있어서는, 게이트 라인 형성용, 반도체층 및 데이터 라인 형성용, 보호막 홀 형성용 및 화소 전극 형성용의 적어도 4개 이상의 마스크가 요구되었다.
소정의 막을 패터닝하기 위해 이용되는 마스크는 그 비용이 고가이며, 마스크 1회 사용시마다 적어도 패터닝이 필요한 막의 증착, 감광막 도포, 노광, 감광막 현상 및 현상된 감광막을 이용한 막의 식각 등의 여러 가지 공정이 요구되며, 식각 후에도 세정 등의 작업이 필요한 것으로, 마스크 사용에 따라 비용 및 공정 시간의 부담이 크고, 수율 저하가 수반되어 마스크를 줄이고자 하는 노력이 제기되었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 마스크 수를 절감하여 박막 트랜지스터 어레이를 형성하는 박막 트랜지스터 어레이 기판 및 이의 제조 방법을 제공하는 데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터 어레이 기판은 기판 상에 서로 교차하여 복수개의 화소 영역을 정의하는 게이트 라인 및 데이터 라인과, 상기 각 게이트 라인과 데이터 라인의 교차부에, 상기 게이트 라인으로부터 돌출된 게이트 전극, 상기 데이터 라인으로부터 돌출된 소오스 전극 및 이와 이격된 드레인 전극으로 이루어진 복수개의 박막 트랜지스터 및 상기 각 박막 트랜지스터의 소오스/드레인 전극과 접하여 상부에 형성된 화소 전극층을 포함하여 이루어짐에 그 특징이 있다.
여기서, 상기 박막 트랜지스터는 상기 게이트 전극과 소오스/드레인 전극의 층간에 상기 게이트 전극을 덮는 형상의 반도체층을 더 포함한다. 그리고, 상기 게이트 라인과 반도체층의 층간 사이에 게이트 절연막이 형성된다. 이 때, 상기 반도체층과 게이트 절연막은 동일폭으로 패터닝된다.
또한, 상기 게이트 라인, 상기 데이터 라인, 상기 박막트랜지스터 및 상기 화소 전극층을 포함한 상기 기판 전면에 보호막이 더 형성된다. 상기 보호막은 산화막이다. 그리고, 상기 산화막은 200~500Å 두께로 형성된다.
이러한 상기 화소 전극층은 상기 드레인 전극과 오버랩하며 상기 드레인 전극 상부에 형성된 화소 전극과, 상기 소오스 전극과 접하여 형성된 투명 전극 패턴을 포함하여 이루어진다.
한편, 상기 화소 영역들을 가로지르며, 상기 각 게이트 라인마다 동일한 방향으로 소정 간격 이격된 공통 라인이 더 형성될 수 있다. 이 때, 상기 화소 전극과 교번되는 형상으로 상기 공통 라인으로부터 분기된 복수개의 공통 전극이 형성된다. 그리고, 상기 화소 전극층은 상기 드레인 전극과 오버랩하여 형성된 스토리지 전극과, 상기 스토리지 전극으로부터 분기되어 상기 화소 영역에 상기 공통 전극과 교번하여 핑거 형상으로 형성된 일 이상의 화소 전극과, 상기 스토리지 전극과 이격되어 상기 소오스 전극과 접하여 형성된 투명 전극 패턴을 포함하여 이루어 진다.
또한, 상기 게이트 라인의 단부에는 게이트 패드 배선이 더 형성되며, 상기 게이트 패드 배선 상부에는 상기 화소 전극층과 동일층의 게이트 패드 단자가 더 형성된다.
마찬가지로, 상기 데이터 라인의 단부에는 데이터 패드 배선이 더 형성되며, 상기 데이터 패드 배선 상부에는 상기 화소 전극층과 동일층의 데이터 패드 단자가 더 형성된다.
한편, 동일한 목적을 달성하기 위한 본 발명의 박막 트랜지스터 어레이 기판은 기판 상에 서로 교차하여 복수개의 화소 영역을 정의하며 형성된 복수개의 게이트 라인 및 데이터 라인과, 상기 게이트 라인과 동일한 방향으로 각 게이트 라인마다 대응되어 형성된 복수개의 공통 라인과, 상기 게이트 라인과 데이터 라인의 교차부에, 상기 게이트 라인으로부터 돌출된 게이트 전극, 상기 데이터 라인으로부터 돌출된 소오스 전극 및 이와 이격된 드레인 전극으로 이루어진 박막 트랜지스터와, 상기 드레인 전극 상부에 상기 드레인 전극 상부에 상기 드레인 전극과 접하여 형성된 제 1 스토리지 전극과, 상기 제 1 스토리지 전극으로부터 분기되어 상기 화소 영역에 핑거 형상으로 형성된 일 이상의 화소 전극과, 상기 제 1 스토리지 전극과 이격되어 상기 소오스 전극 상부에 상기 소오스 전극과 접하여 형성된 투명 전극 패턴 및 상기 화소 전극과 교번되어 상기 화소 영역에 형성된 복수개의 공통 전극을 포함하여 이루어짐에 또 다른 특징이 있다.
여기서, 상기 게이트 라인 및 상기 공통 라인은 동일층에 형성되며, 상기 공 통 라인은 상기 화소 영역 내에 그 폭이 넓게 형성된 제 2 스토리지 전극을 구비한다. 그리고, 상기 공통 전극은 상기 제 2 스토리지 전극으로부터 분기된 형상이다.
한편, 동일한 목적을 달성하기 위한 본 발명의 박막 트랜지스터 어레이 기판은 기판 상에 서로 교차하여 복수개의 화소 영역을 정의하며 형성된 복수개의 게이트 라인 및 데이터 라인과, 상기 게이트 라인과 데이터 라인의 교차부에, 상기 게이트 라인으로부터 돌출된 게이트 전극, 상기 데이터 라인으로부터 돌출된 소오스 전극 및 이와 이격된 드레인 전극으로 이루어진 박막 트랜지스터와, 상기 드레인 전극 상부에서는 상기 드레인 전극과 접하여, 상기 드레인 전극을 포함한 화소 영역에 형성된 화소 전극과, 상기 소오스 전극 상부에 접하여 형성된 투명 전극 패턴을 포함하여 이루어짐에 또 다른 특징이 있다.
상기 화소 전극은 전단(前段) 게이트 라인과 소정 부분 오버랩한다.
상기 화소 전극과 이와 오버랩된 전단 게이트 라인 사이의 층간에는 상기 데이터 라인과 동일층에 스토리지 전극 패턴이 더 형성된다.
또한, 동일한 목적을 달성하기 위한 본 발명의 액정 표시 장치의 제조 방법은 기판 상에 일 방향으로 게이트 라인, 게이트 전극을 형성하는 단계와, 상기 게이트 라인, 게이트 전극을 포함한 기판 상에 게이트 절연막층, 반도체층 형성층, 데이터 금속층을 차례로 전면 증착하는 단계와, 상기 데이터 금속층, 반도체층 형성층 및 게이트 절연막층을 선택적으로 제거하여 상기 게이트 라인과 교차하는 방향의 데이터 라인과, 반도체층 형성 부위를 남기도록 패터닝하는 단계와, 상기 데이터 라인들을 포함한 상기 기판 전면에 투명 전극을 증착하는 단계 및 상기 반도 체층 형성 부위의 채널에 대응되는 투명 전극, 상기 데이터 금속 및 반도체층 형성층의 소정 두께 제거하고, 상기 화소 영역의 소정 부분을 패터닝하여, 상기 반도체층 형성층에는 반도체층을, 상기 데이터 금속층에는 소오스/드레인 전극을 형성하고, 상기 투명 전극에는 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하여 이루어짐에 또 다른 특징이 있다.
또한, 상기 화소 전극을 포함한 상기 기판 전면에 산소 플라즈마 처리를 진행하는 보호막을 전면 형성하는 단계를 더 포함할 수 있다. 상기 보호막의 형성은 산소 플라즈마 처리하여 이루어지며, 상기 보호막은 형성은 진공 챔버 또는 오븐에서 이루어질 수 있다.
상기 반도체층 형성층은 아래로부터 비정질 실리콘층 및 불순물층이 적층된 것이며, 상기 반도체층 형성층의 소정 두께 제거시 채널 부위의 대응되는 상기 불순물층이 제거된다.
한편, 경우에 따라, 상기 게이트 라인 형성시 상기 게이트 라인과 평행하는 방향의 공통 라인과, 상기 공통 라인으로부터 분기되는 공통 전극을 더 형성한다. 상기 화소 전극은 상기 공통 전극과 교번하는 형상이다.
그리고, 상기 게이트 라인 형성시 상기 게이트 라인의 단부에 게이트 패드 배선을 더 형성하며, 상기 화소 전극 형성시 상기 게이트 패드 배선 상부에는 상기 화소 전극층과 동일층의 게이트 패드 단자를 더 형성한다.
또한, 상기 데이터 라인 형성시 상기 데이터 라인의 단부에는 데이터 패드 배선을 더 형성하며, 상기 화소 전극 형성시 상기 데이터 패드 배선 상부에는 상기 화소 전극층과 동일층의 데이터 패드 단자를 더 형성한다.
또한, 동일한 목적을 달성하기 위한 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법은 기판 상에 일 방향으로 게이트 라인, 게이트 전극, 게이트 패드 배선을 형성하는 단계와, 상기 게이트 라인, 게이트 전극을 포함한 기판 상에 게이트 절연막층, 반도체층 형성층, 데이터 금속층을 차례로 전면 증착하는 단계와, 상기 데이터 금속층, 반도체층 형성층 및 게이트 절연막층을 선택적으로 제거하여 상기 게이트 라인과 교차하는 방향의 데이터 라인과, 반도체층 형성 부위 및 데이터 패드 배선을 남기도록 패터닝하는 단계와, 상기 데이터 라인들을 포함한 상기 기판 전면에 투명 전극을 증착하는 단계 및 상기 투명 전극, 상기 데이터 금속 및 반도체층 형성층의 소정 두께를 선택적으로 제거하여, 상기 반도체층 형성 부위에는 반도체층과 소오스/드레인 전극을 형성하고, 상기 화소 영역에는 화소 전극을 형성하고, 상기 게이트 패드 배선과 접하는 게이트 패드 단자 및 상기 데이터 패드 배선과 접하는 데이터 패드 단자를 형성하는 단계를 포함하여 이루어짐에 또 다른 특징이 있다.
또한, 동일한 목적을 달성하기 위한 본 발명의 액정 표시 장치의 제조 방법은 기판 상에 일 방향으로 게이트 라인, 공통 라인, 공통 전극, 게이트 전극, 게이트 패드 배선을 형성하는 단계와, 상기 게이트 라인, 게이트 전극을 포함한 기판 상에 게이트 절연막층, 반도체층 형성층, 데이터 금속층을 차례로 전면 증착하는 단계와, 상기 데이터 금속층, 반도체층 형성층 및 게이트 절연막층을 선택적으로 제거하여 상기 게이트 라인과 교차하는 방향의 데이터 라인과, 반도체층 형성 부위 및 데이터 패드 배선을 남기도록 패터닝하는 단계와, 상기 데이터 라인들을 포함한 상기 기판 전면에 투명 전극을 증착하는 단계와, 상기 투명 전극, 상기 데이터 금속 및 반도체층 형성층의 소정 두께를 선택적으로 제거하여, 상기 반도체층 형성 부위에는 반도체층과 소오스/드레인 전극을 형성하고, 상기 화소 영역에는 화소 전극을 형성하고, 상기 게이트 패드 배선과 접하는 게이트 패드 단자 및 상기 데이터 패드 배선과 접하는 데이터 패드 단자를 형성하는 단계를 포함하여 이루어짐에 또 다른 특징이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 박막 트랜지스터 어레이 기판 및 이의 제조 방법을 상세히 설명하면 다음과 같다.
도 3은 본 발명의 박막 트랜지스터 어레이 기판의 박막 트랜지스터 어레이 형성 단계를 나타낸 공정 단면도이다.
도 3과 같이, 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법에 있어서, 특히 박막 트랜지스터 어레이 형성에 있어서는, 게이트 라인 및 게이트 전극 형성용의 제 1 마스크(100S)와, 반도체층 및 데이터 라인 층의 형성용의 제 2 마스크(110S)와, 화소 전극 및 상기 반도체층에 채널을 형성하기 위한 제 3 마스크(120S)를 이용하여 이루어진다.
이와 같이, 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법에 있어서는, 데이터 라인층과 화소 전극 층간의 사이에 보호막의 개재없이 데이터 라인의 형성 후, 직접적으로 화소 전극을 데이터 라인층 상부에 형성시켜, 별도의 보호막 홀 형성의 공정이 필요치 않아 마스크 수를 절감하며, 또한, 채널을 화소 전극의 패터닝시 함께 정의함으로써, 채널 형성시에 요구되는 회절 노광 공정을 생략함으로써, 노광 공정 등의 회수도 보다 절감할 수 있다.
이하, 실시예별로, 박막 트랜지스터 어레이 기판의 제조 방법과 이러한 제조 방법에 의해 형성된 박막 트랜지스터 어레이 기판의 구조를 살펴본다.
- 제 1 실시예 -
본 발명의 제 1 실시예는 IPS(In-Plane Switching) 모드에 있어서, 3 마스크를 통해 형성되는 박박막 트랜지스터 어레이 기판 및 이의 제조 방법에 관한 것이다.
도 4는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판을 나타낸 평면도이며, 도 5는 도 4의 I~I' 선상, Ⅱ~Ⅱ' 선상, Ⅲ~Ⅲ' 선상을 나타낸 단면도이다. 여기서, I~I' 선상은 박막 트랜지스터와, 스토리지 캐패시터 및 공통 라인을 지나는 부위를 나타내며, Ⅱ~Ⅱ' 선상은 게이트 패드부를 나타내며, Ⅲ~Ⅲ' 선상은 데이터 패드부를 나타낸다.
이하의 설명에서 본 발명의 박막 트랜지스터 어레이 기판은 그 중앙에 실질적인 표시(display)가 이루어지는 표시 영역으로, 표시 영역 외곽부가 소정의 구동 신호가 인가되는 패드부로 정의된다. 그리고, 상기 표시 영역에는 복수개의 화소 영역이 정의된다.
도 4 및 도 5와 같이, 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판의 기판(100) 상에는 그 표시 영역에, 기판(100)과, 상기 기판(100) 상에 서로 교차하여 화소 영역을 정의하는 복수개의 게이트 라인(101) 및 데이터 라인 (102)과, 상기 각 게이트 라인(101)과 데이터 라인(102)의 교차부에, 상기 게이트 라인(101)으로부터 돌출된 게이트 전극(101a), 상기 데이터 라인(102)으로부터 돌출된 소오스 전극(102a) 및 이와 이격된 드레인 전극(102b)으로 이루어진 복수개의 박막 트랜지스터와, 상기 화소 영역을 가로지르며, 상기 게이트 라인(101)들 각각에 평행하게 형성된 공통 라인(111)과, 상기 공통 라인(111)과 일체형으로 상기 화소 영역에서 보다 넓은 폭으로 형성된 제 1 스토리지 전극(111a)과, 상기 화소 영역에 상기 제 1 스토리지 전극(111a)으로부터 핑거(finger) 형상으로 분기되어 형성된 공통 전극(111b)과, 상기 공통 전극(111b)과 교번되는 형상의 화소 전극(103)과, 상기 화소 전극(103)과 일체형이며, 상기 제 1 스토리지 전극(111a) 부위와 소정 부분 오버랩된 제 2 스토리지 전극(103a)을 포함하여 이루어진다.
그리고, 상기 기판(100)의 패드부의 상기 게이트 라인(101)의 단부에는 게이트 패드부가 정의되는 부위에 게이트 패드 배선(121)이 형성되며, 상기 데이터 라인(102)의 단부에는 데이터 패드부가 정의되는 부위에 데이터 패드 배선(122)이 형성된다. 상기 게이트 패드 배선(121) 상부에는 데이터 패턴층(117a) 및 게이트 패드 단자(123)가 적층되어 형성되어 있으며, 상기 데이터 패드 배선(122) 상부에는 데이터 패드 단자(133)가 형성된다. 여기서, 상기 게이트 패드 단자(123) 및 데이터 패드 단자(133)는 상기 화소 전극(103)과 동일층의 투명 전극 성분으로 이루어진다.
그리고, 상기 박막 트랜지스터의 소오스 전극(102a)과 드레인 전극(102b)의 상부층에는 접하여 투명 전극 패턴(103b)이 형성되고, 상기 드레인 전극(102b)과 일체형으로 형성되는 스토리지 부속 패턴(102c) 상부층에는 접하여 제 2 스토리지 전극(103a)이 형성된다.
또한, 상기 화소 전극(103)에 하측에는 상기 스토리지 부속 패턴(102c)과 일체형의 데이터 패턴층(117a)이 형성되며, 상기 데이터 라인(102) 상부에는 화소 전극(103)과 동일 성분의 투명 전극 패턴(103b)이 형성된다. 도시된 도면에서 알 수 있듯이, 상기 데이터 라인, 화소 전극 및 스토리지 캐패시터를 형성하기 위한 대부분의 부위에서 데이터 라인 형성을 위한 데이터 금속층과, 화소 전극을 형성하기 위한 투명 전극이 적층된 형태로 패터닝되어 있다.
여기서, 상기 데이터 라인(102) 상부에 투명 전극 패턴(103b)과 상기 화소 전극(103) 하부의 데이터 패턴층(117a)은 경우에 따라, 생략될 수 있다. 이는 상기 데이터 라인(102)들을 패터닝하기 위한 제 2 마스크와 화소 전극을 패터닝하기 위한 제 3 마스크의 개구부 또는 차광부의 형상을 변경하여 이루어질 수 있다. 어느 경우이든 상기 제 3 마스크는 채널을 정의하여야 할 것으로, 상기 제 3 마스크는 반도체층의 채널 부위에 대응하여 투과부(제 3 마스크에 대응되는 감광막이 파지티브 감광성을 가질 때, 네거티브 감광성을 가질 경우에는 차광부로 정의)를 구비하여야 하고, 이러한 상기 제 3 마스크를 이용한 패터닝시 박막 트랜지스터(TFT)의 반도체층(104)에 대응하는 부위의 데이터 패턴층(117a)에 소오스/드레인 전극(102a/102b)이 정의되며, 반도체층(104)의 채널에 대응되는 비정질 실리콘층(116a)이 제거된다.
이러한 공정에서 상기 데이터 라인층의 패터닝 후 별도로 보호막을 형성하지 않고, 바로 투명 전극을 형성하여, 상기 투명 전극을 식각하는 과정에서 반도체층(104)의 채널을 함께 정의하기 때문에, 상기 박막 트랜지스터 부위에서, 소오스/드레인 전극(102a/102b)과 상부의 투명 전극 패턴(103b)과 제 2 스토리지 전극(103a)이 함께 패터닝되어 있다.
도 5와 같이, 상기 게이트 라인(101), 게이트 전극(101a), 제 1 스토리지 전극(111)과 게이트 패드 배선(121) 및 상기 데이터 패드 부위의 상부에는 게이트 절연막(114a) 및 반도체층(104)이 적층되어 더 형성되어 있다. 여기서, 상기 반도체층(104)은 비정질 실리콘층(115a)과 불순물층(n+층)(126, 116a)의 적층체로 이루어지며, 상기 불순물층(126)은 상기 채널 부위에서 제거된 제 1, 제 2 불순물층(126a, 126b)으로 이루어진다. 그리고, 상기 게이트 패드 배선(121)의 상부 소정 부위에는 상기 데이터 패턴층(117a), 불순물층(116a), 비정질 실리콘층(115a) 및 게이트 절연막(114a)이 소정 폭 제거되어, 노출된 게이트 패드 배선(121)을 포함 상부에 투명 전극 성분의 게이트 패드 단자(123)가 형성된다.
한편, 상기 제 1 스토리지 전극(111a) 및 그 상부에 서로 접하여 형성되는 스토리지 부속 패턴(102c)과 제 2 스토리지 전극(103a)은 그 사이에 게이트 절연막(114a)을 개재하여 스토리지 캐패시터(storage capacitor)를 이룬다. 그리고, 상기 기판(100)의 최상면에는 산화막 성분의 보호막(125)이 전면 형성된다.
또한, 도시되지는 않았지만, 상기 기판(100)과 대향되는 제 2 기판(미도시) 상에는 컬러 필터 어레이가 형성된다. 즉, 상기 제 2 기판 상에는 화소 영역을 제외한 영역과 박막 트랜지스터를 가리는 형상의 블랙 매트릭스층과, 적어도 화소 영 역에 대응되어 형성된 컬러 필터층과, 상기 블랙 매트릭스층 및 컬러 필터층을 포함한 제 2 기판 전면에 형성된 오버코층이 형성된다.
그리고, 상기 기판(100)과 상기 제 2 기판 사이에는 액정층이 채워져 합착된다.
이하에서는 본 발명의 제 1 실시예의 따른 박막 트랜지스터 어레이 기판의 제조 방법에 대해 도면을 참조하여 설명한다.
도 6a 내지 도 6c는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판을 나타낸 공정 평면도이며, 도 7a 내지 도 7e는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판을 나타낸 공정 단면도이다.
먼저, 도 6a와 같이, 기판(100) 상에 게이트 금속층을 전면 증착하고, 상기 게이트 금속층 전면에 제 1 감광막(미도시)을 도포한 후, 제 1 마스크(미도시)를 이용하여 상기 제 1 감광막을 노광 현상한 후, 패터닝된 제 1 감광막을 형상을 따라 상기 게이트 금속층을 선택적으로 제거하여, 일방향으로 복수개의 게이트 라인(101)과, 상기 각 게이트 라인(101)과 평행한 방향의 복수개의 공통 라인(111)과, 화소 영역마다 각 공통 라인(111)으로 분기되는 복수개의 핑거(finger) 형상의 공통 전극(111b)을 형성한다. 여기서, 상기 공통 라인(111)은 각 화소 전극에서 보다 넓은 폭으로 형성되어 상부에 오버랩되어 형성되는 화소 전극(도 7c의 103 참조)과 일체형의 제 2 스토리지 전극(103a) 및 그 사이의 절연막을 포함하여 스토리지 캐패시터(storage capacitor)를 형성하는 제 1 스토리지 전극(111a)으로 정의된다. 이러한 상기 공통 라인(111), 제 1 스토리지 전극(111a) 및 공통 전극(111b)은 일 체형으로 형성된다.
그리고, 동일한 패터닝 공정에서 상기 게이트 라인(101)에서는 각 화소 영역마다 게이트 전극(101a)이 소정 부위에서 돌출되어 형성되며, 각 게이트 라인(101)의 단부에는 게이트 패드(121)가 형성된다.
이어, 도 7a와 같이, 상기 게이트 라인들(101, 101a, 111, 111a, 111b)을 포함한 기판(100) 전면에 게이트 절연막(114), 비정질 실리콘층(115), 불순물층(n+층)(116) 및 데이터 금속층(117)을 차례로 전면 증착한다.
이어, 도 6b 및 도 7b와 같이, 상기 데이터 금속층(117) 전면에 제 2 감광막을 도포한 후, 제 2 마스크(미도시)를 이용하여 상기 제 2 감광막을 노광 현상한 후, 패터닝된 제 2 감광막을 형상을 따라 상기 데이터 금속층(117)을 선택적으로 제거하여 데이터 패턴층(117a)을 형성한 후, 상기 데이터 패턴층(117a)을 마스크로 이용하여 하부의 불순물층(116) 및 비정질 실리콘층(115)을 건식각한 후, 이어 계속하여, 상기 게이트 절연막(114)을 식각한다. 이러한 과정을 통해 상기 데이터 패턴층(117a)과 동일 또는 유사한 폭(측면 테이퍼를 고려함)의 불순물층 패턴층(116a), 비정질 실리콘층 패턴층(115a) 및 게이트 절연막 패턴층(114a)이 형성된다.
여기서, 상기 데이터 패턴층(117a)은 데이터 라인과, 소오스/드레인 전극을 포함한 반도체층 형성 부위, 게이트 패드 부위 외곽 및 데이터 패드 부위에 대응되는 부위에 형성된다. 이 경우, 상기 데이터 패드 부위에 대응되어 형성된 데이터 금속층은 데이터 패드 배선(122)이라 한다.
이러한 제 2 마스크를 이용한 식각 공정에서 상기 게이트 라인(101)과, 교차하여 화소 영역을 정의하는 데이터 라인(102)이 형성되고, 상기 데이터 라인(102)으로부터 돌출되어 상기 박막 트랜지스터 부위에 대응되는 패턴과, 스토리지 캐패시터 부위에 형성되며, 또한 상기 공통 전극(111b)과 교번되는 형상의 데이터 패턴층(117a)을 형성한다. 이러한 공정에서 상기 게이트 패드 부위에서는 상기 게이트 패드 배선(121)의 소정 부위를 오픈되며, 그리고 상기 공통 라인(111) 상부도 오픈된다.
이어, 도 7c와 같이, 상기 데이터 패턴층(117a) 및 데이터 패드 배선(122) 상부에 투명 전극을 전면 증착한 후, 상기 투명 전극 전면에 제 3 감광막(미도시)을 도포한 후, 제 3 마스크(미도시)를 이용하여 상기 제 3 감광막을 노광 현상한 후, 패터닝된 제 3 감광막을 형상을 따라 상기 투명 전극을 선택적으로 제거하여 제거하여 채널 부위를 제외한 데이터 패턴층(117a) 상부에 투명 전극 패턴(103b)과 화소 전극(103)을 형성하고, 상기 게이트 패드 배선(121)을 포함한 상기 데이터 패턴층(117a) 상에 게이트 패드 단자(123)를 형성하고, 상기 데이터 패드 배선(122) 및 그 주변의 상부에 데이터 패드 단자(133)를 형성한다. 여기서, 각 화소 영역에 형성되는 데이터 패턴층(117a)의 형상은 앞서 형성된 공통 전극(111b)과 교번되는 형상을 포함하며, 상기 제 1 스토리지 전극(111a)과 부분적으로 오버랩되는 형상이다.
여기서, 상기 노출되어 있는 상기 게이트 라인(101) 및 공통 라인(111)들은 표면 보호를 위해 상기 투명 전극의 패터닝시 그 표면을 덮는 투명 전극 패턴이 더 형성될 수도 있다. 도시된 도면에서는 이러한 투명 전극 패턴이 생략되어 도시되어 있다.
도 6c 및 도 7d와 같이, 상기 투명 전극 패턴(103b) 및 화소 전극(103b)을 마스크로 이용하여, 상기 데이터 패턴층(117a) 및 상기 불술물층(116a)에 있어서, 채널 부위에 대응되는 부위를 식각하여 제거한다. 이러한 식각 과정 후, 상기 게이트 전극(101a) 상부에 남아있는 데이터 패턴층(117a)은 채널 부위의 양측에 서로 이격되는 소오스 전극(102a)과 드레인 전극(102b)이 정의되고, 그 하부에 남아있는 불술물층(126: 126a, 126b)과 비정질 실리콘층은 반도체층(104)으로 정의된다. 여기서, 상기 소오스 전극(102a)은 그 형상이 'U'자형으로 상기 소오스 전극(102a)과 드레인 전극(102b) 사이에 정의되는 채널 또한, U 자형을 갖는 데, 이는 채널 영역의 면적을 크게 확보하기 위해 이용된 것이다. 이러한 채널 부위의 형상은 'L'자형 혹은 '-'자형 등 여러 가지 형상으로 변경 가능할 것이다.
도 7e와 같이, 상기 기판(100) 상에는 산소 플라즈마(O2 plasma) 처리하여, 상기 기판(100) 상에 형성된 구조물들 상부에 (SiO2)산화막 성분으로 보호막(미도시, 도 9의 125 참조)(passivation)을 전면 형성한다. 이러한 보호막은 상기 반도체층(104)의 오픈된 채널 부위를 외부 환경으로부터 보호시킬 수 있는 기능을 갖는다.
이러한 보호막(125)은 약 200~500Å의 두께로 형성되며, 진공 챔버 내에 단일 기판을 로딩한 후, 소정의 산소 플라즈마 공정을 거쳐 형성하거나 혹은 오븐에 여개의 기판을 카셋트에 넣은 상태로 인입하여, 열산화와 동시에 형성시킬 수 있 다.
이어, 상기 산화막 상부에 배향막(미도시)을 형성한 후, 이를 러빙한다.
이와 같은 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법은 3 마스크 사용으로 박막 트랜지스터 어레이의 제조 공정이 이루어지는 것으로, 데이터 라인층과 화소 전극간의 층 사이에 보호막을 생략하여, 4 마스크 공정에서의 보호막 홀 형성 공정을 생략할 수 있었고, 또한, 상기 화소 전극을 데이터 라인층에 접하여 형성하고, 상기 화소 전극을 형상을 이용하여 채널 부위를 정의함으로써, 별도의 회절 노광을 이용하지 않고, 3 마스크만으로 박막 트랜지스터 어레이를 형성할 수 있다.
- 제 2 실시예 -
본 발명의 제 2 실시예는 TN(Twisted Nematic) 모드에 있어서, 3 마스크를 통해 형성되는 박막 트랜지스터 어레이 기판 및 이의 제조 방법에 관한 것이다.
도 8은 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판을 나타낸 평면도이며, 도 9는 도 8의 Ⅳ~Ⅳ' 선상, Ⅴ~Ⅴ' 선상 및 Ⅵ~Ⅵ' 선상을 나타낸 단면도이다. 여기서, Ⅳ~Ⅳ' 선상은 박막 트랜지스터, Ⅴ~Ⅴ' 선상은 스토리지 캐패시터, Ⅵ~Ⅵ'는 게이트 패드 상, Ⅶ~Ⅶ' 선상은 데이터 패드 상을 나타낸 도면이다.
도 8 및 도 9와 같이, 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판의 기판(100) 상에는 그 표시 영역에, 기판(100)과, 상기 기판(100) 상에 서로 교차하여 화소 영역을 정의하는 복수개의 게이트 라인(101) 및 데이터 라인 (102)과, 상기 각 게이트 라인(101)과 데이터 라인(102)의 교차부에, 상기 게이트 라인(101)으로부터 돌출된 게이트 전극(101a), 상기 데이터 라인(102)으로부터 돌출된 소오스 전극(102a) 및 이와 이격된 드레인 전극(102b)으로 이루어진 복수개의 박막 트랜지스터와, 상기 드레인 전극(102b)의 소정 부위에 상부에 접하며, 전단 게이트 라인과 오버랩하여 상기 화소 영역에 형성된 화소 전극(103) 및 상기 데이터 라인(102)과 동일층에 상기 전단 게이트 라인과 오버랩된 화소 전극(103) 사이의 층간에 형성된 스토리지 부속 패턴(102c)을 포함하여 이루어진다.
그리고, 상기 기판(100)의 패드부의 상기 게이트 라인(101)의 단부에는 게이트 패드부가 정의되는 부위에 게이트 패드 배선(121)이 형성되며, 상기 데이터 라인(102)의 단부에는 데이터 패드부가 정의되는 부위에 데이터 패드 배선(122)이 형성된다. 상기 게이트 패드 배선(121) 상부에는 데이터 패턴층(117a) 및 게이트 패드 단자(123)가 적층되어 형성되어 있으며, 상기 데이터 패드 배선(122) 상부에는 데이터 패드 단자(133)가 형성된다. 여기서, 상기 게이트 패드 단자(123) 및 데이터 패드 단자(133)는 상기 화소 전극(103)과 동일층의 투명 전극 성분으로 이루어진다.
여기서, 도 9와 같이, 상기 데이터 라인(102)과 소오스 전극(102a) 상부에 투명 전극 패턴(103b)이 형성되어 있으며, 상기 드레인 전극 상부를 포함한 화소 영역에 화소 전극(103)이 형성되어 있다(도 8에는 투명 전극 패턴의 도시가 생략되어 있음). 여기서, 상기 데이터 라인(102) 상부에는 상기 투명 전극 패턴(103b)이 생략될 수 있으며, 상기 소오스/드레인 전극(102a/102b)과 상기 화소 영역에만 투 명 전극 패턴(103b)과 화소 전극(103)을 남길 수 있다. 이는 상기 데이터 라인(102)들을 패터닝하기 위한 제 2 마스크와 화소 전극을 패터닝하기 위한 제 3 마스크의 개구부 또는 차광부의 형상을 변경하여 이루어질 수 있다. 어느 경우이든 상기 제 3 마스크는 채널을 정의하여야 할 것으로, 상기 제 3 마스크는 반도체층의 채널 부위에 대응하여 투과부(제 3 마스크에 대응되는 감광막이 파지티브 감광성을 가질 때, 네거티브 감광성을 가질 경우에는 차광부로 정의)를 구비하여야 하고, 이러한 상기 제 3 마스크를 이용한 패터닝시 박막 트랜지스터(TFT)의 반도체층(104)에 대응하는 부위의 데이터 패턴층(117a)에 소오스/드레인 전극(102a/102b)이 정의되며, 반도체층(104)의 채널에 대응되는 비정질 실리콘층은 제거된다.
이러한 제 2 실시예의 구조에서 스토리지 캐패시터는 해당 화소 영역에 대하여 전단 게이트 라인을 제 1 스토리지 전극으로 정의하며, 상기 전단 게이트 라인 오버랩되어 접하여 적층된 스토리지 부속 패턴(102c)과 화소 전극(103)을 제 2 스토리지 전극으로 정의하고, 상기 제 1, 제 2 스토리지 전극 사이에 개재된 게이트 절연막(114a), 비정질 실리콘층(115a) 및 불순물층(126c)을 유전체층으로 정의하여 이루어진다.
그리고, 상기 기판(100)의 최상면에는 산화막 성분의 보호막(125)이 전면 형성된다.
이러한 공정에서 상기 데이터 라인층의 패터닝 후 별도로 보호막을 형성하지 않고, 바로 투명 전극을 형성하여, 상기 투명 전극을 식각하는 과정에서 반도체층(104)의 채널을 함께 정의하기 때문에, 상기 박막 트랜지스터 부위에서, 소오스/드 레인 전극(102a/102b)과 상부의 투명 전극 패턴(103b)과 상기 화소 전극(103)이 함께 패터닝되어 있다.
도 9와 같이, 상기 게이트 라인(101), 게이트 전극(101a), 게이트 패드 배선(121) 및 상기 데이터 패드 부위의 상부에는 게이트 절연막(114a) 및 반도체층(104)이 적층되어 더 형성되어 있다. 여기서, 상기 반도체층(104)은 비정질 실리콘층(115a)과 불순물층(n+층)(126 또는 116a)의 적층체로 이루어지며, 상기 불순물층(126)은 상기 채널 부위에서 제거된 제 1, 제 2 불순물층(126a, 126b)으로 이루어진다.
상기 게이트 패드 배선(121)의 상부는 도 9에 도시된 바와 같이, 직접 투명 전극 성분의 게이트 패드 단자(123)와 접촉하여 형성될 수도 있고, 도 5에 도시된 바와 같이, 소정 부위에는 상기 데이터 패턴층(117a), 불순물층(116a), 비정질 실리콘층(115a) 및 게이트 절연막(114a)이 소정 폭 제거되어, 노출된 게이트 패드 배선(121)을 포함 상부에 투명 전극 성분의 게이트 패드 단자(123)가 형성될 수도 있을 것이다.
또한, 도시되지는 않았지만, 상기 기판(100)과 대향되는 제 2 기판(미도시) 상에는 컬러 필터 어레이가 형성된다. 즉, 상기 제 2 기판 상에는 화소 영역을 제외한 영역과 박막 트랜지스터를 가리는 형상의 블랙 매트릭스층과, 적어도 화소 영역에 대응되어 형성된 컬러 필터층과, 상기 블랙 매트릭스층 및 컬러 필터층을 포함한 제 2 기판 전면에 형성된 오버코층이 형성된다.
그리고, 상기 기판(100)과 상기 제 2 기판 사이에는 액정층이 채워져 합착된다.
이하에서는 본 발명의 제 2 실시예의 따른 박막 트랜지스터 어레이 기판의 제조 방법에 대해 도면을 참조하여 설명한다.
도 10a 내지 도 10d는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판을 나타낸 공정 단면도이다.
먼저, 도 10a와 같이, 기판(100) 상에 게이트 금속층을 전면 증착하고 제 1 마스크(미도시)를 이용하여 이를 선택적으로 제거하여, 일방향으로 복수개의 게이트 라인(101)과, 각 화소 영역마다 상기 게이트 라인(101)의 소정 부위에서 돌출되어 형성되는 게이트 전극(101a)과, 각 게이트 라인(101)의 단부에 게이트 패드(121)를 형성한다.
이어, 상기 게이트 라인들(101, 101a, 121)을 포함한 기판(100) 전면에 게이트 절연막(114), 비정질 실리콘층(115), 불순물층(n+층)(116) 및 데이터 금속층(117)을 차례로 전면 증착한다.
이어, 도 10b와 같이, 제 2 마스크(미도시)를 이용하여 상기 데이터 금속층(117)을 선택적으로 식각하여 데이터 패턴층(117a)을 형성한 후, 상기 데이터 패턴층(117a)을 마스크로 이용하여 하부의 불순물층(116) 및 비정질 실리콘층(115)을 건식각한 후, 이어 계속하여, 상기 게이트 절연막을 식각한다. 이러한 과정을 통해 상기 데이터 패턴층(117a)과 유사한 폭의 불순물층 패턴층(116a), 비정질 실리콘층 패턴층(115a) 및 게이트 절연막 패턴층(114a)이 형성된다.
여기서, 상기 데이터 패턴층(117a)은 데이터 라인과, 소오스/드레인 전극을 포함한 반도체층 형성 부위 및 데이터 패드 부위에 대응되는 부위에 형성된다. 이 경우, 상기 데이터 패드에 대응되는 데이터 금속층은 데이터 패드 배선(122)이라 한다.
이어, 도 10c와 같이, 상기 데이터 패턴층(117a) 및 데이터 패드 배선(122) 상부에 투명 전극을 전면 증착한 후, 제 3 마스크(미도시)를 이용하여 이를 선택적으로 제거하여 채널 부위를 제외한 데이터 패턴층(117a) 상부에 제 1, 제 2 화소 전극 패턴(103a, 103b)을 형성하고, 상기 게이트 패드 배선(121) 상부에 게이트 패드 단자(123)를 형성하고, 상기 데이터 패드 배선(122) 및 그 주변의 상부에 데이터 패드 단자(133)를 형성한다.
여기서, 상기 노출되어 있는 상기 게이트 라인(101)은 표면 보호를 위해 상기 투명 전극의 패터닝시 그 표면을 덮는 투명 전극 패턴이 더 형성될 수도 있다. 도시된 도면에서는 이러한 투명 전극 패턴이 생략되어 도시되어 있다.
이어, 상기 화소 전극(103) 및 투명 전극 패턴(103b)을 마스크로 이용하여, 상기 데이터 패턴층(117a) 및 상기 불술물층(116a)에 있어서, 채널 부위에 대응되는 부위를 식각하여 제거한다. 이러한 식각 과정 후, 상기 게이트 전극(101a) 상부에 남아있는 데이터 패턴층(117a)은 채널 부위의 양측에 서로 이격되는 소오스 전극(102a)과 드레인 전극(102b)이 정의되고, 그 하부에 남아있는 불술물층(126: 126a, 126b)과 비정질 실리콘층은 반도체층(104)으로 정의된다. 여기서, 상기 소오스 전극(102a)은 그 형상이 'U'자형으로 상기 소오스 전극(102a)과 드레인 전극 (102b) 사이에 정의되는 채널 또한, U 자형을 갖는 데, 이는 채널 영역의 면적을 크게 확보하기 위해 이용된 것이다. 이러한 채널 부위의 형상은 'L'자형 혹은 '-'자형 등 여러 가지 형상으로 변경 가능할 것이다.
도 10d와 같이, 상기 기판(100) 상에는 산소 플라즈마(O2 plasma) 처리하여, 상기 기판(100) 상에 형성된 구조물들 상부에 (SiO2)산화막(미도시)을 형성한다. 이러한 산화막은 보호막(passivation)(125)으로 이용된다. 특히, 상기 반도체층(104)의 오픈된 채널 부위는 상기 산화막에 의해 외부 환경으로부터 보호될 수 있다.
이러한 보호막(125)은 약 200~500Å의 두께로 형성되며, 진공 챔버 내에 단일 기판을 로딩한 후, 소정의 산소 플라즈마 공정을 거쳐 형성하거나 혹은 오븐에 여개의 기판을 카셋트에 넣은 상태로 인입하여, 열산화와 동시에 형성시킬 수 있다.
이어, 상기 산화막 상부에 배향막(미도시)을 형성한 후, 이를 러빙한다.
이와 같은 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법은 3 마스크 사용으로 박막 트랜지스터 어레이의 제조 공정이 이루어지는 것으로, 데이터 라인층과 화소 전극간의 층 사이에 보호막을 생략하여, 4 마스크 공정에서의 보호막 홀 형성 공정을 생략할 수 있었고, 또한, 상기 화소 전극을 데이터 라인층에 접하여 형성하고, 상기 화소 전극을 형상을 이용하여 채널 부위를 정의함으로써, 별도의 회절 노광을 이용하지 않고, 3 마스크만으로 박막 트랜지스터 어레이를 형성할 수 있다.
이하, 상기 기판(100) 상의 어레이 최상부에 형성하는 보호막의 제조 방법을 살펴본다.
도 11은 본 발명의 박막 트랜지스터 어레이 기판에서 보호막 형성시 이용되는 방법을 나타낸 공정 개략도이다.
도 11과 같이, 진공 챔버를 이용하여 보호막을 형성하는 방법은, 본 발명의 박막 트랜지스터 어레이 기판과 같이, 박막 트랜지스터 및 화소 전극 등을 포함한 박막 트랜지스터 어레이가 형성된 기판(100)을 진공 챔버(200)에 로딩한 후, 산소(O2)를 유입한 후, 산소 플라즈마 처리하여, 상기 기판(100) 전면에 일정 두께의 보호막(125)을 형성할 수 있다. 이 경우, 상기 유입되는 기판(100)은 단일 기판 단위로 유입된다.
도 12는 본 발명의 박막 트랜지스터 어레이 기판에서 보호막 형성의 다른 방법을 나타낸 공정 개략도이다.
도 12와 같이, 오븐에서 이루어지는 보호막 형성 방법은 본 발명의 박막 트랜지스터 어레이 기판과 같이, 박막 트랜지스터 및 화소 전극 등을 포함한 박막 트랜지스터 어레이가 형성된 기판(100)을 복수개 카셋트 내에 장착시킨 후, 이를 오븐(300) 상에 넣은 후, 소정의 열을 가하여, 산소를 공급하여 이루어질 수 있다. 이 때, 상기 기판(100)에 가하여진 열에 의해 상기 박막 트랜지스터 어레이 기판(100) 표면은 보호막(125)이 형성됨과 동시에 열처리 및 어닐링(annealing)이 동시에 이루어지며, 산화막 성분의 막질이 향상된다. 또한, 이 경우, 보호막(125) 형성시 산소 사용량 감소로 인해 가스 비가 저감되며, 일반적인 어닐링 장비(furnace) 에서도 이뤄질 수 있으며, 플라즈마 관련 데미지가 발생되지 않는다. 또한, 보호막(125)의 두께를 두껍게 성장시키는 것도 가능하다.
상기와 같은 본 발명의 박막 트랜지스터 어레이 기판 및 이의 제조 방법은 다음과 같은 효과가 있다.
첫째, 데이터 라인층과 화소 전극층간에 보호막을 개재하지 않고, 데이터 라인의 패터닝 후 바로 화소 전극 형성물질을 증착하고, 상기 화소 전극 형성 물질에 패터닝시 반도체층의 채널을 함께 정의하여, 3개의 마스크의 수로 박막 트랜지스터 어레이 기판을 형성할 수 있으며, 채널 형성시 회절 노광을 수행하지 않아, 노광 공정의 회수 또한, 절감시킬 수 있으며, 마스크의 차광부/투과부의 형상 또한, 단순화시킬 수 있다.
둘째, 마스크 수 절감으로 공정을 단순화할 수 있으며, 이로써, 양산 수율을 증가시킬 수 있다.
셋째, 모드에 관계없이 적용 가능하다.

Claims (45)

  1. 기판 상에 서로 교차하여 복수개의 화소 영역을 정의하는 게이트 라인 및 데이터 라인;
    상기 각 게이트 라인과 데이터 라인의 교차부에, 상기 게이트 라인으로부터 돌출된 게이트 전극, 상기 데이터 라인으로부터 돌출된 소오스 전극 및 이와 이격된 드레인 전극으로 이루어진 복수개의 박막 트랜지스터; 및
    상기 각 박막 트랜지스터의 소오스/드레인 전극과 접하여 상부에 형성된 화소 전극층을 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터 어레이 기판.
  2. 제 1항에 있어서,
    상기 박막 트랜지스터는 상기 게이트 전극과 소오스/드레인 전극의 층간에 상기 게이트 전극을 덮는 형상의 반도체층을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  3. 제 2항에 있어서,
    상기 게이트 라인과 반도체층의 층간 사이에 게이트 절연막이 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  4. 제 3항에 있어서,
    상기 반도체층과 게이트 절연막은 동일폭으로 패터닝된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  5. 제 1항에 있어서,
    상기 게이트 라인, 상기 데이터 라인, 상기 박막트랜지스터 및 상기 화소 전극층을 포함한 상기 기판 전면에 보호막이 더 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  6. 제 5항에 있어서,
    상기 보호막은 산화막인 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  7. 제 6항에 있어서,
    상기 산화막은 200~500Å 두께로 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  8. 제 1항에 있어서,
    상기 화소 전극층은 상기 드레인 전극과 오버랩하며 상기 드레인 전극 상부에 형성된 화소 전극과, 상기 소오스 전극과 접하여 형성된 투명 전극 패턴을 포함하여 이루어진 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  9. 제 1항에 있어서,
    상기 화소 영역들을 가로지르며, 상기 각 게이트 라인마다 동일한 방향으로 소정 간격 이격된 공통 라인이 더 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  10. 제 9항에 있어서,
    상기 화소 전극과 교번되는 형상으로 상기 공통 라인으로부터 분기된 복수개의 공통 전극이 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  11. 제 10항에 있어서,
    상기 화소 전극층은 상기 드레인 전극과 오버랩하여 형성된 스토리지 전극과, 상기 스토리지 전극으로부터 분기되어 상기 화소 영역에 상기 공통 전극과 교번하여 핑거 형상으로 형성된 일 이상의 화소 전극과, 상기 스토리지 전극과 이격되어 상기 소오스 전극과 접하여 형성된 투명 전극 패턴을 포함하여 이루어진 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  12. 제 1항에 있어서,
    상기 게이트 라인의 단부에는 게이트 패드 배선이 더 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  13. 제 12항에 있어서,
    상기 게이트 패드 배선 상부에는 상기 화소 전극층과 동일층의 게이트 패드 단자가 더 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  14. 제 1항에 있어서,
    상기 데이터 라인의 단부에는 데이터 패드 배선이 더 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  15. 제 14항에 있어서,
    상기 데이터 패드 배선 상부에는 상기 화소 전극층과 동일층의 데이터 패드 단자가 더 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  16. 기판 상에 서로 교차하여 복수개의 화소 영역을 정의하며 형성된 복수개의 게이트 라인 및 데이터 라인;
    상기 게이트 라인과 동일한 방향으로 각 게이트 라인마다 대응되어 형성된 복수개의 공통 라인;
    상기 게이트 라인과 데이터 라인의 교차부에, 상기 게이트 라인으로부터 돌출된 게이트 전극, 상기 데이터 라인으로부터 돌출된 소오스 전극 및 이와 이격된 드레인 전극으로 이루어진 박막 트랜지스터;
    상기 드레인 전극 상부에 상기 드레인 전극 상부에 상기 드레인 전극과 접하 여 형성된 제 1 스토리지 전극;
    상기 제 1 스토리지 전극으로부터 분기되어 상기 화소 영역에 핑거 형상으로 형성된 일 이상의 화소 전극;
    상기 제 1 스토리지 전극과 이격되어 상기 소오스 전극 상부에 상기 소오스 전극과 접하여 형성된 투명 전극 패턴; 및
    상기 화소 전극과 교번되어 상기 화소 영역에 형성된 복수개의 공통 전극을 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터 어레이 기판.
  17. 제 16항에 있어서,
    상기 게이트 라인 및 상기 공통 라인은 동일층에 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  18. 제 16항에 있어서,
    상기 공통 라인은 상기 화소 영역 내에 그 폭이 넓게 형성된 제 2 스토리지 전극을 구비한 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  19. 제 18항에 있어서,
    상기 공통 전극은 상기 제 2 스토리지 전극으로부터 분기된 형상인 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  20. 기판 상에 서로 교차하여 복수개의 화소 영역을 정의하며 형성된 복수개의 게이트 라인 및 데이터 라인;
    상기 게이트 라인과 데이터 라인의 교차부에, 상기 게이트 라인으로부터 돌출된 게이트 전극, 상기 데이터 라인으로부터 돌출된 소오스 전극 및 이와 이격된 드레인 전극으로 이루어진 박막 트랜지스터;
    상기 드레인 전극 상부에서는 상기 드레인 전극과 접하여, 상기 드레인 전극을 포함한 화소 영역에 형성된 화소 전극;
    상기 소오스 전극 상부에 접하여 형성된 투명 전극 패턴을 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터 어레이 기판.
  21. 제 20항에 있어서,
    상기 화소 전극은 전단(前段) 게이트 라인과 소정 부분 오버랩하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  22. 제 21항에 있어서,
    상기 화소 전극과 이와 오버랩된 전단 게이트 라인 사이의 층간에는 상기 데이터 라인과 동일층에 스토리지 전극 패턴이 더 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  23. 기판 상에 일 방향으로 게이트 라인, 게이트 전극을 형성하는 단계;
    상기 게이트 라인, 게이트 전극을 포함한 기판 상에 게이트 절연막층, 반도체층 형성층, 데이터 금속층을 차례로 전면 증착하는 단계;
    상기 데이터 금속층, 반도체층 형성층 및 게이트 절연막층을 선택적으로 제거하여 상기 게이트 라인과 교차하는 방향의 데이터 라인과, 반도체층 형성 부위를 남기도록 패터닝하는 단계;
    상기 데이터 라인들을 포함한 상기 기판 전면에 투명 전극을 증착하는 단계; 및
    상기 반도체층 형성 부위의 채널에 대응되는 투명 전극, 상기 데이터 금속 및 반도체층 형성층의 소정 두께 제거하고, 상기 화소 영역의 소정 부분을 패터닝하여, 상기 반도체층 형성층에는 반도체층을, 상기 데이터 금속층에는 소오스/드레인 전극을 형성하고, 상기 투명 전극에는 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  24. 제 23항에 있어서,
    상기 화소 전극을 포함한 상기 기판 전면에 산소 플라즈마 처리를 진행하는 보호막을 전면 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  25. 제 24항에 있어서,
    상기 보호막의 형성은 산소 플라즈마 처리하여 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  26. 제 24항에 있어서,
    상기 보호막은 형성은 진공 챔버에서 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  27. 제 24항에 있어서,
    상기 보호막의 형성은 오븐에서 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  28. 제 23항에 있어서,
    상기 반도체층 형성층은 아래로부터 비정질 실리콘층 및 불순물층이 적층된 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  29. 제 28항에 있어서,
    상기 반도체층 형성층의 소정 두께 제거시 채널 부위의 대응되는 상기 불순물층이 제거되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  30. 제 23항에 있어서,
    상기 게이트 라인 형성시 상기 게이트 라인과 평행하는 방향의 공통 라인과, 상기 공통 라인으로부터 분기되는 공통 전극을 더 형성함을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  31. 제 30항에 있어서,
    상기 화소 전극은 상기 공통 전극과 교번하는 형상인 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  32. 제 23항에 있어서,
    상기 게이트 라인 형성시 상기 게이트 라인의 단부에 게이트 패드 배선을 더 형성함을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  33. 제 32항에 있어서,
    상기 화소 전극 형성시 상기 게이트 패드 배선 상부에는 상기 화소 전극층과 동일층의 게이트 패드 단자를 더 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  34. 제 23항에 있어서,
    상기 데이터 라인 형성시 상기 데이터 라인의 단부에는 데이터 패드 배선을 더 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  35. 제 34항에 있어서,
    상기 화소 전극 형성시 상기 데이터 패드 배선 상부에는 상기 화소 전극층과 동일층의 데이터 패드 단자를 더 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  36. 기판 상에 일 방향으로 게이트 라인, 게이트 전극, 게이트 패드 배선을 형성하는 단계;
    상기 게이트 라인, 게이트 전극을 포함한 기판 상에 게이트 절연막층, 반도체층 형성층, 데이터 금속층을 차례로 전면 증착하는 단계;
    상기 데이터 금속층, 반도체층 형성층 및 게이트 절연막층을 선택적으로 제거하여 상기 게이트 라인과 교차하는 방향의 데이터 라인과, 반도체층 형성 부위 및 데이터 패드 배선을 남기도록 패터닝하는 단계;
    상기 데이터 라인들을 포함한 상기 기판 전면에 투명 전극을 증착하는 단계; 및
    상기 투명 전극, 상기 데이터 금속 및 반도체층 형성층의 소정 두께를 선택적으로 제거하여, 상기 반도체층 형성 부위에는 반도체층과 소오스/드레인 전극을 형성하고, 상기 화소 영역에는 화소 전극을 형성하고, 상기 게이트 패드 배선과 접하는 게이트 패드 단자 및 상기 데이터 패드 배선과 접하는 데이터 패드 단자를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  37. 제 36항에 있어서,
    상기 화소 전극을 포함한 상기 기판 전면에 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  38. 제 37항에 있어서,
    상기 보호막의 형성은 산소 플라즈마 처리하여 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  39. 제 37항에 있어서,
    상기 보호막은 형성은 진공 챔버에서 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  40. 제 37항에 있어서,
    상기 보호막의 형성은 오븐에서 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  41. 기판 상에 일 방향으로 게이트 라인, 공통 라인, 공통 전극, 게이트 전극, 게이트 패드 배선을 형성하는 단계;
    상기 게이트 라인, 게이트 전극을 포함한 기판 상에 게이트 절연막층, 반도체층 형성층, 데이터 금속층을 차례로 전면 증착하는 단계;
    상기 데이터 금속층, 반도체층 형성층 및 게이트 절연막층을 선택적으로 제거하여 상기 게이트 라인과 교차하는 방향의 데이터 라인과, 반도체층 형성 부위 및 데이터 패드 배선을 남기도록 패터닝하는 단계;
    상기 데이터 라인들을 포함한 상기 기판 전면에 투명 전극을 증착하는 단계;
    상기 투명 전극, 상기 데이터 금속 및 반도체층 형성층의 소정 두께를 선택적으로 제거하여, 상기 반도체층 형성 부위에는 반도체층과 소오스/드레인 전극을 형성하고, 상기 화소 영역에는 화소 전극을 형성하고, 상기 게이트 패드 배선과 접하는 게이트 패드 단자 및 상기 데이터 패드 배선과 접하는 데이터 패드 단자를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  42. 제 41항에 있어서,
    상기 화소 전극을 포함한 상기 기판 전면에 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  43. 제 42항에 있어서,
    상기 보호막의 형성은 산소 플라즈마 처리하여 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  44. 제 42항에 있어서,
    상기 보호막은 형성은 진공 챔버에서 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  45. 제 42항에 있어서,
    상기 보호막의 형성은 오븐에서 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
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