KR20060073372A - 수평 전계 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents
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Abstract
Description
Claims (29)
- 기판 상에 형성된 게이트 라인과;상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 데이터 라인과;상기 게이트 라인과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주하는 드레인 전극, 상기 소스 전극 및 드레인 전극 사이의 채널을 형성하는 반도체 패턴을 포함하는 박막 트랜지스터와;상기 게이트 라인과 나란하게 상기 기판 상에 형성된 공통 라인과;상기 공통 라인으로부터 상기 화소 영역으로 연장되어 형성된 공통 전극과;상기 드레인 전극으로부터 상기 화소 영역으로 상기 공통 전극과 수평 전계를 형성하도록 신장된 화소 전극과;상기 데이터 라인, 소스 전극, 드레인 전극, 화소 전극은 적어도 이중 도전층이 적층된 제1 도전층 그룹으로 형성되고, 합착시 실링재에 의해 밀봉되어질 영역에 위치하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 드레인 전극이 상기 게이트 절연막을 사이에 두고 상기 공통 전극의 일부분과 중첩되어 형성된 스토리지 캐패시터를 추가로 구비하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 기판 상에 형성되어 상기 게이트 절연막을 관통하는 컨택홀을 통해 상기 데이터 라인과 접속된 데이터 링크를 추가로 구비하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
- 제 3 항에 있어서,상기 컨택홀은 상기 실링재에 의해 밀봉되어질 영역에 위치하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
- 제 3 항에 있어서,상기 데이터 라인, 소스 전극, 드레인 전극, 화소 전극을 덮는 배향막을 추가로 구비하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
- 제 5 항에 있어서,상기 컨택홀은 상기 배향막 아래에 위치하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
- 제 3 항에 있어서,상기 게이트 라인과 접속된 게이트 패드, 상기 데이터 링크와 접속된 데이터 패드, 상기 공통 라인과 접속된 공통 패드를 추가로 구비하고;상기 게이트 패드, 데이터 패드, 공통 패드 각각은상기 기판 상에 형성된 패드 하부 전극과;상기 게이트 절연막을 관통하여 상기 패드 하부 전극을 노출시키는 컨택홀과;상기 컨택홀을 통해 상기 패드 하부 전극과 접속되고 상기 제1 도전층 그룹에 포함된 적어도 하나의 도전층으로 형성된 패드 상부 전극을 구비하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
- 제 7 항에 있어서,상기 데이터 패드의 패드 상부 전극은 상기 데이터 라인의 적어도 하나의 도전층과 일체화된 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
- 제 1 항, 제 7 항, 제 8 항 중 어느 한 항에 있어서,상기 도전층 그룹의 적어도 하나의 도전층은 투명 도전층, Ti, W 중 어느 하나를 포함하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 반도체 패턴은 상기 박막 트랜지스터가 형성될 위치에만 형성된 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 게이트 라인, 게이트 전극, 공통 라인, 공통 전극은 상기 기판 상에 적어도 이중 도전층이 적층된 제2 도전층 그룹으로 형성된 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
- 제 11 항에 있어서상기 제1 도전층 그룹이 최하부층으로 투명 도전층을 포함하는 경우, 상기 제2 도전층 그룹의 최상부층은 Mo 또는 Mo 합금과 같은 금속을 이용하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
- 제 11 항에 있어서,상기 제2 도전층 그룹은 계단 형태로 단차를 갖도록 형성된 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 반도체 패턴은 활성층과, 상기 활성층과 상기 소스 전극 및 드레인 전극 사이에 접속된 오믹 접촉층을 구비하고,상기 채널을 사이에 두고 마주하는 상기 오믹 접촉층과, 상기 소스 전극 및 드레인 전극은 계단 형태로 단차를 갖도록 형성된 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
- 기판 상에 게이트 라인, 상기 게이트 라인과 접속된 게이트 전극, 상기 게이트 라인과 나란한 공통 라인, 상기 공통 라인과 접속된 공통 전극을 포함하는 제1 마스크 패턴군을 형성하는 제1 마스크 공정과;상기 제1 마스크 패턴군을 덮는 게이트 절연막과, 그 위에 반도체 패턴을 형성하는 제2 마스크 공정과;적어도 이중 도전층이 적층된 제1 도전층 그룹으로 상기 반도체 패턴이 형성된 게이트 절연막 상에 상기 게이트 라인 및 공통 라인과 교차하는 데이터 라인, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주하는 드레인 전극, 상기 드레인 전극과 접속된 화소 전극을 포함하는 제3 마스크 패턴군을, 합착시 실링재에 의해 밀봉될 영역에 형성하는 제3 마스크 공정을 포함하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
- 제 15 항에 있어서,상기 제3 마스크 패턴군을 덮는 배향막을 도포하는 단계를 추가로 포함하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
- 제 15 항 및 제 15 항 중 어느 한 항에 있어서,상기 제1 마스크 공정은 상기 게이트 라인, 데이터 라인, 공통 라인 중 어느 하나와 접속될 패드 하부 전극을 형성하는 단계를,상기 제2 마스크 공정은 상기 게이트 절연막을 관통하여 상기 패드 하부 전극을 노출시키는 컨택홀을 형성하는 단계를,상기 제3 마스크 공정은 상기 제1 도전층 그룹 중 어느 한 도전층으로 상기 컨택홀을 통해 상기 패드 하부 전극과 접속될 패드 상부 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
- 제 17 항에 있어서,상기 제1 마스크 공정은 상기 패드 하부 전극으로부터 연장되어 상기 데이터 라인과 중첩될 데이터 링크를 상기 기판 상에 형성하는 단계를,상기 제2 마스크 공정은 상기 데이터 링크와 데이터 라인이 접속되어질 제2 컨택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
- 제 17 항에 있어서,상기 제2 마스크 공정은상기 제1 마스크 패턴군을 덮는 게이트 절연막, 비정질 실리콘층, 불순물이 도핑된 비정질 실리콘층을 순차적으로 형성하는 단계와;하프 톤 마스크 또는 회절 노광 마스크를 이용한 포토리소그래피 공정으로 두께가 다른 포토레지스트 패턴을 형성하는 단계와;상기 포토레지스트 패턴을 이용한 식각 공정으로 상기 컨택홀들과, 활성층 및 오믹 접촉층이 적층된 상기 반도체 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
- 제 17 항에 있어서,상기 제3 마스크 공정은상기 반도체 패턴이 형성된 게이트 절연막 위에 상기 제1 도전층 그룹을 형성하는 단계와;하프 톤 마스크 또는 회절 노광 마스크를 이용하여 두께가 다른 포토레지스트 패턴을 형성하는 단계와;상기 포토레지스트 패턴을 이용한 식각 공정으로 상기 제1 도전층 그룹을 패터닝하여 상기 패드 상부 전극을 포함하는 제3 마스크 패턴군을 형성하는 단계와;상기 소스 전극 및 드레인 전극 사이로 노출된 오믹 접촉층을 제거하는 단계와;상기 포토레지스트 패턴을 이용한 식각 공정으로 상기 패드 상부 전극을 그의 최하부층만 남도록 식각하는 단계를 포함하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
- 제 20 항에 있어서,상기 제1 도전층 그룹은 최하부층으로 투명 도전층, Ti, W 중 어느 하나를 포함하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
- 제 15 항에 있어서,상기 드레인 전극이 상기 게이트 절연막을 사이에 두고 상기 공통 전극의 일부분과 중첩되게 하여 스토리지 캐패시터를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
- 제 16 항에 있어서,상기 제2 컨택홀은 상기 실링재에 의해 밀봉되는 영역 내에 위치하도록 형성된 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
- 제 18 항에 있어서,상기 제2 컨택홀은 상기 배향막 아래에 위치하도록 형성된 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
- 제 15 항에 있어서,상기 제1 마스크 패턴군은 상기 기판 상에 적어도 이중 도전층이 적층된 제2 도전층 그룹으로 형성된 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조방법
- 제 25 항에 있어서,상기 제1 도전층 그룹의 최하부층으로 투명 도전층을 포함하는 경우, 상기 제2 도전층 그룹의 최상부층은 상기 투명 도전층과 컨택 저항이 작은 Mo과 같은 금속을 이용하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
- 제 25 항에 있어서,상기 제1 도전층 그룹을 패터닝할 때 상기 제2 도전층 그룹의 최하부층이 그 위의 상부층 보다 과식각된 경우,상기 포토레지스트 패턴을 통해 노출된 상기 상부층의 양측부를 식각하여 상기 상부층의 에지부가 상기 최하부층의 에지부 보다 안쪽에 위치하게 하는 단계를 추가로 포함하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
- 제 25 항에 있어서,상기 제2 도전층 그룹은 계단 형태로 단차를 갖도록 형성된 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
- 제 20 항에 있어서,상기 활성층으로 이루어진 채널을 사이에 둔 상기 오믹 접촉층과, 상기 소스 전극 및 드레인 전극의 에지부는 계단 형태로 단차를 갖도록 형성된 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
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