KR20090129606A - 액정표시장치용 어레이 기판 및 그 제조방법 - Google Patents

액정표시장치용 어레이 기판 및 그 제조방법 Download PDF

Info

Publication number
KR20090129606A
KR20090129606A KR1020080055615A KR20080055615A KR20090129606A KR 20090129606 A KR20090129606 A KR 20090129606A KR 1020080055615 A KR1020080055615 A KR 1020080055615A KR 20080055615 A KR20080055615 A KR 20080055615A KR 20090129606 A KR20090129606 A KR 20090129606A
Authority
KR
South Korea
Prior art keywords
electrode
wiring
gate
common
data
Prior art date
Application number
KR1020080055615A
Other languages
English (en)
Inventor
이상윤
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020080055615A priority Critical patent/KR20090129606A/ko
Publication of KR20090129606A publication Critical patent/KR20090129606A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134363—Electrodes characterised by their geometrical arrangement for applying an electric field parallel to the substrate, i.e. in-plane switching [IPS]
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/121—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode common or background
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel

Abstract

본 발명은 액정표시장치에 관한 것으로, 보다 상세하게는 화소 전극과 공통 전극이 동일 평면상에 형성된 횡전계 방식 액정표시장치용 어레이 기판 및 그 제조방법에 관한 것이다.
이를 위한 본 발명에 따른 횡전계 방식 액정표시장치용 어레이 기판은 기판과; 상기 기판 상의 수직 교차하여 화소 영역을 정의하는 게이트 배선 및 데이터 배선과; 상기 게이트 배선 및 데이터 배선과 각각 이격된 공통 배선과; 상기 게이트 배선 및 데이터 배선의 교차지점에 대응하여, 상기 게이트 배선에서 연장된 게이트 전극과, 상기 게이트 전극과 중첩된 반도체층과, 상기 반도체층과 첩촉되고 상기 데이터 배선에서 연장된 소스 전극과, 상기 소스 전극과 이격된 드레인 전극을 포함하는 박막트랜지스터와; 상기 반도체층과 동일 패턴으로 상기 데이터 배선과 소스 및 드레인 전극의 하부 전면으로 연장된 반도체 패턴과; 상기 드레인 전극을 노출하는 제 1 콘택홀을 통해 상기 드레인 전극과 연결된 화소 전극과; 상기 드레인 전극과, 상기 드레인 전극 하부의 반도체 패턴을 가리며, 상기 공통 배선의 제 1 수평부 및 게이트 전극과 각각 이격된 사이 공간에 대응하여 전기적으로 절연된 아일랜드 형태로 구성된 실드 패턴을 포함하는 것을 특징으로 한다.

Description

액정표시장치용 어레이 기판 및 그 제조방법{Array Substrate of Liquid Crystal Display Device and method for fabricating thereof}
본 발명은 액정표시장치에 관한 것으로, 보다 상세하게는 화소 전극과 공통 전극이 동일 평면상에 형성된 횡전계 방식 액정표시장치용 어레이 기판 및 그 제조방법에 관한 것이다.
일반적으로 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용하게 되는데, 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의하여 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소 전극이 행렬 방식으로 배열된 능동행렬 액정표시장치(Active Matrix LCD : AM-LCD)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
이러한 액정표시장치는 하부 기판에 화소 전극이 형성되고, 상부 기판에 공통 전극이 형성되어 있는 구조로, 두 전극 사이에 걸리는 기판에 수직한 방향의 전기장에 의해 액정 분자를 구동하는 방식이다.
이는, 투과율과 개구율 등의 특성이 우수하며, 상부 기판의 공통 전극이 접지 역할을 하게 되어 정전기로 인한 액정셀의 파괴를 방지할 수 있다. 그러나, 이와 같은 액정표시장치는 시야각 특성이 우수하지 못한 단점을 갖고 있다.
따라서, 이러한 단점을 극복하기 위한 여러 가지 방법이 제시되었는데, 그 중의 한 예가 횡전계 방식(In-Plane Switching Mode) 액정표시장치이다.
이하, 첨부한 도면을 참조하여 종래에 따른 횡전계 방식 액정표시장치에 관해 설명하도록 한다.
도 1은 종래에 따른 횡전계 방식 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도이다.
도시한 바와 같이, 기판(10) 상에 수직 교차하여 화소 영역(PA)을 정의하는 게이트 배선(20)과 데이터 배선(30)이 구성된다. 상기 게이트 배선(20)과 데이터 배선(30)의 교차지점에는 스위칭 역할을 하는 박막트랜지스터(T)가 구성된다.
상기 박막트랜지스터(T)는 게이트 배선(20)에서 돌출된 게이트 전극(25)과, 상기 게이트 전극(25)과 중첩된 반도체층(미도시)과, 상기 반도체층과 접촉된 상부에 위치하고 상기 데이터 배선(30)에서 연장된 소스 전극(32)과, 상기 소스 전 극(32)과 이격된 드레인 전극(34)을 포함한다. 상기 소스 전극(32)은 데이터 연장배선(137)을 통해 데이터 배선(30)과 연결된다.
상기 반도체층(미도시)은 순수 비정질 실리콘(a-Si:H)으로 이루어진 액티브층(40)과 불순물을 포함하는 비정질 실리콘(n+ a-Si:H)으로 이루어진 오믹 콘택층(미도시)을 포함한다. 상기 소스 전극(32)은 U자 형상으로 구성되고, 상기 드레인 전극(34)은 소스 전극(32)의 내부에서 U자 형상과 맞물리는 I자 형상으로 구성된다.
상기 데이터 배선(30), 데이터 연장배선(37)과 소스 및 드레인 전극(32, 34)의 하부에는 액티브층(40) 및 오믹 콘택층과 동일 패턴으로 각각 연장된 제 1 비정질 패턴(71) 및 제 2 비정질 패턴(미도시)이 위치하는 바, 상기 제 1 비정질 패턴(171)과 제 2 비정질 패턴을 포함하여 반도체 패턴(미도시)이라 한다. 상기 데이터 배선(30)의 폭 보다 더 넓은 폭으로 설계되는 제 1 비정질 패턴(71)은 데이터 배선(30), 데이터 연장배선(37)과 소스 및 드레인 전극(32, 34)의 외부로 각각 노출된다.
상기 게이트 배선(20) 및 데이터 배선(30)과 이격되고, 화소 영역(PA)의 네 가장자리를 감싸는 형태로 공통 배선(50)이 구성된다. 상기 공통 배선(50)은 게이트 배선(20)과 평행하게 이격된 제 1 수평부(50a) 및 제 2 수평부(50b)와, 상기 제 1 및 제 2 수평부(50a, 50b)에서 데이터 배선(30)과 평행한 방향으로 각각 수직 분기된 제 1 수직부(50c) 및 제 2 수직부(50d)를 포함한다. 이러한 공통 배선의 제 1 및 제 2 수평부(50a, 50b)와 공통 배선의 제 1 및 제 2 수직부(50c, 50d)는 모두 전기적으로 연결된다. 상기 공통 배선(50)은 게이트 배선(20)과 동일층에서 불투명한 도전성 물질로 구성되고 있다.
상기 드레인 전극(34)을 노출하는 드레인 콘택홀(CH1)을 통해 드레인 전극(34)과 연결된 화소 전극(70)이 화소 영역(PA)에 대응하여 구성된다. 상기 화소 전극(70)은 드레인 전극(34)과 연결된 연장부(70a)와, 상기 연장부(70a)에서 데이터 배선(30)과 평행한 방향으로 분기된 수직부(70b)와, 상기 수직부(70b)에서 화소 영역(PA) 방향으로 핑거 형상으로 분기된 다수의 돌출부(70c)를 포함한다.
또한, 상기 공통 배선의 제 2 수직부(50d)를 노출하는 공통 콘택홀(CMH)을 통해 공통 배선의 제 2 수직부(50d)와 연결된 공통 전극(80)이 화소 영역(PA)에 대응 구성된다. 상기 공통 전극(80)은 공통 배선의 제 2 수직부(50d)와 접촉되고 데이터 배선(30)과 평행한 방향으로 연장된 수직부(80a)와, 상기 수직부(80a)에서 화소 영역(PA) 방향으로 분기하여 화소 전극의 돌출부(70c)와 서로 맞물리는 핑거 형상으로 분기된 다수의 돌출부(80b)를 포함한다.
이러한 화소 전극의 돌출부(70c)와 공통 전극의 돌출부(80b)는 화소 영역(PA)의 중앙부를 기점으로 상하 대칭을 이루며, 서로 평행하게 교대로 맞물리도록 이격 설계된다.
상기 공통 배선의 제 1, 제 2 수평부(50a, 50b) 및 제 1 수직부(50c)를 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 화소 전극 연장부(70a) 및 수직부(70b)를 제 2 전극으로 하며, 상기 제 1 전극과 제 2 전극 간의 중첩된 사이 공간에 개재된 절연막을 유전체층으로 하는 제 1 스토리지 커패시터(Cst1)가 구성된다.
또한, 상기 공통 배선의 제 2 수직부(50d)를 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 공통 전극의 수직부(80a)를 제 2 전극으로 하며, 상기 제 1 전극과 제 2 전극 간의 중첩된 사이 공간에 개재된 절연막을 유전체층으로 하는 제 2 스토리지 커패시터(Cst2)가 구성된다.
이러한 제 1 및 제 2 스토리지 커패시터(Cst1, Cst2)는 선택 기간에 인가된 픽셀 전압을 다음의 선택 기간까지 유지시키는 역할을 한다.
이하, 첨부한 도면을 참조하여 종래에 따른 횡전계 방식 액정표시장치용 어레이 기판에 대해 보다 상세히 설명하도록 한다.
도 2는 도 1의 A 부분을 확대하여 나타낸 도면이고, 도 3은 도 1의 Ⅲ-Ⅲ'선을 따라 절단하여 나타낸 단면도이다.
도 2 및 도 3에 도시한 바와 같이, 기판(10) 상의 일 방향으로 게이트 배선(20)과 상기 게이트 배선(20)에서 돌출된 게이트 전극(25)과, 상기 게이트 배선(20) 및 게이트 전극(25)과 이격된 일 측에 공통 배선의 제 1 수평부(50a)가 구성된다. 상기 게이트 배선(20), 게이트 전극(25) 및 공통 배선의 제 1 수평부(50a)의 상부 전면에는 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기 절연물질 그룹 중 선택된 하나로 게이트 절연막(45)이 구성된다.
상기 게이트 절연막(45) 상에는 순수 비정질 실리콘(a-Si:H)으로 이루어진 액티브층(40)과, 불순물을 포함하는 비정질 실리콘(n+ a-Si:H)으로 이루어진 오믹 콘택층(41)이 구성된다. 상기 액티브층(40)과 오믹 콘택층(41)을 포함하여 반도체 층(42)이라 한다.
상기 반도체층(42) 상에는 데이터 배선(도 1의 30)에서 연장된 데이터 연장배선(37)과 연결된 소스 전극(32)과, 상기 소스 전극(32)과 이격된 드레인 전극(34)이 구성된다. 상기 소스 전극(32)과 드레인 전극(34)의 이격된 사이 공간의 오믹 콘택층(41)을 양측으로 분리하고, 분리된 오믹 콘택층(41) 하부의 액티브층(40)을 과식각하는 것을 통해 이 부분을 채널(ch)로 활용하게 된다.
상기 소스 및 드레인 전극(32, 34)의 상부 전면에는 드레인 전극(34)을 노출하는 드레인 콘택홀(CH2)을 포함하는 보호막(55)이 구성된다. 상기 보호막(55) 상에는 드레인 콘택홀(CH2)을 통해 드레인 전극(34)과 연결된 화소 전극(70)이 구성된다. 이러한 드레인 콘택홀(CH2)은 빛샘 방지를 위한 목적으로 공통 배선의 제 1 수평부(50a)와 중첩되는 부분에 설계되는 것이 일반적이다.
상기 데이터 배선, 데이터 연장배선(37)과 소스 및 드레인 전극(32, 34)의 하부로 액티브 및 오믹 콘택층(40, 41)과 동일 패턴으로 각각 연장된 제 1 비정질 패턴(71)과 제 2 비정질 패턴(72)이 구성된다. 상기 액티브 및 오믹 콘택층(40, 41)을 포함하여 반도체층(42)이라 하고, 상기 제 1 및 제 2 비정질 패턴(71, 72)을 포함하여 반도체 패턴(73)이라 한다.
도 1에 도시한 바와 같이, 전술한 구성은 공통 배선의 제 1 수평부(50a), 제 2 수평부(50b) 및 제 1 수직부(50c)를 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 화소 전극의 연장부(70a) 및 수직부(70b)를 제 2 전극으로 하며, 상기 제 1 전극과 제 2 전극의 사이 공간에 개재된 게이트 절연막(45)과 보호막(55)을 유전체층 으로 하는 제 1 스토리지 커패시터(Cst1)가 구성된다.
또한, 상기 공통 배선의 제 2 수직부(50d)를 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 공통 전극의 수직부(80a)를 제 2 전극으로 하며, 상기 제 1 전극과 제 2 전극의 사이 공간에 개재된 게이트 절연막(45)과 보호막(55)을 유전체층으로 하는 제 2 스토리지 커패시터(Cst2)가 구성된다.
전술한 제 1 스토리지 커패시터(Cst1)에 있어서, 상기 공통 배선의 제 1 수평부(50a)가 위치하는 부분은 드레인 전극(34)과 화소 전극의 연장부(70a)가 드레인 콘택홀(CH1)을 통해 연결되는 구조로 설계되기 때문에, 공통 배선의 제 1 수평부(50a)와 드레인 전극(34)이 중첩되는 부분에는 게이트 절연막(45) 만이 개재되므로, 유전체층의 두께가 감소한 만큼의 제 1 스토리지 커패시터(Cst1)의 용량을 증대시킬 수 있는 장점을 가지고 있으나, 이 부분은 채널(ch)과 인접한 위치에 설계되는 부분으로 백라이트 유닛으로부터의 빛이 액티브층(40) 및 제 1 비정질 패턴(71)으로 그대로 입사되어 광 누설 전류를 상승시키는 요인으로 작용하게 되고, 나아가 공통 전압의 DC 충전 및 제 1 및 제 2 스토리지 커패시터(Cst1, Cst2)의 용량을 변동시키는 요소로 작용한다.
특히, 이러한 데이터 전압의 변동은 서로 연결된 제 1 및 제 2 스토리지 커패시터(Cst1, Cst2)의 용량을 변동시키는 요인으로 작용하게 되고, 화소 전극(도 1의 70)의 충전 시간 동안에 제 1 및 제 2 스토리지 커패시터(Cst1, Cst2)의 전압 변동에 의한 픽셀 전압의 강하에 따른 화질 이상 문제를 유발한다. 다시 말해, 이러한 제 1 및 제 2 스토리지 커패시터(Cst1, Cst2)의 용량 변동은 플리커의 미안정 에 따른 화질 저하 문제를 야기한다.
이에 대해서는 실험 데이터를 바탕으로 보다 상세히 설명하도록 한다.
도 4는 게이트 전압에 따른 공통 전압의 변화를 측정한 그래프로, 보다 상세하게는 게이트 전압 별 전체 스토리지 커패시터의 용량 변화를 측정한 결과이다.
도시한 바와 같이, 주파수는 1kHz와 10kHz를 인가했을 때, 게이트 전압을 -5 ~ 5V의 범위에서 0.5V씩 상승시켜가면서 전체 스토리지 커패시터의 용량을 측정한 값을 그래프로 나타내고 있다.
이때, 게이트 전압 -5 ~ 5V 조건에서 측정된 전체 스토리지 커패시터의 용량은 110.757 ~ 139.025pF로 주파수에 의해서는 영향을 받지 않으나, 게이트의 인가 전압에 따라 전체 스토리지 커패시터의 용량이 최대 25% 가량 변동된 것을 알 수 있다.
이러한 전체 스토리지 커패시터의 용량의 변동은 화질을 저하시키는 요인으로 작용하게 된다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로, 스토리지 커패시터의 용량이 변동되는 것을 최소화하면서 광 누설 전류에 의한 화질 저하 문제를 해소하는 것을 통해 고화질의 액정표시장치용 어레이 기판을 제공하는 것을 목적으로 한다.
전술한 목적을 달성하기 위한 본 발명에 따른 횡전계 방식 액정표시장치용 어레이 기판은 기판과; 상기 기판 상의 수직 교차하여 화소 영역을 정의하는 게이트 배선 및 데이터 배선과; 상기 게이트 배선 및 데이터 배선과 각각 이격된 공통 배선과; 상기 게이트 배선 및 데이터 배선의 교차지점에 대응하여, 상기 게이트 배선에서 연장된 게이트 전극과, 상기 게이트 전극과 중첩된 반도체층과, 상기 반도체층과 첩촉되고 상기 데이터 배선에서 연장된 소스 전극과, 상기 소스 전극과 이격된 드레인 전극을 포함하는 박막트랜지스터와; 상기 반도체층과 동일 패턴으로 상기 데이터 배선과 소스 및 드레인 전극의 하부 전면으로 연장된 반도체 패턴과; 상기 드레인 전극을 노출하는 제 1 콘택홀을 통해 상기 드레인 전극과 연결된 화소 전극 및, 상기 공통 배선을 노출하는 제 2 콘택홀을 통해 상기 공통 배선과 연결된 공통 전극과; 상기 드레인 전극과, 상기 드레인 전극 하부의 반도체 패턴을 가리며, 상기 공통 배선의 제 1 수평부 및 게이트 전극과 각각 이격된 사이 공간에 대응하여 전기적으로 절연된 아일랜드 형태로 구성된 실드 패턴을 포함하는 것을 특징으로 한다.
이때, 상기 게이트 배선, 공통 배선과 실드 패턴은 동일층 동일 물질로 구성된다. 상기 공통 배선은 상기 화소 영역의 최외곽 네 가장자리를 감싸며 상기 게이트 배선과 평행하게 각각 이격된 제 1, 제 2 수평부와, 상기 제 1 및 제 2 수평부에서 상기 데이터 배선과 평행한 양측으로 각각 분기된 제 1, 제 2 수직부를 포함한다.
상기 실드 패턴은 상기 제 1 콘택홀의 전면을 가리며, 상기 게이트 전극 및 공통 배선의 제 1 수평부와 쇼트가 발생되지 않는 범위로 설계된 것을 특징으로 한다.
또한, 상기 화소 전극은 상기 드레인 전극과 연결된 연장부와, 상기 연장부에서 상기 데이터 배선과 평행한 방향으로 수직 분기된 수직부와, 상기 수직부에서 상기 화소 영역 방향으로 핑거 형상으로 분기된 다수의 돌출부를 포함하고, 상기 공통 전극은 상기 공통 배선과 연결되고, 상기 데이터 배선과 평행한 방향으로 분기된 수직부와, 상기 수직부에서 상기 화소 영역 방향으로 핑거 형상으로 분기하여 상기 화소 전극 돌출부와 맞물리는 다수의 돌출부를 포함한다.
상기 공통 배선의 제 1, 제 2 수평부 및 제 1 수직부를 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 화소 전극의 연장부 및 수직부를 제 2 전극으로 하며, 상기 제 1 전극과 제 2 전극 간의 중첩된 사이 공간에 개재된 절연막을 유전체층으로 하는 제 1 스토리지 커패시터와, 상기 공통 배선의 제 2 수직부를 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 공통 전극의 수직부를 제 2 전극으로 하며, 상기 제 1 전극과 제 2 전극 간의 중첩된 사이 공간에 개재된 절연막을 유전체층으로 하는 제 2 스토리지 커패시터가 각각 구성된 것을 특징으로 한다.
전술한 목적을 달성하기 위한 본 발명에 따른 횡전계 방식 액정표시장치용 어레이 기판의 제조방법은 기판 상에 스위칭 영역, 화소 영역, 게이트 영역, 공통 영역 및 데이터 영역을 정의하는 단계와; 상기 다수의 영역이 정의된 기판 상의 상기 게이트 영역에 대응된 일 방향으로 게이트 배선과, 상기 게이트 배선에서 연장 된 게이트 전극과, 상기 공통 영역에 대응된 공통 배선과, 상기 공통 배선 및 게이트 전극과 이격된 사이 공간으로 실드 패턴을 형성하는 단계와; 상기 게이트 배선, 게이트 전극, 공통 배선 및 실드 패턴이 형성된 기판 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 상기 게이트 배선과 수직 교차하여 화소 영역을 정의하는 데이터 배선과, 상기 데이터 배선에서 분기된 데이터 연장배선과, 상기 데이터 연장배선에서 분기된 소스 전극과, 상기 소스 전극과 이격된 드레인 전극과, 상기 소스 및 드레인 전극의 이격된 하부에 위치하는 반도체층과, 상기 데이터 배선과 데이터 연장배선의 하부로 연장된 반도체체 패턴을 형성하는 단계와; 상기 데이터 배선, 데이터 연장배선, 소스 및 드레인 전극, 반도체층 및 반도체 패턴이 형성된 기판 상에 상기 드레인 전극을 노출하는 제 1 콘택홀과, 상기 공통 배선을 노출하는 제 2 콘택홀을 포함하는 보호막을 형성하는 단계와; 상기 제 1 및 제 2 콘택홀을 포함하는 보호막 상에 상기 드레인 전극과 연결된 화소 전극과, 상기 공통 배선과 연결된 공통 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 실드 패턴은 상기 제 1 콘택홀의 전면을 가리며, 상기 게이트 전극 및 공통 배선의 제 1 수평부와 쇼트가 발생되지 않는 범위로 설계된 것을 특징으로 한다.
상기 화소 전극은 상기 드레인 전극과 연결된 연장부와, 상기 연장부에서 상기 데이터 배선과 평행한 방향으로 수직 분기된 수직부와, 상기 수직부에서 상기 화소 영역 방향으로 핑거 형상으로 분기된 다수의 돌출부를 포함하고, 상기 공통 전극은 상기 공통 배선과 연결되고, 상기 데이터 배선과 평행한 방향으로 분기된 수직부와, 상기 수직부에서 상기 화소 영역 방향으로 핑거 형상으로 분기하여 상기 화소 전극 돌출부와 맞물리는 다수의 돌출부를 포함한다.
또한, 상기 공통 배선은 상기 화소 영역의 최외곽 네 가장자리를 감싸며 상기 게이트 배선과 평행하게 각각 이격된 제 1, 제 2 수평부와, 상기 제 1 및 제 2 수평부에서 상기 데이터 배선과 평행한 양측으로 각각 분기된 제 1, 제 2 수직부를 포함한다.
상기 공통 배선의 제 1, 제 2 수평부 및 제 1 수직부를 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 화소 전극의 연장부 및 수직부를 제 2 전극으로 하며, 상기 제 1 전극과 제 2 전극 간의 중첩된 사이 공간에 개재된 절연막을 유전체층으로 하는 제 1 스토리지 커패시터와, 상기 공통 배선의 제 2 수직부를 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 공통 전극의 수직부를 제 2 전극으로 하며, 상기 제 1 전극과 제 2 전극 간의 중첩된 사이 공간에 개재된 절연막을 유전체층으로 하는 제 2 스토리지 커패시터가 각각 구성된 것을 특징으로 한다.
본 발명에서는 첫째, 스토리지 커패시터의 용량을 안정적으로 유지시키는 것을 통해 고화질의 액정표시장치용 어레이 기판을 제작할 수 있는 장점이 있다.
둘째, 드레인 전극 하부로 전기적으로 절연된 실드 패턴을 삽입하는 것을 통해 액티브층으로 입사되는 빛을 차폐할 수 있는 바, 광 누설 전류의 발생을 최소화하는 것을 통해 화질 저하 문제를 개선할 수 있다.
--- 실시예 ---
본 발명에서는 스토리지 커패시터의 변동을 최소화하기 위해 공통 배선의 제 1 수평부 및 게이트 전극과 이격되고 드레인 콘택홀의 전면을 차폐할 수 있도록 전기적으로 절연된 실드 패턴을 설계한 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 횡전계 방식 액정표시장치에 대해 설명하도록 한다.
도 5는 본 발명에 따른 횡전계 방식 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도이고, 도 6은 도 5의 B 부분을 확대한 도면이다.
도 5와 도 6에 도시한 바와 같이, 기판(110) 상에 수직 교차하여 화소 영역(PA)을 정의하는 게이트 배선(120)과 데이터 배선(130)을 구성한다. 상기 게이트 배선(120)과 데이터 배선(130)의 교차지점에는 스위칭 역할을 하는 박막트랜지스터(T)를 구성한다.
상기 박막트랜지스터(T)는 게이트 배선(120)에서 돌출된 게이트 전극(125)과, 상기 게이트 전극(125)과 중첩된 반도체층(미도시)과, 상기 반도체층과 접촉된 상부에 위치하고 데이터 배선(130)에서 연장된 소스 전극(132)과, 상기 소스 전극(132)과 이격된 드레인 전극(134)을 포함한다. 상기 소스 전극(132)은 데이터 배선(130)에서 분기된 데이터 연장배선(137)을 통해 데이터 배선(130)과 연결된다.
상기 반도체층은 순수 비정질 실리콘(a-Si:H)으로 이루어진 액티브층(140)과 불순물을 포함하는 비정질 실리콘(n+ a-Si:H)으로 이루어진 오믹 콘택층(미도시)을 포함한다. 상기 소스 전극(132)은 U자 형상으로 구성되고, 상기 드레인 전극(134)은 소스 전극(132)의 내부에서 U자 형상과 맞물리는 I자 형상으로 구성된다.
상기 데이터 배선(130)의 하부에는 액티브층(140) 및 오믹 콘택층과 동일 패턴으로 각각 연장된 제 1 비정질 패턴(171) 및 제 2 비정질 패턴(미도시)이 위치하는 데, 이러한 제 1 비정질 패턴(171)과 제 2 비정질 패턴을 포함하여 반도체 패턴(미도시)이라 한다. 상기 데이터 배선(130)의 폭 보다 더 넓은 폭으로 설계되는 제 1 비정질 패턴(171)은 데이터 배선(130), 데이터 연장배선(137)과 소스 및 드레인 전극(132, 134)의 외부로 각각 노출된다.
또한, 상기 게이트 배선(120) 및 데이터 배선(130)과 이격되고, 화소 영역(PA)의 네 가장자리를 감싸는 형태로 공통 배선(150)이 구성된다. 상기 공통 배선(150)은 게이트 배선(120)과 평행하게 이격된 제 1 수평부(150a) 및 제 2 수평부(150b)와, 상기 제 1 및 제 2 수평부(150a, 150b)에서 데이터 배선(130)과 평행한 양측으로 각각 수직 분기된 제 1 수직부(150c) 및 제 2 수직부(150d)를 포함한다. 이러한 공통 배선의 제 1 및 제 2 수평부(150a, 150b)와 공통 배선의 제 1 및 제 2 수직부(150c, 150d)는 모두 전기적으로 연결된다. 이때, 상기 공통 배선(150)은 게이트 배선(120)과 동일층 동일 물질로 구성된다.
또한, 상기 공통 배선의 제 1 수평부(150a) 및 게이트 전극(125)과 각각 이격된 인접한 위치에서 전기적으로 절연된 아일랜드 형태의 실드 패턴(160)을 구성한다. 상기 실드 패턴(160)은 공통 배선의 제 1 수평부(150a)의 면적이 잠식되는 것을 최소화하면서, 게이트 전극(125) 및 공통 배선의 제 1 수평부(150a)와 쇼트가 발생되지 않는 범위에서 소스 및 드레인 전극(132, 134) 하부의 반도체층 및 반도체 패턴을 최대한으로 가릴 수 있는 범위로 설계하는 것이 바람직하다.
상기 드레인 전극(134)을 노출하는 드레인 콘택홀(CH2)을 통해 드레인 전극(134)과 연결된 화소 전극(170)을 화소 영역(PA)에 대응하여 구성한다. 상기 화소 전극(170)은 드레인 전극(134)과 연결된 연장부(170a)와, 상기 연장부(170a)에서 데이터 배선(130)과 평행한 방향으로 분기된 수직부(170b)와, 상기 수직부(170b)에서 화소 영역(PA) 방향으로 핑거 형상으로 분기된 다수의 돌출부(170c)를 포함한다.
또한, 상기 공통 배선의 제 2 수직부(150d)를 노출하는 공통 콘택홀(CMH)을 통해 공통 배선(150)과 연결된 공통 전극(180)을 구성한다. 상기 공통 전극(180)은 공통 배선의 제 2 수직부(150d)와 중첩된 면적으로 설계되는 수직부(180a)와, 상기 수직부(180a)에서 화소 영역(PA) 방향으로 분기하여 화소 전극의 돌출부(170c)와 서로 맞물리는 핑거 형상으로 구성된 다수의 돌출부(180b)를 포함한다.
이때, 상기 화소 전극의 돌출부(170c)와 공통 전극의 돌출부(180b)는 화소 영역(PA)의 중앙부를 기점으로 상하 대칭을 이루며 서로 맞물려 구성된다.
상기 공통 배선의 제 1, 제 2 수평부(150a, 150b) 및 제 1 수직부(150c)를 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 화소 전극 연장부(170a) 및 수직부(170b)를 제 2 전극으로 하며, 상기 제 1 전극과 제 2 전극 간의 중첩된 사이 공간에 개재된 절연막을 유전체층으로 하는 제 1 스토리지 커패시터(Cst1)가 구성된 다.
또한, 상기 공통 배선의 제 2 수직부(150d)를 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 공통 전극의 수직부(180a)를 제 2 전극으로 하며, 상기 제 1 전극과 제 2 전극 간의 중첩된 사이 공간에 개재된 절연막을 유전체층으로 하는 제 2 스토리지 커패시터(Cst2)가 구성된다.
이러한 제 1 및 제 2 스토리지 커패시터(Cst1, Cst2)는 선택 기간에 인가된 화소 전압을 다음의 선택 기간까지 유지시키는 역할을 한다.
이때, 상기 소스 및 드레인 전극(132, 134)의 이격된 사이 공간에 대응된 오믹 콘택층은 양측으로 분리 구성하고, 그 하부의 액티브층(140)을 과식각하는 것을 통해 이 부분을 채널(ch)로 활용하게 된다.
전술한 구성에서 특징적인 것은 드레인 콘택홀(CH2)을 차폐하며, 공통 배선의 제 1 수평부(150a) 및 게이트 전극(125)과 이격된 사이 공간에 전기적으로 절연된 실드 패턴(160)을 구성한 것을 특징으로 한다.
이러한 실드 패턴(160)은 제 1 스토리지 커패시터(Cst1)의 용량은 종래와 대등한 수준으로 확보할 수 있도록 공통 배선의 제 1 수평부(150a) 면적의 잠식은 최소화하는 범위로 설계하고, 소스 및 드레인 전극(132, 134) 하부의 반도체층과 반도체 패턴으로 입사되는 백라이트 유닛으로부터의 빛을 차폐하는 것을 통해 광 누설 전류의 발생을 최소화할 수 있는 장점으로 박막트랜지스터(T)의 구동 특성을 향상시킬 수 있고, 나아가 제 1 및 제 2 스토리지 커패시터(Cst1, Cst2)의 용량이 변동되는 것을 방지하는 것을 통해 고화질의 액정표시장치용 어레이 기판을 제공할 수 있는 장점이 있다.
이에 대해서는, 이하 본 발명에 따른 액정표시장치용 어레이 기판의 제조방법을 통해 보다 상세히 설명하도록 한다.
도 7a 내지 도 7h는 도 5의 Ⅶ-Ⅶ'선을 따라 절단하여 공정 순서에 의해 나타낸 공정 단면도이고, 도 8a 내지 도 8d는 도 5의 평면도를 공정 순서에 따라 세분화하여 나타낸 각각의 공정 평면도이다.
도 7a와 도 8a는 제 1 마스크 공정 단계를 나타낸 공정 단면도 및 공정 평면도이다.
도 7a와 도 8a에 도시한 바와 같이, 기판(110) 상에 스위칭 영역(SA), 화소 영역(PA), 공통 영역(CA), 게이트 영역(GA) 및 데이터 영역(DA)을 정의하는 단계를 진행한다. 상기 다수의 영역(SA, PA, CA, GA, DA)이 정의된 기판(110) 상에 구리(Cu), 몰리브덴(Mo), 몰리브덴 합금(MoNd), 알루미늄(Al) 및 알루미늄 합금(AlNd)을 포함하는 도전성 금속물질 그룹 중 선택된 하나로 게이트 금속층(미도시)을 형성하고 이를 패턴하여, 상기 게이트 영역(GA)에 대응된 일 방향으로 게이트 배선(120)과, 상기 게이트 배선(120)에서 돌출된 게이트 전극(125)과, 상기 공통 영역(CA)에 대응된 공통 배선(150)과, 상기 공통 배선(150)과 이격되고 스위칭 영역(SA)의 일 측에 대응하여 전기적으로 절연된 아일랜드 형태의 실드 패턴(160)을 각각 형성한다.
상기 공통 배선(150)은 게이트 배선(120)과 평행하게 이격된 제 1 수평부(150a) 및 제 2 수평부(150b)와, 상기 제 1 및 제 2 수평부(150a, 150b)에서 데 이터 영역(DA) 방향으로 각각 수직 분기된 제 1 수직부(150c) 및 제 2 수직부(150d)를 포함한다. 이러한 공통 배선의 제 1 및 제 2 수평부(150a, 150b)와 공통 배선의 제 1 및 제 2 수직부(150c, 150d)는 모두 전기적으로 연결된다.
이때, 상기 실드 패턴(160)은 공통 배선(150), 특히 공통 배선의 제 1 수평부(150a) 및 게이트 전극(125)과 각각 이격된 인접한 위치에서 전기적으로 절연된 아일랜드 형태로 구성한 것을 특징으로 한다. 이러한 실드 패턴(160)은 공통 배선의 제 1 수평부(150a)의 면적이 최소한으로 잠식되도록 구성하는 것이 바람직하다.
다음으로, 상기 게이트 배선(120), 게이트 전극(125), 공통 배선(150) 및 실드 패턴(160)이 형성된 기판(110) 상부 전면에 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나로 게이트 절연막(145)을 형성한다.
도 7b 내지 도 7h와, 도 8b는 제 2 마스크 공정 단계를 나타낸 공정 단면도 및 공정 평면도이다.
도 7b와 도 8b에 도시한 바와 같이, 게이트 절연막(145)이 형성된 기판(110) 상에 순수 비정질 실리콘(a-Si:H)으로 이루어진 순수 비정질 실리콘층(140a)과, 불순물을 포함하는 비정질 실리콘(n+ a-Si:H)으로 이루어진 불순물 비정질 실리콘층(141a)을 차례로 적층 형성한다.
상기 순수 및 불순물 비정질 실리콘층(140a, 141a)이 형성된 기판(110) 상에 구리(Cu), 몰리브덴(Mo), 몰리브덴 합금(MoNd), 알루미늄(Al) 및 알루미늄 합 금(AlNd)을 포함하는 도전성 금속물질 그룹 중 선택된 하나를 증착하여 소스 및 드레인 금속층(175)을 형성한다. 전술한 증착 공정을 통해, 상기 게이트 절연막(145) 상에는 순수 및 불순물 비정질 실리콘층(140a, 141a)과 소스 및 드레인 금속층(175)이 연속적으로 적층 형성된 상태이다.
다음으로, 순수 및 불순물 비정질 실리콘층(140a, 141a)과 소스 및 드레인 금속층(175)이 형성된 기판(110) 상에 포토레지스트를 도포하여 감광층(190)을 형성한 후, 상기 감광층(190)과 이격된 상부에 투과부(T1), 반투과부(T2) 및 차단부(T3)로 구성된 하프톤 마스크(HTM)를 정렬하는 단계를 진행한다.
상기 하프톤 마스크(HTM)는 반투과부(T2)에 반투명막을 형성하여 빛의 강도를 낮추거나 빛의 투과량을 낮추어 감광층(190)이 불완전 노광될 수 있도록 하는 기능을 한다. 상기 하프톤 마스크(HTM) 이외에 반투과부(T2)에 슬릿 형상을 두어 빛의 투과량을 조절하는 슬릿 마스크가 이용될 수 있다.
또한, 상기 차단부(T3)는 빛을 완전히 차단하는 기능을 하고, 상기 투과부(T1)는 빛을 투과시켜 빛에 노출된 감광층(190)이 화학적 변화를 일으켜 완전 노광될 수 있도록 하는 기능을 한다.
이때, 상기 스위칭 영역(SA)에는 양측의 차단부(T3) 사이에 반투과부(T2), 상기 데이터 영역(DA)에는 차단부(T3), 그리고 이를 제외한 전 영역은 투과부(T1)가 위치하도록 한다.
도 7c와 도 8b에 도시한 바와 같이, 전술한 하프톤 마스크(도 7b의 HTM)와 이격된 상부에서 노광 및 현상하는 공정을 진행하면, 상기 스위칭 영역(SA)의 양 차단부(도 7b의 T3)에서는 높이 변화가 없는 제 1 및 제 2 감광 패턴(191, 192), 상기 양 차단부 사이의 반투과부(도 7b의 T2)에서는 높이가 절반 정도로 낮아진 제 3 감광 패턴(193)이 각각 형성된다. 또한, 상기 데이터 영역(DA)에서는 높이 변화가 없는 제 4 감광 패턴(194)이 형성되고, 이를 제외한 전 영역의 감광층(도 7b의 190)은 모두 제거되어 그 하부의 소스 및 드레인 금속층(175)이 외부로 노출된다.
도 7d와 도 8b에 도시한 바와 같이, 상기 제 1 내지 제 4 감광 패턴(191, 192, 193, 194)을 마스크로 이용하고 상기 노출된 소스 및 드레인 금속층(도 7c의 175)을 패턴하게 되면, 상기 스위칭 영역(SA)에는 소스 및 드레인 금속패턴(174), 상기 데이터 영역(DA)에는 소스 및 드레인 금속패턴(174)에서 연장된 데이터 연장배선(137), 상기 데이터 연장배선(137)에서 게이트 배선(120)과 수직 교차하는 방향으로 연장된 데이터 배선(130)이 각각 형성된다. 상기 소스 및 드레인 금속패턴(174)은 데이터 연장배선(137) 및 데이터 배선(130)과 전기적으로 연결된다.
이때, 상기 소스 및 드레인 금속패턴(174), 데이터 연장배선(137) 및 데이터 배선(130)을 제외한 전 영역의 소스 및 드레인 금속층이 모두 제어되어 불순물 비정질 실리콘층(도 7c의 141a)이 외부로 노출된다.
다음으로, 상기 노출된 불순물 비정질 실리콘층과 그 하부의 순수 비정질 실리콘층(도 7c의 140a)을 건식식각으로 순차적으로 패턴하면, 상기 스위칭 영역(SA)에 대응하여 소스 및 드레인 금속패턴(174)과 동일한 폭으로 액티브층(140) 및 오믹 콘택층(141)이 형성되고, 상기 데이터 영역(D)에 대응하여 데이터 연장배선(137) 및 데이터 배선(130)과 동일한 폭으로 제 1 및 제 2 비정질 패턴(171, 172)이 각각 형성된다.
상기 액티브층(140)과 오믹 콘택층(141)을 포함하여 반도체층(142)이라 하고, 상기 반도체층(142)에서 데이터 배선(130)과 데이터 연장배선(137)의 하부로 각각 연장된 제 1 및 제 2 비정질 패턴(171, 172)을 포함하여 반도체 패턴(173)이라 한다. 이때, 상기 반도체층(142)과 반도체 패턴(173)을 제외한 전 영역의 순수 및 불순물 비정질 실리콘층(도 7c의 140a, 141a)은 모두 제거된다.
도 7e와 도 8b에 도시한 바와 같이, 상기 제 1, 제 2, 제 3, 제 4 감광 패턴(도 7d의 191, 192, 193, 194)을 애싱(ashing)하는 단계를 진행하면, 상기 제 1, 제 2, 제 4 감광 패턴(191, 192, 194)의 두께는 절반 정도로 낮아지고, 상기 제 3 감광 패턴(도 7d의 193)은 모두 제어되어 제 1 및 제 2 감광 패턴(191, 192)의 이격된 사이에 위치하는 소스 및 드레인 금속패턴(174)이 외부로 노출된다.
전술한 애싱 공정을 진행하는 과정에서, 상기 데이터 연장배선(137) 및 데이터 배선(130)과 소스 및 드레인 금속패턴(174)의 양측 끝단(F)을 덮는 제 1, 제 2, 제 4 감광 패턴(191, 192, 194)과, 상기 제 1 및 제 2 감광 패턴(191, 192)의 마주보는 양측 끝단(G)의 제 1 및 제 2 감광 패턴(191, 192)의 일부가 함께 제거된다.
도 7f와 도 8b에 도시한 바와 같이, 상기 제 1, 제 2, 제 4 감광 패턴(도 7e의 191, 192, 194)을 마스크로 이용하여, 상기 소스 및 드레인 금속패턴(도 7e의 174)을 습식식각으로 패턴하여, 양측으로 분리된 소스 전극(132)과 드레인 전극(134)을 형성한다.
다음으로, 상기 소스 및 드레인 전극(132, 134)을 마스크로 이용하고 건식식 각으로 소스 및 드레인 전극(132, 134)의 이격된 사이 공간에 위치하는 오믹 콘택층(141)을 패턴하여 양측으로 분리하고, 분리된 오믹 콘택층(141)의 사이로 노출된 액티브층(140)을 과식각하여 이 부분을 채널(ch)로 활용하게 된다.
이때, 도 7e의 F와 G 부분에 대응된 오믹 콘택층(141)과 제 2 비정질 패턴(172)이 같이 제거되어 그 하부의 액티브층(140)과 제 1 비정질 패턴(171)이 소스 및 드레인 전극(132, 134), 데이터 연장배선(137) 및 데이터 배선(130)의 외부로 각각 노출된다. 상기 게이트 전극(125)과 반도체층(142)과 소스 및 드레인 전극(132, 134)을 포함하여 박막트랜지스터(T)라 한다.
다음으로, 상기 남겨진 제 1, 제 2, 제 4 감광 패턴(도 7e의 191, 192, 194)을 스트립 공정으로 제거하는 것을 통해 제 2 마스크 공정 단계가 최종적으로 완료된다.
도 7g와 도 8c는 제 3 마스크 공정 단계를 나타낸 공정 단면도 및 공정 평면도이다.
도 7g와 도 8c에 도시한 바와 같이, 상기 데이터 연장배선(137), 데이터 배선(130) 및 박막트랜지스터(T) 등이 형성된 기판(110) 상부 전면에 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹이나 벤조사이클로부텐(benzocyclobutene: BCB)과 포토 아크릴(photo acryl)을 포함하는 유기절연물질 그룹 중 선택된 어느 하나로 보호막(155)을 형성한다.
다음으로, 상기 드레인 전극(134)에 대응된 보호막(155)과 공통 배선의 제 2 수직부(150d)에 대응된 보호막(155)을 선택적으로 패턴하여, 상기 드레인 전극(134)을 노출하는 드레인 콘택홀(CH2)과 공통 배선의 제 2 수직부(150d)를 노출하는 공통 콘택홀(CMH)을 각각 형성한다.
도 7h와 도 8d는 제 4 마스크 공정 단계를 나타낸 공정 단면도 및 공정 평면도이다.
도 7h와 도 8d에 도시한 바와 같이, 상기 드레인 콘택홀(CH2)과 공통 콘택홀(CMH)을 포함하는 보호막(155) 상에 인듐-틴-옥사이드(Indium-Tin-Oxide: ITO)와 인듐-징크-옥사이드(Indium-Zinc-Oxide: IZO)를 포함하는 투명한 도전성 금속물질 그룹 중 선택된 하나로 투명 금속층(미도시)을 형성하고 이를 패턴하여, 상기 드레인 전극(134)과 연결된 화소 전극(170)과, 상기 공통 배선(150)과 연결된 공통 전극(180)을 화소 영역(PA)에 대응하여 각각 형성한다.
상기 화소 전극(170)은 드레인 콘택홀(CH2)을 통해 드레인 전극(134)과 연결된 연장부(170a)와, 상기 연장부(170a)에서 데이터 배선(130)과 평행한 방향으로 분기된 수직부(170b)와, 상기 수직부(170b)에서 화소 영역(PA) 방향으로 핑거 형상으로 분기된 다수의 돌출부(170c)를 포함한다.
또한, 상기 공통 전극(180)은 공통 콘택홀(CMH)을 통해 공통 배선의 제 2 수직부(150d)와 접촉되고 데이터 배선(130)과 평행한 방향으로 공통 배선의 제 2 수직부(150d)와 대응되는 면적으로 설계된 수직부(180a)와, 상기 수직부(180a)에서 화소 영역(PA) 방향으로 분기하여 화소 전극의 돌출부(170c)와 서로 맞물리는 핑거 형상으로 구성된 다수의 돌출부(180b)를 포함한다.
이때, 상기 화소 전극의 돌출부(170c)와 공통 전극의 돌출부(180b)는 화소 영역(PA)의 중앙부를 기점으로 상하 대칭을 이루도록 설계된다.
상기 공통 배선의 제 1 및 제 2 수평부(150a, 150b)와, 제 1 수직부(150c)를 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 화소 전극 연장부(170a) 및 수직부(170b)를 제 2 전극으로 하며, 상기 제 1 전극과 제 2 전극 간의 중첩된 사이 공간에 개재된 게이트 절연막(145)과 보호막(155)을 유전체층으로 하는 제 1 스토리지 커패시터(Cst1)가 구성된다.
또한, 상기 공통 배선의 제 2 수직부(150d)를 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 공통 전극의 수직부(180a)를 제 2 전극으로 하며, 상기 제 1 전극과 제 2 전극 간의 중첩된 사이 공간에 개재된 게이트 절연막(145)과 보호막(155)을 유전체층으로 하는 제 2 스토리지 커패시터(Cst2)가 구성된다.
지금까지 살펴본 바와 같이, 본 발명에서는 공통 배선의 제 1 수평부(150a) 및 게이트 전극(125)과 이격된 사이에 형성된 실드 패턴(160)은 제 1 스토리지 커패시터(Cst1)의 용량을 종래와 대등한 수준으로 확보할 수 있도록 공통 배선의 제 1 수평부(150a)의 면적이 잠식되는 것이 최소화되는 범위로 설계하고, 소스 및 드레인 전극(132, 134) 하부의 반도체층(142)과 반도체 패턴(173)으로 입사되는 백라이트 유닛으로부터의 빛을 차폐하는 것을 통해 광 누설 전류의 발생을 최소화할 수 있는 장점이 있다.
따라서, 박막트랜지스터(T)의 구동 특성을 향상시킬 수 있고, 나아가 제 1 및 제 2 스토리지 커패시터(Cst1, Cst2)의 용량이 변동되는 것을 방지하는 것을 통 해 고화질의 액정표시장치용 어레이 기판을 제공할 수 있는 장점이 있다.
이상으로, 본 발명에 따른 횡전계 방식 액정표시장치용 어레이 기판을 4 마스크 공정으로 제작할 수 있다.
지금까지, 본 발명에서는 횡전계 방식 액정표시장치용 어레이 기판에 대해 일관되게 설명하였으나, 이는 일예에 불과한 것이며 드레인 전극과 중첩된 상부에 스토리지 커패시터를 설계하는 모든 액정표시장치에 동일하게 적용할 수 있다.
따라서, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 정신 및 사상을 벗어나지 않는 한도 내에서 다양하게 변형 및 변경할 수 있다는 것은 자명한 사실일 것이다.
도 1은 종래에 따른 횡전계 방식 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도.
도 2는 도 1의 A 부분을 확대하여 나타낸 도면.
도 3은 도 1의 Ⅲ-Ⅲ'선을 따라 절단하여 나타낸 단면도.
도 4는 게이트 전압에 따른 공통 전압의 변화를 측정한 그래프.
도 5는 본 발명에 따른 횡전계 방식 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도.
도 6은 도 5의 B 부분을 확대한 도면.
도 7a 내지 도 7h는 도 5의 Ⅶ-Ⅶ'선을 따라 절단하여 공정 순서에 의해 나타낸 공정 단면도.
도 8a 내지 도 8d는 도 5의 평면도를 공정 순서에 따라 세분화하여 나타낸 각각의 공정 평면도.
* 도면의 주요부분에 대한 부호의 설명*
110 : 기판 125 : 게이트 전극
132 : 소스 전극 134 : 드레인 전극
137 : 데이터 연장배선 142 : 반도체층
145 : 게이트 절연막 150a : 공통 배선의 제 1 수평부
150d: 공통 배선의 제 2 수직부 155 : 보호막
160 : 실드 패턴 170a : 화소 전극의 연장부
170c : 화소 전극의 돌출부 173 : 반도체 패턴
180a : 공통 전극의 수직부 180b : 공통 전극의 돌출부
CH2 : 드레인 콘택홀 Cst1 : 제 1 스토리지 커패시터
Cst2 : 제 2 스토리지 커패시터

Claims (11)

  1. 기판과;
    상기 기판 상에 수직 교차하여 화소 영역을 정의하는 게이트 배선 및 데이터 배선과;
    상기 게이트 배선 및 데이터 배선과 각각 이격된 공통 배선과;
    상기 게이트 배선 및 데이터 배선의 교차지점에 대응하여, 상기 게이트 배선에서 연장된 게이트 전극과, 상기 게이트 전극과 중첩된 반도체층과, 상기 반도체층과 첩촉되고 상기 데이터 배선에서 연장된 소스 전극과, 상기 소스 전극과 이격된 드레인 전극을 포함하는 박막트랜지스터와;
    상기 반도체층과 동일 패턴으로 상기 데이터 배선과 소스 및 드레인 전극의 하부 전면으로 연장된 반도체 패턴과;
    상기 드레인 전극을 노출하는 제 1 콘택홀을 통해 상기 드레인 전극과 연결된 화소 전극과;
    상기 드레인 전극과, 상기 드레인 전극 하부의 반도체 패턴을 가리며, 상기 공통 배선의 제 1 수평부 및 게이트 전극과 각각 이격된 사이 공간에 대응하여 전기적으로 절연된 아일랜드 형태로 구성된 실드 패턴
    을 포함하는 액정표시장치용 어레이 기판.
  2. 제 1 항에 있어서,
    상기 게이트 배선, 공통 배선과 실드 패턴은 동일층 동일 물질로 구성된 것을 특징으로 하는 액정표시장치용 어레이 기판.
  3. 제 1 항에 있어서,
    상기 공통 배선은 상기 화소 영역의 최외곽 네 가장자리를 감싸며 상기 게이트 배선과 평행하게 각각 이격된 제 1, 제 2 수평부와, 상기 제 1 및 제 2 수평부에서 상기 데이터 배선과 평행한 양측으로 각각 분기된 제 1, 제 2 수직부를 포함하는 것을 특징으로 하는 액정표시장치용 어레이 기판.
  4. 제 1 항 또는 제 3 항 중 어느 한 항에 있어서,
    상기 실드 패턴은 상기 제 1 콘택홀의 전면을 가리며, 상기 게이트 전극 및 공통 배선의 제 1 수평부와 쇼트가 발생되지 않는 범위로 설계된 것을 특징으로 하는 액정표시장치용 어레이 기판.
  5. 제 1 항에 있어서,
    상기 화소 전극은 상기 드레인 전극과 연결된 연장부와, 상기 연장부에서 상 기 데이터 배선과 평행한 방향으로 수직 분기된 수직부와, 상기 수직부에서 상기 화소 영역 방향으로 핑거 형상으로 분기된 다수의 돌출부를 포함하고, 상기 공통 배선을 노출하는 제 2 콘택홀을 통해 상기 공통 배선과 연결된 공통 전극이 구성되며, 상기 공통 전극은 상기 공통 배선과 연결되고, 상기 데이터 배선과 평행한 방향으로 분기된 수직부와, 상기 수직부에서 상기 화소 영역 방향으로 핑거 형상으로 분기하여 상기 화소 전극 돌출부와 맞물리는 다수의 돌출부를 포함하는 것을 특징으로 하는 액정표시장치용 어레이 기판.
  6. 제 1 또는 제 3 항 중 어느 한 항에 있어서,
    상기 공통 배선의 제 1, 제 2 수평부 및 제 1 수직부를 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 화소 전극의 연장부 및 수직부를 제 2 전극으로 하며, 상기 제 1 전극과 제 2 전극 간의 중첩된 사이 공간에 개재된 절연막을 유전체층으로 하는 제 1 스토리지 커패시터와, 상기 공통 배선의 제 2 수직부를 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 공통 전극의 수직부를 제 2 전극으로 하며, 상기 제 1 전극과 제 2 전극 간의 중첩된 사이 공간에 개재된 절연막을 유전체층으로 하는 제 2 스토리지 커패시터가 각각 구성된 것을 특징으로 하는 액정표시장치용 어레이 기판.
  7. 기판 상에 스위칭 영역, 화소 영역, 게이트 영역, 공통 영역 및 데이터 영역을 정의하는 단계와;
    상기 다수의 영역이 정의된 기판 상의 상기 게이트 영역에 대응된 일 방향으로 게이트 배선과, 상기 게이트 배선에서 연장된 게이트 전극과, 상기 공통 영역에 대응된 공통 배선과, 상기 공통 배선 및 게이트 전극과 이격된 사이 공간으로 실드 패턴을 형성하는 단계와;
    상기 게이트 배선, 게이트 전극, 공통 배선 및 실드 패턴이 형성된 기판 상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상에 상기 게이트 배선과 수직 교차하여 화소 영역을 정의하는 데이터 배선과, 상기 데이터 배선에서 분기된 데이터 연장배선과, 상기 데이터 연장배선에서 분기된 소스 전극과, 상기 소스 전극과 이격된 드레인 전극과, 상기 소스 및 드레인 전극의 이격된 하부에 위치하는 반도체층과, 상기 데이터 배선과 데이터 연장배선의 하부로 연장된 반도체체 패턴을 형성하는 단계와;
    상기 데이터 배선, 데이터 연장배선, 소스 및 드레인 전극, 반도체층 및 반도체 패턴이 형성된 기판 상에 상기 드레인 전극을 노출하는 제 1 콘택홀을 포함하는 보호막을 형성하는 단계와;
    상기 제 1 콘택홀을 포함하는 보호막 상에 상기 드레인 전극과 연결된 화소 전극을 형성하는 단계
    를 포함하는 액정표시장치용 어레이 기판의 제조방법.
  8. 제 7 항에 있어서,
    상기 실드 패턴은 상기 제 1 콘택홀의 전면을 가리며, 상기 게이트 전극 및 공통 배선의 제 1 수평부와 쇼트가 발생되지 않는 범위로 설계된 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
  9. 제 7 항에 있어서,
    상기 화소 전극은 상기 드레인 전극과 연결된 연장부와, 상기 연장부에서 상기 데이터 배선과 평행한 방향으로 수직 분기된 수직부와, 상기 수직부에서 상기 화소 영역 방향으로 핑거 형상으로 분기된 다수의 돌출부를 포함하고, 상기 공통 배선을 노출하는 제 2 콘택홀을 통해 상기 공통 배선과 연결된 공통 전극이 형성되며, 상기 공통 전극은 상기 공통 배선과 연결되고, 상기 데이터 배선과 평행한 방향으로 분기된 수직부와, 상기 수직부에서 상기 화소 영역 방향으로 핑거 형상으로 분기하여 상기 화소 전극 돌출부와 맞물리는 다수의 돌출부를 포함하는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
  10. 제 7 항에 있어서,
    상기 공통 배선은 상기 화소 영역의 최외곽 네 가장자리를 감싸며 상기 게이 트 배선과 평행하게 각각 이격된 제 1, 제 2 수평부와, 상기 제 1 및 제 2 수평부에서 상기 데이터 배선과 평행한 양측으로 각각 분기된 제 1, 제 2 수직부를 포함하는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
  11. 제 10 항에 있어서,
    상기 공통 배선의 제 1, 제 2 수평부 및 제 1 수직부를 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 화소 전극의 연장부 및 수직부를 제 2 전극으로 하며, 상기 제 1 전극과 제 2 전극 간의 중첩된 사이 공간에 개재된 절연막을 유전체층으로 하는 제 1 스토리지 커패시터와, 상기 공통 배선의 제 2 수직부를 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 공통 전극의 수직부를 제 2 전극으로 하며, 상기 제 1 전극과 제 2 전극 간의 중첩된 사이 공간에 개재된 절연막을 유전체층으로 하는 제 2 스토리지 커패시터가 각각 구성된 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
KR1020080055615A 2008-06-13 2008-06-13 액정표시장치용 어레이 기판 및 그 제조방법 KR20090129606A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080055615A KR20090129606A (ko) 2008-06-13 2008-06-13 액정표시장치용 어레이 기판 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080055615A KR20090129606A (ko) 2008-06-13 2008-06-13 액정표시장치용 어레이 기판 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20090129606A true KR20090129606A (ko) 2009-12-17

Family

ID=41689514

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080055615A KR20090129606A (ko) 2008-06-13 2008-06-13 액정표시장치용 어레이 기판 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR20090129606A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180063445A (ko) 2016-12-02 2018-06-12 청운대학교산학협력단 천연발효추출물을 이용한 피부노화방지 기능성 화장료 조성물 및 이를 포함하여 피부노화방지 효과를 갖는 화장품
US10096625B2 (en) 2010-12-24 2018-10-09 Samsung Display Co., Ltd. Thin film transistor and flat display device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10096625B2 (en) 2010-12-24 2018-10-09 Samsung Display Co., Ltd. Thin film transistor and flat display device
US10600817B2 (en) 2010-12-24 2020-03-24 Samsung Display Co., Ltd. Thin film transistor and flat display device
KR20180063445A (ko) 2016-12-02 2018-06-12 청운대학교산학협력단 천연발효추출물을 이용한 피부노화방지 기능성 화장료 조성물 및 이를 포함하여 피부노화방지 효과를 갖는 화장품

Similar Documents

Publication Publication Date Title
US8379177B2 (en) Array substrate for fringe field switching mode liquid crystal display device and method of fabricating the same
CN100476529C (zh) 面内切换型液晶显示装置用阵列基板的制造方法
KR101137861B1 (ko) 프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그제조방법
KR100556701B1 (ko) 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR20090009613A (ko) 액정표시장치용 어레이 기판 및 그 제조방법
KR20020006748A (ko) 액정표장치용 어레이기판과 그 제조방법
KR20090119521A (ko) 액정표시장치 및 그 제조방법
KR101951296B1 (ko) 산화물 반도체층을 갖는 박막트랜지스터 및 이를 구비한 어레이 기판
KR20110054727A (ko) 액정표시장치용 어레이 기판과 이를 포함하는 액정표시장치
KR100870522B1 (ko) 액정표시소자 및 그 제조방법
KR100869740B1 (ko) 액정표시소자 및 그 제조방법
KR20110048333A (ko) 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판
KR101323477B1 (ko) 액정표시장치 및 그 제조 방법
KR20040031370A (ko) 액정표시패널 및 그 제조방법
KR100908849B1 (ko) 횡전계형 액정표시장치용 어레이 기판, 이의 제조방법 및 이를 포함하는 한 횡전계형 액정표시장치
KR101307961B1 (ko) 횡전계형 액정표시장치용 어레이 기판
KR101423909B1 (ko) 표시 기판 및 이를 구비하는 액정 표시 장치
KR101159388B1 (ko) 액정표시소자와 그 제조 방법
KR101988926B1 (ko) 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판 및 이의 제조 방법
KR20090129606A (ko) 액정표시장치용 어레이 기판 및 그 제조방법
KR101609826B1 (ko) 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판
KR101011150B1 (ko) 횡전계 방식 액정표시장치 및 그 제조방법
KR20090070286A (ko) 액정표시장치용 어레이 기판의 제조방법
KR101785914B1 (ko) 횡전계형 액정표시장치
KR20090091250A (ko) 액정표시장치용 어레이 기판

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination