KR101659831B1 - 액정표시장치, 이를 구동하는 방법 및 이의 제조 방법 - Google Patents

액정표시장치, 이를 구동하는 방법 및 이의 제조 방법 Download PDF

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Abstract

액정표시장치는 다수의 화소를 구비하고, 상기 화소 각각은 제1 서브화소 및 제2 서브화소를 구비한다. 제2 서브화소는 저항 소자에 의해 하이 구간 이후에 제1 서브화소보다 낮은 전압을 충전한다. 각각의 서브화소는 서로 다른 전압을 충전하므로, 액정의 투과율이 향상되어 액정표시장치의 표시품질이 향상될 수 있다. 또한, 별도의 스위칭 소자가 필요하지 않으므로, 개구율이 향상되고, 기생 용량이 감소될 수 있다.

Description

액정표시장치, 이를 구동하는 방법 및 이의 제조 방법{LIQUID CRYSTAL DISPLAY, METHOD OF DRIVING THE SAME, AND METHOD OF MANUFACTURING THE SAME}
본 발명은 액정표시장치, 이를 구동하는 방법 및 제조방법에 관한 것으로, 더욱 상세하게는 투과율과 측면 시인성을 개선시킨 액정표시장치, 이를 구동하는 방법 및 이의 제조방법이다.
액정표시장치는 인가전압에 따른 액정의 투과도의 변화를 이용하여 영상 이미지를 표시한다. 그러나 액정표시장치는 다른 표시장치에 비해 상대적으로 좁은 시야각을 갖는다.
액정표시장치의 시야각 특성을 개선하기 위하여, 액정의 배향방향을 수직으로 하는 피브이에이(Patterned Vertical Alignment: PVA) 모드, 한 화소내에서 액정의 배향방향을 다양하게 하는 엠브이에이(Multi-domain Vertical Alignment: MVA) 모드 및 수퍼 피브이에이(Super-Patterned Vertical Alignment: S-PVA) 모드 등이 개발되고 있다.
이 중 S-PVA 모드 액정표시장치는 하나의 화소가 두 개의 서브화소로 이루어지고, 두 개의 서브화소에는 각각 서로 다른 서브전압이 인가된다. 이때, 액정표시장치를 바라보는 사람의 눈은 하나의 화소에 인가된 두 개의 서브전압의 중간값을 인식하므로, 측면시인성을 개선할 수 있다.
본 발명의 목적은 측면 시인성을 개선한 액정표시장치를 제공하는 데 있다.
본 발명의 다른 목적은 상기한 액정표시장치를 구동하는 방법을 제공하는 데 있다.
본 발명의 다른 목적은 상기한 액정표시장치를 제조하는 방법을 제공하는 것이다.
본 발명의 일 양상에 따른 액정표시장치는 다수개의 화소를 포함하고, 상기 화소들 각각은 게이트라인, 데이터라인, 제1 서브화소, 제2 서브화소, 저항소자 및 제1 분배 커패시터를 포함하고, 부가적으로 제2 분배 커패시터를 포함한다.
상기 제1 서브화소는 상기 게이트 라인과 상기 데이터 라인에 연결되고 상기 게이트 신호에 응답하여 상기 데이터 전압을 출력하는 제1 트랜지스터 및 상기 제1 트랜지스터에 연결되어 상기 제1 트랜지스터로부터 출력된 상기 데이터 전압을 수신하는 제1 액정 커패시터를 포함한다. 상기 제2 서브화소는 상기 게이트 라인과 상기 데이터 라인에 연결되고, 상기 게이트 신호에 응답하여 상기 데이터 전압을 출력하는 제2 트랜지스터 및 상기 제2 트랜지스터에 연결되어 상기 제2 트랜지스터로부터 출력된 상기 데이터 전압을 수신하는 제2 액정 커패시터를 포함한다.
상기 저항소자는 상기 제2 액정 커패시터와 병렬로 연결되고, 상기 제2 트랜지스터로부터 출력된 상기 데이터 전압을 수신한다. 상기 제1 분배 커패시터는 상기 저항소자에 연결되어 상기 저항소자를 통과한 상기 데이터 전압을 수신한다.상기 제2 분배 커패시터는 제1 분배 커패시터와 상기 제1 액정 커패시터 사이에 연결되고, 전압 커플링에 의해 상기 제1 화소전압을 상승시킨다.
본 발명의 다른 양상에 따른 액정표시장치는 제1 베이스 기판 및 상기 제1 베이스 기판 상에 다수의 화소영역이 정의된 어레이 기판, 상기 제1 베이스 기판과 대향하는 제2 베이스 기판 및 상기 제2 베이스 기판 상에 구비되는 공통전극을 포함하는 대향기판 및 상기 어레이 기판과 상기 대향기판과의 사이에 개재된 액정층을 포함한다.
상기 어레이 기판은 게이트 신호를 수신하는 게이트라인, 데이터 전압을 수신하는 데이터라인 및 각각 상기 게이트라인 및 상기 데이터라인에 연결되고, 상기 게이트 신호에 응답하여 상기 데이터 전압을 출력하는 제1 및 제2 트랜지스터를 포함한다. 또한, 상기 제1 트랜지스터에 연결되어 상기 제1 트랜지스터로부터 출력된 상기 데이터 전압을 수신하는 제1 화소전극, 상기 제2 트랜지스터에 연결되어 상기 제2 트랜지스터로부터 출력된 상기 데이터 전압을 수신하고 상기 제1 화소전극과 소정 간격 이격되어 구비된 제2 화소전극, 상기 제2 트랜지스터에 연결되어 상기 제2 트랜지스터로부터 출력된 상기 데이터 전압을 수신하는 저항소자, 상기 저항소자에 연결되고, 상기 저항소자를 통과한 상기 데이터 전압을 수신하는 제1 커플링 전극 및 상기 제1 커플링 전극과 대향하여 구비된 제1 캡 전극을 포함한다.
본 발명의 또 다른 양상에 따른 액정표시장치를 구동하는 방법은 아래와 같다. 상기 게이트 라인으로부터 수신된 게이트 신호의 하이 구간동안 상기 데이터 라인으로부터 수신된 데이터 전압을 상기 제1 및 제2 트랜지스터에서 출력한다. 상기 출력된 데이터 전압을 수신하여 상기 제1 액정 커패시터에 제1 화소전압을 충전하고, 상기 제2 액정 커패시터에 제2 화소전압을 충전하는 하는데, 이때 상기 제1 화소전압과 상기 제2 화소전압은 동일하다.
상기 게이트 신호의 하이 구간 이후에 상기 저항소자에 연결된 제1 분배 커패시터와 상기 제2 액정 커패시터는 전하를 공유하고, 상기 전하공유로 인해 상기 제2 액정 커패시터에 충전된 상기 제2 화소전압이 상기 제1 화소전압보다 다운된다.
부가적으로, 상기 제1 분배 커패시터와 상기 제1 액정 커패시터 사이에 연결된 제2 분배 커패시터에 의해 상기 게이트 신호의 하이 구간 이후에 상기 제1 화소전압이 상승한다.
본 발명의 또 다른 양상에 따른 액정표시장치의 제조방법은, 어레이 기판을 형성하는 단계, 대향기판을 형성하는 단계 및 상기 어레이 기판과 대향기판 사이에 액정층을 개재하는 단계를 포함한다.
구체적으로, 다수의 화소 영역이 정의된 제1 베이스 기판을 구비하여 어레이 기판을 형성한다. 보다 상세하게, 상기 화소 영역들 각각에 제1 및 제2 트랜지스터와 제1 캡 전극을 형성하고, 상기 제2 트랜지스터에 연결된 저항소자를 형성한다. 그리고 상기 저항소자를 통해 상기 제2 트랜지스터에 연결되고 상기 제1 캡 전극과 대향하는 제1 커플링 전극을 형성한다. 또한, 상기 제1 트랜지스터에 연결된 제1 화소전극 및 상기 제1 트랜지스터에 연결된 제2 화소전극을 형성하여 제조된다.
제2 베이스 기판 상에 공통전극을 형성하여 대향기판을 형성한다. 그리고 상기 어레이 기판과 상기 대향기판 사이에 액정층을 개재한다.
상술한 바와 같이, 본 발명의 액정표시장치는 한 화소 내에 구비된 두 개의 서브화소의 전압차에 의해 액정 투과율이 상승된다. 따라서, 액정표시장치의 표시품질을 향상시킬 수 있다. 또한, 상기 전압차를 발생시키기 위한 별도의 스위칭 소자를 필요로 하지 않으므로, 기생용량의 발생을 감소시키고, 개구율을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 액정표시장치에 구비된 화소의 등가 회로도이다.
도 2a 및 도 2b는 게이트 신호에 따른 도 1 회로의 동작을 나타낸 회로도이다.
도 2c는 게이트 신호에 따른 제1 및 제2 화소전압의 변화를 나타낸 타이밍도이다.
도 3은 본 발명의 다른 실시예에 따른 액정표시장치에 구비된 화소의 등가 회로도이다.
도 4a 및 도 4b는 게이트 신호에 따른 도 3 회로의 동작을 나타낸 회로도이다.
도 4c는 게이트 신호에 따른 제1 및 제2 화소전압의 변화를 나타낸 타이밍도이다.
도 5는 도 1에 도시된 화소의 평면도이다.
도 6a은 도 5에 도시된 화소를 절단선 I-Ⅰ`에 따라 절단한 단면도이다.
도 6b은 도 5에 도시된 화소를 절단선 II-II`에 따라 절단한 단면도이다.
도 7은 도 3에 도시된 화소의 평면도이다.
도 8은 도 7에 도시된 화소를 절단선 III-III`에 따라 절단한 단면도이다.
도 9a 내지 도 9g는 본 발명의 일 실시예에 따른 액정표시장치를 제조하는 방법을 도시한 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 액정표시장치에 구비된 화소의 등가 회로도이다.
도 1은 액정표시장치에 매트릭스 형태로 구비되는 다수의 화소들 중 하나의 화소에 대한 등가 회로도를 도시하였다. 나머지 화소들도 상기 화소와 동일한 구조를 가지므로, 상기 나머지 화소들의 구조에 대한 도시 및 구체적인 설명은 생략하기로 한다
도 1을 참조하면, 상기 화소(100)는 게이트라인(GL), 데이터라인(DL), 제1 서브화소(P1), 제2 서브화소(P2), 저항소자(R1) 및 제1 분배 커패시터(Cs1)를 포함한다. 상기 제1 서브화소(P1)는 제1 트랜지스터(TR1) 및 제1 액정 커패시터(Clc_1)를 포함하고, 제2 서브화소(P2)는 제2 트랜지스터(TR2) 및 제2 액정 커패시터(Clc_2)를 포함한다.
상기 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2) 각각은 상기 게이트라인(GL) 및 데이터라인(DL)에 연결되고, 게이트 신호(GATE)에 응답하여 데이터 전압을 출력한다. 상기 제1 액정 커패시터(Clc_1)는 제1 트랜지스터(TR1)에 연결되고, 상기 제1 트랜지스터(TR1)로부터 출력된 데이터 전압을 수신하여 제1 화소전압(Vp1)을 충전한다.
상기 제2 액정 커패시터(Clc_2)는 상기 제2 트랜지스터(TR2)에 연결되고, 상기 제2 트랜지스터(TR2)로부터 출력된 데이터 전압을 수신하여 제2 화소전압(Vp2)을 충전한다.
상기 저항소자(R1)는 상기 제2 트랜지스터(TR2)로부터 출력된 상기 데이터 전압을 수신한다. 상기 제1 분배 커패시터(Cs1)는 상기 저항소자(R1)에 연결되고, 상기 저항소자(R1)를 통해 상기 데이터 전압을 수신한다.
도 2a 및 도 2b는 게이트 신호에 따른 도 1 회로의 동작을 나타낸 회로도이고, 도 2c는 게이트 신호에 따른 제1 및 제2 화소전압의 변화를 나타낸 타이밍도이다.
도 2a 및 도 2c를 참조하면, 상기 게이트 신호(GATE)의 하이 구간(1H) 동안 상기 제1 액정 커패시터(Clc_1) 및 상기 제2 액정 커패시터(Clc_2)들은 각각 상기 데이터 전압을 수신하여 제1 화소전압(Vp1) 및 제2 화소전압(Vp2)를 충전한다. 상기 하이 구간(1H) 동안 상기 제1 분배 커패시터(Cs1)가 상기 데이터 전압을 수신하지 않으므로, 상기 제2 화소전압(Vp2)은 상기 제1 화소전압(Vp1)과 동일한 값을 가진다.
도 2b 및 도 2c를 참조하면, 상기 하이 구간(1H)이후에는 상기 제1 분배 커패시터(Cs1)가 상기 제2 액정 커패시터(Clc_2)에 연결된다. 또한, 외부로부터 상기 제1 분배 커패시터(Cs1) 및 상기 제2 액정 커패시터(Clc_2)에 전압이 인가되지 않으므로, 상기 제1 분배 커패시터(Cs1)와 상기 제2 액정 커패시터(Clc_2)간에 전하 공유가 발생한다. 따라서, 상기 게이트 신호(GATE)의 하이 구간(1H) 이후에 상기 제2 화소전압(Vp2)는 상기 제1 화소전압(Vp1)보다 낮은 값을 가진다. 이와 같이 상기 제1 서브화소(P1)와 상기 제2 서브화소(P2)에 각각 다른 전압이 충전되고, 사용자는 두 개의 전압의 중간값을 인식하므로, 시야각 성능이 개선된다.
상기 화소(100)는 저항소자(R1)을 이용하여 상기 하이 구간(1H) 이후에 상기 제1 분배 커패시터(Cs1)를 상기 제2 액정 커패시터(Clc_2)에 연결한다. 이는 저항과 커패시터 만으로 구성된 회로의 특성을 이용한 것이다. 보다 구체적으로, 저항과 커패시터 만으로 이루어진 회로에서의 전압 및 전류가 인가된 전압 또는 전류에 응답하기까지 일정한 시간을 요한다. 이 응답시간을 시정수라고 하며, 상기 제2 서브화소(P2)의 시정수는 아래와 같다.
Figure 112010025987365-pat00001
수학식 1에서, RCdelay는 상기 제2 서브화소(P2)의 시정수, ClcB는 상기 제2 액정 커패시터(Clc_2)의 충전용량, Cs는 상기 제1 분배 커패시터(Cs1)의 충전용량, R은 상기 저항소자(R1)의 저항값이다.
상기 시정수가 상기 게이트 신호(GATE)의 하이구간(1H)보다 길다면 상기 하이 구간(1H) 동안 상기 제1 분배 커패시터(Cs1)에 상기 데이터 전압이 인가되지 않으므로 상기 제1 분배 커패시터(Cs1)는 충전되지 않는다. 그러나, 상기 시정수가 한 화면을 구현하는데 소요되는 시간보다 크다면, 상기 제1 분배 커패시터(Cs1)과 상기 제2 액정 커패시터(Clc_2)간의 전하 공유가 발생하기 전에 상기 제1 및 제2 트랜지스터(Tr1, Tr2)들이 턴-온 된다. 따라서 상기 제2 액정 커패시터(Clc_2)와 상기 제1 분배 커패시터(Cs1) 상의 전하 공유가 발생하지 않는다. 그러므로, 상기 저항소자(R1)의 저항값은 수학식 2를 만족해야 한다.
Figure 112010025987365-pat00002
수학식 2에서 1H는 상기 게이트 신호(GATE)의 하이 구간(1H), 1F는 한 화면을 구현하는데 소요되는 시간이다. 일 예로, 40인치 액정 텔레비전을 기준으로 계산해보면, 상기 저항소자(R1)는 14e6 < R < 16e9 의 범위 내의 저항값을 가진다.
도 3은 본 발명의 다른 실시예에 따른 액정표시장치에 구비된 화소의 등가 회로도이다. 도 3에 도시된 화소(200)는 도 1의 화소(100)에 제2 분배 커패시터(Cs2)를 더 포함하고, 나머지 구조는 도 1의 화소(100)와 동일하다. 따라서, 동일한 구성요소에 대한 구체적인 설명은 생략한다.
도 3을 참조하면, 상기 제2 분배 커패시터(Cs2)는 상기 제1 분배 커패시터(Cs1)와 상기 제1 액정 커패시터(Clc_1) 사이, 즉 제1 노드(N1)와 제3 노드(N3)에 연결된다. 상기 제2 분배 커패시터(Cs2)는 상기 게이트 신호(GATE)의 하이 구간(1H) 이후에 전압 커플링에 의해 상기 제1 액정 커패시터(Clc_1)에 충전된 상기 제1 화소전압(Vp1)을 상승시킨다.
도 4a 및 도 4b는 게이트 신호에 따른 도 3 회로의 동작을 나타낸 회로도이고, 도 4c는 게이트 신호에 따른 제1 및 제2 화소전압의 변화를 나타낸 타이밍도이다.
도 4a 및 도 4c를 참조하면, 상기 게이트 신호(GATE)의 하이 구간(1H) 동안 제1 노드(N1)를 기준으로 상기 제1 분배 커패시터(Cs1) 및 제2 분배 커패시터(Cs2)는 직렬로 연결되어 있으며, 상기 커패시터들(Cs1, Cs2)의 직렬 연결은 상기 제1 액정 커패시터(Clc_1)와 병렬로 연결되어 있다.
상기 제1 액정 커패시터(Clc_1)는 상기 하이 구간(1H)동안 데이터 전압을 수신하여 제1 화소전압(Vp1)을 충전한다. 마찬가지로, 상기 하이 구간(1H) 동안 상기 제1 분배 트랜지스터(Cs1) 및 상기 제2 분배 트랜지스터(Cs2)는 각각의 충전용량에 반비례하여 상기 제1 화소전압(Vp1)의 일부를 충전한다. 또한, 상기 하이 구간(1H) 동안, 상기 제2 액정 커패시터(Clc_2)는 데이터 전압을 수신하여 상기 제1 화소전압(Vp1)과 동일한 제2 화소전압(Vp2)을 충전한다.
도4b 및 도 4c를 참조하면, 상기 하이 구간(1H) 이후에, 제3 노드(N3)를 기준으로 상기 제2 액정 커패시터(Clc_2) 및 상기 제1 분배 커패시터(Cs1)가 병렬로 연결된다.
상기 하이 구간(1H) 이후에는 외부로부터 상기 제1 분배 커패시터(Cs1) 및 상기 제2 액정 커패시터(Clc_2)로 전압이 인가되지 않으므로, 상기 제2 액정 커패시터(Clc_2)와 상기 제1 분배 커패시터(Cs1) 사이에 전하 공유가 발생하여 상기 제2 화소전압(Vp2)이 다운된다. 그 결과 상기 제1 분배 커패시터(Cs1)에 충전된 전압은 상기 제2 화소전압(Vp2)이 다운된 만큼 상승하게 된다. 또한, 전압 커플링에 의해 상기 제2 분배 커패시터(Cs2)에도 상기 제1 분배 커패시터(Cs1)의 전압과 동일한 크기의 전압이 충전되고, 그 결과 상기 제1 화소전압(Vp1)이 상승한다. 따라서, 도 3의 화소(200)는 도 1의 화소(100)에 비해 투과율이 상승한다.
도 5는 도 1에 도시된 화소의 평면도이고, 도 6a은 도 5에 도시된 절단선 Ⅰ-Ⅰ`에 따라 절단한 단면도, 도 6b는 절단면 II-II`에 따라 절단한 단면도이다.
도 5, 도 6a 및 도 6b를 참조하면, 액정표시장치는 어레이 기판(110), 상기 어레이 기판(110)과 마주하는 대향기판(120) 및 상기 어레이 기판(110)과 상기 대향기판(120)과의 사이에 개재된 액정층(130)으로 이루어진다. 상기 어레이 기판(110)은 제1 베이스 기판(111) 및 상기 제1 베이스 기판(111) 상에 다수의 화소를 포함한다. 상기 다수의 화소들 각각은 동일한 구조를 가지고 있으므로, 이 실시예에서는 하나의 화소(101)를 예로써 설명하고, 나머지 화소들의 구조에 대한 도시 및 구체적인 설명은 생략하기로 한다
상기 화소(101)는 게이트라인(GL) 및 데이터 라인(DL)을 포함한다. 상기 게이트라인(GL)은 제1 방향(D1)으로 연장되고, 상기 데이터라인(DL)은 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장되며, 상기 게이트라인(GL)과 절연되게 교차한다. 부가적으로, 상기 화소(101)는 상기 게이트 라인(GL)과 평행하고 스토리지 전압이 인가되는 스토리지 라인(SL)을 포함한다.
또한, 상기 화소(101)는 제1 및 제2 트랜지스터(TR1, TR2), 제1 화소전극(PE1), 제1 커플링 전극(CE1), 제2 화소전극(PE2), 저항소자(R1) 및 제1 캡 전극(CA1)을 포함한다. 본 발명의 일 실시예에서, 상기 제1 및 제2 트랜지스터(TR1,TR2)는 인접한 위치에 함께 구비된다.
상기 제1 트랜지스터(TR1)는 상기 게이트 라인(GL)으로부터 분기된 제1 게이트 전극(GE1), 상기 데이터 라인(DL)으로부터 분기된 제1 소오스 전극(SE1) 및 상기 제1 게이트 전극(GE1) 상부에서 상기 제1 소오스 전극(SE1)과 소정의 간격으로 이격된 제1 드레인 전극(DE1)으로 이루어진다. 상기 제1 게이트 전극(GE1)과 상기 제1 소오스 전극(SE1) 및 제1 드레인 전극(DE1) 사이에는 액티브층(113)이 형성된다. 상기 제2 트랜지스터(TR2)도 상기 제1 트랜지스터(TR1)와 마찬가지로 상기 게이트 라인(GL)으로부터 분기된 제2 게이트 전극(GE2), 상기 데이터 라인(DL)으로부터 분기된 제2 소오스 전극(SE2) 및 상기 제2 게이트 전극(GE2) 상부에서 상기 제2 소오스 전극(SE2)과 소정의 간격으로 이격된 제2 드레인 전극(DE2)으로 이루어진다. 상기 제1 트랜지스터(TR1)과 마찬가지로 상기 제2 게이트 전극(GE2)과 상기 제2 소오스 전극(SE2) 및 제2 드레인 전극(DE2) 사이에는 액티브층(113)이 형성된다.
상기 제2 드레인 전극(DE2)은 상기 저항소자(R1)와 전기적으로 연결되어 있으며, 상기 저항소자(R1)를 부분적으로 커버하고 있다. 상기 제1 커플링 전극(CE1)은 상기 저항소자(R1)에 연결되어 있고, 상기 저항소자(R1) 상에서 상기 제2 드레인 전극(DE2)과 이격되어 구비된다. 상기 제1 캡 전극(CA1)은 상기 스토리지 라인(SL)이 연장된 부분에 구비되며, 상기 제1 커플링 전극(CE1)에 대향하여 구비된다. 상기 제1 커플링 전극(CE1) 및 상기 제1 캡 전극(CA1)에 의해 상기 제1 분배 커패시터(Cs1)가 정의된다.
상기 저항소자(R1)는 도전성을 가진 물질로 구성되며, 금속일 것으로 한정하지 않는다. 일 실시예에서, 상기 저항소자(R1)는 비정질 실리콘으로 구성되고, 상기 액티브층(113)과 동일한 층에 형성된다. 상기 저항소자(R1)은 상기 어레이 기판(110)으로 제공되는 광에 응답하여 저항성을 갖는다. 보다 구체적으로, 상기 저항소자(R1)는 비정질 실리콘이 광에 노출되면 광전도도가 증가하여 전하를 통과시키는 성질을 이용한다. 일 예로, 상기 광은 액정표시장치의 백라이트 유닛(미도시)에서 공급된다.
제1 화소전극(PE1) 및 제2 화소전극(PE2)은 보호막(114) 상에 구비되고, 제1 개구부(OP1)에 의해 소정 간격으로 이격되어 있다. 상기 제1 화소전극(PE1)은 보호막(114)에 구비된 제1 콘택홀(H1)에 의해 상기 제1 드레인전극(DE1)에 전기적으로 연결되고, 상기 제2 화소전극(PE2)은 제2 콘택홀(H1)에 의해 상기 제2 드레인 전극(DE2)에 전기적으로 연결된다.
한편, 상기 대향기판(120)은 상기 제1 베이스 기판(111)과 마주하는 제2 베이스 기판(121) 및 상기 제2 베이스 기판(121) 상에 구비되는 공통전극(123)을 포함한다.
상기 공통전극(123)은 상기 대향기판(120) 상에 형성된다. 상기 공통전극(124)은 액정층(130)을 사이에 두고 상기 제1 화소전극(PE1) 및 상기 제2 화소전극(PE2)과 마주한다. 따라서, 상기 공통전극(124) 및 상기 제1 화소전극(PE1)에 의해서 제1 액정 커패시터(Clc_1)가 정의되고, 상기 공통전극(124) 및 상기 제2 화소전극(PE2)에 의해서 제2 액정 커패시터(Clc_2)가 정의된다.
상기 공통전극(123)에는 상기 제1 및 제2 화소전극들(PE1, PE2)이 형성된 영역을 다수의 도메인으로 분할하기 위한 제2 개구부(OP2)가 제공된다. 따라서, 상기 각 도메인에서 상기 액정층(130)의 액정 분자들은 서로 다른 방향으로 배열된다. 상기 제2 개구부(OP2)는 바람직하게는 상기 제1 및 제2 화소전극들(PE1, PE2)의 중심부에 위치한다.
도 7은 도 3에 도시된 화소의 평면도이고, 도 8은 도 7에 도시된 화소를 절단선 III-III`에 따라 절단한 단면도이다.
도 7 및 도 8의 화소(201)는 도 5, 도 6a 및 도 6b의 화소(101)에 제2 커플링 전극(CE2) 및 제2 캡 전극(CA2)를 더 포함할 뿐 나머지 구조는 도 5 내지 도 6b와 동일하다. 따라서 도 7에 도시된 구성요소 중 도 5, 도 6a 및 도 6b에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.
도 7 및 도 8을 참조하면, 상기 제2 커플링 전극(CE2)은 상기 제1 커플링 전극(CE1)과 일체로 형성된다. 상기 제2 캡 전극(CA2)는 상기 제1 화소전극(PE1)과 일체로 형성되어 상기 제2 커플링 전극(CE2)와 대향하여 구비된다. 따라서, 상기 제2 커플링 전극(CE2) 및 제2 캡 전극(CA2)에 의해 상기 제2 분배 커패시터(Cs2)가 정의된다.
도 9a 내지 도 9g는 본 발명의 액정표시장치를 제조하는 방법을 설명하기 위한 단면도들이다. 본 발명의 일 예로, 상기 제1 및 제2 트랜지스터(TR1, TR2), 상기 저항소자(R1), 상기 제1 캡 전극(CA1) 및 상기 제1 커플링 전극(CE1)은 다음과 같은 과정을 거쳐서 형성 될 수 있다. 이하 도 5 내지 도 8을 함께 참조하여 설명하기로 한다.
도 9a를 참조하면, 상기 제1 베이스 기판(111) 상에 게이트 메탈이 형성되면, 상기 게이트 메탈을 패터닝하여 상기 제1 및 제2 게이트 전극(GE1, GE2) 및 상기 제1 캡 전극(CA1)을 형성한다. 본 발명의 일 실시예에서는, 상기 제1 및 제2 게이트 전극들(GE1, GE2)이 일체로 형성된다.
도 9b를 참조하면, 상기 제1 베이스 기판(111) 상에는 상기 제1 및 제2 게이트 전극들(GE1, GE2) 및 상기 제1 캡 전극(CA1)을 커버하는 게이트 절연막(112)이 증착된다.
도 9c를 참조하면, 상기 제1 및 제2 게이트 전극들(GE1, GE2)이 형성된 영역에 대응하여 상기 게이트 절연막(112) 상에는 액티브층(113)이 형성된다. 이 때, 상기 제1 및 제2 액티브층(113)과 동일한 층에 상기 저항소자(R1)를 형성한다. 상기 저항소자(R1)은 상기 제1 및 제2 액티브층(113)과 동시에 형성될 수 있다.
도 9d를 참조하면, 상기 제1 및 제2 액티브층(113) 및 상기 저항소자(R1)가 형성된 상기 게이트 절연막(112) 상에는 데이터 메탈이 적층된다. 이후, 상기 데이터 메탈을 패터닝하여 상기 액티브층(113) 상부에서 서로 소정의 간격으로 이격된 상기 제1 및 제2 소오스 전극 및 제1 및 제2 드레인 전극(SE1, SE2, DE1, DE2)을 형성한다.
상기 소오스 및 드레인 전극들(SE1, SE2, DE1, DE2)을 형성하는 과정에서 상기 제2 드레인 전극(DE2)의 일부가 연장되어 상기 저항소자(R1)의 상부에 형성되고, 상기 제2 드레인 전극(DE2)와 소정 간격 이격되어 상기 제1 커플링 전극(CE1)이 형성된다. 상기 제1 커플링 전극(CE1)은 연장되어 제1 캡 전극(CA1)과 대향하는 위치에도 형성된다. 이로써, 상기 제1 및 제2 트랜지스터(TR1, TR2), 상기 저항소자(R1), 상기 제1 캡 전극(CA1) 및 제1 커플링 전극(CE1)이 상기 제1 베이스 기판(111) 상에 형성된다. 부가적으로, 도 7 및 도 8에 도시된 것과 같이 제1 커플링 전극(CE1)과 일체로 제2 커플링 전극(CE2)가 형성될 수 있다. 상기 제1 캡 전극(CA1) 및 제1 커플링 전극(CE1)에 의해 상기 제1 분배 커패시터(Cs1)이 정의된다.
도 6a 내지 6b 및 도 9e를 참조하면, 상기 제1 베이스 기판(111) 상에는 상기 제1 및 제2 트랜지스터(TR1, TR2) 및 제1 커플링 전극(CE1)을 커버하고, 무기 절연막, 예를 들어 실리콘 질화막(SiNx)으로 이루어진 보호막(114)이 형성된다. 보호막(114) 상에는 상기 제1 및 제2 화소전극들(PE1, PE2)을 각각 상기 제1 및 제2 드레인 전극들(DE1, DE2)에 연결시키기 위한 제1 및 제2 콘택홀(H1, H2)이 형성된다. 상기 제1 콘택홀(H1)은 제1 드레인 전극(DE1)의 상부에 형성되며, 상기 제2 콘택홀(H2)는 제2 드레인 전극(DE2)의 상부에 형성된다.
도 6a 내지 6b 및 도 9f를 참조하면, 상기 보호막(114) 상에는 인듐 틴 옥사이드(Indium Tin Oxide: ITO) 또는 인듐 징크 옥사이드(Indium Zinc Oxide: IZO)로 이루어진 투명성 도전막이 적층된다. 이후, 상기 투명성 도전막을 패터닝하여 서로 전기적으로 절연되는 상기 제1 및 제2 화소전극들(PE1, PE2)을 형성한다. 패터닝 과정에서 상기 제1 및 제2 화소전극들(PE1, PE2) 사이에는 두 전극을 소정의 간격으로 이격시키기 위한 제1 개구부(OP1)가 제공된다.
상기 제1 화소전극(PE1)은 상기 제1 콘택홀(H1)을 통해 상기 제1 드레인 전극(DE1)과 전기적으로 연결되고, 상기 제2 화소전극(PE2)는 제2 콘택홀(H2)을 통해 상기 제2 드레인 전극(DE2)과 전기적으로 연결된다 부가적으로, 도 7 및 도 8에 도시된 바와 같이 상기 제1 화소전극(PE1)과 일체로 제2 캡 전극(CA2)이 형성될 수 있다.
도 6a 내지 6b 및 도 9g를 참조하면, 상기 제2 베이스 기판(121) 상에는 공통전극(123)이 형성된다. 도 6b에 도시된 바와 같이 상기 공통전극(123)은 제1 및 제2 화소전극들(PE1, PE2)의 대응되는 영역 내에 상기 제2 개구부(OP2)를 형성한다. 상기 제2 개구부(OP2)는 상기 대응되는 영역의 중심부에 위치하는 것이 바람직하다.
상기 어레이 기판(110) 및 상기 대향기판(120) 사이에는 액정층(130)이 개재된다. 상기 액정층(130)은 수직배향 액정을 포함할 수 있다.
본 발명의 일 실시예에서는, 별도의 스위칭 소자를 이용하지 않고, 저항소자와 화소 내의 커패시터만을 이용하여 두 개의 서브화소에 인가되는 전압의 차를 발생시킨다. 따라서, 스위칭 소자를 이용하는 경우에 비해, 기생불량을 감소시킨 수 있고 개구율을 높일 수 있다. 또한 일 실시예에서는, 상기 저항소자(R1)을 비정질 실리콘으로 제조하고, 상기 액티브층(113)과 동일한 층에 형성함으로써, 별도의 공정을 필요로 하지 않는다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200: 단일 화소 GL : 게이트라인
P1, P2:제1 및 제2 서브화소 DL : 데이터라인
TR1, TR2 : 제1 및 제2 트랜지스터 R1 : 저항소자
Clc_1, Clc_2: 제1 및 제2 액정 커패시터 Cs1 : 제1 분배 커패시터
Cs2 : 제2 분배 커패시터

Claims (21)

  1. 다수의 화소를 포함하는 액정표시장치에서,
    상기 화소들 각각은
    게이트 신호를 수신하는 게이트라인;
    데이터 전압을 수신하는 데이터라인;
    상기 게이트 라인과 상기 데이터 라인에 연결되고 상기 게이트 신호에 응답하여 상기 데이터 전압을 출력하는 제1 트랜지스터 및 상기 제1 트랜지스터에 연결되어 상기 제1 트랜지스터로부터 출력된 상기 데이터 전압을 수신하는 제1 액정 커패시터를 포함하는 제1 서브화소;
    상기 게이트 라인과 상기 데이터 라인에 연결되고 상기 게이트 신호에 응답하여 상기 데이터 전압을 출력하는 제2 트랜지스터 및 상기 제2 트랜지스터에 연결되어 상기 제2 트랜지스터로부터 출력된 상기 데이터 전압을 수신하는 제2 액정 커패시터를 포함하는 제2 서브화소;
    상기 제2 트랜지스터에 연결되어 상기 제2 트랜지스터로부터 출력된 상기 데이터 전압을 수신하는 저항소자; 및
    상기 저항소자에 연결되어 상기 저항소자를 통과한 상기 데이터 전압을 수신하는 제1 분배 커패시터를 포함하고, 상기 저항소자는 상기 제2 액정 커패시터와 상기 제1 분배 커패시터 사이에 연결된 것을 특징으로 하는 액정표시장치.
  2. 제1항에 있어서, 상기 제1 및 제2 트랜지스터는 동일한 게이트 라인에 연결되고, 상기 게이트 신호의 하이 구간동안 상기 제1 액정 커패시터는 제1 화소전압을 충전하고, 상기 제2 액정 커패시터는 상기 제1 화소전압과 동일한 제2 화소전압을 충전하며,
    상기 제1 분배 커패시터는 상기 게이트 신호의 하이 구간 이후에 상기 제2 액정 커패시터와 전하를 공유하여 상기 제2 액정 커패시터에 충전된 상기 제2 화소전압이 다운되는 것을 특징으로 하는 액정표시장치.
  3. 제 2항에 있어서, 상기 저항소자는,
    1H /(ClcB + Cs) < R < 1F /(ClcB + Cs)
    (이때, 1H는 상기 게이트 신호의 하이구간, 1F는 한 화면을 구현하는데 소요되는 시간, ClcB는 상기 제2 액정 커패시터의 충전용량, Cs는 상기 제1 분배 커패시터의 충전용량, R은 상기 저항소자의 저항값이다.)
    을 만족하는 저항값을 가지는 것을 특징으로 하는 액정표시장치.
  4. 제 2항에 있어서,
    상기 제1 분배 커패시터와 상기 제1 액정 커패시터 사이에 연결된 제2 분배 커패시터를 더 포함하고,
    상기 게이트 신호의 하이 구간 이후에 상기 제2 분배 커패시터로 인한 전압 커플링에 의해 상기 제1 액정 커패시터에 충전된 상기 제1 화소전압이 상승하는 것을 특징으로 하는 액정표시장치.
  5. 제1 베이스 기판 및 상기 제1 베이스 기판 상에 다수의 화소를 포함하는 어레이 기판;
    상기 제1 베이스 기판과 대향하는 제2 베이스 기판 및 상기 제2 베이스 기판 상에 구비되는 공통전극을 포함하는 대향기판; 및
    상기 어레이 기판과 상기 대향기판과의 사이에 개재된 액정층을 포함하고,
    상기 화소들 각각은,
    게이트 신호를 수신하는 게이트라인;
    데이터 전압을 수신하는 데이터라인;
    각각 상기 게이트라인 및 상기 데이터라인에 연결되고, 상기 게이트 신호에 응답하여 상기 데이터 전압을 출력하는 제1 및 제2 트랜지스터;
    상기 제1 트랜지스터에 연결되어 상기 제1 트랜지스터로부터 출력된 상기 데이터 전압을 수신하는 제1 화소전극;
    상기 제2 트랜지스터에 연결되어 상기 제2 트랜지스터로부터 출력된 상기 데이터 전압을 수신하고, 상기 제1 화소전극과 소정 간격 이격되어 구비된 제2 화소전극;
    상기 제2 트랜지스터에 연결되어 상기 제2 트랜지스터로부터 출력된 상기 데이터 전압을 수신하는 저항소자; 및
    상기 저항소자에 연결되고, 상기 저항소자를 통과한 상기 데이터 전압을 수신하는 제1 커플링 전극 및 상기 제1 커플링 전극과 대향하여 구비된 제1 캡 전극으로 이루어진 제1 분배 커패시터를 포함하고, 상기 저항소자는 상기 제2 화소전극과 상기 제1 커플링 전극 사이에 연결되는 것을 특징으로 하는 액정표시장치.
  6. 제 5항에 있어서,
    상기 저항소자는 비정질 실리콘으로 구성되며, 상기 어레이 기판으로 제공되는 광에 응답하여 저항성을 갖는 것을 특징으로 하는 액정표시장치.
  7. 제 5항에 있어서, 상기 어레이 기판은,
    상기 제1 커플링 전극과 전기적으로 연결된 제2 커플링 전극; 및
    상기 제2 커플링 전극과 대향하여 구비되고 상기 제1 화소전극과 전기적으로 연결된 제2 캡 전극으로 이루어진 제2 분배 커패시터를 더 포함하는 것을 특징으로 하는 액정표시장치.
  8. 제 7항에 있어서, 상기 제2 캡 전극은 상기 제1 화소전극에 일체로 형성되고, 상기 제2 커플링 전극은 제1 커플링 전극과 일체로 형성되며, 상기 제2 분배 커패시터는 상기 제1 화소 전극이 상기 제1 커플링 전극과 부분적으로 중첩하는 것에 의하여 형성되는 것을 특징으로 하는 액정표시장치.
  9. 제 5항에 있어서, 상기 어레이 기판은 상기 게이트 라인과 평행하고 스토리지 전압이 인가되는 스토리지 라인을 더 포함하고,
    상기 제1 캡 전극은 상기 스토리지 라인으로부터 연장된 것을 특징으로 하는 액정표시장치.
  10. 제 5항에 있어서, 상기 공통전극은 상기 제1 및 제2 화소전극이 형성된 영역 내에 위치하는 개구부를 구비하는 것을 특징으로 하는 액정표시장치.
  11. 제 5항에 있어서, 상기 액정층은 수직배향 액정을 포함하는 것을 특징으로 하는 액정표시장치.
  12. 다수의 화소를 포함하고, 각 화소가 게이트 라인 및 데이터 라인에 연결된 제1 트랜지스터 및 상기 제1 트랜지스터에 연결된 제1 액정 커패시터를 포함하는 제1 서브화소, 및 상기 게이트 라인 및 상기 데이터 라인에 연결된 제2 트랜지스터 및 상기 제2 트랜지스터에 연결된 제2 액정 커패시터를 포함하는 제2 서브화소로 이루어진 액정표시장치를 구동하는 방법에 있어서,
    상기 게이트 라인으로부터 수신된 게이트 신호의 하이 구간동안 상기 데이터 라인으로부터 수신된 데이터 전압을 상기 제1 및 제2 트랜지스터로부터 출력하는 단계;
    상기 데이터 전압을 수신하여 상기 제1 액정 커패시터에 제1 화소전압을 충전하고, 상기 제2 액정 커패시터에 상기 제1 화소전압과 동일한 제2 화소전압을 충전하는 단계;
    상기 제2 액정 커패시터와 병렬로 상기 제2 트랜지스터에 연결된 저항소자에 의해 상기 게이트 신호의 하이 구간 이후에 제1 분배 커패시터와 상기 제2 액정 커패시터가 전하를 공유하고, 상기 전하 공유에 의해 상기 제2 액정 커패시터에 충전된 상기 제2 화소전압이 상기 제1 화소전압보다 다운되는 단계를 포함하고, 상기 저항소자는 상기 제2 액정 커패시터와 상기 제1 분배 커패시터 사이에 연결되는 것을 특징으로 하는 액정표시장치의 구동방법.
  13. 제 12항에 있어서, 상기 저항소자는
    1H /(ClcB + Cs) < R < 1F /(ClcB + Cs)
    (이때, 1H는 상기 게이트 신호의 하이구간, 1 F는 한 화면을 구현하는데 소요되는 시간, ClcB는 상기 제2 액정 커패시터의 충전용량, Cs는 상기 제1 분배 커패시터의 충전용량, R은 상기 저항소자의 저항값이다.)
    을 만족하는 저항값을 가지는 것을 특징으로 하는 액정표시장치의 구동방법.
  14. 제 12항에 있어서,
    상기 제1 분배 커패시터와 상기 제1 액정 커패시터 사이에 연결된 제2 분배 커패시터에 의해서 상기 게이트 신호의 하이 구간 이후에 전압 커플링이 발생하고, 상기 전압 커플링에 의해 상기 제1 액정 커패시터에 충전된 상기 제1 화소전압이 상승하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.
  15. 다수의 화소 영역이 정의된 제1 베이스 기판을 구비하는 어레이 기판을 형성하는 단계;
    제2 베이스 기판 상에 공통전극을 포함하는 대향기판을 형성하는 단계; 및
    상기 어레이 기판과 상기 대향기판 사이에 액정층을 개재하는 단계를 포함하고,
    상기 어레이 기판을 형성하는 단계는,
    상기 화소 영역들 각각에 제1 및 제2 트랜지스터와 제1 캡 전극을 형성하는 단계;
    상기 제2 트랜지스터에 연결된 저항소자를 형성하는 단계;
    상기 저항소자를 통해 상기 제2 트랜지스터에 연결되고 상기 제1 캡 전극과 대향하는 제1 커플링 전극을 형성하는 단계; 및
    상기 제1 트랜지스터에 연결된 제1 화소전극 및 상기 제1 트랜지스터에 연결된 제2 화소전극을 형성하는 단계를 포함하고, 상기 저항소자는 상기 제2 화소전극과 상기 제1 커플링 전극 사이에 연결되는 것을 특징으로 하는 액정표시장치의 제조방법.
  16. 제 15항에 있어서, 상기 제1 및 제2 트랜지스터와 상기 제1 캡 전극을 형성하는 단계는,
    제1 게이트 전극, 제2 게이트 전극 및 상기 제1 캡 전극을 형성하는 단계;
    상기 제1 게이트 전극, 상기 제2 게이트 전극 및 상기 제1 캡 전극을 커버하는 절연층을 형성하는 단계;
    상기 절연층 상에 상기 제1 및 제2 게이트층과 각각 대응되는 영역에 제1 및 제2 액티브층을 형성하는 단계; 및
    상기 제1 액티브층상에 제1 소오스 전극 및 상기 제1 소오스 전극과 이격된 제1 드레인 전극을 형성하고, 상기 제2 액티브층상에 제2 소오스 전극 및 상기 제2 소오스 전극과 이격된 제2 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  17. 제 16항에 있어서, 상기 저항소자는 상기 절연층 상에 상기 제1 및 제2 액티브층과 동시에 형성되며, 상기 제1 및 제2 액티브층과 동일한 물질로 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
  18. 제 15항에 있어서, 상기 제1 커플링 전극에 연결된 제2 커플링 전극을 형성하는 단계; 및
    상기 제2 커플링 전극과 대향하고, 상기 제1 화소전극에 전기적으로 연결된 제2 캡 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  19. 제 18항에 있어서, 상기 제2 커플링 전극은 상기 제1 커플링 전극과 일체로 형성되고, 상기 제2 캡 전극은 상기 제1 화소전극과 일체로 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
  20. 제 15항에 있어서, 상기 대향기판을 형성하는 단계는,
    상기 제1 및 제2 화소전극에 대응하는 영역 내에 상기 공통전극에 개구부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  21. 제 15항에 있어서, 상기 액정은 수직배향 액정인 것을 특징으로 하는 액정표시장치의 제조방법.
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