CN107065341A - 液晶显示装置及其制造方法 - Google Patents

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Abstract

一种液晶显示装置以及制造液晶显示装置的方法，该液晶显示装置包括：彼此间隔开的第一基板和第二基板；液晶层，在第一基板和第二基板之间；栅线、数据线、第一子像素电极和第二子像素电极，在第一基板上；第一开关元件，连接到栅线、数据线和第一子像素电极；以及第二开关元件，连接到栅线、第一子像素电极和第二子像素电极。

Description

液晶显示装置及其制造方法
技术领域
实施方式涉及液晶显示(LCD)装置以及制造该LCD装置的方法。
背景技术
LCD装置是一种平板显示器(FPD)，已经发现其具有宽范围的应用。LCD装置包括两个基板以及插设在该两个基板之间的液晶层，所述两个基板分别包括形成在其上的两个电极。当施加电压到所述两个电极时，液晶层的液晶分子可以重新排列，从而可以调整透射光的量。
将理解，本背景技术部分意在提供理解该技术的有用背景，因而这里公开的背景技术部分可以包括不是在这里公开的主题的相应实际申请日期之前为相关领域的技术人员已知或理解的部分的想法、构思或认识。
发明内容
实施方式提出一种液晶显示(LCD)装置以及制造该LCD装置的方法。
实施方式的方面提出在像素的可见性和开口率方面改善并在存储电压的变化方面显著减小的液晶显示(LCD)装置。
根据一个或多个实施方式，一种液晶显示装置包括：彼此间隔开的第一基板和第二基板；液晶层，在第一基板和第二基板之间；栅线、数据线、第一子像素电极和第二子像素电极，在第一基板之上；第一开关元件，连接到栅线、数据线和第一子像素电极；以及第二开关元件，连接到栅线、第一子像素电极和第二子像素电极。
第一开关元件可以具有比第二开关元件的阈值电压低的阈值电压。
第一开关元件可以具有第二开关元件的阈值电压的1/x倍的阈值电压，x为大于或等于2的有理数。
第一开关元件的半导体层可以包括比第二开关元件的半导体层的杂质离子浓度高的浓度的杂质离子。
第一开关元件的半导体层可以包括为第二开关元件的半导体层的杂质离子浓度的五倍的浓度的杂质离子。
注入到第二开关元件的杂质离子的量可以为0。
第一开关元件可以包括具有小于第二开关元件的半导体层的厚度的厚度的半导体层。
第一开关元件中的半导体层的对应于其沟道区域设置的部分的厚度可以小于第二开关元件中的半导体层的对应于其沟道区域设置的部分的厚度。
第一开关元件的半导体层可以具有第二开关元件的半导体层的厚度的1/y倍的厚度，y为大于或等于3的有理数。
液晶显示装置还可以包括在第二开关元件的半导体层之上的蚀刻禁止层，蚀刻禁止层对应于第二开关元件的沟道区域设置。
第一开关元件可以具有大于第二开关元件的W/L比率的W/L比率。
第一开关元件的W/L比率可以为第二开关元件的W/L比率的至少两倍。
对应于第一开关元件的沟道区域设置的绝缘层可以具有小于对应于第二开关元件的沟道区域设置的绝缘层的厚度的厚度。
对应于第一开关元件的沟道区域设置的绝缘层的厚度可以为对应于第二开关元件的沟道区域设置的绝缘层的厚度的1/z倍，z为大于或等于2的有理数。
绝缘层可以包括：交叠第一开关元件的沟道区域和第二开关元件的沟道区域的第一绝缘层；和在第二开关元件的沟道区域和第一绝缘层之间的第二绝缘层。
第二绝缘层可以具有对应于第一开关元件的沟道区域限定的孔。
第一开关元件可以包括子栅电极。
子栅电极可以具有小于第一开关元件的半导体层的功函数的功函数。
偏置电压可以外部地施加到子栅电极或者不施加到子栅电极。
第一开关元件可以包括：连接到栅线的栅电极；漏电极，连接到数据线和第一子像素电极中的一个；以及源电极，连接到数据线和第一子像素电极中的另一个。
第二开关元件可以包括：连接到栅线的栅电极；漏电极，连接到第一子像素电极和第二子像素电极中的一个；以及源电极，连接到第一子像素电极和第二子像素电极中的另一个。
第一开关元件的漏电极和源电极中的一个可以与第二开关元件的漏电极和源电极中的一个成一体。
第一开关元件的漏电极和源电极中的一个可以具有U形状。
包括在第一开关元件中的具有U形状的漏电极或源电极的突出部分可以面向第二子像素电极。
第一开关元件的漏电极和源电极中的另一个可以具有I形状。
第二开关元件的漏电极和源电极中的一个可以具有U形状。
包括在第二开关元件中的具有U形状的漏电极或源电极的突出部分可以面向第二子像素电极。
第二开关元件的漏电极和源电极中的另一个可以具有I形状。
第二开关元件的漏电极和源电极可以具有I形状。
第一开关元件与第一子像素电极之间的连接部分可以在栅线和第一子像素电极之间。
第二开关元件与第二子像素电极之间的连接部分可以在栅线和第二子像素电极之间。
第一开关元件与第一子像素电极之间的连接部分和第二开关元件与第二子像素电极之间的连接部分可以在栅线和第一子像素电极之间。
第二开关元件可以包括：连接到栅线的栅电极；漏电极，连接到第一子像素电极和第二子像素电极中的一个；源电极，连接到第一子像素电极和第二子像素电极中的另一个；以及在源电极和漏电极之间的至少一个浮置电极。
根据一个或多个实施方式，一种制造液晶显示装置的方法包括：在第一基板之上形成第一栅电极和第二栅电极；在第一栅电极和第二栅电极之上形成绝缘层；在绝缘层之上形成第一半导体层和第二半导体层，第一半导体层交叠第一栅电极，第二半导体层交叠第二栅电极；在第一半导体层之上形成第一漏电极和第一源电极从而形成第一开关元件，以及在第二半导体层之上形成第二源电极和第二漏电极从而形成第二开关元件，第二漏电极连接到第一源电极；在第一漏电极、第一源电极、第二漏电极和第二源电极之上形成钝化层；在绝缘层和钝化层中限定第一接触孔和第二接触孔；形成通过第一接触孔连接到第一源电极的第一子像素电极，以及形成通过第二接触孔连接到第二源电极的第二子像素电极；以及形成第一基板和第二基板之间的液晶层。
该方法还可以包括注入杂质离子到第一半导体层和第二半导体层。
杂质离子可以以比第二半导体层的杂质离子浓度高的浓度注入到第一半导体层。
杂质离子的注入可以包括：在第一半导体层和第二半导体层之上设置具有孔和狭缝的掩模；以及通过掩模的孔注入杂质离子到第一半导体层和通过掩模的狭缝注入杂质离子到第二半导体层。
第一半导体层可以具有小于第二半导体层的厚度的厚度。
第一开关元件中的第一半导体层的对应于其沟道区域设置的部分的厚度可以小于第二开关元件中的第二半导体层的对应于其沟道区域设置的部分的厚度。
该方法还可以包括在第二半导体层之上形成对应于第二开关元件的沟道区域设置的蚀刻禁止层。
第一半导体层和第二半导体层的形成可以包括：在绝缘层之上形成半导体材料和蚀刻禁止材料；图案化蚀刻禁止材料从而形成蚀刻禁止层；图案化半导体材料从而形成第一半导体层和第二半导体层；在第一半导体层和第二半导体层之上形成第一漏电极、第一源电极、第二漏电极和第二源电极；以及利用第一漏电极、第一源电极、第二漏电极、第二源电极和蚀刻禁止层作为掩模去除第一半导体层的对应于第一开关元件的沟道区域设置的部分。
第一半导体层和第二半导体层的形成可以包括：在绝缘层之上形成半导体材料和源金属层；在源金属层上形成第一、第二和第三光致抗蚀剂图案，第一、第二和第三光致抗蚀剂图案具有彼此不同的厚度；利用第一、第二和第三光致抗蚀剂图案作为掩模图案化源金属层和半导体材料，从而在第一半导体层之上形成第一半导体层、第二半导体层、第一源漏图案以及在第二半导体层之上形成第二源漏图案；去除具有最小的厚度的第一光致抗蚀剂图案以及去除第二光致抗蚀剂图案的一部分和第三光致抗蚀剂图案的一部分从而形成第一剩余图案和第二剩余图案；利用第一剩余图案和第二剩余图案作为掩模图案化第一源漏图案，从而形成第一漏电极和第一源电极；利用第一剩余图案和第二剩余图案作为掩模，去除第一半导体层的对应于第一开关元件的沟道区域设置的部分；去除具有最小厚度的第一剩余图案和去除第二剩余图案的一部分从而形成第三剩余图案；利用第三剩余图案作为掩模图案化第二源漏图案，从而形成第二漏电极和第二源电极；以及利用第三剩余图案作为掩模，去除第一半导体层的对应于第一开关元件的沟道区域设置的部分和第二半导体层的对应于第二开关元件的沟道区域设置的部分。
第一半导体层可以具有大于第二半导体层的W/L比率的W/L比率。
对应于第一开关元件的沟道区域设置的绝缘层可以具有小于对应于第二开关元件的沟道区域设置的绝缘层的厚度的厚度。
绝缘层的形成可以包括：在第一和第二栅电极之上形成第一绝缘层使得第一绝缘层对应于第一开关元件的沟道区域和第二开关元件的沟道区域；以及在第一绝缘层之上形成第二绝缘层使得第二绝缘层对应于第二开关元件的沟道区域。
绝缘层的形成可以包括：在第一和第二栅电极之上形成第一绝缘层使得第一绝缘层对应于第一开关元件的沟道区域和第二开关元件的沟道区域；在第一绝缘层之上形成第二绝缘层；以及在第二绝缘层中限定孔，使得该孔对应于第一开关元件的沟道区域。
该方法还可以包括在第一半导体层之上形成子栅电极。
子栅电极可以设置在第一半导体层之上，使得子栅电极对应于第一开关元件的沟道区域。
子栅电极可以具有小于第一半导体层的功函数的功函数。
附图说明
通过参照附图详细描述示范性实施方式，特征对于本领域技术人员将变得明显，附图中：
图1示出在液晶显示(LCD)装置的示范性实施方式中提供的像素的等效电路图；
图2示出LCD装置的示范性实施方式的平面图，该LCD装置包括对应于图1的像素电路的像素构造；
图3示出示范性实施方式沿图2的线I-I'截取的截面图；
图4示出示范性实施方式沿图2的线II-II'截取的截面图；
图5单独地示出图2的第一子像素电极；
图6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、12A、12B、13A、13B、14A、14B、15A和15B示出在制造图3和4的LCD装置的工艺的示范性实施方式中的阶段的截面图；
图16A、16B、17A和17B示出在制造图3和4的LCD装置的工艺的可选示范性实施方式中的阶段的截面图；
图18示出可选的示范性实施方式沿图2的线I-I'截取的截面图；
图19示出可选的示范性实施方式沿图2的线II-II'截取的截面图；
图20A、20B、21A、21B、22A、22B、23A、23B、24A、24B和25示出在制造图18和19的LCD装置的工艺的示范性实施方式中的阶段的截面图；
图26示出另一个可选的示范性实施方式沿图2的线I-I'截取的截面图；
图27示出另一个可选的示范性实施方式沿图2的线II-II'截取的截面图；
图28A、28B、29A、29B、30A、30B、31A、31B、32、33、34A、34B、35、36A、36B、37A和37B示出在制造图26和27的LCD装置的工艺的示范性实施方式中的阶段的截面图；
图38示出另一个可选的示范性实施方式沿图2的线I-I'截取的截面图；
图39示出另一个可选的示范性实施方式沿图2的线II-II'截取的截面图；
图40A、40B、41A、41B、42A和42B示出在制造图38和39的LCD装置的工艺的示范性实施方式中的阶段的截面图；
图43示出另一可选的示范性实施方式沿图2的线I-I'截取的截面图；
图44示出另一可选的示范性实施方式沿图2的线II-II'截取的截面图；
图45A、45B、46、47A、47B、48A和48B示出在制造图43和44的LCD装置的工艺的示范性实施方式中的阶段的截面图；
图49示出另一可选的示范性实施方式沿图2的线I-I'截取的截面图；
图50示出另一可选的示范性实施方式沿图2的线II-II'截取的截面图；
图51示出LCD装置的可选示范性实施方式的平面图，该LCD装置包括对应于图1的像素电路的像素构造；
图52示出LCD装置的另一个可选示范性实施方式的平面图，该LCD装置包括对应于图1的像素电路的像素构造；
图53示出曲线图，示出图1的第一开关元件和第二开关元件的电流驱动能力之间的差异；
图54示出曲线图，示出根据半导体层的杂质离子浓度的开关元件的栅源电压和漏源电流的特性；
图55示出曲线图，示出根据半导体层的杂质离子浓度的开关元件的阈值电压的特性；
图56示出曲线图，示出根据沟道区域中的半导体层的垂直距离的杂质离子浓度；
图57示出曲线图，示出根据半导体层的杂质离子浓度的标称开关元件的阈值电压；
图58示出曲线图，示出根据半导体层的厚度的开关元件的栅源电压和漏源电流的特性；
图59A和59B示出曲线图，示出LCD装置的示范性实施方式的效果；
图60A和60B示出LCD装置的示范性实施方式的另一个效果；
图61示出在LCD装置的另一个示范性实施方式中提供的像素的等效电路图；
图62示出LCD装置的示范性实施方式的平面图，该LCD装置包括对应于图61的像素电路的像素构造；
图63示出沿图62的线II-II’截取的截面图；以及
图64示出具有图2的结构的两个相邻的像素的平面图。
具体实施方式
在下文将参照附图更充分地描述示例实施方式；然而，它们可以以不同的形式实施，而不应被解释为限于这里阐述的实施方式。而是，提供这些实施方式使得本公开透彻和完整，并将示范性实施充分传达给本领域技术人员。实施方式可以结合以形成另外的实施方式。
在附图中，为了图示的清晰，层和区域的尺寸可以被夸大。还将理解，当称一个元件(例如，层)在另一个元件或基板“上”时，它可以直接在另一个元件或基板之上，或者还可以存在插入的层。此外，将理解，当一层被称为在另一层“下面”时，它可以直接在另一层下面，也可以存在一个或多个插入层。此外，还将理解，当一层被称为在两个层“之间”时，它可以是这两个层之间的唯一层，或者还可以存在一个或多个插入层。同样的附图标记始终指代同样的元件。
为便于描述这里可以使用空间关系术语“在…之下”、“在...下面”、“下”、“在…之上”、“上”等来描述如附图所示的一个元件或部件与另一个元件或部件之间的关系。将理解，空间关系术语旨在涵盖除了附图所示的取向之外装置在使用或操作中的不同取向。例如，在附图中示出的装置被翻转的情况下，位于另一装置“下面”或“之下”的装置可以在另一装置“之上”设置。因此，说明性的术语“在...下面”可以包括下和上两种位置。装置还可以取向在另外的方向上，因此空间关系术语可以取决于取向被不同地解释。
在整个说明书中，当一元件被称为“连接”到另一元件时，该元件“直接连接”到另一元件，或“电连接”到另一元件并且一个或多个居间元件插设在其间。还将理解，术语“包括”和/或“包含”，当在本说明书中使用时，指定了所述特征、整体、步骤、操作、元件和/或部件的存在，但是并不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其组的存在或增加。
将理解，尽管这里可以使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应被这些术语限制。这些术语仅用于将一个元件与另一元件区别开。因此，以下讨论的“第一元件”可以被称为“第二元件”或“第三元件”，“第二元件”和“第三元件”可以类似地称谓，而没有背离这里的教导。
除非另外地限定，这里使用的所有术语(包括技术术语和科学术语)都具有本公开所属的领域内的普通技术人员所通常理解的同样的含义。还将理解的是，术语，诸如通用词典中定义的那些术语，应当被解释为具有与它们在相关领域的语境中的含义相一致的含义，而不应被解释为理想化的或过度形式化的意义，除非这里明确地如此限定。
在下文，将参照图1至图64详细描述液晶显示(LCD)装置的示范性实施方式。
图1示出在LCD装置的示范性实施方式中提供的像素的等效电路图。
如图1所示，该像素包括第一开关元件TFT1、第二开关元件TFT2、第一子像素电极PE1、第二子像素电极PE2、第一液晶电容器Clc1、第二液晶电容器Clc2、第一存储电容器Cst1以及第二存储电容器Cst2。
第一开关元件TFT1连接到栅线GL、数据线DL和第一子像素电极PE1。第一开关元件TFT1根据从栅线GL施加的栅信号来控制，并连接在数据线DL和第一子像素电极PE1之间。第一开关元件TFT1通过栅信号的栅极高电压导通，并在导通时将从数据线DL施加的数据电压施加到第一子像素电极PE1。第一开关元件TFT1通过栅信号的栅极低电压关闭。这里，数据电压是图像数据电压。
第一液晶电容器Clc1形成在第一子像素电极PE1和公共电极330之间。第一液晶电容器Clc1包括连接到第一子像素电极PE1的第一电极、连接到公共电极330的第二电极以及在第一电极和第二电极之间的液晶层。第一液晶电容器Clc1的第一电极可以是第一子像素电极PE1的一部分，第一液晶电容器Clc1的第二电极可以是公共电极330的一部分。
公共电压Vcom被施加到公共电极330。
第一存储电容器Cst1形成在第一子像素电极PE1和第一存储电极751之间。第一存储电容器Cst1包括连接到第一子像素电极PE1的第一电极、连接到第一存储电极751的第二电极以及在第一存储电容器Cst1的第一电极和第一存储电容器Cst1的第二电极之间的电介质材料。电介质材料包括至少一个绝缘层。第一存储电容器Cst1的第一电极可以是第一子像素电极PE1的一部分，第一存储电容器Cst1的第二电极可以是第一存储电极751的一部分。
第一存储电压Vcst1被施加到第一存储电极751。第一存储电压Vcst1可以具有等于公共电压Vcom的电压电平。
第二开关元件TFT2连接到栅线GL、第一子像素电极PE1和第二子像素电极PE2。第二开关元件TFT2被从栅线GL施加的栅信号控制，并连接在第一子像素电极PE1和第二子像素电极PE2之间。第二开关元件TFT2通过栅信号的栅极高电压导通，并在被导通时将从第一子像素电极PE1施加的数据电压施加到第二子像素电极PE2。第二开关元件TFT2通过栅信号的栅极低电压关闭。
第二液晶电容器Clc2形成在第二子像素电极PE2和公共电极330之间。第二液晶电容器Clc2包括连接到第二子像素电极PE2的第一电极、连接到公共电极330的第二电极以及在第二液晶电容器Clc2的第一电极和第二液晶电容器Clc2的第二电极之间的液晶层。第二液晶电容器Clc2的第一电极可以是第二子像素电极PE2的一部分，第二液晶电容器Clc2的第二电极可以是公共电极330的一部分。
第二存储电容器Cst2形成在第二子像素电极PE2和第二存储电极752之间。第二存储电容器Cst2包括连接到第二子像素电极PE2的第一电极、连接到第二存储电极752的第二电极以及在第二存储电容器Cst2的第一电极和第二存储电容器Cst2的第二电极之间的电介质材料。电介质材料包括至少一个绝缘层。第二存储电容器Cst2的第一电极可以是第二子像素电极PE2的一部分，第二存储电容器Cst2的第二电极可以是第二存储电极752的一部分。
第二存储电压Vcst2被施加到第二存储电容器Cst2。第二存储电压Vcst2可以具有等于公共电压Vcom的电压电平。
上述的栅极高电压是栅信号的高逻辑电压，其被设定为大于或等于第一开关元件TFT1和第二开关元件TFT2的阈值电压中的较高一个的电压，上述的栅极低电压是栅信号的低逻辑电压，其被设定为第一开关元件TFT1和第二开关元件TFT2的截止电压。
在下文，将描述具有上述构造的像素的操作。
在栅极高电压被施加到栅线GL的情况下，第一开关元件TFT1和第二开关元件TFT2被导通。
从数据线DL通过导通的第一开关元件TFT1施加的数据电压被施加到第一子像素电极PE1。在这样的示范性实施方式中，由于第一开关元件TFT1的内电阻的电压降，第一子像素电极PE1的数据电压(在下文，“第一子像素电压”)具有比数据线DL的数据电压低的电压电平。
从第一子像素电极PE1通过导通的第二开关元件TFT2施加的第一子像素电压被施加到第二子像素电极PE2。在这样的示范性实施方式中，由于第二开关元件TFT2的内电阻的电压降，第二子像素电极PE2的数据电压(在下文，“第二子像素电压”)具有低于第一子像素电压的电压电平。
导通的第一开关元件TFT1和导通的第二开关元件TFT2都工作在线性区域。根据第一开关元件TFT1和第二开关元件TFT2的内电阻，可以计算第一子像素电压和第二子像素电压之间的比率。
第一开关元件TFT1可以具有比第二开关元件TFT2高的电流驱动能力。在这样的示范性实施方式中，由于第一开关元件TFT1的电流驱动能力与第二开关元件TFT2的电流驱动能力相比进一步增大，所以第一子像素电压的电压电平变得更接近数据电压(也就是，数据线DL的数据电压)的电压电平，第一子像素电压和第二子像素电压之间的差异增大。
因而，从数据线DL施加的数据电压通过彼此串联连接的第一开关元件TFT1和第二开关元件TFT2划分，使得第一子像素电极PE1的第一子像素电压和第二子像素电极PE2的第二子像素电压可以具有彼此不同的电压电平。因此，可以改善像素的可见性。
此外，仅两个开关元件例如第一开关元件TFT1和第二开关元件TFT2可以用于产生具有彼此不同的电压电平的两个子像素电压，因此可以增大像素的开口率。
此外，数据线DL和存储电极751和752没有直接连接到彼此，因此可以显著地降低第一存储电压Vcst1和第二存储电压Vcst2的变化。
在这样的示范性实施方式中，泄漏电流的水平根据具有相对高的阈值电压的第二开关元件TFT2而变化，因此泄漏电流在第一开关元件TFT1和第二开关元件TFT2被关闭时显著地降低。因此，可以显著地减少所谓的“褪色(discoloration)现象”，从而可以改善图像质量。
这样的像素电路可以通过将在下文描述的像素构造实现。将在下文提供与对应于图1中示出的像素电路的像素构造有关的描述。
图2示出LCD装置的示范性实施方式的平面图，该LCD装置包括对应于图1的像素电路的像素构造，图3示出示范性实施方式沿图2的线I-I'截取的截面图，图4示出示范性实施方式沿图2的线II-II'截取的截面图。
如图2、图3和图4所示，该LCD装置可以包括第一基板301、栅线GL、第一栅电极GE1、第二栅电极GE2、第一存储电极751、存储线750、第二存储电极752、栅绝缘层311、第一半导体层321、第二半导体层322、第一欧姆接触层321a、第二欧姆接触层321b、第三欧姆接触层322a、第四欧姆接触层322b、数据线DL、第一漏电极DE1、第一源电极SE1、第二漏电极DE2、第二源电极SE2、钝化层320、覆盖层391、滤色器354、第一子像素电极PE1、第二子像素电极PE2、第二基板302、光阻挡层376、外涂层722、公共电极330和液晶层333。在实施方式中，第一欧姆接触层321a、第二欧姆接触层321b、第三欧姆接触层322a和第四欧姆接触层322b可以从LCD装置的示范性实施方式省略。
如图2和图3所示，第一开关元件TFT1可以包括第一栅电极GE1、第一半导体层321、第一漏电极DE1和第一源电极SE1。
如图2和图4所示，第二开关元件TFT2包括第二栅电极GE2、第二半导体层322、第二漏电极DE2和第二源电极SE2。
如图2和图3所示，栅线GL可以在第一基板301上。例如，栅线GL可以在第一基板301的第一子像素区域P1和第二子像素区域P2之间。
如图2和图3所示，栅线GL可以连接到第一栅电极GE1和第二栅电极GE2。栅线GL、第一栅电极GE1和第二栅电极GE2可以是一体的，例如可以具有整块的整体结构。在实施方式中，栅线GL的接触部分(例如端部)可以具有比其另一部分的面积大的面积，以便正常地接触另一层或外部驱动电路。
栅线GL可以包括例如铝(Al)或其合金、银(Ag)或其合金、铜(Cu)或其合金和/或钼(Mo)或其合金，或者由例如铝(Al)或其合金、银(Ag)或其合金、铜(Cu)或其合金和/或钼(Mo)或其合金形成。在实施方式中，栅线GL可以包括例如铬(Cr)、钽(Ta)和钛(Ti)中的一种，或者由例如铬(Cr)、钽(Ta)和钛(Ti)中的一种形成。在实施方式中，栅线GL可以具有包括至少两个导电层的多层结构，该至少两个导电层具有彼此不同的物理性质。
如图2所示，第一栅电极GE1可以具有从栅线GL突出的形状。第一栅电极GE1可以是栅线GL的一部分。第一栅电极GE1可以包括与栅线GL的材料相同的材料并可以具有与栅线GL相同的结构(多层结构)。在实施方式中，第一栅电极GE1和栅线GL可以在相同的工艺中同时形成。
如图2所示，第二栅电极GE2可以具有从栅线GL突出的形状。第二栅电极GE2可以是栅线GL的一部分。第二栅电极GE2可以包括与栅线GL的材料相同的材料并可以具有与栅线GL相同的结构(多层结构)。在实施方式中，第二栅电极GE2和栅线GL可以在相同的工艺中同时形成。
如图2所示，第一存储电极751可以围绕第一子像素电极PE1。在这样的示范性实施方式中，第一存储电极751可以交叠第一子像素电极PE1的边缘部分。第一存储电压Vcst1可以施加到第一存储电极751。第一存储电压Vcst1可以具有与公共电压Vcom的电压电平相同的电压电平。第一存储电极751可以包括与栅线GL的材料相同的材料并具有与栅线GL相同的结构(多层结构)。在实施方式中，第一存储电极751和栅线GL可以在相同的工艺中同时形成。
第一存储电极751可以连接到存储线750。如图3所示，存储线750可以在第一子像素区域P1和第二子像素区域P2之间。存储线750可以平行于栅线GL。第一存储电压Vcst1可以施加到存储线750。在这样的示范性实施方式中，第一存储电极751和存储线750可以是一体的。存储线750可以包括与栅线GL的材料相同的材料并具有与栅线GL相同的结构(多层结构)。在实施方式中，存储线750和栅线GL可以在相同的工艺中同时形成。
如图2所示，第二存储电极752可以围绕第二子像素电极PE2。在这样的示范性实施方式中，第二存储电极752可以交叠第二子像素电极PE2的边缘部分。第二存储电极752可以包括与栅线GL的材料相同的材料并具有与栅线GL相同的结构(多层结构)。在实施方式中，第二存储电极752和栅线GL可以在相同的工艺中同时形成。第二存储电压Vcst2可以施加到第二存储电极752。第二存储电压Vcst2可以具有与公共电压Vcom的电压电平相同的电压电平。在实施方式中，第二存储电极752和第一存储电极751可以是一体的。第二存储电极752可以包括与栅线GL的材料相同的材料并具有与栅线GL相同的结构(多层结构)。在实施方式中，第二存储电极752和栅线GL可以在相同的工艺中同时形成。
如图3和图4所示，栅绝缘层311可以在栅线GL、第一栅电极GE1、第二栅电极GE2、第一存储电极751、第二存储电极752和存储线750上。在这样的示范性实施方式中，栅绝缘层311可以设置在包括栅线GL、第一栅电极GE1、第二栅电极GE2、第一存储电极751、第二存储电极752和存储线750的第一基板301的整个表面之上。例如，栅绝缘层311可以包括例如硅氮化物(SiNx)或硅氧化物(SiOx)或者由例如硅氮化物(SiNx)或硅氧化物(SiOx)形成。栅绝缘层311可以具有包括至少两个绝缘层的多层结构，该至少两个绝缘层具有彼此不同的物理性质。
如图3所示，数据线DL可以在栅绝缘层311上。在实施方式中，数据线DL的接触部分(例如端部)可以具有比其另一部分的面积大的面积，以便正常地接触另一层或外部驱动电路。
数据线DL可以交叉栅线GL和存储线750。在实施方式中，数据线DL的交叉栅线GL的部分可以具有比数据线DL的另一部分的线宽度小的线宽度。同样地，数据线DL的交叉存储线750的部分可以具有比数据线DL的另一部分的线宽度小的线宽度。因此，可以减小数据线DL和栅线GL之间的寄生电容以及数据线DL和存储线750之间的电容。
数据线DL可以包括例如难熔金属诸如钼、铬、钽和钛或者其合金，或者由例如难熔金属诸如钼、铬、钽和钛或者其合金形成。数据线DL可以具有包括难熔金属层和低电阻导电层的多层结构。该多层结构的示例可以包括：双层结构，包括铬或钼(合金)下层和铝(合金)上层；和三层结构，包括钼(合金)下层、铝(合金)中间层和钼(合金)上层。在实施方式中，数据线DL可以包括适合的金属或导体而不是上述的材料，或由适合的金属或导体形成而不是上述的材料。
如图3所示，第一半导体层321可以在栅绝缘层311上。如图2和图3所示，第一半导体层321可以交叠第一栅电极GE1的至少一部分。第一半导体层321可以包括例如非晶硅、多晶硅等或者由例如非晶硅、多晶硅等形成。
如图3所示，第一欧姆接触层321a和第二欧姆接触层321b可以在第一半导体层321上。第一欧姆接触层321a和第二欧姆接触层321b可以彼此面对或彼此横向地对准，使第一开关元件TFT1的沟道区域CA1(在下文，“第一沟道区域”)在两者之间。第一欧姆接触层321a和第二欧姆接触层321b中的至少一个可以包括硅化物或用n型杂质(诸如磷或磷化氢(PH3))以高浓度掺杂的n+氢化非晶硅，或者由硅化物或用n型杂质(诸如磷或磷化氢(PH3))以高浓度掺杂的n+氢化非晶硅形成。
如图4所示，第二半导体层322可以在栅绝缘层311上。如图2和图4所示，第二半导体层322可以交叠第二栅电极GE2的至少一部分。第二半导体层322可以包括例如非晶硅、多晶硅等或者由例如非晶硅、多晶硅等形成。
如图4所示，第三欧姆接触层322a和第四欧姆接触层322b可以在第二半导体层322上。第三欧姆接触层322a和第四欧姆接触层322b可以彼此面对或彼此横向地对准，使第二开关元件TFT2的沟道区域CA2(在下文，“第二沟道区域”)在两者之间。第三欧姆接触层322a和第四欧姆接触层322b中的至少一个可以包括硅化物或用n型杂质(诸如磷或磷化氢(PH3))以高浓度掺杂的n+氢化非晶硅，或者由硅化物或用n型杂质(诸如磷或磷化氢(PH3))以高浓度掺杂的n+氢化非晶硅形成。
第三欧姆接触层322a和第二欧姆接触层321b可以连接到彼此。在实施方式中，第三欧姆接触层322a和上述的第二欧姆接触层321b可以是一体的。
如图3所示，第一漏电极DE1可以在第一欧姆接触层321a上。在实施方式中，第一漏电极DE1还可以在栅绝缘层311上。如图2或图3所示，第一漏电极DE1可以具有从数据线DL突出的形状。在实施方式中，第一漏电极DE1可以是数据线DL的一部分或从数据线DL延伸。第一漏电极DE1的至少一部分可以交叠第一半导体层321和第一栅电极GE1。在实施方式中，第一漏电极DE1可以具有从I形状、C形状和U形状中选择的形状。具有U形状的第一漏电极DE1在图3中示出，第一漏电极DE1的突出部分可以面朝向第二子像素电极PE2。例如，U形的第一漏电极DE1的封闭端可以面对第二子像素电极PE2。第一漏电极DE1可以包括与数据线DL的材料相同的材料并可以具有与数据线DL相同的结构(多层结构)。在实施方式中，第一漏电极DE1和数据线DL可以在相同的工艺中同时形成。
如图3所示，第一源电极SE1可以在第二欧姆接触层321b和栅绝缘层311上。第一源电极SE1的至少一部分可以交叠第一半导体层321和第一栅电极GE1。第一源电极SE1可以连接到第一子像素电极PE1。第一源电极SE1可以包括与数据线DL的材料相同的材料并可以具有与数据线DL相同的结构(多层结构)。在实施方式中，第一源电极SE1和数据线DL可以在相同的工艺中同时形成。
第一开关元件TFT1的沟道区域CA1可以是第一半导体层321的在第一漏电极DE1和第一源电极SE1之间的部分。第一半导体层321的对应于沟道区域CA1或在沟道区域CA1处的部分可以具有比第一半导体层321的另一(例如非沟道)部分的厚度小的厚度。
如图4所示，第二漏电极DE2可以在第三欧姆接触层322a和栅绝缘层311之上。第二漏电极DE2和第一源电极SE1可以是一体的。第二漏电极DE2的至少一部分可以交叠第二半导体层322和第二栅电极GE2。在实施方式中，第二漏电极DE2可以具有从I形状、C形状和U形状中选择的形状。第二漏电极DE2可以包括与数据线DL的材料相同的材料并可以具有与数据线DL相同的结构(多层结构)。在实施方式中，第二漏电极DE2和数据线DL可以在相同的工艺中同时形成。
如图4所示，第二源电极SE2可以在第四欧姆接触层322b和栅绝缘层311上。第二源电极SE2的至少一部分可以交叠第二半导体层322和第二栅电极GE2。第二源电极SE2可以连接到第二子像素电极PE2。第二源电极SE2可以包括与数据线DL的材料相同的材料并可以具有与数据线DL相同的结构(多层结构)。在实施方式中，第二源电极SE2和数据线DL可以在相同的工艺中同时形成。
第二开关元件TFT2的沟道区域CA2可以是第二半导体层322的在第二漏电极DE2和第二源电极SE2之间的部分。第二半导体层322的对应于沟道区域CA2或在沟道区域CA2处的部分可以具有比第二半导体层322的另一(例如非沟道)部分的厚度小的厚度。
第一开关元件TFT1的第一半导体层321可以包括比第二开关元件TFT2的第二半导体层322的杂质离子的量更大的量的杂质离子。在实施方式中，注入到第一半导体层321的在第一开关元件TFT1的沟道区域CA1(在下文，“第一沟道区域”)处的部分的杂质离子的浓度可以大于注入到第二半导体层322的在第二开关元件TFT2的沟道区域CA2(在下文，“第二沟道区域”)处的部分的杂质离子的浓度。在实施方式中，第一半导体层321和第二半导体层322可以包括例如诸如用n型杂质(诸如磷或磷化氢(PH3))以低浓度掺杂的n-氢化非晶硅的材料，或者由例如诸如用n型杂质(诸如磷或磷化氢(PH3))以低浓度掺杂的n-氢化非晶硅的材料形成。在这样的示范性实施方式中，第一半导体层321的第一沟道区域CA1被掺有的杂质离子的量可以远大于第二半导体层322的第二沟道区域CA2被掺有的杂质离子的量。这里，包括在第一半导体层321的第一沟道区域CA1中的杂质离子的量可以大于或等于包括在第二半导体层322的第二沟道区域CA2中的杂质离子的量的5倍。由于杂质离子的量之间的差异，第一开关元件TFT1可以具有比第二开关元件TFT2的阈值电压低的阈值电压。因此，第一开关元件TFT1可以具有比第二开关元件TFT2高的电流驱动能力。
在实施方式中，杂质离子可以被选择性地注入到第一半导体层321的第一沟道区域CA1和第二半导体层322的第二沟道区域CA2。在实施方式中，杂质离子可以被注入到包括第一沟道区域CA1的第一半导体层321的整个部分和包括第二沟道区域CA2的第二半导体层322的整个部分。在实施方式中，注入到第一半导体层321的杂质离子的浓度可以不同于注入到第二半导体层322的杂质离子的浓度。
第一半导体层321和第二半导体层322的杂质离子浓度的每个可以小于上述的欧姆接触层(例如第一欧姆接触层321a、第二欧姆接触层321b、第三欧姆接触层322a和第四欧姆接触层322b中的一个)的杂质离子的浓度。
如图3和图4所示，钝化层320可以在数据线DL、第一漏电极DE1、第二漏电极DE2、第一源电极SE1和第二源电极SE2上。在这样的示范性实施方式中，钝化层320可以在包括数据线DL、第一漏电极DE1、第二漏电极DE2、第一源电极SE1和第二源电极SE2的第一基板301的整个表面上。钝化层320可以包括穿过其部分而限定的第一下部接触孔和第二下部接触孔。第一源电极SE1可以通过第一下部接触孔暴露到外部，第二源电极SE2可以通过第二下部接触孔暴露到外部。
钝化层320可以包括例如无机绝缘材料诸如硅氮化物(SiNx)或硅氧化物(SiOx)，或者由例如无机绝缘材料诸如硅氮化物(SiNx)或硅氧化物(SiOx)形成。在实施方式中，可以使用具有感光性并具有约4.0的介电常数的无机绝缘材料。在实施方式中，钝化层320可以具有包括下部无机层和上部有机层的双层结构，其已经被发现给予所希望的绝缘性质并且还帮助减少和/或防止对第一半导体层321和第二半导体层322的暴露部分的损伤。在实施方式中，钝化层320可以具有大于或等于约5000埃的厚度，例如约6000埃至约8000埃。
如图3和图4所示，滤色器354可以在钝化层320上。滤色器354可以在第一子像素区域P1和第二子像素区域P2中，并且在这样的示范性实施方式中，滤色器354的边缘部分可以在栅线GL、第一开关元件TFT1、第二开关元件TFT2和数据线DL上。在实施方式中，滤色器354可以不在第一接触孔CH1和第二接触孔CH2中。在实施方式中，滤色器354中的一个的边缘部分可以交叠滤色器354中的与其相邻的另一个的边缘部分。具有相同颜色的滤色器354可以设置在包括在相同的像素中的第一子像素区域P1和第二子像素区域P2中。滤色器354可以包括感光性有机材料或者由感光性有机材料形成。
如图3和图4所示，覆盖层391可以在滤色器354上。覆盖层391可以帮助减少和/或防止滤色器354中产生的不期望的材料渗入到液晶层333中。覆盖层391可以具有从其延伸穿过的第一上部接触孔和第二上部接触孔，第一上部接触孔可以在暴露第一源电极SE1的第一下部接触孔上或与第一下部接触孔对准。第一上部接触孔可以连接到第一下部接触孔，从而形成第一接触孔CH1。第二上部接触孔可以在暴露第二源电极SE2的第二下部接触孔上或与第二下部接触孔对准。第二上部接触孔可以连接到第二下部接触孔，从而形成第二接触孔CH2。覆盖层391可以包括例如硅氮化物或硅氧化物或由例如硅氮化物或硅氧化物形成。
如图2所示，第一子像素电极PE1可以在第一子像素区域P1中。在这样的示范性实施方式中，第一子像素电极PE1可以在覆盖层391上。第一子像素电极PE1可以通过第一接触孔CH1连接到第一源电极SE1。
第一子像素电极PE1可以包括例如透明的导电材料诸如铟锡氧化物(ITO)或铟锌氧化物(IZO)或由其形成。这里，ITO可以是多晶的或单晶的材料，IZO也可以是多晶的或单晶的材料。在实施方式中，IZO可以是非晶材料。
在下文，将参照图5详细描述第一子像素电极PE1。
图5单独地示出图2的第一子像素电极PE1。
如图5所示，第一子像素电极PE1可以包括主干电极613和多个分支电极601a、601b、601c和601d。主干电极613和分支电极601a、601b、601c和601d可以是一体的作为单个单元。
主干电极613将第一子像素区域P1划分为多个域。在示范性实施方式中，主干电极613包括彼此交叉的水平部分611和垂直部分612。水平部分611将第一子像素区域P1划分为两个域，垂直部分612将所划分的两个域的每个划分为另外两个更小的域。像素区域P可以通过包括水平部分611和垂直部分612的主干电极613划分为四个域A、B、C和D。
分支电极601a、601b、601c和601d包括第一分支电极601a、第二分支电极601b、第三分支电极601c和第四分支电极601d，每个从主干电极613延伸到彼此不同的方向。换句话说，第一分支电极601a、第二分支电极601b、第三分支电极601c和第四分支电极601d从主干电极613分别延伸到域A、B、C和D中的对应的域。例如，第一分支电极601a设置在第一域A中，第二分支电极601b设置在第二域B中，第三分支电极601c设置在第三域C中，第四分支电极601d设置在第四域D中。
第一分支电极601a和第二分支电极601b可以关于垂直部分612形成对称形状，第三分支电极601c和第四分支电极601d可以关于垂直部分612形成对称形状。此外，第一分支电极601a和第四分支电极601d可以关于水平部分611形成对称形状，第二分支电极601b和第三分支电极601c可以关于水平部分611形成对称形状。
第一分支电极601a可以在第一域A中提供为多个，在这样的示范性实施方式中，多个第一分支电极601a彼此平行地排列。在这点上，第一分支电极601a的一部分从水平部分611的接触第一域A的一侧在关于其该侧的对角线方向上延伸。此外，第一分支电极601a的其余部分从垂直部分612的接触第一域A的一侧在关于其该侧的对角线方向上延伸。
第二分支电极601b可以在第二域B中提供为多个，在这样的示范性实施方式中，多个第二分支电极601b彼此平行地排列。在这点上，第二分支电极601b的一部分从水平部分611的接触第二域B的一侧在关于其该侧的对角线方向上延伸。此外，第二分支电极601b的其余部分从垂直部分612的接触第二域B的一侧在关于其该侧的对角线方向上延伸。
第三分支电极601c可以在第三域C中提供为多个，在这样的示范性实施方式中，多个第三分支电极601c彼此平行地排列。在这点上，第三分支电极601c的一部分从水平部分611的接触第三域C的一侧在关于其该侧的对角线方向上延伸。此外，第三分支电极601c的其余部分从垂直部分612的接触第三域C的一侧在关于其该侧的对角线方向上延伸。
第四分支电极601d可以在第四域D中提供为多个，在这样的示范性实施方式中，多个第四分支电极601d彼此平行地排列。在这点上，第四分支电极601d的一部分从水平部分611的接触第四域D的一侧在关于其该侧的对角线方向上延伸。此外，第四分支电极601d的其余部分从垂直部分612的接触第四域D的一侧在关于其该侧的对角线方向上延伸。
上述的主干电极613还可以包括第一连接部分614a和第二连接部分614b。第一连接部分614a连接到水平部分611的一侧的端部，第二连接部分614b连接到水平部分611的另一侧的端部。第一连接部分614a和第二连接部分614b可以平行于垂直部分612排列。第一连接部分614a和第二连接部分614b可以与主干电极613成一体。
第一域A中的第一分支电极601a中的至少两个的端部和第四域D中的第四分支电极601d中的至少两个的端部可以通过第二连接部分614b连接到彼此。同样地，第二域B中的第二分支电极601b中的至少两个的端部和第三域C中的第三分支电极601c中的至少两个的端部可以通过第一连接部分614a连接到彼此。
在实施方式中，第一域A中的第一分支电极601a中的至少两个的端部和第二域B中的第二分支电极601b中的至少两个的端部可以通过另一个连接部分连接到彼此。此外，第三域C中的第三分支电极601c中的至少两个的端部和第四域D中的第四分支电极601d中的至少两个的端部可以通过再一个连接部分连接到彼此。
第一子像素电极PE1和第一存储电极751可以彼此交叠。在实施方式中，第一子像素电极PE1的边缘部分可以在第一存储电极751上。
第一开关元件TFT1和第一子像素电极PE1之间的连接部分可以在栅线GL和第一子像素电极PE1之间。例如，第一接触孔CH1可以限定在栅线GL和第一子像素电极PE1之间。
如图4所示，第二子像素电极PE2可以在第二子像素区域P2中。在这样的示范性实施方式中，第二子像素电极PE2可以在覆盖层391上。第二子像素电极PE2可以通过第二接触孔CH2连接到第二源电极SE2。第二子像素电极PE2可以包括与第一子像素电极PE1中包括的材料相同的材料或由与第一子像素电极PE1中包括的材料相同的材料形成。例如，第二子像素电极PE2和第一子像素电极PE1可以在相同的工艺中同时提供。
第二子像素电极PE2可以具有与第一子像素电极PE1基本上相同的构造。在实施方式中，第二子像素电极PE2可以包括将第二子像素区域P2划分为多个域的主干电极以及从主干电极延伸到所述域中的每个对应一个中的分支电极。此外，第二子像素电极PE2还可以包括第一连接部分和第二连接部分。由于包括在第二子像素电极PE2中的主干电极、分支电极、第一连接部分和第二连接部分与包括在第一子像素电极PE1中的那些相同，所以关于其的描述将参考图5及有关描述。
第二子像素电极PE2可以具有大于或等于关于第一子像素电极PE1的面积的面积。在实施方式中，第二子像素电极PE2的面积可以为第一子像素电极PE1的面积的一倍至两倍。
第二子像素电极PE2和第二存储电极752可以彼此交叠。在实施方式中，第二子像素电极PE2的边缘部分可以在第二存储电极752上。
第二开关元件TFT2和第二子像素电极PE2之间的连接部分可以在栅线GL和第二子像素电极PE2之间。例如，第二接触孔CH2可以限定在栅线GL和第二子像素电极PE2之间。
如图3和图4所示，光阻挡层376可以在第二基板302上。光阻挡层376可以不存在于第一子像素区域P1和第二子像素区域P2。在实施方式中，光阻挡层376可以在第一基板301上。
外涂层722可以在光阻挡层376上。在这样的示范性实施方式中，外涂层722可以在包括光阻挡层376的第二基板302的整个表面上。外涂层722可以帮助显著地减小(例如最小化)外涂层722和第二基板302之间的元件之间(例如第二基板302的元件诸如上述的光阻挡层376之间)的高度差。在实施方式中，外涂层722可以被省略。
公共电极330可以在外涂层722上。在这样的示范性实施方式中，公共电极330可以在包括外涂层722的第二基板302的整个表面上。在实施方式中，公共电极330可以设置在外涂层722的对应于第一子像素区域P1和第二子像素区域P2的部分上。公共电压Vcom可以施加到公共电极330。
在实施方式中，LCD装置的示范性实施方式还可以包括第一偏振器和第二偏振器。在彼此面对的第一基板301的表面和第二基板302的表面被分别定义为对应基板的上表面并且与所述上表面相反的表面分别定义为对应基板的下表面的情况下，上述的第一偏振器设置在第一基板301的下表面之上，第二偏振器设置在第二基板302的下表面之上。
第一偏振器的透射轴垂直于第二偏振器的透射轴，其透射轴中的一个平行于栅线GL取向。在可选的示范性实施方式中，LCD装置可以仅包括第一偏振器和第二偏振器中的一个。
在实施方式中，LCD装置还可以包括屏蔽电极。屏蔽电极可以设置在覆盖层391之上以交叠数据线DL。在示范性实施方式中，屏蔽电极可以具有与数据线DL相同的形状，并可以沿数据线DL设置。屏蔽电极可以包括与第一子像素电极PE1中包括的材料相同的材料或由其形成。公共电压Vcom可以施加到屏蔽电极。屏蔽电极可以帮助防止电场形成在数据线DL和子像素电极(例如第一子像素电极PE1和第二子像素电极PE2)之间。在这样的示范性实施方式中，屏蔽电极和公共电极330具有相等的电势，使得透射穿过屏蔽电极和公共电极330之间的液晶层的光被第二偏振器屏蔽。因此，可以在对应于数据线DL的部分处显著地减少或防止光泄漏。
第一基板301和第二基板302可以是包括玻璃或塑料或由玻璃或塑料形成的绝缘基板。
第一基板301和第二基板302之间的液晶层333包括液晶分子。液晶分子可以具有负介电常数并可以是垂直(homeotropic)液晶分子。
图6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、12A、12B、13A、13B、14A、14B、15A和15B示出在制造图3和4的LCD装置的工艺的示范性实施方式中的阶段的截面图。这里，图6A、7A、8A、9A、10A、11A、12A、13A、14A和15A是关于图3的截面图，图6B、7B、8B、9B、10B、11B、12B、13B、14B和15B是关于图4的截面图。
首先，栅极金属层可以沉积在第一基板301的整个表面之上。栅极金属层可以以物理气相沉积(PVD)方法诸如溅射沉积。
随后，上述的栅极金属层可以通过光刻工艺和蚀刻工艺被图案化，使得栅线GL、第一栅电极GE1、存储线750、第一存储电极751、第二栅电极GE2和第二存储电极752形成在第一基板301上，如图6A和6B所示。
栅极金属层可以在利用蚀刻溶液的湿蚀刻法中去除。
栅极金属层可以包括上述的栅线中包括的材料或由上述的栅线GL中包括的材料形成。
随后，如图7A和图7B所示，栅绝缘层311可以沉积在包括栅线GL、第一栅电极GE1、存储线750、第一存储电极751、第二栅电极GE2和第二存储电极752的第一基板301的整个表面之上。栅绝缘层311可以以化学气相沉积(CVD)方法沉积。
栅绝缘层311可以包括上述的栅绝缘层311中包括的材料或由上述的栅绝缘层311中包括的材料形成。
随后，半导体材料和杂质半导体材料可以顺序地沉积在包括栅绝缘层311的第一基板301的整个表面之上。半导体材料和杂质半导体材料可以以化学气相沉积(CVD)方法沉积。
半导体材料可以包括第一半导体层321或第二半导体层322中包括的材料或由第一半导体层321或第二半导体层322中包括的材料形成。
杂质半导体材料可以包括上述的第一欧姆接触层321a、第二欧姆接触层321b、第三欧姆接触层322a和第四欧姆接触层322b中包括的材料或由其形成。
随后，半导体材料和杂质半导体材料可以通过光刻工艺和蚀刻工艺被图案化，使得第一半导体层321(交叠第一栅电极GE1)和第二半导体层322(交叠第二栅电极GE2)可以形成在栅绝缘层311之上，第一杂质半导体图案841可以形成在第一半导体层321之上，第二杂质半导体图案842可以形成在第二半导体层322之上，如图8A和8B所示。
半导体材料和杂质半导体材料可以通过使用蚀刻气体的干蚀刻法去除。
随后，如图8A和8B所示，掺杂掩模M_d可以设置在第一基板301之上。掺杂掩模M_d可以具有杂质离子透射穿过其的透射区域TA和杂质离子部分地透射穿过其的半透射区域HTA。如图8A所示，透射区域TA可以对应于第一半导体层321或与第一半导体层321对准，并且如图8B所示，半透射区域HTA可以对应于第二半导体层322或与第二半导体层322对准。
随后，n型杂质离子诸如磷或磷化氢(PH3)可以以低浓度通过掺杂掩模M_d被选择性地注入到第一半导体层321和第二半导体层322。提供到透射区域TA的杂质离子可以透射穿过第一杂质半导体图案841以到达第一半导体层321，提供到半透射区域HTA的杂质离子透射穿过第二杂质半导体图案842以到达第二半导体层322。在这样的示范性实施方式中，与透射穿过半透射区域HTA的杂质离子的量相比，更大量的杂质离子可以透射穿过透射区域TA，因此与透射穿过半透射区域HTA中的第二半导体层322的杂质离子的量相比，更大量的杂质离子可以注入到透射区域TA中的第一半导体层321。因此，第一半导体层321可以具有比第二半导体层322的杂质离子的浓度高的杂质离子浓度。
随后，源金属层可以沉积在包括第一半导体层321、第二半导体层322、第一杂质半导体图案841、第二杂质半导体图案842和栅绝缘层311的第一基板301的整个表面之上。
源金属层可以包括上述的数据线DL中包括的材料或由上述的数据线DL中包括的材料形成。
随后，源金属层可以通过光刻工艺和蚀刻工艺被图案化，使得交叉栅线GL的数据线DL形成在栅绝缘层311之上，分别交叠第一半导体层321的相反的端部的第一漏电极DE1和第一源电极SE1形成在第一杂质半导体图案841之上，分别交叠第二杂质半导体层322的相反的端部的第二漏电极DE2和第二源电极SE2形成在第二半导体图案842之上，如图9A和9B所示。
随后，在第一漏电极DE1、第一源电极SE1、第二漏电极DE2和第二源电极SE2用作掩模的情况下，第一杂质半导体图案841和第二杂质半导体图案842通过蚀刻工艺被图案化，使得第一、第二、第三和第四欧姆接触层321a、321b、322a和322b被形成，如图10A和10B所示。第一欧姆接触层321a可以形成在第一漏电极DE1和第一半导体层321之间，第二欧姆接触层321b可以形成在第一源电极SE1和第一半导体层321之间，第三欧姆接触层322a可以形成在第二漏电极DE2和第二半导体层322之间，第四欧姆接触层322b可以形成在第二源电极SE2和第二半导体层322之间。
在实施方式中，在对第一杂质半导体图案841和第二杂质半导体图案842进行的蚀刻工艺中，第一半导体层321的在第一杂质半导体图案841下面的部分可以被去除，第二半导体层322的在第二杂质半导体图案842下面的部分可以被去除。
随后，如图11A和11B所示，钝化层320可以沉积在包括第一漏电极DE1、第一源电极SE1、第二漏电极DE2和第二源电极SE2的第一基板301的整个表面之上。
钝化层320可以包括上述的钝化层320中包括的材料或由上述的钝化层320中包括的材料形成。
随后，感光的有机材料可以形成在包括钝化层320的第一基板301的整个表面之上。
随后，感光的有机材料可以通过光刻工艺被图案化，使得滤色器354形成在第一子像素区域P1和第二子像素区域P2中，如图12A和12B所示。
随后，如图13A和13B所示，覆盖层391可以沉积在包括滤色器354的第一基板301的整个表面之上。
覆盖层391可以包括上述的覆盖层391中包括的材料或由上述的覆盖层391中包括的材料形成。
随后，覆盖层391的部分和钝化层320的部分可以通过光刻工艺和蚀刻工艺被选择性地去除，从而可以形成暴露第一源电极SE1的第一接触孔CH1和暴露第二源电极SE2的第二接触孔CH2，如图14A和图14B所示。
随后，透明金属层可以沉积在包括覆盖层391、第一源电极SE1和第二源电极SE2的第一基板301的整个表面之上。
透明金属层可以包括上述的第一子像素电极PE1中包括的材料或由上述的第一子像素电极PE1中包括的材料形成。
随后，透明金属层可以通过光刻工艺和蚀刻工艺被图案化，使得通过第一接触孔CH1连接到第一源电极SE1的第一子像素电极PE1可以形成在第一子像素区域P1中，通过第二接触孔CH2连接到第二源电极SE2的第二子像素电极PE2可以形成在第二子像素区域P2中，如图15A和图15B所示。
图16A、16B、17A和17B示出在制造图3和4的LCD装置的工艺的可选示范性实施方式中的阶段的截面图。这里，图16A和17A是关于图3的截面图，图16B和17B是关于图4的截面图。
首先，如图6A、6B、7A和7B所示的，栅线GL、第一栅电极GE1、存储线750、第一存储电极751、第二栅电极GE2、第二存储电极752和栅绝缘层311可以形成在第一基板301之上。
随后，半导体材料可以沉积在包括栅绝缘层311的第一基板301的整个表面之上。
随后，半导体材料可以通过光刻工艺和蚀刻工艺被图案化，使得第一半导体层321(交叠第一栅电极GE1)和第二半导体层322(交叠第二栅电极GE2)可以形成在栅绝缘层311之上，如图16A和16B所示。
随后，如图16A和16B所示，掺杂掩模M_d可以设置在第一基板301之上。掺杂掩模M_d可以与以上关于图8A和8B描述的掺杂掩模M_d相同，因此关于其的描述将参考以上关于图8A和8B描述的掺杂掩模M_d。
如图16A所示，透射区域TA对应于第一半导体层321，并且如图16B所示，半透射区域HTA对应于第二半导体层322。
随后，n型杂质离子诸如磷或磷化氢(PH3)可以以低浓度通过掺杂掩模M_d被选择性地注入到第一半导体层321和第二半导体层322。在这样的示范性实施方式中，与透射穿过半透射区域HTA的杂质离子的量相比，更大量的杂质离子可以透射穿过透射区域TA，因此与透射穿过半透射区域HTA中的第二半导体层322的杂质离子的量相比，更大量的杂质离子可以注入到透射区域TA中的第一半导体层321。因此，第一半导体层321可以具有比第二半导体层322的杂质离子的浓度高的杂质离子浓度。
在实施方式中，掺杂掩模M_d的透射区域TA可以具有对应于第一开关元件TFT1的沟道区域CA1(在下文，“第一沟道区域”)的区域，半透射区域HTA可以具有对应于第二开关元件TFT2的沟道区域CA2(在下文，“第二沟道区域”)的区域。在这样的示范性实施方式中，杂质离子可以仅选择性地注入到第一半导体层321的对应于第一沟道区域CA1的部分和第二半导体层322的对应于第二沟道区域CA2的部分。
随后，杂质半导体材料可以沉积在包括第一半导体层321、第二半导体层322和栅绝缘层311的第一基板301的整个表面之上。
随后，杂质半导体材料可以通过光刻工艺和蚀刻工艺被图案化，使得第一杂质半导体图案841形成在第一半导体层321之上，第二杂质半导体图案842形成在第二半导体层322之上，如图17A和17B所示。
因而，以上参照图8A和8B描述的工艺可以用以上参照图16A、16B、17A和17B描述的工艺替代。
随后，如图9A、9B、10A、10B、11A、11B、12A、12B、13A、13B、14A、14B、15A和15B所示的，第一漏电极DE1、第一源电极SE1、第二漏电极DE2、第二源电极SE2、第一欧姆接触层321a、第二欧姆接触层321b、第三欧姆接触层322a、第四欧姆接触层322b、钝化层320、滤色器354、覆盖层391、第一接触孔CH1、第二接触孔CH2、第一子像素电极PE1和第二子像素电极PE2可以被形成。
在实施方式中，在如图8A、8B、16A和16B所示注入杂质离子的工艺中，杂质离子可以不被注入到第二半导体层322中。为此，掺杂掩模M_d的半透射区域HTA可以用阻挡区域BA替代。在这样的示范性实施方式中，杂质离子可以仅被注入到第一半导体层321中，因此第一半导体层321可以具有比第二半导体层322的杂质离子的浓度高的杂质离子浓度。
图18是沿图2的线I-I'截取的截面图，图19是沿图2的线Ⅱ-Ⅱ'截取的截面图。
如图2、18和19所示，该LCD装置可以包括第一基板301、栅线GL、第一栅电极GE1、第二栅电极GE2、第一存储电极751、存储线750、第二存储电极752、栅绝缘层311、第一半导体层321、第二半导体层322、第一欧姆接触层321a、第二欧姆接触层321b、第三欧姆接触层322a、第四欧姆接触层322b、数据线DL、第一漏电极DE1、第一源电极SE1、第二漏电极DE2、第二源电极SE2、蚀刻禁止层860、钝化层320、覆盖层391、滤色器354、第一子像素电极PE1、第二子像素电极PE2、第二基板302、光阻挡层376、外涂层722、公共电极330和液晶层333。
图18和19中示出的第一基板301、栅线GL、第一栅电极GE1、第二栅电极GE2、第一存储电极751、存储线750、第二存储电极752、栅绝缘层311、第一半导体层321、第二半导体层322、第一欧姆接触层321a、第二欧姆接触层321b、第三欧姆接触层322a、第四欧姆接触层322b、数据线DL、第一漏电极DE1、第一源电极SE1、第二漏电极DE2、第二源电极SE2、钝化层320、覆盖层391、滤色器354、第一子像素电极PE1、第二子像素电极PE2、第二基板302、光阻挡层376、外涂层722、公共电极330和液晶层333与以上参照图3和4示出的对应元件相同，因此关于其的描述将参考参照图3和4提供的描述。
图18中示出的第一开关元件TFT1的第一半导体层321可以具有小于第二开关元件TFT2的第二半导体层322的厚度的厚度。在实施方式中，第一开关元件TFT1的第一半导体层321的沟道区域CA1(在下文，“第一沟道区域”)的厚度t1可以小于第二开关元件TFT2的第二半导体层322的沟道区域CA2(在下文，“第二沟道区域”)的厚度t2。例如，第一沟道区域CA1的厚度t1可以是第二沟道区域CA2的厚度t2的1/y倍。这里，“y”是大于或等于3的有理数。例如，第一沟道区域CA1的厚度t1可以是第二沟道区域CA2的厚度t2的1/3或更小。由于第一半导体层321和第二半导体层322之间的厚度差异，第一开关元件TFT1可以具有小于第二开关元件TFT2的阈值电压。因此，第一开关元件TFT1可以具有比第二开关元件TFT2高的电流驱动能力。
由于图19的蚀刻禁止层860，第二半导体层322可以具有不同于第一半导体层321的厚度。
如图19所示，蚀刻禁止层860可以设置在第二半导体层322之上。例如，蚀刻禁止层860可以设置在第二半导体层322的对应于第二开关元件TFT2的沟道区域CA2的部分上。
图19的第三欧姆接触层322a和第四欧姆接触层322b可以设置在第二半导体层322和蚀刻禁止层860之上。
图20A、20B、21A、21B、22A、22B、23A、23B、24A、24B和25示出在制造图18和19的LCD装置的工艺的示范性实施方式中的阶段的截面图。这里，图20A、21A、22A、23A、24A和25是关于图18的截面图，图20B、21B、22B、23B和24B是关于图19的截面图。
首先，如图6A和7B所示，栅线GL、第一栅电极GE1、存储线750、第一存储电极751、第二栅电极GE2、第二存储电极752和栅绝缘层311可以形成在第一基板301之上。
随后，如图20A和20B所示，半导体材料420和蚀刻禁止材料430可以顺序地沉积在包括栅绝缘层311的第一基板301的整个表面之上。
蚀刻禁止材料430可以包括例如硅氮化物(SiNx)或硅氧化物(SiOx)或由例如硅氮化物(SiNx)或硅氧化物(SiOx)形成。
随后，蚀刻禁止材料430可以通过光刻工艺和蚀刻工艺被图案化，使得蚀刻禁止层860形成在半导体材料420之上，如图21A和21B所示。
随后，如图22A和22B所示，杂质半导体材料450沉积在包括蚀刻禁止层860和半导体材料420的第一基板301的整个表面之上。
随后，杂质半导体材料450和半导体材料420可以通过光刻工艺和蚀刻工艺被图案化，使得交叠第一栅电极GE1的第一半导体层321和交叠第二栅电极GE2的第二半导体层322形成在栅绝缘层311之上，第一杂质半导体图案841形成在第一半导体层321之上，第三欧姆接触层322a和第四欧姆接触层322b形成在第二半导体层322之上，如图23A和23B所示。在这样的示范性实施方式中，第三欧姆接触层322a的边缘部分和第四欧姆接触层322b的边缘部分设置在蚀刻禁止层860的边缘部分之上。
随后，源金属层可以沉积在包括第一半导体层321、第二半导体层322、第一杂质半导体图案841、第三欧姆接触层322a、第四欧姆接触层322b、蚀刻禁止层860和栅绝缘层311的第一基板301的整个表面之上。
随后，源金属层可以通过光刻工艺和蚀刻工艺被图案化，使得交叉栅线GL的数据线DL形成在栅绝缘层311之上，交叠第一半导体层321的相反的端部的第一漏电极DE1和第一源电极SE1形成在第一杂质半导体图案841之上，交叠第二半导体层322的第二漏电极DE2形成在第三欧姆接触层322a之上，交叠第二半导体层322的第二源电极SE2形成在第四欧姆接触层322b之上，如图24A和24B所示。
随后，在第一漏电极DE1、第一源电极SE1、第二漏电极DE2、第二源电极SE2和蚀刻禁止层860用作掩模的情况下，第一杂质半导体图案841可以通过蚀刻工艺被图案化，使得第一欧姆接触层321a和第二欧姆接触层321b被形成，如图25所示。第一欧姆接触层321a形成在第一漏电极DE1和第一半导体层321之间，第二欧姆接触层321b形成在第一源电极SE1和第一半导体层321之间。
在实施方式中，在对上述的第一杂质半导体图案841进行的蚀刻工艺中，第一半导体层321的在第一杂质半导体图案841下面的部分可以被去除。另一方面，借助于蚀刻禁止层860防止第二半导体层322被蚀刻，因此在上述的蚀刻工艺中防止第二半导体层322被损伤。因此，对应于第一开关元件TFT1的沟道区域CA1的第一半导体层321具有小于对应于第二开关元件TFT2的沟道区域CA2的第二半导体层322的厚度的厚度。
随后，如图11A、11B、12A、12B、13A、13B、14A、14B、15A和15B所示，钝化层320、滤色器354、覆盖层391、第一接触孔CH1、第二接触孔CH2、第一子像素电极PE1和第二子像素电极PE2被形成。
图26示出另一个可选的示范性实施方式沿图2的线I-I'截取的截面图，图27示出另一个可选的示范性实施方式沿图2的线II-II'截取的截面图。
如图2、26和27所示，该LCD装置可以包括第一基板301、栅线GL、第一栅电极GE1、第二栅电极GE2、第一存储电极751、存储线750、第二存储电极752、栅绝缘层311、第一半导体层321、第二半导体层322、第三半导体层323、欧姆接触层840、第一欧姆接触层321a、第二欧姆接触层321b、第三欧姆接触层322a、第四欧姆接触层322b、数据线DL、第一漏电极DE1、第一源电极SE1、第二漏电极DE2、第二源电极SE2、钝化层320、覆盖层391、滤色器354、第一子像素电极PE1、第二子像素电极PE2、第二基板302、光阻挡层376、外涂层722、公共电极330和液晶层333。
图26和27中示出的第一基板301、栅线GL、第一栅电极GE1、第二栅电极GE2、第一存储电极751、存储线750、第二存储电极752、栅绝缘层311、第一半导体层321、第二半导体层322、第一欧姆接触层321a、第二欧姆接触层321b、第三欧姆接触层322a、第四欧姆接触层322b、数据线DL、第一漏电极DE1、第一源电极SE1、第二漏电极DE2、第二源电极SE2、钝化层320、覆盖层391、滤色器354、第一子像素电极PE1、第二子像素电极PE2、第二基板302、光阻挡层376、外涂层722、公共电极330和液晶层333与以上参照图3和4描述的元件相同，因此关于其的描述将参考参照图3和4提供的描述。然而，第一、第二和第三半导体层321、322和323可以包括或可以不包括以上参照图8A和8B描述的杂质离子。
图26和27中示出的第一半导体层321和第二半导体层322连接到彼此。在实施方式中，第一半导体层321和第二半导体层322可以是一体的。
图26中示出的第一半导体层321和第三半导体层323连接到彼此。因此，第一、第二和第三半导体层321、322和323连接到彼此。在这样的示范性实施方式中，第一、第二和第三半导体层321、322和323可以是一体的。
图26中示出的第三半导体层323可以沿数据线DL设置。第三半导体层323和数据线DL可以具有彼此基本上相同的形状。
图26的欧姆接触层840和第一欧姆接触层321a连接到彼此。例如，欧姆接触层840和第一欧姆接触层321a是一体的。
图26的欧姆接触层840设置在第三半导体层323和数据线DL之间。欧姆接触层840和数据线DL可以具有基本上相同的形状。
如图26和图27所示，第一开关元件TFT1的第一半导体层321具有小于第二开关元件TFT2的第二半导体层322的厚度的厚度。在实施方式中，第一开关元件TFT1的沟道区域CA1的厚度t3可以小于第二开关元件TFT2的沟道区域CA2的厚度t4。例如，第一沟道区域CA1的厚度t3可以是第二沟道区域CA2的厚度t4的1/y倍。这里，“y”是大于或等于3的有理数。例如，第一沟道区域CA1的厚度t3可以是第二沟道区域CA2的厚度t4的1/3或更小。由于第一半导体层321和第二半导体层322之间的厚度差异，第一开关元件TFT1可以具有小于第二开关元件TFT2的阈值电压。因此，第一开关元件TFT1可以具有比第二开关元件TFT2高的电流驱动能力。
图28A、28B、29A、29B、30A、30B、31A、31B、32、33、34A、34B、35、36A、36B、37A和37B示出在制造图26和27的LCD装置的工艺的示范性实施方式的截面图。这里，图28A、29A、30A、31A、32、33、34A、36A和37A是关于图26的截面图，图28B、29B、30B、31B、34B、35、36B和37B是关于图27的截面图。
首先，如图6A、6B、7A和7B所示，栅线GL、第一栅电极GE1、存储线750、第一存储电极751、第二栅电极GE2、第二存储电极752和栅绝缘层311形成在在第一基板301之上。
随后，如图28A和28B所示，半导体材料420、杂质半导体材料450和源金属层480顺序地沉积在包括栅绝缘层311的第一基板301的整个表面之上。
随后，光致抗蚀剂PR涂覆在包括半导体材料420、杂质半导体材料450和源金属层480的第一基板301的整个表面之上。
随后，图案掩模M_p设置在光致抗蚀剂PR之上。图案掩模M_p具有光透射穿过其的透射区域TA、通过其防止光被透射的光阻挡区域BA以及光通过其部分地透射的第一和第二半透射区域HTA1和HTA2。第一和第二半透射区域HTA1和HTA2可以包括多个狭缝或多个半透明的层。在这样的示范性实施方式中，第一半透射区域HTA1的透射率比第二半透射区域HTA2的透射率高。因此，与透射穿过第二半透射区域HTA2的光的量相比，更大量的光可以透射穿过第一半透射区域HTA1。
随后，光例如紫外(UV)光通过图案掩模M_p被选择性地照射到光致抗蚀剂PR上，使得光致抗蚀剂PR被曝光。在曝光的光致抗蚀剂PR被显影的情况下，第一光致抗蚀剂图案PP1、第二光致抗蚀剂图案PP2和第三光致抗蚀剂图案PP3(每个具有彼此不同的厚度)形成在源金属层480之上，如图29A和29B所示。
第一光致抗蚀剂图案PP1设置在源金属层480的对应于图案掩模M_p的第一半透射区域HTA1的部分之上，第二光致抗蚀剂图案PP2设置在源金属层480的对应于图案掩模M_p的第二半透射区域HTA2的部分之上，第三光致抗蚀剂图案PP3设置在源金属层480的对应于图案掩模M_p的阻挡区域BA的部分之上。在示范性实施方式中，光致抗蚀剂PR的对应于图案掩模M_p的透射区域TA的部分被去除。
第二光致抗蚀剂图案PP2具有大于第一光致抗蚀剂图案PP1的厚度，第三光致抗蚀剂图案PP3具有大于第二光致抗蚀剂图案PP2的厚度。也就是说，第一光致抗蚀剂图案PP1具有最小的厚度，第三光致抗蚀剂图案PP3具有最大的厚度，第二光致抗蚀剂图案PP2具有大于第一光致抗蚀剂图案PP1的厚度并且小于第三光致抗蚀剂图案PP3的厚度的厚度。
随后，在第一、第二和第三光致抗蚀剂图案PP1、PP2和PP3用作掩模的情况下，源金属层480、杂质半导体材料450和半导体材料420被顺序地蚀刻。在这样的示范性实施方式中，如图30A和30B所示，交叠第一栅电极GE1的第一半导体层321、交叠第二栅电极GE2的第二半导体层322和交叉栅线GL的第三半导体层323形成在栅绝缘层311之上，第一杂质半导体图案841形成在第一半导体层321之上，第二杂质半导体图案842形成在第二半导体层322之上，欧姆接触层840形成在第三半导体层323之上，第一源漏图案561形成在第一杂质半导体图案841之上，第二源漏图案562形成在第二杂质半导体图案842之上，数据线DL形成在欧姆接触层840之上。
随后，如图31A所示，进行第一灰化工艺。在第一灰化工艺中，第一、第二和第三光致抗蚀剂图案PP1、PP2和PP3的部分被去除基本上相同的程度。在这样的示范性实施方式中，第一灰化工艺被进行直到具有最小厚度的第一光致抗蚀剂图案PP1被去除。也就是，当第一光致抗蚀剂图案PP1被去除时，第一灰化工艺结束。
由于第一光致抗蚀剂图案PP1被去除，所以其下的第一源漏图案561被暴露。在这样的示范性实施方式中，第二光致抗蚀剂图案PP2的一部分和第三光致抗蚀剂图案PP3的一部分通过第一灰化工艺去除，因此，第二光致抗蚀剂图案PP2的厚度和第三光致抗蚀剂图案PP3的厚度减小。在下文，灰化的第二光致抗蚀剂图案PP2被定义为“第一剩余图案PP2'”，灰化的第三光致抗蚀剂图案PP3被定义为“第二剩余图案PP3'”。第二剩余图案PP3'具有大于第一剩余图案PP2'的厚度。
随后，在第一剩余图案PP2'和第二剩余图案PP3'被用作掩模的情况下，第一源漏图案561通过蚀刻工艺被图案化，使得分别交叠第一半导体层321的相反的端部的第一漏电极DE1和第一源电极SE1形成在第一杂质半导体图案841之上，如图32所示。
随后，在第一剩余图案PP2'和第二剩余图案PP3'被用作掩模的情况下，第一杂质半导体图案841通过蚀刻工艺被图案化，使得第一欧姆接触层321a和第二欧姆接触层321b被形成，如图33所示。第一欧姆接触层321a设置在第一漏电极DE1和第一半导体层321之间，第二欧姆接触层321b设置在第一源电极SE1和第一半导体层321之间。
在示范性实施方式中，在对上述的第一杂质半导体图案841进行的蚀刻工艺中，第一半导体层321的在第一杂质半导体图案841下面的部分被去除。例如，第一半导体层321的对应于第一开关元件TFT1的沟道区域的部分被去除。
随后，如图34A和34B所示，进行第二灰化工艺。在第二灰化工艺中，第一剩余图案PP2'和第二剩余图案PP3'被去除基本上相同的程度。在这样的示范性实施方式中，第二灰化工艺被进行直到具有最小厚度的第一剩余图案PP2'被去除。也就是说，当第一剩余图案PP2'被去除时，第二灰化工艺结束。
由于第一剩余图案PP2'被去除，所以其下的第二源漏图案562被暴露。在示范性实施方式中，第二剩余图案PP3'的一部分通过第二灰化工艺去除，因此，第二剩余图案PP3'的厚度减小。在下文，灰化的第二剩余图案PP3'被定义为“第三剩余图案PP3"”。
随后，在第三剩余图案PP3"被用作掩模的情况下，第二源漏图案562通过蚀刻工艺被图案化，使得分别交叠第二半导体层322的相反的端部的第二漏电极DE2和第二源电极SE2形成在第二杂质半导体图案842之上，如图35所示。
随后，在第三剩余图案PP3"被用作掩模的情况下，第二杂质半导体图案842通过蚀刻工艺被图案化，使得第三欧姆接触层322a和第四欧姆接触层322b被形成，如图36B所示。第三欧姆接触层322a形成在第二漏电极DE2和第二半导体层322之间，第四欧姆接触层322b形成在第二源电极SE2和第二半导体层322之间。
在对第二杂质半导体图案842进行的上述的蚀刻工艺中，第二半导体层322的在第二杂质半导体图案842下面的部分被去除。在示范性实施方式中，第二半导体层322的对应于第二开关元件TFT2的沟道区域的部分被去除。在这样的示范性实施方式中，在对第二杂质半导体图案842进行的蚀刻工艺中，如图36A所示，第一半导体层321的一部分被进一步去除。例如，第一半导体层321的对应于第一开关元件TFT1的沟道区域的部分被进一步去除。因此，第一半导体层321的对应于第一开关元件TFT1的沟道区域的部分的厚度减小为小于第二半导体层322的对应于第二开关元件TFT2的沟道区域的部分的厚度t4。
随后，如图37A和37B所示，第三剩余图案PP3"被去除。第三剩余图案PP3"可以通过剥离溶液去除。剥离溶液可以包括碳酸亚乙酯(ethylene carbonate)。
随后，如图11A、11B、12A、12B、13A、13B、14A、14B、15A和15B所示，钝化层320、滤色器354、覆盖层391、第一接触孔CH1、第二接触孔CH2、第一子像素电极PE1和第二子像素电极PE2被形成。
图38示出另一个可选的示范性实施方式沿图2的线I-I'截取的截面图，图39示出另一个可选的示范性实施方式沿图2的线II-II'截取的截面图。
如图2、38和39所示，该LCD装置包括第一基板301、栅线GL、第一栅电极GE1、第二栅电极GE2、第一存储电极751、存储线750、第二存储电极752、栅绝缘层340、第一半导体层321、第二半导体层322、第一欧姆接触层321a、第二欧姆接触层321b、第三欧姆接触层322a、第四欧姆接触层322b、数据线DL、第一漏电极DE1、第一源电极SE1、第二漏电极DE2、第二源电极SE2、钝化层320、覆盖层391、滤色器354、第一子像素电极PE1、第二子像素电极PE2、第二基板302、光阻挡层376、外涂层722、公共电极330和液晶层333。
图38和39中示出的第一基板301、栅线GL、第一栅电极GE1、第二栅电极GE2、第一存储电极751、存储线750、第二存储电极752、第一半导体层321、第二半导体层322、第一欧姆接触层321a、第二欧姆接触层321b、第三欧姆接触层322a、第四欧姆接触层322b、数据线DL、第一漏电极DE1、第一源电极SE1、第二漏电极DE2、第二源电极SE2、钝化层320、覆盖层391、滤色器354、第一子像素电极PE1、第二子像素电极PE2、第二基板302、光阻挡层376、外涂层722、公共电极330和液晶层333与以上参照图3和4描述的对应元件相同，因此关于其的描述将参考参照图3和4及有关描述。然而，图38和39中示出的第一和第二半导体层321和322可以包括或可以不包括以上参照图8A和8B描述的杂质离子。
交叠第一开关元件TFT1的第一半导体层321的栅绝缘层340具有比交叠第二开关元件TFT2的第二半导体层322的栅绝缘层340的厚度小的厚度。在示范性实施方式中，栅绝缘层340的对应于第一开关元件TFT1的沟道区域的部分的厚度t5小于栅绝缘层340的对应于第二开关元件TFT2的沟道区域的部分的厚度t6(t5<t6)。
栅绝缘层340可以包括第一绝缘层341和第二绝缘层342。
上述的厚度t5可以定义为第一栅电极GE1和交叠第一栅电极GE1的第一半导体层321之间的第一绝缘层341的厚度，上述的厚度t6可以定义为在第二栅电极GE2和交叠第二栅电极GE2的第二半导体层322之间的两个绝缘层(也就是，第一绝缘层341和第二绝缘层342)的总厚度。例如，厚度t5是厚度t6的1/z倍。如这里所用的，z是大于或等于2的有理数。
如图38和39所示，第一绝缘层341设置在栅线GL、第一栅电极GE1、第二栅电极GE2、第一存储电极751、第二存储电极752和存储线750之上。在这样的示范性实施方式中，第一绝缘层341设置在包括栅线GL、第一栅电极GE1、第二栅电极GE2、第一存储电极751、第二存储电极752和存储线750的第一基板301的整个表面之上。第一绝缘层341可以包括硅氮化物(SiNx)或硅氧化物(SiOx)，或由硅氮化物(SiNx)或硅氧化物(SiOx)形成。第一绝缘层341可以具有包括至少两个绝缘层的多层结构，该至少两个绝缘层具有不同的物理性质。
第二绝缘层342设置在第一绝缘层341之上。第二绝缘层342具有开口900，开口900对应于第一开关元件TFT1的沟道区域。对应于第一开关元件TFT1的沟道区域的第一半导体层321通过开口900接触第一绝缘层341。在这样的示范性实施方式中，第一半导体层321的整个部分可以设置在开口900内，并且可选地，第一半导体层321的对应于第一开关元件TFT1的沟道区域的部分可以设置在开口900内。
第二绝缘层342包括具有不同于第一绝缘层341的蚀刻比率(etching ratio)的蚀刻比率的材料或由该材料形成。第二绝缘层342可以包括上述的硅氮化物(SiNx)或硅氧化物(SiOx)，或由上述的硅氮化物(SiNx)或硅氧化物(SiOx)形成。
对应于第二开关元件TFT2的沟道区域的第二半导体层322设置在第二绝缘层342之上。
由于栅绝缘层340的厚度差异，第一开关元件TFT1可以具有小于第二开关元件TFT2的阈值电压的阈值电压。因此，第一开关元件TFT1可以具有比第二开关元件TFT2高的电流驱动能力。
第一绝缘层341和第二绝缘层342可以具有彼此不同的厚度。在示范性实施方式中，第一绝缘层341可以具有小于第二绝缘层342的厚度的厚度。在可选的示范性实施方式中，第二绝缘层342可以具有小于第一绝缘层341的厚度的厚度。
图40A、40B、41A、41B、42A和42B示出制造图38和39的LCD装置的工艺的示范性实施方式的截面图。这里，图40A、41A和42A是关于图38的截面图，图40B、41B和42B是关于图39的截面图。
首先，如图6A和6B所示，栅线GL、第一栅电极GE1、存储线750、第一存储电极751、第二栅电极GE2和第二存储电极752形成在第一基板301之上。
随后，如图40A和40B所示，第一绝缘层341和第二绝缘层342顺序地沉积在包括栅线GL、第一栅电极GE1、存储线750、第一存储电极751、第二栅电极GE2和第二存储电极752的第一基板301的整个表面之上。
随后，尽管未示出，但是光致抗蚀剂涂覆在包括第一绝缘层341和第二绝缘层342的第一基板301的整个表面之上。
随后，光致抗蚀剂被曝光和显影，使得光致抗蚀剂图案PP形成在第二绝缘层342之上，如图41A和41B所示。
随后，在光致抗蚀剂图案PP被用作掩模的情况下，第二绝缘层342的一部分通过蚀刻工艺去除，使得开口900被限定。
随后，尽管未示出，但是光致抗蚀剂图案PP被去除。
随后，尽管未示出，但是半导体材料和杂质半导体材料顺序地沉积在包括栅绝缘层340的第一基板301的整个表面之上。
随后，半导体材料和杂质半导体材料通过光刻工艺和蚀刻工艺被图案化，使得交叠第一栅电极GE1的第一半导体层321形成在第一绝缘层341之上，交叠第二栅电极GE2的第二半导体层322形成在第二绝缘层342之上，第一杂质半导体图案841形成在第一半导体层321之上，第二杂质半导体图案842形成在第二半导体层322之上，如图42A和42B所示。
随后，如图9A、9B、10A、10B、11A、11B、12A、12B、13A、13B、14A、14B、15A和15B所示，第一漏电极DE1、第一源电极SE1、第二漏电极DE2、第二源电极SE2、第一欧姆接触层321a、第二欧姆接触层321b、第三欧姆接触层322a、第四欧姆接触层322b、钝化层320、滤色器354、覆盖层391、第一接触孔CH1、第二接触孔CH2、第一子像素电极PE1和第二子像素电极PE2被形成。
图43示出另一可选的示范性实施方式沿图2的线I-I'截取的截面图，图44示出另一可选的示范性实施方式沿图2的线II-II'截取的截面图。
如图2、43和44所示，该LCD装置包括第一基板301、栅线GL、第一栅电极GE1、第二栅电极GE2、第一存储电极751、存储线750、第二存储电极752、第一栅绝缘层311、第二栅绝缘层312、第一半导体层321、第二半导体层322、第一欧姆接触层321a、第二欧姆接触层321b、第三欧姆接触层322a、第四欧姆接触层322b、数据线DL、第一漏电极DE1、第一源电极SE1、第二漏电极DE2、第二源电极SE2、钝化层320、覆盖层391、滤色器354、第一子像素电极PE1、第二子像素电极PE2、第二基板302、光阻挡层376、外涂层722、公共电极330和液晶层333。
图43和44中示出的第一基板301、栅线GL、第一栅电极GE1、第二栅电极GE2、第一存储电极751、存储线750、第二存储电极752、第一半导体层321、第二半导体层322、第一欧姆接触层321a、第二欧姆接触层321b、第三欧姆接触层322a、第四欧姆接触层322b、数据线DL、第一漏电极DE1、第一源电极SE1、第二漏电极DE2、第二源电极SE2、钝化层320、覆盖层391、滤色器354、第一子像素电极PE1、第二子像素电极PE2、第二基板302、光阻挡层376、外涂层722、公共电极330和液晶层333与以上参照图3和4描述的对应元件相同，因此关于其的描述将参考参照图3和4及有关描述。然而，图43和44中示出的第一和第二半导体层321和322可以包括或可以不包括以上参照图8A和8B描述的杂质离子。
如图44所示，第二栅绝缘层312设置在第一栅绝缘层311和第二半导体层322之间。例如，第二栅绝缘层312设置在第一栅绝缘层311和第二半导体层322的与第二开关元件TFT2的沟道区域相对应的部分之间。第二栅绝缘层312包括具有与第一栅绝缘层311的蚀刻比率不同的蚀刻比率的材料或由该材料形成。
交叠第一开关元件TFT1的第一半导体层321的第一栅绝缘层311具有比交叠第二开关元件TFT2的第二半导体层322的绝缘层(第一栅绝缘层311和第二栅绝缘层312)的厚度小的厚度。在示范性实施方式中，第一栅绝缘层311的对应于第一开关元件TFT1的沟道区域的部分的厚度t7小于绝缘层(第一栅绝缘层311和第二栅绝缘层312)的对应于第二开关元件TFT2的沟道区域的部分的厚度t8(t7<t8)。例如，厚度t7是厚度t8的1/z倍。如这里所用的，“z”是大于或等于2的有理数。
厚度t7可以定义为第一栅电极GE1和交叠第一栅电极GE1的第一半导体层321之间的第一栅绝缘层311的厚度，厚度t8可以定义为在第二栅电极GE2和交叠第二栅电极GE2的第二半导体层322之间的两个绝缘层(也就是，第一栅绝缘层311和第二栅绝缘层312)的总厚度。
第二半导体层322的对应于第二开关元件TFT2的沟道区域的部分设置在第二栅绝缘层312之上。
由于绝缘层的厚度差异，第一开关元件TFT1可以具有小于第二开关元件TFT2的阈值电压的阈值电压。因此，第一开关元件TFT1可以具有比第二开关元件TFT2高的电流驱动能力。
第一栅绝缘层311和第二栅绝缘层312可以具有彼此不同的厚度。在示范性实施方式中，第一栅绝缘层311可以具有小于第二栅绝缘层312的厚度的厚度。在可选的示范性实施方式中，第二栅绝缘层312可以具有小于第一栅绝缘层311的厚度的厚度。
第一栅绝缘层311和第二栅绝缘层312可以包括与以上关于图3描述的栅绝缘层311中包括的材料相同的材料，或由与以上关于图3描述的栅绝缘层311中包括的材料相同的材料形成。
图45A、45B、46、47A、47B、48A和48B示出制造图43和44的LCD装置的工艺的示范性实施方式的截面图。这里，图45A、47A和48A是关于图43的截面图，图45B、46、47B和48B是关于图44的截面图。
首先，如图6A和6B所示，栅线GL、第一栅电极GE1、存储线750、第一存储电极751、第二栅电极GE2和第二存储电极752形成在第一基板301之上。
随后，如图45A和45B所示，第一栅绝缘层311和绝缘材料899顺序地沉积在包括栅线GL、第一栅电极GE1、存储线750、第一存储电极751、第二栅电极GE2和第二存储电极752的第一基板301的整个表面之上。
随后，尽管未示出，但是光致抗蚀剂涂覆在包括栅绝缘层311和绝缘材料899的第一基板301的整个表面之上。
随后，光致抗蚀剂被曝光和显影，因此光致抗蚀剂图案PP形成在绝缘材料899上，如图46所示。
随后，在光致抗蚀剂图案PP用作掩模的情况下，绝缘材料899通过蚀刻工艺被图案化，使得第二栅绝缘层312形成在第二栅电极GE2上，如图47A和47B所示。
随后，尽管未示出，但是光致抗蚀剂图案PP被去除。
随后，尽管未示出，但是半导体材料和杂质半导体材料顺序地沉积在包括第一栅绝缘层311和第二栅绝缘层312的第一基板301的整个表面之上。
随后，半导体材料和杂质半导体材料通过光刻工艺和蚀刻工艺被图案化，使得交叠第一栅电极GE1的第一半导体层321形成在第一栅绝缘层311之上，交叠第二栅电极GE2的第二半导体层322形成在第二栅绝缘层312之上，第一杂质半导体图案841形成在第一半导体层321之上，第二杂质半导体图案842形成在第二半导体层322之上，如图48A和48B所示。
随后，如图9A、9B、10A、10B、11A、11B、12A、12B、13A、13B、14A、14B、15A和15B所示，第一漏电极DE1、第一源电极SE1、第二漏电极DE2、第二源电极SE2、第一欧姆接触层321a、第二欧姆接触层321b、第三欧姆接触层322a、第四欧姆接触层322b、钝化层320、滤色器354、覆盖层391、第一接触孔CH1、第二接触孔CH2、第一子像素电极PE1和第二子像素电极PE2被形成。
图49示出另一可选的示范性实施方式沿图2的线I-I'截取的截面图，图50示出另一可选的示范性实施方式沿图2的线II-II'截取的截面图。
如图2、49和50所示，该LCD装置包括第一基板301、栅线GL、第一栅电极GE1、第二栅电极GE2、子栅电极sGE、第一存储电极751、存储线750、第二存储电极752、栅绝缘层311、第一半导体层321、第二半导体层322、第一欧姆接触层321a、第二欧姆接触层321b、第三欧姆接触层322a、第四欧姆接触层322b、数据线DL、第一漏电极DE1、第一源电极SE1、第二漏电极DE2、第二源电极SE2、钝化层320、覆盖层391、滤色器354、第一子像素电极PE1、第二子像素电极PE2、第二基板302、光阻挡层376、外涂层722、公共电极330和液晶层333。
图49和50中示出的第一基板301、栅线GL、第一栅电极GE1、第二栅电极GE2、第一存储电极751、存储线750、第二存储电极752、栅绝缘层311、第一半导体层321、第二半导体层322、第一欧姆接触层321a、第二欧姆接触层321b、第三欧姆接触层322a、第四欧姆接触层322b、数据线DL、第一漏电极DE1、第一源电极SE1、第二漏电极DE2、第二源电极SE2、钝化层320、覆盖层391、滤色器354、第一子像素电极PE1、第二子像素电极PE2、第二基板302、光阻挡层376、外涂层722、公共电极330和液晶层333与以上参照图3和4描述的对应元件相同，因此关于其的描述将参考参照图3和4及有关的描述。然而，图49和50中示出的第一和第二半导体层321和322可以包括或可以不包括以上参照图8A和8B描述的杂质离子。
第一开关元件TFT1包括第一半导体层321、第一栅电极GE1、子栅电极sGE、第一漏电极DE1和第一源电极SE1。
子栅电极sGE设置在第一半导体层321之上。在示范性实施方式中，子栅电极sGE设置在第一半导体层321的对应于第一开关元件TFT1的沟道区域的部分之上。
子栅电极sGE具有比第一开关元件TFT1的第一半导体层321的功函数小的功函数。在这样的示范性实施方式中，子栅电极sGE可以具有比第二开关元件TFT2的第二半导体层322的功函数大的功函数。
由于子栅电极sGE的功函数减小，所以积累层更容易地形成在第一半导体层321的对应于第一开关元件TFT1的沟道区域的部分上。积累层减小第一开关元件TFT1的阈值电压。另一方面，随着子栅电极sGE的功函数增大，耗尽层更容易地形成在第一半导体层321的对应于第一开关元件TFT1的沟道区域的部分上。耗尽层提高第一开关元件TFT1的阈值电压。
在示范性实施方式中，图49中示出的第一半导体层321可以包括非晶铟镓锌氧化物(IGZO)。在可选的示范性实施方式中，图49中示出的第一半导体层321可以包括非晶铟镓锌氧化物(IGZO)和非晶氮化铟镓锌氧化物(a-IGZO:N)。在这样的示范性实施方式中，非晶氮化铟镓锌氧化物(a-IGZO:N)可以设置在非晶铟镓锌氧化物(IGZO)之上。在这样的示范性实施方式中，在非晶氮化铟镓锌氧化物(a-IGZO:N)当中，非晶铟镓锌氧化物(IGZO)可以位于第一开关元件TFT1的沟道部分处。
偏置电压可以外部地施加到或可以不被施加到子栅电极sGE。换句话说，子栅电极sGE可以连接到供应偏置电压的外电源。然而，在可选的示范性实施方式中，子栅电极sGE可以处于浮置状态。
在示范性实施方式中，第二开关元件TFT2不包括子栅电极sGE。
包括具有比第一半导体层321小的功函数的子栅电极sGE的第一开关元件TFT1可以具有小于第二开关元件TFT2的阈值电压。因此，第一开关元件TFT1可以具有比第二开关元件TFT2高的电流驱动能力。
子栅电极sGE可以在形成第一、第二、第三和第四欧姆接触层321a、321b、322a和322b之后形成。在示范性实施方式中，子栅电极sGE可以在以上参照图10A和10B描述的工艺和以上参照图11A和11B描述的工艺之间制作。在示范性实施方式中，栅金属层形成在包括第一漏电极DE1、第一源电极SE1、第二漏电极DE2和第二源电极SE2的第一基板301的整个表面之上。随后，栅金属层通过光刻工艺和蚀刻工艺被图案化，使得子栅电极sGE形成在对应于第一开关元件TFT1的沟道区域的第一半导体层321之上。
栅金属层可以包括栅线GL中包括的材料或由栅线GL中包括的材料形成。
在实施方式，LCD装置的可选的示范性实施方式可以包括具有彼此不同的W/L比率的第一开关元件TFT1和第二开关元件TFT2。在实施方式中，第一开关元件TFT1可以具有比第二开关元件TFT2大的W/L比率。例如，第一开关元件TFT1的W/L比率可以为第二开关元件TFT2的W/L比率的至少两倍。由于两者之间的W/L比率差异，第一开关元件TFT1可以具有比第二开关元件TFT2低的阈值电压。因此，第一开关元件TFT1可以具有比第二开关元件TFT2高的电流驱动能力。
上述的W/L比率指的是对应开关元件的沟道区域的宽度W与沟道区域的长度L的比率W/L。例如，第一开关元件TFT1的W/L比率指的是第一开关元件TFT1的沟道区域的宽度与其沟道区域的长度L的比率，第二开关元件TFT2的W/L比率指的是第二开关元件TFT2的沟道区域的宽度与其沟道区域的长度L的比率。
图51示出LCD装置的可选示范性实施方式的平面图，该LCD装置包括对应于图1的像素电路的像素构造。
如图51所示，第二源电极SE2可以具有U形状。在这样的示范性实施方式中，第二源电极SE2的突出部分面向第二子像素电极PE2。
与图51中示出的其它元件有关的描述将参考与以上参照图3和4描述的元件、以上参照图18和19描述的元件、以上参照图26和27描述的元件、以上参照图38和39描述的元件、以上参照图43和44描述的元件或以上参照图49和50描述的元件有关的描述。
图52示出LCD装置的另一个可选示范性实施方式的平面图，该LCD装置包括对应于图1的像素电路的像素构造。
如图52所示，第一开关元件TFT1和第一子像素电极PE1之间的连接部分设置在栅线GL和第一子像素电极PE1之间。换句话说，第一接触孔CH1限定在栅线GL和第一子像素电极PE1之间。此外，第二开关元件TFT2和第二子像素电极PE2之间的连接部分设置在栅线GL和第一子像素电极PE1之间。换句话说，第二接触孔CH2限定在栅线GL和第一子像素电极PE1之间。
第二接触孔CH2可以交叠或可以不交叠第一存储电极751。
与图52中示出的其它元件有关的描述将参考与以上参照图3和4描述的元件、以上参照图18和19描述的元件、以上参照图26和27描述的元件、以上参照图38和39描述的元件、以上参照图43和44描述的元件或以上参照图49和50描述的元件有关的描述。
第一开关元件TFT1包括第一栅电极GE1、连接到数据线DL的第一电极和连接到第一子像素电极PE1的第二电极。根据施加到数据线DL的电压，第一开关元件TFT1的第一电极可以用作源电极，或者第一开关元件TFT1的第二电极可以用作源电极。例如，在施加到数据线DL的电压是比公共电压Vcom高的正电压的情况下，施加到第一开关元件TFT1的第一电极的电压比施加到第一开关元件TFT1的第二电极的电压高，在这样的示范性实施方式中，第一开关元件TFT1的第一电极是漏电极，第一开关元件TFT1的第二电极是源电极。另一方面，在施加到数据线DL的电压是大于公共电压Vcom的负电压的情况下，施加到第一开关元件TFT1的第一电极的电压小于施加到第一开关元件TFT1的第二电极的电压，在这样的示范性实施方式中，第一开关元件TFT1的第一电极是源电极，第一开关元件TFT1的第二电极是漏电极。
同样地，第二开关元件TFT2包括第二栅电极GE2、连接到第一子像素电极PE1的第一电极和连接到第二子像素电极PE2的第二电极。因此，根据施加到第一子像素电极PE1的电压，第二开关元件TFT2的第一电极可以用作源电极，或者第二开关元件TFT2的第二电极可以用作源电极。关于其的描述将参考与以上描述的第一开关元件TFT1有关的描述。
在以上描述的所有的示范性实施方式中，尽管未示出，但是半导体层和欧姆接触层进一步设置在栅绝缘层311和数据线DL之间，半导体层和欧姆接触层进一步设置在第一漏电极DE1和栅绝缘层311之间，半导体层和欧姆接触层进一步设置在第一源电极SE1和栅绝缘层311之间，半导体层和欧姆接触层进一步设置在第二漏电极DE2和栅绝缘层311之间，半导体层和欧姆接触层进一步设置在第二源电极SE2和栅绝缘层311之间。在这样的示范性实施方式中，上述的第一、第二和第三半导体层321、322和323以及半导体层中的对应一个(未示出)可以是一体的，第一至第四欧姆接触层321a至322b、欧姆接触层840以及欧姆接触层中的对应一个(未示出)可以是一体的。
图53示出曲线图，示出图1的第一开关元件和第二开关元件的电流驱动能力之间的差异。
图53、54、55、56、57、58、59A、59B、60A、60B和数学公式1至11示出其中负数据电压被施加到数据线DL的示例。也就是说，第一开关元件TFT1的第一电极(即连接到数据线DL的电极)是漏电极，第一开关元件TFT1的第二电极(即连接到第一子像素电极PE1的电极)是源电极。同样地，第二开关元件TFT2的第一电极(即连接到第一子像素电极PE1的电极)是漏电极，第二开关元件TFT2的第二电极(即连接到第二子像素电极PE2的电极)是源电极。
在图53中，x轴表示对应开关元件的漏源电压VDS，y轴表示对应开关元件的漏源电流IDS。由实线表示的第一特性曲线①表示第一开关元件TFT1的基于其漏源电压VDS的漏源电流IDS，由虚线表示的第二特性曲线②表示第二开关元件TFT2的基于其漏源电压VDS的漏源电流IDS。
参照图53，证实了，根据相同水平的漏源电压VDS，第一开关元件TFT1的漏源电流IDS比第二开关元件TFT2的漏源电流IDS高。换句话说，第一开关元件TFT1的电流驱动能力比第二开关元件TFT2的电流驱动能力高。因此，即使第一开关元件TFT1的漏源电压(Vdata-VHigh)低于第二开关元件TFT2的漏源电压(VHigh-VLow)，第一开关元件TFT1可以产生具有与第二开关元件TFT2的漏源电流IDS相同的水平的漏源电流IDS。如这里所用的，第一开关元件TFT1的漏源电压(Vdata-VHigh)指的是第一开关元件TFT1的漏电极和源电极之间的电压差，并可以定义为数据电压Vdata和第一子像素电压VHigh之间的差异。此外，第二开关元件TFT2的漏源电压(VHigh-VLow)指的是第二开关元件TFT2的漏电极和源电极之间的电压差，并可以定义为第一子像素电压VHigh和第二子像素电压VLow之间的差异。
在第一开关元件TFT1工作在线性区域的情况下，第一开关元件TFT1的漏源电流IDS(High)可以如以下的数学公式1定义。
[数学公式1]
IDS(High)＝βHigh[(Vgate-VPixel(High)-Vt(High)-ΔVAsym-ηHigh(Vdata-VPixel(High)))(Vdata-VPixel(High))-(Vdata-VPixel(High))2/2]
在数学公式1中，“βHigh”表示第一开关元件TFT1的贝塔常数，“Vgate”表示施加到第一开关元件TFT1的栅电极的栅极高电压，“Vt(High)”表示第一开关元件TFT1的阈值电压，“ηHigh”表示大于或等于0并且小于或等于1的有理数，“Vdata”表示数据线的数据电压，“Vpixel(High)”表示第一子像素电压。
在第二开关元件TFT2工作在线性区域的情况下，第二开关元件TFT2的漏源电流IDS(Low)可以如以下的数学公式2定义。
[数学公式2]
IDS(Low)＝βLow[(Vgate-VPixel(Low)-Vt(Low)-ηLow(VPixel(High)-VPixel(Low)))(VPixel(High)-VPixel(Low))-(Vdata-VPixel(Low))2/2]
在数学公式2中，“βLow”表示第二开关元件TFT2的贝塔常数，“Vt(Low)”表示第二开关元件TFT2的阈值电压，“ηLow”表示大于或等于0并且小于或等于1的有理数，“Vpixel(Low)”表示第二子像素电压。这里，“ηHigh”和“ηLow”可以具有相同的值，但是在可选的示范性实施方式中，“ηHigh”和“ηLow”可以具有彼此不同的值。
在数学公式1和2中，在“ηHigh”和“ηLow”是拟合参数的情况下，“βHigh”和“βLow”可以分别如以下的数学公式3和4定义。
[数学公式3]
βHigh＝(μeff(High)CGate(High))(WHigh/LHigh)
在数学公式3中，“μeff(High)”表示第一开关元件TFT1的载流子的有效迁移率，“CGate(High)”表示交叠第一开关元件TFT1的半导体层的栅绝缘层的电容，“WHigh”表示第一开关元件TFT1的沟道区域的宽度，“LHigh”表示第一开关元件TFT1的沟道区域的长度。
[数学公式4]
βLow＝(μeff(Low)CGate(Low))(WLow/LLow)
在数学公式4中，“μeff(Low)”表示第二开关元件TFT2的载流子的有效迁移率，“CGate(Low)”表示交叠第二开关元件TFT2的半导体层的栅绝缘层的电容，“WLow”表示第二开关元件TFT2的沟道区域的宽度，“LLow”表示第二开关元件TFT2的沟道区域的长度。
在第二开关元件TFT2工作在饱和区的情况下，第二开关元件TFT2的漏源电流IDS(Low)可以如以下的数学公式5定义。
[数学公式5]
IDS(Low)＝βLow[(Vgate-VPixel(Low)-Vt(Low)-ηLow(VPixel(High)-VPixel(Low)))2/2]
在数学公式5中，假定第一开关元件TFT1的漏源电流和第二开关元件TFT2的漏源电流具有彼此相同的水平。因此，根据第一开关元件TFT1的反冲电压(kick-back voltage)和物理和/或数学的假定，第一子像素电压可以如以下的数学公式6定义。
[数学公式6]
在数学公式6中，“VKB(High)”表示第一开关元件TFT1的反冲电压，其可以如以下的数学公式7定义。
[数学公式7]
在数学公式7中，“Cgs(High)”表示形成在第一开关元件TFT1的栅电极和源电极之间的寄生电容器的电容，“Cgd(Low)”表示形成在第二开关元件TFT2的栅电极和漏电极之间的寄生电容器的电容，“Clc(High)”表示第一液晶电容器的电容，“Cst”表示第一存储电容器的电容，“ΔVgs”表示栅极高电压和栅极低电压之间的电压差。
图54示出曲线图，示出根据半导体层的杂质离子浓度的开关元件的栅源电压和漏源电流的特性。
在图54中，x轴表示开关元件的栅源电压VGS，y轴表示开关元件的漏源电流IDS。
如图54所示，随着半导体层的杂质离子浓度增大，产生更高的漏源电流IDS，即使具有相对低电压水平的栅源电压VGS被施加。例如，如图54所示，根据包括具有最高杂质离子浓度的半导体层的第一开关元件TFT1的特性曲线③，根据约1.15[V]的栅源电压VGS产生约-5.5[A]的漏源电流IDS。另一方面，根据包括具有最低杂质离子浓度的半导体层的第二开关元件TFT2的特性曲线④，根据约6.75[V]的栅源电压VGS产生约-5.5[A]的漏源电流IDS。
这里，对应于特性曲线③的半导体层可以是以上参照图3描述的第一半导体层321，对应于特性曲线④的半导体层可以是以上参照图4描述的第二半导体层322。
图55示出曲线图，示出根据半导体层的杂质离子浓度的开关元件的阈值电压的特性。
在图55中，x轴表示半导体层的杂质离子浓度，y轴表示开关元件的阈值电压Vt。
参照图55，已证实，在半导体层的杂质离子浓度增大至到达预定值(例如1.0E+16)的情况下，开关元件的阈值电压Vt迅速地减小。因此，包括在第一开关元件TFT1中的第一半导体层321的杂质离子浓度可以设定在第一区域S1中，包括在第二开关元件TFT2中的第二半导体层322的杂质离子浓度可以设定在第二区域S2中。
在示范性实施方式中，图54和55中示出的半导体层包括包含氢的非晶硅(a-Si:H)。
图56示出曲线图，示出根据半导体层的自沟道区域的垂直距离的杂质离子浓度。
在图56中，x轴表示从半导体层和对应于沟道区域的栅绝缘层之间的界面到半导体层的预定点的垂直距离“x”，y轴表示根据该垂直距离的半导体层的杂质离子“N(X)”的浓度(或“电子密度”)。这里，该垂直距离可以由从上述的界面朝向半导体层的上表面延伸的法向矢量表示。
参照图56，已证实，随着自界面的距离增大预定距离th，与界面间隔预定距离th的半导体层的杂质离子浓度迅速地减小。
在图56中，“td”表示耗尽区的宽度，“n”表示本征半导体的杂质离子浓度，“n-”表示比本征半导体层的杂质离子浓度高的杂质离子浓度。
图3中示出的第一半导体层321和第二半导体层322具有如图56所示的瞬变(transient)杂质离子浓度。
包括具有这样的瞬变杂质离子浓度的半导体层的开关元件的界面电压Ψs(即半导体层和栅绝缘层之间的界面电压)可以定义为以下的数学公式8。
[数学公式8]
在数学公式8中，“εAL”表示半导体层的介电常数，“q”表示电子电荷的量，“n”和“n-”表示半导体层的杂质离子浓度(掺杂浓度)，“x”表示垂直距离。
当界面电压如上所述定义时，开关元件的阈值电压Vt可以如以下的数学公式9定义。
[数学公式9]
在数学公式9中，“VFB”表示平带电压，“Cox”表示栅绝缘层的电容。
在数学公式8和9中，“td”可以如以下的数学公式10定义。
[数学公式10]
在这样的示范性实施方式中，标称开关元件的阈值电压可以如以下的数学公式11定义。如这里所用的，标称开关元件指的是包括具有恒定杂质离子浓度而与垂直距离无关的半导体层的理想开关元件，而不是以上参照图56描述的瞬变杂质离子浓度。例如，标称开关元件的半导体层可以具有“n-”的恒定杂质离子浓度而与其垂直距离无关。
[数学公式11]
图57示出曲线图，示出根据半导体层的杂质离子浓度的标称开关元件的阈值电压，图57中示出的特性曲线基于数学公式11。
在图57中，x轴表示半导体层的杂质离子浓度，y轴表示标称开关元件的阈值电压Vt。
图58示出曲线图，示出根据半导体层的厚度的开关元件的栅源电压和漏源电流的特性。
在图58中，x轴表示开关元件的栅源电压VGS，y轴表示开关元件的漏源电流IDS，框中的值表示半导体层的厚度。
图59A和59B示出曲线图，示出LCD装置的示范性实施方式的效果。
如图59A所示，当栅信号GS保持栅极高电压时，第一开关元件TFT1和第二开关元件TFT2导通，并且在这样的示范性实施方式中，第一子像素电压Vpx1和第二子像素电压Vpx2根据从数据线DL施加到像素的第一数据电压Vdata1(具有64灰度级的数据电压)产生。
第一基准电压Vref1表示根据上述的第一数据电压Vdata1要被施加到第一子像素电极PE1的电压，第二基准电压Vref2表示根据上述的第一数据电压Vdata1要被施加到第二子像素电极PE2的电压。
如图59A所示，第一子像素电压Vpx1具有与第一基准电压Vref1基本上相同的电压电平，第二子像素电压Vpx2具有与第二基准电压Vref2基本上相同的电压电平。因此，LCD装置的示范性实施方式的第一开关元件TFT1和第二开关元件TFT2可以适当地划分具有高灰度级的数据电压以施加划分的数据电压到第一子像素电极PE1和第二子像素电极PE2。
如图59B所示，当栅信号GS保持栅极高电压时，第一开关元件TFT1和第二开关元件TFT2导通，并且在这样的示范性实施方式中，第一子像素电压Vpx11和第二子像素电压Vpx22根据从数据线DL施加到像素的第二数据电压Vdata2(具有8灰度级的数据电压)产生。
第一基准电压Vref11表示根据第二数据电压Vdata2要被施加到第一子像素电极PE1的电压，第二基准电压Vref22表示根据第二数据电压Vdata2要被施加到第二子像素电极PE2的电压。
如图59B所示，第一子像素电压Vpx11具有与第一基准电压Vref11基本上相同的电压电平，第二子像素电压Vpx22具有与第二基准电压Vref22基本上相同的电压电平。因而，LCD装置的示范性实施方式的第一开关元件TFT1和第二开关元件TFT2可以适当地划分具有低灰度级的数据电压以提供划分的电压到第一子像素电极PE1和第二子像素电极PE2。
图60A和60B示出LCD装置的示范性实施方式的另一个效果。
如图60A所示，具有中间灰度级的图像911和具有最高灰度级的图像912可以一起显示在LCD装置的示范性实施方式的显示屏幕925上。具有中间灰度级的图像911指的是具有中间亮度的图像，具有最高灰度级的图像912指的是具有最高亮度的图像，例如白色灰度级。
在图60B中，“V1”表示LCD装置的示范性实施方式的存储电压(即第一存储电压或第二存储电压)，“V2”表示常规LCD装置的存储电压。
常规LCD装置的存储电极直接连接到数据线DL。因此，存储电压根据施加到像素的数据电压的极性显著地改变。例如，如图60B所示，约200[mV]的电压降(IR降)可以发生在存储电压中。因此，在具有中间灰度级的图像911和具有最高灰度级的图像912如图60A所示在一起显示的情况下，在与其上具有最高灰度级的图像912被显示的区域直接紧挨地设置的区域中的像素显示具有靠近白色灰度级的灰度级的图像，而不是中间灰度级。也就是说，在区域中的像素显示不正确的图像。因此，在区域中显示的图像的亮度和在区域中显示的图像的亮度可以彼此不同，使得水平串扰可能发生。
另一方面，在示范性实施方式中，即使第一开关元件TFT1和第二开关元件TFT2导通，数据线DL和存储电极(即第一存储电极和第二存储电极)没有直接连接到彼此。也就是说，第一存储电容器Cst1设置在数据线DL和第一存储电极751之间，第二存储电容器Cst2设置在数据线DL和第二存储电极752之间。因此，即使施加到像素的数据电压的极性变化，存储电压(即第一存储电压和第二存储电压)的变化可以显著地减小。因此，LCD装置的示范性实施方式可以抑制水平串扰的发生。
图61示出在LCD装置的另一个示范性实施方式中提供的像素的等效电路图。
如图61所示，像素包括第一开关元件TFT1、第二开关元件TFT22、第一子像素电极PE1、第二子像素电极PE2、第一液晶电容器Clc1、第二液晶电容器Clc2、第一存储电容器Cst1以及第二存储电容器Cst2。
图61中示出的第一开关元件TFT1、第一子像素电极PE1、第二子像素电极PE2、第一液晶电容器Clc1、第二液晶电容器Clc2、第一存储电容器Cst1和第二存储电容器Cst2与图1的对应元件相同，因此关于图61的元件的描述将参考图1和有关描述。
图61的第二开关元件TFT22连接到栅线GL、第一子像素电极PE1和第二子像素电极PE2。第二开关元件TFT22被从栅线GL施加的栅信号控制，并连接在第一子像素电极PE1和第二子像素电极PE2之间。第二开关元件TFT22通过栅信号的栅极高电压导通，并在导通时将从第一子像素电极PE1施加的数据电压施加到第二子像素电极PE2。第二开关元件TFT22通过栅信号的栅极低电压关闭。
图61的第二开关元件TFT22是包括至少一个浮置电极的开关元件。因此，第二开关元件TFT22可以具有比第一开关元件TFT1低的电流驱动能力。当其他的条件相同时，包括浮置电极FE的第二开关元件TFT22的电流驱动能力小于第一开关元件TFT1的电流驱动能力。
图61的像素电路可以通过在下文描述的像素构造实现。在下文，将描述对应于图62中示出的像素电路的像素构造。
图62示出LCD装置的示范性实施方式的平面图，该LCD装置包括对应于图61的像素电路的像素构造，图63示出沿图62的线II-II’截取的截面图。
沿图62的线I-I'截取的截面图与图3的截面图相同。
如图62和63所示，第二开关元件TFT22包括第二栅电极GE2、第二漏电极DE2、第二源电极SE2、浮置电极FE和第二半导体层322。
第二开关元件TFT22的第二栅电极GE2连接到栅线GL，第二开关元件TFT22的第二漏电极DE2连接到第一子像素电极PE1，第二开关元件TFT22的第二源电极SE2连接到第二子像素电极PE2。
如图62所示，第二开关元件TFT22的浮置电极FE设置在第二开关元件TFT22的第二漏电极DE2和第二开关元件TFT22的第二源电极SE2之间。例如，浮置电极FE设置在第二漏电极DE2和第二源电极SE2之间的第二半导体层322之上。
如图63所示，浮置电极FE设置在第五欧姆接触层322c之上。浮置电极FE可以包括与上述的数据线DL相同的材料并具有与上述的数据线DL相同的结构(多层结构)。浮置电极FE和数据线DL可以在相同的工艺中被同时制造。在这样的示范性实施方式中，第五欧姆接触层322c可以包括与上述的第三欧姆接触层322a相同的材料并具有与上述的第三欧姆接触层322a相同的结构。因而，第二开关元件TFT2包括浮置电极FE，因此第二开关元件TFT22的沟道的长度L比第一开关元件TFT1的沟道的长度L长。因此，在第一开关元件TFT1和第二开关元件TFT2的沟道的宽度W彼此相同的情况下，第一开关元件TFT1可以具有比第二开关元件TFT2高的W/L比率。因此，第一开关元件TFT1可以具有比第二开关元件TFT2高的电流驱动能力。
在图62中，彼此分离的多个浮置电极可以设置在第二漏电极DE2和第二源电极SE2之间。在这样的示范性实施方式中，多个浮置电极可以在第二漏电极DE2和第二源电极SE2之间排列成一行。在示范性实施方式中，在两个浮置电极在第二漏电极DE2和第二源电极SE2之间排列成一行的情况下，所述两个浮置电极中的一个(在下文，“第一浮置电极”)相对邻近于第二漏电极DE2设置，所述两个浮置电极中的另一个(在下文，“第二浮置电极”)相对邻近于第二源电极SE2设置。换句话说，在图62中示出的浮置电极FE是第一浮置电极的情况下，第二浮置电极设置在第一浮置电极FE和第二源电极SE2之间。
多个浮置电极可以具有彼此不同的面积。在这样的示范性实施方式中，随着更邻近于第二漏电极DE2和第二源电极SE2中的一个设置，多个浮置电极可以具有更大的面积。例如，相对邻近于第二漏电极DE2设置的第一浮置电极可以具有比第二浮置电极大的面积。
图64示出具有图2的结构的两个相邻的像素的平面图。在图64中，示出第一像素的部分和第二像素的部分。第一像素和第二像素的每个具有与图2中示出的像素相同的结构。
如图64所示，设置在第一像素PX1中的第一存储电极751可以连接到第二像素PX2的第二存储电极752。在示范性实施方式中，在相邻的栅线GL和GL'之间彼此相邻设置的、第一像素PX1的第一存储电极751和第二像素PX2的第二存储电极752可以连接到彼此。在这样的示范性实施方式中，第一像素PX1的第一存储电极751和第二像素PX2的第二存储电极752可以是一体的。
尽管未示出，但是在包括具有图51、52和62中示出的结构的像素的LCD装置中，第一像素的第一存储电极751和第二像素的第二存储电极752可以具有图64中示出的结构。
通过总结和回顾，在改善可见性的尝试中，LCD的每个像素可以包括两个单独的子像素电极。在这种情况下，会需要分别施加具有不同的电压电平的数据信号到所述两个子像素电极。为此，数据信号可以施加到所述两个子像素电极中的一个而没有调节，数据信号可以被划分以被施加到所述两个子像素电极中的另一个。为了划分该电压，像素可以包括电压划分晶体管。
电压划分晶体管会占据像素区域的一部分，使得像素的开口率会降低。此外，在电压划分晶体管导通的情况下，数据线和存储电极可以电连接到彼此，使得存储电极的存储电压可以根据数据信号而变化。
实施方式可以提供具有改善的开口率并在存储电压方面稳定的LCD装置。
根据上述的实施方式的一个或多个，LCD装置提供以下的效果。
首先，数据电压可以通过串联连接的第一开关元件和第二开关元件划分。因此，第一子像素电极和第二子像素电极可以具有不同的像素电压，使得像素的可见性可以被改善。
第二，一个像素可以使用两个开关元件产生两个不同的子像素电压。因此，可以增大像素的开口率。
第三，数据线和存储电极可以不直接连接。在这种情况下，第一存储电压和第二存储电压的变化可以被显著地减小。因此，不期望的水平串扰的发生可以被显著地减少。
第四，泄漏电流的水平可以根据具有相对高的阈值电压的第二开关元件而变化。因此，当第一开关元件和第二开关元件被关闭时，泄漏电流可以被显著地减小。因而，可以显著地减少不期望的所谓“褪色现象”，从而可以改善图像质量。
示例实施方式已经在这里公开，尽管采用了特定的术语，但是它们仅以一般的和描述的含义来使用和被解释，而不是为了限制的目的。在有些情况下，如对本申请所提交的领域的普通技术人员将是显然的，结合特定实施方式描述的特征、特性和/或元件可以单独地使用或与结合其它实施方式描述的特征、特性和/或元件结合地使用，除非另外特别地指示。因此，本领域技术人员将理解，可以进行形式和细节上的各种变化，而没有背离本发明的精神和范围，本发明的范围由权利要求书阐明。
于2015年12月7日在韩国知识产权局提交的名称为“液晶显示装置及其制造方法”的韩国专利申请第10-2015-0173034号通过引用整体地结合于此。

Claims (49)

1.一种液晶显示装置，包括：
彼此间隔开的第一基板和第二基板；
液晶层，在所述第一基板和所述第二基板之间；
栅线、数据线、第一子像素电极和第二子像素电极，在所述第一基板上；
第一开关元件，连接到所述栅线、所述数据线和所述第一子像素电极；以及
第二开关元件，连接到所述栅线、所述第一子像素电极和所述第二子像素电极。
2.如权利要求1所述的液晶显示装置，其中所述第一开关元件具有比所述第二开关元件的阈值电压低的阈值电压。
3.如权利要求2所述的液晶显示装置，其中所述第一开关元件具有所述第二开关元件的阈值电压的1/x倍的阈值电压，x为大于或等于2的有理数。
4.如权利要求2所述的液晶显示装置，其中所述第一开关元件的半导体层包括比所述第二开关元件的半导体层的杂质离子浓度高的浓度的杂质离子。
5.如权利要求4所述的液晶显示装置，其中所述第一开关元件的所述半导体层包括为所述第二开关元件的所述半导体层的所述杂质离子浓度的五倍或更大的浓度的杂质离子。
6.如权利要求4所述的液晶显示装置，其中注入到所述第二开关元件的杂质离子的量为0。
7.如权利要求2所述的液晶显示装置，其中所述第一开关元件包括具有比所述第二开关元件的半导体层的厚度小的厚度的半导体层。
8.如权利要求7所述的液晶显示装置，其中所述第一开关元件中的所述半导体层的在其沟道区域处的部分的厚度小于所述第二开关元件中的所述半导体层的在其沟道区域处的部分的厚度。
9.如权利要求8所述的液晶显示装置，其中所述第一开关元件的所述半导体层具有所述第二开关元件的所述半导体层的厚度的1/y倍的厚度，y为大于或等于3的有理数。
10.如权利要求8所述的液晶显示装置，还包括在所述第二开关元件的半导体层上的蚀刻禁止层，所述蚀刻禁止层在所述第二开关元件的所述沟道区域之上。
11.如权利要求2所述的液晶显示装置，其中所述第一开关元件具有大于所述第二开关元件的W/L比率的W/L比率。
12.如权利要求11所述的液晶显示装置，其中所述第一开关元件的所述W/L比率为所述第二开关元件的所述W/L比率的至少两倍。
13.如权利要求2所述的液晶显示装置，其中在所述第一开关元件的沟道区域之上的绝缘层具有比在所述第二开关元件的沟道区域之上的绝缘层的厚度小的厚度。
14.如权利要求13所述的液晶显示装置，其中在所述第一开关元件的所述沟道区域之上的所述绝缘层的厚度为在所述第二开关元件的所述沟道区域之上的所述绝缘层的厚度的1/z倍，z为大于或等于2的有理数。
15.如权利要求14所述的液晶显示装置，其中所述绝缘层包括：
第一绝缘层，交叠所述第一开关元件的所述沟道区域和所述第二开关元件的所述沟道区域；和
第二绝缘层，在所述第二开关元件的所述沟道区域和所述第一绝缘层之间。
16.如权利要求15所述的液晶显示装置，其中所述第二绝缘层具有对应于所述第一开关元件的所述沟道区域限定的孔。
17.如权利要求2所述的液晶显示装置，其中所述第一开关元件包括子栅电极。
18.如权利要求17所述的液晶显示装置，其中所述子栅电极具有比所述第一开关元件的半导体层的功函数小的功函数。
19.如权利要求17所述的液晶显示装置，其中偏置电压外部地施加到所述子栅电极或者不施加到所述子栅电极。
20.如权利要求1所述的液晶显示装置，其中所述第一开关元件包括：
连接到所述栅线的栅电极；
漏电极，连接到所述数据线和所述第一子像素电极中的一个；以及
源电极，连接到所述数据线和所述第一子像素电极中的另一个。
21.如权利要求1所述的液晶显示装置，其中所述第二开关元件包括：
连接到所述栅线的栅电极；
漏电极，连接到所述第一子像素电极和所述第二子像素电极中的一个；以及
源电极，连接到所述第一子像素电极和所述第二子像素电极中的另一个。
22.如权利要求1所述的液晶显示装置，其中所述第一开关元件的漏电极和源电极中的一个与所述第二开关元件的漏电极和源电极中的一个成一体。
23.如权利要求1所述的液晶显示装置，其中
所述第一开关元件包括漏电极和源电极，并且
所述第一开关元件的所述漏电极和所述源电极中的一个具有U形状。
24.如权利要求23所述的液晶显示装置，其中所述漏电极或所述源电极的突出部分具有包括在所述第一开关元件中的U形状，所述U形状具有面向所述第二子像素电极的封闭端部。
25.如权利要求23所述的液晶显示装置，其中所述第一开关元件的所述漏电极和所述源电极中的另一个具有I形状。
26.如权利要求1所述的液晶显示装置，其中：
所述第二开关元件包括漏电极和源电极，并且
所述第二开关元件的所述漏电极和所述源电极中的一个具有U形状。
27.如权利要求26所述的液晶显示装置，其中所述漏电极或所述源电极的突出部分具有包括在所述第二开关元件中的U形状，所述U形状具有面向所述第二子像素电极的封闭端部。
28.如权利要求26所述的液晶显示装置，其中所述第二开关元件的所述漏电极和所述源电极中的另一个具有I形状。
29.如权利要求1所述的液晶显示装置，其中：
所述第二开关元件包括漏电极和源电极，并且
所述第二开关元件的所述漏电极和所述源电极具有I形状。
30.如权利要求1所述的液晶显示装置，其中所述第一开关元件与所述第一子像素电极之间的连接部分在所述栅线和所述第一子像素电极之间。
31.如权利要求30所述的液晶显示装置，其中所述第二开关元件与所述第二子像素电极之间的连接部分在所述栅线和所述第二子像素电极之间。
32.如权利要求1所述的液晶显示装置，其中所述第一开关元件与所述第一子像素电极之间的连接部分和所述第二开关元件与所述第二子像素电极之间的连接部分在所述栅线和所述第一子像素电极之间。
33.如权利要求1所述的液晶显示装置，其中所述第二开关元件包括：
连接到所述栅线的栅电极；
漏电极，连接到所述第一子像素电极和所述第二子像素电极中的一个；
源电极，连接到所述第一子像素电极和所述第二子像素电极中的另一个；以及
在所述源电极和所述漏电极之间的至少一个浮置电极。
34.一种制造液晶显示装置的方法，该方法包括：
在第一基板上形成第一栅电极和第二栅电极；
在所述第一栅电极和所述第二栅电极上形成绝缘层；
在所述绝缘层上形成第一半导体层和第二半导体层，使得所述第一半导体层交叠所述第一栅电极并且所述第二半导体层交叠所述第二栅电极；
在所述第一半导体层上形成第一漏电极和第一源电极从而形成第一开关元件；
在所述第二半导体层上形成第二源电极和第二漏电极从而形成第二开关元件，使得所述第二漏电极连接到所述第一源电极；
在所述第一漏电极、所述第一源电极、所述第二漏电极和所述第二源电极上形成钝化层；
在所述绝缘层和所述钝化层中形成第一接触孔和第二接触孔；
形成通过所述第一接触孔连接到所述第一源电极的第一子像素电极；
形成通过所述第二接触孔连接到所述第二源电极的第二子像素电极；以及
在所述第一基板和第二基板之间形成液晶层。
35.如权利要求34所述的方法，还包括注入杂质离子到所述第一半导体层和所述第二半导体层中。
36.如权利要求35所述的方法，其中杂质离子以比所述第二半导体层的杂质离子浓度高的浓度注入到所述第一半导体层中。
37.如权利要求36所述的方法，其中注入所述杂质离子包括：
在所述第一半导体层和所述第二半导体层之上设置掩模，所述掩模具有孔和狭缝，
通过所述掩模的所述孔注入杂质离子到所述第一半导体层中，以及
通过所述掩模的所述狭缝注入杂质离子到所述第二半导体层中。
38.如权利要求34所述的方法，其中所述第一半导体层具有比所述第二半导体层的厚度小的厚度。
39.如权利要求38所述的方法，其中所述第一开关元件中的所述第一半导体层的在其沟道区域处的部分的厚度小于所述第二开关元件中的所述第二半导体层在其沟道区域处的部分的厚度。
40.如权利要求39所述的方法，还包括在所述第二半导体层之上形成对应于所述第二开关元件的所述沟道区域设置的蚀刻禁止层。
41.如权利要求40所述的方法，其中形成所述第一半导体层和所述第二半导体层包括：
在所述绝缘层上形成半导体材料和蚀刻禁止材料；
图案化所述蚀刻禁止材料以形成所述蚀刻禁止层；
图案化所述半导体材料以形成所述第一半导体层和所述第二半导体层；
在所述第一半导体层和所述第二半导体层上形成所述第一漏电极、所述第一源电极、所述第二漏电极和所述第二源电极；以及
利用所述第一漏电极、所述第一源电极、所述第二漏电极、所述第二源电极和所述蚀刻禁止层作为掩模去除所述第一半导体层的在所述第一开关元件的所述沟道区域处的部分。
42.如权利要求39所述的方法，其中形成所述第一半导体层和所述第二半导体层包括：
在所述绝缘层上形成半导体材料和源金属层；
在所述源金属层上形成第一光致抗蚀剂图案、第二光致抗蚀剂图案和第三光致抗蚀剂图案，所述第一光致抗蚀剂图案、第二光致抗蚀剂图案和第三光致抗蚀剂图案具有彼此不同的厚度；
利用所述第一光致抗蚀剂图案、第二光致抗蚀剂图案和第三光致抗蚀剂图案作为掩模图案化所述源金属层和所述半导体材料，以形成所述第一半导体层、所述第二半导体层、在所述第一半导体层上的第一源漏图案、以及在所述第二半导体层上的第二源漏图案；
去除具有最小厚度的所述第一光致抗蚀剂图案以及去除所述第二光致抗蚀剂图案的一部分和所述第三光致抗蚀剂图案的一部分以形成第一剩余图案和第二剩余图案；
利用所述第一剩余图案和所述第二剩余图案作为掩模图案化所述第一源漏图案，以形成所述第一漏电极和所述第一源电极；
利用所述第一剩余图案和所述第二剩余图案作为掩模，去除所述第一半导体层的在所述第一开关元件的所述沟道区域处的部分；
去除具有最小厚度的所述第一剩余图案并去除所述第二剩余图案的一部分以形成第三剩余图案；
利用所述第三剩余图案作为掩模图案化所述第二源漏图案，以形成所述第二漏电极和所述第二源电极；以及
利用所述第三剩余图案作为掩模，去除所述第一半导体层的在所述第一开关元件的所述沟道区域处的部分和所述第二半导体层的在所述第二开关元件的所述沟道区域处的部分。
43.如权利要求34所述的方法，其中所述第一半导体层具有比所述第二半导体层的W/L比率大的W/L比率。
44.如权利要求34所述的方法，其中在所述第一开关元件的沟道区域之上的所述绝缘层具有比在所述第二开关元件的沟道区域之上的所述绝缘层的厚度小的厚度。
45.如权利要求44所述的方法，其中形成所述绝缘层包括：
在所述第一栅电极和所述第二栅电极上形成第一绝缘层，使得所述第一绝缘层在所述第一开关元件的所述沟道区域和所述第二开关元件的所述沟道区域之上；以及
在所述第一绝缘层上形成第二绝缘层，使得所述第二绝缘层在所述第二开关元件的所述沟道区域之上。
46.如权利要求44所述的方法，其中形成所述绝缘层包括：
在所述第一栅电极和所述第二栅电极上形成第一绝缘层，使得所述第一绝缘层在所述第一开关元件的所述沟道区域和所述第二开关元件的所述沟道区域之上；
在所述第一绝缘层上形成第二绝缘层；以及
在所述第二绝缘层中形成孔，使得所述孔在所述第一开关元件的所述沟道区域之上。
47.如权利要求34所述的方法，还包括在所述第一半导体层上形成子栅电极。
48.如权利要求47所述的方法，其中所述子栅电极在所述第一半导体层上，使得所述子栅电极在所述第一开关元件的沟道区域之上。
49.如权利要求47所述的方法，其中所述子栅电极具有比所述第一半导体层的功函数小的功函数。
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