TWI493519B - 畫素電路 - Google Patents

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TWI493519B TW101108143A TW101108143A TWI493519B TW I493519 B TWI493519 B TW I493519B TW 101108143 A TW101108143 A TW 101108143A TW 101108143 A TW101108143 A TW 101108143A TW I493519 B TWI493519 B TW I493519B
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Chia Lun Chiang
Yan Ciao Chen
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Description

畫素電路
本發明是有關於一種畫素電路及其驅動方法,且特別是有關於一種用於顯示平面(two-dimension,2D)影像及立體(three-dimension,3D)影像的畫素電路及其驅動方法。
近年來,隨著顯示技術的不斷進步,使用者對於顯示器之顯示品質(如影像解析度、色彩飽和度等)的要求也越來越高。除了高影像解析度以及高色彩飽和度之外,對於使用者而言,顯示器是否能夠顯示立體影像亦成為購買上的考量因素之一。然而,由於製造立體影像的技術仍未普及,以致於立體影像的來源並不普遍,亦即大部分的影音來源仍為平面影像。為了使顯示器的使用不受影音來源的限制,於是部分業者遂將顯示器設計為可切換顯示平面影像及立體影像。
在顯示技術的改良上,為了解決影像的色偏(color washout)現象,會將顯示面板的單一畫素分為多個顯示區塊,藉以補償不同視角下的色偏現象。另一方面,為了實現立體影像的顯示,避免立體影像顯示下的畫素干擾(cross-talk)問題,在畫素的設計上需要選擇單一畫素中的特定顯示區塊作為遮蔽區。如此,在進行立體影像顯示時,將使得單一畫素中可用於解決色偏現象的顯示區塊數量減少。換言之,無法同時有效解決色偏現象以及立體影像顯示的畫素干擾問題。
本發明提供一種畫素電路,其具有耦接單一資料線的多個畫素單元,分別決定多個區塊的多個顯示灰階,以解決影像的色偏問題。
本發明提出一種畫素電路,電性耦接至一資料線、一第一掃描線與一第二掃描線。畫素電路包括一第一畫素單元、一第二畫素單元及一第三畫素單元。第一畫素單元電性耦接至資料線與第二掃描線,用以決定一第一畫素單元的一第一顯示灰階。第二畫素單元電性耦接至資料線與第一掃描線,用以決定一第二畫素單元的一第二顯示灰階。第三畫素單元電性耦接至資料線、第一掃描線與第二掃描線,用以決定一第三畫素單元的一第三顯示灰階。
為讓本發明之上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
圖1A是本發明之一種實施例的畫素電路的結構示意圖。請參照圖1A,在本實施例中,假設每一畫素電路(如畫素電路100)電性耦接兩條掃描線(如第一掃描線LS1、第二掃描線LS2)及一條資料線(如資料線LD)。在本實施例中,畫素電路100包括第一畫素單元101、第二畫素單元103及第三畫素單元105。第一畫素單元101至少包括第一主動元件(在此以電晶體TR1為例)及第一畫素電極PE1,第二畫素單元103至少包括第二主動元件(在此以電晶體TR2為例)及第二畫素電極PE2,第三畫素單元105至少包括第三主動元件(在此以電晶體TR3為例)、第四主動元件(在此以電晶體TR4為例)、第三畫素電極PE3及電容CA。
圖1B是圖1A的畫素電路的電路示意圖。請參照圖1A及圖1B,在本實施例中,第一畫素單元101更包括第一畫素電極PE1與共同電極線Lcom(對應共同電壓Vcom)所形成的第一儲存電容Cst1。在第一畫素單元101中,電晶體TR1電性耦接於第二掃描線LS2、資料線LD及第一畫素電極PE1(等同於第一儲存電容Cst1)之間,亦即電晶體TR1的汲極(對應第一端)電性耦接第一畫素電極PE1,電晶體TR1的源極(對應第二端)電性耦接資料線LD,電晶體TR1的閘極(對應第三端)電性耦接第二掃描線LS2。
依據上述,電晶體TR1會受控於第二掃描線LS2的電壓而開啟或關閉。在電晶體TR1開啟時,電晶體TR1會形成通道而將資料線LD當下所傳遞的顯示訊號的位準(即顯示位準)提供至第一畫素電極PE1。在第一畫素電極PE1接收到顯示位準後,則第一區塊BK1的顯示灰階會依據第一畫素電極PE1所接收到的顯示位準而定。因此,本實施例的第一畫素單元101可決定第一區塊BK1所顯示的灰階值(即第一顯示灰階)。
在本實施例中,第二畫素單元103更包括第二畫素電極PE2與共同電極線Lcom所形成的第二儲存電容Cst2。在第二畫素單元103中,電晶體TR2電性耦接於第一掃描線LS1、資料線LD及第二畫素電極PE2(等同於第二儲存電容Cst2)之間,亦即電晶體TR2的汲極(對應第一端)電性耦接第二畫素電極PE2,電晶體TR2的源極(對應第二端)電性耦接資料線LD,電晶體TR2的閘極(對應第三端)電性耦接第一掃描線LS1。
依據上述,電晶體TR2會受控於第一掃描線LS1的電壓而開啟或關閉。在電晶體TR2開啟時,電晶體TR2會形成通道而將資料線LD當下所傳遞的顯示位準提供至第二畫素電極PE2。在第二畫素電極PE2接收到資料線LD的顯示位準後,則第二區塊BK2的顯示灰階會依據第二畫素電極PE2所接收到的顯示位準而定。因此,本實施例的第二畫素單元103可決定第二區塊BK2所顯示的灰階值(即第二顯示灰階)。
在本實施例中,第三畫素單元103更包括第三畫素電極PE3與共同電極線Lcom所形成的第三儲存電容Cst3。在第三畫素單元105中,電晶體TR3電性耦接於第一掃描線LS1、資料線LD及第三畫素電極PE3(等同於第三儲存電容Cst3)之間,亦即電晶體TR3的汲極(對應第一端)電性耦接第三畫素電極PE3,電晶體TR3的源極(對應第二端)電性耦接資料線LD,電晶體TR3的閘極(對應第三端)電性耦接第一掃描線LS1。電晶體TR4電性耦接於第二掃描線LS2、電晶體TR3的汲極及電容CA之間,亦即電晶體TR4的汲極電性耦接電容CA,電晶體TR4的源極電性耦接電晶體TR3的汲極,電晶體TR4的閘極電性耦接第二掃描線LS2。
依據上述,電晶體TR3會受控於第一掃描線LS1的電壓而開啟或關閉,電晶體TR4會受控於第二掃描線LS2的電壓而開啟或關閉。在電晶體TR3開啟時,電晶體TR3會形成通道而將資料線LD當下所傳遞的顯示位準提供至第三畫素電極PE3。在電晶體TR4開啟時,電晶體TR4會形成通道而使第三畫素電極PE3電性耦接電容CA,以調整第三畫素電極PE3所接收的顯示位準。在第三畫素電極PE3的顯示位準經調整後,則第三區塊BK3的顯示灰階會依據第三畫素電極PE3上經調整後的顯示位準而定。因此,本實施例的第三畫素單元105可決定第三區塊BK3的所顯示的灰階值(即第三顯示灰階)。
圖2A是圖1B於顯示平面影像的驅動信號的時序示意圖。圖2B是圖1A顯示平面影像的的顯示示意圖。請參照圖1A、圖1B、圖2A及圖2B,在第一時間區段TP1內,第一閘極訊號G1會輸入至第一掃描線LS1,以使第一掃描線LS1形成致能的脈波,而電晶體TR2及電晶體TR3會依據第一閘極訊號G1而開啟,此時電晶體TR1及電晶體TR4為關閉。此時,第二畫素單元103及第三畫素單元105可視為致能狀態,並且資料線LD當下所傳遞的顯示訊號SD1的位準為第一顯示位準VD1,而第一顯示位準VD1透過開啟的電晶體TR2及電晶體TR3分別提供至第二畫素電極PE2及第三畫素電極PE3。
在接續於第一時間區段TP1之第二時間區段TP2內,第二閘極訊號G2會輸入至第二掃描線LS2,以使第二掃描線LS2形成致能的脈波,而電晶體TR1及電晶體TR4會依據第二閘極訊號G2而開啟,並且電晶體TR2及電晶體TR3為關閉。此時,第一畫素單元101可視為致能狀態,並且資料線LD當下所傳遞的顯示訊號SD1的位準為大於第一顯示位準VD1的第二顯示位準VD2,而第二顯示位準VD2透過開啟的電晶體TR1提供至第一畫素電極PE1。並且,第三畫素電極PE3會透過開啟的電晶體TR4電性耦接至電容CA,以致於第三畫素電極PE3的顯示位準會因電荷分享而降低。
依據上述,本實施例的每一畫素電路(如紅色畫素電路100R、綠色畫素電路100G及藍色畫素電路100B)於第二時間區段TP2後,第一畫素電極PE1的顯示位準會大於第二畫素電極PE2的顯示位準,而第二畫素電極PE2的顯示位準會大於第三畫素電極PE3的顯示位準,亦即第一區塊BK1所顯示的灰階值會大於第二區塊BK2所顯示的灰階值,第二區塊BK2所顯示的灰階值會大於第三區塊BK3所顯示的灰階值。藉此,可透過第一區塊BK1、第二區塊BK2及第三區塊BK3顯示不同的灰階值(即不同顯示灰階),以解決平面影像的色偏問題。
圖3A是圖1B於顯示立面影像的驅動信號的時序示意圖。圖3B是圖1A顯示立面影像的的顯示示意圖。請參照圖1A、圖1B、圖3A及圖3B,在第一時間區段TP1內,第一閘極訊號G1會輸入至第一掃描線LS1,以使電晶體TR2及電晶體TR3依據第一閘極訊號G1而開啟,此時電晶體TR1及電晶體TR4為關閉。此時,資料線LD當下所傳遞的顯示訊號SD2的位準為第一顯示位準VD3,而第一顯示位準VD3透過開啟的電晶體TR2及電晶體TR3分別提供至第二畫素電極PE2及第三畫素電極PE3。
在第二時間區段TP2內,第二閘極訊號G2會輸入至第二掃描線LS2,以使電晶體TR1及電晶體TR4依據第二閘極訊號G2而開啟,此時電晶體TR2及電晶體TR3為關閉。此時,資料線LD當下所傳遞的顯示訊號SD2的位準為小於第一顯示位準VD3的第二顯示位準VD4(在此以零顯示位準為例),而第二顯示位準VD4透過開啟的電晶體TR1提供至第一畫素電極PE1。並且,第三畫素電極PE3會透過開啟的電晶體TR4電性耦接至電容CA,以致於第三畫素電極PE3的顯示位準會因電荷分享而降低。
依據上述,本實施例的每一畫素電路(如紅色畫素電路100R、綠色畫素電路100G及藍色畫素電路100B)於第二時間區段TP2後,第一畫素電極PE1的顯示位準會為零顯示位準,而第二畫素電極PE2的顯示位準會大於第三畫素電極PE3的顯示位準,其中,第二畫素電極PE2可選擇位於畫素電路110的邊緣,而位於畫素電路110的邊緣第一畫素電極PE1的顯示位準會小於第三畫素電極PE3的顯示位準且約為零顯示位準,亦即位於畫素電路110的邊緣的第一區塊BK1所顯示的灰階值會為零灰階(亦即顯示黑色),第二區塊BK2所顯示的灰階值會大於第三區塊BK3所顯示的灰階值。可透過第二區塊BK2及第三區塊BK3顯示不同的灰階值(即不同顯示灰階),以解決立面影像的色偏問題,並且第一區塊BK1會顯示零灰階(即黑色),以作為遮蔽區來解決顯示立體影像時相鄰畫素之間的干擾問題。
依據上述,可彙整出一畫素電路的驅動方法,適用於圖1A與圖1B所示之畫素電路100。圖4是本發明之一種實施例的畫素電路的驅動方法的流程圖。請參照圖1A、圖1B、圖2A、圖2B、圖3A、圖3B及圖4,在步驟S401中,會輸入第一閘極訊號G1至第一掃描線LS1,以在第一時間區段TP1內致能第二畫素單元103與第三畫素單元105。在步驟S403中,會輸入第二閘極G2訊號至第二掃描線LS2,以在接續於第一時間區段TP1之第二時間區段TP2內致能第一畫素單元101。
步驟S405中,輸入顯示訊號SD至資料線LD,以在第一時間區段TP1內提供第一顯示位準(如VD1或VD3)至第二畫素單元103以及第三畫素單元105,並且在第二時間區段TP2內提供第二顯示位準(如VD2或VD4)至第一畫素單元101。其中,上述步驟的順序為用以說明,本發明實施例不以此為限,並且上述步驟的細節可參照上述圖1A、圖1B、圖2A、圖2B、圖3A、圖3B的實施例,在此則不再贅述。
綜上所述,本發明提出一種畫素電路,其透過單一資料線依序傳送多個顯示位準至第一畫素單元、第二畫素單元及第三畫素單元,並且透過第一畫素單元、第二畫素單元及第三畫素單元決定第一區塊、第二區塊及第三區塊的顯示灰階。藉此,可不用配置額外的資料線來解決平面影像的色偏問題,因此可以確保畫素電路的開口率(AR,Aperture Ratio)。並且,可將位於畫素電路邊緣的第一畫素單元的第一畫素電極設定為零顯示位準(即黑色),以透過第二區塊及第三區塊的顯示灰階的差異解決立面影像的色偏問題,並且透過第一區塊顯示作為遮蔽區,以解決顯示立體影像時相鄰畫素之間的干擾問題。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可作些許之更動與潤飾,故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、100R、100G、100B...畫素電路
101...第一畫素單元
103...第二畫素單元
105...第三畫素單元
BK1...第一區塊
BK2...第二區塊
BK3...第三區塊
CA...電容
Cst1...第一儲存電容
Cst2...第二儲存電容
Cst3...第三儲存電容
G1...第一閘極訊號
G2...第二閘極訊號
Lcom...共同電極線
LD...資料線
LS1...第一掃描線
LS2...第二掃描線
PE1...第一畫素電極
PE2...第二畫素電極
PE3...第三畫素電極
SD1、SD2...顯示訊號
TP1...第一時間區段
TP2...第二時間區段
TR1、TR2、TR3、TR4...電晶體
Vcom...共同電壓
VD1、VD3...第一顯示位準
VD2、VD4...第二顯示位準
S401、S403、S405...步驟
圖1A是本發明之一種實施例的畫素電路的結構示意圖。
圖1B是本發明之一種實施例的畫素電路的電路示意圖。
圖2A是圖1B於顯示平面影像的驅動信號的時序示意圖。
圖2B是圖1A顯示平面影像的的顯示示意圖。
圖3A是圖1B於顯示立面影像的驅動信號的時序示意圖。
圖3B是圖1A顯示立面影像的的顯示示意圖。
圖4是本發明之一種實施例的畫素電路的驅動方法的流程圖。
100...畫素電路
101...第一畫素單元
103...第二畫素單元
105...第三畫素單元
BK1...第一區塊
BK2...第二區塊
BK3...第三區塊
CA...電容
Lcom...共同電極線
LD...資料線
LS1...第一掃描線
LS2...第二掃描線
PE1...第一畫素電極
PE2...第二畫素電極
PE3...第三畫素電極
TR1、TR2、TR3、TR4...電晶體

Claims (10)

  1. 一種畫素電路,電性耦接至一資料線、一第一掃描線與一第二掃描線,該畫素電路包括:一第一畫素單元,電性耦接至該資料線與該第二掃描線,用以決定該第一畫素單元的一第一顯示灰階;一第二畫素單元,電性耦接至該資料線與該第一掃描線,用以決定該第二畫素單元的一第二顯示灰階;以及一第三畫素單元,電性耦接至該資料線、該第一掃描線與該第二掃描線,用以決定該第三畫素單元的一第三顯示灰階;其中,一第一閘極信號為輸入至該第一掃描線,以在一第一時間區段內透過該資料線提供一第一顯示位準至該第二畫素單元及該第三畫素單元,一第二閘極信號為輸入至該第二掃描線,以在該第一時間區段後的一第二時間區段內透過該資料線提供一第二顯示位準至該第二畫素單元及耦接第三畫素單元至一電容。
  2. 如申請專利範圍第1項所述之畫素電路,其中該第一畫素單元包括:一第一主動元件;一第一畫素電極,電性耦接至該第一主動元件的第一端;以及一第一儲存電容,其中,該第一主動元件電性耦接於該資料線與該第一儲存電容之間。
  3. 如申請專利範圍第2項所述之畫素電路,其中該第二畫素單元包括:一第二主動元件;一第二畫素電極,電性耦接至該第二主動元件的第一端;以及一第二儲存電容,其中,該第二主動元件電性耦接於該資料線與該第二儲存電容之間。
  4. 如申請專利範圍第3項所述之畫素電路,其中該第三畫素單元包括:一第三主動元件;一第三畫素電極,電性耦接至該第三主動元件的第一端;一第三儲存電容,其中,該第三主動元件電性耦接於該資料線與該第三儲存電容之間;以及一第四主動元件,電性耦接於該第三主動元件的第一端。
  5. 如申請專利範圍第4項所述之畫素電路,其中該第一掃描線,耦接該第二主動元件的第三端以及該第三主動元件的第三端,用以在該第一時間區段內開啟該第二主動元件以及該第三主動元件,該第二掃描線耦接該第一主動元件的第三端以及該第四主動元件的第三端,用以在接續於該第一時間區段之該第二時間區段內開啟該第一主動元件以及該第四主動元件,該資料線耦接該第一主動元件的第二端、該第二主動元件的第二端以及該第三主動元件的 第二端,用以在該第一時間區段內提供該第一顯示位準至該第二畫素電極以及該第三畫素電極,並且在該第二時間區段內提供該第二顯示位準至該第一畫素電極。
  6. 如申請專利範圍第5項所述之畫素電路,其中該第一顯示位準小於該第二顯示位準,且該第一顯示灰階大於該第二顯示灰階,該第二顯示灰階大於該第三顯示灰階。
  7. 如申請專利範圍第5項所述之畫素電路,其中該第一顯示位準大於該第二顯示位準,且該第二顯示灰階大於該第三顯示灰階,該第三顯示灰階大於該第一顯示灰階。
  8. 如申請專利範圍第7項所述之畫素電路,其中該第二顯示位準為零,且該第一顯示灰階為零灰階。
  9. 如申請專利範圍第8項所述之畫素電路,其中該第一畫素電極位於該畫素電路的邊緣。
  10. 如申請專利範圍第9項所述之畫素電路,其中該第二畫素電極位於該畫素電路的邊緣。
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