JP5619787B2 - アクティブマトリクス基板、液晶パネル、液晶表示装置、テレビジョン受像機 - Google Patents

Description

本発明は、１画素領域に複数の画素電極を設けるアクティブマトリクス基板およびこれを用いた液晶表示装置（画素分割方式）に関する。

液晶表示装置のγ特性の視野角依存性を向上させる（例えば、画面の白浮き等を抑制する）ため、１画素に設けた複数の副画素を異なる輝度に制御し、これら副画素の面積階調によって中間調を表示する液晶表示装置（画素分割方式、例えば特許文献１参照）が提案されている。

図４９は、特許文献１の液晶表示装置１０００における画素構造の一例を示す模式図である。液晶表示装置１０００では、ガラス基板１００１上に配置された走査信号線１００２と、データ信号線１００３と、両信号線の交差部近傍に配された画素１００４とを備え、画素１００４は、２つの副画素１００５ａ、１００５ｂから構成される。２つの副画素１００５ａ、１００５ｂは、トランジスタ１００６ａ、１００６ｂと、トランジスタ１００６ａ、１００６ｂそれぞれに接続された画素電極１００７ａ、１００７ｂとを含み、画素電極１００７ａ、１００７ｂそれぞれは、保持容量配線１００８ａ、１００８ｂそれぞれと容量（保持容量１００９ａ、１００９ｂ）を形成している。なお、図示していないが、画素電極１００７ａ、１００７ｂは、ガラス基板１００１とこれに対向する基板（カラーフィルタ基板）面上の共通電極（対向電極）との間に液晶材料（液晶層）を保持している。

図５０は、図４９で示した液晶表示装置１０００の画素構造に対応した電気的な等価回路を示す図である。図４９の画素電極１００７ａ、１００７ｂそれぞれは、図５０に示す点１０１０ａ、１０１０ｂそれぞれに相当し、共通電極１０１１との間で液晶容量１０１２ａ、１０１２ｂを形成している。

上記の構成において、保持容量配線１００８ａ、１００８ｂには、互いに異なる信号が供給される。これにより、画素電極１００７ａ、１００７ｂの電位（画素電位）を互いに異ならせることができる。

日本国公開特許公報「特開２００５−１８９８０４号公報（公開日：２００５年７月１４日）」

上記特許文献１の液晶表示装置では、保持容量配線１００８ａ、１００８ｂは、表示領域外（液晶パネルの周辺領域）において束ねられて外部に接続されている。図５１は、画素と保持容量配線との接続の様子を示す電気的な等価回路図である。保持容量配線ＣＳＬｊ−１〜ＣＳＬｊ＋６は、走査信号線ＧＬｊ〜ＧＬｊ＋６と交互に配されるとともに、４本周期で保持容量配線幹ＣＳＭＬ１〜４に順次接続されている。ここで、ｊは０以上の整数である。すなわち、保持容量配線ＣＳＬｊ−１、ＣＳＬｊ＋３は保持容量配線幹ＣＳＭＬ１およびＣＳＭＬ１’に接続され、保持容量配線ＣＳＬｊ、ＣＳＬｊ＋４は保持容量配線幹ＣＳＭＬ２およびＣＳＭＬ２’に接続され、保持容量配線ＣＳＬｊ＋１、ＣＳＬｊ＋５は保持容量配線幹ＣＳＭＬ３およびＣＳＭＬ３’に接続され、保持容量配線ＣＳＬｊ＋２、ＣＳＬｊ＋６は保持容量配線幹ＣＳＭＬ４およびＣＳＭＬ４’に接続されている。図５０において示された画素１００４は、例えば図５１のように配置され、保持容量配線１００８ａ、１００８ｂは、それぞれ保持容量配線ＣＳＬｊ−１、ＣＳＬｊに対応する。なお、図５０に示された保持容量配線１００８ａ、１００８ｂそれぞれは、図５０の紙面の上下（列方向）に隣り合う画素における保持容量配線と共用されている。

保持容量配線幹の本数（Ｎ）は、図５１では４本（Ｎ＝４）としているが、これに限定されず、Ｎ≧２の範囲で、求める表示性能に応じて決定される。なお、Ｎは小さい方が額縁サイズを小さくできるが、表示性能の観点から、Ｎ＝１２程度とした液晶表示装置が多く量産されている。

このような保持容量配線幹に負荷される電気容量（以下、単に「容量」と称す）は、液晶パネル内において、保持容量配線幹自体が他の電極および配線と形成する容量と、保持容量配線幹に接続された各保持容量配線が他の電極および配線と形成する容量との合計になり、特に保持容量配線幹に接続される保持容量配線の本数に大きな影響を受ける。そのため、１本の保持容量配線幹に接続される保持容量配線の本数が多くなると、該保持容量配線幹に負荷される容量は非常に大きくなる。また、保持容量配線幹は、画素分割を行うために、一定の電位ではなく外部から信号電位が与えられてＡＣ駆動されている。さらに、保持容量配線幹は、図５０の紙面の上下方向（列方向）に長く延伸している。このような構成では、外部からの信号電位が保持容量配線幹および保持容量配線内に速やかに伝わらず、画素電位に面内分布が生じ、表示品位が低下するという問題がある。また、このような問題を防ぐために、保持容量配線幹の配線幅を太くして保持容量配線幹の電気抵抗（以下、単に「抵抗」と称す）を小さくする方法が考えられるが、この方法では、液晶パネルの周辺領域に占める保持容量配線幹の面積サイズが大きくなり、液晶表示装置の狭額縁化の妨げになってしまう。

本発明は、上記問題点に鑑み、画素分割方式の液晶表示装置において、液晶パネルの狭額縁化を図ることを目的とする。

アクティブマトリクス基板は、
データ信号線と、走査信号線と、上記データ信号線および上記走査信号線に接続されたトランジスタと、保持容量配線とを備えたアクティブマトリクス基板であって、
１つの画素に複数の副画素電極が形成された複数の画素と、
上記保持容量配線を駆動するための保持容量配線信号を出力する、モノリシックに形成された保持容量配線駆動回路と、を備え、
上記複数の画素の各々において、少なくとも１つの上記副画素電極と該副画素電極に対応する保持容量配線との間に保持容量が形成されている。

上記の構成によれば、保持容量配線駆動回路は、モノリシックに形成されているため、従来の保持容量配線幹を省略することができる。よって、液晶パネルの額縁面積を小さくすることができる。

また、上記の構成によれば、少なくとも１つの副画素電極と該副画素電極に対応する保持容量配線との間に保持容量が形成されるため、例えば、２つの副画素電極にデータ信号を書き込んだ後に、それぞれの副画素電極に対応する保持容量配線に互いに異なる保持容量配線信号を供給して、容量結合による副画素電極電位（副画素電位）の突き上げまたは突き下げを行うことにより、各副画素電極の副画素電位を互いに異ならせることができる。これにより、一方の副画素電極を含む副画素を明副画素、他方の副画素電極を含む副画素を暗副画素とすることができる。すなわち、画素分割方式の液晶表示装置を実現できる。

また、本発明に係る上記アクティブマトリクス基板では、上記課題を解決するために、
上記保持容量配線駆動回路は、複数の上記保持容量配線に上記保持容量配線信号を供給する複数の保持容量配線駆動内部回路を備え、
上記保持容量配線駆動内部回路は、全ての保持容量配線に対して、１本おきに設けられ、
複数の上記保持容量配線中、隣り合う２本の保持容量配線において、一方の保持容量配線には上記保持容量配線駆動内部回路から出力された上記保持容量配線信号が供給され、他方の保持容量配線には外部の信号源から出力された信号が供給される構成とすることもできる。

これにより、１本の保持容量配線に対応して１つの保持容量配線駆動内部回路が設けられている構成と比較して、保持容量配線駆動内部回路の数を減らすことができるため、液晶パネルの額縁面積をさらに小さくすることができる。

また、本発明に係る上記アクティブマトリクス基板では、上記課題を解決するために、
上記保持容量配線駆動回路は、複数の上記保持容量配線に上記保持容量配線信号を供給する複数の保持容量配線駆動内部回路を備え、
各保持容量配線駆動内部回路に保持対象信号が入力され、
自段よりも後の後段の画素に対応する走査信号線に供給される走査信号がアクティブになると、自段の画素に対応する保持容量配線駆動内部回路が上記保持対象信号を取り込んでこれを保持し、
自段の画素に対応する保持容量配線駆動内部回路の出力を、自段の画素に対応する保持容量配線および自段よりも前の前段の画素に対応する保持容量配線に、上記保持容量配線信号として供給する構成とすることもできる。

また、上記アクティブマトリクス基板では、
上記保持容量配線駆動回路は、複数の上記保持容量配線に上記保持容量配線信号を供給する複数の保持容量配線駆動内部回路を備え、
各保持容量配線駆動内部回路に同位相である第１保持対象信号と第２保持対象信号が入力され、
自段に対応する保持容量配線駆動内部回路は、
自段よりも後の後段の画素に対応する走査信号線に供給される走査信号を入力する第１入力部と、上記第１保持対象信号を入力する第２入力部と、上記第２入力部に入力される上記第１保持対象信号とは位相が１８０度ずれた保持対象信号を入力する第３入力部と、上記保持容量配線信号を出力する出力部とを備え、
上記第１入力部に入力された上記走査信号がアクティブになったときの上記第２入力部に入力された上記第１保持対象信号の電位がハイレベルのときは、ハイレベルの電位の上記保持容量配線信号を出力し、
上記第１入力部に入力された上記走査信号がアクティブになったときの上記第３入力部に入力された上記第１保持対象信号とは位相が１８０度ずれた保持対象信号の電位がハイレベルのときは、ローレベルの電位の上記保持容量配線信号を出力し、
上記第１入力部に入力された上記走査信号が非アクティブになり、かつ、上記後段の画素よりも後の画素に対応する走査信号線に供給される走査信号がアクティブになったときに、上記第２入力部および／または第３入力部に入力され保持されている上記保持対象信号の電位を引き下げる構成とすることもできる。

また、本発明に係る上記アクティブマトリクス基板では、上記課題を解決するために、
上記第２保持対象信号を入力する第４入力部と、上記第４入力部に入力される上記第２保持対象信号とは位相が１８０度ずれた保持対象信号を入力する第５入力部をさらに備え、
上記第１入力部に入力された上記走査信号がアクティブになったときの上記第２入力部に入力された上記第１保持対象信号の電位がハイレベルのときは、ハイレベルの電位の上記保持容量配線信号を出力し、
上記第１入力部に入力された上記走査信号がアクティブになったときの上記第３入力部に入力された上記第１保持対象信号とは位相が１８０度ずれた保持対象信号の電位がハイレベルのときは、ローレベルの電位の上記保持容量配線信号を出力し、
上記第１入力部に入力された上記走査信号が非アクティブになり、かつ、上記後段の画素よりも後の画素に対応する走査信号線に供給される走査信号がアクティブになったときに上記第４入力部に入力される上記第２保持対象信号および上記第５入力部に入力される上記第２保持対象信号とは位相が１８０度ずれた保持対象信号の少なくとも一方により、上記第２入力部に入力され保持されている上記第１保持対象信号および上記第３入力部に入力され保持されている上記第１保持対象信号とは位相が１８０度ずれた保持対象信号の少なくとも一方の電位を引き下げる構成とすることもできる。

また、本発明に係る上記アクティブマトリクス基板では、上記課題を解決するために、複数の上記保持容量配線は、上記保持容量配線駆動回路から出力された第１保持容量配線信号により駆動される第１保持容量配線群と、外部の信号源から出力された第２保持容量配線信号により駆動される第２保持容量配線群とで構成とすることもできる。

また、本発明に係る上記アクティブマトリクス基板では、
（ｋ−３）行目の保持容量配線と、（ｋ−２）行目の保持容量配線と、（ｋ−１）行目の保持容量配線と、ｋ行目の保持容量配線との４本の保持容量配線に対して一つの上記保持容量配線駆動内部回路が設けられており、
上記（ｋ−２）行目の保持容量配線および上記ｋ行目の保持容量配線には、当該保持容量配線駆動内部回路から出力される保持容量配線信号が供給され、
上記（ｋ−３）行目の保持容量配線および上記（ｋ−１）行目の保持容量配線には、外部の信号源から出力される信号が供給され、
当該保持容量配線駆動内部回路には、（ｋ＋３）行目の走査信号線に供給される走査信号が入力される構成とすることもできる。

また、本発明に係る上記アクティブマトリクス基板では、上記外部の信号源から出力される信号は、共通電極電位とすることもできる。

また、本発明に係る上記アクティブマトリクス基板では、上記第２保持容量配線信号は、共通電極電位とすることもできる。

本発明に係る液晶表示装置は、上記課題を解決するために、
上記いずれかのアクティブマトリクス基板を備え、
上記保持容量配線駆動回路が、上記画素電極と保持容量を形成する上記保持容量配線に上記保持容量配線信号を供給することによって、上記データ信号線から該画素電極に書き込まれた画素電位を該画素電位の極性に応じた向きに変化させて表示を行うことを特徴とする。

本液晶パネルは、上記アクティブマトリクス基板を備えることを特徴とする。本テレビジョン受像機は、上記液晶表示装置と、テレビジョン放送を受信するチューナ部とを備えることを特徴とする。

以上のように、本アクティブマトリクス基板を用いた液晶表示装置では、保持容量配線駆動回路が、モノリシックに形成されており、１つの画素領域内において、少なくとも１つの画素電極と該画素に対応する保持容量配線との間に保持容量が形成されている。よって、画素分割方式の液晶表示装置において、液晶パネルの狭額縁化を図ることができる。

本発明の液晶パネルの構成例１における液晶パネル１１３ａの一部を示す等価回路図である。 本発明の液晶パネルの構成例１を示す平面図である。 図２のＡ−Ｂ断面の具体例を示す断面図である。 図２のＡ−Ｃ断面の具体例を示す断面図である。 図２のＡ−Ｂ断面の他の具体例を示す断面図である。 本発明の液晶パネルの構成例２を示す平面図である。 図６のＡ−Ｂ断面の具体例を示す断面図である。 本発明の液晶表示装置の実施の一形態を模式的に示す平面図である。 本発明の液晶表示装置の基本的な電気的駆動方法を説明するための図である。 本発明の液晶表示装置におけるゲート・ＣＳドライバの構成例１を示す回路図である。 図１０のＣＳドライバを構成する保持回路の具体例を示す回路図である。 図１０の保持回路ＣＳＤｉ−１において入出力される各種信号を示すタイミングチャートである。 図９の画素Ｐｉにおける各種の信号波形を示すタイミングチャートである。 図９の画素Ｐｉ＋１における各種の信号波形を示すタイミングチャートである。 変形例１におけるゲート・ＣＳドライバの構成を示す回路図である。 変形例１における画素Ｐｉの各種の信号波形を示すタイミングチャートである。 変形例１における画素Ｐｉ＋１の各種の信号波形を示すタイミングチャートである。 変形例２における画素Ｐｉの各種の信号波形を示すタイミングチャートである。 変形例２における画素Ｐｉ＋１の各種の信号波形を示すタイミングチャートである。 本発明の液晶表示装置におけるゲート・ＣＳドライバの構成例２を示す回路図である。 図２０の構成例２における画素Ｐｉの各種の信号波形を示すタイミングチャートである。 図２０の構成例２における画素Ｐｉ＋１の各種の信号波形を示すタイミングチャートである。 本発明の液晶表示装置におけるゲート・ＣＳドライバの構成例３を示す回路図である。 図２３の構成例３における、画素Ｐｐ＋２、画素Ｐｐ＋３、画素Ｐｐ＋４の各種の信号波形を示すタイミングチャートである。 本発明の液晶表示装置の実施の一形態を模式的に示す平面図である。 本発明の液晶表示装置におけるゲート・ＣＳドライバの構成例４を示す回路図である。 図２６の構成例４におけるＣＳドライバを構成する保持回路の具体例を示す回路図である。 図２６の保持回路ＣＳＤｉ−１において入出力される各種信号を示すタイミングチャートである。 （ａ）および（ｂ）は、本実施の形態におけるアモルファスシリコンＴＦＴ（ａ−ＳｉＴＦＴ）の動作信頼性の評価方法を説明するための図である。 （ａ）および（ｂ）は、本実施の形態におけるアモルファスシリコンＴＦＴ（ａ−ＳｉＴＦＴ）の動作信頼性を示すグラフである。 本発明の液晶表示装置におけるＣＳドライバの動作信頼性を検証するためのシミュレーション回路の概略を説明する図である。 シミュレーション回路に入力する信号の波形を示す図である。 図２７の保持回路におけるノードｎｅｔＣ１、ｎｅｔＣ２の平均電位と出力電位到達時間の関係を示す。 本発明の液晶表示装置におけるゲート・ＣＳドライバの構成例５を示す回路図である。 図３４の構成例５におけるＣＳドライバを構成する保持回路の具体例を示す回路図である。 図３４の保持回路ＣＳＤｉ−１において入出力される各種信号を示すタイミングチャートである。 図３５の保持回路におけるノードｎｅｔＣ１、ｎｅｔＣ２の平均電位と出力電位到達時間の関係を示す。 本発明の液晶表示装置におけるゲート・ＣＳドライバの構成例６を示す回路図である。 図３８の構成例６におけるＣＳドライバを構成する保持回路の具体例を示す回路図である。 図３８の保持回路ＣＳＤｉ−１において入出力される各種信号を示すタイミングチャートである。 図３９の保持回路におけるノードｎｅｔＣ１、ｎｅｔＣ２の平均電位と出力電位到達時間の関係を示す。 本発明の液晶パネルの構成例７の一部を示す等価回路図である。 本発明の液晶パネルの構成例７を示す平面図である。 本発明の液晶パネルの構成例８の一部を示す等価回路図である。 本発明の液晶パネルの構成例８を示す平面図である。 本発明の液晶表示装置の機能を説明するブロック図である。 本発明のテレビジョン受像機の機能を説明するブロック図である。 本発明のテレビジョン受像機の構成を示す分解斜視図である。 特許文献１の液晶表示装置における画素構造の一例を示す模式図である。 図４９で示した液晶表示装置の画素構造に対応した電気的な等価回路を示す図である。 図４９における画素と保持容量配線との接続の様子を示す電気的な等価回路図である。

本実施の形態を、図面を用いて説明すれば、以下のとおりである。なお、説明の便宜のため、以下では、走査信号線の延伸方向を行方向とし、データ信号線の延伸方向を列方向とする。ただし、本液晶パネル（あるいはこれに用いられるアクティブマトリクス基板）を備えた液晶表示装置の利用（視聴）状態において、その走査信号線が横方向に延伸していても縦方向に延伸していてもよいことはいうまでもない。なお、液晶パネルを示す図面では、配向規制用構造物を適宜省略して記載している。

図８は、本発明の液晶表示装置１１０の実施の一形態を模式的に示す平面図である。液晶表示装置１１０は、主としてアクティブマトリクス基板１１１と、アクティブマトリクス基板１１１にシール材（図示せず）を用いて貼り合わされた対向基板（カラーフィルタ基板）１１２と、ＳＯＦ（システムオンフィルム）技術を用いてゲートドライバ９およびソースドライバ１１が実装されたポリイミドフィルム８、１０と、外部基板１２とからなる。ここで、対向基板１１２は、図８において点線を用いて示されている。なお、アクティブマトリクス基板１１１と対向基板１１２との間には、配向膜、配向制御構造および液晶材料が保持されているが、図８では省略している。また、液晶表示装置１１０は、このほかに偏光フィルムなどの光学フィルム、バックライト、その他光学部品、回路部品、これらの部品を所定の位置に保持するためのベゼルなどを備えるが、これらも図８では省略している。

図８に示すアクティブマトリクス基板１１１は、ガラス基板１と、ガラス基板１上に形成された、走査信号線２と、保持容量配線３と、データ信号線４と、画素電極５とを有する。アクティブマトリクス基板１１１上の領域は、複数の画素を有する表示領域６と、その周囲の周辺領域７とに分けることができる。周辺領域７には、ゲート端子９ａ、ソース端子１１ａが設けられ、それぞれにはゲートドライバ９、ソースドライバ１１からの出力等が、ポリイミドフィルム８、１０内の配線を介して入力される。また、ポリイミドフィルム１０には、外部基板１２が実装されている。周辺領域７には、さらに、ガラス基板１上に設けられるＣＳドライバ（保持容量配線駆動回路）１３を有する。なお、ゲートドライバ９、ソースドライバ１１、およびＣＳドライバ１３を駆動するための制御信号や電源は、外部基板１２等から、ポリイミドフィルム８、１０およびガラス基板１上の配線（図示せず）を介して供給される。

なお、図８では、ゲートドライバ９およびＣＳドライバ１３は、液晶表示装置１１０の両端部（紙面左右端部）に列をなして設けられているが、本発明はこれに限定されず、液晶表示装置１１０の一端部（図８における左端部あるいは右端部）のみに設けられていてもよい。

（液晶パネルの構成例１）
図１は本発明の液晶パネルの構成例１における液晶パネル１１３ａの一部を示す等価回路図である。図１に示すように、液晶パネル１１３ａは、列方向（紙面上下方向）に延伸するデータ信号線４ｘ、４Ｘ、行方向（紙面左右方向）に延伸する走査信号線２ｃｄ、２ａｂ、２ｅｆ、行および列方向に並べられた画素（画素領域）１００〜１０５、保持容量配線３ｗ、３ｘ、３ｙ、３ｚ、および共通電極（対向電極）ｃｏｍを備え、各画素の構造は同一の構成である。また、図１に示すように、画素１００〜１０２が含まれる画素列と、画素１０３〜１０５が含まれる画素列とが隣接している。

液晶パネル１１３ａでは、１つの画素に対応してデータ信号線および走査信号線それぞれが１本ずつ設けられるとともに、列方向に隣り合う画素の間に、両画素で共用する保持容量配線が設けられている。画素１００に設けられた２つの画素電極５ｃ、５ｄ、画素１０１に設けられた２つの画素電極５ａ、５ｂ、および画素１０２に設けられた２つの画素電極５ｅ、５ｆが、それぞれ一列に配されるともに、画素１０３に設けられた２つの画素電極５Ｃ、５Ｄ、画素１０４に設けられた２つの画素電極５Ａ、５Ｂ、および画素１０５に設けられた２つの画素電極５Ｅ、５Ｆが、それぞれ一列に配されている。また、画素電極５ｃと５Ｃ、画素電極５ｄと５Ｄ、画素電極５ａと５Ａ、画素電極５ｂと５Ｂ、および画素電極５ｅと５Ｅ、画素電極５ｆと５Ｆが、それぞれ行方向に隣接している。

各画素の構造は同一であるため、以下では、主に画素１０１を例に挙げて説明する。

画素１０１では、画素電極５ａ（第１画素電極）が、走査信号線２ａｂに接続されたトランジスタ１５ａ（第１トランジスタ）を介してデータ信号線４ｘに接続され、画素電極５ｂ（第２画素電極）が、走査信号線２ａｂに接続されたトランジスタ１５ｂ（第２トランジスタ）を介してデータ信号線４ｘに接続され、画素電極５ａおよび保持容量配線３ｘ間に保持容量Ｃｈａが形成され、画素電極５ｂおよび保持容量配線３ｙ間に保持容量Ｃｈｂが形成され、画素電極５ａおよび共通電極ｃｏｍ間に液晶容量Ｃｌａが形成され、画素電極５ｂおよび共通電極ｃｏｍ間に液晶容量Ｃｌｂが形成されている。

このように、画素電極５ａ、５ｂそれぞれは、同一の走査信号線２ａｂに接続されたそれぞれのトランジスタ１５ａ、１５ｂを介して、同一のデータ信号線４ｘに接続されているため、画素電極５ａ、５ｂそれぞれに対して、同一の信号電位（データ信号）を、トランジスタ１５ａ、１５ｂそれぞれを介して直接供給することができる。そして、画素電極５ａ、５ｂそれぞれは、異なる保持容量配線３ｘ、３ｙそれぞれと保持容量Ｃｈａ、Ｃｈｂを形成しているため、例えば、走査信号線２ａｂの電位を選択状態（ハイレベル）として画素電極５ａ、５ｂにデータ信号を書き込んだ後に、保持容量配線３ｘ、３ｙに互いに異なる保持容量配線信号を供給して、容量結合による画素電極電位（画素電位）の突き上げまたは突き下げを行うことによって、画素電極５ａ、５ｂそれぞれの画素電位を異ならせることができる。このような方法を用いて、例えば、画素電極５ａを含む副画素を明副画素（相対的に輝度の高い画素）、画素電極５ｂを含む副画素を暗副画素（相対的に輝度の低い画素）とすることができる。これにより、画素分割方式の液晶表示装置を実現できる。

本構成例１における液晶パネル１１３ａの具体的な構成を図２に示す。図２は、液晶パネル１１３ａの構成例１を示す平面図である。図２の液晶パネル１１３ａでは、画素１００および画素１０１に沿うようにデータ信号線４ｘが設けられ、画素１０３および画素１０４に沿うようにデータ信号線４Ｘが設けられ、画素１００、１０３のエッジ部の一方と重なるように保持容量配線３ｗが設けられ、画素１００、１０３のエッジ部の他方および画素１０１、１０４のエッジ部の一方と重なるように保持容量配線３ｘが設けられ、画素１０１、１０４のエッジ部の他方と重なるように保持容量配線３ｙが設けられている。また、画素１００、１０３の中央部を横切るように走査信号線２ｃｄが配され、画素１０１、１０４の中央部を横切るように走査信号線２ａｂが配されている。

また、平面的に視て、画素１００では、保持容量配線３ｗ、３ｘ間に画素電極５ｃ、５ｄが列方向に並べられ、画素１０１では、保持容量配線３ｘ、３ｙ間に画素電極５ａ、５ｂが列方向に並べられ、画素１０３では、保持容量配線３ｗ、３ｘ間に画素電極５Ｃ、５Ｄが列方向に並べられ、画素１０４では、保持容量配線３ｘ、３ｙ間に画素電極５Ａ、５Ｂが列方向に並べられている。

画素１０１では、走査信号線２ａｂ上には、トランジスタ１５ａのソース電極１６ａｂおよびドレイン電極１７ａと、トランジスタ１５ｂのソース電極１６ａｂおよびドレイン電極１７ｂとが形成されている。このように、ソース電極１６ａｂは、トランジスタ１５ａ、１５ｂの両方のソース電極を兼ねてデータ信号線４ｘに接続される。ドレイン電極１７ａはドレイン引き出し配線１８ａに接続され、ドレイン引き出し配線１８ａは容量電極１９ａに接続され、容量電極１９ａはコンタクトホール２０ａを介して画素電極５ａに接続される。ドレイン電極１７ｂはドレイン引き出し配線１８ｂに接続され、ドレイン引き出し配線１８ｂは容量電極１９ｂに接続され、容量電極１９ｂはコンタクトホール２０ｂを介して画素電極５ｂに接続される。

ここで、容量電極１９ａがゲート絶縁膜を介して保持容量配線３ｘに重なるとともに、画素電極５ａがゲート絶縁膜および層間絶縁膜を介して保持容量配線３ｘに重なっており、これらの重なりの両方によって保持容量Ｃｈａ（図１参照）が形成されている。同様に、容量電極１９ｂがゲート絶縁膜を介して保持容量配線３ｙに重なるとともに、画素電極５ｂがゲート絶縁膜および層間絶縁膜を介して保持容量配線３ｙに重なっており、これらの重なりの両方によって保持容量Ｃｈｂ（図１参照）が形成されている。

なお、他の画素の構成（各部材の形状および配置並びに接続関係）は画素１０１のそれと同じである。

図３は図２のＡ−Ｂ断面図であり、図４は図２のＡ−Ｃ断面図である。これらの図に示すように、液晶パネル１１３ａは、アクティブマトリクス基板１１１と、これに対向するカラーフィルタ基板（対向基板）１１２と、両基板１１１、１１２間に配される液晶層１１４とを備える。

アクティブマトリクス基板１１１では、ガラス基板１上に走査信号線２ａｂおよび保持容量配線３ｘ、３ｙが形成され、これらを覆うように無機材料である窒化シリコンからなるゲート絶縁膜２１が形成されている。トランジスタ１５ａ、１５ｂにおいては、トランジスタのゲート電極が走査信号線２ａｂと一体となって形成され、ガラス基板１上の走査信号線２ａｂの一部がトランジスタ１５ａ、１５ｂのゲート電極の役割を果たす。トランジスタ１５ａ、１５ｂにおけるゲート絶縁膜２１上には、半導体層２２ａｂ、半導体層２２ａｂに接するソース電極１６ａｂ、ドレイン電極１７ａ、１７ｂ、ドレイン引き出し配線１８ａ、１８ｂ、容量電極１９ａ、１９ｂが形成され、これらを覆うように層間絶縁膜２３が形成されている。半導体層２２ａｂは、図示していないが、真性アモルファスシリコン層（ｉ層）と、リンがドーピングされたｎ＋型アモルファスシリコン層（ｎ＋層）とからなる。ｎ＋層はｉ層等の半導体材料とソース電極１６ａｂ、ドレイン電極１７ａ、１７ｂ等の金属材料との間で電気的接続を行うコンタクト層の役割を有している。なお、ソース電極１６ａｂおよびドレイン電極１７ａ、１７ｂと重ならない半導体層２２ａｂ（典型的にはトランジスタのチャネル部）は、ｎ＋層がエッチング等により除去され、i層のみとなっている。層間絶縁膜２３は無機材料である窒化シリコンからなる。層間絶縁膜２３上にはＩＴＯ（インジウム錫酸化物）からなる画素電極５ａ、５ｂが形成され、さらに、画素電極５ａ、５ｂを覆うように配向膜（図示せず）が形成されている。ここで、コンタクトホール２０ａ、２０ｂでは、それぞれ、層間絶縁膜２３が刳り貫かれており、これによって、画素電極５ａと容量電極１９ａとが電気的に接続され、画素電極５ｂと容量電極１９ｂとが電気的に接続される。

一方、カラーフィルタ基板１１２では、ガラス基板３１上にブラックマトリクス３２および着色層３３が形成され、その上層に共通電極（ｃｏｍ）３４が形成され、さらにこれを覆うように配向膜（図示せず）が形成されている。

ここで、アクティブマトリクス基板１１１の製造方法の一例を説明する。なお、この製造方法は、アモルファスシリコントランジスタを含んだ一般的なアクティブマトリクス基板の製造方法と同様である。

まず、アルゴン（Ａｒ）ガスを用いたスパッタ法により、ガラス、プラスチック等の透明絶縁性基板（図３ではガラス基板１）上にチタン（Ｔｉ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）を順に堆積して、Ｔｉ／Ａｌ／Ｔｉ積層膜であるゲート金属膜（図示せず）を形成する。このとき、チタンの膜厚は例えば１００ｎｍ（上層側、下層側共通）とし、アルミニウムの膜厚は例えば３００ｎｍとする。ゲート金属膜を形成する際のガラス基板１の温度は２００〜３００℃とする。

続いて、フォトリソグラフィー法、すなわち対象となる膜上にフォトレジスト材料によるレジストパターン膜を形成し、このレジストパターン膜をマスクとして膜のパターニングを行う方法を用いて、ゲート金属膜から、各トランジスタのゲート電極としても機能する走査信号線２ａｂ、保持容量配線３ｘ、３ｙ等を形成する。ゲート金属膜のエッチングには例えば塩素ガス（Ｃｌ_２）ガスを主に用いたドライエッチング法を用いる。エッチング終了後、レジストパターン膜を有機アルカリを含む剥離液を用いて除去する。

ゲート金属膜の材料は、アルミニウム、チタンの他に、インジウム錫酸化物（ＩＴＯ）や、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）等の単体金属、またはそれらに窒素、酸素、あるいは他の金属を含有させた材料であってもよい。ゲート金属膜は、上記材料を用いた単一の層であってもよいし、積層構造を有していてもよい。例えば、走査信号線は、チタンおよび銅によるＴｉ／Ｃｕ／Ｔｉ積層膜、あるいは銅およびモリブデンによるＭｏ／Ｃｕ／Ｍｏ積層膜であってもよい。

ゲート金属膜の形成方法としては、スパッタ法の他、蒸着法等を用いることもできる。ゲート金属膜の厚さも特に限定されない。また、ゲート金属膜のエッチング方法も、上述したドライエッチング法に限定されず、酸などのエッチャントを用いたウェットエッチング法等を用いることもできる。

次いで、ゲート絶縁膜２１となる窒化シリコン（ＳｉＮｘ）膜、真性アモルファスシリコン層（ｉ層）となるアモルファスシリコン膜、ｎ＋型アモルファスシリコン層（ｎ＋層）となるｎ＋型アモルファスシリコン膜を、プラズマＣＶＤ（化学的気相成長）法等により連続して成膜する。このとき、窒化シリコン膜の膜厚は例えば４００ｎｍ、アモルファスシリコン膜の膜厚は例えば２００ｎｍ、ｎ＋型アモルファスシリコン膜の膜厚は５０ｎｍとする。これらの膜を形成する際のガラス基板１の温度は２００〜３００℃とし、成膜用のガスとしては、シラン（ＳｉＨ_４）、アンモニア（ＮＨ_３）、水素（Ｈ_２）及び窒素（Ｎ_２）等を適宜組み合わせて用いる。

続いて、フォトリソグラフィー法により窒化シリコン膜、アモルファスシリコン膜、ｎ＋型アモルファスシリコン膜を所定の形状にパターニングを行って、ゲート絶縁膜２１と、一次加工されたアモルファスシリコン膜およびｎ＋型アモルファスシリコン膜を得る。このときのエッチングには、例えば塩素ガス（Ｃｌ_２）ガス、四塩化炭素（ＣＦ_４）ガス、酸素（Ｏ_２）ガスを適宜組み合わせて用いたドライエッチング法を用いる。エッチング終了後、レジストパターン膜を、有機アルカリを含む剥離液を用いて除去する。

次いで、ゲート金属膜の場合と同様に、チタン（Ｔｉ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）を順に堆積して、Ｔｉ／Ａｌ／Ｔｉ積層膜であるソース金属膜（図示せず）を形成する。このとき、チタンの膜厚は例えば１００ｎｍ（上層側、下層側共通）とし、アルミニウムの膜厚は例えば３００ｎｍとする。ゲート金属膜の場合と同様に、フォトリソグラフィー法を用いて、ソース金属膜からデータ信号線４ｘ、ソース電極１６ａｂ、ドレイン電極１７ａ、１７ｂ、ドレイン引き出し配線１８ａ、１８ｂ、および容量電極１９ａ、１９ｂ等を形成する。ここで、フォトリソグラフィー法で用いたレジストパターン膜（図示せず）は、次工程のため、除去せずに残しておく。ソース金属膜の材料についても、ゲート金属膜と同様の他の材料から構成されてもよい。

次いで、アモルファスシリコン膜、ｎ＋型アモルファスシリコン膜に対して再度エッチング加工（チャネルエッチング）を行って、真性アモルファスシリコン層（ｉ層）、ｎ＋型アモルファスシリコン層（ｎ＋層）を得て、半導体層２２ａｂを得る。すなわち、データ信号線４ｘ、ソース電極１６ａｂ、およびドレイン電極１７ａ、１７ｂ等のパターンを形成するために用いたレジストパターン膜をマスクにし、ドライエッチング法にてｎ＋型アモルファスシリコン膜と、アモルファスシリコン膜の一部表面をエッチングする。これによって、ソース電極１６ａｂとドレイン電極１７ａ、１７ｂとの間の分離を行う。なお、ここで、アモルファスシリコン膜の一部表面をエッチングするのは、オーバーエッチングによって確実にｎ＋型アモルファスシリコン膜を取り除くため等の理由による。

次いで、層間絶縁膜２３となる窒化シリコン膜を、データ信号線４ｘ、ソース電極１６ａｂ、ドレイン電極１７ａ、１７ｂ、ドレイン引き出し配線１８ａ、１８ｂ、および容量電極１９ａ、１９ｂを覆うように形成する。ここでは、プラズマＣＶＤ法を用いて、窒化シリコン膜を形成する際のガラス基板１の温度は２００〜３００℃とし、成膜用のガスとしては、シラン（ＳｉＨ_４）、アンモニア（ＮＨ_３）、水素（Ｈ_２）及び窒素（Ｎ_２）等を適宜組み合わせて用いる。窒化シリコン膜の膜厚は、例えば３００ｎｍである。

次いで、フォトリソグラフィー法を用いて、層間絶縁膜２３となる窒化シリコン膜を所定のパターンとなるようエッチングして、層間絶縁膜２３とコンタクトホール２０ａ、２０ｂを形成する。このときの、ゲート絶縁膜２１となる窒化シリコンのエッチングと同様の手法を用いることができる。

次いで、層間絶縁膜２３上に、例えば、ＩＴＯ（インジウム錫酸化物）膜を、スパッタリング法等により１００ｎｍ程度の膜厚で成膜し、これをフォトリソグラフィー法にて必要な形状にパターニングすることによって画素領域に画素電極５ａ、５ｂを形成する。ＩＴＯ膜のエッチングには蓚酸（ＨＯＯＣ−ＣＯＯＨ）または塩化第２鉄液等を用いることができる。

次いで、画素電極５ａ、５ｂを覆うように、インクジェット法等により配向膜材料を含んだ溶液を塗布し、配向膜（図示せず）を形成する。

上述したアクティブマトリクス基板１１１の製造方法は、後述する液晶パネルにおいても適用可能である。以下では、説明の便宜上、その説明を省略する。

ところで、図２のＡ−Ｂ断面を図５のように構成することもできる。図５は、図２に示す液晶パネル１１３の他の構成におけるＡ−Ｂ断面図である。図５の液晶パネルでは、ガラス基板１上に厚いゲート絶縁膜２１ｐと薄いゲート絶縁膜２１ｑとを形成し、画素電極５ａの下層に厚い層間絶縁膜２３ｐと薄い層間絶縁膜２３ｑとを形成する。ゲート絶縁膜２１ｐは、トランジスタ１５ａと、容量電極１９ａの付近では取り除かれている。また、層間絶縁膜２３ｐおよび層間絶縁膜２３ｑは、互いに略同一の平面形状であり、コンタクトホール２０ａ、２０ｂの部分が取り除かれている。こうすれば、各種寄生容量の低減や配線同士の短絡防止の効果が得られる。ゲート絶縁膜２１ｐの膜厚は例えば１０００ｎｍ、ゲート絶縁膜２１ｑの膜厚は例えば４００ｎｍ、層間絶縁膜２３ｐの膜厚は例えば２５００〜３０００ｎｍ、層間絶縁膜２３ｑの膜厚は例えば３００ｎｍとすることができる。ここで、層間絶縁膜２３ｐは有機材料からなり、膜厚は下地凹凸を反映して分布をもつ。また、層間絶縁膜２３ｑおよびゲート絶縁膜２１ｑはプラズマＣＶＤ法を用いた窒化シリコン膜である。

図５のゲート絶縁膜２１ｐは、ゲート絶縁膜２１ｑと同様にプラズマＣＶＤ法を用いた窒化シリコン膜や、あるいは酸化シリコン膜であってもよいが、ＳＯＧ（スピンオンガラス）材料から作成される絶縁膜であってもよい。

図５の層間絶縁膜２３ｐ、層間絶縁膜２３ｑおよびコンタクトホール２０ａ、２０ｂは例えば、以下のようにして形成することができる。すなわち、トランジスタ１５ａを形成した後、プラズマＣＶＤ法によって、層間絶縁膜２３ｑとなる窒化シリコン膜を成膜するところまでは図３および図４の場合と同様であり、次に、感光性アクリル樹脂を含むレジスト材料を用いたフォトリソグラフィー法によって、まず感光性アクリル樹脂膜を形成し、感光性アクリル樹脂膜をマスクとして窒化シリコン膜をエッチングし、層間絶縁膜２３ｐ、層間絶縁膜２３ｑおよびコンタクトホール２０ａ、２０ｂを得ることができる。ここで、感光性アクリル樹脂膜は除去されず、熱処理等を加えてそのまま層間絶縁膜２３ｐとして用いる。このときの窒化シリコン膜のエッチングは、図３および図４の場合と同様に行うことができる。

図５のゲート絶縁膜２１ｐは、ＳＯＧ（スピンオンガラス）材料から形成される絶縁膜であって、ＳＯＧ材料を含んだ溶液の塗布と熱処理等によって得られた膜を、フォトリソグラフィー法を用いてパターニングして得られる。

なお、層間絶縁膜２３ｐも同様に、例えば、ＳＯＧ（スピンオンガラス）材料から形成される絶縁膜であってもよく、また、ゲート絶縁膜２１ｐや層間絶縁膜２３ｐに、アクリル樹脂、エポキシ樹脂、ポリイミド樹脂、ポリウレタン樹脂、ノボラック樹脂、およびシロキサン樹脂の少なくとも１つが含まれていてもよい。

（液晶パネルの構成例２）
ここで、保持容量Ｃｈａ、Ｃｈｂは、図６に示す構成により形成されていてもよい。図６は、本発明の液晶パネルの構成例２を示す平面図である。図６の液晶パネル１１３ｂでは、画素１０１において、図２の構成例１の液晶パネル１１３ａに対してさらにコンタクト電極２６ａ、２６ｂ、およびコンタクトホール２７ａ、２７ｂが設けられている。ここで、コンタクト電極２６ａ、２６ｂは、ドレイン引き出し配線１８ａ、１８ｂと同層に形成される。トランジスタ１５ａのドレイン電極１７ａは、ドレイン引き出し配線１８ａおよびコンタクトホール２７ａを介して画素電極５ａに接続され、さらに画素電極５ａは、コンタクトホール２０ａを介して容量電極１９ａに接続される。ここで、容量電極１９ａがゲート絶縁膜を介して保持容量配線３ｘと重なっており、画素電極５ａがゲート絶縁膜および層間絶縁膜を介して保持容量配線３ｘと重なっており、これらの重なりの両方によって保持容量Ｃｈａ（図１参照）が形成されている。

同様に、トランジスタ１５ｂのドレイン電極１７ｂは、ドレイン引き出し配線１８ｂおよびコンタクトホール２７ｂを介して画素電極５ｂに接続され、さらに画素電極５ｂは、コンタクトホール２０ｂを介して容量電極１９ｂに接続される。そして、容量電極１９ｂがゲート絶縁膜を介して保持容量配線３ｙと重なっており、画素電極５ｂがゲート絶縁膜および層間絶縁膜を介して保持容量配線３ｙと重なっており、これらの重なりの両方によって保持容量Ｃｈｂ（図１参照）が形成されている。

図７は、図６のＡ−Ｂ断面図である。図７に示すように、容量電極１９ａは、ドレイン引き出し配線１８ａおよびコンタクト電極２６ａと同層に形成され、ゲート絶縁膜２１を介して保持容量配線３ｘに重なり、コンタクトホール２０ａを介して画素電極５ａに接続される。また、画素１００の容量電極１９ｄが、同様に、ゲート絶縁膜２１を介して保持容量配線３ｘに重なり、コンタクトホール２０ｄを介して画素電極５ｄに接続される。これにより、容量電極１９ａと保持容量配線３ｘとの間に保持容量Ｃｈａ（図１参照）が形成され、容量電極１９ｄと保持容量配線３ｘとの間に保持容量Ｃｈｄ（図１参照）が形成される。この構成によれば、図２に示した構成例１と比べて、ドレイン引き出し配線１８ａ、１８ｂ等が、画素電極５ａ、５ｂの全体にわたって横切ることがないので、液晶表示装置としての開口率の向上を図ることができ、特に適する。

次に、本発明の液晶表示装置１１０の駆動方法について説明する。図９は、図８に示した液晶表示装置１１０の基本的な電気的駆動方法を説明するための図である。液晶表示装置１１０は、表示部４１と、表示制御回路４２と、ソースドライバ（データ信号線駆動回路）４３と、ゲート・ＣＳドライバ（走査信号線・保持容量配線駆動回路）４４とを備えている。表示部４１には、ｎ本のソースライン（データ信号線）と、ｍ本のゲートライン（走査信号線）と、ｍ＋１本のＣＳライン（保持容量配線）と、ｍ×ｎ個の画素とが設けられている。図９では、代表としてソースラインＳＬ１、ＳＬｊ（ｊは１以上ｎ以下の整数）、ＳＬｊ＋１、ＳＬｎと、ゲートラインＧＬ１、ＧＬ２、ＧＬｉ（ｉは１以上ｍ以下の整数）、ＧＬｉ＋１、ＧＬｍと、ソースラインおよびゲートラインの交差部に対応して配される画素Ｐ１、Ｐ２、Ｐｉ、Ｐｉ＋１、Ｐｍと、ＣＳラインＣＳＬ０、ＣＳＬ１、ＣＳＬｉ−１、ＣＳＬｉ、ＣＳＬｉ＋１、ＣＳＬｍ−１、ＣＳＬｍ等を記載している。また、図９のように、画素Ｐｉは、副画素ＰＡｉと副画素ＰＢｉの２つの副画素からなる。画素Ｐ１、Ｐ２、Ｐｉ＋１、Ｐｍも同様である。なお、液晶表示装置１１０では、例えばｍ＝１０８０、ｎ＝５７６０であるが、これに限定されるわけではない。さらに、液晶表示装置１１０は、容量配線幹４７（後述）を備える場合があるが、ここでは図示していない。

表示制御回路４２は、外部から送られるデータ信号ＤＡＴとタイミング制御信号ＴＳとを受け取り、デジタル映像信号ＤＶと、表示部４１に画像を表示するタイミングを制御するためのソーススタートパルス信号ＳＳＰと、ソースクロック信号などのソース制御信号ＳＣＴＬと、ゲートスタートパルス信号ＧＳＰと、ゲートクロック信号などのゲート制御信号ＧＣＴＬとを出力する。

ソースドライバ４３は、表示制御回路４２からデジタル映像信号ＤＶと、表示部４１に画像を表示するタイミングを制御するためのソーススタートパルス信号ＳＳＰと、ソースクロック信号などのソース制御信号ＳＣＴＬとを受け取り、表示部４１内の各画素の液晶容量を充電するために、駆動用のデータ信号を各ソースラインＳＬ１〜ＳＬｎに供給する。

ゲート・ＣＳドライバ４４は、表示制御回路４２から出力されたゲートスタートパルス信号ＧＳＰと、ゲート制御信号ＧＣＴＬとを受け取り、各ゲートラインにゲート信号（走査信号）を供給し、各ＣＳラインにＣＳ信号（保持容量配線信号）を供給する。ここで、ゲートラインおよびＣＳラインは順次駆動される方式であって、飛び越しの走査は行なわれない。すなわち、ゲートラインはＧＬ１からＧＬｍの順に順次駆動される。

また、本実施の形態では、ゲート・ＣＳドライバ４４が、液晶表示装置１１０の両端部（図９では、紙面左右側端部）に列をなして設けられている。なお、本発明の液晶表示装置１１０では、ゲート・ＣＳドライバ４４が、液晶表示装置１１０の片側端部（図９において、紙面左右何れかの端部）に設けられていてもよい。後述の各ゲート・ＣＳドライバについても同様である。

なお、図９では、液晶表示装置１１０が有するソースドライバ４３、ゲート・ＣＳドライバ４４、表示制御回路４２による液晶表示装置１１０の駆動の概略を示しており、ソースドライバ４３、ゲート・ＣＳドライバ４４等を駆動するための電源や配線等、およびその他の制御信号は省略している。また、共通電極（ｃｏｍ）に信号電位を与えるための配線等も省略している。

（ＣＳドライバの構成例１）
図９に示される２つのゲート・ＣＳドライバ４４は同様の構成であるため、以下では、このうちの１つを例に挙げて説明する。図１０は、本発明の液晶表示装置１１０におけるゲート・ＣＳドライバ４４の構成例１を示す回路図である。ゲートドライバ４５は、ＳＯＦ（システムオンフィルム）技術を用いて、ポリイミドフィルム（図示せず）上に実装されている。ポリイミドフィルムはガラス基板１（図８参照）にＡＣＦ（異方性導電フィルム）で接続され、ポリイミドフィルム内の配線（図示せず）はガラス基板１上のゲート端子（図示せず）に接続されている。ゲートドライバ４５はゲートドライバＩＣ（図示せず）から構成され、図８のように、複数のポリイミドフィルム上に分割されて実装されていてもよい。ＣＳドライバ４６は、ガラス基板１上に一体化（モノリシック化）されて形成されている。すなわち、ＣＳドライバ４６は、アモルファスシリコンをトランジスタに用いたアクティブマトリクス基板１１１（図８参照）にモノリシックで作り込まれている。

図１０では、ｉ、ｍは偶数として記載している。ゲートドライバ４５は表示制御回路４２から出力されたゲートスタートパルス信号ＧＳＰとゲート制御信号ＧＣＴＬとを受け取り、各ゲートラインＧＬ１〜ＧＬｍ＋２へ駆動電圧信号（ゲート信号）を出力する。ここで、ゲートラインＧＬｍ＋１、ＧＬｍ＋２は画素の充電制御には直接関係しないゲートライン（ダミーゲートライン）であって、ゲートラインＧＬｍ＋２はＣＳドライバ４６に必要な信号を伝送する。また、図中のｍは偶数であり、すなわち本構成例１では、ダミーゲートラインを除いたゲートラインは偶数本からなる。ただし、本発明はこれに限定されるわけではなく、別の構成例として、ダミーゲートラインを除いたゲートラインが奇数本からなっていてもよく、その場合は、図１０の構成において必要に応じてゲートラインおよびダミーゲートラインの本数の調整を行えばよい。

ＣＳＬ０、ＣＳＬ２、ＣＳＬｉ−２、ＣＳＬｉ、ＣＳＬｉ＋２、ＣＳＬｍ−２、ＣＳＬｍ等の偶数行のＣＳライン（第２保持容量配線群）には、容量配線幹４７に供給される信号ＣＯＭ（第２保持容量配線信号）が配線の分岐によって供給される。ＣＳＬ１、ＣＳＬ３、ＣＳＬｉ−１、ＣＳＬｉ＋１、ＣＳＬｍ−１等の奇数行のＣＳライン（第１保持容量配線群）には、ＣＳＤ１、ＣＳＤ３、ＣＳＤｉ−１、ＣＳＤｉ＋１、ＣＳＤｍ−１等で表す、ＣＳドライバ４６を構成する内部回路（保持容量配線駆動内部回路；以下、「保持回路」ともいう）の出力信号（第１保持容量配線信号）が供給される。すなわち、保持回路は、全てのＣＳラインに対して、１ラインおき（奇数行）に対応して設けられている。ただし、別の形態として、保持回路は、全てのＣＳラインに対して、１ラインおき（偶数行）に対応して設けられていてもよい。なお、以下の各ＣＳドライバの構成においても、保持回路の出力信号を「第１保持容量配線信号」、第１保持容量配線信号が入力されるＣＳラインを「第１保持容量配線群」、外部の信号源から出力され容量配線幹４７に供給される信号を「第２保持容量配線信号」、第２保持容量配線信号が入力されるＣＳラインを「第２保持容量配線群」と表すことができる。以下の説明では、本発明の保持回路の代表として保持回路ＣＳＤｉ−１等を例に挙げて説明するが、他の段の保持回路についても同様である。

図１０に示すように、ＣＳドライバ４６は、複数の保持回路を含んで構成され、外部からの信号ＳＥＬ１、ＳＥＬ２、ＶＤＤ、ＶＳＳを受け取る端子を備え、選択用配線４６ａ、選択用配線４６ｂ、高電位側電源線４６Ｈ、低電位側電源線４６Ｌを介して上記各信号を受け取るとともに、ゲートドライバ４５の出力（ゲート信号）を受け取る。一例として保持回路ＣＳＤｉ−１を挙げると、保持回路ＣＳＤｉ−１は、外部からの信号ＳＥＬ１、ＳＥＬ２、ＶＤＤ、ＶＳＳを受け取る端子ｓｅｌ１、ｓｅｌ２、ｖｄｄ、ｖｓｓを備え、選択用配線４６ａ、選択用配線４６ｂ、高電位側電源線４６Ｈ、低電位側電源線４６Ｌを介して上記各信号を受け取る。また、保持回路ＣＳＤｉ−１は入力端子ｓを備え、入力端子ｓは、ゲートラインＧＬｉ＋２に接続され、ゲートドライバ４５の出力（ゲート信号）を受け取る。保持回路ＣＳＤｉ−１の出力（ＣＳ信号）は、出力端子ｃｓを介してＣＳラインＣＳＬｉ−１に入力される。なお、ここでいう端子とは、回路上の点を指し、実デバイス形態においては該当する接続用の端子形状が設けられていてもよいし、設けられなくてもよい。ここでいう端子とは、該当する単なる配線上の一点であってもよい。本明細書において、端子という語は、同様に用いることとする。

図１１は、ＣＳドライバ４６を構成する保持回路の具体例を示す回路図である。一例として保持回路ＣＳＤｉ−１を挙げると、保持回路ＣＳＤｉ−１は、４つのトランジスタＭＳ１、ＭＳ２、ＭＧ、ＭＨにより構成される。ここでは、これらのトランジスタはガラス基板上に形成されたアモルファスシリコンＴＦＴである。

保持回路ＣＳＤｉ−１の端子ｓ（第１入力部）、ｓｅｌ１（第２入力部）、ｓｅｌ２（第３入力部）、ｖｄｄ、ｖｓｓにはそれぞれ外部からの信号Ｓ、ＳＥＬ１（保持対象信号）、ＳＥＬ２（保持対象信号）、ＶＤＤ、ＶＳＳが入力され、端子ｃｓからＣＳ信号が出力される。

トランジスタＭＳ１は、ゲート電極が保持回路ＣＳＤｉ−１の端子ｓに接続され、ソース電極が保持回路ＣＳＤｉ−１の端子ｓｅｌ１に接続され、ドレイン電極がノードｎｅｔＣ１に接続されている。トランジスタＭＧは、ゲート電極がノードｎｅｔＣ１に接続され、ソース電極が端子ｖｄｄに接続され、ドレイン電極が出力端子ｃｓに接続されている。

トランジスタＭＳ２は、ゲート電極が保持回路ＣＳＤｉ−１の端子ｓに接続され、ソース電極が保持回路ＣＳＤｉ−１の端子ｓｅｌ２に接続され、ドレイン電極がノードｎｅｔＣ２に接続されている。トランジスタＭＨは、ゲート電極がノードｎｅｔＣ２に接続され、ソース電極が出力端子ｃｓに接続され、ドレイン電極が端子ｖｓｓに接続されている。

図１２は、保持回路ＣＳＤｉ−１において入出力される各種信号を示すタイミングチャートである。ここでも、保持回路の一例として図１０の保持回路ＣＳＤｉ−１を挙げている。図１２では横軸を時間とし縦軸を電位とし、紙面上側を正方向とする。特に横軸である時間に関しては、１Ｈ（水平走査期間）の時間おきの縦線を入れ、タイミングを示す目安としている。縦軸である電位については、基準電位となるＧＮＤレベル、および共通電極（ｃｏｍ）の電位となるＣＯＭを、あわせて示している。後述のタイミングチャートでもこれと同様の記載とする。なお、本実施の形態の液晶表示装置１１０では、例えば、１２０Ｈｚのフレームレートで駆動し、１Ｈ（水平走査期間）は７．４μｓ、２Ｈは１４．８μｓ、１Ｆ（フレーム、垂直走査期間）は８．３ｍｓの時間であるが、本発明はこれに限定されるわけではない。

図１２には信号Ｓ、ＳＥＬ１、ＳＥＬ２、ＶＤＤ、ＶＳＳ、ｎｅｔＣ１、ｎｅｔＣ２、ＣＳの波形を示している。同図において、Ｖ（ｎｅｔＣ１）、Ｖ（ｎｅｔＣ２）はそれぞれノードｎｅｔＣ１、ｎｅｔＣ２の電位を表し、ＣＳは、保持回路ＣＳＤｉ−１の端子ｃｓから出力されるＣＳ信号を表す。また、信号Ｓは、ゲートラインＧＬｉ＋２から分岐して端子ｓに入力される信号を表す。なお、以下の説明においては、ｎｅｔＣ１、ｎｅｔＣ２の場合と同様に、配線、ノード等の特定部位の信号、電位を表すときに、その配線、ノード名を（）で囲み、前にＶを付して表すことがある。

信号Ｓの波形は１フレーム（垂直走査期間）の周期で変化する。ここでは１フレームに１回、２Ｈ（水平走査期間）の期間だけ高電位の状態になる。その他の期間では低電位の状態となる。高電位のときの電位をＶｇｈ、低電位のときの電位をＶｇｌと表す。ＳＥＬ１、ＳＥＬ２の信号波形は、１フレーム毎に高電位の状態と低電位の状態を交互に繰り返す。ＳＥＬ１、ＳＥＬ２は、高電位のときの電位をＶｓeｌｈ、低電位のときの電位をＶｓeｌｌとする。ＳＥＬ１、ＳＥＬ２は、位相が互いに１８０°ずれている。なお、図示していないが、ＳＥＬ１、ＳＥＬ２がそれぞれ電位を変化させるタイミングは、表示に影響を及ぼさないように画素電極へ電位の書き込みが行なわれない期間である帰線期間に行なわれることが望ましい。ＶＤＤ、ＶＳＳの電位は一定であり、それぞれの値をＶｃｓｈ、Ｖｃｓｌと表す。ＣＳ信号は、図１２に示すように、値Ｖｃｓｈ、Ｖｃｓｌの間で変動する。

ここで、図１１も参照して保持回路ＣＳＤｉ−１の動作を説明すると、Ｓは保持回路ＣＳＤｉ−１のスタートパルスの役割を担い、自段よりも後の後段の画素に対応するゲートラインＧＬｉ＋２の信号電位（ゲート信号）がアクティブ（選択状態）になると、信号Ｓの電位がＶｇｌからＶｇｈに上がり、トランジスタＭＳ１、ＭＳ２はオン状態になって、ノードｎｅｔＣ１、ｎｅｔＣ２の電位が、それぞれＳＥＬ１、ＳＥＬ２の電位へ近づく。ＳがＶｇｈになってから２Ｈ経過後、再びＳの電位がＶｇｌに下がると、トランジスタＭＳ１、ＭＳ２はオフ状態となり、ノードｎｅｔＣ１、ｎｅｔＣ２の電位は、ＳＥＬ１、ＳＥＬ２の電位に関わらず、トランジスタＭＳ１、ＭＳ２がオフしたときの電位に保持される。

ＳＥＬ１、ＳＥＬ２の位相が１８０°ずれているため、ノードｎｅｔＣ１、ｎｅｔＣ２の電位は、一方が高い状態（選択状態）となり、他方が低い状態（非選択状態）となる。それに対応して、トランジスタＭＧ、ＭＨも、一方が選択状態となり、他方が非選択状態となる。出力されるＣＳ信号の電位は、ノードｎｅｔＣ１、ｎｅｔＣ２の電位に応じて変化するが、端子ｃｓが表示部のＣＳラインにつながり充電に時間がかかるため、その変化はノードｎｅｔＣ１、ｎｅｔＣ２よりも緩やかになる。ＣＳ信号の電位は、トランジスタＭＧ、ＭＨの選択／非選択の状態に応じて、一定時間経過すると、ＶｃｓｈまたはＶｃｓｌの電位付近でほぼ安定する。ノードｎｅｔＣ１、ｎｅｔＣ２は保持部として機能するため、ＳＥＬ１、ＳＥＬ２の電位が変化したとしても、次にＳの電位が変化するまで、すなわちほぼ１フレームの時間は電位が保持され、その結果、ＣＳ信号の電位が保持される。

具体例を挙げると、連続する第１、第２フレームにおいて、第１フレームでは、時刻ｔ１においてＳがＶｇｈになると、トランジスタＭＳ１、ＭＳ２がオン状態となり、端子ｓｅｌ１およびノードｎｅｔＣ１が導通し、ノードｎｅｔＣ１の電位が上がるとともに、端子ｓｅｌ２およびノードｎｅｔＣ２が導通し、ノードｎｅｔＣ２の電位が下がる。ノードｎｅｔＣ１の高電位によりトランジスタＭＧがオン状態となり、ノードｎｅｔＣ２の低電位によりトランジスタＭＨがオフ状態となり、これによりＣＳ信号の電位がＶＤＤの電位Ｖｃｓｈに近づく。

第２フレームでは、時刻ｔ１＋１ＦにおいてＳがＶｇｈになると、トランジスタＭＳ１、ＭＳ２がオン状態となり、端子ｓｅｌ１およびノードｎｅｔＣ１が導通し、ノードｎｅｔＣ１の電位が下がるとともに、端子ｓｅｌ２およびノードｎｅｔＣ２が導通し、ノードｎｅｔＣ２の電位が上がる。ノードｎｅｔＣ１の低電位によりトランジスタＭＧがオフ状態となり、ノードｎｅｔＣ２の高電位によりトランジスタＭＨがオン状態となり、これによりＣＳ信号の電位がＶＳＳの電位Ｖｃｓｌに近づく。

保持回路ＣＳＤｉ−１では、上記の第１、第２フレームの動作を交互に繰り返す。

なお、より正確には、ノードｎｅｔＣ１、ｎｅｔＣ２の電位は、ともに値Ｖｓｅｌｈ、Ｖｓｅｌｌの範囲内であるが、回路構成やトランジスタの特性によっては、ノードｎｅｔＣ１、ｎｅｔＣ２の電位はＶｓｅｌｈ、Ｖｓｅｌｌに完全に到達しないことがある。特にトランジスタがアモルファスシリコンＴＦＴの場合、移動度が低いなどの理由で充電能力が不足し、ノードｎｅｔＣ１、ｎｅｔＣ２の電位は十分に到達しないこともある。

図１３は、図９において示される画素Ｐｉにおける各種の信号波形を示すタイミングチャートであり、偶数段のゲートラインＧＬｉに対応する。また、図１４は、画素Ｐｉ＋１における各種の信号波形を示すタイミングチャートであり、奇数段のゲートラインＧＬｉ＋１に対応する。なお、ｉは偶数とする。図１３および図１４においても図１２と同様に、特に横軸である時間に関しては、１Ｈ（水平走査期間）の時間おきの縦線を入れ、タイミングを示す目安としている。縦軸である電位については、基準電位となる電位ＧＮＤおよび共通電極（ｃｏｍ）の電位となるＣＯＭを、あわせて示している。以降のタイミングチャートでも同様である。また、図１３、図１４の第１、第２フレームは、それぞれ図１２の第１、第２フレームと対応しており、時刻ｔ２は時刻ｔ１よりも２Ｈ前の時刻である。すなわち（時刻ｔ２）＝（時刻ｔ１−２Ｈ）の関係にある。なお、以下では、画素Ｐｉ、画素Ｐｉ＋１およびその周辺における信号変化について例を示すが、他の段の画素およびその周辺についても、各段の順次走査による全体的なタイミングのずれを除いて同様である。

図１３において、Ｖ（ＧＬｉ）はゲートラインＧＬｉの電位を示し、Ｖ（ＳＬｊ）はソースラインＳＬｊの電位を示し、Ｖ（ＣＳＬｉ−１）はＣＳラインＣＳＬｉ−１の電位を示し、Ｖ（ＣＳＬｉ）はＣＳラインＣＳＬｉの電位を示し、Ｖ（ＰＡｉ）、Ｖ（ＰＢｉ）はそれぞれ、副画素ＰＡｉ、ＰＢｉの画素電位を示している。副画素ＰＡｉ、ＰＢｉを有する画素Ｐｉは、図９に示すように、ゲートラインＧＬｉと、ソースラインＳＬｊと、ＣＳラインＣＳＬｉ−１、ＣＳＬｉとにより充電制御される。なお、ソースラインＳＬｊは任意のラインであってよく、ｊは１〜ｎの範囲で任意に決めることができる。

まず、図１３の第１フレームについて説明する。ゲートラインＧＬｉの電位（ゲート信号）は、時刻ｔ２で立ち上がるとする。ソースラインＳＬｊの電位（データ信号）は、共通電極（ｃｏｍ）の電位ＣＯＭを基準として、フレーム毎にＣＯＭより高電位側、低電位側とに切り替わるが、詳細な電位は表示しようとする映像信号によって変化する。第１フレームでは、ソースラインＳＬｊの電位がＣＯＭよりも正側（プラス極性）にある場合を示している。保持回路ＣＳＤＬｉ−１は、ゲートラインＧＬｉ＋２がアクティブ（選択状態）となるタイミングで動作を開始するため（図１２参照）、ＣＳラインＣＳＬｉ−１の電位は、時刻ｔ２＋２Ｈ（＝時刻ｔ１）において電位変化を開始する。ここでは、図１２に示すように、保持回路ＣＳＤＬｉ−１に入力されるＳＥＬ１の電位が高電位であるため、ＣＳラインＣＳＬｉ−１の電位が正側に変化する。

なお、図１０に示すように、ＣＳラインＣＳＬｉは容量配線幹４７と接続し、一定の電位（ＣＯＭ）が供給されているため、ＣＳラインＣＳＬｉの電位変化はない。

副画素ＰＡｉでは、時刻ｔ２からｔ２＋２ＨまではゲートラインＧＬｉの電位が高電位（Ｖｇｈ）であるため、ソースラインＳＬｊの電位（データ信号）が直接書き込まれる。時刻ｔ２＋２Ｈ以降は、ゲートラインＧＬｉの電位が低電位（Ｖｇｌ）になるため、対応するトランジスタがオフ状態となり、充放電は行われない。すなわち、副画素ＰＡｉは、フローティング状態となる。ここで、図９に示すように、副画素ＰＡｉは、画素電極とＣＳラインＣＳＬｉ−１との間に保持容量が形成（容量結合）されるため、副画素ＰＡｉの電位は、トランジスタがオフした後に、ＣＳラインＣＳＬｉ−１の電位変動（低電位→高電位）の影響を受け、正側へ突き上がる。このような、容量結合駆動による画素電位の変化の大きさΔＶは、ΔＶ＝（Ｖｃｓｈ−Ｖｃｓｌ）×Ｋで与えられる。ここで、Ｋ＝ＣＣＳ／（ＣＣＳ＋ＣＬＣ）であって、ＣＣＳ、ＣＬＣは、それぞれ、該当する副画素（ここではＰＡｉ）の有する画素電極と、ＣＳライン（ここではＣＳＬｉ−１）および共通電極（ｃｏｍ）のそれぞれとの間に実質的に形成される容量（それぞれ、保持容量、液晶容量）である。ここで、実質的に形成される容量としているのは、例えばＣＳラインが容量電極を有し、この容量電極を介して画素電極とＣＳラインとの間で保持容量が形成されてもよいということである。後述する式のＫも同様である。

なお、副画素ＰＢｉでは、画素電極とＣＳラインＣＳＬｉとの間に保持容量が形成されるが、ＣＳラインＣＳＬｉの電位が一定であるため、時刻ｔ２＋２Ｈ以降（トランジスタがオフした後）のフローティング状態において、画素電位は変化しない。

次に、第２フレームについて説明する。ゲートラインＧＬｉの電位は、時刻ｔ２＋１Ｆで立ち上がる。第２フレームでは、ソースラインＳＬｊの電位は、ＣＯＭよりも負側（マイナス極性）となる。また、図１２に示すように、保持回路ＣＳＤＬｉ−１に入力されるＳＥＬ２の電位が高電位であるため、ＣＳラインＣＳＬｉ−１の電位は負側に変化する。

なお、図１０に示すように、ＣＳラインＣＳＬｉは容量配線幹４７と接続し、一定の電位（ＣＯＭ）が供給されているため、ＣＳラインＣＳＬｉの電位変化はない。

時刻ｔ２＋１Ｆからｔ２＋１Ｆ＋２ＨまではゲートラインＧＬｉの電位が高電位（Ｖｇｈ）であるため、ソースラインＳＬｊの電位（データ信号）が副画素ＰＡｉ、ＰＢｉに直接書き込まれる。時刻ｔ２＋１Ｆ＋２Ｈ以降は、ゲートラインＧＬｉの電位が低電位（Ｖｇｌ）になるため、対応するトランジスタがオフ状態となり、充放電は行われない。すなわち、副画素ＰＡｉはフローティング状態となる。ここで、図９に示すように、副画素ＰＡｉは、画素電極とＣＳラインＣＳＬｉ−１との間に保持容量が形成（容量結合）されるため、副画素ＰＡｉの電位は、トランジスタがオフした後に、ＣＳラインＣＳＬｉ−１の電位変動（高電位→低電位）の影響を受け、負側に突き下がる。このときの副画素ＰＡｉの電位の変化の大きさΔＶは、第１フレームと同様、（Ｖｃｓｈ−Ｖｃｓｌ）×Ｋで与えられる。

なお、副画素ＰＢｉでは、画素電極とＣＳラインＣＳＬｉとの間に保持容量が形成されるが、ＣＳラインＣＳＬｉの電位が一定であるため、時刻ｔ２＋１Ｆ＋２Ｈ以降（トランジスタがオフした後）のフローティング状態において、画素電位は変化しない。

画素Ｐｉにおけるデータ信号電位の書き込み（充電）動作は、上記の第１、第２フレームの動作を繰り返す。

上記の動作によれば、同一のソースラインＳＬｊから同一のタイミングで副画素ＰＡｉ、ＰＢｉにデータ信号を供給しているにもかかわらず、副画素ＰＡｉ、ＰＢｉの電位を互いに異ならせることができる。そのため、液晶表示装置がノーマリーブラックである表示モードの場合、共通電極（ｃｏｍ）の電位ＣＯＭとの電位差により、副画素ＰＡｉを明副画素、副画素ＰＢｉを暗副画素とすることができる。これにより、画素分割方式の液晶表示装置を実現できる。

次に、奇数段のゲートラインＧＬｉ＋１に対応する画素Ｐｉ＋１における電位変化ついて、図１４を用いて説明する。

図１４において、Ｖ（ＧＬｉ＋１）はゲートラインＧＬｉ＋１の電位を示し、Ｖ（ＳＬｊ）はソースラインＳＬｊの電位を示し、Ｖ（ＣＳＬｉ）はＣＳラインＣＳＬｉの電位を示し、Ｖ（ＣＳＬｉ＋１）はＣＳラインＣＳＬｉ＋１の電位を示し、Ｖ（ＰＡｉ＋１）、Ｖ（ＰＢｉ＋１）はそれぞれ、副画素ＰＡｉ＋１、ＰＢｉ＋１の画素電位を示している。

図９に示すように、副画素ＰＡｉ＋１、ＰＢｉ＋１を有する画素Ｐｉ＋１は、ゲートラインＧＬｉ＋１と、ソースラインＳＬｊと、ＣＳラインＣＳＬｉ、ＣＳＬｉ＋１とにより充電制御される。なお、ｊは１〜ｎの範囲で任意に決めることができる。

第１フレームでは、ソースラインＳＬｊの電位（データ信号）がＣＯＭよりも正側（プラス極成）にある場合を示している。

保持回路ＣＳＤＬｉ＋１は、ゲートラインＧＬｉ＋４がアクティブ（選択状態）となるタイミングで動作を開始するため、ＣＳラインＣＳＬｉ＋１の電位は、時刻ｔ２＋４Ｈにおいて電位変化を始める。ここで、図１２に示すように、保持回路ＣＳＬｉ＋１に入力されるＳＥＬ１の電位が高電位であるため、ＣＳラインＣＳＬｉ＋１の電位が正側に変化する。

なお、上述したように、ＣＳラインＣＳＬｉは容量配線幹４７と接続し、一定の電位（ＣＯＭ）が供給されているため、ＣＳラインＣＳＬｉの電位変化はない。

時刻ｔ２＋１Ｈからｔ２＋３ＨまではゲートラインＧＬｉ＋１の電位が高電位（Ｖｇｈ）であるため、ソースラインＳＬｊの電位（データ信号）が副画素ＰＡｉ＋１、ＰＢｉ＋１に直接書き込まれる。時刻ｔ２＋３Ｈ以降は、ゲートラインＧＬｉ＋１の電位が低電位（Ｖｇｌ）になるため、対応するトランジスタがオフ状態となり、充放電は行われない。すなわち、副画素ＰＢｉ＋１は、フローティング状態となる。ここで、図９に示すように、副画素ＰＢｉ＋１は、画素電極とＣＳラインＣＳＬｉ＋１との間に保持容量が形成（容量結合）されるため、副画素ＰＢｉ＋１の電位は、トランジスタがオフした後に、時刻ｔ２＋４ＨにおけるＣＳラインＣＳＬｉ＋１の電位変動（低電位→高電位）の影響を受け、正側に突き上がる。このときの副画素ＰＢｉ＋１の電位の変化の大きさΔＶは、ΔＶ＝（Ｖｃｓｈ−Ｖｃｓｌ）×Ｋで与えられる。

なお、副画素ＰＡｉ＋１では、画素電極とＣＳラインＣＳＬｉとの間に保持容量が形成されるが、ＣＳラインＣＳＬｉの電位が一定であるため、時刻ｔ２＋３Ｈ以降（トランジスタがオフした後）のフローティング状態において、画素電位は変化しない。

次に、第２フレームについて説明する。ゲートラインＧＬｉ＋１の電位は、時刻ｔ２＋１Ｆ＋１Ｈで立ち上がる。第２フレームでは、ソースラインＳＬｊの電位は、ＣＯＭよりも負側（マイナス極性）となる。図１２に示すように、保持回路ＣＳＤＬｉ＋１に入力されるＳＥＬ２の電位が高電位であるため、ＣＳラインＣＳＬｉ＋１の電位は負側に変化する。

なお、上述したように、ＣＳラインＣＳＬｉは容量配線幹４７と接続し、一定の電位（ＣＯＭ）が供給されているため、ＣＳラインＣＳＬｉの電位変化はない。

時刻ｔ２＋１Ｆ＋１Ｈからｔ２＋１Ｆ＋３ＨまではゲートラインＧＬｉ＋１の電位が高電位（Ｖｇｈ）であるため、ソースラインＳＬｊの電位（データ信号）が副画素ＰＡｉ＋１、ＰＢｉ＋１に直接書き込まれる。時刻ｔ２＋１Ｆ＋３Ｈ以降は、ゲートラインＧＬｉ＋１の電位が低電位（Ｖｇｌ）になるため、対応するトランジスタがオフ状態となり、充放電は行われない。すなわち、副画素ＰＢｉ＋１はフローティング状態となる。ここで、図９に示すように、副画素ＰＢｉ＋１は、画素電極とＣＳラインＣＳＬｉ＋１との間に保持容量が形成（容量結合）されるため、副画素ＰＢｉ＋１の電位は、トランジスタがオフした後に、ＣＳラインＣＳＬｉ＋１の電位変動（高電位→低電位）の影響を受け、負側に突き下がる。このときの副画素ＰＢｉ＋１の電位の変化の大きさΔＶは、第１フレームと同様、（Ｖｃｓｈ−Ｖｃｓｌ）×Ｋで与えられる。

なお、副画素ＰＡｉ＋１では、画素電極とＣＳラインＣＳＬｉ＋１との間に保持容量が形成されるが、ＣＳラインＣＳＬｉ＋１の電位が一定であるため、時刻ｔ２＋１Ｆ＋３Ｈ以降（トランジスタがオフした後）のフローティング状態において、画素電位は変化しない。

画素Ｐｉ＋１におけるデータ信号電位の書き込み（充電）動作は、上記の第１、第２フレームの動作を繰り返す。

上記の動作によれば、同一のソースラインＳＬｊから同一のタイミングで、副画素ＰＡｉ＋１、ＰＢｉ＋１にデータ信号を供給しているにもかかわらず、副画素ＰＡｉ＋１、ＰＢｉ＋１の電位を異ならせることができる。そのため、液晶表示装置がノーマリーブラックである表示モードの場合、共通電極（ｃｏｍ）の電位ＣＯＭとの電位差により、副画素ＰＡｉ＋１を暗副画素、副画素ＰＢｉ＋１を明副画素とすることができる。これにより、画素分割方式の液晶表示装置を実現できる。

以上に示したとおり、本発明の液晶表示装置１１０では、液晶パネル１１３ａはガラス基板１上に複数の保持回路（保持容量配線駆動内部回路）からなるＣＳドライバ（保持容量配線駆動回路）と、保持容量配線幹とを有し、ＣＳライン（保持容量配線）には、保持回路からの出力、または、保持容量配線幹に供給される信号を分割した出力が、ＣＳ信号（保持容量配線信号）として入力される。ここで、保持容量配線幹は一定の電位（例えばＣＯＭ）が外部から入力されてＤＣ駆動されており、ＡＣ駆動されていない。したがって、保持容量配線幹は、図５１で示した従来の構成よりも、配線幅を大幅に細くすることができる。これは、保持容量配線幹と保持容量配線内での信号遅延が表示に影響しにくいからである。また、保持回路は、図１１に示すように４つのＴＦＴで構成できるため、ＣＳドライバの回路構成を簡素化することができる。さらに、保持回路を駆動するための信号ＳＥＬ１、ＳＥＬ２、ＶＤＤ、ＶＳＳを伝送する配線は細くてもよいため、アクティブマトリクス基板上におけるＣＳドライバの占有面積を小さくすることができる。なお、これらの配線が細くてもよい理由は、回路構成上、信号ＳＥＬ１、ＳＥＬ２を伝達する選択用配線４６ａ、選択用配線４６ｂの有するライン容量を小さくできるとともに、信号ＳＥＬ１、ＳＥＬ２が帰線期間でのみ電位を変動させ、ＶＤＤ、ＶＳＳは一定の電位でよいからである。

したがって、上記構成によれば、ＣＳラインにＣＳ信号を与えるための回路および配線を、小さな占有面積で作製できるので、液晶パネルおよびこれを備える液晶表示装置の狭額縁化を妨げることがない。すなわち、容量結合方式による画素分割方式の液晶表示装置においても、額縁を小さくすることができる。

（変形例１）
次に、上記構成例１のゲート・ＣＳドライバ４４の変形例１を説明する。上記構成例１では、ゲートラインＧＬｉの電位（走査信号）を２Ｈ（水平走査期間）の期間だけ高電位（Ｖｇｈ）にして、対応する画素にデータ信号を供給する構成としているが、これに限定されるものではなく、求める液晶表示装置のサイズ、解像度、フレームレート等の規格に応じて、高電位期間を、例えば、１Ｈあるいは３Ｈ以上としてもよい。高電位期間を１Ｈとした場合には、保持回路ＣＳＤｉ−１に入力するゲート信号を、ＧＬｉ＋１としても画素分割方式の液晶表示装置が実現できる。図１５はこの構成を示すゲート・ＣＳドライバの回路図であり、図１６および図１７はそれぞれ、図１５のゲート・ＣＳドライバを適用した場合の画素Ｐｉ、Ｐｉ＋１における各種の信号波形を示すタイミングチャートである。

この変形例１の構成によれば、画素Ｐｉについては、図１６に示すように、副画素ＰＡｉの電位が、第１フレームにおいて、時刻ｔ２＋１ＨでＣＳラインＣＳＬｉ−１の電位変動（低電位→高電位）の影響を受け、ΔＶの大きさだけ正側に突き上がり、第２フレームにおいて、時刻ｔ２＋１Ｆ＋１ＨでＣＳラインＣＳＬｉ−１の電位変動（高電位→低電位）の影響を受け、ΔＶの大きさだけ負側に突き下がる。なお、副画素ＰＢｉの電位は、図１３と同様、トランジスタがオフした後のフローティング状態において変化しない。これにより、副画素ＰＡｉを明副画素、副画素ＰＢｉを暗副画素とすることができる。

また、画素Ｐｉ＋１については、図１７に示すように、副画素ＰＢｉ＋１の電位が、第１フレームにおいて、時刻ｔ２＋３ＨでＣＳラインＣＳＬｉ＋１の電位変動（低電位→高電位）の影響を受け、ΔＶの大きさだけ正側に突き上がり、第２フレームにおいて、時刻ｔ２＋１Ｆ＋３ＨでＣＳラインＣＳＬｉ＋１の電位変動（高電位→低電位）の影響を受け、ΔＶの大きさだけ負側に突き下がる。なお、副画素ＰＡｉ＋１の電位は、図１３と同様、トランジスタがオフした後のフローティング状態において変化しない。これにより、副画素ＰＡｉ＋１を暗副画素、副画素ＰＢｉ＋１を明副画素とすることができる。

（変形例２）
次に、上記構成例１のゲート・ＣＳドライバ４４の変形例２を説明する。変形例２では、図１２に示す信号ＳＥＬ１（保持対象信号）、ＳＥＬ２（保持対象信号）の電位を反転させている。すなわち、第１フレームおいて、ＳＥＬ１を低電位（Ｖｓｅｌｌ）、ＳＥＬ２を高電位（Ｖｓｅｌｈ）とし、第２フレームにおいて、ＳＥＬ１を高電位（Ｖｓｅｌｈ）、ＳＥＬ２を低電位（Ｖｓｅｌｌ）とする。これにより、図示はしないが、図１２に示すＣＳ信号の電位変化が逆転する。図１８および図１９はそれぞれ、上記のＣＳ信号を用いた場合の画素Ｐｉ、Ｐｉ＋１における各種の信号波形を示すタイミングチャートである。

画素Ｐｉについて、第１フレームでは、図１８に示すように、時刻ｔ２からｔ２＋２ＨまではゲートラインＧＬｉの電位が高電位（Ｖｇｈ）であるため、ソースラインＳＬｊの電位（データ信号）が副画素ＰＡｉ、ＰＢｉに直接書き込まれ、時刻ｔ２＋２Ｈ以降は、ゲートラインＧＬｉの電位が低電位（Ｖｇｌ）になるため、対応するトランジスタがオフ状態となり、充放電は行われずフローティング状態となる。副画素ＰＡｉがフローティング状態のときに、ＣＳラインＣＳＬｉ−１の電位変動（高電位→低電位）の影響を受け、副画素ＰＡｉの電位は、ΔＶの大きさだけ負側へ突き下がる。なお、副画素ＰＢｉでは、画素電極とＣＳラインＣＳＬｉとの間に保持容量が形成されるが、ＣＳラインＣＳＬｉの電位が一定であるため、時刻ｔ２＋２Ｈ以降（トランジスタがオフした後）のフローティング状態において、画素電位は変化しない。

第２フレームでは、ソースラインＳＬｊおよびＣＳラインＣＳＬｉ−１の電位の高低レベルが第１フレームとは逆転するため、副画素ＰＡｉの電位は、トランジスタがオフした後に、ＣＳラインＣＳＬｉ−１の電位変動（低電位→高電位）の影響を受け、ΔＶの大きさだけ正側に突き上がる。なお、副画素ＰＢｉでは、第１フレームと同様、ＣＳラインＣＳＬｉの電位が一定であるため、画素電位は変化しない。

画素Ｐｉにおけるデータ信号電位の書き込み（充電）動作は、上記の第１、第２フレームの動作を繰り返す。

上記の動作によれば、副画素ＰＡｉを暗副画素、副画素ＰＢｉを明副画素とすることができる。

画素Ｐｉ＋１について、第１フレームでは、図１９に示すように、時刻ｔ２＋１Ｈからｔ２＋３ＨまではゲートラインＧＬｉ＋１の電位が高電位（Ｖｇｈ）であるため、ソースラインＳＬｊの電位（データ信号）が副画素ＰＡｉ＋１、ＰＢｉ＋１に直接書き込まれ、時刻ｔ２＋３Ｈ以降は、ゲートラインＧＬｉ＋１の電位が低電位（Ｖｇｌ）になるため、対応するトランジスタがオフ状態となり、充放電は行われずフローティング状態となる。画素ＰＢｉ＋１がフローティング状態のときに、ＣＳラインＣＳＬｉ＋１の電位変動（高電位→低電位）の影響を受け、副画素ＰＢｉ＋１の電位は、ΔＶの大きさだけ負側へ突き下がる。なお、副画素ＰＡｉ＋１では、画素電極とＣＳラインＣＳＬｉとの間に保持容量が形成されるが、ＣＳラインＣＳＬｉの電位が一定であるため、時刻ｔ２＋３Ｈ以降（トランジスタがオフした後）のフローティング状態において、画素電位は変化しない。

第２フレームでは、ソースラインＳＬｊおよびＣＳラインＣＳＬｉ＋１の電位の高低レベルが第１フレームとは逆転するため、副画素ＰＢｉ＋１の電位は、トランジスタがオフした後に、ＣＳラインＣＳＬｉ＋１の電位変動（低電位→高電位）の影響を受け、正側にΔＶの大きさだけ突き上がる。なお、副画素ＰＡｉ＋１では、第１フレームと同様、ＣＳラインＣＳＬｉの電位が一定であるため、画素電位は変化しない。

画素Ｐｉ＋１におけるデータ信号電位の書き込み（充電）動作は、上記の第１、第２フレームの動作を繰り返す。

これにより、副画素ＰＡｉ＋１を明副画素、副画素ＰＢｉ＋１を暗副画素とすることができる。

なお、上記の構成では、明副画素、暗副画素における画素電位を、図１３および図１４に示した駆動による明副画素、暗副画素における画素電位と同レベルにするためには、図１３および図１４におけるソースラインＳＬｊの電位（データ信号）の振幅を平均的に大きくしなければならず、ソースドライバの発熱が増加するおそれがある。そして、ソースドライバの発熱に対する耐熱性に起因して、大型の液晶表示装置の作製上不利になる他、液晶表示装置の消費電力が増大する。よって、液晶表示装置の狭額縁化に加えて、耐熱性および低消費電力を図る上では、上述した図１３および図１４の構成とすることが好ましい。

以上に示した変形例１および２の構成においても、ＣＳラインに信号を与えるための回路および配線を、小さな占有面積で作製できるので、液晶表示装置の狭額縁化を妨げることがない。すなわち、容量結合方式による画素分割方式の液晶表示装置においても、額縁を小さくすることができる。

（変形例３）
上述した構成例１やその変形例１、２では、ガラス基板１上のトランジスタ１５ａ、１５ｂおよびＣＳドライバ１３を構成するトランジスタは、その半導体層としてアモルファスシリコンを用いていた。しかし、本発明はこれに限定されず、上述の半導体層は、微結晶シリコン膜や、他結晶シリコン膜、金属酸化物半導体膜を含んでもよい。また、上述の半導体層は、アモルファスシリコンＴＦＴの場合と同様、真性層と低抵抗なコンタクト層の２層構造あるいは多層構造であってもよい。

ここで、微結晶シリコン膜は、内部に微結晶粒からなる結晶相とアモルファス相との混合状態を有しているシリコン膜である。多結晶シリコン膜は、結晶相とその間にあるわずかな結晶粒界からなり、非常に結晶化率の高い膜である。また、金属酸化物半導体膜は、具体的には、Ｚｎ−Ｏ系半導体（ＺｎＯ）膜、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体（ＩＧＺＯ）膜、Ｉｎ−Ｚｎ−Ｏ系半導体（ＩＺＯ）膜、Ｚｎ−Ｔｉ−Ｏ系半導体（ＺＴＯ）膜などの金属酸化物半導体膜が知られ、構成金属元素として、亜鉛（Ｚｎ）や、インジウム（Ｉｎ）や、ガリウム（Ｇａ）等を主成分として含むことが多い。

これらの材料を用いた場合、アモルファスシリコントランジスタよりも高移動度のトランジスタが作成できるので、本発明のようにガラス基板上に本発明のようなＣＳドライバを作成すれば、液晶表示装置の額縁をより小さくすることができるので有用である。特に飽和移動度が１ｃｍ^２／Ｖ・ｓ以上の移動度を有する高移動度ＴＦＴを用いることが本発明には望ましい。

なお、本構成例１やその変形例１、２のＣＳドライバ４６は、ガラス基板１上にゲートドライバとともに、一体化（モノリシック化）されて形成されていてもよい。特に本変形例３においては、飽和移動度が１ｃｍ^２／Ｖ・ｓ以上の移動度を有する高移動度ＴＦＴを用いてゲート・ＣＳドライバを形成することが望ましく、このような場合、ゲートドライバとＣＳドライバとが、駆動に必要な信号線あるいは、内部回路、内部ノードを共有するため、また、ポリイミドフィルム上のゲートドライバを実装するための端子が不要になるため、さらに狭額縁化を図ることができる。

これらは以下の構成例やその変形例においても同様である。

（ＣＳドライバの構成例２）
図２０は、本発明の液晶表示装置１１０におけるゲート・ＣＳドライバ４８の構成例２を示す回路図である。便宜上、上記構成例１と同様の構成要素には同じ符号を付し、その説明を省略する。ゲートドライバ４５はＳＯＦ（システムオンフィルム）技術を用いてポリイミドフィルム上に実装されている。ポリイミドフィルムはガラス基板１（図８参照）にＡＣＦ（異方性導電フィルム）で接続され、ポリイミドフィルム内の配線（図示せず）はガラス基板１上のゲート端子（図示せず）に接続されている。ゲートドライバ４５はゲートドライバＩＣ（図示せず）から構成され、図８のように、複数のポリイミドフィルム上に分割されて実装されていてもよい。ＣＳドライバ４９は、ガラス基板１上に一体化（モノリシック化）されて形成されている。すなわち、ＣＳドライバ４９は、アモルファスシリコンをトランジスタに用いたアクティブマトリクス基板１１１（図８参照）にモノリシックで作り込まれている。本構成例２のゲート・ＣＳドライバ４８は、構成例１とは異なり、容量配線幹を備えていない。なお、図２０ではｉを偶数として記載している。

ＣＳドライバ４９は、図１０に示された構成例１のゲート・ＣＳドライバ４４とは異なり、全てのＣＳラインＣＳＬ０〜ＣＳＬｍのそれぞれに対応して個別に設けられた複数の保持回路ＣＳＤ０〜ＣＳＤｍを含んで構成されている。なお、以下の説明では、本発明の保持回路の代表として保持回路ＣＳＤｉ−１等を例に挙げて説明するが、他の段の保持回路についても同様である。

ＣＳドライバ４９は、外部からの信号ＳＥＬ１、ＳＥＬ２、ＶＤＤ、ＶＳＳを受け取る端子を備え、選択用配線４６ａ、選択用配線４６ｂ、高電位側電源線４６Ｈ、低電位側電源線４６Ｌを介して上記各信号を受け取るとともに、ゲートドライバ４５の出力（ゲート信号）を受け取る。一例として保持回路ＣＳＤｉ−１を挙げると、保持回路ＣＳＤｉ−１は、外部からの信号ＳＥＬ１、ＳＥＬ２、ＶＤＤ、ＶＳＳを受け取る端子ｓｅｌ１、ｓｅｌ２、ｖｄｄ、ｖｓｓを備え、選択用配線４６ａ、選択用配線４６ｂ、高電位側電源線４６Ｈ、低電位側電源線４６Ｌを介して上記各信号を受け取る。また、保持回路ＣＳＤｉ−１は入力端子ｓを備え、入力端子ｓは、ゲートラインＧＬｉ＋２に接続され、ゲートドライバ４５の出力（ゲート信号）を受け取る。保持回路ＣＳＤｉ−１の出力（ＣＳ信号）は、出力端子ｃｓを介してＣＳラインＣＳＬｉ−１に入力される。

また、偶数段の保持回路と奇数段の保持回路とは、入力されるＳＥＬ１、ＳＥＬ２が交互に入れ替わる。例えば、図２０ではｉを偶数として記載されており、奇数段の保持回路ＣＳＤｉ−１では、端子ｓｅｌ１に信号ＳＥＬ２が入力され、端子ｓｅｌ２に信号ＳＥＬ１が入力される。偶数段の保持回路ＣＳＤｉでは、端子ｓｅｌ１に信号ＳＥＬ１が入力され、端子ｓｅｌ２に信号ＳＥＬ２が入力される。その他の、保持回路を構成するトランジスタのサイズや接続などの回路構成は、上記構成例１と同じである。

図２１および図２２はそれぞれ、上記のＣＳ信号を用いた場合の画素Ｐｉ、Ｐｉ＋１における各種の信号波形を示すタイミングチャートである。

画素Ｐｉについて、第１フレームでは、図２１に示すように、時刻ｔ２からｔ２＋２ＨまではゲートラインＧＬｉの電位が高電位（Ｖｇｈ）であるため、ソースラインＳＬｊの電位（データ信号）が、副画素ＰＡｉ、ＰＢｉに直接書き込まれ、時刻ｔ２＋２Ｈ以降は、ゲートラインＧＬｉの電位が低電位（Ｖｇｌ）になるため、対応するトランジスタがオフ状態となり、充放電は行われずフローティング状態となる。副画素ＰＡｉがフローティング状態のときに、ＣＳラインＣＳＬｉ−１の電位変動（低電位→高電位）の影響を受け、副画素ＰＡｉの電位は、正側へΔＶの大きさだけ突き上がる。一方、副画素ＰＢｉがフローティング状態のときに、ＣＳラインＣＳＬｉの電位変動（高電位→低電位）の影響を受け、副画素ＰＢｉの電位は、負側へΔＶの大きさだけ突き下がる。

第２フレームでは、ソースラインＳＬｊおよびＣＳラインＣＳＬｉ−１、ＣＳＬｉの電位の高低レベルが第１フレームとは逆転するため、副画素ＰＡｉの電位は、トランジスタがオフした後に、ＣＳラインＣＳＬｉ−１の電位変動（高電位→低電位）の影響を受け、負側にΔＶの大きさだけ突き下がり、副画素ＰＢｉの電位は、トランジスタがオフした後に、ＣＳラインＣＳＬｉの電位変動（低電位→高電位）の影響を受け、正側にΔＶの大きさだけ突き上がる。

画素Ｐｉにおけるデータ信号電位の書き込み（充電）動作は、上記の第１、第２フレームの動作を繰り返す。

上記の動作によれば、副画素ＰＡｉを明副画素、副画素ＰＢｉを暗副画素とすることができる。

画素Ｐｉ＋１について、第１フレームでは、図２２に示すように、時刻ｔ２＋１Ｈからｔ２＋３ＨまではゲートラインＧＬｉの電位が高電位（Ｖｇｈ）であるため、ソースラインＳＬｊの電位（データ信号）が、副画素ＰＡｉ＋１、ＰＢｉ＋１に直接書き込まれ、時刻ｔ２＋３Ｈ以降は、ゲートラインＧＬｉの電位が低電位（Ｖｇｌ）になるため、対応するトランジスタがオフ状態となり、充放電は行われずフローティング状態となる。画素ＰＡｉ＋１がフローティング状態のときに、ＣＳラインＣＳＬｉの電位変動（高電位→低電位）の影響を受け、副画素ＰＡｉ＋１の電位は、負側へΔＶの大きさだけ突き下がる。一方、画素ＰＢｉ＋１がフローティング状態のときに、ＣＳラインＣＳＬｉ＋１の電位変動（低電位→高電位）の影響を受け、副画素ＰＢｉ＋１の電位は、正側へΔＶの大きさだけ突き上がる。

第２フレームでは、ソースラインＳＬｊ、ＣＳラインＣＳＬｉ、およびＣＳラインＣＳＬｉ＋１の電位の高低レベルが第１フレームとは逆転するため、副画素ＰＡｉ＋１の電位は、トランジスタがオフした後に、ＣＳラインＣＳＬｉの電位変動（低電位→高電位）の影響を受け、正側にΔＶの大きさだけ突き上がる。副画素ＰＢｉ＋１の電位は、トランジスタがオフした後に、ＣＳラインＣＳＬｉ＋１の電位変動（高電位→低電位）の影響を受け、負側にΔＶの大きさだけ突き下がる。

画素Ｐｉ＋１におけるデータ信号電位の書き込み（充電）動作は、上記の第１、第２フレームの動作を繰り返す。

これにより、副画素ＰＡｉ＋１を暗副画素、副画素ＰＢｉ＋１を明副画素とすることができる。

本構成例２によれば、液晶パネル１１３ａはガラス基板１上に複数の保持回路（保持容量配線駆動内部回路）からなるＣＳドライバ（保持容量配線駆動回路）を有し、各ＣＳライン（保持容量配線）は、各保持回路からの出力が、ＣＳ信号（保持容量配線信号）として入力される。また、保持回路は、図１１に示すように４つのＴＦＴで構成できるため、回路構成を簡素化することができる。さらに、保持回路を駆動するための信号ＳＥＬ１、ＳＥＬ２、ＶＤＤ、ＶＳＳを伝送する配線は細くてもよいため、保持回路の基板上の占有面積を小さくすることができる。なお、これらの配線が細くてもよい理由は、回路構成上、信号ＳＥＬ１、ＳＥＬ２を伝達する選択用配線４６ａ、選択用配線４６ｂの有するライン容量を小さくできるとともに、信号ＳＥＬ１、ＳＥＬ２が帰線期間でのみ電位を変動させ、ＶＤＤ、ＶＳＳは一定の電位でよいからである。

したがって、本構成例２によれば、ＣＳラインにＣＳ信号を与えるための回路および配線を、小さな占有面積で作製できるので、液晶表示装置の狭額縁化を妨げることがない。すなわち、容量結合方式による画素分割方式の液晶表示装置においても、額縁を小さくすることができる。

なお、本構成例２のＣＳドライバ４９および上述した構成例１のＣＳドライバ４６は、ガラス基板１上に一体化（モノリシック化）されて形成されている。このような場合、ＣＳドライバを構成する保持回路（ＣＳＤｉ−１等）は、チャネル幅が大きいトランジスタを含むため、膜残りなど不良が画素のトランジスタと比べて発生しやすいため、製造プロセス上の良品率に影響しやすい。この点、上述した構成例１のＣＳドライバ４６では、本構成例２のＣＳドライバ４９よりも保持回路の数が少ないため、ＣＳドライバを設けたことによる製造プロセス上の良品率の低下を抑えることができるとともに、ＣＳドライバの占有面積を減らすことができる。そのため、本発明の液晶表示装置１１０は、本構成例２のＣＳドライバ４９よりも、構成例１のＣＳドライバ４６を備えた方が狭額縁化には有利である。

一方、本構成例２のＣＳドライバ４９および上述した構成例１のＣＳドライバ４６は、ゲートドライバを形成するための半導体基板等上において、ゲートドライバと一体化されて形成され、その一体化されたゲート・ＣＳドライバが、ポリイミドフィルム上に実装されている構成としてもよい。この構成によれば、ゲート・ＣＳドライバの良品率は、ＣＳドライバ内に有する保持回路の数の影響をほとんど受けず、ガラス基板上にＣＳドライバを形成する場合に比べて液晶パネルの製造良品率を向上させることができる。したがって、液晶表示装置の狭額縁化に加えて、液晶パネルの製造良品率の向上を図る上では、上記の構成とすることが好ましい。特に、保持回路の数が多い本構成例２のようなＣＳドライバ４９については、上記の構成が好適である。

（ＣＳドライバの構成例３）
図２３は、本発明の液晶表示装置１１０におけるゲート・ＣＳドライバ５０の構成例３を示す回路図である。便宜上、上記構成例１と同様の構成要素には同じ符号を付し、その説明を省略する。ゲートドライバ４５はＳＯＦ（システムオンフィルム）技術を用いてポリイミドフィルム上に実装されている。ポリイミドフィルムはガラス基板１（図８参照）にＡＣＦ（異方性導電フィルム）で接続され、ポリイミドフィルム内の配線（図示せず）はガラス基板１上のゲート端子（図示せず）に接続されている。ゲートドライバ４５はゲートドライバＩＣ（図示せず）から構成され、図８のように、複数のポリイミドフィルム上に分割されて実装されていてもよい。ＣＳドライバ５１は、ガラス基板１上に一体化されて形成されている。すなわち、ＣＳドライバ５１は、アモルファスシリコンをトランジスタに用いたアクティブマトリクス基板１１１（図８参照）にモノリシックで作り込まれている。

本構成例３のＣＳドライバ５１は、ＣＳライン４本おきに設けられた複数の保持回路を含んで構成され、１つの保持回路が２本のＣＳラインと接続されている。また、ＣＳラインは、１本おきに容量配線幹４７に接続されている。具体的には、図２３に示すように、ＣＳラインＣＳＬｐは容量配線幹４７に接続され、ＣＳラインＣＳＬｐ＋１は保持回路ＣＳＤｐ＋３に接続され、ＣＳラインＣＳＬｐ＋２は容量配線幹４７に接続され、ＣＳラインＣＳＬｐ＋３は保持回路ＣＳＤｐ＋３に接続され、ＣＳラインＣＳＬｐ＋４は容量配線幹４７に接続され、ＣＳラインＣＳＬｐ＋５は保持回路ＣＳＤｐ＋７に接続され、ＣＳラインＣＳＬｐ＋６は容量配線幹４７に接続され、ＣＳラインＣＳＬｐ＋７は保持回路ＣＳＤｐ＋７に接続されている。

なお、以下の説明では、本発明の保持回路の代表として保持回路ＣＳＤｐ＋３等を例に挙げて説明するが、他の段の保持回路についても同様である。

図２４は、画素Ｐｐ＋１、画素Ｐｐ＋２、画素Ｐｐ＋３、画素Ｐｐ＋４、における各種の信号波形を示すタイミングチャートである。以下では、第１フレームにおける各画素電位の変化について説明する。図２４においては、ｐは４の倍数としている。

画素Ｐｐ＋１における副画素ＰＡｐ＋１では、容量結合されるＣＳラインＣＳＬｐの電位が一定（ＣＯＭ）であるため、ゲートラインＧＬｐ＋１のアクティブ期間に書き込まれた電位が保持される。副画素ＰＢｐ＋１では、ゲートラインＧＬｐ＋１の電位が時刻ｔ２＋１Ｈで立ち上がると、正側（プラス極性）のデータ信号が供給され、副画素ＰＡｐ＋１の電位は、プラス極性となる。ゲートラインＧＬｐ＋１の電位が時刻ｔ２＋３Ｈで立ち下がると、副画素ＰＢｐ＋１はフローティング状態となり、その後、ゲートラインＧＬｐ＋６の電位が立ち上がり、ＣＳラインＣＳＬｐ＋１の電位が高電位Ｖｃｓｈに変化することにより、副画素ＰＢｐ＋１は、正側へ突き上がる。これにより、副画素ＰＡｐ＋１は暗副画素、副画素ＰＢｐ＋１は明副画素となる。

画素Ｐｐ＋２における副画素ＰＡｐ＋２では、ゲートラインＧＬｐ＋２の電位が時刻ｔ２＋２Ｈで立ち上がると、正側（プラス極性）のデータ信号が、ソースラインＳＬｊを介して供給され、副画素ＰＡｐ＋２の電位はプラス極性となる。ゲートラインＧＬｐ＋２の電位が時刻ｔ２＋４Ｈで立ち下がると、副画素ＰＡｐ＋２はフローティング状態となり、その後、時刻ｔ２＋６Ｈで、ゲートラインＧＬｐ＋６の電位が立ち上がり、ＣＳラインＣＳＬｐ＋１の電位が高電位Ｖｃｓｈに変化することにより、副画素ＰＡｐ＋２の電位は、正側へ突き上がる。副画素ＰＢｐ＋２では、ＣＳラインＣＳＬｐ＋２の電位が一定であるため、ゲートラインＧＬｐ＋２のアクティブ期間に書き込まれた電位が保持される。これにより、副画素ＰＡｐ＋２は明副画素、副画素ＰＢｐ＋２は暗副画素となる。

画素Ｐｐ＋３における副画素ＰＡｐ＋３では、容量結合されるＣＳラインＣＳＬｐ＋２の電位が一定（ＣＯＭ）であるため、ゲートラインＧＬｐ＋３のアクティブ期間に書き込まれた電位が保持される。副画素ＰＢｐ＋３では、ゲートラインＧＬｐ＋３の電位が時刻ｔ２＋３Ｈで立ち上がると、正側（プラス極性）のデータ信号が供給され、副画素ＰＢｐ＋３の電位は、プラス極性となる。ゲートラインＧＬｐ＋３の電位が時刻ｔ２＋５Ｈで立ち下がると、副画素ＰＢｐ＋３はフローティング状態となり、その後、ゲートラインＧＬｐ＋６の電位が立ち上がり、ＣＳラインＣＳＬｐ＋３の電位が高電位Ｖｃｓｈに変化することにより、副画素ＰＢｐ＋３は、正側へ突き上がる。これにより、副画素ＰＡｐ＋３は暗副画素、副画素ＰＢｐ＋３は明副画素となる。

画素Ｐｐ＋４における副画素ＰＡｐ＋４では、ゲートラインＧＬｐ＋４の電位が時刻ｔ２＋４Ｈで立ち上がると、正側（プラス極性）のデータ信号が供給され、副画素ＰＡｐ＋４の電位は、プラス極性となる。ゲートラインＧＬｐ＋４の電位が時刻ｔ２＋６Ｈで立ち下がると、副画素ＰＡｐ＋４はフローティング状態となり、その後、ゲートラインＧＬｐ＋６の電位が立ち上がり、容量結合されるＣＳラインＣＳＬｐ＋３の電位が高電位Ｖｃｓｈに変化することにより、副画素ＰＡｐ＋４は、正側へ突き上がる。副画素ＰＢｐ＋４では、ＣＳラインＣＳＬｐ＋４の電位が一定であるため、ゲートラインＧＬｐ＋４のアクティブ期間に書き込まれた電位が保持される。これにより、副画素ＰＡｐ＋４は明副画素、副画素ＰＢｐ＋４は暗副画素となる。

したがって、本構成例３においても、ＣＳラインに信号を与えるための回路および配線を、小さな占有面積で作製できるので、液晶パネルおよびこれを備える液晶表示装置の狭額縁化を妨げることがない。すなわち、容量結合方式による画素分割方式の液晶表示装置においても、額縁を小さくすることができる。

なお、本構成例３のＣＳドライバ５１は、ＣＳライン４本おきに設けられた複数の保持回路を含んで構成され、１つの保持回路が２本のＣＳラインと接続されているが、本発明はこれに限定されず、ＣＳドライバ５１において、１つの保持回路が２本以上の複数のＣＳラインと接続されていてもよい。

さらに、本構成例３のＣＳドライバ５１は、ガラス基板１上に一体化（モノリシック化）されて形成されているが、変形例１として、ゲートドライバを形成するための半導体基板等上において、ＣＳドライバ５１はゲートドライバと一体化されて形成され、その一体化されたゲート・ＣＳドライバは、ポリイミドフィルム上に実装されていてもよい。

この本構成例３の変形例１における液晶表示装置１１０ｂの実施の一形態を図２５に示す。同図に示すように、ゲート・ＣＳドライバ５０ｂは同一半導体基板上に一体化（モノリシック化）されて形成され、ポリイミドフィルム８上に実装されている。ゲート・ＣＳドライバ５０ｂ内のＣＳドライバ５１ｂの出力端子（図示せず）は、分岐を有する引き出し配線９１によって、複数の保持容量配線３に接続される。この分岐は、表示領域６の近傍の周辺領域７で行われる。ここで、引き出し配線９１は分岐を有するので、本数を減らすことができ、液晶表示装置１１０ｂの額縁を効果的に減らすことができる。半導体プロセスを用いたゲート・ＣＳドライバ５０ｂの良品率は高いので、ガラス基板上にＣＳドライバを形成する場合に比べて液晶表示装置の製造良品率を向上させることができる。

したがって、このような本構成例３の変形例１は、容量結合方式による画素分割方式の液晶表示装置において、狭額縁化と液晶表示装置の製造良品率の向上との両方の効果を得ることができるので、特に有用である。なお、本発明の液晶表示装置１１０ｂでは、ゲート・ＣＳドライバ５０ｂが、液晶表示装置１１０ｂの片側端部（図２５において、紙面左右何れかの端部）に設けられていてもよい。

（ＣＳドライバの構成例４）
図２６は、本発明の液晶表示装置１１０におけるゲート・ＣＳドライバ５２の構成例４を示す回路図である。便宜上、上記構成例１と同様の構成要素には同じ符号を付し、その説明を省略する。ゲートドライバ４５はＳＯＦ（システムオンフィルム）技術を用いてポリイミドフィルム上に実装されている。ポリイミドフィルムはガラス基板１（図８参照）にＡＣＦ（異方性導電フィルム）で接続され、ポリイミドフィルム内の配線（図示せず）はガラス基板１上のゲート端子（図示せず）に接続されている。ゲートドライバ４５はゲートドライバＩＣ（図示せず）から構成され、図８のように、複数のポリイミドフィルム上に分割されて実装されていてもよい。ＣＳドライバ５３は、ガラス基板１上に一体化されて形成されている。すなわち、ＣＳドライバ５３は、アモルファスシリコンをトランジスタに用いたアクティブマトリクス基板１１１（図８参照）にモノリシックで作り込まれている。

上記構成例１と同様に、図２６では、ｉを偶数として記載しており、ＣＳＬ０、ＣＳＬ２、ＣＳＬｉ、ＣＳＬｍ等の偶数行のＣＳラインには、容量配線幹４７に供給される信号ＣＯＭが配線の分岐によって供給される。ＣＳＬ１、ＣＳＬ３、ＣＳＬｉ−１、ＣＳＬｍ＋１等の奇数行のＣＳラインには、ＣＳＤ１、ＣＳＤ３、ＣＳＤｉ−１、ＣＳＤｍ−１等で表す、ＣＳドライバ５３を構成する内部回路（保持容量配線駆動内部回路；以下、「保持回路」ともいう）の出力信号が供給される。すなわち、保持回路は、全てのＣＳラインに対して、１ラインおき（奇数行）に対応して設けられている。ただし、別の形態として、保持回路は、全てのＣＳラインに対して、１ラインおき（偶数行）に対応して設けられていてもよい。なお、以下の説明では、本発明の保持回路の代表として保持回路ＣＳＤｉ−１等を例に挙げて説明するが、他の段の保持回路についても同様である。

ＣＳドライバ５３は、複数の保持回路を含んで構成され、外部からの信号ＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬ４、ＶＤＤ、ＶＳＳを受け取る端子を備え、選択用配線４６ａ、選択用配線４６ｂ、選択用配線４６ｃ、選択用配線４６ｄ、高電位側電源線４６Ｈ、低電位側電源線４６Ｌを介して上記各信号を受け取るとともに、ゲートドライバ４５の出力（ゲート信号）を受け取る。例えば保持回路ＣＳＤｉ−１は、外部からの信号ＳＥＬ１〜ＳＥＬ４（図２６ではＳＥＬで総称）、ＶＤＤ、ＶＳＳを受け取る端子ｓｅｌ１〜４、ｖｄｄ、ｖｓｓを備え、選択用配線４６ａ、選択用配線４６ｂ、選択用配線４６ｃ、選択用配線４６ｄ、高電位側電源線４６Ｈ、低電位側電源線４６Ｌを介して上記各信号を受け取る。また、保持回路ＣＳＤｉ−１は入力端子ｓ１、ｓ２を備え、入力端子ｓ１は、ゲートラインＧＬｉ＋２に接続され、ゲートドライバ４５の出力（ゲート信号）を受け取る。入力端子ｓ２は、ゲートラインＧＬｉ＋４に接続され、ゲートドライバ４５の出力（ゲート信号）を受け取る。保持回路ＣＳＤｉ−１の出力（ＣＳ信号）は、出力端子ｃｓを介してＣＳラインＣＳＬｉ−１に入力される。

図２７は、本構成例４におけるＣＳドライバ５３を構成する保持回路の具体例を示す回路図である。一例として保持回路ＣＳＤｉ−１を挙げると、保持回路ＣＳＤｉ−１は、６個のトランジスタＭＳ１、ＭＳ２、ＭＴ１、ＭＴ２、ＭＧ、ＭＨにより構成される。ここではガラス基板上に形成されたアモルファスシリコンＴＦＴである。

保持回路ＣＳＤｉ−１の端子ｓ１（第１入力部）、ｓ２、ｓｅｌ１（第２入力部）、ｓｅｌ２（第３入力部）、ｓｅｌ３（第４入力部）、ｓｅｌ４（第５入力部）、ｖｄｄ、ｖｓｓにはそれぞれ外部からの信号Ｓ１、Ｓ２、ＳＥＬ１（保持対象信号）、ＳＥＬ２（保持対象信号）、ＳＥＬ３（第２保持対象信号）、ＳＥＬ４（第２保持対象信号）、ＶＤＤ、ＶＳＳが入力され、端子ｃｓからＣＳ信号が出力される。

トランジスタＭＳ１は、ゲート電極が保持回路ＣＳＤｉ−１の端子ｓ１に接続され、ソース電極が保持回路ＣＳＤｉ−１の端子ｓｅｌ１に接続され、ドレイン電極がノードｎｅｔＣ１に接続されている。トランジスタＭＧは、ゲート電極がノードｎｅｔＣ１に接続され、ソース電極が端子ｖｄｄに接続され、ドレイン電極が出力端子ｃｓに接続されている。

トランジスタＭＳ２は、ゲート電極が保持回路ＣＳＤｉ−１の端子ｓ１に接続され、ソース電極が保持回路ＣＳＤｉ−１の端子ｓｅｌ２に接続され、ドレイン電極がノードｎｅｔＣ２に接続されている。トランジスタＭＨは、ゲート電極がノードｎｅｔＣ２に接続され、ソース電極が出力端子ｃｓに接続され、ドレイン電極が端子ｖｓｓに接続されている。

トランジスタＭＴ１は、ゲート電極が保持回路ＣＳＤｉ−１の端子ｓ２に接続され、ソース電極が保持回路ＣＳＤｉ−１の端子ｓｅｌ３に接続され、ドレイン電極がノードｎｅｔＣ１に接続されている。トランジスタＭＴ２は、ゲート電極が保持回路ＣＳＤｉ−１の端子ｓ２に接続され、ソース電極が保持回路ＣＳＤｉ−１の端子ｓｅｌ４に接続され、ドレイン電極がノードｎｅｔＣ２に接続されている。

図２８は、保持回路ＣＳＤｉ−１において入出力される各種信号を示すタイミングチャートである。ここでは、構成例１で示した図１２との相違点を中心に説明する。

図２８のＳ２は、Ｓ１より２Ｈだけ遅れた信号である。さらに本構成例４で追加されている入力信号のＳＥＬ３、ＳＥＬ４は、それぞれ、ＳＥＬ１、ＳＥＬ２と同位相であり、１フレーム毎に高電位の状態と低電位の状態を交互に繰り返す。ＳＥＬ１、ＳＥＬ２における高電位をＶｓｅｌｈ１、低電位をＶｓｅｌｌ１とし、ＳＥＬ３、ＳＥＬ４における高電位をＶｓｅｌｈ２、低電位をＶｓｅｌｌ２としたとき、Ｖｓeｌｈ１＞Ｖｓeｌｈ２、Ｖｓeｌｌ１＝Ｖｓｅｌｌ２を満たすように設定される。すなわち、ＳＥＬ３、ＳＥＬ４は、ＳＥＬ１、ＳＥＬ２と高電位状態での電位のみが異なっている。図示していないが、ＳＥＬ３、ＳＥＬ４がそれぞれ電位を変化させるタイミングは、画素電極へ電位の書き込みが行なわれない期間である帰線期間に行なわれることが望ましい。

本構成例４の保持回路では、概略的には、Ｓ１から２Ｈだけ遅れた時刻にＳ２が高電位状態となることでトランジスタＭＴ１、ＭＴ２をオン状態とし、これにより、ノードｎｅｔＣ１、ｎｅｔＣ２の電位をそれぞれ、ＳＥＬ３、ＳＥＬ４の電位に引き下げる動作を行う。

具体的には、連続する第１、第２フレームにおいて、第１フレームでは、時刻ｔ１において、Ｓ１の電位がＶｇｌからＶｇｈになるとトランジスタＭＳ１、ＭＳ２がオン状態となって、ノードｎｅｔＣ１、ｎｅｔＣ２の電位がそれぞれＶｓｅｌｈ１（高電位）、Ｖｓｅｌｌ１（低電位）に向かい、電位到達後は状態が保持される。次に時刻ｔ１＋２Ｈにおいて、Ｓ１の電位がＶｇｌになるとともにＳ２の電位がＶｇｈになるため、トランジスタＭＳ１、ＭＳ２がオフ状態、トランジスタＭＴ１、ＭＴ２がオン状態となり、ノードｎｅｔＣ１、ｎｅｔＣ２に信号ＳＥＬ３、ＳＥＬ４が入力される。これにより、ノードｎｅｔＣ１の電位は、Ｖｓeｌｈ１からＶｓeｌｈ２へ引き下げられて、保持される。

第２フレームでは、時刻ｔ１＋１Ｆにおいて、Ｓ１の電位がＶｇｌからＶｇｈになるとトランジスタＭＳ１、ＭＳ２がオン状態となって、ノードｎｅｔＣ１、ｎｅｔＣ２の電位がそれぞれＶｓｅｌｌ１（低電位）、Ｖｓｅｌｈ１（高電位）に向かい、電位到達後は状態が保持される。次に時刻ｔ１＋１Ｆ＋２Ｈにおいて、Ｓ１の電位がＶｇｌになるとともにＳ２の電位がＶｇｈになるため、トランジスタＭＳ１、ＭＳ２がオフ状態、トランジスタＭＴ１、ＭＴ２がオン状態となり、ノードｎｅｔＣ１、ｎｅｔＣ２に信号ＳＥＬ３、ＳＥＬ４が入力される。これにより、ノードｎｅｔＣ２の電位は、Ｖｓeｌｈ１からＶｓeｌｈ２へ引き下げられて、保持される。

このようにノードｎｅｔＣ１、ｎｅｔＣ２の電位を変化させたのはＣＳドライバ内のトランジスタの動作信頼性（しきい値安定性）に関連する。

図３０は、本実施の形態で用いているアモルファスシリコンＴＦＴ（ａ−ＳｉＴＦＴ）の動作信頼性を示すグラフである。ここで用いた試験の方法は、一般にトランジスタのバイアス温度ストレス試験（ＢＴＳ試験）と呼ばれることもある。試験の方法は、所定の環境温度下で、長時間のストレス印加と短時間の特性測定を交互に与える方法を採った。ストレス印加では、図２９の（ａ）に示すように、トランジスタのゲート電極Ｇに与えるストレス電圧はＤＣ（直流）として、ドレイン電極Ｄを０Ｖ（ＧＮＤ）とし、ソース電極Ｓに０．１Ｖの電圧、ゲート電極にＶｓｔｒｅｓｓの電圧を与えた。特性測定では、図２９の（ｂ）に示すように、ドレイン電極Ｄを０Ｖ（ＧＮＤ）とし、ソース電極Ｓに１０Ｖの電圧、ゲート電極ＧをＶｇ＝−２０〜３０Ｖの範囲で掃引した。なお、ストレス印加、特性測定はともに環境温度２５℃下、暗室内で行った。

アモルファスシリコンＴＦＴにおいて、特に顕著であるトランジスタのしきい値シフトを調べた結果が、図３０に示されている。図３０の（ａ）は、プラスバイアスストレス（ゲート電極にプラスのバイアス印加）の場合の結果を示し、（ｂ）は、マイナスバイアスストレス（ゲート電極にマイナスのバイアス印加）の場合の結果をしている。両方とも、横軸はストレス時間（ｓｅｃ：秒）、縦軸はストレス印加前からのしきい値のシフト量（変化量）（Ｖ）である。しきい値シフトは特にプラスバイアスストレスのときに顕著であって、Ｖｓｔｒｅｓｓが＋５Ｖのときにはシフト量の大きさは他と比べて小さいが、Ｖｓｔｒｅｓｓが大きくなるほどシフト量の大きさが大きくなっている。しきい値のシフト量が大きいほど動作信頼性が低いので、このことは、トランジスタのゲート電極に印加する電圧は平均的に低く抑えることが、トランジスタの動作信頼性を向上させることを示している。また、マイナスバイアスストレスではプラスバイアスストレスとは反対の方向にしきい値がシフトしているが、その大きさはプラスバイアスストレスよりもずいぶん小さい。このことは、アモルファスシリコンＴＦＴ（ａ−ＳｉＴＦＴ）の動作信頼性は、マイナスバイアス印加よりも、プラスバイアス印加のほうが動作信頼性の低下を引き起こしやすいことを示している。

上記構成例１〜３では、ＣＳドライバ内の保持回路に設けられるトランジスタＭＧ、ＭＨのゲート電極は、それぞれノードｎｅｔＣ１、ｎｅｔＣ２に接続され、１Ｆ（フレーム時間）毎に交互に一定の高電位状態（プラスバイアス状態）、低電位状態（マイナスバイアス状態）を繰り返す。上記構成例１〜３および本構成例４におけるＣＳドライバについても、トランジスタとしてアモルファスシリコンＴＦＴを用いているので、特にノードｎｅｔＣ１、ｎｅｔＣ２の電位を考えて動作信頼性を考慮する必要がある。

図３０に示した結果から、プラスバイアス状態では、トランジスタＭＧ、ＭＨのゲート電極の電位、すなわちノードｎｅｔＣ１、ｎｅｔＣ２の電位は低いほどＣＳドライバの動作信頼性はよくなるが、このような場合、出力信号ＣＳが所定の電圧（ＶｃｓｈまたはＶｃｓｌ）に到達する時間がより長くかかり、表示品位に影響を与える懸念がある。すなわち、ＣＳドライバの動作信頼性と表示品位はトレードオフの関係にある。

上記構成例４のＣＳドライバ５３では、それぞれのプラスバイアス状態において、ノードｎｅｔＣ１、ｎｅｔＣ２の電位は２段階であって、この電位は途中から下げられている。保持回路からの出力（ＣＳ信号）が所定の電圧にある程度到達した段階で、電位を途中で下げることにより、それぞれのプラスバイアス状態におけるノードｎｅｔＣ１、ｎｅｔＣ２の平均的な電位を下げ、ＣＳドライバの動作信頼性を高めることができる。このことを、電子計算機を用いた回路シミュレーション（ＳＰＩＣＥシミュレーション）で検証した。

図３１は、シミュレーション回路の概略を説明する図である。シミュレーション回路６１は、電圧源、信号源を発生させる回路部６２と、保持回路部６３と、負荷部６４とからなる。負荷部６４は、５０Ωの抵抗Ｒ０、５０ｐＦの容量Ｃ０が図のように１０段で連なり、大型の液晶表示装置の有するＣＳラインを想定した値としている。なお、このシミュレーションでは、保持回路部は１つしか設けられておらず、直接には、実際の液晶表示装置では片側の辺に保持回路部が設けられていることに対応する。しかしながら、本シミュレーションは、同一設定条件で種々の保持回路の信頼性を相対的に評価しているので、液晶表示装置の両側の辺に保持回路部がある場合でも適用できる。

入力波形として、Ｓ１、Ｓ２は波形のなまりを考え、図３２のように１μｓで０％から１００％または１００％から０％へ直線的に変化するモデルとした。その他、主なシミュレーションの条件は以下のとおりである。リファレンス（ＲＥＦ）とする構成例１のシミュレーションでも同様の数値を用いた。ＴＦＴ特性は本発明の構成例１で示した方法で作成したアモルファスシリコンＴＦＴの特性をＳＰＩＣＥモデル化して用いている。なお、ここで用いているアモルファスシリコンＴＦＴの飽和移動度は約０．４ｃｍ^２／Ｖｓである。
＜構成例４におけるシミュレーション条件＞
・１Ｈ（水平走査期間）：７．４μｓ
・１Ｆ（フレーム）：８．３ｍｓ
・トランジスタＭＧ、ＭＨ、ＭＳ１、ＭＳ２、ＭＴ１、ＭＴ２のチャネル長Ｌ：すべて４μｍ
・トランジスタＭＧ、ＭＨのチャネル幅：各７０００μｍ
・トランジスタＭＳ１、ＭＳ２のチャネル幅：各５０μｍ
・トランジスタＭＴ１、ＭＴ２のチャネル幅：各５０μｍ
・Ｖｓｅｌｈ１：３５Ｖ
・Ｖｓｅｌｌ１：−６Ｖ
・Ｖｓｅｌｈ２：条件振り（ノードｎｅｔＣ１、ｎｅｔＣ２の平均電位に影響）
・Ｖｓｅｌｌ２：−６Ｖ
・Ｖｇｈ：３５Ｖ
・Ｖｇｌ：−６Ｖ
・Ｖｃｓｈ：９．７Ｖ
・Ｖｃｓｌ：５．７Ｖ
・ＣＯＭ（対向電極の電位）：７．７Ｖ
＜ＲＥＦ（構成例１）におけるシミュレーション条件＞
・Ｖｓｅｌｈ：条件振り（ノードｎｅｔＣ１、ｎｅｔＣ２の平均電位に影響）
・Ｖｓｅｌｌ：−６Ｖ
・Ｖｓｅｌｈ１、Ｖｓｅｌｌ１、Ｖｓｅｌｈ２、Ｖｓｅｌｌ２は未使用
・その他は構成例４と同じ
構成例４ではＶｓｅｌｈ２、ＲＥＦ（構成例１）ではＶｓｅｌｈをそれぞれ条件振りしてシミュレーションを行った結果を表１にまとめる。

表１の結果を用いて、図３３には、ノードｎｅｔＣ１、ｎｅｔＣ２の平均電位と出力電位の到達時間の関係を示している。ノードｎｅｔＣ１、ｎｅｔＣ２の電位変化は互いに位相が１８０°ずれており、１Ｆ（フレーム時間）毎に交互にプラスバイアス状態、マイナスバイアス状態を入れ替わる。

図３３では、ノードｎｅｔＣ１またはｎｅｔＣ２がプラスバイアス状態になったときのその平均電位と出力電位到達時間の関係を示している。ここで、平均電位は、ノードｎｅｔＣ１またはｎｅｔＣ２にプラスバイアスが印加されている時間（おおむね１フレーム時間）にわたってノードｎｅｔＣ１またはｎｅｔＣ２の電位を平均した値である。到達時間は、出力されるＣＳ信号の電位がＣＯＭ（対向電極の電位）から９９％到達する時間として、
（Ｖｃｓｈ−Ｖｃｏｍ）×０．９９＋Ｖｃｏｍ （ｎｅｔＣ１）
、または、
（Ｖｃｓｌ−Ｖｃｏｍ）×０．９９＋Ｖｃｏｍ （ｎｅｔＣ２）
になる時間と定義した。ノードｎｅｔＣ１がプラスバイアス状態のときには出力信号ＣＳは電位が高くなる方向に動き、ノードｎｅｔＣ２がプラスバイアス状態のときにはＣＳ信号は電位が低くなる状態に動くため、設定している電位の値が両者で異なっている。なお、Ｖｃｏｍは、ＣＯＭ（対向電極の電位）である。また、ＣＳ信号は図３１における保持回路部６３の出力直後をモニターしている。

図３３には、ノードｎｅｔＣ１、ｎｅｔＣ２のそれぞれについて、上記構成例４および構成例１の場合の関係が示されているが、ノードｎｅｔＣ１、ｎｅｔＣ２のいずれの場合も、構成例４の場合の方が、構成例１の場合よりも左側にプロットされる傾向にあり、すなわち構成例４の場合の方が、所定の到達時間に対して、ノードｎｅｔＣ１あるいはｎｅｔＣ２の平均電圧は下げられることになる。例えば、到達時間２００μｓになるのに、ノードｎｅｔＣ１あるいはｎｅｔＣ２の平均電圧は、構成例４では構成例１と比べて１Ｖ程度下げることができる。

本構成例４において、このようにノードｎｅｔＣ１、ｎｅｔＣ２の平均電圧を下げることができたのは、それぞれのプラスバイアス状態において、ノードｎｅｔＣ１、ｎｅｔＣ２の電位が途中から引き下げられているためである。ノードｎｅｔＣ１、ｎｅｔＣ２がプラスバイアス状態となった直後は、ＣＳ信号を速やかに変化させるため、ノードｎｅｔＣ１、ｎｅｔＣ２に比較的高い電位を与えて、ＣＳ信号の電位変化がある程度緩やかになったところで、ノードｎｅｔＣ１、ｎｅｔＣ２に比較的低い電位を与えることで、効率的に到達時間を短くすることができる。したがって、同じ到達時間でも、それぞれのプラスバイアス状態におけるノードｎｅｔＣ１、ｎｅｔＣ２の平均的な電位を下げ、保持回路、ＣＳドライバの動作信頼性を高めることができる。よって、本構成例４のＣＳドライバの動作信頼性を向上させることができることが分かる。したがって、トランジスタとしてアモルファスシリコンＴＦＴを用いた場合でも、動作信頼性を向上させ、容量結合方式による画素分割方式の液晶表示装置において、額縁を小さくすることができる。

（ＣＳドライバの構成例５）
図３４は、本発明の液晶表示装置１１０におけるゲート・ＣＳドライバ５４の構成例５を示す回路図である。本構成例５では、構成例４と比べ、プラスバイアス状態におけるノードｎｅｔＣ１、ｎｅｔＣ２の電位を引き下げるための機構が異なる。便宜上、上記構成例１〜４と同様の構成要素には同じ符号を付し、その説明を省略する。ゲートドライバ４５はＳＯＦ（システムオンフィルム）技術を用いてポリイミドフィルム上に実装されている。ポリイミドフィルムはガラス基板１（図８参照）にＡＣＦ（異方性導電フィルム）で接続され、ポリイミドフィルム内の配線（図示せず）はガラス基板１上のゲート端子（図示せず）に接続されている。ゲートドライバ４５はゲートドライバＩＣ（図示せず）から構成され、図８のように、複数のポリイミドフィルム上に分割されて実装されていてもよい。ＣＳドライバ５５は、ガラス基板１上に一体化されて形成されている。すなわち、ＣＳドライバ５５は、アモルファスシリコンをトランジスタに用いたアクティブマトリクス基板１１１（図８参照）にモノリシックで作り込まれている。

ＣＳドライバ５５は、１ラインおき（偶数行または奇数行）に設けられた複数の保持回路を含んで構成されている。ＣＳドライバ５５は、外部からの信号ＳＥＬ１、ＳＥＬ２、ＶＤＤ、ＶＳＳを受け取る端子を備え、選択用配線４６ａ、選択用配線４６ｂ、高電位側電源線４６Ｈ、低電位側電源線４６Ｌを介して上記各信号を受け取る。例えば保持回路ＣＳＤｉ−１は、外部からの信号ＳＥＬ１、ＳＥＬ２、ＶＤＤ、ＶＳＳを受け取る端子ｓｅｌ１、ｓｅｌ２、ｖｄｄ、ｖｓｓを備え、選択用配線４６ａ、選択用配線４６ｂ、高電位側電源線４６Ｈ、低電位側電源線４６Ｌを介して上記各信号を受け取る。また、保持回路ＣＳＤｉ−１は入力端子ｓ１、ｓ２を備え、入力端子ｓ１は、ゲートラインＧＬｉ＋２に接続され、ゲートドライバ４５の出力（ゲート信号）を受け取る。入力端子ｓ２は、ゲートラインＧＬｉ＋４に接続され、ゲートドライバ４５の出力（ゲート信号）を受け取る。保持回路ＣＳＤｉ−１の出力（ＣＳ信号）は、出力端子ｃｓを介してＣＳラインＣＳＬｉ−１に入力される。

図３５は、本構成例５におけるＣＳドライバ５５を構成する保持回路の具体例を示す回路図である。一例として保持回路ＣＳＤｉ−１を挙げると、保持回路ＣＳＤｉ−１は、８個のトランジスタＭＳ１、ＭＳ２、ＭＧ、ＭＨ、ＭＴ１、ＭＴ２、ＭＵ１、ＭＵ２により構成される。ここではガラス基板上に形成されたアモルファスシリコンＴＦＴである。

保持回路ＣＳＤｉ−１の端子ｓ１（第１入力部）、ｓ２、ｓｅｌ１（第２入力部）、ｓｅｌ２（第３入力部）、ｖｄｄ、ｖｓｓにはそれぞれ外部からの信号Ｓ１、Ｓ２、ＳＥＬ１（保持対象信号）、ＳＥＬ２（保持対象信号）、ＶＤＤ、ＶＳＳが入力され、端子ｃｓからＣＳ信号が出力される。

トランジスタＭＳ１は、ゲート電極が保持回路ＣＳＤｉ−１の端子ｓ１に接続され、ソース電極が保持回路ＣＳＤｉ−１の端子ｓｅｌ１に接続され、ドレイン電極がノードｎｅｔＣ１に接続されている。トランジスタＭＧは、ゲート電極がノードｎｅｔＣ１に接続され、ソース電極がｖｄｄに接続され、ドレイン電極が出力端子ｃｓに接続されている。

トランジスタＭＳ２は、ゲート電極が保持回路ＣＳＤｉ−１の端子ｓ１に接続され、ソース電極が保持回路ＣＳＤｉ−１の端子ｓｅｌ２に接続され、ドレイン電極がノードｎｅｔＣ２に接続されている。トランジスタＭＨは、ゲート電極がノードｎｅｔＣ２に接続され、ソース電極が出力端子ｃｓに接続され、ドレイン電極が端子ｖｓｓに接続されている。

トランジスタＭＴ１は、ゲート電極が保持回路ＣＳＤｉ−１の端子ｓ２に接続され、ソース電極が保持回路ＣＳＤｉ−１の端子ｓｅｌ１に接続され、ドレイン電極がノードｎｅｔＣ１およびトランジスタＭＵ１のソース電極に接続されている。

トランジスタＭＴ２は、ゲート電極が保持回路ＣＳＤｉ−１の端子ｓ２に接続され、ソース電極が保持回路ＣＳＤｉ−１の端子ｓｅｌ２に接続され、ドレイン電極がノードｎｅｔＣ２およびトランジスタＭＵ２のソース電極に接続されている。

トランジスタＭＵ１は、ゲート電極が保持回路ＣＳＤｉ−１の端子ｓ２に接続され、ソース電極がトランジスタＭＴ１のドレイン電極およびノードｎｅｔＣ１に接続され、ドレイン電極がトランジスタＭＨのドレイン電極および端子ｖｓｓに接続されている。

トランジスタＭＵ２は、ゲート電極が保持回路ＣＳＤｉ−１の端子ｓ２に接続され、ソース電極がトランジスタＭＴ２のドレイン電極およびノードｎｅｔＣ２に接続され、ドレイン電極がトランジスタＭＨのドレイン電極および端子ｖｓｓに接続されている。

図３６は、保持回路ＣＳＤｉ−１において入出力される各種信号を示すタイミングチャートである。ここでは、構成例１で示した図１２との相違点を中心に説明する。

本構成例５の保持回路では、概略的には、Ｓ１から２Ｈだけ遅れた時刻にＳ２が高電位状態となることでトランジスタＭＴ１、ＭＴ２、ＭＵ１、ＭＵ２をオン状態とし、これにより、ノードｎｅｔＣ１、ｎｅｔＣ２の電位を引き下げる動作を行う。

具体的には、連続する第１、第２フレームにおいて、第１フレームでは、時刻ｔ１において、Ｓ１の電位がＶｇｌからＶｇｈになるとトランジスタＭＳ１、ＭＳ２がオン状態となって、ノードｎｅｔＣ１、ｎｅｔＣ２の電位がそれぞれＶｓｅｌｈ１（高電位）、Ｖｓｅｌｌ１（低電位）に向かい、電位到達後は状態が保持される。次に、時刻ｔ１＋２Ｈにおいて、Ｓ２がＶｇｈになるため、トランジスタＭＴ１、ＭＴ２、ＭＵ１、ＭＵ２がオン状態となり、ノードｎｅｔＣ１、ｎｅｔＣ２がＶＳＳと導通する。これにより、ノードｎｅｔＣ１の電位が、Ｖｓeｌｈ１からＶｓeｌｈ１’へ引き下げられて、保持される。

第２フレームでは、時刻ｔ１＋１Ｆにおいて、Ｓ１の電位がＶｇｌからＶｇｈになるとトランジスタＭＳ１、ＭＳ２がオン状態となって、ノードｎｅｔＣ１、ｎｅｔＣ２の電位がそれぞれＶｓｅｌｌ１（低電位）、Ｖｓｅｌｈ１（高電位）に向かい、電位到達後は状態が保持される。次に、時刻ｔ１＋１Ｆ＋２Ｈにおいて、Ｓ２がＶｇｈになるため、トランジスタＭＴ１、ＭＴ２、ＭＵ１、ＭＵ２がオン状態となり、ノードｎｅｔＣ１、ｎｅｔＣ２がＶＳＳと導通する。これにより、ノードｎｅｔＣ２の電位が、Ｖｓeｌｈ１からＶｓeｌｈ１’へ引き下げられて、保持される。

本構成例５でのシミュレーションは構成例４と同様に行った。構成例５におけるシミュレーション条件を次に示す。
＜構成例５におけるシミュレーション条件＞
・１Ｈ（水平走査期間）：７．４μｓ
・１Ｆ（フレーム）：８．３ｍｓ
・トランジスタＭＧ、ＭＨ、ＭＳ１、ＭＳ２、ＭＴ１、ＭＴ２、ＭＵ１、ＭＵ２のチャネル長Ｌ：すべて４μｍ
・トランジスタＭＧ、ＭＨのチャネル幅：各７０００μｍ
・トランジスタＭＳ１、ＭＳ２のチャネル幅：各５０μｍ
・トランジスタＭＴ１、ＭＴ２のチャネル幅：条件振り（ノードｎｅｔＣ１、ｎｅｔＣ２の平均電位に影響）
・トランジスタＭＵ１、ＭＵ２のチャネル幅：条件振り（ノードｎｅｔＣ１、ｎｅｔＣ２の平均電位に影響）
・Ｖｓｅｌｈ１：３５Ｖ
・Ｖｓｅｌｌ１：−６Ｖ
・Ｖｇｈ：３５Ｖ
・Ｖｇｌ：−６Ｖ
・Ｖｃｓｈ：９．７Ｖ
・Ｖｃｓｌ：５．７Ｖ
・ＣＯＭ（対向電極の電位）：７．７Ｖ
＜ＲＥＦ（構成例１）におけるシミュレーション条件＞
・Ｖｓｅｌｈ：条件振り（ノードｎｅｔＣ１、ｎｅｔＣ２の平均電位に影響）
・Ｖｓｅｌｌ：−６Ｖ
・Ｖｓｅｌｈ１、Ｖｓｅｌｌ１、Ｖｓｅｌｈ２、Ｖｓｅｌｌ２は未使用
・構成例４で示したＲＥＦ（構成例１）と同様
トランジスタＭＴ１、ＭＴ２のチャネル幅、およびトランジスタＭＵ１、ＭＵ２のチャネル幅を条件振りしてシミュレーションを行った結果を表２にまとめる。

表２の結果を用いて、図３７には、図３３と同様、ノードｎｅｔＣ１、ｎｅｔＣ２の平均電位と出力電位到達時間の関係を示している。

図３７には、ノードｎｅｔＣ１、ｎｅｔＣ２のそれぞれについて、上記構成例５およびＲＥＦ（構成例１）の場合の関係が示されているが、ノードｎｅｔＣ１、ｎｅｔＣ２のいずれの場合も、構成例５の場合の方が、構成例１の場合よりも左側にプロットされる傾向にあり、すなわち構成例５の場合の方が、所定の到達時間に対して、ノードｎｅｔＣ１あるいはｎｅｔＣ２の平均電圧は下げられることになる。例えば、到達時間２００μｓになるのに、ノードｎｅｔＣ１あるいはｎｅｔＣ２の平均電圧は、構成例５では構成例１と比べて１Ｖ程度下げることができる。

この図３７に示すように、本構成例５によれば、上記構成例４と同様、ＣＳドライバの動作信頼性を高めることができる。さらに、本構成例５では、保持回路に入力される信号として、構成例４で必要であったＳＥＬ３、ＳＥＬ４が必要ないので、液晶表示装置における額縁をより小さくすることができる。したがって、トランジスタとしてアモルファスシリコンＴＦＴを用いた場合でも、動作信頼性を向上させ、容量結合方式による画素分割方式の液晶表示装置において、額縁を小さくすることができる。

（ＣＳドライバの構成例６）
図３８は、本発明の液晶表示装置１１０におけるゲート・ＣＳドライバ５６の構成例６を示す回路図である。本構成例６では、構成例５と比べ、プラスバイアス状態におけるノードｎｅｔＣ１、ｎｅｔＣ２の電位を引き下げるタイミングが異なる。便宜上、上記構成例１〜５と同様の構成要素には同じ符号を付し、その説明を省略する。ゲートドライバ４５はＳＯＦ（システムオンフィルム）技術を用いてポリイミドフィルム上に実装されている。ポリイミドフィルムはガラス基板１（図８参照）にＡＣＦ（異方性導電フィルム）で接続され、ポリイミドフィルム内の配線（図示せず）はガラス基板１上のゲート端子（図示せず）に接続されている。ゲートドライバ４５はゲートドライバＩＣ（図示せず）から構成され、図８のように、複数のポリイミドフィルム上に分割されて実装されていてもよい。ＣＳドライバ５７は、ガラス基板１上に一体化されて形成されている。すなわち、ＣＳドライバ５７は、アモルファスシリコンをトランジスタに用いたアクティブマトリクス基板１１１（図８参照）にモノリシックで作り込まれている。

ＣＳドライバ５７は、１ラインおき（偶数行または奇数行）に設けられた複数の保持回路を含んで構成されている。ＣＳドライバ５７は、外部からの信号ＳＥＬ１、ＳＥＬ２、ＶＤＤ、ＶＳＳを受け取る端子を備え、選択用配線４６ａ、選択用配線４６ｂ、高電位側電源線４６Ｈ、低電位側電源線４６Ｌ、を介して上記各信号を受け取る。例えば保持回路ＣＳＤｉ−１は、外部からの信号ＳＥＬ１、ＳＥＬ２、ＶＤＤ、ＶＳＳを受け取る端子ｓｅｌ１、ｓｅｌ２、ｖｄｄ、ｖｓｓを備え、選択用配線４６ａ、選択用配線４６ｂ、高電位側電源線４６Ｈ、低電位側電源線４６Ｌを介して上記各信号を受け取る。また、保持回路ＣＳＤｉ−１は入力端子ｓ１、ｓ２を備え、入力端子ｓ１は、ゲートラインＧＬｉ＋２に接続され、ゲートドライバ４５の出力（ゲート信号）を受け取る。入力端子ｓ２は、ゲートラインＧＬｉ＋６に接続され、ゲートドライバ４５の出力（ゲート信号）を受け取る。保持回路ＣＳＤｉ−１の出力（ＣＳ信号）は、出力端子ｃｓを介してＣＳラインＣＳＬｉ−１に入力される。

図３９は、本構成例６におけるＣＳドライバ５７を構成する保持回路の具体例を示す回路図である。一例として保持回路ＣＳＤｉ−１を挙げると、保持回路ＣＳＤｉ−１は、８個のトランジスタＭＳ１、ＭＳ２、ＭＧ、ＭＨ、ＭＴ１、ＭＴ２、ＭＵ１、ＭＵ２により構成される。ここではガラス基板上に形成されたアモルファスシリコンＴＦＴである。

保持回路ＣＳＤｉ−１の端子ｓ１（第１入力部）、ｓ２、ｓｅｌ１（第２入力部）、ｓｅｌ２（第３入力部）、ｖｄｄ、ｖｓｓにはそれぞれ外部からの信号Ｓ１、Ｓ２、ＳＥＬ１（保持対象信号）、ＳＥＬ２（保持対象信号）、ＶＤＤ、ＶＳＳが入力され、端子ｃｓからＣＳ信号が出力される。

トランジスタＭＳ１は、ゲート電極が保持回路ＣＳＤｉ−１の端子ｓ１に接続され、ソース電極が保持回路ＣＳＤｉ−１の端子ｓｅｌ１に接続され、ドレイン電極がノードｎｅｔＣ１に接続されている。トランジスタＭＧは、ゲート電極がノードｎｅｔＣ１に接続され、ソース電極がｖｄｄに接続され、ドレイン電極が出力端子ｃｓに接続されている。

トランジスタＭＳ２は、ゲート電極が保持回路ＣＳＤｉ−１の端子ｓ１に接続され、ソース電極が保持回路ＣＳＤｉ−１の端子ｓｅｌ２に接続され、ドレイン電極がノードｎｅｔＣ２に接続されている。トランジスタＭＨは、ゲート電極がノードｎｅｔＣ２に接続され、ソース電極が出力端子ｃｓに接続され、ドレイン電極が端子ｖｓｓに接続されている。

トランジスタＭＴ１は、ゲート電極が保持回路ＣＳＤｉ−１の端子ｓ２に接続され、ソース電極が保持回路ＣＳＤｉ−１の端子ｓｅｌ１に接続され、ドレイン電極がノードｎｅｔＣ１およびトランジスタＭＵ１のソース電極に接続されている。

トランジスタＭＴ２は、ゲート電極が保持回路ＣＳＤｉ−１の端子ｓ２に接続され、ソース電極が保持回路ＣＳＤｉ−１の端子ｓｅｌ２に接続され、ドレイン電極がノードｎｅｔＣ２およびトランジスタＭＵ２のソース電極に接続されている。

トランジスタＭＵ１は、ゲート電極が保持回路ＣＳＤｉ−１の端子ｓ２に接続され、ソース電極がトランジスタＭＴ１のドレイン電極およびノードｎｅｔＣ１に接続され、ドレイン電極がトランジスタＭＨのドレイン電極および端子ｖｓｓに接続されている。

トランジスタＭＵ２は、ゲート電極が保持回路ＣＳＤｉ−１の端子ｓ２に接続され、ソース電極がトランジスタＭＴ２のドレイン電極およびノードｎｅｔＣ２に接続され、ドレイン電極がトランジスタＭＨのドレイン電極および端子ｖｓｓに接続されている。

図４０は、保持回路ＣＳＤｉ−１において入出力される各種信号を示すタイミングチャートである。ここでは、構成例１で示した図１２との相違点を中心に説明する。

本構成例６の保持回路では、概略的には、Ｓ１から２Ｈだけ遅れた時刻にＳ２が高電位状態となることでトランジスタＭＴ１、ＭＴ２、ＭＵ１、ＭＵ２をオン状態とし、これにより、ノードｎｅｔＣ１、ｎｅｔＣ２の電位を引き下げる動作を行う。

具体的には、連続する第１、第２フレームにおいて、第１フレームでは、時刻ｔ１において、Ｓ１の電位がＶｇｌからＶｇｈになるとトランジスタＭＳ１、ＭＳ２がオン状態となって、ノードｎｅｔＣ１、ｎｅｔＣ２の電位がそれぞれＶｓｅｌｈ１（高電位）、Ｖｓｅｌｌ１（低電位）に向かい、電位到達後は状態が保持される。次に、時刻ｔ１＋４Ｈにおいて、Ｓ２がＶｇｌからＶｇｈになるため、トランジスタＭＴ１、ＭＴ２、ＭＵ１、ＭＵ２がオン状態となり、ノードｎｅｔＣ１、ｎｅｔＣ２がＶＳＳと導通する。これにより、ノードｎｅｔＣ１の電位が、Ｖｓeｌｈ１からＶｓeｌｈ１’へ引き下げられて、保持される。

第２フレームでは、時刻ｔ１＋１Ｆにおいて、Ｓ１の電位がＶｇｌからＶｇｈになるとトランジスタＭＳ１、ＭＳ２がオン状態となって、ノードｎｅｔＣ１、ｎｅｔＣ２の電位がそれぞれＶｓｅｌｌ１（低電位）、Ｖｓｅｌｈ１（高電位）に向かい、電位到達後は状態が保持される。次に、時刻ｔ１＋１Ｆ＋４Ｈにおいて、Ｓ２がＶｇｌからＶｇｈになるため、トランジスタＭＴ１、ＭＴ２、ＭＵ１、ＭＵ２がオン状態となり、ノードｎｅｔＣ１、ｎｅｔＣ２がＶＳＳと導通する。これにより、ノードｎｅｔＣ２の電位が、Ｖｓeｌｈ１からＶｓeｌｈ１’へ引き下げられて、保持される。

トランジスタＭＴ１、ＭＴ２のチャネル幅、およびトランジスタＭＵ１、ＭＵ２のチャネル幅を条件振りしてシミュレーションを行った結果を表３にまとめる。

表３の結果を用いて、図４１には、図３３と同様、ノードｎｅｔＣ１、ｎｅｔＣ２の平均電位と出力電位到達時間の関係を示している。構成例６におけるシミュレーション条件は構成例５と同様である。

図４１には、ノードｎｅｔＣ１、ｎｅｔＣ２のそれぞれについて、上記構成例６およびＲＥＦ（構成例１）の場合の関係が示されているが、ノードｎｅｔＣ１、ｎｅｔＣ２のいずれの場合も、構成例６の場合の方が、構成例１の場合よりも左側にプロットされる傾向にあり、すなわち構成例６の場合の方が、所定の到達時間に対して、ノードｎｅｔＣ１あるいはｎｅｔＣ２の平均電圧は下げられることになる。例えば、到達時間２００μｓになるのに、ノードｎｅｔＣ１あるいはｎｅｔＣ２の平均電圧は、構成例６では構成例１と比べて約２Ｖ程度下げることができる。

この図４１に示すように、本構成例６によれば、上記構成例４、５と同様、ＣＳドライバの動作信頼性を高めることができる。さらに、本構成例６では、構成例４、５に比べて、同じ到達時間でもノードｎｅｔＣ１あるいはｎｅｔＣ２の平均電圧は低くすることができるので、よりＣＳドライバの信頼性が向上する。

この理由として、構成例６では、ノードｎｅｔＣ１、ｎｅｔＣ２の電位低下のタイミングが、構成例５の場合よりも２Ｈ遅れている。これにより、ノードｎｅｔＣ１、ｎｅｔＣ２がプラスバイアス状態となった直後の、ノードｎｅｔＣ１、ｎｅｔＣ２の高電位の期間が長くなるため、出力電位の到達時間が早くなる。一方、このときの平均電位への影響は１フレームの時間が非常に長いため、平均としてはわずかに増える程度である。そのため、より低い平均電位で同じ到達時間が得られるようになる。よって、本構成例６によれば、ＣＳドライバの動作信頼性を、構成例５よりも高めることができる。したがって、トランジスタとしてアモルファスシリコンＴＦＴを用いた場合でも、動作信頼性を向上させ、容量結合方式による画素分割方式の液晶表示装置において、額縁を小さくすることができる。

本構成例６で示したように、プラスバイアス状態において、ノードｎｅｔＣ１、ｎｅｔＣ２の電位を引き下げるタイミングは、所定の範囲で任意に決めることができる。

なお、構成例４〜６の変形例として、プラスバイアス状態における、ノードｎｅｔＣ１、ｎｅｔＣ２の電位を２段階ではなく、多段階で、あるいは連続的に引き下げてもよく、より効率的に保持回路、ＣＳドライバの動作信頼性を高めることができる。

ところで、上述した各ＣＳドライバの構成（構成例１〜６）は、図１および図２に示したような液晶パネル（構成例１）に限定されず、様々な形態の液晶パネルに適用することができる。以下では、本液晶パネルの他の構成例（構成例７、８）について説明する。

（液晶パネルの構成例７）
図４２は、本発明の液晶パネルの構成例７における液晶パネル１１３ｃの一部を示す等価回路図である。図４２の液晶パネル１１３ｃと、図１の液晶パネル１１３ａの違いは、１画素列に対応して２本のデータ信号線が設けられ、列方向に隣り合う画素では、互いに異なるデータ信号線に接続されている点であり、これ以外は同一である。また、本液晶パネル１１３ｃでは、１つの画素に対応して、１本のデータ信号線および１本の走査信号線が設けられるとともに、列方向に隣り合う画素の間で共用されている保持容量配線を有している。

各画素の構造について、まず、画素１０１を例に挙げて説明する。

画素１０１では、画素電極５ａ（第１画素電極）が、走査信号線２ａｂに接続されたトランジスタ１５ａ（第１トランジスタ）を介してデータ信号線４ｙ（第２データ信号線）に接続され、画素電極５ｂ（第２画素電極）が、走査信号線２ａｂに接続されたトランジスタ１５ｂ（第２トランジスタ）を介してデータ信号線４ｙ（第２データ信号線）に接続され、画素電極５ａおよび保持容量配線３ｘ間に保持容量Ｃｈａが形成され、画素電極５ｂおよび保持容量配線３ｙ間に保持容量Ｃｈｂが形成され、画素電極５ａおよび共通電極ｃｏｍ間に液晶容量Ｃｌａが形成され、画素電極５ｂおよび共通電極ｃｏｍ間に液晶容量Ｃｌｂが形成されている。

次に、画素１０１と列方向（紙面上下方向）に隣接する画素１００、１０２について説明すると、保持容量、液晶容量の形成は画素１０１と同様であるが、それぞれの画素電極５ｃ、５ｄ、５ｅ、５ｆが、それぞれのトランジスタ１５ｃ、１５ｄ、１５ｅ、１５ｆを介してデータ信号線４ｘ（第１データ信号線）に接続されている。このように、列方向に隣接する画素において、接続されるデータ信号線が交互に入れ替わる構成となっている。

また、画素１０１の画素電極５ａ、５ｂそれぞれは、異なる保持容量配線３ｘ、３ｙそれぞれと保持容量Ｃｈａ、Ｃｈｂを形成している。そのため、例えば、画素電極５ａ、５ｂにそれぞれのデータ信号を書き込んだ後に、保持容量配線３ｘ、３ｙに互いに異なる保持容量配線信号を供給して、容量結合による画素電極電位（画素電位）の突き上げまたは突き下げを行うことにより、画素電極５ａ、５ｂそれぞれの画素電位（実効電圧）を異ならせることができる。このような方法を用いて、例えば、画素電極５ａを含む副画素をプラス極性の明副画素、画素電極５ｂを含む副画素をマイナス極性の暗副画素とすることができる。これにより、画素分割方式の液晶表示装置を実現できる。

なお、隣接するデータ信号線の信号については、データ信号線に供給するデータ信号の極性を１フレーム期間ごとに反転させるとともに、同一水平走査期間においては、同一画素列に対応する２本のデータ信号線４ｘ、４ｙに逆極性のデータ信号を供給しつつ、隣り合う２本のデータ信号線４ｙ、４Ｘにも逆極性のデータ信号を供給すれば、列方向（紙面上下方向）、行方向（紙面左右方向）に隣接する画素の極性は互いに逆になるので、いわゆるドット反転駆動となって、表示品位が向上する。しかしながら、基本的には本実施形態において、データ信号線の信号の極性配置はどのようなものであってもよい。

本構成例７における液晶パネル１１３ｃの具体的な構成を図４３に示す。図４３は、液晶パネル１１３ｃの構成例７を示す平面図である。図４３の液晶パネル１１３ｃでは、画素１００および画素１０１の左右に沿うようにデータ信号線４ｘ、４ｙが設けられ、画素１０３および画素１０４の左右に沿うようにデータ信号線４Ｘ、４Ｙが設けられ、画素１００、１０３のエッジ部の一方と重なるように保持容量配線３ｗが設けられ、画素１００、１０３のエッジ部の他方および画素１０１、１０４のエッジ部の一方と重なるように保持容量配線３ｘが設けられ、画素１０１、１０４のエッジ部の他方と重なるように保持容量配線３ｙが設けられている。また、画素１００、１０３の中央部を横切るように走査信号線２ｃｄが配され、画素１０１、１０４の中央部を横切るように走査信号線２ａｂが配されている。

また、平面的に視て、画素１００では、保持容量配線３ｗ、３ｘ間に画素電極５ｃ、５ｄが列方向に並べられ、画素１０１では、保持容量配線３ｘ、３ｙ間に画素電極５ａ、５ｂが列方向に並べられ、画素１０３では、保持容量配線３ｗ、３ｘ間に画素電極５Ｃ、５Ｄが列方向に並べられ、画素１０４では、保持容量配線３ｘ、３ｙ間に画素電極５Ａ、５Ｂが列方向に並べられている。

画素１０１では、走査信号線２ａｂ上には、トランジスタ１５ａのソース電極１６ａｂおよびドレイン電極１７ａと、トランジスタ１５ｂのソース電極１６ａｂおよびドレイン電極１７ｂとが形成されている。このように、ソース電極１６ａｂは、トランジスタ１５ａ、１５ｂの両方のソース電極を兼ねてデータ信号線４ｙに接続される。ドレイン電極１７ａはドレイン引き出し配線１８ａに接続され、ドレイン引き出し配線１８ａは容量電極１９ａに接続され、容量電極１９ａはコンタクトホール２０ａを介して画素電極５ａに接続される。ドレイン電極１７ｂはドレイン引き出し配線１８ｂに接続され、ドレイン引き出し配線１８ｂは容量電極１９ｂに接続され、容量電極１９ｂはコンタクトホール２０ｂを介して画素電極５ｂに接続される。

ここで、容量電極１９ａがゲート絶縁膜を介して保持容量配線３ｘに重なるとともに、画素電極５ａがゲート絶縁膜および層間絶縁膜を介して保持容量配線３ｘに重なっており、これらの重なりの両方によって保持容量Ｃｈａ（図４２参照）が形成されている。同様に、容量電極１９ｂがゲート絶縁膜を介して保持容量配線３ｙに重なるとともに、画素電極５ｂがゲート絶縁膜および層間絶縁膜を介して保持容量配線３ｙに重なっており、これらの重なりの両方によって保持容量Ｃｈｂ（図４２参照）が形成されている。

なお、他の画素の構成（各部材の形状および配置並びに接続関係）は画素１０１のそれと同様であるが、上述したように、データ信号線と画素電極の接続は左右どちらかの２通りである。

なお、本実施の形態において、ＣＳドライバ、保持回路は、それぞれ、上述の構成例１〜６におけるＣＳドライバ、保持回路の何れであってもよい。

本液晶パネル１１３ｃは、例えばフレームレートが２４０Ｈｚ（４倍速）、３６０Ｈｚ（６倍速）などの高速駆動パネルに適し、そのパネルを用いた３Ｄ（立体）画像表示を行う３Ｄ液晶表示装置にも適する。

図４２あるいは図４３にみられるような画素電極とデータ信号線の配置、すなわち列方向に並ぶ１つの画素列に対して２本のデータ信号線が設けられ、列方向に隣接する画素が左右交互のデータ信号線からデータ信号を得る配置は、駆動において走査信号線を２本ずつ同時に選択し、順次走査を行うことで、走査信号線を１本ずつ順次走査する場合に比べて、個々の画素電極をデータ信号線の電位まで充電する時間（画素充電時間）を２倍にできることが知られている。したがって、画素が充電不足になることがなく、このような画素電極とデータ信号線の配置は、上述の高速駆動パネルには適する配置である。

このような配置を、従来の容量分割方式による画素分割方式を有する液晶パネルに適用して高速駆動をしようとすれば、額縁が大幅に増大する。理由は、従来の容量分割方式では、保持容量配線幹には多数の保持容量配線が接続されて、ＡＣ（交流）信号が伝達されているため、保持容量配線幹における信号遅延が発生しやすく、それが表示に与える影響が大きく、さらに高速化に対応しようとすると保持容量配線幹の線幅を大幅に太くせざるを得ないためである。

しかしながら、本構成例７のように、複数の保持回路を有するＣＳドライバを用いて、容量分割方式による画素分割方式を有する液晶パネルを作製すれば、ＡＣ（交流）信号が伝達されるような保持容量配線幹を用いることがないので、額縁はほとんど大きくならない。したがって、高速駆動パネルにおいて、本構成例７は、特に額縁を小さくする効果が高い。

（液晶パネルの構成例８）
図４４は、本発明の液晶パネルの構成例８における液晶パネル１１３ｄの一部を示す等価回路図である。図４４に示すように、本液晶パネル１１３ｄでは、列方向（図中上下方向）に延伸するデータ信号線４ｘ、４Ｘ、行方向（図中左右方向）に延伸する走査信号線２ｃ、２ａ、行および列方向に並べられた画素１００、１０１、１０３、１０４、保持容量配線３ａ、３ｃ、および共通電極（対向電極）ｃｏｍを備え、各画素の構造は同一である。

本液晶パネル１１３ｄでは、１つの画素に対応して１本のデータ信号線と１本の走査信号線と１本の保持容量配線とが設けられている。また、１画素に、２つの画素電極が、その一方が他方を取り囲むように設けられ、画素１００に、画素電極５ｄとこれを取り囲む画素電極５ｃとが設けられ、画素１０１に、画素電極５ｂとこれを取り囲む画素電極５ａとが設けられ、画素１０３に、画素電極５Ｄとこれを取り囲む画素電極５Ｃとが設けられ、画素１０４に、画素電極５Ｂとこれを取り囲む画素電極５Ａとが設けられている。

各画素の構造は同一であるため、以下では、主に画素１０１を例に挙げて説明する。

画素１０１では、画素電極５ａが、走査信号線２ａに接続されたトランジスタ１５ａを介してデータ信号線４ｘに接続され、画素電極５ｂが、走査信号線２ａに接続されたトランジスタ１５ｂを介してデータ信号線４ｘに接続され、画素電極５ａおよび保持容量配線３ａ間に保持容量Ｃｈａが形成され、画素電極５ａおよび共通電極ｃｏｍ間に液晶容量Ｃｌａが形成され、画素電極５ｂおよび共通電極ｃｏｍ間に液晶容量Ｃｌｂが形成されている。

このように、画素電極５ａ、５ｂそれぞれは、同一の走査信号線２ａｂに接続されたそれぞれのトランジスタ１５ａ、１５ｂを介して、同一のデータ信号線４ｘに接続されているため、画素電極５ａ、５ｂそれぞれに対して、同一の信号電位（データ信号）を、トランジスタ１５ａ、１５ｂそれぞれを介して直接供給することができる。そして、画素電極５ａは、保持容量配線３ａと保持容量Ｃｈａを形成しているため、例えば、画素電極５ａ、５ｂにデータ信号を書き込んだ後に、保持容量配線信号を変動させることで、容量結合による画素電極電位（画素電位）の突き上げまたは突き下げを行うことにより、画素電極５ａ、５ｂそれぞれの画素電位を異ならせることができる。このような方法を用いて、例えば、画素電極５ａを含む副画素を暗副画素、画素電極５ｂを含む副画素は明副画素とすることができる。これにより、画素分割方式の液晶表示装置を実現できる。

本構成例８における液晶パネル１１３ｄの具体的な構成を図４５に示す。図４５は、液晶パネル１１３ｄの構成例８を示す平面図である。図４５の液晶パネル１１３ｄでは、データ信号線４ｘおよび走査信号線２ａの交差部近傍にトランジスタ１５ａ、１５ｂが配され、両データ信号線４ｘ、４Ｘで画される画素領域に、矩形状の画素電極５ｂとこれを取り囲む矩形状の画素電極５ａとが配され、保持容量配線３ａが画素電極５ａを横切って行方向に延伸している。なお、画素電極５ａ、５ｂの形状は、一方の画素電極が他方の画素電極を取り囲む形状であればよく、特に限定されるものではない。

画素１０１では、走査信号線２ａ上には、トランジスタ１５ａのソース電極１６ａｂおよびドレイン電極１７ａと、トランジスタ１５ｂのソース電極１６ａｂおよびドレイン電極１７ｂとが形成されている。このように、ソース電極１６ａｂは、トランジスタ１５ａ、１５ｂの両方のソース電極を兼ねてデータ信号線４ｘに接続される。ドレイン電極１７ａはドレイン引き出し配線１８ａに接続され、ドレイン引き出し配線１８ａは容量電極１９ａに接続され、容量電極１９ａはコンタクトホール２０ａを介して画素電極５ａに接続される。ドレイン電極１７ｂはドレイン引き出し配線１８ｂに接続され、ドレイン引き出し配線１８ｂはコンタクトホール２０ｂを介して画素電極５ｂに接続される。

ここで、容量電極１９ａがゲート絶縁膜を介して保持容量配線３ａに重なるとともに、画素電極５ａがゲート絶縁膜および層間絶縁膜を介して保持容量配線３ａに重なっており、これらの重なりの両方によって保持容量Ｃｈａ（図４４参照）が形成されている。

一方、画素電極５ｂには容量電極、保持容量配線は設けられず、保持容量配線による保持容量は設けられていない。画素電極５ｂを明画素としているので、液晶パネルのＶ−Ｔ曲線（液晶印加電圧−パネル透過率曲線）を考えれば、画素電極５ｂの電位がフレーム間で多少変わったとしても表示輝度変化の影響が現れにくい。また、本構成例８では、一方の副画素について保持容量配線を用いた保持容量を設けていないので、ＣＳドライバの出力（ＣＳ信号）の本数を減らして、ＣＳドライバの構成を簡略化できるので、狭額縁化により有利である。

なお、他の画素の構成（各部材の形状および配置並びに接続関係）は画素１０１のそれと同じである。

ところで、構成例１〜７に示した各液晶パネルは、１つの画素領域内に形成される複数の画素電極それぞれが、保持容量配線と保持容量を形成する構成であるが、本発明はこれに限定されるものではなく、構成例８で示したように、１つの画素電極内の少なくとも１つの画素電極が保持容量配線と保持容量を形成していれば良い。例えば、１つの画素領域内に２つの画素電極（５ａ、５ｂ）が形成されている構成において、一方の画素電極（５ａ）のみが保持容量配線と保持容量を形成している構成である。この構成においても、一方の画素電極（５ａ）にデータ信号を書き込んだ後に、保持容量配線に保持容量配線信号を供給して、容量結合による画素電極電位（画素電位）の突き上げまたは突き下げを行うことにより、画素電極（５ａ）の画素電位を変化させることができる。よって、１画素を明副画素および暗副画素で構成することができるため、画素分割方式の液晶表示装置を実現できる。

なお、本願でいう「電位の極性」とは、基準となる電位以上（プラス）あるいは基準となる電位以下（マイナス）を意味する。ここで、基準となる電位は、共通電極（対向電極）の電位であるＶｃｏｍ（コモン電位）であってもその他任意の電位であってもよい。また、構成例１〜８で示した本発明の各液晶パネルにおいて、多数のデータ信号線の極性配置はどのような配置であってもよく、隣接するデータ信号線がすべて逆極性であってもよいし、同極性であってもよいし、データ信号線の極性配置は、２ラインおきに極性が反転してもよく、本発明の効果はこのようなデータ信号線の極性配置に影響されず効果を奏する。

また、構成例１〜７で示した本発明の各液晶パネルにおいて、列方向に隣り合う画素の間に、両画素で共用する保持容量配線が設けられているが、本実施形態はこれに限定されず、構成例１〜７で示した本発明の各液晶パネルにおいて、列方向に隣り合う画素の間に、両画素で実質的に共用する保持容量配線が設けられていてもよい。すなわち、本発明において、列方向に隣り合う画素に対応して、両画素で同一信号が与えられるなどの特徴を有して実質上共用する保持容量配線があればよく、その保持容量配線が複数本からなっていてもよい。

（テレビジョン受像機の構成例）
最後に、本発明のテレビジョン受像機の構成例について説明する。以下では、本発明の液晶表示装置をテレビジョン受像機に適用するときの一構成例について説明する。なお、ここでは本液晶表示装置１１０、１１０ｂを、液晶表示装置８００として表す。図４６は、テレビジョン受像機用の液晶表示装置８００の構成を示すブロック図である。液晶表示装置８００は、液晶表示ユニット８４と、Ｙ／Ｃ分離回路８０と、ビデオクロマ回路８１と、Ａ／Ｄコンバータ８２と、液晶コントローラ８３と、バックライト駆動回路８５と、バックライト８６と、マイコン（マイクロコンピュータ）８７と、階調回路８８とを備えている。なお、液晶表示ユニット８４は、液晶パネルと、これを駆動するためのソースドライバおよびゲートドライバとで構成される。

上記構成の液晶表示装置８００では、まず、テレビジョン信号としての複合カラー映像信号Ｓｃｖが外部からＹ／Ｃ分離回路８０に入力され、そこで輝度信号と色信号に分離される。これらの輝度信号と色信号は、ビデオクロマ回路８１にて光の３原色に対応するアナログＲＧＢ信号に変換され、さらに、このアナログＲＧＢ信号はＡ／Ｄコンバータ８２により、デジタルＲＧＢ信号に変換される。このデジタルＲＧＢ信号は液晶コントローラ８３に入力される。また、Ｙ／Ｃ分離回路８０では、外部から入力された複合カラー映像信号Ｓｃｖから水平および垂直同期信号も取り出され、これらの同期信号もマイコン８７を介して液晶コントローラ８３に入力される。

液晶表示ユニット８４には、液晶コントローラ８３からデジタルＲＧＢ信号が、上記同期信号に基づくタイミング信号と共に所定のタイミングで入力される。また、階調回路８８では、カラー表示の３原色Ｒ、Ｇ、Ｂそれぞれの階調電位が生成され、それらの階調電位も液晶表示ユニット８４に供給される。液晶表示ユニット８４では、これらのＲＧＢ信号、タイミング信号および階調電位に基づき内部のソースドライバやゲートドライバ等により駆動用信号（データ信号＝信号電位、走査信号等）が生成され、それらの駆動用信号に基づき、内部の液晶パネルにカラー画像が表示される。なお、この液晶表示ユニット８４によって画像を表示するには、液晶表示ユニット内の液晶パネルの後方から光を照射する必要があり、この液晶表示装置８００では、マイコン８７の制御の下にバックライト駆動回路８５がバックライト８６を駆動することにより、液晶パネルの裏面に光が照射される。上記の処理を含め、システム全体の制御はマイコン８７が行う。なお、外部から入力される映像信号（複合カラー映像信号）としては、テレビジョン放送に基づく映像信号のみならず、カメラにより撮像された映像信号や、インターネット回線を介して供給される映像信号なども使用可能であり、この液晶表示装置８００では、様々な映像信号に基づいた画像表示が可能である。

液晶表示装置８００でテレビジョン放送に基づく画像を表示する場合には、図４７に示すように、液晶表示装置８００にチューナ部９０が接続され、これによって本テレビジョン受像機６０１が構成される。このチューナ部９０は、アンテナ（不図示）で受信した受信波（高周波信号）の中から受信すべきチャンネルの信号を抜き出して中間周波信号に変換し、この中間周波数信号を検波することによってテレビジョン信号としての複合カラー映像信号Ｓｃｖを取り出す。この複合カラー映像信号Ｓｃｖは、既述のように液晶表示装置８００に入力され、この複合カラー映像信号Ｓｃｖに基づく画像が液晶表示装置８００によって表示される。

図４８は、本テレビジョン受像機の一構成例を示す分解斜視図である。同図に示すように、本テレビジョン受像機６０１は、その構成要素として、液晶表示装置８００の他に第１筐体８０１および第２筐体８０６を有しており、液晶表示装置８００を第１筐体８０１と第２筐体８０６とで包み込むようにして挟持した構成となっている。第１筐体８０１には、液晶表示装置８００で表示される画像を透過させる開口部８０１ａが形成されている。また、第２筐体８０６は、液晶表示装置８００の背面側を覆うものであり、液晶表示装置８００を操作するための操作用回路８０５が設けられると共に、下方に支持用部材８０８が取り付けられている。

また、上記アクティブマトリクス基板では、上記保持容量配線駆動回路が、ガラス基板上にモノリシックに形成されている構成とすることもできる。

また、上記アクティブマトリクス基板では、上記保持容量配線駆動回路と、走査信号線駆動回路とが、モノリシックに形成されている構成とすることもできる。

また、上記アクティブマトリクス基板では、上記保持容量配線駆動回路は、画素電極と保持容量を形成する保持容量配線に上記保持容量配線信号を供給することによって、データ信号線から該画素電極に書き込まれた画素電位を該画素電位の極性に応じた向きに変化させる構成とすることもできる。

また、上記アクティブマトリクス基板では、１つの画素領域内において、各画素電極と該画素電極に対応する保持容量配線との間に形成される各保持容量が、互いに異なっている構成とすることもできる。

また、上記アクティブマトリクス基板では、
上記保持容量配線駆動回路は、保持容量配線に上記保持容量配線信号を供給する複数の保持容量配線駆動内部回路を備え、
１つの保持容量配線駆動内部回路は、少なくとも１本の保持容量配線に上記保持容量配線信号を供給する構成とすることもできる。

また、上記アクティブマトリクス基板では、
１つの画素領域内に、第１および第２副画素電極と、上記走査信号線に接続された第１および第２トランジスタとを備え、
上記第１副画素電極は、上記第１トランジスタを介して上記データ信号線に接続されるとともに、上記保持容量配線と第１保持容量を形成し、上記第２副画素電極は、上記第２トランジスタを介して上記データ信号線に接続されるとともに、上記保持容量配線と第２保持容量を形成している構成とすることもできる。

また、上記アクティブマトリクス基板では、
各データ信号線の延伸方向を列方向として、
第１および第２画素領域がこの順に列方向に並べられるとともに、各画素領域内において、第１および第２副画素電極がこの順に列方向に並べられ、
上記第１画素領域内の上記第２副画素電極と上記第２画素領域内の上記第１副画素電極とが隣り合っており、それぞれの副画素電極が、同一の保持容量配線と保持容量を形成している構成とすることもできる。

また、上記アクティブマトリクス基板では、
上記保持容量配線駆動回路は、保持容量配線に上記保持容量配線信号を供給する複数の保持容量配線駆動内部回路を備え、
各保持容量配線駆動内部回路に保持対象信号が入力され、
自段よりも後の後段の画素に対応する走査信号線に供給される走査信号がアクティブになると、自段の画素に対応する保持容量配線駆動内部回路が上記保持対象信号を取り込んでこれを保持し、
自段の画素に対応する保持容量配線駆動内部回路の出力を、自段の画素に対応する保持容量配線に、上記保持容量配線信号として供給する構成とすることもできる。

また、上記アクティブマトリクス基板では、
上記保持容量配線駆動回路は、複数の上記保持容量配線に上記保持容量配線信号を供給する複数の保持容量配線駆動内部回路を備え、
各保持容量配線駆動内部回路に保持対象信号が入力され、
自段に対応する保持容量配線駆動内部回路は、
自段よりも後の後段の画素に対応する走査信号線に供給される走査信号を入力する第１入力部と、上記保持対象信号を入力する第２入力部と、上記第２入力部に入力される保持対象信号とは位相が１８０度ずれた保持対象信号を入力する第３入力部と、上記保持容量配線信号を出力する出力部とを備え、
上記第１入力部に入力された上記走査信号がアクティブになったときの上記第２入力部に入力された上記保持対象信号の電位がハイレベルのときは、ハイレベルの電位の上記保持容量配線信号を出力し、
上記第１入力部に入力された上記走査信号がアクティブになったときの上記第３入力部に入力された上記保持対象信号の電位がハイレベルのときは、ローレベルの電位の上記保持容量配線信号を出力し、
上記第１入力部に入力された上記走査信号が非アクティブの期間では、上記第２および／または第３入力部に入力された上記保持対象信号の電位を保持する構成とすることもできる。

また、上記アクティブマトリクス基板では、
各データ信号線の延伸方向を列方向として、複数の副画素電極を含む画素領域が行および列方向に並べられ、１つの画素領域列に対応して第１および第２データ信号線が設けられるとともに、１つの画素領域行に対応して１本の走査信号線が設けられ、
列方向に隣り合う２つの画素領域の一方に含まれる各副画素電極にトランジスタを介して接続されるデータ信号線と、該２つの画素領域の他方に含まれる各副画素電極にトランジスタを介して接続されるデータ信号線とが異なる構成とすることもできる。

また、上記アクティブマトリクス基板では、隣り合う走査信号線を２本ずつ同時に選択する構成とすることもできる。

また、上記アクティブマトリクス基板では、上記第１データ信号線および上記第２データ信号線には、互いに逆極性のデータ信号が供給される構成とすることもできる。

また、上記アクティブマトリクス基板では、
１つの画素領域内に２つの副画素電極を備え、
一方の副画素電極が他方の副画素電極を取り囲んでいる構成とすることもできる。

また、上記アクティブマトリクス基板では、
１つの画素領域は、２つの副画素で構成されており、
上記一方の副画素電極を含む副画素が相対的に輝度の低い暗副画素となり、上記他方の副画素電極を含む副画素が相対的に輝度の高い明副画素となる構成とすることもできる。

本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。

本発明のアクティブマトリクス基板及びこれを備えた液晶パネルは、例えば液晶テレビに好適である。

５、５ａ〜５ｆ、５Ａ〜５Ｆ 画素電極
６ 表示領域
７ 周辺領域
９、９ａ、４５ ゲートドライバ（走査信号線駆動回路）
１１、４３ ソースドライバ（データ信号線駆動回路）
１３、４６、４９、５１、５３、５５、５７ ＣＳドライバ（保持容量配線駆動回路）
４４、４８、５０、５２、５４、５６ ゲート・ＣＳドライバ（走査信号線駆動回路・保持容量配線駆動回路）
４１ 表示部
４２ 表示制御回路
ＣＳＤ 保持回路（保持容量配線駆動内部回路）
１５ａ〜１５ｆ、１５Ａ〜１２Ｆ トランジスタ
４、４ｘ、４Ｘ、４ｙ、４Ｙ ソースライン（データ信号線）
４ｘ、４Ｘ ソースライン（第１データ信号線）
４ｙ、４Ｙ ソースライン（第２データ信号線）
２、２ａｂ、２ｃｄ、２ｅｆ、２ａ、２ｃ ゲートライン（走査信号線）
３、３ｗ、３ｘ、３ｙ、３ｚ、３ａ、３ｂ、３ｃ、３ｄ ＣＳライン（保持容量配線）
１１１ アクティブマトリクス基板
１１２ 対向基板（カラーフィルタ基板）
１１３ａ、１１３ｂ、１１３ｃ、１１３ｄ 液晶パネル
１００〜１０５ 画素
１１０ 液晶表示装置
６０１ テレビジョン受像機
ＶＤＤ 信号
ＶＳＳ 信号
ＣＯＭ 共通電極電位（保持容量配線信号、第２保持容量配線信号）
ｓ、ｓ１ 端子（第１入力部）
ｓｅｌ１ 端子（第２入力部）
ｓｅｌ２ 端子（第３入力部）
ｓｅｌ３ 端子（第４入力部）
ｓｅｌ４ 端子（第５入力部）
ＳＥＬ、ＳＥＬ１、ＳＥＬ２ 信号（保持対象信号）
ＳＥＬ３、ＳＥＬ４ 信号（第２保持対象信号）
ＣＳ ＣＳ信号（保持容量配線信号、第１保持容量配線信号）

Claims (10)

1. データ信号線と、走査信号線と、上記データ信号線および上記走査信号線に接続されたトランジスタと、保持容量配線とを備えたアクティブマトリクス基板であって、
   １つの画素に複数の副画素電極が形成された複数の画素と、
   上記保持容量配線を駆動するための保持容量配線信号を出力する、モノリシックに形成された保持容量配線駆動回路と、を備え、
   上記複数の画素の各々において、少なくとも１つの上記副画素電極と該副画素電極に対応する保持容量配線との間に保持容量が形成されており、
   上記保持容量配線駆動回路は、複数の上記保持容量配線に上記保持容量配線信号を供給する複数の保持容量配線駆動内部回路を備え、
   上記保持容量配線駆動内部回路は、全ての保持容量配線に対して、１本おきに設けられ、
   複数の上記保持容量配線中、隣り合う２本の保持容量配線において、一方の保持容量配線には上記保持容量配線駆動内部回路から出力された上記保持容量配線信号が供給され、他方の保持容量配線には外部の信号源から出力された信号が供給されることを特徴とするアクティブマトリクス基板。
2. 上記外部の信号源から出力される信号は、共通電極電位であることを特徴とする請求項１に記載のアクティブマトリクス基板。
3. データ信号線と、走査信号線と、上記データ信号線および上記走査信号線に接続されたトランジスタと、保持容量配線とを備えたアクティブマトリクス基板であって、
   １つの画素に複数の副画素電極が形成された複数の画素と、
   上記保持容量配線を駆動するための保持容量配線信号を出力する、モノリシックに形成された保持容量配線駆動回路と、を備え、
   上記複数の画素の各々において、少なくとも１つの上記副画素電極と該副画素電極に対応する保持容量配線との間に保持容量が形成されており、
   上記保持容量配線駆動回路は、複数の上記保持容量配線に上記保持容量配線信号を供給する複数の保持容量配線駆動内部回路を備え、
   各保持容量配線駆動内部回路に保持対象信号が入力され、
   自段よりも後の後段の画素に対応する走査信号線に供給される走査信号がアクティブになると、自段の画素に対応する保持容量配線駆動内部回路が上記保持対象信号を取り込んでこれを保持し、
   自段の画素に対応する保持容量配線駆動内部回路の出力を、自段の画素に対応する保持容量配線および自段よりも前の前段の画素に対応する保持容量配線に、上記保持容量配線信号として供給することを特徴とするアクティブマトリクス基板。
4. （ｋ−３）行目の保持容量配線と、（ｋ−２）行目の保持容量配線と、（ｋ−１）行目の保持容量配線と、ｋ行目の保持容量配線との４本の保持容量配線に対して一つの上記保持容量配線駆動内部回路が設けられており、
   上記（ｋ−２）行目の保持容量配線および上記ｋ行目の保持容量配線には、当該保持容量配線駆動内部回路から出力される保持容量配線信号が供給され、
   上記（ｋ−３）行目の保持容量配線および上記（ｋ−１）行目の保持容量配線には、外部の信号源から出力される信号が供給され、
   当該保持容量配線駆動内部回路には、（ｋ＋３）行目の走査信号線に供給される走査信号が入力されることを特徴とする請求項３に記載のアクティブマトリクス基板。
5. データ信号線と、走査信号線と、上記データ信号線および上記走査信号線に接続されたトランジスタと、保持容量配線とを備えたアクティブマトリクス基板であって、
   １つの画素に複数の副画素電極が形成された複数の画素と、
   上記保持容量配線を駆動するための保持容量配線信号を出力する、モノリシックに形成された保持容量配線駆動回路と、を備え、
   上記複数の画素の各々において、少なくとも１つの上記副画素電極と該副画素電極に対応する保持容量配線との間に保持容量が形成されており、
   上記保持容量配線駆動回路は、複数の上記保持容量配線に上記保持容量配線信号を供給する複数の保持容量配線駆動内部回路を備え、
   各保持容量配線駆動内部回路に同位相である第１保持対象信号と第２保持対象信号とが入力され、
   自段に対応する保持容量配線駆動内部回路は、
   自段よりも後の後段の画素に対応する走査信号線に供給される走査信号を入力する第１入力部と、上記第１保持対象信号を入力する第２入力部と、上記第２入力部に入力される上記第１保持対象信号とは位相が１８０度ずれた保持対象信号を入力する第３入力部と、上記第２保持対象信号を入力する第４入力部と、上記第４入力部に入力される上記第２保持対象信号とは位相が１８０度ずれた保持対象信号を入力する第５入力部と、上記保持容量配線信号を出力する出力部とを備え、
   上記第１入力部に入力された上記走査信号がアクティブになったときの上記第２入力部に入力された上記第１保持対象信号の電位がハイレベルのときは、ハイレベルの電位の上記保持容量配線信号を出力し、
   上記第１入力部に入力された上記走査信号がアクティブになったときの上記第３入力部に入力された上記第１保持対象信号とは位相が１８０度ずれた保持対象信号の電位がハイレベルのときは、ローレベルの電位の上記保持容量配線信号を出力し、
   上記第１入力部に入力された上記走査信号が非アクティブになり、かつ、上記後段の画素よりも後の画素に対応する走査信号線に供給される走査信号がアクティブになったときに、上記第４入力部に入力される上記第２保持対象信号および上記第５入力部に入力される上記第２保持対象信号とは位相が１８０度ずれた保持対象信号の少なくとも一方により、上記第２入力部に入力され保持されている上記第１保持対象信号および上記第３入力部に入力され保持されている上記第１保持対象信号とは位相が１８０度ずれた保持対象信号の少なくとも一方の電位を引き下げることを特徴とするアクティブマトリクス基板。
6. データ信号線と、走査信号線と、上記データ信号線および上記走査信号線に接続されたトランジスタと、保持容量配線とを備えたアクティブマトリクス基板であって、
   １つの画素に複数の副画素電極が形成された複数の画素と、
   上記保持容量配線を駆動するための保持容量配線信号を出力する、モノリシックに形成された保持容量配線駆動回路と、を備え、
   上記複数の画素の各々において、少なくとも１つの上記副画素電極と該副画素電極に対応する保持容量配線との間に保持容量が形成されており、
   複数の上記保持容量配線は、上記保持容量配線駆動回路から出力された第１保持容量配線信号により駆動される第１保持容量配線群と、外部の信号源から出力された第２保持容量配線信号により駆動される第２保持容量配線群とで構成されていることを特徴とするアクティブマトリクス基板。
7. 上記第２保持容量配線信号は、共通電極電位であることを特徴とする請求項６に記載のアクティブマトリクス基板。
8. 請求項１〜７のいずれか１項に記載のアクティブマトリクス基板を備え、
   上記保持容量配線駆動回路が、上記副画素電極と保持容量を形成する上記保持容量配線に上記保持容量配線信号を供給することによって、上記データ信号線から該副画素電極に書き込まれた副画素電位を該副画素電位の極性に応じた向きに変化させて表示を行うことを特徴とする液晶表示装置。
9. 請求項１〜７のいずれか１項に記載のアクティブマトリクス基板を備えることを特徴とする液晶パネル。
10. 請求項８に記載の液晶表示装置と、テレビジョン放送を受信するチューナ部とを備えることを特徴とするテレビジョン受像機。

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