WO2007091365A1 - 表示装置、アクティブマトリクス基板、液晶表示装置、テレビジョン受像機 - Google Patents

表示装置、アクティブマトリクス基板、液晶表示装置、テレビジョン受像機 Download PDF

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WO2007091365A1
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storage capacitor
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active matrix
potential
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Toshihisa Uchida
Toshihide Tsubata
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Sharp Kabushiki Kaisha
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    • G09G2320/028—Improving the quality of display appearance by changing the viewing angle properties, e.g. widening the viewing angle, adapting the viewing angle to the view direction

Definitions

  • Display device active matrix substrate, liquid crystal display device, television receiver
  • the present invention relates to a display device such as a liquid crystal display device and an active matrix substrate used therefor.
  • FIG. 36 shows a configuration of a conventional active matrix substrate used in a liquid crystal display device.
  • the active matrix substrate 700 is formed in the vicinity of the intersection of a plurality of scanning signal lines 716 and a plurality of data signal lines 715 and each signal line (715 ⁇ 716) arranged in an intersecting manner.
  • a TFT 712 Thin Film Transistor
  • the scanning signal line 716 also serves as the gate electrode of the TFT 712, the source electrode 719 of the TFT 712 is connected to the data signal line 715, and the drain electrode 708 is connected to the pixel electrode 717 via the drain extraction electrode 707.
  • a hole is formed in the insulating film disposed between the drain lead electrode and the pixel electrode 717, thereby forming a contact hole 710 connecting the drain lead electrode 707 and the pixel electrode 717.
  • the pixel electrode 717 is a transparent electrode such as ITO and transmits light (backlight light) from the lower force of the active matrix substrate.
  • the entire pixel electrode 717 in each pixel is equipotential. That is, when the active matrix substrate 700 is used in a liquid crystal display device, display is performed with pixels having substantially uniform luminance as a whole.
  • each pixel is moved up and down in order to suppress the viewing angle dependency of the y characteristic.
  • a configuration is disclosed in which one subpixel is divided into two subpixels, one of the subpixels is a bright pixel with high luminance, and the other subpixel is a dark pixel with low luminance.
  • Patent Document 1 Japanese Published Patent Publication “Japanese Unexamined Patent Publication No. 2004-62146 (Publication Date: February 26, 2004)”
  • Patent Document 2 Japanese Patent Publication “Publication No. 2004-78157 (Publication Date: March 11, 2004)”
  • the present invention has been made in view of the above problems, and an object thereof is to provide a display device capable of clearly displaying an image with a high spatial frequency and an active matrix substrate used therefor.
  • the display device of the present invention includes a plurality of pixels, and each pixel includes a first luminance region (high luminance region) and surrounds the first luminance region and has a luminance higher than that of the first luminance region.
  • a low second luminance region (low luminance region) can be formed. That is, the display device includes, in each pixel, a first luminance area that can be controlled to have higher brightness than the surroundings, and a first brightness area that surrounds the first brightness area and can be controlled to have lower brightness than the first brightness area. 2 brightness areas.
  • each pixel is configured so that each pixel can be formed with a high-luminance region and a low-luminance region surrounding the high-luminance region, so that all or most of the total luminance of the entire pixel is increased. Covering with the luminance area (concentrating light emission at the center of the pixel) enables halftone display. As a result, transfer characteristics in the high spatial frequency region are improved, and a high V spatial frequency image can be displayed clearly.
  • each pixel is connected to the first and second switching elements, the first subpixel electrode connected to the first switching element, and the second switching element. And a second subpixel electrode surrounding the first subpixel electrode.
  • both the first and second luminance regions have a shape having the same point as the center of gravity. According to this configuration, the position information corresponding to the video signal can be accurately reproduced, and a natural video expression without jaggedness can be realized.
  • a minimum luminance region is formed between the first luminance region (high luminance region) and the second luminance region (low luminance region).
  • the lowest luminance region in this way (for example, shielding the outer periphery of the high luminance region), it is possible to prevent a decrease in contrast due to light leakage. It is also possible to make the first luminance region (high luminance region) and the second luminance region (low luminance region) adjacent to each other without providing the lowest luminance region as described above.
  • the minimum luminance region is at least a black matrix provided on the color filter substrate and a light shielding body provided on the active matrix substrate. It may be formed by one side. In this case, it is not necessary to separately provide a light leakage preventing member (from the vicinity of the outer periphery of the high luminance region), and therefore the manufacturing process can be simplified and the manufacturing cost can be reduced.
  • the first and second switching elements may be connected to the same data signal line. Further, the first and second switching elements may be connected to the same scanning signal line.
  • a first storage capacitor wiring that forms a capacitor with the first subpixel electrode, and a second storage capacitor wiring that forms a capacitor with the second subpixel electrode are provided. Allow each potential of the first and second storage capacitor lines to be controlled individually. Specifically, signal voltages having opposite phases are applied to each storage capacitor wiring. In this way, the effective voltage of each of the first and second subpixel electrodes can be easily controlled, and a high luminance region and a low luminance region can be easily formed.
  • the potentials of the first and second storage capacitor lines may be controlled so that the phases of the potential waveforms are shifted from each other by 180 degrees.
  • the first And the second storage capacitor wiring so that the potential rises or falls after the first and second switching elements are turned off, and the state continues until the switching elements are turned off in the next frame. You can control it.
  • the potential of the first storage capacitor wiring is controlled so that the potential rises after the switching elements are turned off and the state continues until the switching elements are turned off in the next frame.
  • the second storage capacitor wiring is controlled in such a manner that the potential drops after each switching element is turned off and the state continues until each switching element is turned off in the next frame, Alternatively, the first holding capacitor wiring force
  • the potential is controlled after each switching element is turned off, and the potential is controlled so that the state continues until the switching element is turned off in the next frame.
  • the potential of the second storage capacitor wiring rises after each switching element is turned off, and the switching element is turned off in the next frame. It is potential control to last until.
  • a configuration in which the potential of the second storage capacitor wiring is increased in synchronism with each other can be achieved.
  • a configuration can also be adopted in which the potential drop and the potential increase of the second storage capacitor line are shifted by a horizontal period.
  • the first and second switching elements may be connected to the first and second scanning signal lines, respectively.
  • the on-pulse supplied to the first scanning signal line and the on-pulse supplied to the second scanning signal line can be prevented from overlapping in time, or the first scanning signal line can be prevented from overlapping.
  • the supplied on-pulse and the on-pulse supplied to the second scanning signal line may have different timings at the end of the pulse while having a temporally overlapping portion.
  • the on-pulse supplied to the first scanning signal line and the on-pulse supplied to the second scanning signal line are synchronized with each other at the timing when the pulse start end is reached, and the timing when the pulse end is reached is the first scan. Make sure that the noise supplied to the signal line comes first.
  • the above day The potential supplied to the data signal line is changed in synchronism with or after the end of one of the ON pulses. In this way, the second subpixel electrode connected to the second switching element controlled by the second scanning signal line is given a potential to be rewritten with a certain potential.
  • the second subpixel electrode can be charged well.
  • the area of the second subpixel electrode It is more effective when is large (it takes time to charge). Furthermore, since the cycle of the on-pulse becomes longer, there is an effect that the drive frequency of the scanning signal can be suppressed.
  • the polarity of the potential supplied to the same data signal line may be inverted every horizontal period.
  • the first and second switching elements may be connected to the first and second data signal lines that are independent from each other.
  • the first luminance region and the second luminance region are formed by supplying different signal potentials to the first and second data signal lines.
  • the active matrix substrate includes a plurality of pixel regions, and in each pixel region, first and second switching elements, a first subpixel electrode connected to the first switching elements, and the first And a second subpixel electrode that is connected to the second switching element and surrounds the first subpixel electrode.
  • this active matrix substrate When this active matrix substrate is used in a display device, it is possible to form a high luminance region and a low luminance region surrounding the high luminance region in the pixel corresponding to each pixel region. That is, halftone display can be performed by covering all or most of the luminance sum of the entire pixel with the high luminance region at the center of the pixel (concentrating light emission at the center of the pixel). As described above, in the display device including the present active matrix substrate, the transfer characteristic in the high spatial frequency region is greatly improved, and an image with a high spatial frequency can be clearly displayed.
  • the active matrix substrate may be configured such that the first and second switching elements are connected to the same scanning signal line.
  • the first and second switches This means that the chucking element is connected to the first and second scanning signal lines independent of each other.
  • one data signal line is arranged in each pixel region, the first and second switching elements are connected to the data signal line, and the first sub-pixel is connected.
  • a first storage capacitor wiring that forms an electrode and a capacitor, and a second storage capacitor wiring that forms a capacitor with the second sub-pixel electrode may also be provided.
  • one data signal line is arranged in each pixel region, the first and second switching elements are connected to the data signal line, and the first subpixel is connected.
  • a first storage capacitor wiring that forms an electrode and a capacitor, and a second storage capacitor wiring that forms a capacitor with the second sub-pixel electrode may also be provided.
  • first and second data signal lines independent from each other are arranged in each pixel region, and the first switching element is connected to the first data signal line and the first data signal line is connected to the first data signal line. This means that the second switching element is connected to the second data signal line.
  • the present active matrix substrate may have a configuration in which a light shielding body is formed so as to overlap with a boundary portion between the first and second subpixel electrodes. In this way, by shielding the boundary between the first and second subpixel electrodes, in the display device including the active matrix substrate, from the vicinity of the boundary (gap region) between the first and second subpixel electrodes. When the light leaks and the contrast decreases, the problem can be avoided. In addition, since the active matrix substrate itself is provided with a light shielding body, there is no problem that the light shielding effect is reduced due to a shift in bonding the substrates as in the case of providing a light shielding body on the color filter substrate.
  • a partial force of the wiring drawn out from the first or second switching element may be superposed on the boundary portion between the first and second subpixel electrodes.
  • a part of the scanning signal line may be overlapped with a boundary portion between the first and second subpixel electrodes.
  • the scanning signal line may be drawn in a frame shape in the middle stage of the pixel so as to overlap with the boundary portion.
  • a part of the first storage capacitor wiring may be overlapped with a boundary portion between the first and second subpixel electrodes. In this case, the first holding is performed so as to overlap the boundary portion.
  • the capacitor wiring may be routed like a frame in the middle pixel stage.
  • a display device of the present invention includes the above active matrix substrate.
  • a liquid crystal display device of the present invention includes the active matrix substrate and a backlight that emits a plurality of colors in a time division manner, and performs field sequential display.
  • three colors of three primary colors (R'G'B) are displayed in succession on one pixel (although only one color is displayed on one pixel at a certain time) .
  • the display quality is improved.
  • no color filter is required, cost reduction can be expected.
  • a television receiver of the present invention includes the display device and a tuner unit that receives a television broadcast.
  • an image with a high spatial frequency can be clearly displayed.
  • this active matrix substrate when used in a display device, a high-luminance region and a low-luminance region surrounding it can be formed in pixels corresponding to each pixel region. High video can be displayed clearly.
  • FIG. 1 is a perspective plan view showing a configuration of an active matrix substrate according to the present embodiment.
  • FIG. 2 is an equivalent circuit diagram of the active matrix substrate.
  • FIG. 3 is an equivalent circuit diagram of a liquid crystal display device using the present active matrix substrate.
  • FIG. 4 is a perspective plan view showing a configuration example of the present active matrix substrate.
  • FIG. 5 is a perspective plan view showing a configuration example of the present active matrix substrate.
  • FIG. 6 is an equivalent circuit diagram of the present active matrix substrate.
  • FIG. 7 is an equivalent circuit diagram of the present active matrix substrate.
  • FIG. 8 is a perspective plan view showing a configuration example of the present active matrix substrate.
  • FIG. 9 is a perspective plan view showing a configuration example of the present active matrix substrate.
  • FIG. 10 is a perspective plan view showing a configuration example of the present active matrix substrate.
  • FIG. 11 is a perspective plan view showing a configuration example of the present active matrix substrate.
  • FIG. 12 is an equivalent circuit diagram of the present active matrix substrate.
  • FIG. 13 is a timing chart showing a method for driving the present active matrix substrate.
  • ⁇ 14 It is a schematic diagram for explaining the arrangement of video signals.
  • FIG. 15A is a schematic diagram for explaining the arrangement of each luminance region of the active matrix substrate.
  • FIG. 15 (b) is a reference diagram for explaining FIG. 15 (a).
  • FIG. 16 is a block diagram showing a configuration of a liquid crystal display device according to the present embodiment.
  • FIG. 17 (a) is a schematic diagram for explaining a pixel structure in a field sequential method.
  • FIG. 17 (b) is a schematic diagram for explaining a pixel structure in a field sequential method.
  • FIG. 18 is a schematic diagram for explaining a driving method in a field sequential method.
  • FIG. 19 (a) is a schematic diagram for explaining the advantages of the field sequential method.
  • FIG. 19 (b) is a schematic diagram for explaining the advantages of the field sequential method.
  • FIG. 20 is a block diagram showing a configuration of a field sequential type liquid crystal display device.
  • FIG. 21 (a) is a schematic diagram showing a case where spatial frequency characteristics are low.
  • [21 (b)] is a schematic diagram showing a case where the spatial frequency characteristic is high.
  • ⁇ 22 (a)] is a schematic diagram showing a display device with a small lighting area.
  • ⁇ 22 (b)] is a schematic diagram showing a display device having a large lighting area.
  • FIG. 24 is a block diagram showing a configuration of a television receiver according to the present embodiment.
  • FIG. 25 is a perspective view showing a configuration of a television receiver according to the present embodiment.
  • ⁇ 26 A graph showing an example of luminance distribution of the display device.
  • FIG. 28 is a perspective plan view showing a configuration example of the present active matrix substrate.
  • FIG. 29 is a perspective plan view showing a configuration example of the present active matrix substrate.
  • FIG. 30 is an equivalent circuit diagram of the active matrix substrate shown in FIG. 29.
  • FIG. 31 is a timing chart showing another driving method of the present active matrix substrate.
  • FIG. 32 is a timing chart showing another driving method of the present active matrix substrate.
  • FIG. 33 is a timing chart showing another driving method of the present active matrix substrate.
  • FIG. 34 is a cross-sectional view showing a configuration of a liquid crystal panel according to the present embodiment.
  • FIG. 35 is a timing chart showing another driving method of the present active matrix substrate.
  • FIG. 36 is a plan view showing a configuration of a conventional active matrix substrate.
  • FIG. 1 is a perspective plan view showing the configuration of the active matrix substrate according to the present embodiment.
  • this active matrix substrate 10 includes pixel areas 5 arranged in a matrix, scanning signal lines 16 (column direction left and right in the figure) orthogonal to each other, and data signal lines 15 (row direction).
  • the first storage capacitor line 20 and the second storage capacitor line 21 are provided.
  • a first TFT (thin film transistor) 12a, a second TFT 12b, a first sub-pixel electrode 17a, and a second sub-pixel electrode 17b are formed.
  • the second subpixel electrode 17b has a shape in which a rectangle is partially cut out, and its outer frame 17x is a large rectangle, and its inner frame (outer periphery of the cut out portion) 17y is a small rectangle. It has become.
  • a rectangular first sub-pixel electrode 17a is provided inside the inner frame 17y.
  • the present active matrix substrate has a configuration in which the first sub-pixel electrode 17a having a rectangular shape is surrounded by the second sub-pixel electrode 17b.
  • a gap region 26 Between the outer frame 17z of the first subpixel electrode 17a and the inner frame 17y of the second subpixel electrode is a gap region 26, and in the vicinity of the outer region of the gap region 26 and the first subpixel electrode 17a. Area and number The first storage capacitor wiring 20 is routed in a frame shape so as to overlap with the region near the inner frame of the two subpixel electrodes 17b. Further, a storage capacitor upper electrode 30a is provided so as to overlap with the first storage capacitor wiring 20 and the first subpixel electrode 17a, and the storage capacitor upper electrode 30a and the first subpixel electrode 17a are connected by the contact hole 11a. Has been.
  • a frame-shaped black display region (minimum luminance) is provided between the high luminance region 47a (first luminance region) and the low luminance region 47b (second luminance region) by the first storage capacitor wiring 20. Region) is formed.
  • the first and second TFTs 12a '12b are formed in the vicinity of the intersections of the signal lines (15 16), and the source electrode 9a of the first TFT 12a and the source electrode 9b of the second TFT 12b are both data signals. Connected to line 15.
  • the drain electrode 8a of the first TFT 12a is connected to the storage capacitor upper electrode 30a via the drain lead wire 7a, and the drain electrode 8b of the second TFT 12b is connected to the first electrode via the drain lead wire 7b and the contact hole l ib. 2 connected to the sub-pixel electrode 17b.
  • the second storage capacitor wiring 21 is arranged in the column direction (left and right in the figure) in the upper half of the second subpixel electrode 17b (on the opposite side of each TFT12a ⁇ 12b across the first subpixel electrode 17a).
  • the storage capacitor upper electrode 30b is provided so as to overlap the second storage capacitor line 21 and the second subpixel electrode 17b.
  • the storage capacitor upper electrode 30b is connected to the second subpixel electrode 17b through the contact hole 11c.
  • the first storage capacitor line 20 is drawn in a frame shape so as to overlap the gap region 26 and the region near the outer frame of the first subpixel electrode 17a and the region near the inner frame of the second subpixel electrode 17b.
  • the force being turned is not limited to this.
  • the first and second storage capacitor wires 20 ′ and 21 ′ are arranged along the column direction (left and right direction in the figure) so as to sandwich the first subpixel electrode 17 a. May be formed.
  • the drain electrode of the first TFT 12a is connected to the storage capacitor upper electrode 30a formed on the first storage capacitor wiring 20 ′ through the drain lead wiring 7a ′ passing under the first subpixel electrode 17a. Is done.
  • drain lead wiring 7a ' is connected to the first subpixel electrode 17a through the contact hole 11a.
  • the drain electrode of the second TFT 12b is connected to the second holding via the drain lead wiring 7b. It is connected to the storage capacitor upper electrode 30b formed on the capacitor wiring 21 '. Further, the storage capacitor upper electrode 30b is connected to the second subpixel electrode 17b through a contact hole ib.
  • the lowest luminance region is not formed by the light shield between the high luminance region 47a and the low luminance region 47b, the high luminance region 47a and the low luminance region 47b are adjacent to each other. .
  • the circuit shown in FIG. 2 is realized by the configuration shown in FIG. That is, the first subpixel electrode 17a is connected to the data signal line 15 via the first TFT 12a, and the second subpixel electrode 17b is connected to the data signal line 15 via the second TFT 12b.
  • the gates of the first and second TFTs 12a and 12b are both connected to the scanning signal line 16.
  • a storage capacitor Csl is formed between the storage capacitor upper electrode 30a connected to the first subpixel electrode 17a and the first storage capacitor wiring 20, and the storage capacitor upper electrode connected to the second subpixel electrode 17b.
  • a storage capacitor Cs2 is formed between 30b and the second storage capacitor wiring 21.
  • Cs signals (auxiliary capacitor counter voltages) having different phases are supplied to the first storage capacitor line 20 and the second storage capacitor line 21 in FIG.
  • the signal potential supplied to two pixels adjacent in the column direction has opposite polarity. Therefore, in such a case, the first storage capacitor line 20 of the own pixel is connected to the second storage capacitor line 21 of the adjacent pixel, and the second storage capacitor line 21 of the own pixel is connected to the first storage capacitor line of the adjacent pixel. Connected to 20.
  • FIG. 3 is an equivalent circuit of a liquid crystal display device (liquid crystal panel) provided with the active matrix substrate 10.
  • the first subpixel electrode 17a, the counter electrode (Vcom), and the liquid crystal layer between them constitute the first subpixel capacitor Cspl
  • the second subpixel electrode 17b, the counter electrode (Vcom) constitute the second subpixel capacitor Csp2.
  • the display signal voltage is supplied from the common data signal line to the first subpixel electrode and the second subpixel electrode surrounding the first subpixel electrode, and then each TFT is turned off. Then, the voltages of the first storage capacitor line and the second storage capacitor line are changed to be different from each other. As a result, a high luminance area by the first sub-pixel capacitance Cspl and a high luminance area are captured in one pixel. A surrounding low-luminance region is formed by the second sub-pixel capacitor Csp2. In this configuration, since the display signal voltage is supplied to the two subpixel electrodes from one data signal line, it is not necessary to increase the number of data signal lines and the number of source drivers that drive these data signal lines. There are advantages.
  • FIG. 13 is a timing chart showing voltages at various parts of the circuit shown in FIG.
  • Vg is the voltage of the scanning signal line (first and second TFT gate electrodes)
  • Vs is the voltage of the data signal line (source voltage)
  • Vcsl is the voltage of the first storage capacitor line
  • Vcs2 is the second storage capacitor.
  • the wiring voltage, Vlcl is the first subpixel electrode voltage
  • Vlc2 is the first subpixel electrode voltage.
  • AC driving such as frame inversion, line inversion, and dot inversion is generally performed so that the liquid crystal is not polarized.
  • Vsp a positive polarity source voltage
  • Vsn a negative polarity source voltage
  • Vcom is the voltage of the counter electrode.
  • Vg changes from VgL to VgH, and both TFTs are turned on.
  • Vlcl and Vlc2 rise to Vsp, and the storage capacitor Csl 'Cs2 and the subpixel capacitor Cspl' Csp2 are charged.
  • Vcsl changes from Vcom—Vad to Vcom + Vad
  • Vcs2 changes from Vcom + Vad to Vcom—Vad
  • Vlcl Vsp—Vdl + 2 XKX Vad
  • V lc2 Vsp—Vd2-2—XKXVad
  • K Ccs / (Clc + Ccs)
  • Ccs is the capacitance value of each storage capacitor (Csl 'Cs2)
  • Clc is the capacitance value of each sub-pixel capacitance (Cspl' Csp2)
  • Vcsl changes from Vcom + Vad to Vcom—Vad
  • Vcs2 changes from Vcom—Vad to Vcom + Vad.
  • Vlcl Vsp-Vdl
  • Vlc2 Vsp-Vd2.
  • Vcsl changes from Vcom—Vad to Vcom + Vad
  • Vcs2 changes from Vcom + Vad to Vcom—Vad.
  • Vlcl Vsp—Vdl + 2 XKX Vad
  • V lc2 Vsp—Vd2-2—XKXVad.
  • Vcom is the voltage of the counter electrode.
  • Vg changes from VgL to VgH, and both TFTs are turned on.
  • Vlcl and Vlc2 drop to Vsn, holding capacity Csl 'Cs2 and subpixel capacity Cspl
  • Vg changes to VgH force VgL
  • each TFT is turned off, and the storage capacitors Cs 1 ⁇ Cs2 and sub-pixel capacitors Csp 1 ⁇ Csp2 are electrically isolated from the data signal line .
  • Vlcl Vsn-Vdl
  • Vlc2 Vsn-Vd2.
  • Vcsl changes from Vcom + Vad to Vcom—Vad
  • Vcs2 changes from Vcom—Vad to Vcom + Vad
  • Vlcl Vsn ⁇ Vdl ⁇ 2 XKX Vad
  • V lc2 Vsn ⁇ Vd2 + 2 XKXVad
  • K CcsZ (Clc + Ccs) and Ccs Is the capacitance value of each storage capacitor (Csl 'Cs2)
  • Clc is the capacitance value of each sub-pixel capacitance (Cspl' Csp2).
  • Vcsl changes from Vcom—Vad to Vcom + Vad
  • Vcs2 changes from Vcom + Vad to Vcom—Vad.
  • Vlcl Vsn + Vdl
  • Vlc2 Vsn + Vd2.
  • Vcsl changes from Vcom + Vad to Vcom—Vad
  • Vcs2 changes from Vcom—Vad to Vcom + Vad.
  • Vlcl Vsn ⁇ Vdl ⁇ 2 XKX Vad
  • V lc2 Vsn ⁇ Vd2 +2 XKX Vad.
  • Vlcl Vsn—Vdl—KX Vad
  • Vlc2 Vsn—Vd2 + K XVad
  • V1-V2 the effective voltage (V1-V2) applied to each subpixel capacitance (Cspl 'Csp2) in the nth frame
  • Vl Vsn-Vdl-K XVad-Vcom
  • V2 Vsn-Vd2 + KXVad-Vcom Therefore, a high luminance region due to the first subpixel capacitor Cspl and a low luminance region surrounding the second subpixel capacitor Csp2 are formed in one pixel.
  • Vcsl remains “High” at T3 immediately after Vg becomes “L” at T2 (each TFT12a '12b is turned off) (or “Low”
  • Vcs2 is changed to a waveform that remains “Low” (or remains “High”) at T3 immediately after Vg becomes “L” at T2.
  • Vcsl is pushed up to maintain this pushed-up state in the frame, and Vcs2 is pushed down in synchronization with the pushing-up of Vcsl and kept pushed down in the frame.
  • the potential control is performed so as to maintain this state, or after each transistor is turned off, Vcsl is pushed down to maintain this pushed-down state in the frame, and Vcsl is pushed down. Synchronously, Vcs2 is pushed up, and the potential control is performed to maintain this pushed-up state in the frame.
  • the potential control shown in Fig. 35 can be applied to a configuration (Fig. 1, Fig. 4, Fig. 5, etc.) in which each storage capacitor wiring is not shared by pixels adjacent vertically (in the direction along the data signal line). Since the influence of the rounded Vcsl and Vcs2 waveforms on the drain effective potential is reduced, it is effective in reducing uneven brightness. Furthermore, as shown in FIG.
  • Vcsl remains “High” (or “Low” at T3 immediately after Vg becomes “L” at T2 (each TFT 12a '12b is turned off).
  • Vc s2 can be a waveform that remains “Low” (or remains “High”) at T4 one horizontal period (1H) after T3. In other words, after each transistor is turned off, Vcs 1 is pushed up to maintain this pushed-up state in the frame, and Vcs2 is pushed down by 1H from the pushing-up of Vcsl and pushed down in the frame.
  • each storage capacitor line is not shared by vertically adjacent pixels (FIG. 1 etc.), and each storage capacitor line is shared by vertically adjacent pixels (FIG. 8). ) Is also applicable.
  • Vcom is the voltage of the counter electrode.
  • Vg changes from VgL to VgH, and each TFT is turned on.
  • Vlcl and Vlc2 rise to Vsp, holding capacity Csl 'Cs2 and subpixel capacity Cspl'
  • Vcsl changes from Vcom—Vad to Vcom + Vad.
  • Vcs2 changes from Vcom + Vad to Vcom—Vad.
  • Vlcl Vsp ⁇ Vdl + 2 XKX Vad
  • Vlc2 Vsp—Vd2-2—Vad.
  • K C csZ (Clc + Ccs), where Ccs is the capacitance value of each storage capacitor (Csl 'Cs2), and Clc is the capacitance value of each sub-pixel capacitance (Csp 1 ⁇ Csp2).
  • FIG. 26 shows an example of luminance distribution between the high luminance region and the low luminance region in this configuration.
  • 256 gradation display is used, and the area ratio between the low luminance region and the high luminance region is 1: 3.
  • the brightness of the low-brightness area (light intensity per unit area) is set to 0 (minimum brightness) until the vicinity of 128 gradations. Increase (light intensity per unit area) from 0 to 0.85 (maximum brightness is 1).
  • the luminance of the high luminance region is increased from 0.85 to 1.0.
  • the liquid crystal display device As described above, in the liquid crystal display device according to the present embodiment, it is possible to form a high luminance region and a low luminance region surrounding the high luminance region in each pixel.
  • a description will be given of the fact that an image with a high spatial frequency can be clearly displayed by forming a high luminance region and a low luminance region surrounding the high luminance region in each pixel.
  • FIG. 21 (a) shows a schematic diagram of an image with a low spatial frequency
  • FIG. 21 (b) shows a schematic diagram of an image with a high spatial frequency
  • the transfer characteristic is the ratio between the amplitude when a sine waveform is input as the video signal and the amplitude output on the display.
  • Fig. 22 (a) is a schematic diagram of a display device in which pixels with a large lighting area are arranged in a matrix
  • Fig. 22 (b) is a diagram of a display device in which pixels with a small lighting area are arranged in a matrix. It is a schematic diagram.
  • FIG. 23 shows the transfer characteristics of the display device shown in FIG. 22 (a) and the transfer characteristics of the display device shown in FIG. 22 (b).
  • a display device with a small lighting area is smaller than a display device with a large lighting area. It can be seen that the transfer characteristics are excellent, that is, a high spatial frequency video as shown in Fig. 21 (b) can be displayed more clearly.
  • the present invention focuses on this principle, and has a pixel configuration in which a high luminance region and a low luminance region surrounding the pixel can be formed in one pixel, and all or most of the total luminance of the entire pixel is a high luminance region. Covered with (concentrates light emission at the center of the pixel) and displays halftones (occupies most of the display). As a result, transfer characteristics in the high spatial frequency region are greatly improved, and images with a high spatial frequency can be displayed clearly.
  • a high luminance region is formed at the center of each pixel, and the row direction (vertical direction in the figure) of the high luminance region in each pixel is formed.
  • the positions are aligned between the pixels. Such a video signal can be displayed more clearly.
  • the first storage capacitor wiring 20 is drawn in a frame shape so as to overlap with the region between the first and second pixel electrodes (gap region 26). It has been turned. Therefore, in the liquid crystal display device having the present active matrix substrate, when light leaks from the gap region 26 and the contrast is lowered, the above phenomenon can be prevented.
  • the active matrix substrate itself is provided with a light shielding body (first storage capacitor wiring 20)
  • the substrates are bonded together as in the case where the light shielding body is provided on the color filter substrate. There is no problem that the shading effect is reduced due to the deviation.
  • the first storage capacitor line 20 is routed in a frame shape within one pixel region, and the first storage capacitor line 20 has a plurality of paths.
  • the first storage capacitor line has redundancy against disconnection.
  • the active matrix substrate can also be configured as shown in FIG. That is, in the pixel region 105, a first TFT (thin film transistor) 112a, a second TFT 112b, a first sub-pixel electrode 117a, and a second sub-pixel electrode 117b are formed.
  • a first TFT thin film transistor
  • the second subpixel electrode 117b has a shape in which a rectangle is partially cut out, and its outer frame 117x is a large rectangle, and its inner frame (outer periphery of the cut out portion) 117y is a small rectangle. ing .
  • a rectangular first subpixel electrode 117a is provided inside the inner frame 117y. In other words, in the present embodiment, the rectangular first sub-pixel electrode 117a is surrounded by the second sub-pixel electrode 117b.
  • a gap region (126a to 126d) is formed between the outer frame 117z of the first subpixel electrode 117a and the inner frame 117y of the second subpixel electrode.
  • This gap region has a frame shape and acts as a region 126a and a region 126b extending in the column direction (left-right direction in the drawing) and a region 126c and a region 126d extending in the row direction (up-down direction in the drawing).
  • the first storage capacitor wiring 121 is formed so as to overlap the region 126a and the region near the outer frame of the first subpixel electrode 117a and the region near the inner frame of the second subpixel electrode 117b.
  • the second storage capacitor wiring 120 is formed so as to overlap the area near the outer frame of the first subpixel electrode 117a and the area near the inner frame of the second subpixel electrode 117b. Further, a storage capacitor upper electrode 130a is provided so as to overlap the first storage capacitor wiring 120 and the first subpixel electrode 117a, and the storage capacitor upper electrode 130a and the first subpixel electrode 117a are connected to the contact hole 11la. Connected by. Further, the storage capacitor upper electrode 130b is provided so as to overlap the second storage capacitor line 121 and the second subpixel electrode 117b.
  • the first and second TFTs 112a '112b are formed in the vicinity of the intersections of the signal lines (15 16), and the source electrode 109a of the first TFT 112a and the source electrode 109b of the second TFT 112b are both data signals. Connected to line 15.
  • the drain electrode 108a of the first TFT 112a is connected to the storage capacitor upper electrode 130a via the drain lead wiring 107a.
  • the drain lead-out wiring 107a overlaps with the region 126c extending in the row direction (vertical direction in the figure), the region near the outer frame of the first sub-pixel electrode 117a, and the region near the inner frame of the second sub-pixel electrode 117b. Have been drawn around.
  • the drain electrode 108b of the second TFT 112b is connected to the second subpixel electrode 117b via the drain lead wiring 107b and the contact hole 11 lb. Furthermore, the drain lead-out wiring 107b overlaps the region 126d extending in the row direction (vertical direction in the figure), the region near the outer frame of the first subpixel electrode 117a, and the region near the inner frame of the second subpixel electrode 117b. It is routed and connected to the storage capacitor upper electrode 130b.
  • the area of the drain lead wiring 107b is increased.
  • the portion that does not overlap with the region 126d may be deleted, and the second subpixel electrode 117b and the storage capacitor upper electrode 130b may be connected by the contact hole 11lc.
  • the circuit shown in FIG. 6 is realized by the active matrix substrate shown in FIGS. 4 and 5 described above.
  • the driving method described in FIG. 13 can also be used for the liquid crystal display device using the active matrix substrate of FIGS.
  • the present active matrix substrate can also be configured as shown in FIG. That is, in the pixel region 205, a first TFT (thin film transistor) 212a, a second TFT 212b, a first sub-pixel electrode 217a, and a second sub-pixel electrode 217b are formed.
  • the second sub-pixel electrode 217b has a shape in which a rectangle is partially cut out, and its outer frame 217x is a large rectangle, and its inner frame (outer periphery of the cut-out portion) 217y is a small rectangle. ing .
  • a rectangular first subpixel electrode 217a is provided inside the inner frame 217y. That is, the present embodiment is configured to surround the first subpixel electrode 217a having a rectangular shape and the second subpixel electrode 217b force S.
  • the scanning signal line 216 is provided in the middle of the pixel region 205.
  • the scanning signal line 216 in the pixel region 205 also has three partial forces of a left end portion 216a, a frame portion 216b, and a right end portion 216c that serve as gate electrodes of the first and second TFTs 212a and 212b.
  • the first and second TFTs 212a '212b are formed in the vicinity of the intersections of the signal lines (15, 216), and the source electrode 209a of the first TFT 212a and the source electrode 209b of the second TFT 212b are both data signal lines 15 Connected to.
  • a gap region 226 is formed between the outer frame 217z of the first subpixel electrode 217a and the inner frame 217y of the second subpixel electrode, and the outer region of the gap region 226 and the first subpixel electrode 217a
  • the scanning signal line 216 is routed so as to overlap the neighboring region and the inner frame neighboring region of the second subpixel electrode 217b, whereby the frame portion 216b is formed.
  • the drain electrode 208a of the first TFT 212a is connected to the first sub-pixel electrode 217a through the drain lead-out wiring and the contact hole 21la.
  • first and second holding capacitance wirings 220 and 221 are formed in the column direction (left and right direction in the figure) at both upper and lower end portions (both edges in the row direction) of the pixel region 205.
  • a storage capacitor upper electrode 230a is provided so as to overlap with the first storage capacitor wiring 220, and this storage capacitor upper electrode 230a is The drain electrode 208a is connected.
  • a storage capacitor upper electrode 230b is provided so as to overlap the second storage capacitor wiring 221 and the second subpixel electrode 217b, and the storage capacitor upper electrode 230b is connected to the drain electrode 208b and also has a contact hole. Connected to the second subpixel electrode 217b via 21 lb!
  • the scanning signal line 216 since the first and second storage capacitor lines 22 0 221 can be shared between vertically adjacent pixels, the total number of storage capacitor lines can be reduced. Further, since the scanning signal line 216 is routed in a frame shape within one pixel region, and the scanning signal line 216 has a plurality of paths, the scanning signal line 216 has redundancy with respect to the disconnection of the scanning signal line. ing.
  • the circuit shown in FIG. 7 is realized by the active matrix substrate of FIG. 8 described above.
  • the driving method described with reference to FIG. 13 can also be used for a liquid crystal display device using the active matrix substrate of FIG.
  • the active matrix substrate can also be configured as shown in FIG. That is, a first TFT (thin film transistor) 312a, a second TFT 312b, a first subpixel electrode 317a, and a second subpixel electrode 317b are formed in the pixel region 305.
  • a first TFT (thin film transistor) 312a a first TFT (thin film transistor) 312a
  • a second TFT 312b a first subpixel electrode 317a
  • a second subpixel electrode 317b are formed in the pixel region 305.
  • two data signal lines 315a ′ 315b are provided for one pixel region 305. These data signal lines 315a ′ 315b are formed in the row direction (vertical direction in the figure) in the vicinity of both end portions of the pixel region 305.
  • the second sub-pixel electrode 317b has a shape in which a part of the rectangle is cut out, and the outer frame 317x is a large rectangle, and the inner frame (outer periphery of the cut out part) 317y is a small rectangle. ing .
  • a rectangular first subpixel electrode 317a is provided inside the inner frame 317y. That is, in this embodiment, the rectangular first sub-pixel electrode 317a is surrounded by the second sub-pixel electrode 317b.
  • a gap region 326 is formed between the outer frame 317z of the first subpixel electrode 317a and the inner frame 317y of the second subpixel electrode.
  • the gap region 326 and the outer frame of the first subpixel electrode 317a The storage capacitor wiring 320 is routed in a frame shape so as to overlap with the vicinity area and the inner frame vicinity area of the second subpixel electrode 317b.
  • a storage capacitor upper electrode 330a is provided so as to overlap with the storage capacitor wiring 320 and the first subpixel electrode 317a. Oa and the first subpixel electrode 317a are connected by a contact hole 31la.
  • the storage capacitor upper electrode 330b is provided so as to overlap with the storage capacitor wiring 320 and the second subpixel electrode 317b, and the storage capacitor upper electrode 330b and the second subpixel electrode 317b are connected by a contact hole 31 lb.
  • the first TFT 312a is formed in the vicinity of the intersection of the scanning signal line and one data signal line 315a, the source electrode 309a of the first TFT 312a is connected to the data signal line 315a, and the drain of the first TFT 312a
  • the electrode 308a is connected to the storage capacitor upper electrode 330a via a drain lead wiring.
  • the first TFT 312b is formed near the intersection of the scanning signal line and the other data signal line 315b, the source electrode 309b of the first TFT 312b is connected to the data signal line 315b, and the drain electrode of the first TFT 312b 308b is connected to the storage capacitor upper electrode 330b via a drain lead wiring.
  • the circuit shown in FIG. 12 is realized by the active matrix substrate of FIG. 9 described above.
  • the two data signal lines 315a ′ 315b arranged in each pixel are driven independently from each other, and for example, a signal potential is separately applied from a source drain controlled by a liquid crystal controller.
  • FIG. 27 shows an example of luminance (light intensity per unit area) distribution between the high luminance region and the low luminance region in this configuration.
  • 256 gradation display is used, and the area ratio between the low-brightness area and the high-brightness area is 1: 3.
  • the brightness of the low brightness area is set to 0 (standard brightness) until the 128th gradation, and the brightness of the high brightness area is increased from 0 to 1 as the gradation is increased. Increase to 0 (standard maximum brightness).
  • the luminance of the high luminance area is set to 1.0, and the luminance of the low luminance area is increased from 0 as the gradation increases.
  • the active matrix substrate of FIG. 10 is shown in FIG. 10.
  • the first and second subpixel electrodes 217a '217b have a slit (liquid crystal molecule alignment control slit) 255 for controlling the alignment of liquid crystal molecules in a horizontal V shape (a shape obtained by rotating the V shape by 90 degrees).
  • This MVA configuration is In addition to providing slits (electrode cutting patterns) on the pixel electrodes of the active matrix substrate and providing projections (ribs) for controlling the alignment of liquid crystal molecules on the counter electrode of the counter substrate, a fringe field formed by this is provided. It is what you use. With this fringe field, the alignment direction of the liquid crystal molecules can be dispersed in multiple directions, realizing a wide viewing angle.
  • the active matrix substrate of FIG. 9 can be configured as an MVA (see FIG. 11).
  • the active matrix substrate according to the present embodiment can also be configured as shown in FIG.
  • the active matrix substrate shown in FIG. 29 includes a pixel region 405 arranged in a matrix, and first and second scanning signal lines 416a that run in the column direction (left-right direction in the figure) at the lower end and upper end of the pixel region. '416b, a data signal line 415 running in the row direction (vertical direction in the figure), and a storage capacitor line 420 are provided.
  • a first TFT 412a, a second TFT 412b, a first subpixel electrode 417a, and a second subpixel electrode 417b are formed.
  • the second sub-pixel electrode 417b has a shape in which a part of the rectangle is cut out.
  • the outer frame 417x has a large rectangle, and the inner frame (outer periphery of the cut out part) 417y has a small rectangle.
  • a rectangular first subpixel electrode 417a is provided inside the inner frame 417y. That is, in this embodiment, the second subpixel electrode 417b surrounds the rectangular first subpixel electrode 417a.
  • the storage capacitor wire 420 is formed so as to cross the center of the pixel region, and the storage capacitor upper electrode 430b is provided so as to overlap the storage capacitor wire 420 and the second subpixel electrode 417b, and the storage capacitor A storage capacitor upper electrode 430a is provided so as to overlap the wiring 420 and the first subpixel electrode 417a.
  • the first TFT 412a is formed in the vicinity of the intersection of the data signal line 15 and the first scanning signal line 16a, and the first scanning signal line 16a becomes the gate electrode of the first TFT 412a.
  • the second TFT 412b is formed near the intersection of the data signal line 15 and the second scanning signal line 16b, and the second scanning signal line 16b serves as the gate electrode of the second TFT 412b. Note that the source electrode of the first TFT 412a and the source electrode of the second TFT 412b are both connected to the data signal line 415.
  • the drain electrode of the first TFT 412a is held via the drain lead-out wiring 407a.
  • the storage capacitor upper electrode 430a is connected to the first subpixel electrode 417a through the contact hole 41la.
  • the drain electrode of the second TFT 412b is connected to the storage capacitor upper electrode 430b via the drain lead-out wiring 407b.
  • the storage capacitor upper electrode 430b is connected to the second subpixel electrode 417b via the contact hole 4 l ib. It is connected.
  • the circuit shown in Fig. 30 is realized. That is, the first subpixel electrode 417a is connected to the data signal line 415 via the first TFT 412a, and the second subpixel electrode 417b is connected to the data signal line 415 via the second TFT 412b.
  • the gate of the first TFT 412a is connected to the first scanning signal line 416a, and the gate of the second TFT 412b is connected to the second scanning signal line 416b.
  • a storage capacitor CS is formed between the storage capacitor upper electrode 430a connected to the first subpixel electrode 417a and the storage capacitor wiring 420, and similarly, the storage capacitor CS connected to the second subpixel electrode 417b
  • a holding capacity CS is formed between the electrode 430b and the holding capacity wiring 420.
  • the first and second scanning signal lines 21 are supplied with scanning signals (pulse signals) having different timings.
  • the first and second scanning signal lines for the next stage are designated as 416c and 416d, respectively, and the first and second TFTs for the next stage are designated as 417c and 417d, respectively.
  • FIG. 32 shows signal waveforms when dot inversion driving is performed in the circuit of FIG. 30 (in the figure, S is a waveform of a potential signal supplied to the data signal line 415, and A to D are scanning signal lines 416a, respectively). To 416d (waveform of a pulse signal).
  • on-pulses (scanning signals) are supplied in the order of the first scanning signal line 416a and the second scanning signal line 416b, and corresponding to each on-pulse.
  • the signal potential VI ⁇ V2 (both positive polarity) is supplied to the data signal line 415. Note that the ON pulses supplied to the first and second scanning signal lines overlap in time. As a result, VI is written to the first subpixel electrode 417a via the first TFT 412a, and V2 is written to the second subpixel electrode 417b via the second TFT 412b.
  • the ON pulse is supplied in the order of the first scanning signal line 416c and the second scanning signal line 416d in the next stage, and the data signal line corresponding to each ON pulse is supplied.
  • the signal potential ⁇ 1 ⁇ ⁇ 2 (both negative polarity) is supplied to 415.
  • the first sub-pixel electrode 417c in the next stage Vl is written to the second subpixel electrode 417d, and v2 is written to the second subpixel electrode 417d.
  • each signal waveform is shown in FIG. 33 (S in FIG. 30 is a waveform of a potential signal supplied to the data signal line 415, and A to D are scanning signals, respectively. (The waveform of the pulse signal supplied to the lines 416a to 416d) is also possible.
  • an impulse scanning signal
  • a signal potential ⁇ 1 ⁇ ⁇ 2 both negative polarity
  • the on-pulse supplied to the first scanning signal line and the on-pulse supplied to the second scanning signal line are set so as to have different timings at the end of the pulse while having overlapping portions in time. .
  • the timing at which the two on pulses take the start of the pulse is synchronized, while the timing at which the end of the pulse is taken is that the on pulse supplied to the first scanning signal line 416a is first.
  • the timing at which the two on-pulses end the pulse is shifted by 1Z2H (—half the horizontal period).
  • the potential supplied to the data signal line 415 becomes vl in synchronization with or before each on-pulse takes the pulse leading edge, and one on pulse (supplied to the first scanning signal line 416a).
  • the on-pulse is changed from vl to v2 in synchronization with the end of the pulse or after that. In this way, vl is written to the first subpixel electrode 417a, and v2 is rewritten to the second subpixel electrode 417b after vl is written.
  • the second subpixel electrode 417b connected to the second TFT 412b controlled by the second scanning signal line 416b is given a state of vl (the same polarity as the potential to be written).
  • the potential v2 to be written again is applied, and the second subpixel electrode 417b can be charged well.
  • dot inversion drive and H line inversion drive This is more effective when the polarity of the signal potential applied to the data signal line 415 is reversed (the waveform of the signal potential is very blunt) or the area of the second subpixel electrode 417b is large (charging takes a long time). Is.
  • the on-pulse period is longer than that of the driving method of FIG. 32, so that the driving frequency of the scanning signal can be suppressed.
  • the active matrix substrate obtained in the above embodiment one coloring layer of red, green, or blue provided in a matrix so as to correspond to each pixel of the active matrix substrate, and each coloring A liquid crystal display panel is formed by laminating a color filter substrate formed so as to have a light-shielding black matrix force provided between the layers, and injecting and sealing liquid crystal.
  • Fig. 34 shows the configuration of the liquid crystal display panel.
  • the present liquid crystal panel 80 has a knock light source side force in order of the polarizing plate 41, the present active matrix substrate 10 including the glass substrate 28, the alignment film 82, the liquid crystal layer 43, the color filter substrate 84, and the polarization.
  • a plate 85 is provided.
  • the color filter substrate 84 includes, in order from the liquid crystal layer 43 side, an alignment film 85, a common (counter) electrode 86, a colored layer 87 (including a black matrix 99), and a glass substrate 88.
  • the common (counter) electrode 86 is provided with a liquid crystal molecular alignment control protrusion (rib) 86x.
  • the liquid crystal molecule alignment control protrusion 86x is formed of, for example, a photosensitive resin.
  • Examples of the planar shape of the rib 86x (when viewed from the direction perpendicular to the substrate surface) include a band shape (horizontal V shape) bent in a zigzag manner at a constant period.
  • the liquid crystal display device of the present invention is formed by connecting a driver (LCD driving LSI) to the liquid crystal panel and attaching a polarizing plate or a backlight.
  • FIG. 16 is a circuit block of a liquid crystal display device 601 for a television receiver.
  • the liquid crystal display device 601 includes a YZC separation circuit 500, a video chroma circuit 5001, an A / D converter 502, a liquid crystal controller 503, a liquid crystal node 504, a backlight driving circuit 505, a backlight 506, and a microcomputer. 507 and gradation circuit 508 are provided.
  • a YZC separation circuit 500 an input video signal of a television signal is input to the ⁇ / C separation circuit 500 and separated into a luminance signal and a color signal.
  • the luminance and color signals are converted to R, G, and B, which are the three primary colors of light, by the video chroma circuit 501, and this analog signal is further converted.
  • the log RGB signal is converted into a digital RGB signal by the AZD converter 502 and input to the liquid crystal controller 503.
  • RGB signals from the liquid crystal controller 503 are input at a predetermined timing, and RGB gradation voltages from the gradation circuit 508 are supplied to display an image.
  • the microcomputer 507 controls the entire system including these processes.
  • the video signal can be displayed based on various video signals such as a video signal based on a television broadcast, a video signal captured by a camera, and a video signal supplied via an Internet line.
  • the present active matrix substrate can also be used for a field sequential type liquid crystal display device.
  • One pixel of the field sequential method shown in Fig. 17 (a) corresponds to three pixels (R'GB) of the color filter method shown in Fig. 17 (b), and one pixel has three primary colors ( R 'G ⁇ B) is displayed continuously (only one color is displayed at a certain time).
  • driving as shown in FIG. 8 is performed, for example. That is, one frame is divided into three (first to third subframes), the R video signal is sent in the first subframe, and the knocklight lights in R (red), and R is displayed on the liquid crystal panel. The signal is displayed.
  • the G video signal is sent, the knock light is lit in G (green), and the G signal is displayed on the liquid crystal panel.
  • the B video signal is sent, the knock light is lit in B (blue), and the B signal is displayed on the LCD panel.
  • FIG. 20 shows a circuit block of a field sequential type liquid crystal display device.
  • the present liquid crystal display device 601 is connected to a tuner unit 600 that receives a television broadcast and outputs a video signal, and thereby based on the video signal output from the tuner unit 600.
  • Video (image) display is possible.
  • the liquid crystal display device 601 and the tuner 600 serve as the television receiver 602.
  • the liquid crystal display device 601 is wrapped in a first housing 801 and a second housing 806. Like It is the composition which was pinched.
  • the first housing 801 is formed with an opening 801a through which an image displayed on the liquid crystal display device 601 is transmitted.
  • the second housing 806 covers the back side of the liquid crystal display device 601.
  • An operation circuit 805 for operating the liquid crystal display device 601 is provided, and a support member 808 is attached below. ing.
  • the present invention is not limited to the liquid crystal display device.
  • the color filter substrate and the active matrix substrate of the present invention are disposed so as to face the color filter substrate, and the substrate is interposed between the substrates.
  • the present invention can be applied to any display device including an active matrix substrate other than the liquid crystal display device and the organic EL display device.
  • the active matrix substrate of the present invention is suitable for, for example, a liquid crystal television.

Description

明 細 書
表示装置、アクティブマトリクス基板、液晶表示装置、テレビジョン受像機 技術分野
[0001] 本発明は、液晶表示装置等の表示装置およびそれに用いられるアクティブマトリク ス基板に関する。
背景技術
[0002] 図 36は、液晶表示装置に用いられる従来のアクティブマトリクス基板の構成である 。同図に示されるように、アクティブマトリクス基板 700には、交差配置された複数の 走査信号線 716および複数のデータ信号線 715と、各信号線（715 · 716)の交点近 傍に形成された TFT712 (Thin Film Transistor:薄膜トランジスタ）と、画素電極 717とを備える。走査信号線 716は TFT712のゲート電極を兼ねており、 TFT712 のソース電極 719がデータ信号線 715に接続され、ドレイン電極 708がドレイン引き 出し電極 707を介して画素電極 717に接続される。ドレイン引き出し電極と画素電極 717との間に配される絶縁膜には穴が開けられており、これによつてドレイン引き出し 電極 707と画素電極 717とを接続するコンタクトホール 710が形成されている。画素 電極 717は ITO等の透明電極であり、アクティブマトリクス基板下力ゝらの光 (バックライ ト光）を透過させる。
[0003] このアクティブマトリクス基板 700においては、走査信号線 716に送られる走査信号
(ゲート ON電圧）によって TFT712が ON (ソース電極 719とドレイン電極 708とが導 通状態)状態となり、この状態にぉ 、てデータ信号線 715に送られるデータ信号 (信 号電圧） 1S ソース電極 719、ドレイン電極 708およびドレイン引き出し電極 707を介 して画素電極 717に書き込まれる。なお、保持容量（Cs)配線 718は、 TFT712のォ フ期間中における液晶層の自己放電を回避する等の機能を有する。
[0004] ここで、アクティブマトリクス基板 700においては、各画素内の画素電極 717全体が 等電位となる。すなわち、アクティブマトリクス基板 700を液晶表示装置に用いた場合 には、全体がほぼ均一輝度の画素によって表示が行われることになる。
[0005] なお、特許文献 1には、 y特性の視野角依存性を抑制するため、各画素を上下 2 つの副画素に分割し、一方の副画素を高輝度の明画素とし、もう一方の副画素を低 輝度の暗画素とする構成が開示されている。
特許文献 1 :日本国公開特許公報「特開 2004— 62146号公報 (公開日： 2004年 2 月 26日）」
特許文献 2 :日本国公開特許公「報特開 2004— 78157号公報 (公開日： 2004年 3 月 11日）」
発明の開示
[0006] し力しながら、各画素内の輝度を均一にして表示を行うと、図 21 (b)に示されるよう な空間周波数の高い映像がぼやけてしまうという問題がある。また、特許文献 1に開 示された、上下に配した副画素間で輝度を異ならせる構成でも、空間周波数の高い 映像の表示ぼけを十分に改善することができて 、な 、。
[0007] 本発明は、上記課題に鑑みてなされたものであり、その目的は、空間周波数の高い 映像を鮮明に表示できる表示装置およびそれに用いるアクティブマトリクス基板を提 供する点にある。
[0008] 本発明の表示装置は、複数の画素を備え、各画素内に、第 1の輝度領域 (高輝度 領域)と、該第 1の輝度領域を取り囲むとともに第 1の輝度領域より輝度の低い第 2の 輝度領域 (低輝度領域)とを形成できることを特徴とする。すなわち、本表示装置は、 各画素に、周囲より高輝度に制御可能な第 1の輝度領域と、該第 1の輝度領域を取り 囲むとともに該第 1の輝度領域より低輝度に制御可能な第 2の輝度領域とを備えてい る。
[0009] 例えば 3原色 (R'G'B)の同時加法混色方式の表示装置であれば、 3原色それぞ れに対応して 1つの画素が設けられる。この場合、 3原色に対する 3つの画素がストラ イブ状、モザイク状あるいはデルタ状等に配される。
[0010] このように、本表示装置は、各画素に、高輝度領域とこれを取り囲む低輝度領域と を形成できるように構成されて ヽるため、画素全体の輝度総和の全部あるいは大半 を高輝度領域で賄って (光放射を画素中央に集中させて）中間調表示を行うことがで きる。これにより、高空間周波数領域における伝達特性が向上し、空間周波数の高 V、映像を鮮明に表示することができる。 [0011] 本表示装置においては、各画素は、第 1および第 2のスイッチング素子と、該第 1の スイッチング素子に接続する第 1の副画素電極と、上記第 2のスイッチング素子に接 続し、第 1の副画素電極を取り囲む第 2の副画素電極と、を備えている構成とすること ちでさる。
[0012] 本表示装置においては、上記第 1および第 2の輝度領域は、ともに同一点を重心と する形状であることが好ましい。この構成によれば、映像信号に対応する位置情報を 正確に再現でき、ギザギザ感のな!ヽ自然な映像表現が可能となる。
[0013] 本表示装置においては、上記第 1の輝度領域 (高輝度領域)と第 2の輝度領域 (低 輝度領域)との間に最低輝度領域が形成されることが好ましい。このように最低輝度 領域を形成する（例えば高輝度領域の外周を遮光する）ことで、光漏れによるコントラ スト低下を防止することができる。なお、上記のように最低輝度領域を設けることなぐ 第 1の輝度領域 (高輝度領域)と第 2の輝度領域 (低輝度領域)とを隣接させることも 可能である。
[0014] アクティブマトリクス基板とカラーフィルタ基板とを備えた本表示装置においては、上 記最低輝度領域が、カラーフィルタ基板に設けられたブラックマトリクス、およびァクテ イブマトリクス基板に設けられた遮光体の少なくとも一方によって形成されていてもよ い。こうすれば、（高輝度領域外周近傍からの)光漏れ防止用部材を別途設ける必要 がないため製造工程が簡略ィ匕でき製造コストを抑えることができる。
[0015] 本表示装置においては、第 1および第 2のスイッチング素子が同一のデータ信号線 に接続する構成とすることもできる。また、第 1および第 2のスイッチング素子は同一 の走査信号線に接続している構成とすることもできる。この場合、例えば、上記第 1の 副画素電極と容量を形成する第 1の保持容量配線と、上記第 2の副画素電極と容量 を形成する第 2の保持容量配線とを設け、さらに、この第 1および第 2の保持容量配 線の電位それぞれを個別に制御できるようにする。具体的には、各保持容量配線に 互いに逆位相の信号電圧を印加する。こうすれば、第 1および第 2の各副画素電極 の実効電圧を容易に制御することができ、高輝度領域および低輝度領域を容易に形 成できる。この構成においては、上記第 1および第 2の保持容量配線を、それぞれの 電位波形の位相が互いに 180度ずれるように電位制御してもよい。また、上記第 1お よび第 2の保持容量配線それぞれを、第 1および第 2のスイッチング素子がオフされ た後に電位が上昇あるいは降下するとともに、その状態が次フレームでこれらスイツ チング素子がオフされるまで続くように電位制御してもよ 、。
[0016] すなわち、上記第 1の保持容量配線が、上記各スイッチング素子がオフされた後に 電位が上昇してその状態が次フレームで上記各スイッチング素子がオフされるまで 続くように電位制御されるとともに、上記第 2の保持容量配線が、上記各スイッチング 素子がオフされた後に電位が下降してその状態が次フレームで上記各スイッチング 素子がオフされるまで続くように電位制御されるカゝ、あるいは、上記第 1の保持容量 配線力 上記各スイッチング素子がオフされた後に電位が下降してその状態が次フ レームで上記各スイッチング素子がオフされるまで続くように電位制御されるとともに 、上記第 2の保持容量配線が、上記各スイッチング素子がオフされた後に電位が上 昇してその状態が次フレームで上記各スイッチング素子がオフされるまで続くように 電位制御される。この場合、上記第 1の保持容量配線の電位が上昇するのと第 2の 保持容量配線の電位が下降するのとが同期している力 あるいは、上記第 1の保持 容量配線の電位が下降するのと第 2の保持容量配線の電位が上昇するのとが同期 している構成とすることができる。また、上記第 1の保持容量配線の電位が上昇する のと第 2の保持容量配線の電位が下降するのとがー水平期間ずれている力、あるい は、上記第 1の保持容量配線の電位が下降するのと第 2の保持容量配線の電位が 上昇するのとがー水平期間ずれている構成とすることもできる。
[0017] 本表示装置においては、第 1および第 2のスイッチング素子はそれぞれ、第 1およ び第 2の走査信号線に接続している構成とすることもできる。この場合、第 1の走査信 号線に供給されるオンパルスと第 2の走査信号線に供給されるオンパルスとが時間 的に重ならないようにすることもできるし、また、第 1の走査信号線に供給されるオン パルスと第 2の走査信号線に供給されるオンパルスとが、時間的に重なる部分を有し つつパルス終端をとるタイミングが異なるようにすることもできる。
[0018] 例えば、第 1の走査信号線に供給されるオンパルスと第 2の走査信号線に供給され るオンパルスとが、パルス始端をとるタイミングが同期し、パルス終端をとるタイミング は第 1の走査信号線に供給されるオンノ ルスが先であるようにする。また、上記デー タ信号線に供給される電位は、一方のオンパルスが先にパルス終端をとるのと同期し て、あるいはそれ以後に変化するようにする。こうすれば、第 2の走査信号線が制御 する第 2のスイッチング素子に接続する第 2の副画素電極には、ある電位がー且与え られた状態で再度書き込むべき電位が与えられることになり、第 2の副画素電極の充 電を良好に行うことができる。特に、ドット反転駆動や Hライン反転駆動のように水平 期間ごとにデータ信号線に与えられる信号電位の極性が反転する (信号電位の波形 が鈍ってしまう）場合や第 2の副画素電極の面積が大き 、 (充電に時間がかかる）場 合により効果的である。さらに、オンパルスの周期が長くなるため、走査信号の駆動 周波数を抑制できるという効果もある。
[0019] なお、上記構成においては、同一のデータ信号線に供給される電位の極性力 一 水平期間ごとに反転させてもよい。
[0020] 本表示装置においては、第 1および第 2のスイッチング素子がそれぞれ、互いに独 立した第 1および第 2のデータ信号線に接続する構成とすることもできる。この場合に は、第 1および第 2のデータ信号線に異なる信号電位を供給することによって上記第 1の輝度領域および第 2の輝度領域を形成する。
[0021] 本アクティブマトリクス基板は、複数の画素領域を備え、各画素領域に、第 1および 第 2のスイッチング素子と、該第 1のスイッチング素子に接続する第 1の副画素電極と 、上記第 2のスイッチング素子に接続し、第 1の副画素電極を取り囲む第 2の副画素 電極と、が設けられていることを特徴とする。
[0022] 本アクティブマトリクス基板は、これを表示装置に用いた場合に、各画素領域に対 応する画素内に、高輝度領域とこれを取り囲む低輝度領域とを形成することが可能 である。すなわち、画素全体の輝度総和の全部あるいはほとんどを画素中央の高輝 度領域で賄って (光放射を画素中央に集中させて）中間調表示を行うことができる。 このように、本アクティブマトリクス基板を備えた表示装置においては、高空間周波数 領域における伝達特性が大幅に向上し、空間周波数の高い映像を鮮明に表示する ことが可能となる。
[0023] 本アクティブマトリクス基板は、上記第 1および第 2のスイッチング素子が同一の走 查信号線に接続されている構成とすることもできる。また、上記第 1および第 2のスイツ チング素子が互いに独立した第 1および第 2の走査信号線に接続されている構成と することちでさる。
[0024] 本アクティブマトリクス基板は、各画素領域に 1本のデータ信号線が配されるともに 該データ信号線に上記第 1および第 2のスイッチング素子が接続され、かつ、上記第 1の副画素電極と容量を形成する第 1の保持容量配線と、上記第 2の副画素電極と 容量を形成する第 2の保持容量配線とが設けられている構成とすることもできる。
[0025] 本アクティブマトリクス基板は、各画素領域に 1本のデータ信号線が配されるともに 該データ信号線に上記第 1および第 2のスイッチング素子が接続され、かつ、上記第 1の副画素電極と容量を形成する第 1の保持容量配線と、上記第 2の副画素電極と 容量を形成する第 2の保持容量配線とが設けられている構成とすることもできる。
[0026] 本アクティブマトリクス基板は、各画素領域に互いに独立した第 1および第 2のデー タ信号線が配され、この第 1のデータ信号線に上記第 1のスイッチング素子が接続さ れるとともに第 2のデータ信号線に上記第 2のスイッチング素子が接続されている構 成とすることちでさる。
[0027] 本アクティブマトリクス基板は、第 1および第 2の副画素電極の境界部分に重畳する ように遮光体が形成されている構成とすることもできる。このように、第 1および第 2の 副画素電極の境界部分を遮光することで、本アクティブマトリクス基板を備えた表示 装置において、第 1および第 2の副画素電極の境界近傍（間隙領域)から光が漏れ、 コントラストが低下するといつた問題を回避することができる。また、アクティブマトリク ス基板自体に遮光体を設けるため、カラーフィルタ基板に遮光体を設ける場合のよう に各基板を貼り合わせる際のずれによって遮光効果が低下してしまうといった問題も 起こらない。なお、上記第 1あるいは第 2のスイッチング素子から引き出された配線の 一部力 第 1および第 2の副画素電極の境界部分と重畳している構成とすることもで きる。また、上記走査信号線の一部が、第 1および第 2の副画素電極の境界部分と重 畳している構成とすることもできる。この場合、上記境界部分と重畳するように、上記 走査信号線が画素中段において額縁状に引き回されていても良い。また、上記第 1 の保持容量配線の一部が、第 1および第 2の副画素電極の境界部分と重畳している 構成とすることもできる。この場合、上記境界部分と重畳するように、上記第 1の保持 容量配線が画素中段において額縁状に引き回されていても良い。
[0028] また、本発明の表示装置は、上記アクティブマトリクス基板を備えることを特徴とする
[0029] また、本発明の液晶表示装置は、上記アクティブマトリクス基板と、時分割で複数色 を発するバックライトとを備え、フィールドシーケンシャル表示を行うことを特徴とする。 この構成では、 1つの画素に、例えば 3原色 (R'G'B)の 3つの色が連続して表示さ れる (もっとも、ある時刻には 1つの画素に 1つの色のみが表示される）。この構成によ れば、色情報の位置ずれがなくなるので表示品位が向上する。また、カラーフィルタ が不要となるため、その分のコストダウンが期待できる。
[0030] 本発明のテレビジョン受像機は、上記表示装置と、テレビジョン放送を受信するチュ ーナ部とを備えることを特徴とする。
[0031] 以上のように、本表示装置によれば、空間周波数の高い映像を鮮明に表示するこ とができる。また、本アクティブマトリクス基板は、これを表示装置に用いた場合に、各 画素領域に対応する画素内に、高輝度領域とこれを取り囲む低輝度領域とを形成す ることができ、空間周波数の高 、映像を鮮明に表示することができる。
図面の簡単な説明
[0032] [図 1]本実施の形態に係るアクティブマトリクス基板の構成を示す透視平面図である。
[図 2]本アクティブマトリクス基板の等価回路図である。
[図 3]本アクティブマトリクス基板を用いた液晶表示装置の等価回路図である。
[図 4]本アクティブマトリクス基板の構成例を示す透視平面図である。
[図 5]本アクティブマトリクス基板の構成例を示す透視平面図である。
[図 6]本アクティブマトリクス基板の等価回路図である。
[図 7]本アクティブマトリクス基板の等価回路図である。
[図 8]本アクティブマトリクス基板の構成例を示す透視平面図である。
[図 9]本アクティブマトリクス基板の構成例を示す透視平面図である。
[図 10]本アクティブマトリクス基板の構成例を示す透視平面図である。
[図 11]本アクティブマトリクス基板の構成例を示す透視平面図である。
[図 12]本アクティブマトリクス基板の等価回路図である。 [図 13]本アクティブマトリクス基板の駆動方法を示すタイミングチャートである。
圆 14]映像信号の配置を説明する模式図である。
圆 15(a)]本アクティブマトリクス基板の各輝度領域の配置を説明する模式図である。
[図 15(b)]図 15 (a)を説明するための参考図である。
[図 16]本実施の形態に係る液晶表示装置の構成を示すブロック図である。
[図 17(a)]フィールドシーケンシャル方式における画素構造を説明する模式図である。
[図 17(b)]フィールドシーケンシャル方式における画素構造を説明する模式図である。
[図 18]フィールドシーケンシャル方式における駆動方法を説明する模式図である。
[図 19(a)]フィールドシーケンシャル方式の利点を説明する模式図である。
[図 19(b)]フィールドシーケンシャル方式の利点を説明する模式図である。
[図 20]フィールドシーケンシャル方式の液晶表示装置の構成を示すブロック図である 圆 21(a)]空間周波数特性の低い場合を示す模式図である。
圆 21(b)]空間周波数特性の高い場合を示す模式図である。
圆 22(a)]点灯領域の小さな表示装置を示す模式図である。
圆 22(b)]点灯領域の大きな表示装置を示す模式図である。
圆 23]伝達特性を説明するグラフである。
[図 24]本実施の形態に係るテレビジョン受像機の構成を示すブロック図である。
[図 25]本実施の形態に係るテレビジョン受像機の構成を示す斜視図である。
圆 26]本表示装置の輝度分配の一例を示すグラフである。
圆 27]本表示装置の輝度分配の一例を示すグラフである。
[図 28]本アクティブマトリクス基板の構成例を示す透視平面図である。
[図 29]本アクティブマトリクス基板の構成例を示す透視平面図である。
[図 30]図 29に示すアクティブマトリクス基板の等価回路図である。
[図 31]本アクティブマトリクス基板の他の駆動方法を示すタイミングチャートである。
[図 32]本アクティブマトリクス基板の他の駆動方法を示すタイミングチャートである。
[図 33]本アクティブマトリクス基板の他の駆動方法を示すタイミングチャートである。
[図 34]本実施の形態に係る液晶パネルの構成を示す断面図である。 [図 35]本アクティブマトリクス基板の他の駆動方法を示すタイミングチャートである。
[図 36]従来のアクティブマトリクス基板の構成を示す平面図である。
符号の説明
[0033] 5 画素領域
12a- 12b TFT
15 データ信号線
16 走査信号線
17a 第 1の副画素電極
17b 第 2の副画素電極
1 la' l ib コンタクトホール
20 第 1の保持容量配線
21 第 2の保持容量配線
発明を実施するための最良の形態
[0034] 本発明の実施の一形態を図 1〜図 35に基づいて説明すれば以下のとおりである。
[0035] 図 1は、本実施の形態に係るアクティブマトリクス基板の構成を示す透視平面図で ある。同図に示されるように、本アクティブマトリクス基板 10は、マトリクス状に配された 画素領域 5と、互いに直交する走査信号線 16 (列方向 図中左右方向）およびデー タ信号線 15 (行方向 図中上下方向）と、第 1保持容量配線 20と、第 2保持容量配線 21とを備える。
[0036] 画素領域 5には、第 1の TFT (薄膜トランジスタ） 12aと、第 2の TFT12bと、第 1副画 素電極 17aと、第 2副画素電極 17bとが形成される。
[0037] 第 2副画素電極 17bは、長方形を一部剖り抜いた形状を有し、その外枠 17xが大き な長方形、その内枠 (剖り抜いた部分の外周） 17yが小さな長方形となっている。そし て、この内枠 17yの内側に長方形形状の第 1副画素電極 17aが設けられている。す なわち、本アクティブマトリクス基板は、長方形形状の第 1副画素電極 17aを第 2副画 素電極 17bが取り囲む構成である。
[0038] 第 1副画素電極 17aの外枠 17zと第 2副画素電極の内枠 17yとの間は間隙領域 26 となっており、この間隙領域 26並びに第 1副画素電極 17aの外枠近傍領域および第 2副画素電極 17bの内枠近傍領域と重畳するように、第 1保持容量配線 20が額縁状 に引き回されている。さらに、この第 1保持容量配線 20および第 1副画素電極 17aと 重畳するように保持容量上電極 30aが設けられ、この保持容量上電極 30aと第 1副 画素電極 17aとがコンタクトホール 11aによって接続されている。なお、第 2副画素電 極 17bの下端部 (行方向の一方のエッジ）は、列方向（図中左右方向）に走る走査信 号線 16と重畳する。この構成では、第 1保持容量配線 20によって、高輝度領域 47a (第 1の輝度領域)と低輝度領域 47b (第 2の輝度領域)との間に、額縁状の黒表示領 域 (最低輝度領域)が形成される。
[0039] 第 1および第 2の TFT12a' 12bは、各信号線（15 · 16)の交点近傍に形成され、第 1の TFT12aのソース電極 9aおよび第 2の TFT12bのソース電極 9bはともにデータ 信号線 15に接続される。また、第 1の TFT12aのドレイン電極 8aは、ドレイン引き出し 配線 7aを介して保持容量上電極 30aに接続され、第2の TFT12bのドレイン電極 8b はドレイン引き出し配線 7bおよびコンタクトホール l ibを介して第 2副画素電極 17b に接続されている。
[0040] また、第 2保持容量配線 21は、第 2副画素電極 17bの上半分の部分 (第 1副画素 電極 17aをはさんで各 TFT12a · 12bの反対側）を列方向（図中左右方向）に横切る ように形成され、この第 2保持容量配線 21および第 2副画素電極 17bに重畳するよう に保持容量上電極 30bが設けられる。この保持容量上電極 30bは、コンタクトホール 11 cを介して第 2副画素電極 17bに接続されて!、る。
[0041] 図 1では、第 1保持容量配線 20が間隙領域 26並びに第 1副画素電極 17aの外枠 近傍領域および第 2副画素電極 17bの内枠近傍領域と重畳するように額縁状に引き 回されている力 これに限定されない。例えば、図 28に示す画素領域 5 'のように、第 1および第 2の保持容量配線 20' · 21 'を、第 1副画素電極 17aを挟むように列方向（ 図中左右方向）に沿って形成してもよい。なお、第 1の TFT12aのドレイン電極は、第 1副画素電極 17a下を通過するドレイン引き出し配線 7a'を介して、第 1保持容量配 線 20 '上に形成された保持容量上電極 30aに接続される。さら〖こ、このドレイン引き 出し配線 7a'は、コンタクトホール 11aを介して第 1副画素電極 17aに接続される。ま た、第 2の TFT12bのドレイン電極は、ドレイン引き出し配線 7b，を介して、第 2保持 容量配線 21 '上に形成された保持容量上電極 30bに接続される。さらに、この保持 容量上電極 30bは、コンタクトホール l ibを介して第 2副画素電極 17bに接続される 。この図 28の構成では、高輝度領域 47aと低輝度領域 47bとの間に遮光体による最 低輝度領域が形成されないため、高輝度領域 47aと低輝度領域 47bとが隣接するよ うな構成となる。
[0042] 図 1に示す構成によって、図 2に示す回路が実現される。すなわち、第 1副画素電 極 17aが第 1の TFT12aを介してデータ信号線 15に接続され、第 2副画素電極 17b が第 2の TFT12bを介してデータ信号線 15に接続される。なお、第 1および第 2の T FT12a， 12bのゲートはともに走査信号線 16に接続される。また、第 1副画素電極 1 7aに接続された保持容量上電極 30aと第 1保持容量配線 20との間で保持容量 Csl が形成され、第 2副画素電極 17bに接続された保持容量上電極 30bと第 2保持容量 配線 21との間で保持容量 Cs2が形成される。
[0043] なお、後述するように、図 2の第 1保持容量配線 20および第 2保持容量配線 21に は、互いに位相の異なる Cs信号 (補助容量対向電圧）が供給される。ここで、各画素 をドット反転駆動あるいは Vライン反転駆動する場合、列方向（図中左右方向）に隣 接する 2つの画素に供給される信号電位が逆極性となる。したがって、このような場合 には、自画素の第 1保持容量配線 20は隣接画素の第 2保持容量配線 21に接続され 、自画素の第 2保持容量配線 21は隣接画素の第 1保持容量配線 20に接続される。
[0044] 図 3は、アクティブマトリクス基板 10を備えた液晶表示装置 (液晶パネル)の等価回 路である。同図に示されるように、第 1副画素電極 17a、対向電極 (Vcom)、および 両者間の液晶層によって第 1副画素容量 Csplが構成され、第 2副画素電極 17b、対 向電極 (Vcom)、および両者間の液晶層によって第 2副画素容量 Csp2が構成され る。
[0045] 以下に、本実施の形態に係る液晶表示装置の駆動方法を説明する。
[0046] 本実施の形態では、第 1副画素電極とこれを取り囲む第 2副画素電極に、共通のデ ータ信号線カゝら表示信号電圧を供給しておき、その後各 TFTをオフ状態にした後に 第 1保持容量配線および第 2保持容量配線の電圧を相互に異なるように変化させる 。これにより、 1つの画素内に、第 1副画素容量 Csplによる高輝度領域と、これを取り 囲む、第 2副画素容量 Csp2による低輝度領域とを形成する。この構成では、 2つの 副画素電極に 1本のデータ信号線から表示信号電圧を供給するため、データ信号 線の数やこれらを駆動するソースドライバの数を増カロさせる必要がな 、と 、う利点が ある。
[0047] 図 13は、図 3に示す回路の各部の電圧を示すタイミングチャートである。なお、 Vg は走査信号線 (第 1および第 2の TFTのゲート電極)の電圧、 Vsはデータ信号線の 電圧 (ソース電圧）、 Vcslは第 1保持容量配線の電圧、 Vcs2は第 2保持容量配線の 電圧、 Vlclは第 1副画素電極の電圧、 Vlc2は第 1副画素電極の電圧とする。なお、 液晶表示装置においては、液晶が分極しないよう、一般にフレーム反転、ライン反転 、ドット反転といった交流駆動を行う。すなわち、 nフレーム目にソース電圧の中央値 Vscに対してプラス極性のソース電圧（Vsp)を与え、次の（n+ 1)フレーム目では Vs cに対してマイナス極性のソース電圧 (Vsn)を与え、かつフレームごとにドット反転を 行う。また、第 1保持容量配線の電圧および第 2保持容量配線の電圧を振幅電圧 Va dで振幅させるとともに、両者の位相を 180度ずらす。
[0048] 図 13の nフレームにおける各電圧波形の経時変化を説明する。
[0049] まず、時刻 TOで、 Vcsl =Vcom— Vadゝ Vcs2=Vcom+Vadとする。なお、 Vco mは対向電極の電圧である。
[0050] 時刻 T1で、 Vgが VgLカゝら VgHに変化し、各 TFTがともに ON状態となる。この結 果、 Vlclおよび Vlc2が Vspに上昇し、保持容量 Csl 'Cs2および副画素容量 Cspl ' Csp2が充電される。
[0051] 時刻 T2で、 Vgが VgHカゝら VgLに変化し、各 TFTが OFF状態となって、保持容量 Cs 1 · Cs2および副画素容量 Csp 1 · Csp2がデータ信号線から電気的に絶縁される。 なお、この直後に寄生容量等の影響によって引き込み現象が発生し、 Vlcl = Vsp - Vdl、 Vlc2=Vsp— Vd2となる。
[0052] 時刻 T3では、 Vcslが Vcom— Vadから Vcom+Vadへ変化し、 Vcs2が Vcom + Vadから Vcom— Vadへ変化する。この結果、 Vlcl =Vsp— Vdl + 2 XKX Vad、 V lc2=Vsp— Vd2— 2 XKXVadとなる。ここで、 K=Ccs/ (Clc + Ccs)であり、 Ccs は各保持容量 (Csl 'Cs2)の容量値、 Clcは各副画素容量 (Cspl 'Csp2)の容量値 とする。
[0053] 時刻 T4では、 Vcslが Vcom+Vadから Vcom— Vadへ変化し、 Vcs2が Vcom— Vadから Vcom+Vadへ変化する。この結果、 Vlcl =Vsp— Vdl、 Vlc2=Vsp-V d2となる。
[0054] 時刻 T5では、 Vcslが Vcom— Vadから Vcom+Vadへ変化し、 Vcs2が Vcom + Vadから Vcom— Vadへ変化する。この結果、 Vlcl =Vsp— Vdl + 2 XKX Vad、 V lc2=Vsp— Vd2— 2 XKXVadとなる。
[0055] 後は、次に Vg=Vghとなり書き込みが行われるまで、水平走査期間 1Hの整数倍ご とに、時刻 Τ4·Τ5が繰り返される。したがって、 Vlclの実効値は、 Vsp— Vdl +KX Vadとなり、 Vlc2の実効値は、 Vsp— Vd2— K XVadとなる。
[0056] 以上から、 nフレーム目において各副画素容量（第 1副画素容量 Cspl '第 2副画素 容量 Csp2)に力かる実効電圧（VI -V2)は、 VI =Vsp-Vdl +K X Vad— Vcom、 V2=Vsp— Vd2— KXVad— Vcomとなるため、 1つの画素内に、第 1副画素容量 Csplによる高輝度領域と、これを取り囲む、第 2副画素容量 Csp2による低輝度領域 とが形成される。
[0057] 次に、 n+ 1フレームにおける各電圧波形の経時変化を説明する。
[0058] まず、時刻 TOで、 Vcsl = Vcom+Vadゝ Vcs 2= Vcom— Vadとする。なお、 Vco mは対向電極の電圧である。
[0059] 時刻 T1で、 Vgが VgLカゝら VgHに変化し、各 TFTがともに ON状態となる。この結 果、 Vlclおよび Vlc2が Vsnに低下し、保持容量 Csl 'Cs2および副画素容量 Cspl
•Csp2が充電される。
[0060] 時刻 T2で、 Vgが VgH力 VgLに変化し、各 TFTが OFF状態となって、保持容量 Cs 1 · Cs2および副画素容量 Csp 1 · Csp2がデータ信号線から電気的に絶縁される。 なお、この直後に寄生容量等の影響によって引き込み現象が発生し、 Vlcl = Vsn - Vdl、 Vlc2=Vsn—Vd2となる。
[0061] 時刻 T3では、 Vcslが Vcom+Vadから Vcom— Vadへ変化し、 Vcs2が Vcom— Vadから Vcom+Vadへ変化する。この結果、 Vlcl =Vsn— Vdl— 2 XKX Vad、 V lc2=Vsn— Vd2 + 2 XKXVadとなる。ここで、 K=CcsZ(Clc + Ccs)であり、 Ccs は各保持容量 (Csl 'Cs2)の容量値、 Clcは各副画素容量 (Cspl 'Csp2)の容量値 とする。
[0062] 時刻 T4では、 Vcslが Vcom— Vadから Vcom+Vadへ変化し、 Vcs2が Vcom+ Vadから Vcom— Vadへ変化する。この結果、 Vlcl =Vsn+Vdl、 Vlc2=Vsn+V d2となる。
[0063] 時刻 T5では、 Vcslが Vcom+Vadから Vcom— Vadへ変化し、 Vcs2が Vcom— Vadから Vcom+Vadへ変化する。この結果、 Vlcl =Vsn— Vdl— 2 XKX Vad、 V lc2=Vsn-Vd2 + 2 XKX Vadとなる。
[0064] 後は、次に Vg=Vghとなり書き込みが行われるまで、水平走査期間 1Hの整数倍ご とに、時刻 Τ4·Τ5が繰り返される。したがって、 Vlclの実効値は、 Vsn— Vdl— KX Vadとなり、 Vlc2の実効値は、 Vsn— Vd2+K XVadとなる。
[0065] 以上から、 nフレーム目において各副画素容量 (Cspl 'Csp2)にかかる実効電圧（ V1 -V2)は、 Vl =Vsn— Vdl— K XVad— Vcom、 V2=Vsn— Vd2+KXVad— Vcomとなるため、 1つの画素内に、第 1副画素容量 Csplによる高輝度領域と、これ を取り囲む、第 2副画素容量 Csp2による低輝度領域とが形成される。
[0066] また、図 35に示すように、 Vcslを、 T2で Vgが「L」となった（各 TFT12a' 12bがォ フした）直後の T3で「High」になったまま（あるいは「Low」になったまま）の波形とし、 同様に、 Vcs2を、 T2で Vgが「L」となった直後の T3で「Low」になったまま（あるいは 「High」になったまま)の波形とすることもできる。すなわち、各トランジスタがオフされ た後に、 Vcslを突き上げて該フレームではこの突き上げたままの状態を維持するとと もに、 Vcslの突き上げと同期して Vcs2を突き下げて該フレームではこの突き下げた ままの状態を維持するような電位制御を行うか、あるいは、各トランジスタがオフされ た後に、 Vcslを突き下げて該フレームではこの突き下げたままの状態を維持するとと もに、 Vcslの突き下げと同期して Vcs2を突き上げて該フレームではこの突き上げた ままの状態を維持するような電位制御を行う。この図 35に示す電位制御は、各保持 容量配線を上下 (データ信号線に沿った方向）に隣接する画素同士で共有しない構 成（図 1 ·図 4 ·図 5等）に適用可能であり、 Vcslおよび Vcs2波形のなまりがドレイン実 効電位に与える影響が小さくなるため、輝度ムラの低減に有効である。 [0067] さらに、図 31のように、 Vcslを、 T2で Vgが「L」となった（各 TFT12a' 12bがオフし た）直後の T3で「High」になったまま（あるいは「Low」になったまま）の波形とし、 Vc s2を、 T3から 1水平期間（1H)後の T4で「Low」になったまま（あるいは「High」にな つたまま)の波形とすることもできる。すなわち、各トランジスタがオフされた後に、 Vcs 1を突き上げて該フレームではこの突き上げたままの状態を維持するとともに、 Vcsl の突き上げから 1H期間ずらして Vcs2を突き下げて該フレームではこの突き下げたま まの状態を維持するような電位制御を行うか、あるいは、各トランジスタがオフされた 後に、 Vcslを突き下げて該フレームではこの突き下げたままの状態を維持するととも に、 Vcslの突き下げから 1H期間ずらして Vcs2を突き上げて該フレームではこの突 き上げたままの状態を維持するような電位制御を行う。この図 31に示す電位制御は、 各保持容量配線を上下に隣接する画素同士で共有しない構成（図 1等）はもちろん、 各保持容量配線を上下に隣接する画素同士で共有する構成 (図 8)にも適用できると いう利点がある。
[0068] 図 31の nフレームにおける各電圧波形の経時変化を説明する。
[0069] まず、時刻 TOで、 Vcsl =Vcom— Vadゝ Vcs2=Vcom+Vadとする。なお、 Vco mは対向電極の電圧である。
[0070] 時刻 T1で、 Vgが VgLカゝら VgHに変化し、各 TFTがともに ON状態となる。この結 果、 Vlclおよび Vlc2が Vspに上昇し、保持容量 Csl 'Cs2および副画素容量 Cspl '
Csp2が充電される。
[0071] 時刻 T2で、 Vgが VgHカゝら VgLに変化し、各 TFTが OFF状態となって、保持容量 Cs 1 · Cs2および副画素容量 Csp 1 · Csp2がデータ信号線から電気的に絶縁される。 なお、この直後に寄生容量等の影響によって引き込み現象が発生し、 Vlcl = Vsp - Vdl、 Vlc2=Vsp— Vd2となる。
[0072] 時刻 T3では、 Vcslが Vcom— Vadから Vcom+Vadへ変化する。時刻 T4では（Τ 3の 1H後）、 Vcs2が Vcom+Vadから Vcom— Vadへ変化する。この結果、 Vlcl = Vsp - Vdl + 2 X K X Vad, Vlc2=Vsp— Vd2— 2 ΧΚΧ Vadとなる。ここで、 K=C csZ (Clc + Ccs)であり、 Ccsは各保持容量（Csl 'Cs2)の容量値、 Clcは各副画素 容量（Csp 1 · Csp2)の容量値とする。 [0073] 以上から、 nフレーム目において各副画素容量 (第 1副画素容量 Cspl '第 2副画素 容量 Csp2)に力かる実効電圧（VI · V2)は、 VI =Vsp-Vdl + 2 XKX Vad-Vco m、 V2=Vsp— Vd2— 2 XKXVad— Vcomとなるため、 1つの画素内に、第 1副画 素容量 Csplによる明副画素と、第 2副画素容量 Csp2による暗副画素とが形成され る。
[0074] こうすれば、 Vcslおよび Vcs2波形のなまりがドレイン実効電位に与える影響が小 さくなり、輝度ムラの低減に有効である。
[0075] ここで、本構成における高輝度領域と低輝度領域の輝度分配の一例を図 26に示 す。なお、 256階調表示とし、低輝度領域と高輝度領域の面積比を 1 : 3とする。ダラ フ a'bに示されるように、 128階調付近までは、低輝度領域の輝度 (単位面積あたり の光量)を 0 (最小輝度）としておき、階調増加に伴って高輝度領域の輝度 (単位面積 あたりの光量)を 0から 0. 85 (最大輝度を 1とする）まで増加させる。また、 128階調付 近〜 255階調までは、グラフ a'グラフ bに示されるように、階調増加に伴って高輝度 領域の輝度を 0. 85から 1. 0まで遁増させる一方で低輝度領域の輝度を 0から 1. 0 まで増力！]させる。この低輝度領域および高輝度領域それぞれの輝度を面積積分し、 合算したものが画素全体の輝度総和（グラフ c= y特性）となる。
[0076] このように、本実施の形態に係る液晶表示装置では、各画素に、高輝度領域とこれ を取り囲む低輝度領域とを形成することが可能である。以下では、各画素に、高輝度 領域とこれを取り囲む低輝度領域とを形成することによって、空間周波数の高い映像 を鮮明に表示できる点について説明する。
[0077] 図 21 (a)に空間周波数の低い映像の模式図を示し、図 21 (b)に空間周波数の高 い映像の模式図を示す。ここで、映像信号としてサイン波形を入力したときの振幅と ディスプレイに出力された振幅との比を伝達特性とする。また、図 22 (a)は、点灯領 域が大きい画素をマトリクス状に配した表示装置の模式図であり、図 22 (b)は、点灯 領域が小さい画素をマトリクス状に配した表示装置の模式図である。さらに、図 23は 、図 22 (a)に示す表示装置の伝達特性、および図 22 (b)に示す表示装置の伝達特 性を示す。
[0078] 図 23から、点灯領域が小さな表示装置の方が、点灯領域の大きな表示装置よりも 伝達特性が優れている、すなわち、図 21 (b)に示されるような高空間周波数の映像 をより鮮明に表示できることがわかる。本発明はこの原理に着目したものであり、 1つ の画素内に、高輝度領域とこれを取り囲む低輝度領域とを形成できる画素構成とし、 画素全体の輝度総和の全部あるいはほとんどを高輝度領域で賄って (光放射を画素 中央に集中させて）（表示の大半を占める）中間調表示を行う。これにより、高空間周 波数領域における伝達特性が大幅に向上し、空間周波数の高い映像を鮮明に表示 することができる。
[0079] また、本アクティブマトリクス基板では、図 15 (a)に示すように、各画素の中央部に 高輝度領域が形成され、各画素における高輝度領域の行方向（図中上下方向）の位 置が画素間で揃っているため、図 15 (b)のように各画素における高輝度領域の行方 向の位置が画素間でずれている構成と比較して、図 14に模式的に示されような映像 信号をよりきれいに表示できる。
[0080] また、図 1に示す本アクティブマトリクス基板は、第 1および第 2の画素電極間の領 域 (間隙領域 26)と重畳するように、第 1の保持容量配線 20が額縁状に引き回されて いる。したがって、本アクティブマトリクス基板を備えた液晶表示装置において、間隙 領域 26から光が漏れ、コントラストが低下すると!/、つた現象を防止することができる。
[0081] また、本実施の形態では、アクティブマトリクス基板自体に遮光体 (第 1の保持容量 配線 20)設けることになるため、カラーフィルタ基板に遮光体を設ける場合のように各 基板を貼り合わせる際のずれによって遮光効果が低下してしまうといった問題も起こ らない。
[0082] 力！]えて、図 1の構成では、 1つの画素領域内において、第 1の保持容量配線 20が 額縁状に引き回され、該第 1の保持容量配線 20が複数の経路を有することになるた め、第 1の保持容量配線の断線に対して冗長性を有している。
[0083] 本アクティブマトリクス基板を図 4に示すように構成することもできる。すなわち、画素 領域 105には、第 1の TFT (薄膜トランジスタ） 112aと、第 2の TFT112bと、第 1副画 素電極 117aと、第 2副画素電極 117bとが形成される。
[0084] 第 2副画素電極 117bは、長方形を一部剖り抜いた形状を有し、その外枠 117xが 大きな長方形、その内枠 (剖り抜いた部分の外周） 117yが小さな長方形となっている 。そして、この内枠 117yの内側に長方形形状の第 1副画素電極 117aが設けられて いる。すなわち、本実施の形態は、長方形形状の第 1副画素電極 117aを第 2副画素 電極 117bが取り囲む構成である。
[0085] 第 1副画素電極 117aの外枠 117zと第 2副画素電極の内枠 117yとの間は間隙領 域（126a〜126d)となっている。この間隙領域は額縁状であり、列方向（図中左右方 向）に伸びた領域 126aおよび領域 126bと、行方向（図中上下方向）に伸びた領域 1 26cおよび領域 126dと力 なる。ここで、領域 126a並びに第 1副画素電極 117aの 外枠近傍領域および第 2副画素電極 117bの内枠近傍領域と重畳するように、第 1保 持容量配線 121が形成され、領域 126b並びに第 1副画素電極 117aの外枠近傍領 域および第 2副画素電極 117bの内枠近傍領域と重畳するように、第 2保持容量配線 120が形成されている。さらに、この第 1保持容量配線 120および第 1副画素電極 11 7aと重畳するように保持容量上電極 130aが設けられ、この保持容量上電極 130aと 第 1副画素電極 117aとがコンタクトホール 11 laによって接続されている。また、第 2 保持容量配線 121および第 2副画素電極 117bに重畳するように保持容量上電極 1 30bが設けられる。
[0086] 第 1および第 2の TFT112a' 112bは、各信号線（15 · 16)の交点近傍に形成され 、第 1の TFT112aのソース電極 109aおよび第 2の TFT112bのソース電極 109bは ともにデータ信号線 15に接続される。第 1の TFT112aのドレイン電極 108aは、ドレ イン引き出し配線 107aを介して保持容量上電極 130aに接続される。ここで、ドレイ ン引き出し配線 107aは行方向（図中上下方向）に伸びる領域 126c並びに第 1副画 素電極 117aの外枠近傍領域および第 2副画素電極 117bの内枠近傍領域と重畳す るように引き回されている。また、第 2の TFT112bのドレイン電極 108bはドレイン引 き出し配線 107bおよびコンタクトホール 11 lbを介して第 2副画素電極 117bに接続 されている。さらに、ドレイン引き出し配線 107bは、行方向（図中上下方向）に伸びる 領域 126d並びに第 1副画素電極 117aの外枠近傍領域および第 2副画素電極 117 bの内枠近傍領域と重畳するように引き回され、保持容量上電極 130bに接続されて いる。
[0087] なお、図 5に示すように、開口率向上のためにこのドレイン引き出し配線 107bの領 域 126dと重畳しない部分を削除し、第 2副画素電極 117bと保持容量上電極 130b とをコンタクトホール 11 lcによって接続しておくこともできる。
[0088] 以上説明した図 4· 5のアクティブマトリクス基板によって図 6に示す回路が実現され る。また、図 4· 5のアクティブマトリクス基板を用いた液晶表示装置にも、図 13で説明 した駆動方法を用いることができる。
[0089] 本アクティブマトリクス基板を図 8に示すように構成することもできる。すなわち、画素 領域 205には、第 1の TFT (薄膜トランジスタ） 212aと、第 2の TFT212bと、第 1副画 素電極 217aと、第 2副画素電極 217bとが形成される。
[0090] 第 2副画素電極 217bは、長方形を一部剖り抜いた形状を有し、その外枠 217xが 大きな長方形、その内枠 (剖り抜いた部分の外周） 217yが小さな長方形となっている 。そして、この内枠 217yの内側に長方形形状の第 1副画素電極 217aが設けられて いる。すなわち、本実施の形態は、長方形形状の第 1副画素電極 217aを第 2副画素 電極 217b力 S取り囲む構成である。
[0091] 本構成では、画素領域 205の中程に走査信号線 216が設けられる。画素領域 205 内の走査信号線 216は、第 1および第 2の TFT212a · 212bのゲート電極となる左端 部 216a、額縁部 216b、および右端部 216cの 3つの部分力もなる。第 1および第 2の TFT212a' 212bは、各信号線（15 · 216)の交点近傍に形成され、第 1の TFT212 aのソース電極 209aおよび第 2の TFT212bのソース電極 209bはともにデータ信号 線 15に接続される。
[0092] 第 1副画素電極 217aの外枠 217zと第 2副画素電極の内枠 217yとの間は間隙領 域 226となっており、この間隙領域 226並びに第 1副画素電極 217aの外枠近傍領 域および第 2副画素電極 217bの内枠近傍領域と重畳するように、走査信号線 216 の引き回され、これにより上記額縁部 216bが形成される。第 1の TFT212aのドレイ ン電極 208aは、ドレイン引き出し配線およびコンタクトホール 21 laを介して第 1副画 素電極 217aに接続される。
[0093] また、画素領域 205の上下両端部 (行方向の両ェッジ）に、第 1および第 2保持容 量配線 220· 221が列方向（図中左右方向）に形成される。また、第 1保持容量配線 2 20と重畳するように保持容量上電極 230aが設けられ、この保持容量上電極 230aは 、ドレイン電極 208aに接続されている。さらに、第 2保持容量配線 221と第 2副画素 電極 217bとに重畳するように保持容量上電極 230bが設けられ、この保持容量上電 極 230bは、ドレイン電極 208bに接続されるとともに、コンタクトホール 21 lbを介して 第 2副画素電極 217bに接続されて!、る。
[0094] 図 8の構成によれば、上下に隣接する画素間で第 1および第 2の保持容量配線 22 0 · 221を共用できるため、保持容量配線の総数を減らすことができる。また、 1つの 画素領域内において、走査信号線 216が額縁状に引き回され、該走査信号線 216 が複数の経路を有することになるため、走査信号線の断線に対して冗長性を有して いる。
[0095] 以上説明した図 8のアクティブマトリクス基板によって図 7に示す回路が実現される 。また、図 8のアクティブマトリクス基板を用いた液晶表示装置にも、図 13で説明した 駆動方法を用いることができる。
[0096] 本アクティブマトリクス基板を図 9に示すように構成することもできる。すなわち、画素 領域 305には、第 1の TFT (薄膜トランジスタ） 312aと、第 2の TFT312bと、第 1副画 素電極 317aと、第 2副画素電極 317bとが形成される。
[0097] そして、本構成では、 1つの画素領域 305に対して 2本のデータ信号線 315a' 315 bが設けられる。これらデータ信号線 315a ' 315bは、画素領域 305の両側端部近傍 に、行方向（図中上下方向）に形成される。
[0098] 第 2副画素電極 317bは、長方形を一部剖り抜いた形状を有し、その外枠 317xが 大きな長方形、その内枠 (剖り抜いた部分の外周） 317yが小さな長方形となっている 。そして、この内枠 317yの内側に長方形形状の第 1副画素電極 317aが設けられて いる。すなわち、本実施の形態は、長方形形状の第 1副画素電極 317aを第 2副画素 電極 317bが取り囲む構成である。
[0099] 第 1副画素電極 317aの外枠 317zと第 2副画素電極の内枠 317yとの間は間隙領 域 326となっており、この間隙領域 326並びに第 1副画素電極 317aの外枠近傍領 域および第 2副画素電極 317bの内枠近傍領域と重畳するように、保持容量配線 32 0が額縁状に引き回されている。さらに、この保持容量配線 320および第 1副画素電 極 317aと重畳するように保持容量上電極 330aが設けられ、この保持容量上電極 33 Oaと第 1副画素電極 317aとがコンタクトホール 31 laによって接続されている。また、 この保持容量配線 320および第 2副画素電極 317bと重畳するように保持容量上電 極 330b力設けられ、この保持容量上電極 330bと第 2副画素電極 317bとがコンタク トホール 31 lbによって接続されて!、る。
[0100] 第 1の TFT312aは、走査信号線と一方のデータ信号線 315aとの交点近傍に形成 され、第 1の TFT312aのソース電極 309aはデータ信号線 315aに接続され、第 1の TFT312aのドレイン電極 308aは、ドレイン引き出し配線を介して保持容量上電極 3 30aに接続される。また、第 1の TFT312bは、走査信号線ともう一方のデータ信号線 315bの交点近傍に形成され、第 1の TFT312bのソース電極 309bはデータ信号線 315bに接続され、第 1の TFT312bのドレイン電極 308bは、ドレイン引き出し配線を 介して保持容量上電極 330bに接続される。
[0101] 以上説明した図 9のアクティブマトリクス基板によって図 12に示す回路が実現される 。ここで、各画素に配される 2本のデータ信号線 315a' 315bは互いに独立に駆動さ れ、例えば、液晶コントローラによって制御されるソースドライノから別々に信号電位 が与えられる。
[0102] ここで、本構成における高輝度領域と低輝度領域の輝度 (単位面積あたりの光量） 分配の一例を図 27に示す。なお、 256階調表示とし、低輝度領域と高輝度領域の面 積比を 1 : 3とする。グラフ a'bに示されるように、 128階調付近までは、低輝度領域の 輝度を 0 (規格ィ匕した最小輝度）としておき、階調増加に伴って高輝度領域の輝度を 0から 1. 0 (規格ィ匕した最大輝度)まで増加させる。また、 128階調付近〜 255階調ま では、グラフ a'bに示されるように、高輝度領域の輝度を 1. 0にしておき、階調増加に 伴って低輝度領域の輝度を 0から 1. 0まで増力！]させる。この低輝度領域および高輝 度領域の各輝度を面積積分し、合算したものが画素全体の輝度総和 (グラフ c= y 特性)となる。
[0103] また、図 10に示すように、図 8のアクティブマトリクス基板を MVA(Multi— domain
Vertical Alignment)構成とすることもできる。すなわち、第 1および第 2副画素電 極 217a' 217bに、液晶分子の配向を制御するためのスリット (液晶分子配向制御用 スリット） 255を横 V字形状 (V字を 90度回転させた形状）に設ける。この MVA構成は 、アクティブマトリクス基板の画素電極にスリット（電極切除パターン)を設けるとともに 、対向基板の対向電極に液晶分子配向制御用突起 (リブ)を設け、これによつて形成 されるフリンジフィールド（Fringe Field)を利用するものである。このフリンジフィール ドによって液晶分子の配向方向を複数方向に分散させることができ、広視野角が実 現される。同様に、図 9のアクティブマトリクス基板を MVA構成とすることもできる（図 11参照)。
[0104] 本実施の形態に係るアクティブマトリクス基板を図 29のように構成することもできる。
図 29に示されるアクティブマトリクス基板は、マトリクス状に配された画素領域 405と、 画素領域の下端部および上端部を列方向（図中左右方向）に走る第 1および第 2の 走査信号線 416a'416bと、行方向（図中上下方向）に走るデータ信号線 415と、保 持容量配線 420とを備える。
[0105] 画素領域 405〖こは、第 1の TFT412aと、第 2の TFT412bと、第 1副画素電極 417 aと、第 2副画素電極 417bとが形成される。第 2副画素電極 417bは、長方形を一部 剖り抜いた形状を有し、その外枠 417xが大きな長方形、その内枠 (剖り抜いた部分 の外周） 417yが小さな長方形となっている。そして、この内枠 417yの内側に長方形 形状の第 1副画素電極 417aが設けられている。すなわち、本実施の形態は、長方形 形状の第 1副画素電極 417aを第 2副画素電極 417bが取り囲む構成である。
[0106] 保持容量配線 420は、画素領域中央を横切るように形成されており、保持容量配 線 420および第 2副画素電極 417bと重畳するように保持容量上電極 430bが設けら れ、保持容量配線 420および第 1副画素電極 417aと重畳するように保持容量上電 極 430aが設けられている。
[0107] ここで、第 1の TFT412aは、データ信号線 15と第 1の走査信号線 16aの交点近傍 に形成されており、第 1の走査信号線 16aが第 1の TFT412aのゲート電極となって いる。また、第 2の TFT412bは、データ信号線 15と第 2の走査信号線 16bの交点近 傍に形成されており、第 2の走査信号線 16bが第 2の TFT412bのゲート電極となつ ている。なお、第 1の TFT412aのソース電極および第 2の TFT412bのソース電極は ともにデータ信号線 415に接続される。
[0108] また、第 1の TFT412aのドレイン電極は、ドレイン引き出し配線 407aを介して保持 容量上電極 430aに接続され、この保持容量上電極 430aは、コンタクトホール 41 la を介して第 1副画素電極 417aに接続されている。また、第 2の TFT412bのドレイン 電極は、ドレイン引き出し配線 407bを介して保持容量上電極 430bに接続され、この 保持容量上電極 430bは、コンタクトホール 4 l ibを介して第 2副画素電極 417bに接 続されている。
[0109] 上記の構成によって、図 30に示す回路が実現される。すなわち、第 1副画素電極 4 17aが第 1の TFT412aを介してデータ信号線 415に接続され、第 2副画素電極 417 bが第 2の TFT412bを介してデータ信号線 415に接続される。第 1の TFT412aのゲ 一トは第 1の走査信号線 416aに接続され、第 2の TFT412bのゲートは第 2の走査 信号線 416bに接続される。また、第 1副画素電極 417aに接続された保持容量上電 極 430aと保持容量配線 420との間で保持容量 CSが形成され、同様に、第 2副画素 電極 417bに接続された保持容量上電極 430bと保持容量配線 420との間で保持容 量 CSが形成される。なお、第 1および第 2の走査信号線 21には、タイミングの異なる 走査信号 (パルス信号)が供給される。なお、次段用の第 1および第 2の走査信号線 をそれぞれ 416cおよび 416dとし、次段用の第 1および第 2の TFTをそれぞれ 417c および 417dとする。
[0110] 図 32は、図 30の回路でドット反転駆動を行う場合の各信号波形（図中 Sはデータ 信号線 415に供給される電位信号の波形、 A〜Dはそれぞれ、走査信号線 416a〜 416dに供給されるパルス信号の波形)である。
[0111] 同図に示されるように、一水平期間に、第 1の走査信号線 416a、第 2の走査信号 線 416bの順にオンパルス（走査信号）が供給されるとともに、各オンパルスに対応し て、データ信号線 415に、信号電位 VI · V2 (ともに正極性）が供給される。なお、第 1 および第 2の走査信号線に供給される各オンパルスは時間的に重ならな、。これに より、第 1の TFT412aを介して第 1副画素電極 417aに VIが書き込まれ、第 2の TF T412bを介して第 2副画素電極 417bに V2が書き込まれる。さらに、これに続く一水 平期間では、次段の第 1の走査信号線 416c、同第 2の走査信号線 416dの順にオン パルスが供給されるとともに、各オンパルスに対応して、データ信号線 415に、信号 電位 ν1 ·ν2 (ともに負極性）が供給される。これにより、次段の第 1副画素電極 417c に vlが書き込まれ、同第 2副画素電極 417dに v2が書き込まれる。
[0112] また、図 30の回路でドット反転駆動を行う場合、各信号波形を図 33 (図中 Sはデー タ信号線 415に供給される電位信号の波形、 A〜Dはそれぞれ、走査信号線 416a 〜416dに供給されるパルス信号の波形)のようにすることも可能である。
[0113] すなわち、一水平期間に、第 1の走査信号線 416a、第 2の走査信号線 416bにォ ンパルス（走査信号）が供給されるとともに、各オンノ ルスに対応して、データ信号線 415に、信号電位 ν1 ·ν2 (ともに負極性）が供給される。ここで、第 1の走査信号線に 供給されるオンパルスと第 2の走査信号線に供給されるオンパルスとを、時間的に重 なる部分を有しつつパルス終端をとるタイミングが異なるように設定する。例えば、 2 つのオンパルスは、ノ ルス始端をとるタイミングが同期する一方で、パルス終端をとる タイミングは第 1の走査信号線 416aに供給されるオンパルスが先であるようにする。 例えば、 2つのオンパルスがノ ルス終端をとるタイミングを 1Z2H (—水平期間の半 分)だけずらす。カロえて、データ信号線 415に供給される電位は、各オンノ ルスがパ ルス始端をとるのと同期してあるいはそれ以前に vlとなるとともに、一方のオンパルス (第 1の走査信号線 416aに供給されるオンパルス）が先にパルス終端をとるのと同期 して、あるいはそれ以後に vlから v2に変化するようにしておく。こうすれば、第 1副画 素電極 417aに vlが書き込まれ、第 2副画素電極 417bには、 vlが書き込まれた後に v2が再書き込みされる。さらに、これに続く一水平期間では、次段の第 1の走査信号 線 416c、同第 2の走査信号線 416dに、上記のタイミングでオンパルスが供給される とともに、データ信号線 415に、各オンノルスに対応して信号電位 VI · V2 (ともに正 極性)が供給される (すなわち、第 1の走査信号線 416aに供給されるオンパルスが先 にパルス終端をとるのと同期して、あるいはそれ以後に VIから V2に変化する）。これ により、次段の第 1副画素電極 417cに VIが書き込まれ、同第 2副画素電極 417dに は、 VIが書き込まれた後に V2が再書き込みされる。
[0114] こうすれば、第 2の走査信号線 416bが制御する第 2の TFT412bに接続する第 2の 副画素電極 417bには、 vl (書き込むべき電位と同極性）がー且与えられた状態で再 度書き込むべき電位 v2が与えられることになり、第 2の副画素電極 417bの充電を良 好に行うことができる。特に、ドット反転駆動や Hライン反転駆動のように水平期間ごと にデータ信号線 415に与えられる信号電位の極性が反転する (信号電位の波形鈍り が大き 、)場合や第 2の副画素電極 417bの面積が大き 、（充電に時間がかかる）場 合により効果的である。さらに、図 33の駆動方法では、図 32の駆動方法よりオンパル スの周期が長くなるため、走査信号の駆動周波数を抑制できるという効果もある。
[0115] 上記実施の形態で得られるアクティブマトリクス基板と、アクティブマトリクス基板の 各画素に対応するようにマトリクス状に設けられた赤、緑、青のうちのいずれか 1つの 着色層と、各着色層の間に設けられた遮光性のブラックマトリクス力 なるように形成 されたカラーフィルタ基板を貼り合わせ、液晶を注入 ·封止することで、液晶表示パネ ルが形成される。
[0116] この液晶表示パネルの構成を図 34に示す。同図に示すように、本液晶パネル 80は 、 ノ ックライト光源側力も順に、偏光板 41、ガラス基板 28を含む本アクティブマトリクス 基板 10、配向膜 82、液晶層 43、カラーフィルタ基板 84、および偏光板 85を備える。 カラーフィルタ基板 84は、液晶層 43側から順に、配向膜 85、共通（対向）電極 86、 着色層 87 (ブラックマトリクス 99を含む）、ガラス基板 88を備える。そして、この共通（ 対向）電極 86に液晶分子配向制御用突起（リブ） 86xが設けられている。液晶分子 配向制御用突起 86xは、例えば、感光性榭脂等により形成される。リブ 86xの（基板 面垂直方向から見たときの）平面形状としては、一定の周期でジグザクに屈曲した帯 状 (横 V字形状)等が挙げられる。上記液晶パネルにドライバ (液晶駆動用 LSI)等を 接続し、偏光板やバックライトを装着することで本発明の液晶表示装置が形成される
[0117] 以下に、本液晶表示装置を適用したテレビジョン受信機について説明する。
[0118] 図 16は、テレビジョン受信機用における液晶表示装置 601の回路ブロックである。
液晶表示装置 601は、図 16に示すように、 YZC分離回路 500、ビデオクロマ回路 5 01、 A/Dコンバータ 502、液晶コントローラ 503、液晶ノ ネル 504、バックライト駆動 回路 505、バックライト 506、マイコン 507、階調回路 508を備えた構成となっている。 上記構成の液晶表示装置 601において、まず、テレビ信号の入力映像信号は、 Ύ/ C分離回路 500に入力され、輝度信号と色信号に分離される。輝度信号と色信号は ビデオクロマ回路 501にて光の 3原色である、 R、 G、 Bに変換され、さらに、このアナ ログ RGB信号は AZDコンバータ 502により、デジタル RGB信号に変換され、液晶コ ントローラ 503に入力される。液晶パネル 504では液晶コントローラ 503からの RGB 信号が所定のタイミングで入力されると共に、階調回路 508からの RGBそれぞれの 階調電圧が供給され、画像が表示されることになる。これらの処理を含め、システム 全体の制御はマイコン 507が行うことになる。なお、映像信号として、テレビジョン放 送に基づく映像信号、カメラにより撮像された映像信号、インターネット回線を介して 供給される映像信号など、様々な映像信号に基づ 、て表示可能である。
[0119] なお、本アクティブマトリクス基板は、フィールドシーケンシャル方式の液晶表示装 置に用いることもできる。図 17 (a)に示すフィールドシーケンシャル方式の 1つの画素 は、図 17 (b)に示すカラーフィルタ方式の 3つ画素（R'G.B)に対応し、 1つの画素 に 3原色の 3つの色 (R' G · B)が連続して表示される（ある時刻には 1色のみが表示さ れる)。フィールドシーケンシャル方式の液晶表示装置では、例えば図 8のような駆動 が行われる。すなわち、 1フレームが 3分割（第 1〜第 3のサブフレーム）され、第 1の サブフレームでは Rの映像信号が送られるとともに、ノ ックライトが R (赤）に点灯し、液 晶パネルに Rの信号表示がなされる。同様に、第 2のサブフレームでは Gの映像信号 が送られるとともに、ノ ックライトが G (緑）に点灯し、液晶パネルに Gの信号表示がな される。第 3のサブフレームでは Bの映像信号が送られるとともに、ノ ックライトが B (青 )に点灯し、液晶パネルに Bの信号表示がなされる。
[0120] このフィールドシーケンシャル方式によれば、カラーフィルタを用いた構成（図 19 (b )に示されるように色情報の位置が各色によってずれる）と異なり、各色で色情報の位 置がずれな!/、（図 19 (a)のように画素中央の 1箇所になる） t 、う利点がある。ここで、 図 20にフィールドシーケンシャル方式の液晶表示装置の回路ブロックを示しておく。
[0121] 本液晶表示装置 601は、図 24に示すように、テレビジョン放送を受信して映像信号 を出力するチューナ部 600と接続することにより、チューナ部 600から出力された映 像信号に基づいて映像 (画像)表示を行うことが可能になる。この場合、液晶表示装 置 601とチューナ咅 600とでテレビジョン受像機 602となる。
[0122] 液晶表示装置 601を用いてテレビジョン受信機 602を構成するには、例えば、図 2 5に示すように、液晶表示装置 601を第 1筐体 801と第 2筐体 806とで包み込むよう にして挟持した構成となっている。第 1筐体 801は、液晶表示装置 601で表示される 映像を透過させる開口部 801aが形成されている。また、第 2筐体 806は、液晶表示 装置 601の背面側を覆うものであり、該液晶表示装置 601を操作するための操作用 回路 805が設けられるとともに、下方に支持用部材 808が取り付けられている。
[0123] なお、本発明は液晶表示装置に限定されるものではなぐ例えば、カラーフィルタ 基板と、カラーフィルタ基板と対向するように本発明のアクティブマトリクス基板を配置 し、それら基板と基板との間に有機 EL層を配置することで有機 ELパネルとし、パネ ルの外部引き出し端子にドライバ等を接続することにより有機 EL表示装置を構成す ることも可能である。また、液晶表示装置や有機 EL表示装置以外であっても、ァクテ イブマトリクス基板で構成される表示装置であれば、本発明は適用可能である。 産業上の利用可能性
[0124] 本発明のアクティブマトリクス基板は、例えば液晶テレビに好適である。

Claims

請求の範囲
[1] 複数の画素を備え、
各画素内に、第 1の輝度領域と、該第 1の輝度領域を取り囲むとともに第 1の輝度 領域より輝度の低い第 2の輝度領域とを形成することができることを特徴とする表示 装置。
[2] 各画素は、第 1および第 2のスイッチング素子と、該第 1のスイッチング素子に接続 する第 1の副画素電極と、上記第 2のスイッチング素子に接続し、第 1の副画素電極 を取り囲む第 2の副画素電極と、を備えていることを特徴とする請求項 1記載の表示 装置。
[3] 上記第 1および第 2の輝度領域は、ともに同一点を重心とする形状であることを特徴 とする請求項 1記載の表示装置。
[4] 上記第 1の輝度領域と第 2の輝度領域との間に、最低輝度領域が形成されているこ とを特徴とする請求項 1記載の表示装置。
[5] 上記第 1の輝度領域と第 2の輝度領域とが隣接していることを特徴とする請求項 1 記載の表示装置。
[6] アクティブマトリクス基板とカラーフィルタ基板とを備え、上記最低輝度領域は、カラ 一フィルタ基板に設けられたブラックマトリクス、およびアクティブマトリクス基板に設け られた遮光体の少なくとも一方によって形成されることを特徴とする請求項 4記載の 表示装置。
[7] 第 1および第 2のスイッチング素子は同一のデータ信号線に接続することを特徴と する請求項 2記載の表示装置。
[8] 第 1および第 2のスイッチング素子は同一の走査信号線に接続していることを特徴 とする請求項 7記載の表示装置。
[9] 上記第 1の副画素電極と容量を形成する第 1の保持容量配線と、上記第 2の副画 素電極と容量を形成する第 2の保持容量配線とを備え、
この第 1および第 2の保持容量配線の電位それぞれを個別に制御することが可能 であることを特徴とする請求項 8記載の表示装置。
[10] 上記第 1および第 2の保持容量配線は、それぞれの電位波形の位相が互いに 180 度ずれるように電位制御されることを特徴とする請求項 9記載の表示装置。
[11] 上記第 1の保持容量配線が、上記各スイッチング素子がオフされた後に電位が上 昇してその状態が次フレームで上記各スイッチング素子がオフされるまで続くように 電位制御されるとともに、上記第 2の保持容量配線が、上記各スイッチング素子がォ フされた後に電位が下降してその状態が次フレームで上記各スイッチング素子がォ フされるまで続くように電位制御される力、あるいは、
上記第 1の保持容量配線が、上記各スイッチング素子がオフされた後に電位が下 降してその状態が次フレームで上記各スイッチング素子がオフされるまで続くように 電位制御されるとともに、上記第 2の保持容量配線が、上記各スイッチング素子がォ フされた後に電位が上昇してその状態が次フレームで上記各スイッチング素子がォ フされるまで続くように電位制御されることを特徴とする請求項 9に記載の表示装置。
[12] 第 1および第 2のスイッチング素子はそれぞれ、第 1および第 2の走査信号線に接 続して 、ることを特徴とする請求項 2記載の表示装置。
[13] 第 1の走査信号線に供給されるオンパルスと第 2の走査信号線に供給されるオンパ ルスとが時間的に重ならないことを特徴とする請求項 12記載の表示装置。
[14] 第 1の走査信号線に供給されるオンパルスと第 2の走査信号線に供給されるオンパ ルスとは、時間的に重なる部分を有しつつパルス終端をとるタイミングが異なることを 特徴とする請求項 12記載の表示装置。
[15] 第 1の走査信号線に供給されるオンパルスと第 2の走査信号線に供給されるオンパ ルスとは、パルス始端をとるタイミングが同期し、パルス終端をとるタイミングは第 1の 走査信号線に供給されるオンパルスが先であることを特徴とする請求項 14記載の表 示装置。
[16] 上記データ信号線に供給される電位が、一方のオンパルスが先にパルス終端をと るのと同期して、あるいはそれ以後に変化することを特徴とする請求項 13または 14 記載の表示装置。
[17] 同一のデータ信号線に供給される電位の極性が、一水平期間ごとに反転すること を特徴とする請求項 7記載の表示装置。
[18] 第 1および第 2のスイッチング素子はそれぞれ、互いに独立した第 1および第 2のデ ータ信号線に接続することを特徴とする請求項 2記載の表示装置。
[19] 第 1および第 2のデータ信号線に異なる信号電位を供給することによって上記第 1 の輝度領域および第 2の輝度領域を形成することを特徴とする請求項 18記載の表示 装置。
[20] 複数の画素領域を備え、各画素領域に、第 1および第 2のスイッチング素子と、該 第 1のスイッチング素子に接続する第 1の副画素電極と、上記第 2のスイッチング素子 に接続し、第 1の副画素電極を取り囲む第 2の副画素電極と、が設けられていること を特徴とするアクティブマトリクス基板。
[21] 上記第 1および第 2のスイッチング素子が同一の走査信号線に接続されていること を特徴とする請求項 20記載のアクティブマトリクス基板。
[22] 各画素領域に 1本のデータ信号線が配されるともに該データ信号線に上記第 1お よび第 2のスイッチング素子が接続され、かつ、
上記第 1の副画素電極と容量を形成する第 1の保持容量配線と、上記第 2の副画 素電極と容量を形成する第 2の保持容量配線とが設けられていることを特徴とする請 求項 20記載のアクティブマトリクス基板。
[23] 各画素領域に互いに独立した第 1および第 2のデータ信号線が配され、この第 1の データ信号線に上記第 1のスイッチング素子が接続されるとともに第 2のデータ信号 線に上記第 2のスイッチング素子が接続されていることを特徴とする請求項 20記載の アクティブマトリクス基板。
[24] 第 1および第 2の副画素電極の境界部分に重畳するように遮光体が形成されてい ることを特徴とする請求項 20に記載のアクティブマトリクス基板。
[25] 上記第 1あるいは第 2のスイッチング素子から引き出された配線の一部力 第 1およ び第 2の副画素電極の境界部分と重畳していることを特徴とする請求項 20に記載の アクティブマトリクス基板。
[26] 上記走査信号線の一部が、第 1および第 2の副画素電極の境界部分と重畳してい ることを特徴とする請求項 21に記載のアクティブマトリクス基板。
[27] 上記第 1の保持容量配線の一部が、第 1および第 2の副画素電極の境界部分と重 畳していることを特徴とする請求項 22に記載のアクティブマトリクス基板。
[28] 上記境界部分と重畳するように、上記走査信号線が画素中段において額縁状に引 き回されていることを特徴とする請求項 26に記載のアクティブマトリクス基板。
[29] 上記境界部分と重畳するように、上記第 1の保持容量配線が画素中段において額 縁状に引き回されていることを特徴とする請求項 27に記載のアクティブマトリクス基板
[30] 上記第 1の保持容量配線の電位が上昇するのと、第 2の保持容量配線の電位が下 降するのとが同期している力 あるいは、上記第 1の保持容量配線の電位が下降する のと、第 2の保持容量配線の電位が上昇するのとが同期していることを特徴とする請 求項 11に記載の表示装置。
[31] 上記第 1の保持容量配線の電位が上昇するのと、第 2の保持容量配線の電位が下 降するのとがー水平期間ずれている力、あるいは、上記第 1の保持容量配線の電位 が下降するのと、第 2の保持容量配線の電位が上昇するのとがー水平期間ずれてい ることを特徴とする請求項 11に記載の表示装置。
[32] 請求項 20記載のアクティブマトリクス基板を備えることを特徴とする表示装置。
[33] 請求項 20記載のアクティブマトリクス基板と、時分割で複数色を発するバックライトと を備え、フィールドシーケンシャル表示を行うことを特徴とする表示装置。
[34] 請求項 1、 32、 33のいずれ力 1項に記載の表示装置を備えることを特徴とする液晶 表示装置。
[35] 請求項 1、 32、 33のいずれか 1項に記載の表示装置と、テレビジョン放送を受信す るチューナ部とを備えることを特徴とするテレビジョン受像機。
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