WO2010146756A1 - フリップフロップ、シフトレジスタ、表示駆動回路、表示装置、表示パネル - Google Patents

フリップフロップ、シフトレジスタ、表示駆動回路、表示装置、表示パネル Download PDF

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terminal
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input
transistor
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村上祐一郎
古田成
佐々木寧
横山真
山口尚宏
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シャープ株式会社
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Definitions

  • the present invention relates to flip-flops and various display drivers.
  • FIG. 75A shows a configuration of a conventional flip-flop used for a gate driver of a liquid crystal display device.
  • the conventional flip-flop (FF) 900 includes five P-channel transistors (p100, p101, p102, p103, and p104) and five N-channel transistors (n100, n101, n102, n103, and n104).
  • SB set bar
  • R reset
  • Q output
  • QB inverted output
  • INITB initial bar
  • the signal input to the SB terminal is the SB (set bar) signal
  • the signal input to the R terminal is the R (reset) signal
  • the signal input to the INITB terminal is the INITB (initial bar) signal
  • Q A signal output from the terminal is referred to as a Q (output) signal
  • a signal output from the QB terminal is referred to as a QB (inverted output) signal.
  • VDD high potential side power supply
  • VSS low potential side power supply
  • the source of p100 is connected to VDD (high potential side power supply), the drain of p100, the drain of n100, the drain of p102, the drain of n102, the gate of p104, the gate of n104, and the Q terminal are connected.
  • the source of n101 and the drain of n101 are connected, and the source of n101 is connected to VSS (low potential side power supply).
  • the source of p101 is connected to VDD
  • the drain of p101 and the source of p102 are connected
  • the source of n102 and the drain of n103 are connected
  • the source of n103 is connected to VSS
  • the source of p104 is connected to VDD.
  • the drains of p104 and n104 are connected, and the source of n104 is connected to VSS. Further, the gate of p101, the gate of n100, and the R terminal are connected, the gate of p100, the gate of n101, the gate of n103, and the SB terminal are connected, the source of p103 is connected to VDD, and the gate of p103 is INITB. The gate of p102, the gate of n102, the drain of p103, and the QB terminal are connected to the terminal.
  • p100 forms a set circuit SC
  • n100 forms a reset circuit RC
  • n101 forms a priority determination circuit PDC
  • p103 forms an initialization circuit IC
  • each of p101 and n103 is a latch release circuit LRC.
  • P102, n102, p104, and n104 constitute a latch circuit LC.
  • FIG. 75B is a timing chart showing the operation of the FF 900
  • FIG. 75C is a truth table of the FF 900.
  • n103 is turned on, and both p101 and n103 (latch release circuit LRC) are turned on. Therefore, an inverter composed of p102 and n102 and a latch circuit composed of an inverter composed of p104 and n104 (Latch circuit LC is turned ON).
  • p100 set circuit SC
  • n100 reset circuit RC
  • n100 reset circuit RC
  • n101 priority determination circuit PDC
  • the Q terminal is connected to VSS.
  • p101 latch determination circuit
  • n104 When the Q signal is low, n104 is off and p104 is on, so that the QB terminal is connected to VDD and the QB signal is high.
  • the QB signal When the QB signal is High and the SB signal is High, both n102 and n103 (latch release circuit LRC) are ON and p102 is OFF, so that the Q terminal is connected to VSS via n102 and n103.
  • the SB signal is High and the R signal is Low
  • both p101 and n103 latch release circuit LRC
  • the latch circuit LC is turned on. Therefore, the state before the R signal is changed is maintained, and the state of t3 (the Q signal is Low and the QB signal is High) is maintained even at t4.
  • the output (Q signal) of the flip-flop can be forcibly determined by activating the INITB signal.
  • the p103 is turned on, the QB terminal and VDD are connected, and the QB signal becomes High.
  • the QB signal is High, n102 is turned on.
  • n101 (priority decision circuit) decides which one is given priority when the SB signal and the R signal become active at the same time.
  • the circuit area of the conventional flip-flop is large, and miniaturization of devices (shift registers and various display drivers) using the flip-flop has been prevented.
  • the present invention aims to reduce the size of flip-flops, shift registers, or various display drivers.
  • the flip-flop of the present invention includes a first CMOS circuit in which gate terminals and drain terminals of a P-channel first transistor and an N-channel second transistor are connected to each other, a P-channel third transistor, and an N-channel fourth transistor.
  • a second CMOS circuit in which the gate terminals and the drain terminals are connected to each other, a plurality of input terminals, and a first output terminal and a second output terminal, and a first CMOS circuit gate side, a second CMOS circuit drain side, and a first CMOS terminal.
  • a flip-flop in which the gate side of the second CMOS circuit, the drain side of the first CMOS circuit, and the second output terminal are connected to each other, and the gate terminal and the source terminal are respectively connected to separate input terminals.
  • An input transistor to be connected is provided.
  • the drain terminal of the input transistor is connected to the first output terminal directly or via a relay transistor.
  • the output side of the two conductive electrodes of the transistor (P channel or N channel) is referred to as a drain terminal. According to the above configuration, even when the priority determination circuit required in the past is not provided, when the signals input to the separate input terminals become active at the same time, one of them can be prioritized and output. . Thereby, miniaturization of the flip-flop is realized.
  • flip-flops, shift registers, and display drive circuits can be reduced in size.
  • FIG. 3 is a circuit diagram (a), a timing chart (b), and a truth table (c) for explaining the flip-flop according to the first embodiment
  • FIG. 5 is a circuit diagram (a), a timing chart (b), and a truth table (c) for explaining another flip-flop according to the first embodiment
  • FIG. 4 is a circuit diagram (a), a timing chart (b), and a truth table (c) for explaining a flip-flop according to a second embodiment
  • FIG. 10 is a circuit diagram (a), a timing chart (b), and a truth table (c) for explaining another flip-flop according to the second embodiment
  • FIG. 7 is a circuit diagram (a), a timing chart (b), and a truth table (c) for explaining a flip-flop according to a third embodiment
  • FIG. 10 is a circuit diagram (a), a timing chart (b), and a truth table (c) for explaining another flip-flop according to the third embodiment.
  • FIG. 10 is a circuit diagram (a), a timing chart (b), and a truth table (c) illustrating still another flip-flop according to the second embodiment.
  • FIG. 10 is a circuit diagram (a), a timing chart (b), and a truth table (c) illustrating still another flip-flop according to the second embodiment.
  • FIG. 10 is a circuit diagram (a), a timing chart (b), and a truth table (c) illustrating still another flip-flop according to the second embodiment.
  • FIG. 10 is a circuit diagram (a), a timing chart (b), and a truth table (c) for explaining still another flip-flop according to the third embodiment.
  • FIG. 10 is a circuit diagram (a), a timing chart (b), and a truth table (c) for explaining still another flip-flop according to the third embodiment.
  • FIG. 10 is a circuit diagram (a) and a truth table (b) for explaining still another flip-flop according to the second embodiment.
  • FIG. 10 is a circuit diagram (a) and a truth table (b) for explaining still another flip-flop according to the second embodiment.
  • FIG. 10 is a circuit diagram (a) and a truth table (b) for explaining still another flip-flop according to the third embodiment.
  • FIG. 10 is a circuit diagram (a) and a truth table (b) for explaining still another flip-flop according to the third embodiment.
  • FIG. 10 is a circuit diagram (a) and a truth table (b) for explaining still another flip-flop according to the third embodiment.
  • FIG. 10 is a circuit diagram (a) and a truth table (b) for explaining still another flip-flop according to the second embodiment.
  • FIG. 10 is a circuit diagram (a) and a truth table (b) for explaining still another flip-flop according to the second embodiment.
  • FIG. 10 is a circuit diagram (a) and a truth table (b) for explaining still another flip-flop according to the third embodiment.
  • FIG. 10 is a circuit diagram (a) and a truth table (b) for explaining still another flip-flop according to the third embodiment.
  • FIG. 6 is a circuit diagram (a) and a truth table (b) for explaining still another flip-flop according to the first embodiment;
  • FIG. 6 is a circuit diagram (a) and a truth table (b) for explaining still another flip-flop according to the first embodiment;
  • FIG. 6 is a circuit diagram (a) and a truth table
  • FIG. 6 is a circuit diagram (a) and a truth table (b) for explaining still another flip-flop according to the first embodiment
  • FIG. 6 is a circuit diagram (a) and a truth table (b) for explaining still another flip-flop according to the first embodiment
  • FIG. 10 is a circuit diagram (a) and a truth table (b) for explaining still another flip-flop according to the second embodiment.
  • FIG. 10 is a circuit diagram (a) and a truth table (b) for explaining still another flip-flop according to the third embodiment.
  • FIG. 6 is a circuit diagram (a) and a truth table (b) for explaining still another flip-flop according to the first embodiment
  • FIG. 6 is a circuit diagram (a) and a truth table (b) for explaining still another flip-flop according to the first embodiment;
  • FIG. 6 is a circuit diagram (a) and a truth table (b) for explaining still another flip-flop according to the first embodiment;
  • FIG. 6 is a circuit diagram (a) and a truth table (b)
  • FIG. 6 is a circuit diagram (a) and a truth table (b) for explaining still another flip-flop according to the first embodiment;
  • FIG. 6 is a circuit diagram (a) and a truth table (b) for explaining still another flip-flop according to the first embodiment;
  • It is a schematic diagram which shows the structure of this display apparatus.
  • FIG. 29 is a circuit diagram showing each stage of the shift register of the display device shown in FIG. 28.
  • FIG. 29 is a timing chart showing how to drive the display device of FIG. 28.
  • It is a schematic diagram which shows the other structure of this display apparatus.
  • FIG. 33 is a circuit diagram showing each stage of the shift register of the display device shown in FIG. 32.
  • FIG. 33 is a timing chart showing how to drive the display device of FIG. It is a schematic diagram which shows other structure of this display apparatus. It is a schematic diagram which shows other structure of this display apparatus. It is a schematic diagram which shows other structure of this display apparatus. It is a schematic diagram which shows other structure of this display apparatus.
  • FIG. 38 is a circuit diagram showing each stage of the shift register of the display device shown in FIG. 37.
  • FIG. 38 is a circuit diagram showing a D latch circuit of a G-CS driver of the display device shown in FIG. 37. 38 is a timing chart showing a method for driving the display device in FIG. 37. 38 is a timing chart showing a method for driving the display device in FIG. 37. It is a schematic diagram which shows other structure of this display apparatus.
  • FIG. 38 is a circuit diagram showing each stage of the shift register of the display device shown in FIG. 37.
  • FIG. 38 is a circuit diagram showing a D latch circuit of a G-CS driver of the display device shown in FIG. 37. 38
  • FIG. 43 is a circuit diagram showing each stage of the shift register of the display device shown in FIG. 42.
  • 43 is a timing chart showing a method for driving the display device of FIG. 43 is a timing chart showing a method for driving the display device of FIG. It is a schematic diagram which shows other structure of this display apparatus.
  • 47 is a timing chart showing how to drive the display device of FIG. 47 is a timing chart showing how to drive the display device of FIG.
  • FIG. 44 is a circuit diagram showing a modification of FIG. 43. 45 is a timing chart showing a modification of FIGS. It is a schematic diagram which shows other structure of this display apparatus.
  • FIG. 52 is a circuit diagram showing each stage of the shift register of the display device shown in FIG. 51.
  • FIG. 52 is a circuit diagram showing each stage of the shift register of the display device shown in FIG. 51.
  • FIG. 52 is a timing chart showing how to drive the display device of FIG. 51.
  • FIG. FIG. 52 is a circuit diagram showing a NAND circuit in the shift register of the display device shown in FIG. 51. It is a schematic diagram which shows other structure of this display apparatus.
  • 56 is a timing chart showing a method for driving the display device of FIG. 55.
  • 56 is a timing chart showing a method for driving the display device of FIG. 55.
  • FIG. 59 is a timing chart showing how to drive the display device of FIG. 58.
  • FIG. FIG. 59 is a timing chart showing how to drive the display device of FIG. 58.
  • FIG. 62 is a circuit diagram showing each stage of the shift register of the display device shown in FIG. 61. 62 is a timing chart showing how to drive the display device of FIG. 61. It is a schematic diagram which shows other structure of this display apparatus.
  • FIG. 65 is a circuit diagram showing each stage of the shift register of the display device shown in FIG. 64. It is a schematic diagram which shows other structure of this display apparatus. It is a schematic diagram which shows other structure of this display apparatus. It is a schematic diagram which shows other structure of this display apparatus. It is a schematic diagram which shows other structure of this display apparatus.
  • FIG. 69 is a circuit diagram showing each stage of a shift register of the display device shown in FIG. 68.
  • a set signal (S signal or SB signal) is input to a set terminal (S terminal or SB terminal) of a set-reset type flip-flop (hereinafter abbreviated as FF as appropriate), and a reset terminal (R Terminal (RB terminal) receives a reset signal (R signal or RB signal), and initialization terminal (INIT terminal or INITB terminal) receives an initialization signal (INIT signal or INITB signal)
  • FF set-reset type flip-flop
  • VDD high potential side power supply
  • VSS low potential side power supply
  • S signal set signal
  • R signal reset signal
  • INIT signal initial signal
  • Q signal output signal
  • SB signal set bar signal
  • RB signal reset bar
  • INITB INITB signal
  • QB signal inverted output signal
  • FIG. 1A is a circuit diagram illustrating a configuration of the flip-flop according to the first embodiment.
  • the FF 101 includes a P-channel transistor p1 and an N-channel transistor n1 that constitute a CMOS circuit, a P-channel transistor p2 and an N-channel transistor n2 that constitute a CMOS circuit, an SB terminal, an RB terminal, A Q terminal, a QB terminal, and an INIT terminal; the gate of p1, the gate of n1, the drain of p2, the drain of n2, and the Q terminal are connected; and the drain of p1, the drain of n1, and the gate of p2
  • the gate of n2 and the QB terminal are connected, the source of p1 is connected to the SB terminal, the source of p2 is connected to the RB terminal, the source of n1 is connected to the INIT terminal, and the source of n2 is VSS (low potential side) Power source).
  • FIG. 1B is a timing chart showing the operation of the FF 101 (when the INIT signal is inactive)
  • FIG. 1C is a truth table of the FF 101 (when the INIT signal is inactive).
  • the potential of the QB terminal becomes close to Vss p2 is turned on while n2 is turned off (when the threshold value of n2 is equal to or higher than Vth, n2 is completely turned off).
  • the SB signal is High and the RB signal is High
  • the INIT signal is Low (Vss) except during initialization, so the latch circuit LC is turned on. Therefore, the state before the change of the SB signal is held, and the state of t1 (the Q signal is High and the QB signal is Low) is held even at t2.
  • the SB signal is High and the RB signal is High
  • the INIT signal is Low (Vss) except during initialization, so the latch circuit LC is turned on. Therefore, the state before the RB signal is changed is maintained, and the state of t3 (the Q signal is Low and the QB signal is High) is maintained even at t4.
  • p1, n1, p2, and n2 (two CMOSs) constitute a latch circuit
  • the source of p1 is connected to the SB terminal
  • the source of p2 is connected to the RB terminal
  • n1 By connecting the source to the INIT terminal, the set, latch, reset, and initialization operations are eliminated while eliminating the set circuit, the reset circuit, the latch release circuit, and the initialization circuit that are conventionally required (see FIG. 70). Is realized.
  • n1 in FIG. 1A may be connected to VSS, and configured as FF 105 in FIG. 21A.
  • the truth table of the FF 105 is as shown in FIG.
  • FIG. 2A is a circuit diagram showing a configuration of an FF 102 which is a modification of FIG.
  • the FF 102 includes a P-channel transistor p3 and an N-channel transistor n3 that constitute a CMOS circuit, a P-channel transistor p4 and an N-channel transistor n4 that constitute a CMOS circuit, an S terminal, Terminal, Q terminal / QB terminal, and INITB terminal, the gate of p3, the gate of n3, the drain of p4, the drain of n4, and the Q terminal are connected, the drain of p3, the drain of n3, and the gate of p4 N4 and the QB terminal are connected, the source of n4 is connected to the S terminal, the source of n3 is connected to the R terminal, the source of p4 is connected to the INITB terminal, and the source of p3 is VDD (high potential) Side power supply).
  • p3, n3, p4 and n4 constitute the latch circuit LC
  • FIG. 2B is a timing chart showing the operation of the FF 102 (when the INITB signal is inactive), and FIG. 2C is a truth table of the FF 102 (when the INITB signal is inactive).
  • the Q signal of the FF 102 is held during a period in which the S signal is Low (inactive) and the R signal is Low (inactive), and the S signal is Low (inactive).
  • the R signal is High (active), the S signal is High (active), and the R signal is Low (inactive).
  • the S signal is High (active) and the S signal is High (active). It becomes indefinite during the period when the R signal is High (active).
  • FIG. 19A is a circuit diagram showing another configuration of the flip-flop according to the first embodiment.
  • the FF 103 includes a P channel transistor P1 and an N channel transistor N1 constituting a CMOS circuit, a P channel transistor P2 and an N channel transistor N2 constituting a CMOS circuit, an SB terminal, an R terminal, An INITB terminal, a Q terminal and a QB terminal; the gate of P1, the gate of N1, the drain of P2, the drain of N2, and the Q terminal are connected; and the drain of P1, the drain of N1, and the gate of P2 N2 is connected to the gate, the SB terminal is connected to the source of P1, the R terminal is connected to the source of N1, the INITB terminal is connected to the source of P2, and the source of N2 is connected to VSS. is there.
  • P1, N1, P2, and N2 form a latch circuit LC.
  • FIG. 19B is a truth table of the FF 103 (when the INITB signal is inactive).
  • the Q signal of the FF 103 is low (inactive) during the period when the SB signal is high (inactive) and the R signal is high (active), and the SB signal is high (inactive).
  • the R signal is held during the Low (inactive) period, the SB signal is Low (active) and the R signal is High (active), the SB signal is Low (active), and the R signal is Low (inactive).
  • FIG. 20A is a circuit diagram showing a configuration of an FF 104 which is a modification of FIG. 19A.
  • the FF 104 includes a P-channel transistor P3 and an N-channel transistor N3 that constitute a CMOS circuit, a P-channel transistor P4 and an N-channel transistor N4 that constitute a CMOS circuit, an S terminal, an RB terminal, An INIT terminal, a Q terminal and a QB terminal; the gate of P3, the gate of N3, the drain of P4, the drain of N4, and the Q terminal are connected; and the drain of P3, the drain of N3, and the gate of P4
  • the gate of N4 is connected, the S terminal is connected to the source of N4, the RB terminal is connected to the P4 source, the INIT terminal is connected to the source of N3, and the source of P3 is connected to VDD.
  • P3, N3, P4 and N4 form a latch circuit LC.
  • FIG. 20B is a truth table of the FF 104 (when the INITB signal is inactive). As shown in FIG. 20B, the Q signal of the FF 104 is high (active) while the S signal is High (active) and the RB signal is High (inactive), the S signal is High (active), and the RB signal. Is indefinite during Low (active), S signal is Low (inactive) and RB signal is held during High (inactive), S signal is Low (inactive) and RB signal is Low (active) It becomes Low (inactive) during the period.
  • FIG. 3A is a circuit diagram showing a configuration of the flip-flop according to the second embodiment.
  • the FF 201 includes a P-channel transistor p6 and an N-channel transistor n5 that constitute a CMOS circuit, a P-channel transistor p8 and an N-channel transistor n7 that constitute a CMOS circuit, and P-channel transistors p5 and p7.
  • p6, n5, p8 and n7 constitute a latch circuit LC
  • p5 functions as a set transistor ST
  • p7 functions as a reset transistor RT
  • n6 and n8 function as a latch release transistor (release transistor) LRT.
  • FIG. 3B is a timing chart showing the operation of the FF 201 (when the INITB signal is inactive), and FIG. 3C is a truth table of the FF 201 (when the INITB signal is inactive).
  • the Q signal of the FF 201 is low (inactive) while the SB signal is low (active) and the RB signal is low (active), and the SB signal is low (active).
  • the RB signal is High (inactive)
  • the SB signal is High (inactive) and the RB signal is Low (active)
  • the SB signal is High (inactive).
  • the RB signal is in the holding state during the High (inactive) period.
  • Vdd of the RB terminal is output to the Q terminal, n7 is turned ON, and Vss (Low) is output to the QB terminal.
  • the SB signal becomes High
  • p5 is turned off and n6 is turned on
  • the state of t1 is maintained.
  • the RB signal becomes Low
  • p7 is turned on and Vdd (High) is outputted to the QB terminal
  • n5 is turned on and Vss is outputted to the Q terminal.
  • both the SB signal and the RB signal are low (active)
  • p7 is turned on, Vdd (High) is output to the QB terminal, and Vss + Vth (p5 threshold voltage via p5) to the Q terminal.
  • both the SB signal and the RB signal are inactive during the period when the INITB signal is active, the Q signal and the QB signal of the FF 201 become inactive.
  • both the SB signal and the RB signal are in the Low (active) state (State A), and both the SB signal and the RB signal are in the High (inactive) state (State X)
  • state A p7 is ON and p6 is OFF, Vdd (High) is output to the QB terminal, and Vss is output to the Q terminal.
  • state X p6 remains OFF. The output of the terminal and the QB terminal does not change from the state A.
  • both the SB signal and the RB signal are High (inactive).
  • state X in state B, p7 and n5 are turned ON, Vdd (High) is output to the QB terminal, and Vss (Low) is output to the Q terminal, but in state X, p6 is OFF Therefore, the outputs of the Q terminal and the QB terminal are the same as in the state B.
  • the SB signal is low (active) and the RB signal is high (inactive) (state C), so that both the SB signal and the RB signal are high (inactive).
  • state X in the state C, the outputs of the Q terminal and the QB terminal are indefinite, but in the state X, when p6 is turned on immediately before the state X is changed, the Q terminal is turned on. Instantaneously becomes Vss + Vth (threshold voltage of p6), so that p8 is turned on and Vdd (High) is output to the QB terminal.
  • the Q terminal becomes Vss (Low).
  • p6, n5, p8, and n7 (two CMOSs) constitute a latch circuit
  • the RB terminal serves as the gate of p7 that functions as the reset transistor RT and the source of p5 that functions as the set transistor ST.
  • the prioritized decision circuit and initialization circuit which have been required in the past (see FIG. 70) are eliminated, and the set, latch, reset, SB signal and RB
  • the RB signal (reset) is given priority, and the output QB is inactive.
  • the source of p6 in FIG. 3A may be connected to VDD and configured as FF209 in FIG.
  • the truth table of the FF 209 is as shown in FIG.
  • FIG. 4A is a circuit diagram showing a configuration of an FF 202 which is a modification of FIG.
  • the FF 202 includes a P-channel transistor p10 and an N-channel transistor n10 that constitute a CMOS circuit, a P-channel transistor p12 and an N-channel transistor n12 that constitute a CMOS circuit, P-channel transistors p9 and p11, N-channel transistors n9, n12, S terminal, R terminal, INIT terminal, Q terminal, QB terminal, p10 gate, n10 gate, p12 drain, n12 drain, n9 drain, and QB
  • the terminal is connected, the drain of p10, the drain of n10, the drain of n10, the gate of p12, the gate of n12, the drain of n11, and the Q terminal are connected, and the source of p10 and the drain of p9 are connected.
  • the source of p12 and the drain of p11 The S terminal is connected to the gate of n9 and the gate of p11, the R terminal is connected to the source of n9, the gate of p9 and the gate of n11, the INIT terminal is connected to the source of n12, and p9 and p11 Is connected to VDD, and the sources of n10 and n11 are connected to VSS.
  • p10, n10, p12 and n12 constitute a latch circuit LC
  • n11 functions as a reset transistor RT
  • p9 and p11 function as a latch release transistor LRT.
  • FIG. 4B is a timing chart showing the operation of the FF 202 (when the INIT signal is inactive)
  • FIG. 4C is a truth table of the FF 202 (when the INIT signal is inactive).
  • the Q signal of the FF 202 is in a holding state during a period in which the S signal is Low (inactive) and the R signal is Low (inactive), and the S signal is Low (inactive).
  • the R signal is High (active), the S signal is High (active), and the R signal is Low (inactive).
  • the S signal is High (active) and the S signal is High (active). It becomes Low (inactive) while the R signal is High (active).
  • FIG. 7A is a circuit diagram showing another configuration of the flip-flop according to the second embodiment.
  • the FF 203 includes a P-channel transistor p22 and an N-channel transistor n21 that constitute a CMOS circuit, a P-channel transistor p23 and an N-channel transistor n22 that constitute a CMOS circuit, a P-channel transistor p21, and an SB terminal.
  • the RB terminal, the INIT terminal, and the Q terminal and the QB terminal, the gate of p22, the gate of n21, the drain of p23, the drain of n22, the drain of p21, and the Q terminal are connected to each other.
  • the drain, the drain of n21, the gate of p23, the gate of n22, and the QB terminal are connected, the SB terminal is connected to the gate of p21, the RB terminal is connected to the source of p21 and the source of p23, and the INIT terminal is n21 N22 source to VSS Is a configuration that has been continued.
  • p22, n21, p23 and n22 form a latch circuit LC, and p21 functions as a set transistor ST.
  • FIG. 7B is a timing chart showing the operation of the FF 203 (when the INIT signal is inactive)
  • FIG. 7C is a truth table of the FF 203 (when the INIT signal is inactive).
  • the Q signal of the FF 203 is low (inactive) while the SB signal is low (active) and the RB signal is low (active), and the SB signal is low (active).
  • the RB signal is High (inactive)
  • the SB signal is High (inactive) and the RB signal is Low (active)
  • the SB signal is High (inactive).
  • the RB signal is in the holding state during the High (inactive) period.
  • Vdd (High) of the RB terminal is output to the Q terminal, n21 is turned ON, and Vss (Low) is output to the QB terminal.
  • the SB signal becomes High and p21 is turned off, the state of t1 is maintained.
  • Vss + Vth is once output to the Q terminal via p23, and thereby p22 is turned ON and Vdd (High) is output to the QB terminal.
  • the QB terminal becomes Vdd, n22 is turned ON and Vss is output to the Q terminal.
  • Vss + Vth is once output to the Q terminal via p21, whereby p22 is turned ON and Vdd (High) is output to the QB terminal.
  • p22 is turned ON and Vdd (High) is output to the QB terminal.
  • n22 is turned ON and Vss is output to the Q terminal.
  • p22, n21, p23, and n22 constitute a latch circuit
  • the RB terminal is connected to the source of p21 and the source of p23 that function as the set transistor ST, and
  • the reset circuit, latch release circuit, priority determination circuit and initialization circuit which are conventionally required (see FIG. 70)
  • the RB signal becomes active at the same time.
  • the SB signal and the RB signal are simultaneously active, the RB signal (reset) is given priority, and the outputs Q and QB are inactive.
  • FIG. 8A is a circuit diagram showing a configuration of an FF 204 which is a modification of FIG. 7A.
  • the FF 204 includes a P-channel transistor p24 and an N-channel transistor n24 that constitute a CMOS circuit, a P-channel transistor p25 and an N-channel transistor n25 that constitute a CMOS circuit, an N-channel transistor n23, and an S terminal.
  • the drain, the drain of n24, the gate of p25, the gate of n25, and the Q terminal are connected, the S terminal is connected to the gate of n23, the R terminal is connected to the source of n23 and the source of n25, and the INITB terminal is p24 Connected to source, source of p25 connected to VDD A configuration in which the source of n24 is connected to VSS.
  • p24, n24, p25 and n25 form a latch circuit LC, and n23 functions as a set transistor ST.
  • FIG. 8B is a timing chart showing the operation of the FF 204 (when the INITB signal is inactive), and FIG. 8C is a truth table of the FF 204 (when the INITB signal is inactive).
  • the Q signal of the FF 204 is held during the period when the S signal is Low (inactive) and the R signal is Low (inactive), and the S signal is Low (inactive).
  • the R signal is High (active), the S signal is High (active), and the R signal is Low (inactive).
  • the S signal is High (active) and the S signal is High (active). It becomes Low (inactive) while the R signal is High (active).
  • FIG. 11A is a circuit diagram showing still another configuration of the flip-flop according to the second embodiment.
  • the FF 205 includes a P-channel transistor p32 and an N-channel transistor n31 constituting a CMOS circuit, a P-channel transistor p34 and an N-channel transistor n32 constituting a CMOS circuit, P-channel transistors p31 and p33, An SB terminal, an RB terminal, an INITB terminal, a Q terminal and a QB terminal, and a gate of p32, a gate of n31, a drain of p34, a drain of n32, a drain of p33, and a QB terminal are connected;
  • the drain of p32, the drain of n31, the gate of p34, the gate of n32, the drain of p31, and the Q terminal are connected, the SB terminal is connected to the gate of p31, and the RB terminal is connected to the source of p31 and the gate of p33
  • INITB terminal connected to p32 source Is the source of the p33 and p34 is connected to VDD, a structure in which the source of n31 and n32 are connected to VSS.
  • p32, n31, p34 and n32 constitute a latch circuit LC
  • p31 functions as a set transistor ST
  • p33 functions as a reset transistor RT.
  • FIG. 11B is a truth table of the FF 205 (when the INIT signal is inactive).
  • the Q signal of the FF 205 is low (inactive) during the period when the SB signal is Low (active) and the RB signal is Low (active), and the SB signal is Low (active) and RB.
  • SB signal is high (inactive) and RB
  • the signal is held during a period when the signal is High (inactive).
  • FIG. 12A is a circuit diagram showing a configuration of an FF 206 which is a modification of FIG. 11A.
  • the FF 206 includes a P-channel transistor p35 and an N-channel transistor n34 that constitute a CMOS circuit, a P-channel transistor p36 and an N-channel transistor n36 that constitute a CMOS circuit, N-channel transistors n33 and 35, An S terminal, an R terminal, an INITB terminal, a Q terminal and a QB terminal, and the gate of p35, the gate of n34, the drain of p36, the drain of n36, the drain of n33, and the QB terminal are connected; The drain of p35, the drain of n34, the gate of p36, the gate of n36, the drain of n35, and the Q terminal are connected, the S terminal is connected to the gate of n33, and the R terminal is connected to the source of n33 and the gate of n35.
  • INITB terminal is connected to the source of p35, p3
  • the source connected to VDD, a structure in which the source of n35 is connected to VSS.
  • p35, n34, p36 and n36 constitute a latch circuit LC
  • n33 functions as a set transistor ST
  • n35 functions as a reset transistor RT.
  • FIG. 12B is a truth table of the FF 206 (when the INITB signal is inactive).
  • the Q signal of the FF 206 is held during the period when the S signal is Low (inactive) and the R signal is Low (inactive), and the S signal is Low (inactive).
  • the R signal is High (active), the S signal is High (active), and the R signal is Low (inactive).
  • the S signal is High (active) and the S signal is High (active). It becomes Low (inactive) while the R signal is High (active).
  • FIG. 15A is a circuit diagram showing still another configuration of the flip-flop according to the second embodiment.
  • the FF 207 includes a P-channel transistor p44 and an N-channel transistor n43 that constitute a CMOS circuit, a P-channel transistor p45 and an N-channel transistor n44 that constitute a CMOS circuit, a P-channel transistor p43, and an N-channel transistor.
  • Transistor n45, SB terminal, RB terminal, INIT terminal, Q terminal and QB terminal, and the gate of p44, the gate of n43, the drain of p45, the drain of n44, the drain of p43, and the Q terminal are connected
  • the drain of p44, the drain of n43, the gate of p45, the gate of n44, and the QB terminal are connected
  • the source of n44 and the drain of n45 are connected
  • the SB terminal is connected to the gate of p43 and the gate of n45.
  • the RB terminal is p43
  • INIT terminal connected to the source of n43
  • the source of p44 is connected to VDD
  • p44, n43, p45 and n44 constitute a latch circuit LC
  • p43 functions as a set transistor ST
  • n45 functions as a latch release circuit transistor LRT.
  • FIG. 15B is a truth table of the FF 207 (when the INIT signal is inactive). As shown in FIG. 15B, the Q signal of the FF 207 is low (inactive), the SB signal is low (active), and RB during the period when the SB signal is low (active) and the RB signal is low (active). High (active) when the signal is high (inactive), Low (inactive) when the SB signal is high (inactive) and the RB signal is low (active), SB signal is high (inactive) and RB The signal is held during the period when the signal is High (inactive).
  • FIG. 16A is a circuit diagram showing a configuration of an FF 208 which is a modification of FIG. 15A.
  • the FF 208 includes a P-channel transistor p46 and an N-channel transistor n47 that constitute a CMOS circuit, a P-channel transistor p48 and an N-channel transistor n48 that constitute a CMOS circuit, an N-channel transistor n46, and a P-channel transistor.
  • a transistor p47, an S terminal, an R terminal, an INITB terminal, a Q terminal and a QB terminal are provided, and the gate of p46, the gate of n47, the drain of p48, the drain of n48, the drain of n46, and the QB terminal are connected.
  • the drain of p46, the drain of n47, the gate of p48, the gate of n48 and the Q terminal are connected, the drain of p47 and the source of p48 are connected, and the S terminal is connected to the gate of n46 and the gate of p47.
  • the R terminal is connected to the source of n46 and n Is connected to the eighth source of, INITB terminal connected to the source of p46, the source of p47 is connected to VDD, a structure in which the source of n47 is connected to VSS.
  • p46, n47, p48 and n48 constitute a latch circuit LC
  • n46 functions as a set transistor ST
  • p47 functions as a latch release transistor LRT.
  • FIG. 16B is a truth table of the FF 208 (when the INITB signal is inactive). As shown in FIG. 16 (b), the Q signal of the FF 208 is held during the period when the S signal is Low (inactive) and the R signal is Low (inactive), and the S signal is Low (inactive) and R When the signal is High (active), Low (inactive), when the S signal is High (active) and the R signal is Low (inactive), High (active), the S signal is High (active), and the R signal is It becomes Low (inactive) during the High (active) period.
  • FIG. 25A is a circuit diagram showing the configuration of the FF 210.
  • the FF 210 includes a P-channel transistor p84 and an N-channel transistor n84 that constitute a CMOS circuit, a P-channel transistor p85 and an N-channel transistor n85 that constitute a CMOS circuit, and P-channel transistors p81, p82, and p83.
  • N-channel transistors n82 and n83, an SB terminal, an R terminal, an INIT terminal, a Q terminal and a QB terminal, a gate of p84, a gate of n84, a drain of p85, a drain of n85, and a QB terminal Are connected, the drain of p84, the drain of n84, the drain of p81, the drain of n82, the gate of p85, the gate of n85 and the Q terminal are connected, the source of n84 and the drain of n83 are connected, and p84 Source and p83 drain
  • the source of p81 and the drain of p82 are connected, the SB terminal is connected to the gate of p81 and the gate of n83, the R terminal is connected to the gate of n82, the gate of p82 and the gate of p83, and INIT
  • the terminal is connected to the source of n85, the sources of p82, p83 and p85 are connected to VDD,
  • p84, n84, p85 and n85 constitute a latch circuit LC
  • p81 functions as a set transistor ST
  • n82 functions as a reset transistor RT
  • p83 and n83 function as a latch release transistor LRT
  • p82 functions as a priority determination transistor PDT.
  • FIG. 25B is a truth table of the FF 210 (when the INIT signal is inactive). As shown in FIG. 25B, the Q signal of the FF 210 is low (inactive) while the SB signal is high (inactive) and the R signal is high (active), and the SB signal is high (inactive). In the holding state during the period when the R signal is Low (inactive), during the period when the SB signal is Low (active) and the R signal is High (active), the SB signal is Low (active) and the R signal is It becomes High (active) during the Low (inactive) period.
  • the source of p85 may be connected to the INITB terminal, and the source of n85 may be connected to VSS to configure as FF211 in FIG. 27 (a).
  • the truth table of FF211 is as shown in FIG.
  • FIG. 5A is a circuit diagram illustrating a configuration of the flip-flop according to the third embodiment.
  • the FF 301 includes a P-channel transistor p14 and an N-channel transistor n13 that constitute a CMOS circuit, a P-channel transistor p16 and an N-channel transistor n15 that constitute a CMOS circuit, P-channel transistors p13 and p15, N-channel transistors n14 and n16, an SB terminal, an RB terminal, an INITB terminal, a Q terminal and a QB terminal, and a gate of p14, a gate of n13, a drain of p16, a drain of p15, a drain of p15, and a Q And the drain of p14, the drain of n13, the gate of p16, the gate of n15, the drain of p13, and the QB terminal are connected, the source of n13 and the drain of n14 are connected
  • p14, n13, p16 and n15 constitute a latch circuit LC
  • p15 functions as a set transistor ST
  • p13 functions as a reset transistor RT
  • n14 and n16 function as a latch release transistor LRT.
  • FIG. 5B is a timing chart showing the operation of the FF 301 (when the INITB signal is inactive), and FIG. 5C is a truth table of the FF 301 (when the INITB signal is inactive).
  • the Q signal of the FF 301 is high (active) and the SB signal is low (active) while the SB signal is low (active) and the RB signal is low (active).
  • the SB signal is High (inactive)
  • the SB signal is High (inactive)
  • the SB signal is High (inactive) and when the RB signal is Low (active
  • the SB signal is High (inactive).
  • the RB signal is held during a period when the RB signal is High (inactive).
  • p15 is turned on and Vdd (High) is output to the Q terminal, whereby n13 is turned on and Vss (Low) is output to the QB terminal.
  • the SB signal becomes High and p15 is turned off and n14 and n16 are turned on, the state of t1 is maintained.
  • Vdd (High) of the SB terminal is output to the QB terminal, whereby n15 is turned ON and Vss (Low) is output to the Q terminal.
  • the SB signal is Low (active) and the RB signal is Low (active) (state A), and both the SB signal and RB signal are High (inactive).
  • state X When (state X) is entered, the output of the Q terminal and the QB terminal is indefinite in state A, but in state X, if p16 is ON immediately before changing to state X, the Q terminal is instantaneous. Therefore, it becomes Vss + Vth (threshold voltage of p16). Therefore, p14 is turned ON and Vdd (High) is output to the QB terminal. In addition, since n15 to which the QB terminal is connected is turned ON, the Q terminal becomes Vss (Low).
  • both the SB signal and the RB signal are High (inactive) from the state (State B) in which the SB signal is Low (active) and the RB signal is H (inactive).
  • state B in which the SB signal is Low (active) and the RB signal is H (inactive).
  • state X in the state B, the outputs of the Q terminal and the QB terminal are indefinite, but in the state X, when p16 is turned on immediately before the change to the state X, the Q terminal is It instantaneously becomes Vss + Vth (threshold voltage of p16), so p14 is turned ON and Vdd (High) is output to the QB terminal.
  • a latch circuit is configured by p14, n13, p16, and n15 (two CMOS), and the SB terminal is used as the gate of p15 functioning as the set transistor ST and the source of p13 functioning as the reset transistor RT. And the source of p16 is connected to the INITB terminal, so that the prioritized decision circuit and initialization circuit, which have been required in the past (see FIG. 70), can be eliminated, the set, latch, reset, SB signal and RB Each operation of priority determination and initialization when the signals become active simultaneously is realized. As described above, in the FF 301, when the SB signal and the RB signal are simultaneously activated, the SB signal (set) is prioritized, and the output Q is activated.
  • FF309 the source of p16 in FIG. 5 (a) may be connected to VDD and configured as FF309 in FIG. 23 (a).
  • the truth table of FF309 is as shown in FIG.
  • FIG. 6A is a circuit diagram showing a configuration of an FF 302 which is a modification of FIG. 5A.
  • the FF 302 includes a P-channel transistor p18 and an N-channel transistor n18 that constitute a CMOS circuit, a P-channel transistor p20 and an N-channel transistor n20 that constitute a CMOS circuit, and P-channel transistors p17 and p19.
  • the terminal is connected to the gate of p17, the gate of n19, and the source of n17
  • the R terminal is connected to the gate of p19 and the gate of n17
  • the INIT terminal is connected to the source of n18
  • the sources of p17 and p19 are VDD
  • the sources of n19 and n20 are connected to VSS.
  • p18, n18, p20 and n20 constitute a latch circuit LC
  • n19 functions as a set transistor ST
  • n17 functions as a reset transistor RT
  • p17 and p19 function as a latch release transistor LRT.
  • FIG. 6B is a timing chart showing the operation of the FF 302 (when the INIT signal is inactive)
  • FIG. 6C is a truth table of the FF 302 (when the INIT signal is inactive).
  • the Q signal of the FF 302 is held during the period when the S signal is Low (inactive) and the R signal is Low (inactive), and the S signal is Low (inactive).
  • the R signal is High (active), the S signal is High (active), and the R signal is Low (inactive).
  • the S signal is High (active) and the S signal is High (active). It becomes High (active) while the R signal is High (active).
  • FIG. 9A is a circuit diagram showing another configuration of the flip-flop according to the third embodiment.
  • the FF 303 includes a P-channel transistor p27 and an N-channel transistor n26 that constitute a CMOS circuit, a P-channel transistor p28 and an N-channel transistor n27 that constitute a CMOS circuit, a P-channel transistor p26, and an SB terminal.
  • a RB terminal, an INIT terminal, and a Q terminal and a QB terminal, and the gate of p27, the gate of n26, the drain of p28, the drain of n27, the drain of p26, and the QB terminal are connected to each other.
  • the drain, the drain of n26, the gate of p28, the gate of n27, and the Q terminal are connected, the RB terminal is connected to the gate of p26, the SB terminal is connected to the source of p26 and the source of p28, and the INIT terminal is n27 N26 source connected to VSS It is continued, a configuration in which VDD is connected to p27 source.
  • p27, n26, p28 and n27 form a latch circuit LC, and p26 functions as a reset transistor RT.
  • FIG. 9B is a timing chart showing the operation of the FF 303 (when the INIT signal is inactive)
  • FIG. 9C is a truth table of the FF 303 (when the INIT signal is inactive).
  • the Q signal of the FF 303 is high (active) and the SB signal is low (active) while the SB signal is low (active) and the RB signal is low (active).
  • the SB signal is High (inactive)
  • the SB signal is High (inactive)
  • the SB signal is High (inactive) and when the RB signal is Low (active
  • the SB signal is High (inactive).
  • the RB signal is held during the High (inactive) period.
  • Vss + Vth (threshold voltage of p28) is once output to the QB terminal via p28, whereby p27 is turned ON and Vdd (High) is output to the Q terminal. Further, since the Q terminal becomes Vdd, n27 is turned ON and Vss is output to the QB terminal.
  • t2 since p28 is OFF, the state of t1 is maintained even if the SB signal becomes High.
  • the RB signal becomes Low Vdd of the SB terminal is output to the QB terminal, whereby n26 is turned ON and Vss (Low) is output to the Q terminal.
  • Vss + Vth is once output to the QB terminal via p26, whereby p27 is turned ON and Vdd (High) is output to the Q terminal.
  • p27 is turned ON and Vss (Low) of the INIT terminal is output to the QB terminal.
  • p27, n26, p28 and n27 (two CMOS) constitute a latch circuit
  • the SB terminal is connected to the source of p28 and the source of p26 functioning as the reset transistor RT, and
  • the set, latch, reset, SB signal and Each operation of priority determination and initialization when the RB signal becomes active at the same time is realized.
  • the SB signal and the RB signal are simultaneously activated, the SB signal (set) is prioritized and the outputs Q and QB are activated.
  • FIG. 10A is a circuit diagram showing a configuration of an FF 304 which is a modification of FIG. 9A.
  • the FF 304 includes a P-channel transistor p29 and an N-channel transistor n29 that constitute a CMOS circuit, a P-channel transistor p30 and an N-channel transistor n30 that constitute a CMOS circuit, an N-channel transistor n28, and an S terminal.
  • the R terminal, the INITB terminal, the Q terminal and the QB terminal, and the gate of p29, the gate of n29, the drain of n28, the drain of p30, the drain of n30, and the Q terminal are connected to each other.
  • the drain, the drain of n29, the gate of p30, the gate of n30, and the QB terminal are connected, the R terminal is connected to the gate of n28, the S terminal is connected to the source of n28 and the source of n30, and the INITB terminal is of p30 Connected to source, source of p29 connected to VDD A configuration in which the source of n29 is connected to VSS.
  • p29, n29, p30 and n30 constitute a latch circuit LC, and n28 functions as a reset transistor RT.
  • FIG. 10B is a timing chart showing the operation of the FF 304 (when the INITB signal is inactive), and FIG. 10C is a truth table of the FF 304 (when the INITB signal is inactive).
  • the Q signal of the FF 304 is held during the period when the S signal is Low (inactive) and the R signal is Low (inactive), and the S signal is Low (inactive).
  • the R signal is High (active), the S signal is High (active), and the R signal is Low (inactive).
  • the S signal is High (active) and the S signal is High (active). It becomes High (active) while the R signal is High (active).
  • FIG. 13A is a circuit diagram showing still another configuration of the flip-flop according to the third embodiment.
  • the FF 305 includes a P-channel transistor p38 and an N-channel transistor n37 constituting a CMOS circuit, a P-channel transistor p40 and an N-channel transistor n38 constituting a CMOS circuit, P-channel transistors p37 and p39, SB terminal, RB terminal, INIT terminal, Q terminal and QB terminal, and the gate of p38, the gate of n37, the drain of p40, the drain of n38, the drain of p39, and the Q terminal are connected,
  • the drain of p38, the drain of n37, the gate of p40, the gate of n38, the drain of p37, and the QB terminal are connected, the RB terminal is connected to the gate of p37, and the SB terminal is connected to the source of p37 and the gate of p39.
  • the INITB terminal is connected to the source of p40 .
  • the source of n37 and n38 are connected to VSS, the source of p38 and p39 is the configuration that is connected to VDD.
  • p38, n37, p40 and n38 form a latch circuit LC, p37 functions as a reset transistor RT, and p39 functions as a set transistor ST.
  • FIG. 13B is a truth table of the FF 305 (when the INITB signal is inactive). As shown in FIG. 13B, the Q signal of the FF 305 is high (active), the SB signal is low (active), and the RB signal when the SB signal is low (active) and the RB signal is low (active). Is high (inactive) while SB signal is high (inactive), SB signal is low (inactive) and SB signal is high (inactive), and SB signal is high (inactive) and RB signal. Is in a holding state during a High (inactive) period.
  • FIG. 14A is a circuit diagram showing a configuration of an FF 306 which is a modification of FIG. 13A.
  • the FF 306 includes a P channel transistor p41 and an N channel transistor n40 constituting a CMOS circuit, a P channel transistor p42 and an N channel transistor n42 constituting a CMOS circuit, N channel transistors n39 and n41, It has an S terminal, an R terminal, an INITB terminal, a Q terminal and a QB terminal, and the gate of p41, the gate of n40, the drain of n39, the drain of p42, the drain of n42, and the Q terminal are connected, The drain of p41, the drain of n40, the gate of p42, the gate of n42, the drain of n41, and the QB terminal are connected, the R terminal is connected to the gate of n39, and the S terminal is connected to the source of n39 and the gate of n41.
  • INITB terminal is connected to the source of p42, p 1 source connected to VDD, a structure in which the source of n40 ⁇ n41 ⁇ n42 is connected to VSS.
  • p41, n40, p42 and n42 constitute a latch circuit LC
  • n39 functions as a reset transistor RT
  • n41 functions as a set transistor ST.
  • FIG. 14B is a truth table of the FF 306 (when the INITB signal is inactive).
  • the Q signal of the FF 306 is held during the period when the S signal is Low (inactive) and the R signal is Low (inactive), and the S signal is Low (inactive) and R
  • the signal is High (active), Low (inactive)
  • the S signal is High (active) and the R signal is Low (inactive)
  • High (active) High
  • the S signal is High (active)
  • the R signal is It becomes High (active) during the period of High (active).
  • FIG. 17A is a circuit diagram showing still another configuration of the flip-flop according to the third embodiment.
  • the FF 307 includes a P channel transistor p50 and an N channel transistor n49 that constitute a CMOS circuit, a P channel transistor p51 and an N channel transistor n50 that constitute a CMOS circuit, a P channel transistor p49, and an N channel.
  • Transistor n51, SB terminal, RB terminal, INITB terminal, Q terminal and QB terminal, and p50 gate, n49 gate, p51 drain, n50 drain, p49 drain, and QB terminal are connected
  • the drain of p50, the drain of n49, the gate of p51, the gate of n50 and the Q terminal are connected
  • the source of n50 and the drain of n51 are connected
  • the RB terminal is connected to the gate of p49 and the gate of n51.
  • the SB terminal is p49 Is connected to the scan and p51 source
  • INITB terminal connected to the source of p50
  • p50, n49, p51 and n50 constitute a latch circuit LC
  • n51 functions as a latch release transistor LRT.
  • FIG. 17B is a truth table of the FF 307 (when the INITB signal is inactive). As shown in FIG. 17B, the Q signal of the FF 307 is high (active), the SB signal is low (active), and the RB signal when the SB signal is low (active) and the RB signal is low (active). Is high (inactive) while SB signal is high (inactive), SB signal is low (inactive) and SB signal is high (inactive), and SB signal is high (inactive) and RB signal. Is held during High (inactive) period.
  • FIG. 18A is a circuit diagram showing a configuration of an FF 308 which is a modification of FIG.
  • the FF 308 includes a P-channel transistor p52 and an N-channel transistor n53 that constitute a CMOS circuit, a P-channel transistor p54 and an N-channel transistor n54 that constitute a CMOS circuit, an N-channel transistor n52, and a P-channel transistor.
  • a transistor p53, an S terminal, an R terminal, an INIT terminal, a Q terminal and a QB terminal are provided, and the gate of p52, the gate of n53, the drain of n52, the drain of p54, the drain of n54, and the Q terminal are connected.
  • the drain of p52, the drain of n53, the gate of p54, the gate of n54, and the QB terminal are connected, the drain of p53 and the source of p54 are connected, and the R terminal is connected to the gate of n52 and the gate of p53.
  • the S terminal is connected to the source of n54 and n5 Is connected to the source, INIT terminal connected to the source of n53, a structure in which the source of the p52 ⁇ p53 is connected to VDD.
  • p52, n53, p54 and n54 constitute a latch circuit LC
  • p53 functions as a latch release transistor.
  • FIG. 18B is a truth table of the FF 308 (when the INIT signal is inactive). As shown in FIG. 18B, the Q signal of the FF 308 is held during the period when the S signal is Low (inactive) and the R signal is Low (inactive), and the S signal is Low (inactive) and R Low (inactive) when the signal is high (active), High (active) when the S signal is high (active) and R signal is low (inactive), S signal is high (active) and the R signal is It becomes High (active) during the period of High (active).
  • FIG. 24A is a circuit diagram showing still another configuration of the flip-flop according to the third embodiment.
  • the FF 310 includes a P channel transistor p75 and an N channel transistor n75 that constitute a CMOS circuit, a P channel transistor p76 and an N channel transistor n76 that constitute a CMOS circuit, P channel transistors p71 and p74, N-channel transistors n71, n73, n74, an SB terminal, an R terminal, an INIT terminal, and a Q terminal and a QB terminal, a gate of p75, a gate of n75, a drain of p76, a drain of n76, and a QB terminal Are connected, the drain of p75, the drain of n75, the drain of p71, the drain of n71, the gate of p76, the gate of n76, and the Q terminal are connected, the source of n75 and the drain of n74 are connected, and n71 Source and n73
  • p75, n75, p76 and n76 constitute a latch circuit LC
  • p71 functions as a set transistor ST
  • n71 functions as a reset transistor RT
  • n74 and p74 function as a latch release transistor LRT
  • n73 functions as a priority determination transistor PDT.
  • FIG. 24B is a truth table of the FF 310 (when the INITB signal is inactive). As shown in FIG. 24 (b), the Q signal of the FF 310 is low (inactive) while the SB signal is high (inactive) and the R signal is high (active), and the SB signal is high (inactive). In addition, when the R signal is Low (inactive), the hold state is set. When the SB signal is Low (active) and the R signal is High (active), the SB signal is Low (active) and the R signal is Low. It becomes High (active) during the period of (inactive).
  • the source of p76 may be connected to the INITB terminal, and the source of n76 may be connected to VSS to configure as FF311 in FIG. 26 (a).
  • the truth table of the FF 311 is as shown in FIG.
  • the flip-flop of Embodiment 3 may be configured as shown in FIG. That is, in the FF 312 of FIG. 72A, the source of p82 (set transistor) is connected to the INITB terminal, the gate of p82 is connected to the SB terminal, the gate of n81, and the gate of n83, and the drain of p82 is the Q terminal. It is connected to the.
  • the drain of n82 (reset transistor) is connected to the source of n81, the gate of n82 is connected to the R terminal and the gate of p83, and the source of n82 is connected to VSS.
  • the drains of p83 and n83 are connected to the latch circuit LC.
  • FIG. 72B shows a truth table of the FF 312.
  • FIG. 28 is a circuit diagram showing a configuration of the liquid crystal display device 3a according to the present invention.
  • the liquid crystal display device 3a includes a display unit DAR, a gate driver GD, a source driver SD, and a display control circuit DCC.
  • the display control circuit DCC supplies the gate driver GD with a gate start pulse GSP, a gate on enable signal GOE, an INITB signal (initialization signal), and gate clock signals GCK1B and GCK2B.
  • the display control circuit DCC supplies a source start pulse SSP, digital data DAT, a polarity signal POL, and a source clock signal SCK to the source driver SD.
  • the gate driver GD includes a shift register SR having a plurality of stages.
  • the output signal (OUTB signal) from the i-stage SRi of the shift register is supplied to the scanning signal line Gi of the display unit DAR via the inverter.
  • the OUTB signal of the n stage SRn is supplied to the scanning signal line Gn via the inverter.
  • the scanning signal line Gn is connected to the gate of a transistor connected to the pixel electrode in PIXn, and a storage capacitor (auxiliary capacitor) is formed between the pixel electrode in PIXn and the storage capacitor line CSn. .
  • FIG. 29 is a circuit diagram showing the configuration of the i-stage SRi of the shift register.
  • each stage of the shift register includes a flip-flop FF according to this embodiment having an SB terminal, an RB terminal, and an INITB terminal, an analog switch ASW, a P-channel transistor Tr, and a CKB terminal.
  • the Q terminal of the flip-flop FF is connected to the gate of the transistor Tr and the N channel side gate of the analog switch ASW, the QB terminal is connected to the P channel side gate of the analog switch ASW, and the source of the transistor Tr is VDD
  • the drain of the transistor Tr is connected to the OUTB terminal, which is the output terminal of this stage, and one conductive electrode of the analog switch ASW, and the other conductive electrode of the analog switch ASW is connected to the CKB terminal for clock signal input. It is connected.
  • the analog switch ASW is OFF and the transistor Tr is ON, so the OUTB signal is High (inactive) and the Q signal is High (active).
  • the GCKB signal is taken in and output from the OUTB terminal. That is, the transistor Tr and the analog switch ASW constitute a signal generation circuit (a gate circuit that captures a power supply potential or a clock signal according to the output of the FF) that generates the OUTB signal using the output of the flip-flop FF.
  • the OUTB terminal of its own stage is connected to the SB terminal of the next stage, and the OUTB terminal of the next stage is connected to the RB terminal of its own stage.
  • the OUTB terminal of the n stage SRn is connected to the SB terminal of the (n + 1) stage SRn + 1
  • the OUTB terminal of the (n + 1) stage SRn + 1 is connected to the RB terminal of the n stage SRn.
  • the GSPB signal is input to the SB terminal of the first stage SR1 of the shift register SR.
  • odd-numbered CKB terminals and even-numbered CKB terminals are connected to different GCK lines (lines supplying GCK), and the INITB terminals of the respective stages supply a common INITB line (INITB signal).
  • the CKB terminal of the n stage SRn is connected to the GCK2B signal line
  • the CKB terminal of the (n + 1) stage SRn + 1 is connected to the GCK1B signal line
  • the INITB terminals of the n stage SRn and the (n + 1) stage SRn + 1 are common INITB signals. Connected to the line.
  • FIG. 30 is a timing chart showing a driving method of the liquid crystal display device 3a.
  • INITB is an initialization signal
  • GSPB is a gate start pulse bar signal
  • GCK1B is a GCK1B signal
  • GCK2B is a GCK2B signal
  • SBi, RBi, QBi, and OUTBi n ⁇ 1 ⁇ n ⁇ n + 1)
  • SBi SB terminal potential
  • RB signal RB terminal potential
  • QB signal QB terminal potential
  • OUTB signal OUTB terminal potential
  • FIG. 31 is a circuit diagram showing a configuration of a liquid crystal display device 3A using the shift register SR of FIG. 28 on the source driver side.
  • the source start pulse SSP is input to the first stage of the shift register SR
  • the source clock bar signal SCK1B or SCK2B is input to the CKB terminal of each stage.
  • the OUTB signal output from the i stage SRi is supplied to the data signal line SLi of the display unit DAR via the sampling circuit SAC and the output circuit OC.
  • the OUTB signal of the n stage SRn is supplied to the data signal line SLn via the sampling circuit SAC and the output circuit OC.
  • the data signal line SLn is connected to the source of a transistor connected to the pixel electrode in PIXn.
  • FIG. 32 is a circuit diagram showing a configuration of a liquid crystal display device 3b in which the configuration of the shift register SR in FIG. 28 is changed.
  • FIG. 33 is a circuit diagram showing a configuration of i-stage SRi of shift register SR shown in FIG.
  • each stage of the shift register includes a flip-flop FF according to the present embodiment having an SB terminal, an RB terminal, and an INITB terminal, two analog switches ASW1 and ASW2, NAND, an inverter, , CKB terminal, the QB terminal of the flip-flop FF is connected to one input of the NAND, and the output of the NAND is the input of the inverter, the P channel side gate of the analog switch ASW1, and the N channel side of the analog switch ASW2.
  • the output of the inverter is connected to the N-channel side gate of the analog switch ASW1 and the P-channel side gate of the analog switch ASW2, and one conduction electrode of the analog switch ASW1 is connected to the VDD terminal, One conduction of analog switch ASW2 The pole is connected to the CKB terminal, the other conductive electrode of the analog switch ASW1, the other conductive electrode of the analog switch ASW2, the OUTB terminal that is the output terminal of this stage, the other input of the NAND, and the RB terminal of the FF And are connected.
  • the i-stage SRi In the i-stage SRi, during the period when the QB signal (NAND input X) of the flip-flop FF is High (inactive), if the OUTB signal (NAND other input Y) is High (inactive), the NAND output ( M) becomes Low (the analog switch ASW1 is turned on and ASW2 is turned off), and the OUTB signal becomes Vdd (inactive). On the other hand, if the OUTB signal (the other input Y of NAND) is Low (active), the NAND output (M) becomes High (the analog switch ASW1 is OFF and ASW2 is ON), and the GCKB signal is taken in and output from the OUTB terminal.
  • the NAND input (M) is High because the one input X of NAND is Low and the other input Y of NAND is Low (the analog switch ASW1 is When ASW2 is turned OFF, the GCKB signal is captured and output from the OUTB terminal. That is, the NAND, the inverter, and the analog switches ASW1 and ASW2 constitute a signal generation circuit that generates the OUTB signal using the output of the flip-flop FF. In particular, the inverter and the analog switches ASW1 and ASW2 correspond to the output M of the NAND.
  • a gate circuit for capturing a power supply potential or a clock signal is configured.
  • the shift register SR in FIG. 32 has its own OUTB terminal connected to the next SB terminal.
  • the OUTB terminal of the n stage SRn is connected to the SB terminal of the (n + 1) stage SRn + 1.
  • the GSPB signal is input to the SB terminal of the first stage SR1 of the shift register SR.
  • odd-numbered CKB terminals and even-numbered CKB terminals are connected to different GCK lines (GCK supply lines), and the INITB terminals of each stage supply a common INITB line (INITB signal). Connected to the line).
  • the CKB terminal of the n stage SRn is connected to the GCK2B signal line
  • the CKB terminal of the (n + 1) stage SRn + 1 is connected to the GCK1B signal line
  • the INITB terminals of the n stage SRn and the (n + 1) stage SRn + 1 are common INITB signals. Connected to the line.
  • FIG. 34 is a timing chart showing a driving method of the liquid crystal display device 3b.
  • the next-stage SB signal becomes active
  • the self-stage FF is reset to High (not high). Active).
  • the OUTB signal of the own stage is Low (that is, the output of NAND is High)
  • the GCKB signal is continuously taken into the own stage, and when the GCKB signal becomes High (inactive), The OUTB signal becomes High and the output of the NAND becomes Low. Thereafter, the OUTB terminal is connected to VDD, and the OUTB signal becomes High (inactive).
  • FIG. 35 is a circuit diagram showing a configuration of a liquid crystal display device 3B using the shift register SR of FIG. 32 on the source driver side.
  • the source start pulse SSP is input to the first stage of the shift register SR
  • the source clock bar signal SCK1B or SCK2B is input to the CKB terminal of each stage.
  • the OUTB signal output from the i stage SRi is supplied to the data signal line SLi of the display unit DAR via the sampling circuit SAC and the output circuit OC.
  • the OUTB signal of the n stage SRn is supplied to the data signal line SLn via the sampling circuit SAC and the output circuit OC.
  • the data signal line SLn is connected to the source of a transistor connected to the pixel electrode in PIXn.
  • FIG. 36 is a circuit diagram showing a configuration of a liquid crystal display device 3c in which the shift register SR of FIG. 32 can be shifted in both directions.
  • an up / down switch UDSW is provided corresponding to each stage.
  • Each up / down UDSW is supplied with a UD signal and a UDB signal.
  • UDSWn ⁇ 1 has an (n ⁇ 1) stage SRn ⁇ 1 OUTB terminal, an n stage SRn SB terminal, and an (n + 1) stage SRn + 1.
  • the UDSWn is connected to the OUTB terminal of the n stage SRn, the SB terminal of the (n + 1) stage SRn + 1, and the OUTB terminal of the (n + 2) stage SRn + 2.
  • liquid crystal display devices 3a to 3c, 3A, and 3B use the flip-flop described in the above embodiment, the G-Cs driver can be reduced in size.
  • FIG. 37 is a circuit diagram showing a configuration of a liquid crystal display device 3d according to the present invention.
  • the liquid crystal display device 3d is a so-called CC (charge coupled) drive liquid crystal display device, and includes a display unit DAR, a gate / Cs driver G-CsD, a source driver SD, and a display control circuit DCC.
  • the display control circuit DCC includes a gate driver GD, a gate start pulse GSP, a gate on enable signal GOE, an INITB signal (initialization signal), an AONB signal (all ON signal), a CS inversion signal CMI1, CMI2, and a gate clock signal.
  • GCK1B and GCK2B are supplied.
  • the display control circuit DCC supplies a source start pulse SSP, digital data DAT, a polarity signal POL, and a source clock signal SCK to the source driver SD.
  • the gate / Cs driver G-CsD includes a shift register SR composed of a plurality of stages and a plurality of D latch circuits CSL, and corresponds to one stage of the shift register, one inverter, one OR circuit, One D latch circuit CSL is provided.
  • a D latch circuit CSLi is provided corresponding to the i-stage SRi of the shift register.
  • the output signal (OUTB signal) from the i stage SRi of the shift register is supplied to the scanning signal line Gi of the display unit DAR via an inverter and a buffer. Further, an output signal (out signal, CS signal) from the D latch circuit CSLi corresponding to the i-stage SRi is supplied to the storage capacitor line CSi of the display unit DAR.
  • the OUTB signal of the n stage SRn is supplied to the scanning signal line Gn via the inverter and the buffer, and the output signal (out signal, CS signal) from the D latch circuit CSLn corresponding to the n stage SRn is displayed on the display unit DAR.
  • the scanning signal line Gn is connected to the gate of a transistor connected to the pixel electrode in PIXn, and a storage capacitor (auxiliary capacitor) is formed between the pixel electrode in PIXn and the storage capacitor line CSn. .
  • one analog switch asw and an inverter are provided corresponding to one data signal line, the input of this inverter is connected to the AONB signal line, and the end of the data signal line is one of the continuity of the analog switch asw.
  • the other conduction terminal of the analog switch asw is connected to the Vcom (common electrode potential) power source, the N channel side gate of the analog switch asw is connected to the output of the inverter, and the P channel side gate of the analog switch asw is Connected to AONB signal line.
  • FIG. 38 is a circuit diagram showing a configuration of i-stage SRi of shift register SR shown in FIG. As shown in the figure, each stage of the shift register includes an SB terminal, an RB terminal, and an INITB terminal, the flip-flop FF described in the above embodiment, two analog switches ASW1 and ASW2, and NAND.
  • An inverter, a CKB terminal, and an ONB terminal are included, the QB terminal of the flip-flop FF is connected to one input of the NAND, and the output of the NAND is connected to the input of the inverter and the P channel side gate of the analog switch ASW1, Connected to the N channel side gate of the analog switch ASW2, the output of the inverter is connected to the N channel side gate of the analog switch ASW1 and the P channel side gate of the analog switch ASW2, and one conduction electrode of the analog switch ASW1 is ONB Connected to the terminal and the analog switch.
  • One conducting electrode of ASW2 is connected to the CKB terminal, the other conducting electrode of analog switch ASW1, the other conducting electrode of analog switch ASW2, the OUTB terminal which is the output terminal of this stage, and the other input of NAND , RB terminals of FF are connected.
  • the NAND output ( M) becomes Low (analog switch ASW1 is turned on and ASW2 is turned off), while the AONB signal (inactive and Vdd) is output to the OUTB terminal, while the OUTB signal (the other input Y of NAND) is Low (active). If so, the output (M) of the NAND becomes High (the analog switch ASW1 is OFF and ASW2 is ON), and the GCKB signal is captured and output from the OUTB terminal.
  • the NAND input (M) is High because the one input X of NAND is Low and the other input Y of NAND is Low (the analog switch ASW1 is When ASW2 is turned OFF, the GCKB signal is captured and output from the OUTB terminal. That is, the NAND, the inverter, and the analog switches ASW1 and ASW2 constitute a signal generation circuit that generates the OUTB signal using the output of the flip-flop FF. In particular, the inverter and the analog switches ASW1 and ASW2 correspond to the output M of the NAND.
  • a gate circuit for capturing an AONB signal or a clock signal is configured.
  • FIG. 39 is a circuit diagram showing a configuration of D latch circuit CSLi corresponding to i-stage SRi of shift register SR shown in FIG.
  • the D latch circuit CSLi includes three CMOS circuits 5 to 7, analog switches ASW3 and ASW4, an inverter, a CK terminal, a D terminal, and an out terminal.
  • the CMOS circuits 5 and 6 the gates of one P-channel transistor and one N-channel transistor are connected to each other, the drains are connected to each other, and the source of the P-channel transistor is connected to VDD. Is connected to VSS.
  • the gates of one P-channel transistor and one N-channel transistor are connected to each other, the drains are connected to each other, the source of the P-channel transistor is connected to the power source VCSH, and the source of the N-channel transistor is the power source This is a configuration connected to the VCSL.
  • the CK terminal, the input of the inverter, the N channel side gate of the analog switch ASW3, and the P channel side gate of the analog switch ASW4 are connected, and the output of the inverter, the P channel side gate of the analog switch ASW3, and the N channel of the analog switch ASW4
  • the gate side of the CMOS circuit 5, one conduction terminal of the analog switch ASW4, one conduction terminal of the analog switch ASW3, and the gate side of the CMOS circuit 6 are connected, and the other conduction of the analog switch ASW3.
  • the other terminal of the analog switch ASW4 and the gate side of the CMOS circuit 6 are connected, the gate side of the CMOS circuit 5 and the drain side of the CMOS circuit 6 are connected, and the CMOS circuit 6 The drain side of the CMOS circuit 7 And up side are connected, the drain side and the out terminal of the CMOS circuit 7 is connected.
  • the D latch circuit CSLi takes in the D signal (signal input to the D terminal) and latches it while the CK signal (signal input to the CK terminal) is active (High). That is, if the D signal changes from Low to High during the active period of the CK signal, the out signal (signal output from the out terminal) is raised from the potential of the power supply VCSL to the potential of the power supply VCSH, and then the potential of the power supply VCSH is increased. If the D signal changes from High to Low while the CK signal is active, the out signal (the signal output from the out terminal) drops from the potential of the power supply VCSH to the potential of the power supply VCSL, and then the power supply VCSL The potential will be maintained.
  • the own OUTB terminal is connected to the next SB terminal.
  • the OUTB terminal of the own stage is connected to one input terminal of the OR circuit corresponding to the own stage via an inverter, and the other OUTB terminal corresponding to the own stage is connected to the OUTB terminal of the next stage via the inverter.
  • the output of the OR circuit corresponding to the own stage is connected to the CK terminal of the D latch circuit corresponding to the own stage.
  • the OUTB terminal of the n-stage SRn is connected to the SB terminal of the (n + 1) -stage SRn + 1, and the OUTB terminal of the n-stage SRn is connected to one input terminal of the OR circuit corresponding to the n-stage SRn via the inverter.
  • the OUTB terminal of the (n + 1) stage SRn + 1 is connected to the other input terminal of the OR circuit corresponding to the n stage SRn stage via an inverter, and the output of the OR circuit corresponding to the n stage SRn is D corresponding to the n stage SRn. It is connected to the CK terminal of the latch circuit CSLn.
  • the GSPB signal is input to the first stage SB terminal of the shift register SR.
  • odd-numbered CKB terminals and even-numbered CKB terminals are connected to different GCK lines (lines for supplying GCK), and the INITB terminals of the respective stages are connected to a common INITB line (
  • the ONB terminal of each stage is connected to a common AONB line (line supplying an AON signal).
  • the CKB terminal of the n stage SRn is connected to the GCK2B signal line
  • the CKB terminal of the (n + 1) stage SRn + 1 is connected to the GCK1B signal line
  • the INITB terminals of the n stage SRn and the (n + 1) stage SRn + 1 are common INITB signals.
  • the ONB terminals of the n-stage SRn and the (n + 1) -stage SRn + 1 are connected to a common AONB signal line. Further, the D terminal is connected to a different CMI line (a line for supplying a CMI signal) for each of two D latch circuits corresponding to two consecutive stages.
  • the D terminal of the D latch circuit CSLn corresponding to the n stage SRn is connected to the CMI2 signal line
  • the D terminal of the D latch circuit CSLn + 1 corresponding to the (n + 1) stage SRn + 1 is connected to the CMI2 signal line
  • (n + 2) stages The D terminal of the D latch circuit CSLn + 2 corresponding to SRn + 2 is connected to the CMI1 signal line
  • the D terminal of the D latch circuit CSLn + 3 corresponding to the (n + 3) stage SRn + 3 is connected to the CMI1 signal line.
  • FIG. 40 is a timing chart showing a driving method of the liquid crystal display device 3d.
  • AONB means AONB signal
  • INITB means initialization signal
  • GSPB means gate start pulse bar signal
  • GCK1B means GCK1B signal
  • GCK2B means GCK2B signal
  • CMI1 means CMI1 signal
  • CMI2 means CMI2 signal
  • the cycle of the polarity signal POL is set to one horizontal scanning period 1H (that is, the polarity of the data signal supplied to the same data signal line is inverted every 1H), and CMI1 and CMI2 are in phase.
  • the following display preparation operation is performed before the first frame (vertical scanning period) of the display image.
  • both the AONB signal and the INITB signal are active (Low) for a predetermined period, the INITB signal is inactive after the AONB signal is inactive, and each GCKB signal is inactive while the AONB signal is active. While being fixed to active (Low), each CMI signal is fixed to High (or Low).
  • the AONB signal is output from the OUTB terminal via ASW1, and immediately after ASW1 is turned OFF and ASW2 is turned ON, the OUTB signals at all stages become active (Low).
  • a scanning signal line is selected.
  • Vcom is written to all PIX of the display unit DAR, and the FFs provided in each stage of the shift register The QB output is inactive (High), and the out signal (the potential of the storage capacitor line) of each D latch circuit is set to the potential of the power supply VCSL.
  • the OUTB signal of the own stage is Low (that is, the output of the NAND is High)
  • the GCKB signal is continuously taken into the own stage, and when the GCKB signal becomes High (inactive), The OUTB signal becomes High and the NAND output becomes Low. Thereafter, the AONB signal is output from the OUTB terminal, and the OUTB signal becomes High (inactive).
  • the D latch circuit corresponding to the own stage latches the CMI1 signal or the CMI2 signal, and further the next stage
  • the D latch circuit corresponding to the own stage again latches the CMI1 signal or the CMI2 signal.
  • the out signal of the D latch circuit corresponding to the self-stage (the potential of the storage capacitor wiring corresponding to the self-stage) is deactivated by the OUTB signal of the self-stage (the scanning signal line corresponding to the self-stage is OFF)
  • the potential of the power supply VCSL is increased to the potential of the power supply VCSH (when a positive polarity data signal is written to the pixel corresponding to the self-stage) or the potential of the power supply VCSH is decreased to the potential of the power supply VCSL. (When a negative polarity data signal is written to the pixel corresponding to the own stage).
  • the D latch circuit CSLn corresponding to the n stage SRn latches the CMI2 signal, and (n + 1) )
  • D latch circuit CSLn latches the CMI2 signal again.
  • the OUT signal of the D-stage latch circuit CSLn corresponding to the n-stage SRn (the potential of the storage capacitor line CSn corresponding to the n-stage SRn) becomes inactive (the corresponding to the n-stage SRn).
  • the potential of the power supply VCSH is lowered to the potential of the power supply VCSL.
  • a negative polarity data signal is written in the pixel PIXn corresponding to the n-stage SRn, as shown by POL, and the effective potential is lowered below the potential of the data signal by pushing down the storage capacitor line CSn. (The luminance of the pixel PIXn is increased).
  • the D latch circuit CSLn + 1 corresponding to the (n + 1) stage SRn + 1 latches the CMI2 signal
  • the D latch Circuit CSLn + 2 again latches the CMI2 signal.
  • the out signal (potential of the storage capacitor wiring CSn + 1) of the D latch circuit CSLn + 1 corresponding to the (n + 1) stage SRn + 1 is deactivated (the scanning signal line Gn + 1 is turned ON / OFF). After turning off), the potential of the power supply VCSL is pushed up to the potential of the power supply VCSH.
  • a positive polarity data signal is written in the pixel PIXn + 1 corresponding to the (n + 1) stage SRn + 1 as shown by POL, and the effective potential is made higher than the potential of the data signal by pushing up the storage capacitor wiring CSn + 1.
  • the luminance can be increased (the luminance of the pixel PIXn + 1 is increased).
  • the D latch circuit CSLn + 2 corresponding to the (n + 2) stage SRn + 2 latches the CMI1 signal
  • the D latch Circuit CSLn + 2 again latches the CMI1 signal.
  • the OUT signal of the D latch circuit CSLn + 2 corresponding to the (n + 2) stage SRn + 2 (potential of the storage capacitor line CSn + 2) is deactivated (the scanning signal line Gn + 2 is turned ON / OFF). After turning off, the potential of the power supply VCSH is pushed down to the potential of the power supply VCSL.
  • a negative polarity data signal is written to the pixel PIXn + 2 corresponding to the (n + 2) stage SRn + 2 as shown by POL, and the effective potential is made to be lower than the potential of the data signal by pushing down the storage capacitor line CSn + 2. (The luminance of the pixel PIXn + 2 can be increased).
  • the second and subsequent frames are displayed in the same manner as the first frame.
  • the POL phase is shifted by a half cycle every frame, the polarity of the data signal supplied to the same pixel is inverted every frame.
  • the push-up and push-down of the out signal (the potential of the storage capacitor wiring CSi) of the D latch circuit CSLi is also switched every frame.
  • the G-Cs driver can be reduced in size.
  • the same potential for example, Vcom
  • the shift register initialization initialization of flip-flops in each stage
  • writing the same potential to all pixels and initialization of the flip-flops are performed separately. Compared with the conventional liquid crystal display device performed in the above, display preparation can be completed promptly.
  • the shift register can be initialized reliably.
  • each pixel row can be appropriately CC-driven from the first frame, it is possible to eliminate screen distortion (horizontal stripe-like unevenness) of the first frame, which has been a problem with conventional CC driving.
  • the phase of the polarity signal POL is set to 2H (supplied to the same data signal line) only by shifting the phase of the CMI2 signal by a half cycle (from FIG. 40).
  • the polarity of the data signal is inverted every 2H), and each pixel row can be appropriately CC-driven from the first frame. That is, in the liquid crystal display device 3d, the cycle of the polarity signal POL can be switched from 1H to 2H only by controlling the phases of the CS inversion signals CMI1 and CMI2 signals, and screen disturbance at that time can be eliminated.
  • the shift register SR of the G-Cs driver of the liquid crystal display device 3d uses the flip-flop (for example, the configuration described in FIG. 3) described in each of the above embodiments in order to reduce the size. If an effect other than downsizing is emphasized, it is naturally possible to apply a conventional flip-flop (eg, the flip-flop of FIG. 70) to the shift register of the G-Cs driver.
  • FIG. 42 is a circuit diagram showing a configuration of a liquid crystal display device 3e according to the present invention.
  • the liquid crystal display device 3e is a so-called CC (charge coupled) drive liquid crystal display device, and includes a display unit DAR, a gate / Cs driver G-CsD, a source driver SD, and a display control circuit DCC.
  • the display control circuit DCC includes a gate driver GD, a gate start pulse GSP, a gate on enable signal GOE, an INITB signal (initialization signal), an AONB signal (all ON signal), a CS inversion signal CMI1, CMI2, and a gate clock signal.
  • GCK1B and GCK2B are supplied.
  • the display control circuit DCC supplies a source start pulse SSP, digital data DAT, a polarity signal POL, and a source clock signal SCK to the source driver SD.
  • the gate / Cs driver G-CsD includes a shift register SR having a plurality of stages and a plurality of D latch circuits CSL.
  • One inverter and one D latch circuit CSL are provided corresponding to one stage of the shift register. And one buffer.
  • a D latch circuit CSLi is provided corresponding to the i-stage SRi of the shift register.
  • the output signal (OUTB signal) from the i stage SRi of the shift register is supplied to the scanning signal line Gi of the display unit DAR via an inverter and a buffer.
  • the output signal (out signal, CS signal) from the D latch circuit CSLi corresponding to the i-stage SRi is supplied to the storage capacitor line CSi-1 of the display unit DAR.
  • the OUTB signal of the n stage SRn is supplied to the scanning signal line Gn via the inverter and the buffer, and the output signal (out signal, CS signal) from the D latch circuit CSLn corresponding to the n stage SRn is displayed on the display unit DAR. Is supplied to the storage capacitor line CSn-1.
  • the scanning signal line Gn is connected to the gate of a transistor connected to the pixel electrode in PIXn, and a storage capacitor (auxiliary capacitor) is formed between the pixel electrode in PIXn and the storage capacitor line CSn.
  • the scanning signal line Gn-1 is connected to the gate of a transistor connected to the pixel electrode in PIXn-1, and a storage capacitor (between the pixel electrode in PIXn-1 and the storage capacitor line CSn-1). Auxiliary capacity) is formed.
  • one analog switch asw and an inverter are provided corresponding to one data signal line, the input of this inverter is connected to the AONB signal line, and the end of the data signal line is one of the continuity of the analog switch asw.
  • the other conduction terminal of the analog switch asw is connected to the Vcom (common electrode potential) power source, the N channel side gate of the analog switch asw is connected to the output of the inverter, and the P channel side gate of the analog switch asw is Connected to AONB signal line.
  • FIG. 43 is a circuit diagram showing a configuration of i-stage SRi of shift register SR shown in FIG.
  • each stage of the shift register includes an SB terminal, an RB terminal, and an INITB terminal, the flip-flop FF described in the above embodiment, two analog switches ASW1 and ASW2, and NAND.
  • An inverter, a CKB terminal, an ONB terminal, and an M terminal are included, and the QB terminal of the flip-flop FF is connected to one input of the NAND.
  • the output of the inverter is connected to the N channel side gate of the analog switch ASW1 and the P channel side gate of the analog switch ASW2, and the analog switch ASW1.
  • One of the conductive electrodes is connected to the ONB terminal
  • the one conducting electrode of the analog switch ASW2 is connected to the CKB terminal, the other conducting electrode of the analog switch ASW1, the other conducting electrode of the analog switch ASW2, the OUTB terminal that is the output terminal of this stage, and the other of the NAND Is connected to the RB terminal of the FF.
  • the NAND output ( M signal) becomes Low (analog switch ASW1 is ON and ASW2 is OFF), and AONB signal (inactive and Vdd) is output to OUTB terminal, while OUTB signal (NAND other input Y) is Low (active) ),
  • the NAND output (M signal) becomes High (the analog switch ASW1 is OFF and ASW2 is ON), and the GCKB signal is captured and output from the OUTB terminal.
  • the NAND, the inverter, and the analog switches ASW1 and ASW2 constitute a signal generation circuit that generates the OUTB signal by using the output of the flip-flop FF.
  • the inverter and the analog switches ASW1 and ASW2 are NAND outputs (M signals).
  • a gate circuit that captures the AONB signal or the clock signal is configured according to the above.
  • the configuration of the D latch circuit CSLi is the same as that of FIG. 39, and the D signal (signal input to the D terminal) is captured during the period when the CK signal (signal input to the CK terminal) is active (High). Latch. That is, if the D signal changes from Low to High during the active period of the CK signal, the out signal (signal output from the out terminal) is raised from the potential of the power supply VCSL to the potential of the power supply VCSH, and then the potential of the power supply VCSH is increased.
  • the out signal (the signal output from the out terminal) drops from the potential of the power supply VCSH to the potential of the power supply VCSL, and then the power supply VCSL The potential will be maintained.
  • the OUTB terminal of its own stage is connected to the SB terminal of the next stage. Further, the M terminal of the own stage is connected to the CK terminal of the D latch circuit corresponding to the own stage.
  • the OUTB terminal of the n stage SRn is connected to the SB terminal of the (n + 1) stage SRn + 1
  • the M terminal of the n stage SRn is connected to the CK terminal of the D latch circuit CSLn corresponding to the n stage SRn.
  • the GSPB signal is input to the first stage SB terminal of the shift register SR.
  • odd-numbered CKB terminals and even-numbered CKB terminals are connected to different GCK lines (lines supplying GCK), and the INITB terminals of the respective stages supply a common INITB line (INITB signal).
  • the ONB terminal of each stage is connected to a common AONB line (line for supplying an AON signal).
  • the CKB terminal of the n stage SRn is connected to the GCK2B signal line
  • the CKB terminal of the (n + 1) stage SRn + 1 is connected to the GCK1B signal line
  • the INITB terminals of the n stage SRn and the (n + 1) stage SRn + 1 are common INITB signals.
  • the ONB terminals of the n-stage SRn and the (n + 1) -stage SRn + 1 are connected to a common AONB signal line. Further, the D terminal is connected to a different CMI line (a line for supplying a CMI signal) for each of two D latch circuits corresponding to two consecutive stages. For example, the D terminal of the D latch circuit CSLn-1 corresponding to the (n-1) stage SRn-1 is connected to the CMI1 signal line, and the D terminal of the D latch circuit CSLn corresponding to the n stage SRn is connected to the CMI1 signal line.
  • the D terminal of the D latch circuit CSLn + 1 corresponding to the (n + 1) stage SRn + 1 is connected to the CMI2 signal line
  • the D terminal of the D latch circuit CSLn + 2 corresponding to the (n + 2) stage SRn + 2 is connected to the CMI2 signal line.
  • FIG. 44 is a timing chart showing a driving method of the liquid crystal display device 3e.
  • AONB is an AON signal
  • INITB is an initialization signal
  • GSPB is a gate start pulse bar signal
  • GCK1B is a GCK1B signal
  • GCK2B is a GCK2B signal
  • CMI1 is a CMI1 signal
  • CMI2 is a CMI2 signal
  • the cycle of the polarity signal POL is set to one horizontal scanning period 1H (that is, the polarity of the data signal supplied to the same data signal line is inverted every 1H), and CMI1 and CMI2 are in phase.
  • the following display preparation operation is performed before the first frame (vertical scanning period) of the display image.
  • both the AONB signal and the INITB signal are active (Low) for a predetermined period, the INITB signal is inactive after the AONB signal is inactive, and each GCKB signal is inactive while the AONB signal is active.
  • Each CMI signal is fixed to High (or Low) while being fixed to Active (Low).
  • the AONB signal is output from the OUTB terminal via the ASW1, and the ASW1 is immediately turned OFF and the ASW2 is turned ON, so that the OUTB signals in all stages become active (Low). All scanning signal lines are selected.
  • Vcom is supplied to all the data signal lines.
  • the SB signal, the RB signal, and the INITB signal input to each stage are all active (Low)
  • the QB signal of the flip-flop at each stage is inactive (High).
  • the M signal at each stage (the signal output from the M terminal) is also active (High)
  • each D latch circuit latches the CMI1 signal (Low) or the CMI2 signal (Low) and applies it to the storage capacitor wiring.
  • the supplied out signal (CS signal) becomes the potential of the power supply VCSL.
  • Vcom is written to all PIX of the display unit DAR, and flip-flops provided at each stage of the shift register.
  • the QB output is inactive (High), and the out signal (the potential of the storage capacitor line) of each D latch circuit is set to the potential of the power supply VCSL.
  • the OUTB signal of the own stage is Low (that is, the output of the NAND is High)
  • the GCKB signal is continuously taken into the own stage, and when the GCKB signal becomes High (inactive), The OUTB signal becomes High and the NAND output becomes Low. Thereafter, the AONB signal is output from the OUTB terminal, and the OUTB signal becomes High (inactive).
  • the D latch circuit corresponding to the next stage latches the CMI1 signal or the CMI2 signal.
  • the out signal of the D latch circuit corresponding to the self-stage (the potential of the storage capacitor wiring corresponding to the self-stage) is deactivated by the OUTB signal of the self-stage (the scanning signal line corresponding to the self-stage is OFF)
  • the potential of the power supply VCSL is increased to the potential of the power supply VCSH (when a positive polarity data signal is written to the pixel corresponding to the self-stage) or the potential of the power supply VCSH is decreased to the potential of the power supply VCSL. (When a negative polarity data signal is written to the pixel corresponding to the own stage).
  • the D latch circuit CSLn corresponding to the n stage SRn latches the CMI1 signal.
  • the OUT signal of the D latch circuit CSLn (the potential of the storage capacitor line CSn-1) is deactivated by the OUTB signal of the (n-1) stage SRn-1 (the scanning signal line Gn-1 is turned ON / OFF).
  • the potential of the power supply VCSL is pushed up to the potential of the power supply VCSH.
  • a positive polarity data signal is written in the pixel PIXn ⁇ 1 corresponding to the (n ⁇ 1) stage SRn ⁇ 1, as shown by POL.
  • the potential can be made higher than the potential of the data signal (the luminance of the pixel PIXn-1 can be increased).
  • the D latch circuit CSLn + 1 corresponding to the (n + 1) stage SRn + 1 latches the CMI2 signal.
  • the out signal (the potential of the storage capacitor line CSn) of the D latch circuit CSLn + 1 is changed from the potential of the power supply VCSH after the OUTB signal of the n-stage SRn becomes inactive (the scanning signal line Gn is turned ON / OFF). Push down to the potential of the power supply VCSL.
  • a negative polarity data signal is written in the pixel PIXn corresponding to the n-stage SRn, as shown by POL, and the effective potential is lowered below the potential of the data signal by pushing down the storage capacitor line CSn. (The luminance of the pixel PIXn is increased).
  • the D latch circuit CSLn + 2 corresponding to the (n + 2) stage SRn + 2 latches the CMI2 signal.
  • the out signal of the D latch circuit CSLn + 2 (the potential of the storage capacitor line CSn + 1) is changed from the potential of the power supply VCSH after the OUTB signal of the n-stage SRn + 1 becomes inactive (the scanning signal line Gn + 1 is turned ON / OFF). Push up to the potential of the power supply VCSL.
  • a positive polarity data signal is written in the pixel PIXn + 1 corresponding to the (n + 1) stage SRn + 1 as shown by POL, and the effective potential is made higher than the potential of the data signal by pushing up the storage capacitor wiring CSn + 1.
  • the luminance can be increased (the luminance of the pixel PIXn + 1 is increased).
  • the second and subsequent frames are displayed in the same manner as the first frame.
  • the POL phase is shifted by a half cycle every frame, the polarity of the data signal supplied to the same pixel electrode PIXi is inverted every frame.
  • the push-up and push-down of the out signal (the potential of the storage capacitor wiring CSi) of the D latch circuit CSLi is also switched every frame.
  • the G-Cs driver can be reduced in size. Further, by inputting the internal signal (M signal) of the shift register to the CK terminal of the D latch circuit, a NOR circuit and an OR circuit are not required in the G-Cs driver, and further miniaturization is possible.
  • the same potential for example, Vcom
  • the shift register initialization is simultaneously performed when writing the same potential to all pixels, writing the same potential to all pixels and initialization of the flip-flops are performed separately.
  • the phase of the polarity signal POL is set to 2H (supplied to the same data signal line) only by shifting the phase of the CMI2 signal by a half cycle (from FIG. 44).
  • the polarity of the data signal is inverted every 2H), and each pixel row can be appropriately CC-driven from the first frame. That is, in the liquid crystal display device 3d, the cycle of the polarity signal POL can be switched from 1H to 2H only by controlling the phases of the CS inversion signals CMI1 and CMI2 signals, and screen disturbance at that time can be eliminated.
  • the shift register SR of the G-Cs driver of the liquid crystal display device 3e uses the flip-flop (for example, the configuration described in FIG. 3) described in each of the above embodiments in order to reduce the size. Since a NOR circuit or an OR circuit is not required in the G-Cs driver, miniaturization is realized. Therefore, a conventional flip-flop (for example, the flip-flop in FIG. 70) is applied to the shift register SR of the G-Cs driver. Of course it is also possible to do.
  • the phase of the polarity signal POL is switched from 1H to 3H only by shifting the phase of the CMI1 and CMI2 signals from the same (FIG. 47) to a half cycle (FIG. 48).
  • each pixel row can be appropriately CC-driven from the first frame.
  • the period of the polarity signal POL can be switched from 1H to 3H only by controlling the phases of the CS inversion signals CMI1 and CMI2 signals, and screen disturbance at that time can be eliminated.
  • ASW1 in FIG. 43 is a single channel (P channel) transistor TR. In this way, the shift register can be further reduced in size.
  • FIG. 51 is a circuit diagram showing a configuration of a liquid crystal display device 3g according to the present invention.
  • the liquid crystal display device 3g includes a display unit DAR, a gate driver GD, a source driver SD, and a display control circuit DCC.
  • the display control circuit DCC supplies the gate driver GD with an AONB signal (all ON signal), a gate start pulse GSP, a gate on enable signal GOE, and gate clock signals GCK1B and GCK2B.
  • the display control circuit DCC supplies a source start pulse SSP, digital data DAT, a polarity signal POL, and a source clock signal SCK to the source driver SD.
  • the gate driver GD includes a shift register SR having a plurality of stages.
  • the output signal (OUTB signal) from the i-stage SRi of the shift register is supplied to the scanning signal line Gi of the display unit DAR via the inverter.
  • the OUTB signal of the n stage SRn is supplied to the scanning signal line Gn via the inverter.
  • the scanning signal line Gn is connected to the gate of a transistor connected to the pixel electrode in PIXn, and a storage capacitor (auxiliary capacitor) is formed between the pixel electrode in PIXn and the storage capacitor line CSn. .
  • one analog switch asw and an inverter are provided corresponding to one data signal line, the input of this inverter is connected to the AONB signal line, and the end of the data signal line is one of the continuity of the analog switch asw.
  • the other conduction terminal of the analog switch asw is connected to the Vcom (common electrode potential) power source, the N channel side gate of the analog switch asw is connected to the output of the inverter, and the P channel side gate of the analog switch asw is Connected to AONB signal line.
  • FIG. 52 is a circuit diagram showing the configuration of the i-stage SRi of the shift register SR.
  • each stage of the shift register includes a flip-flop FF according to the second embodiment having an SB terminal and an RB terminal, two analog switches ASW1 and ASW2, a NAND, an inverter, and a CKB.
  • the ONB terminal, the QB terminal of the flip-flop FF is connected to one input of the NAND, and the output of the NAND is the input of the inverter, the P channel side gate of the analog switch ASW1, and the N of the analog switch ASW2.
  • the output of the inverter is connected to the N channel side gate of the analog switch ASW1 and the P channel side gate of the analog switch ASW2, and one conduction electrode of the analog switch ASW1 is connected to the ONB terminal
  • one conduction of the analog switch ASW2 The pole is connected to the CKB terminal, the other conductive electrode of the analog switch ASW1, the other conductive electrode of the analog switch ASW2, the OUTB terminal that is the output terminal of this stage, the other input of the NAND, and the RB terminal of the FF And are connected.
  • the OUTB terminal of its own stage is connected to the SB terminal of the next stage.
  • the OUTB terminal of the n stage SRn is connected to the SB terminal of the (n + 1) stage SRn + 1.
  • the GSPB signal is input to the SB terminal of the first stage SR1 of the shift register SR.
  • odd-numbered CKB terminals and even-numbered CKB terminals are connected to different GCK lines (lines for supplying GCK).
  • the CKB terminal of the n stage SRn is connected to the GCK2B signal line
  • the CKB terminal of the (n + 1) stage SRn + 1 is connected to the GCK1B signal line.
  • FIG. 53 is a timing chart showing a driving method of the liquid crystal display device 3g.
  • AONB is an AONB signal (all ON signal)
  • GSPB is a gate start pulse bar signal
  • GCK1B is a GCK1B signal
  • GCK2B is a GCK2B signal
  • the following display preparation operation is performed before the first frame (vertical scanning period) of the display image.
  • the AONB signal is active (Low) for a predetermined period, and each GCKB signal is fixed to active (Low) while the AONB signal is active.
  • the AONB signal is output from the OUTB terminal via the ASW1, and the ASW1 is immediately turned OFF and the ASW2 is turned ON, so that the OUTB signals in all stages become active (Low). All scanning signal lines are selected.
  • Vcom is supplied to all the data signal lines.
  • the FF QB signal is inactive (High). This is because in the flip-flop according to the second embodiment, when the SB signal and the RB signal are simultaneously activated, the RB signal (reset) is given priority and the QB signal is deactivated. After the above display preparation operation is completed (after the AONB signal is inactive), Vcom is written to all PIX of the display unit DAR, and the QB output of the FF provided in each stage of the shift register is inactive ( High).
  • the OUTB signal of the own stage is Low (that is, the output of the NAND is High)
  • the GCKB signal is continuously taken into the own stage, and when the GCKB signal becomes High (inactive), The OUTB signal becomes High and the NAND output becomes Low. Thereafter, the AONB signal is output from the OUTB terminal, and the OUTB signal becomes High (inactive).
  • the gate driver can be downsized. Since the shift register can be initialized without inputting the INITB signal, further downsizing is possible. In addition, since the same potential (for example, Vcom) can be simultaneously written in all the pixels before displaying the first frame, it is possible to eliminate screen disturbance before displaying the first frame. In addition, since the shift register initialization (initialization of flip-flops in each stage) is simultaneously performed when writing the same potential to all pixels, writing the same potential to all pixels and initialization of the flip-flops are performed separately. Compared with the conventional liquid crystal display device performed in the above, display preparation can be completed promptly.
  • Vcom for example, Vcom
  • the NAND of FIG. 52 is preferably configured as shown in FIG.
  • the source of the P-channel transistor p40 is connected to VDD
  • the gate is the input X of the NAND
  • the drain is the output M of the NAND
  • the source of the P-channel transistor p41 is connected to VDD
  • the gate is the input Y of the NAND
  • the drain is connected to the drain of the N-channel transistor n40
  • the gate of the N-channel transistor n40 is connected to the input Y
  • the source is connected to the drain of the N-channel transistor n41
  • the gate of the N-channel transistor n41 is connected to the input X
  • the drain is connected to VSS
  • the drive capability of the P-channel transistors p40 and 41 is made larger than that of the N-channel transistors n40 and 41.
  • the gate driver GD of the liquid crystal display device 3g can be changed to a CC-driven gate-Cs driver (G-CsD) as shown in FIG.
  • the liquid crystal display device 3h of FIG. 55 is obtained by changing each stage of the shift register SR included in the G-CsD of the liquid crystal display device 3d (see FIG. 37) to the configuration of FIG. 52 and further removing the input of the INITB signal. is there.
  • priority is given to the RB signal (reset) when the OUTB signal of all stages becomes active and the SB signal and RB signal of the flip-flop become active simultaneously (that is, the QB signal is Therefore, the shift register is initialized even if the INITB signal is not input.
  • each pixel row can be appropriately CC driven.
  • the G-Cs driver can be reduced in size.
  • the same potential for example, Vcom
  • Vcom for example, Vcom
  • the shift register initialization initialization of flip-flops in each stage
  • writing the same potential to all pixels and initialization of the flip-flops are performed separately. Compared with the conventional liquid crystal display device performed in the above, display preparation can be completed promptly.
  • each pixel row can be appropriately CC-driven from the first frame, it is possible to eliminate screen disturbance (striped unevenness) of the first frame that has been conventionally observed in CC driving. Since the shift register can be initialized without inputting the INITB signal, the circuit configuration of the G-CsD can be simplified (downsized). Furthermore, the period of the polarity signal POL can be switched from 1H to 2H only by controlling the phases of the CS inversion signals CMI1 and CMI2 signals, and screen disturbance at that time can be eliminated.
  • the G-CsD of the liquid crystal display device 3h can be changed as shown in FIG.
  • the flip-flop included in the shift register SR of the liquid crystal display device 3e (see FIG. 42) is changed to the configuration of FIG. 52, and the input of the INITB signal is removed.
  • the RB signal (reset) is prioritized when the OUTB signal of all stages becomes active and the SB signal and RB signal of the flip-flop become active simultaneously (that is, the QB signal is Therefore, the shift register is initialized even if the INITB signal is not input.
  • 59 and 60 are timing charts showing a driving method of the liquid crystal display device 3i.
  • the phase of the polarity signal POL is switched from 1H to 2H only by changing the phase of the CMI1 and CMI2 signals from the same (FIG. 59) to a half cycle (FIG. 60), and the first frame.
  • each pixel row can be appropriately CC driven.
  • liquid crystal display device 3i the same effect as that of the liquid crystal display device 3h can be obtained. Further, since a NOR circuit and an OR circuit are not required in the G-Cs driver, further miniaturization is possible.
  • FIG. 62 is a circuit diagram showing a configuration of i-stage SRi of a shift register included in liquid crystal display device 3j.
  • each stage of the shift register includes the flip-flop FF according to the second embodiment having an SB terminal and an RB terminal, analog switches ASW5 and ASW6, an ONB terminal, and a CKB terminal.
  • the Q terminal of the flip-flop FF is connected to the P channel side gate of the analog switch ASW5 and the N channel side gate of the analog switch ASW6, and the QB terminal is connected to the N channel side gate of the analog switch ASW5 and the P channel side of the analog switch ASW6.
  • the output terminal of this stage, OUTB terminal connected to the gate, one conduction electrode of the analog switch ASW5 and one conduction electrode of the analog switch ASW6 are connected, and the other conduction electrode of the analog switch ASW5 and the ONB terminal Is connected to the analog switch ASW6.
  • CKB terminal for other conductive electrode and the clock signal input is connected.
  • the OUTB terminal of its own stage is connected to the SB terminal of the next stage, and the OUTB terminal of the next stage is connected to the RB terminal of its own stage.
  • the gate driver GD odd-numbered CKB terminals and even-numbered CKB terminals are connected to different GCK lines (lines for supplying GCK).
  • FIG. 63 is a timing chart showing a driving method of the liquid crystal display device 3j, and the liquid crystal display device 3j can obtain the same effects as the liquid crystal display device 3g (see FIG. 51).
  • FIG. 64 is a circuit diagram showing a configuration of a liquid crystal display device 3k according to the present invention.
  • the liquid crystal display device 3k includes a display unit DAR, a gate driver GD, a source driver SD, and a display control circuit DCC.
  • the display control circuit DCC supplies the gate driver GD with a gate start pulse GSP, a gate-on enable signal GOE, an AONB signal (all ON signal), and gate clock signals GCK1B and GCK2B.
  • the display control circuit DCC supplies a source start pulse SSP, digital data DAT, a polarity signal POL, and a source clock signal SCK to the source driver SD.
  • the gate driver GD includes a shift register SR having a plurality of stages.
  • the output signal (OUTB signal) from the i-stage SRi of the shift register is supplied to the scanning signal line Gi of the display unit DAR via the inverter.
  • the OUTB signal of the n stage SRn is supplied to the scanning signal line Gn via the inverter.
  • the scanning signal line Gn is connected to the gate of a transistor connected to the pixel electrode in PIXn, and a storage capacitor (auxiliary capacitor) is formed between the pixel electrode in PIXn and the storage capacitor line CSn. .
  • one analog switch asw and an inverter are provided corresponding to one data signal line, the input of this inverter is connected to the AONB signal line, and the end of the data signal line is one of the continuity of the analog switch asw.
  • the other conduction terminal of the analog switch asw is connected to the Vcom (common electrode potential) power source, the N channel side gate of the analog switch asw is connected to the output of the inverter, and the P channel side gate of the analog switch asw is Connected to AONB signal line.
  • FIG. 65 is a circuit diagram showing a configuration of i stage SRi of shift register SR.
  • a flip-flop FF according to the present embodiment having an SB terminal, an RB terminal, and an INITB terminal, two analog switches ASW1 and ASW2, NAND, an inverter, , The ONB terminal, and the CKB terminal, the QB terminal of the flip-flop FF is connected to one input of the NAND, and the output of the NAND is the input of the inverter, the P channel side gate of the analog switch ASW1, and the analog switch ASW2.
  • the output of the inverter is connected to the N channel side gate of the analog switch ASW1 and the P channel side gate of the analog switch ASW2, and one conduction electrode of the analog switch ASW1 is connected to the ONB terminal and INITB.
  • One conduction electrode of the switch ASW2 is connected to the CKB terminal, the other conduction electrode of the analog switch ASW1, the other conduction electrode of the analog switch ASW2, the OUTB terminal which is the output terminal of this stage, and the other input of the NAND Are connected to the RB terminal of the FF.
  • the OUTB terminal of its own stage is connected to the SB terminal of the next stage.
  • the gate driver GD odd-numbered CKB terminals and even-numbered CKB terminals are connected to different GCK lines (lines for supplying GCK).
  • the driving method of the liquid crystal display device 3k is as shown in FIG. 53, and the following display preparation operation is performed before the first frame (vertical scanning period) of the display image.
  • the AONB signal is active (Low) for a predetermined period, and each GCKB signal is fixed to active (Low) while the AONB signal is active.
  • the AONB signal is output from the OUTB terminal via the ASW1, and the ASW1 is immediately turned OFF and the ASW2 is turned ON, so that the OUTB signals in all stages become active (Low). All scanning signal lines are selected.
  • Vcom is supplied to all the data signal lines. Further, since the AONB signal is input as an initialization signal to the INITB terminal of each stage flip-flop, the QB signal of each flip-flop becomes inactive (High). After the above display preparation operation is completed (after the AONB signal is inactive), Vcom is written to all PIX of the display unit DAR, and the QB output of the FF provided in each stage of the shift register is inactive ( High).
  • the OUTB signal of the own stage is Low (that is, the output of the NAND is High)
  • the GCKB signal is continuously taken into the own stage, and when the GCKB signal becomes High (inactive), The OUTB signal becomes High and the NAND output becomes Low. Thereafter, the AONB signal is output from the OUTB terminal, and the OUTB signal becomes High (inactive).
  • the gate driver can be downsized. Further, since the AONB signal is used as a signal for initializing the shift register, it is not necessary to separately input the INITB signal, and further miniaturization is possible. Note that since the same potential (for example, Vcom) can be simultaneously written in all the pixels before displaying the first frame, it is possible to eliminate screen disturbance before displaying the first frame. In addition, since the shift register initialization (initialization of flip-flops in each stage) is simultaneously performed when writing the same potential to all pixels, writing the same potential to all pixels and initialization of the flip-flops are performed separately. Compared with the conventional liquid crystal display device performed in the above, display preparation can be completed promptly.
  • the shift register initialization initialization of flip-flops in each stage
  • the gate driver GD of the liquid crystal display device 3k can be changed to a CC-driven gate-Cs driver (G-CsD) as shown in FIG.
  • the liquid crystal display device 3r in FIG. 66 is obtained by changing each stage of the shift register SR included in the G-CsD of the liquid crystal display device 3d (see FIG. 37) to the configuration in FIG. 65 and further removing the input of the INITB signal. is there.
  • the QB signal of each flip-flop becomes inactive when the OUTB signal of all stages becomes active.
  • the driving method of the liquid crystal display device 3r is as shown in FIGS. 56 and 57.
  • the phase of the polarity signal POL is set to 1H only by changing the phase of the CMI1 and CMI2 signals from the same (FIG. 56) to a half cycle (FIG. 57). To 2H, and each pixel row can be appropriately CC-driven from the first frame.
  • the liquid crystal display device 3r uses the flip-flop described in the above embodiment, the G-Cs driver can be reduced in size.
  • the same potential for example, Vcom
  • the shift register initialization initialization of flip-flops in each stage
  • writing the same potential to all pixels and initialization of the flip-flops are performed separately. Compared with the conventional liquid crystal display device performed in the above, display preparation can be completed promptly.
  • each pixel row can be appropriately CC-driven from the first frame, it is possible to eliminate screen disturbance (striped unevenness) of the first frame that has been conventionally observed in CC driving. Since the AONB signal is used as the initialization signal for the shift register, the G-CsD circuit configuration can be simplified (downsized). Furthermore, the period of the polarity signal POL can be switched from 1H to 2H only by controlling the phases of the CS inversion signals CMI1 and CMI2 signals, and screen disturbance at that time can be eliminated.
  • the G-CsD of the liquid crystal display device 3r can be changed as shown in FIG. 67, the flip-flop included in the shift register SR of the liquid crystal display device 3e (see FIG. 42) is changed to the configuration shown in FIG. 65, and the input of the INITB signal is removed.
  • the QB signal of each flip-flop becomes inactive when the OUTB signals of all stages become active.
  • the driving method of the liquid crystal display device 3s is as shown in FIG. 59 and FIG. 60.
  • the period of the polarity signal POL is changed only by changing the phases of the CMI1 and CMI2 signals from the same (FIG. 59) to a half cycle (FIG. 60). It is possible to switch from 1H to 2H and to appropriately CC drive each pixel row from the first frame.
  • the same effect as that of the liquid crystal display device 3r can be obtained, and further, since the NOR circuit and the OR circuit are not required in the G-Cs driver, the size can be further reduced.
  • FIG. 69 is a circuit diagram showing a configuration of i-stage SRi of a shift register included in the liquid crystal display device 3t.
  • each stage of the shift register includes a flip-flop FF according to each embodiment having an SB terminal, an RB terminal, and an INITB terminal, analog switches ASW5 and ASW6, an ONB terminal, and a CKB terminal.
  • the Q terminal of the flip-flop FF is connected to the P channel side gate of the analog switch ASW5 and the N channel side gate of the analog switch ASW6, and the QB terminal is connected to the N channel side gate of the analog switch ASW5 and the analog switch ASW6.
  • OUTB terminal which is the output terminal of this stage, one conductive electrode of analog switch ASW5 and one conductive electrode of analog switch ASW6 are connected, and the other conductive electrode of analog switch ASW5 ONB terminal and INITB terminal are connected Is a CKB terminal for other conductive electrode and the clock signal input of the analog switch ASW6 is connected.
  • the OUTB terminal of its own stage is connected to the SB terminal of the next stage, and the OUTB terminal of the next stage is connected to the RB terminal of its own stage.
  • the gate driver GD odd-numbered CKB terminals and even-numbered CKB terminals are connected to different GCK lines (lines for supplying GCK).
  • the driving method of the liquid crystal display device 3t is as shown in FIG. Further, the liquid crystal display device 3t can achieve the same effects as the liquid crystal display device 3k (see FIG. 64).
  • gate driver source driver, or gate-CS driver and the pixel circuit of the display unit may be formed monolithically (on the same substrate).
  • the flip-flop of the shift register may be configured as shown in FIG.
  • the FF 212 in FIG. 70A is the same as the FF 201 in FIG. 3, with the source of p5 (set transistor) connected to the INITB terminal, the RB terminal connected only to the gate of p7 and the gate of n8, and the drain of p6 to VDD. Connected.
  • FIG. 70B shows an operation timing chart of the FF 212
  • FIG. 70C shows a truth table of the FF 212.
  • the flip-flop FF212 when the SB signal is active (Low) and the RB signal is active (Low) while the INITB terminal is active (Low), the Q signal is Low and the QB signal is High (inactive). .
  • the flip-flop of the shift register may be configured as shown in FIG. That is, the FF 213 in FIG. 71 (a) adds the channel transistor nT to the FF 201 in FIG. 3, connects the gate of nT to the INTB terminal, connects the drain of nT to the source of p5 (set transistor), and Is connected to the RB terminal.
  • FIG. 71 (b) shows a truth table of the FF 213.
  • the AONB signal may be inactive (High) in the middle of the simultaneous selection period, or the INITB signal may be changed to AONB as shown in FIG. It may be active (Low) after it becomes active (Low) and before it becomes inactive (High). Also, as shown in FIG. 74, the INITB signal is changed from AON being active (Low) to inactive. It may be active (Low) after becoming (High).
  • the flip-flop of the present invention includes a first CMOS circuit in which gate terminals and drain terminals of a P-channel first transistor and an N-channel second transistor are connected to each other, a P-channel third transistor, and an N-channel fourth transistor.
  • a second CMOS circuit in which the gate terminals and the drain terminals are connected to each other, a plurality of input terminals, and a first output terminal and a second output terminal, and a first CMOS circuit gate side, a second CMOS circuit drain side, and a first CMOS terminal.
  • a flip-flop in which the gate side of the second CMOS circuit, the drain side of the first CMOS circuit, and the second output terminal are connected to each other, and the gate terminal and the source terminal are respectively connected to separate input terminals.
  • An input transistor to be connected is provided.
  • the drain terminal of the input transistor is connected to the first output terminal directly or via a relay transistor.
  • the output side of the two conductive electrodes of the transistor (P channel or N channel) is referred to as a drain terminal. According to the above configuration, even when the priority determination circuit required in the past is not provided, when the signals input to the separate input terminals become active at the same time, one of them can be prioritized and output. . Thereby, miniaturization of the flip-flop is realized.
  • the input transistor is a P-channel, and the source terminal of the input transistor is connected to the input terminal of a signal that has a first potential when inactive and a second potential lower than the first potential when active. It can also be set as the structure.
  • the input transistor is an N-channel, and the source terminal of the input transistor is connected to an input terminal of a signal that has a first potential when active and a second potential lower than the first potential when inactive. It can also be set as the structure.
  • the plurality of input terminals include a set signal input terminal and a reset signal input terminal.
  • the input transistor has a gate terminal connected to the set signal input terminal and a source.
  • the terminal may be a set transistor connected to an input terminal for a reset signal.
  • the plurality of input terminals further include an input terminal for an initialization signal, and the input terminal for the initialization signal is connected to one source terminal of the first to fourth transistors. It can also be set as the structure which is.
  • the flip-flop includes a reset transistor having a gate terminal connected to the reset signal input terminal, a source terminal connected to the first power supply line, and a drain terminal connected to the second output terminal. You can also.
  • the flip-flop includes a release transistor having a gate terminal connected to the reset signal input terminal, a source terminal connected to the second power supply line, and a drain terminal connected to the source terminal of the second transistor; Is connected to the input terminal of the set signal, the source terminal is connected to the second power supply line, and the drain terminal is at least one of the release transistor connected to the source terminal of the fourth transistor. it can.
  • the flip-flop includes a reset transistor having a gate terminal connected to the reset signal input terminal, a source terminal connected to the second power supply line, and a drain terminal connected to the second output terminal. You can also.
  • a release transistor having a gate terminal connected to the reset signal input terminal, a source terminal connected to the first power supply line, and a drain terminal connected to the source terminal of the first transistor; Is connected to the input terminal of the set signal, the source terminal is connected to the first power supply line, and the drain terminal is at least one of the release transistor connected to the source terminal of the third transistor.
  • the plurality of input terminals include a set signal input terminal and a reset signal input terminal, and the input transistor has a gate terminal connected to the reset signal input terminal and a source.
  • a configuration in which the terminal is a reset transistor connected to the input terminal of the set signal may be employed.
  • the plurality of input terminals further include an input terminal for an initialization signal, and the input terminal for the initialization signal is connected to one source terminal of the first to fourth transistors. It can also be set as the structure which is.
  • the flip-flop includes a set transistor having a gate terminal connected to a set signal input terminal, a source terminal connected to a first power supply line, and a drain terminal connected to a second output terminal. You can also.
  • a release transistor having a gate terminal connected to a set signal input terminal, a source terminal connected to a second power supply line, and a drain terminal connected to the source terminal of the second transistor; Is connected to the reset signal input terminal, the source terminal is connected to the second power supply line, and the drain terminal is at least one of the release transistor connected to the source terminal of the fourth transistor.
  • the flip-flop includes a set transistor having a gate terminal connected to a set signal input terminal, a source terminal connected to a second power supply line, and a drain terminal connected to a second output terminal. You can also.
  • a release transistor having a gate terminal connected to a set signal input terminal, a source terminal connected to the first power supply line, and a drain terminal connected to the source terminal of the first transistor; Is connected to the reset signal input terminal, the source terminal is connected to the first power supply line, and the drain terminal is at least one of the release transistor connected to the source terminal of the third transistor.
  • the first CMOS circuit in which the gate terminals and the drain terminals of the P-channel first transistor and the N-channel second transistor are connected to each other, and the gates of the P-channel third transistor and the N-channel fourth transistor.
  • a second CMOS circuit having terminals and drain terminals connected to each other, a plurality of input terminals, and first and second output terminals, the gate side of the first CMOS circuit, the drain side of the second CMOS circuit, and the first output terminal Are connected to each other, and the gate side of the second CMOS circuit, the drain side of the first CMOS circuit, and the second output terminal are connected to each other. It can also be configured to include an input transistor connected to one of the multiple input terminals. .
  • the input transistor is a P-channel, and the source terminal of the input transistor is connected to the input terminal of a signal that has a first potential when inactive and a second potential lower than the first potential when active. It can also be set as the structure.
  • the input transistor is an N-channel, and the source terminal of the input transistor is connected to an input terminal of a signal that has a first potential when active and a second potential lower than the first potential when inactive. It can also be set as the structure which has.
  • the first to fourth transistors may include a plurality of input transistors.
  • the first to fourth transistors include an input transistor whose source terminal is connected to the input terminal for the set signal and an input transistor whose source terminal is connected to the input terminal for the reset signal. It can also be set as the structure.
  • the first to fourth transistors may further include an input transistor having a source terminal connected to an input terminal for an initialization signal.
  • This shift register includes the flip-flop described above.
  • This display drive circuit includes the flip-flop.
  • This display device includes the flip-flop.
  • This display panel is characterized in that the display driving circuit and the pixel circuit are monolithically formed.
  • This shift register is used in a display driving circuit that performs simultaneous selection of signal lines at a predetermined timing.
  • the flip-flop and the simultaneous selection signal are input to each stage, and the output of the flip-flop is used to output the own stage.
  • a signal generation circuit for generating a signal.
  • the output signal of each stage is activated by the activation of the simultaneous selection signal and is active during the simultaneous selection.
  • the flip-flop is a set-reset type and its output is set.
  • a configuration may also be adopted in which the inactive signal and the reset signal are inactive during a period in which both are active.
  • the output signal of each stage is activated by the activation of the simultaneous selection signal, and is active during the simultaneous selection.
  • the flip-flop includes an initialization terminal, and the flip-flop The output can be inactive regardless of the state of other input terminals while the initialization terminal is active, and a simultaneous selection signal can be input to the initialization terminal.
  • the signal generation circuit may include a gate circuit that selectively takes in the simultaneous selection signal or the clock in accordance with the input switching signal and uses the same as the output signal.
  • the display driving circuit includes the shift register, and an output signal of each stage of the shift register is activated by the activation of the simultaneous selection signal and is active during the simultaneous selection.
  • the flip-flop is a set-reset type and its output becomes inactive if the initialization signal is active, regardless of whether the set signal and reset signal are active or inactive.
  • the initialization signal is made active before the end of the simultaneous selection and made inactive after the end.
  • the display driving circuit includes a pixel electrode connected to the data signal line and the scanning signal line through a switching element, and a signal potential written to the pixel electrode is connected to a storage capacitor wiring that forms a capacitance with the pixel electrode.
  • the shift register is used for a display device that supplies a modulation signal corresponding to the polarity.
  • one holding circuit is provided corresponding to each stage of the shift register, and a holding target signal is input to each holding circuit, and when the control signal generated in the own stage becomes active,
  • the holding circuit corresponding to the stage captures and holds the above holding target signal, supplies the output signal of the own stage to the scanning signal line connected to the pixel corresponding to the own stage, and the holding circuit corresponding to the own stage.
  • one holding circuit is provided corresponding to each stage of the shift register, and when a holding target signal is input to each holding circuit and a control signal generated in one stage is activated.
  • the holding circuit corresponding to this stage takes in the holding target signal and holds it, supplies the output of one holding circuit as the modulation signal to the holding capacitor wiring, and the control signal generated at each stage is displayed. It is also possible to adopt a configuration that becomes active before the first vertical scanning period of the image.
  • This display drive circuit may be configured to invert the polarity of the signal potential supplied to the data signal line every plural horizontal scanning periods.
  • one holding circuit is provided corresponding to each stage of the shift register, and a holding target signal is input to each holding circuit, and the output signal of the own stage and the output of the subsequent stage of the own stage are output.
  • Signal is input to the logic circuit, and when the output of the logic circuit becomes active, the holding circuit corresponding to the own stage takes in the holding target signal and holds it, and the output signal of the own stage is sent to the own stage.
  • the output of the holding circuit corresponding to the own stage is supplied as the modulation signal to the holding capacitor wiring forming the capacitor and the pixel electrode of the pixel corresponding to the own stage.
  • the phase of the holding target signal input to the plurality of holding circuits may be different from the phase of the holding target signal input to another plurality of holding circuits.
  • one holding circuit is provided corresponding to each stage of the shift register, and a holding target signal is input to each holding circuit, and when the control signal generated in the own stage becomes active,
  • the holding circuit corresponding to the stage captures and holds the above holding target signal, supplies the output signal of the own stage to the scanning signal line connected to the pixel corresponding to the own stage, and the holding circuit corresponding to the own stage.
  • the polarity of the signal potential supplied to the data signal line is inverted every n horizontal scanning periods (n is a natural number) and the polarity of the signal potential supplied to the data signal line is m horizontal scanning. It can also be set as the structure which switches the mode reversed every period (m is a natural number different from n).
  • the phase of the holding target signal input to each holding circuit belonging to the first group and the phase of the holding target signal input to each holding circuit belonging to the second group are determined according to each mode. It can also be set as the structure to set.
  • the present invention is not limited to the above-described embodiments, and those obtained by appropriately modifying the above-described embodiments based on known techniques and common general knowledge or combinations thereof are also included in the embodiments of the present invention. It is. In addition, the operational effects described in each embodiment are merely examples.
  • the flip-flop of the present invention and the shift register including the flip-flop are suitable for a liquid crystal display device, for example.

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Abstract

　Ｐチャネルの第１トランジスタとＮチャネルの第２トランジスタのゲート端子同士およびドレイン端子同士が接続された第１ＣＭＯＳ回路と、Ｐチャネルの第３トランジスタとＮチャネルの第４トランジスタのゲート端子同士およびドレイン端子同士が接続された第２ＣＭＯＳ回路と、複数の入力端子と、第１および第２出力端子とを備え、第１ＣＭＯＳ回路のゲート側と第２ＣＭＯＳ回路のドレイン側と第１出力端子とが接続されるとともに、第２ＣＭＯＳ回路のゲート側と第１ＣＭＯＳ回路のドレイン側と第２出力端子とが接続されたフリップフロップであって、上記第１～第４トランジスタには、ソース端子が上記複数の入力端子の１つに接続された入力トランジスタが含まれている。上記構成によれば、フリップフロップを小型化することができる。

Description

フリップフロップ、シフトレジスタ、表示駆動回路、表示装置、表示パネル
　本発明は、フリップフロップや各種表示ドライバに関する。
　液晶表示装置のゲートドライバ等に用いられる従来のフリップフロップの構成を図７５（ａ）に示す。同図に示すように、従来のフリップフロップ（ＦＦ）９００は、５つのＰチャネルトランジスタ（ｐ１００・ｐ１０１・ｐ１０２・ｐ１０３・ｐ１０４）および５つのＮチャネルトランジスタ（ｎ１００・ｎ１０１・ｎ１０２・ｎ１０３・ｎ１０４）からなり、ＳＢ（セットバー）端子、Ｒ（リセット）端子、Ｑ（出力）端子、ＱＢ（反転出力）端子、およびＩＮＩＴＢ（イニシャルバー）端子を備える。なお、以下では、ＳＢ端子に入力される信号をＳＢ（セットバー）信号、Ｒ端子に入力される信号をＲ（リセット）信号、ＩＮＩＴＢ端子に入力される信号をＩＮＩＴＢ（イニシャルバー）信号、Ｑ端子から出力される信号をＱ（出力）信号、ＱＢ端子から出力される信号をＱＢ（反転出力）信号と称する。また、ＶＤＤ（高電位側電源）の電位をＶｄｄとし、ＶＳＳ（低電位側電源）の電位をＶｓｓとする。
　ここで、ｐ１００のソースがＶＤＤ（高電位側電源）に接続され、ｐ１００のドレインとｎ１００のドレインとｐ１０２のドレインとｎ１０２のドレインとｐ１０４のゲートとｎ１０４のゲートとＱ端子とが接続され、ｎ１００のソースとｎ１０１のドレインとが接続され、ｎ１０１のソースがＶＳＳ（低電位側電源）に接続されている。また、ｐ１０１のソースがＶＤＤに接続され、ｐ１０１のドレインとｐ１０２のソースとが接続され、ｎ１０２のソースとｎ１０３のドレインとが接続され、ｎ１０３のソースがＶＳＳに接続され、ｐ１０４のソースがＶＤＤに接続され、ｐ１０４のドレインとｎ１０４のドレインとが接続され、ｎ１０４のソースがＶＳＳに接続されている。また、ｐ１０１のゲートとｎ１００のゲートとＲ端子とが接続され、ｐ１００のゲートとｎ１０１のゲートとｎ１０３のゲートとＳＢ端子とが接続され、ｐ１０３のソースがＶＤＤに接続され、ｐ１０３のゲートがＩＮＩＴＢ端子に接続され、ｐ１０２のゲートとｎ１０２のゲートとｐ１０３のドレインとＱＢ端子とが接続されている。ＦＦ９００では、ｐ１００がセット回路ＳＣを構成し、ｎ１００がリセット回路ＲＣを構成し、ｎ１０１が優先決定回路ＰＤＣを構成し、ｐ１０３が初期化回路ＩＣを構成し、ｐ１０１およびｎ１０３それぞれがラッチ解除回路ＬＲＣを構成し、ｐ１０２、ｎ１０２、ｐ１０４およびｎ１０４がラッチ回路ＬＣを構成する。
　図７５（ｂ）はＦＦ９００の動作を示すタイミングチャートであり、図７５（ｃ）はＦＦ９００の真理値表である。
　ＳＢ信号がアクティブ（＝Ｌｏｗ）でＲ信号が非アクティブ（＝Ｌｏｗ）となる場合（（ｂ）の期間ｔ１）のＦＦ９００の動作は以下のとおりである。ＳＢ信号がアクティブ（＝Ｌｏｗ）になると、ｐ１００（セット回路ＳＣ）がＯＮし、Ｑ端子がｐ１００を介してＶＤＤ（高電位側電源）に接続されてＱ信号がアクティブ（＝Ｈｉｇｈ）となる。ＳＢ端子はｎ１０３のゲートに接続され、ＳＢ信号がＬｏｗの期間はｎ１０３（ラッチ解除回路ＬＲＣ）がオフになっているため、Ｑ端子はＶＳＳ（低電位側電源）とショートしない。したがって、Ｑ信号を安定的にアクティブ（＝Ｈｉｇｈ）とすることができる。Ｑ端子はｐ１０４のゲートとｎ１０４のゲートとに接続しているため、Ｑ信号がＨｉｇｈの期間はｐ１０４がオフでｎ１０４がオンとなってＱＢ端子がｎ１０４を介してＶＳＳ（低電位側電源）に接続され、ＱＢ信号がアクティブ（＝Ｌｏｗ）となる。ＱＢ端子はｐ１０２のゲートおよびｎ１０２のゲートに接続されているため、ＱＢ信号がＬｏｗの期間はｐ１０２がオンでｎ１０２がオフとなり、また、Ｒ信号がＬｏｗの期間はｐ１０１（ラッチ解除回路ＬＲＣ）がオンしているため、Ｑ端子はｐ１０１およびｐ１０２を介してＶＤＤ（高電位側電源）に接続される。このように、期間ｔ１では、Ｑ信号がアクティブ（＝Ｈｉｇｈ）、ＱＢ信号がアクティブ（＝Ｌｏｗ）となる（（ｃ）のＡ参照）。
　ＳＢ信号が非アクティブ（＝Ｈｉｇｈ）でＲ信号が非アクティブ（＝Ｌｏｗ）となる場合（（ｂ）の期間ｔ２）のＦＦ９００の動作は以下のとおりである。ＳＢ信号がＨｉｇｈでＲ信号がＬｏｗになると、ｎ１０３がオンとなり、ｐ１０１・ｎ１０３（ラッチ解除回路ＬＲＣ）がともにオンとなるため、ｐ１０２・ｎ１０２からなるインバータおよびｐ１０４・ｎ１０４からなるインバータによるラッチ回路が構成される（ラッチ回路ＬＣがＯＮとなる）。この時、Ｑ端子にＶＤＤを供給するｐ１００（セット回路ＳＣ）およびＶｓｓを供給するｎ１００（リセット回路ＲＣ）はともにオフであるため、ラッチ回路ＬＣへは電位が供給されない。このラッチ状態により、ＳＢ信号が変化する前の状態が保持され、ｔ２でもｔ１の状態（Ｑ信号がＨｉｇｈでＱＢ信号がＬｏｗ）が保持される（（ｃ）のＣ参照）。
　ＳＢ信号が非アクティブ（＝Ｈｉｇｈ）でＲ信号がアクティブ（＝Ｈｉｇｈ）となる場合（（ｂ）の期間ｔ３）のＦＦ９００の動作は以下のとおりである。Ｒ信号がアクティブ（＝Ｈｉｇｈ）となると、ｎ１００（リセット回路ＲＣ）がオンとなる。ＳＢ信号はＨｉｇｈであるため、ｎ１０１（優先決定回路ＰＤＣ）はオンである。ｎ１００、ｎ１０１がオンであるため、Ｑ端子はＶＳＳに接続される。Ｒ信号がＨｉｇｈの時はｐ１０１（ラッチ決定回路）がオフとなってＱ端子がＶＤＤとショートすることはない。したがって、Ｑ信号を安定的に非アクティブ（＝Ｌｏｗ）とすることができる。また、Ｑ信号がＬｏｗの時はｎ１０４がオフでｐ１０４がオンとなるため、ＱＢ端子がＶＤＤに接続され、ＱＢ信号はＨｉｇｈとなる。また、ＱＢ信号がＨｉｇｈでＳＢ信号がＨｉｇｈのときは、ｎ１０２およびｎ１０３（ラッチ解除回路ＬＲＣ）がともにＯＮでｐ１０２がオフとなるため、Ｑ端子はｎ１０２・ｎ１０３を介してＶＳＳに接続される。このように、期間ｔ３では、Ｑ信号が非アクティブ（＝Ｌｏｗ）、ＱＢ信号が非アクティブ（＝Ｈｉｇｈ）となる（図７５（ｃ）のＤ参照）。
　ＳＢ信号が非アクティブ（＝Ｈｉｇｈ）でＲ信号が非アクティブ（＝Ｌｏｗ）となる場合（（ｂ）の期間ｔ４）のＦＦ９００の動作は以下のとおりである。ＳＢ信号がＨｉｇｈでＲ信号がＬｏｗになると、ｐ１０１・ｎ１０３（ラッチ解除回路ＬＲＣ）がともにオンとなるため、ラッチ回路ＬＣがＯＮとなる。したがって、Ｒ信号が変化する前の状態が保持され、ｔ４でもｔ３の状態（Ｑ信号がＬｏｗでＱＢ信号がＨｉｇｈ）が保持される。
　イニシャルバー信号（初期化信号）ＩＮＩＴＢ信号は通常非アクティブ（＝Ｈｉｇｈ）となっており、ｐ１０３（初期化回路ＩＣ）は通常オフとなっている。フリップフロップを初期化したい場合には、ＩＮＩＴＢ信号をアクティブにすることで、フリップフロップの出力（Ｑ信号）を強制的に決定することができる。ＦＦ９００では、ＩＮＩＴＢ信号をアクティブ（＝Ｌｏｗ）にすると、ｐ１０３がオンしてＱＢ端子とＶＤＤとが接続され、ＱＢ信号はＨｉｇｈとなる。ＱＢ信号がＨｉｇｈのときはｎ１０２がオンし、また、ＳＢ信号が非アクティブ（＝Ｈｉｇｈ）のときにはｎ１０３もオンしているため、Ｑ端子はｎ１０２・ｎ１０３を介してＶＳＳに接続され、Ｑ信号は非アクティブ（＝Ｌｏｗ）となる。
　なお、ｎ１０１（優先決定回路）は、ＳＢ信号およびＲ信号が同時にアクティブになった場合に、どちらを優先させるかを決めるものである。ＦＦ９００では、ＳＢ信号がアクティブ（＝Ｌｏｗ）でＲ信号がアクティブ（＝Ｈｉｇｈ）となった場合、ｐ１００およびｎ１００がオンとなるが、ｎ１０１（優先決定回路）がオフとなるため、リセット回路ＲＣとＶＳＳとは電気的に切り離され、Ｑ端子はｐ１００を介してＶＤＤに接続される。すなわち、ＳＢ信号が優先される。
日本国公開特許公報「特開２００１－１３５０９３号公報（公開日：２００１年５月１８日）」
　上記従来のフリップフロップでは回路面積が大きくなり、これを用いたデバイス（シフトレジスタや各種表示ドライバ）の小型化を阻んでいた。
　本発明は、フリップフロップやシフトレジスタあるいは各種表示ドライバの小型化を目的とする。
　本発明のフリップフロップは、Ｐチャネルの第１トランジスタとＮチャネルの第２トランジスタのゲート端子同士およびドレイン端子同士が接続された第１ＣＭＯＳ回路と、Ｐチャネルの第３トランジスタとＮチャネルの第４トランジスタのゲート端子同士およびドレイン端子同士が接続された第２ＣＭＯＳ回路と、複数の入力端子と、第１および第２出力端子とを備え、第１ＣＭＯＳ回路のゲート側と第２ＣＭＯＳ回路のドレイン側と第１出力端子とが接続されるとともに、第２ＣＭＯＳ回路のゲート側と第１ＣＭＯＳ回路のドレイン側と第２出力端子とが接続されたフリップフロップであって、ゲート端子およびソース端子それぞれが別々の入力端子に接続される入力トランジスタを備えることを特徴とする。なお、上記入力トランジスタのドレイン端子は、直接あるいは中継トランジスタを介して第１出力端子に接続される。
　本願では、トランジスタ（ＰチャンネルあるいはＮチャネル）が有する２つの導通電極のうち出力側をドレイン端子と呼ぶことにする。上記構成によれば、従来必要とした優先決定回路を設けなくても、上記別々の入力端子に入力される信号それぞれが同時にアクティブになったときにいずれかを優先させて出力を行うことができる。これにより、フリップフロップの小型化が実現される。
　以上のように、フリップフロップやシフトレジスタ、表示駆動回路を小型化することができる。
[規則91に基づく訂正 26.04.2010]　
実施の形態１にかかるフリップフロップを説明する回路図（ａ）、タイミングチャート（ｂ）、および真理値表（ｃ）である。 実施の形態１にかかる他のフリップフロップを説明する回路図（ａ）、タイミングチャート（ｂ）、および真理値表（ｃ）である。 実施の形態２にかかるフリップフロップを説明する回路図（ａ）、タイミングチャート（ｂ）、および真理値表（ｃ）である。 実施の形態２にかかる他のフリップフロップを説明する回路図（ａ）、タイミングチャート（ｂ）、および真理値表（ｃ）である。 実施の形態３にかかるフリップフロップを説明する回路図（ａ）、タイミングチャート（ｂ）、および真理値表（ｃ）である。 実施の形態３にかかる他のフリップフロップを説明する回路図（ａ）、タイミングチャート（ｂ）、および真理値表（ｃ）である。 実施の形態２にかかるさらに他のフリップフロップを説明する回路図（ａ）、タイミングチャート（ｂ）、および真理値表（ｃ）である。 実施の形態２にかかるさらに他のフリップフロップを説明する回路図（ａ）、タイミングチャート（ｂ）、および真理値表（ｃ）である。 実施の形態３にかかるさらに他のフリップフロップを説明する回路図（ａ）、タイミングチャート（ｂ）、および真理値表（ｃ）である。 実施の形態３にかかるさらに他のフリップフロップを説明する回路図（ａ）、タイミングチャート（ｂ）、および真理値表（ｃ）である。 実施の形態２にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（b）である。 実施の形態２にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。 実施の形態３にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。 実施の形態３にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。 実施の形態２にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。 実施の形態２にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。 実施の形態３にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。 実施の形態３にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。 実施の形態１にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。 実施の形態１にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。 実施の形態１にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。 実施の形態２にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。 実施の形態３にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。 実施の形態１にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。 実施の形態１にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。 実施の形態１にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。 実施の形態１にかかるさらに他のフリップフロップを説明する回路図（ａ）および真理値表（ｂ）である。 本表示装置の構成を示す模式図である。 図２８に示す表示装置のシフトレジスタの各段を示す回路図である。 図２８の表示装置の駆動方法を示すタイミングチャートである。 本表示装置の他の構成を示す模式図である。 本表示装置のさらに他の構成を示す模式図である。 図３２に示す表示装置のシフトレジスタの各段を示す回路図である。 図３２の表示装置の駆動方法を示すタイミングチャートである。 本表示装置のさらに他の構成を示す模式図である。 本表示装置のさらに他の構成を示す模式図である。 本表示装置のさらに他の構成を示す模式図である。 図３７に示す表示装置のシフトレジスタの各段を示す回路図である。 図３７に示す表示装置のＧ－ＣＳドライバのＤラッチ回路を示す回路図である。 図３７の表示装置の駆動方法を示すタイミングチャートである。 図３７の表示装置の駆動方法を示すタイミングチャートである。 本表示装置のさらに他の構成を示す模式図である。 図４２に示す表示装置のシフトレジスタの各段を示す回路図である。 図４２の表示装置の駆動方法を示すタイミングチャートである。 図４２の表示装置の駆動方法を示すタイミングチャートである。 本表示装置のさらに他の構成を示す模式図である。 図４６の表示装置の駆動方法を示すタイミングチャートである。 図４６の表示装置の駆動方法を示すタイミングチャートである。 図４３の変形例を示す回路図である。 図４０・４４の変形例を示すタイミングチャートである。 本表示装置のさらに他の構成を示す模式図である。 図５１に示す表示装置のシフトレジスタの各段を示す回路図である。 図５１の表示装置の駆動方法を示すタイミングチャートである。 図５１に示す表示装置のシフトレジスタ内のＮＡＮＤ回路を示す回路図である。 本表示装置のさらに他の構成を示す模式図である。 図５５の表示装置の駆動方法を示すタイミングチャートである。 図５５の表示装置の駆動方法を示すタイミングチャートである。 本表示装置のさらに他の構成を示す模式図である。 図５８の表示装置の駆動方法を示すタイミングチャートである。 図５８の表示装置の駆動方法を示すタイミングチャートである。 本表示装置のさらに他の構成を示す模式図である。 図６１に示す表示装置のシフトレジスタの各段を示す回路図である。 図６１の表示装置の駆動方法を示すタイミングチャートである。 本表示装置のさらに他の構成を示す模式図である。 図６４に示す表示装置のシフトレジスタの各段を示す回路図である。 本表示装置のさらに他の構成を示す模式図である。 本表示装置のさらに他の構成を示す模式図である。 本表示装置のさらに他の構成を示す模式図である。 図６８に示す表示装置のシフトレジスタの各段を示す回路図である。 本表示装置に用いる他のフリップフロップを説明する回路図（ａ）、タイミングチャート（ｂ）、および真理値表（ｃ）である。 本表示装置に用いるさらに他のフリップフロップを説明する回路図（ａ）、および真理値表（ｂ）である。 本実施の形態３にかかるさらに他のフリップフロップを説明する回路図（ａ）、および真理値表（ｂ）である。 図４０・４４のさらに他の変形例を示すタイミングチャートである。 図４０・４４のさらに他の変形例を示すタイミングチャートである。 従来のフリップフロップの構成を示す回路図である。
　本発明の実施の形態を図１～図７４に基づいて説明すれば以下のとおりである。なお、以下では、セットリセット型フリップフロップ（以下、適宜ＦＦと略記）のセット用端子（Ｓ端子またはＳＢ端子）にはセット用信号（Ｓ信号またはＳＢ信号）が入力され、リセット用端子（Ｒ端子またはＲＢ端子）にはリセット用信号（Ｒ信号またはＲＢ信号）が入力され、初期化用端子（ＩＮＩＴ端子またはＩＮＩＴＢ端子）には初期化用信号（ＩＮＩＴ信号またはＩＮＩＴＢ信号）が入力されるものとし、出力端子（Ｑ端子）からはＱ信号が出力され、反転出力端子（ＱＢ端子）からはＱＢ信号が出力されるものとする。なお、高電位側電源（ＶＤＤ）の電位をＶｄｄ（以下、適宜Ｈｉｇｈと記載）とし、低電位側電源（ＶＳＳ）の電位をＶｓｓ（以下、適宜Ｌｏｗと記載）とする。Ｓ信号（セット信号）、Ｒ信号（リセット信号）、ＩＮＩＴ信号（イニシャル信号）およびＱ信号（出力信号）はアクティブ時にＨｉｇｈとなる信号であり、ＳＢ信号（セットバー信号）、ＲＢ信号（リセットバー信号）、ＩＮＩＴＢ信号（イニシャルバー信号）およびＱＢ信号（反転出力信号）はアクティブ時にＬｏｗとなる信号である。
　〔フリップフロップの形態１〕
　図１（ａ）は、実施の形態１にかかるフリップフロップの構成を示す回路図である。同図に示すように、ＦＦ１０１は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ１およびＮチャネルトランジスタｎ１と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ２およびＮチャネルトランジスタｎ２と、ＳＢ端子と、ＲＢ端子と、Ｑ端子・ＱＢ端子と、ＩＮＩＴ端子とを備え、ｐ１のゲートとｎ１のゲートとｐ２のドレインとｎ２のドレインとＱ端子とが接続されるとともに、ｐ１のドレインとｎ１のドレインとｐ２のゲートとｎ２のゲートとＱＢ端子とが接続され、ｐ１のソースがＳＢ端子に接続され、ｐ２のソースがＲＢ端子に接続され、ｎ１のソースがＩＮＩＴ端子に接続され、ｎ２のソースがＶＳＳ（低電位側電源）に接続されている構成である。ここでは、ｐ１、ｎ１、ｐ２およびｎ２がラッチ回路ＬＣを構成する。
　図１（ｂ）は、ＦＦ１０１の動作を示すタイミングチャート（ＩＮＩＴ信号が非アクティブの場合）であり、図１（ｃ）はＦＦ１０１の真理値表（ＩＮＩＴ信号が非アクティブの場合）である。
　ＳＢ信号がアクティブ（＝Ｌｏｗ）でＲＢ信号が非アクティブ（＝Ｈｉｇｈ）となる場合（期間ｔ１）のＦＦ１０１の動作は以下のとおりである。ＳＢ信号がアクティブ（＝Ｌｏｗ）になると、それ以前にＱ信号がＬｏｗでＱＢ信号がＨｉｇｈであった場合にはｐ１がオンであるため、ＱＢ端子の電位が、Ｖｓｓ＋Ｖｔｈ（閾値電圧）まで低下する。ＱＢ端子の電位がＶｓｓ近くになると、ｐ２がＯＮする一方ｎ２がオフし（ｎ２の閾値がＶｔｈ以上である場合にはｎ２は完全にオフする）、この時ＲＢ信号は非アクティブ（＝Ｈｉｇｈ＝Ｖｄｄ）であるため、Ｑ信号はＨｉｇｈとなる。Ｑ端子はｐ１のゲートおよびｎ１のゲートに接続されているため、Ｑ信号がＨｉｇｈになると、ｐ１がオフしてｎ１がオンする。ｎ１がオンすると、ＩＮＩＴ信号は初期化時以外Ｌｏｗ（Ｖｓｓ）であるため、ＱＢ信号もＬｏｗ（Ｖｓｓ）となる。なお、ＱＢ信号がＬｏｗのときは、ｐ２がオンでｎ２がオフであるため、Q端子はＶＳＳから切り離されて、ＲＢ信号（Ｈｉｇｈ＝Ｖｄｄ）を出力する。このようにＱＢ信号は、瞬間的にはＶｓｓ＋Ｖｔｈに移行しようとするものの、ラッチ回路ＬＣによってＱ信号がフィードバックされて、Ｌｏｗ（Ｖｓｓ）に安定する。なお、ＳＢ信号がＨｉｇｈからＬｏｗに移行する時、ｐ１のドレインにはオン状態のトランジスタが接続されていないため、ラッチ解除回路は不要である。
　ＳＢ信号が非アクティブ（＝Ｈｉｇｈ）でＲＢ信号が非アクティブ（＝Ｈｉｇｈ）となる場合（期間ｔ２）のＦＦ１０１の動作は以下のとおりである。ＳＢ信号がＨｉｇｈでＲＢ信号がＨｉｇｈになると、ＩＮＩＴ信号は初期化時以外Ｌｏｗ（Ｖｓｓ）であるため、ラッチ回路ＬＣがＯＮとなる。したがって、ＳＢ信号が変化する前の状態が保持され、ｔ２でもｔ１の状態（Ｑ信号がＨｉｇｈでＱＢ信号がＬｏｗ）が保持される。
　ＳＢ信号が非アクティブ（＝Ｈｉｇｈ）でＲＢ信号がアクティブ（＝Ｌｏｗ）となる場合（期間ｔ３）のＦＦ１０１の動作は以下のとおりである。ＲＢ信号がアクティブ（＝Ｌｏｗ）になると、それ以前にＱ信号がＨｉｇｈでＱＢ信号がＬｏｗであった場合にはｐ２がオンであるため、Ｑ端子の電位がＶｓｓ＋Ｖｔｈ（閾値電圧）まで低下する。Ｑ端子の電位がＶｓｓ近くになると、ｐ１がＯＮする一方ｎ１がオフし（ｎ１の閾値がＶｔｈ以上である場合にはｎ１は完全にオフする）、この時ＳＢ信号は非アクティブ（＝Ｈｉｇｈ＝Ｖｄｄ）であるため、ＱＢ信号もＨｉｇｈとなる。ＱＢ端子はｐ２のゲートおよびｎ２のゲートに接続されているため、ＱＢ信号がＨｉｇｈになると、ｐ２がオフしてｎ２がオンする。ｎ２がオンすると、Ｑ端子がＶＳＳに接続され、Ｑ信号はＬｏｗ（Ｖｓｓ）となる。なお、Ｑ信号がＬｏｗのときは、ｐ１がオンでｎ１がオフであるため、QＢ端子はＩＮＩＴから切り離されて、ＳＢ信号（Ｈｉｇｈ＝Ｖｄｄ）を出力する。このようにＱ信号は、瞬間的にはＶｓｓ＋Ｖｔｈに移行しようとするものの、ラッチ回路ＬＣによってＱＢ信号がフィードバックされて、Ｌｏｗ（Ｖｓｓ）に安定する。なお、ＲＢ信号がＨｉｇｈからＬｏｗに移行する時、ｐ２のドレインにはオン状態のトランジスタが接続されていないため、ラッチ解除回路は不要である。
　ＳＢ信号が非アクティブ（＝Ｈｉｇｈ）でＲＢ信号が非アクティブ（＝Ｈｉｇｈ）となる場合（期間ｔ４）のＦＦ１０１の動作は以下のとおりである。ＳＢ信号がＨｉｇｈでＲＢ信号がＨｉｇｈになると、ＩＮＩＴ信号は初期化時以外Ｌｏｗ（Ｖｓｓ）であるため、ラッチ回路ＬＣがＯＮとなる。したがって、ＲＢ信号が変化する前の状態が保持され、ｔ４でもｔ３の状態（Ｑ信号がＬｏｗでＱＢ信号がＨｉｇｈ）が保持される。
　ＩＮＩＴ信号がアクティブ（＝Ｈｉｇｈ）となるとき（初期化時）のＦＦ１０１の動作は以下のとおりである。まず、ＩＮＩＴ信号がアクティブとなる以前にＱ信号がＬｏｗでＱＢ信号がＨｉｇｈであった場合には、ｎ１がオフしているため、ＩＮＩＴ信号がＨｉｇｈになってもフリップフロップの出力には影響しない（Ｑ信号はＬｏｗ、ＱＢ信号はＨｉｇｈ）。ＩＮＩＴ信号がアクティブとなる以前にＱ信号がＨｉｇｈでＱＢ信号がＬｏｗであった場合には、ｎ１がオンしているため、ＱＢ端子の電位が、Ｖｄｄ－Ｖｔｈ（閾値電圧）まで上昇する。ＱＢ端子の電位がＶｄｄ近くになると、ｎ２がＯＮする一方ｐ２がオフし（ｐ２の閾値がＶｔｈ以上である場合にはｐ２は完全にオフする）、Ｑ端子はＶＳＳに接続され、Ｑ信号はＬｏｗ（＝Ｖｓｓ）となる。Ｑ端子はｐ１のゲートおよびｎ１のゲートに接続されているため、Ｑ信号がＬｏｗになると、ｎ１がオフしてｐ１がオンする。ｐ１がオンすると、この時ＳＢ信号は非アクティブ（＝Ｈｉｇｈ＝Ｖｄｄ）であるため、ＱＢ信号もＨｉｇｈとなる。なお、ＱＢ信号がＨｉｇｈのときは、ｎ２がオンでｐ２がオフであるため、Q端子はＲＢ端子から切り離されて、Ｌｏｗ（Ｖｓｓ）を出力する。このようにＱＢ信号は、瞬間的にはＶｄｄ－Ｖｔｈに移行しようとするものの、ラッチ回路ＬＣによってＱ信号がフィードバックされて、Ｈｉｇｈ（Ｖｄｄ）に安定する。以上の方法で初期化が可能であるため、初期化回路は不要である。
　なお、ＳＢ信号およびＲＢ信号がともにアクティブ（＝Ｌｏｗ）である場合、Ｑ端子およびＱＢ端子がともにＶｓｓ＋Ｖｔｈとなったところでｐ１、ｐ２、ｎ１およびｎ２がオフとなり、フローティングとなる。このため、出力（Ｑ信号・ＱＢ信号）は不定となる。
　このように、ＦＦ１０１では、ｐ１、ｎ１、ｐ２およびｎ２（２つのＣＭＯＳ）でラッチ回路を構成するとともに、ｐ１のソースをＳＢ端子に接続し、ｐ２のソースをＲＢ端子に接続し、かつｎ１のソースをＩＮＩＴ端子に接続することで、従来（図７０参照）必要とされた、セット回路、リセット回路、ラッチ解除回路および初期化回路をなくしながら、セット、ラッチ、リセット、および初期化の各動作を実現している。
　なお、図１（ａ）においてｎ１のソースをＶＳＳに接続し、図２１（ａ）のＦＦ１０５のように構成してもよい。ＦＦ１０５の真理値表は図２１（ｂ）に示すとおりである。
　図２（ａ）は、図１（ａ）の一変形例であるＦＦ１０２の構成を示す回路図である。図２（ａ）に示すように、ＦＦ１０２は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ３およびＮチャネルトランジスタｎ３と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ４およびＮチャネルトランジスタｎ４と、Ｓ端子と、Ｒ端子と、Ｑ端子・ＱＢ端子と、ＩＮＩＴＢ端子とを備え、ｐ３のゲートとｎ３のゲートとｐ４のドレインとｎ４のドレインとＱ端子とが接続され、ｐ３のドレインとｎ３のドレインとｐ４のゲートとｎ４のゲートとＱＢ端子とが接続され、ｎ４のソースがＳ端子に接続され、ｎ３のソースがＲ端子に接続され、ｐ４のソースがＩＮＩＴＢ端子に接続され、ｐ３のソースがＶＤＤ（高電位側電源）に接続されている構成である。ここでは、ｐ３、ｎ３、ｐ４およびｎ４がラッチ回路ＬＣを構成する。
　図２（ｂ）はＦＦ１０２の動作を示すタイミングチャート（ＩＮＩＴＢ信号が非アクティブの場合）であり、図２（ｃ）はＦＦ１０２の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。図２（ｂ）（ｃ）に示されるように、ＦＦ１０２のＱ信号は、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間に保持状態、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間に不定状態となる。
　図１９（ａ）は、実施の形態１にかかるフリップフロップの他の構成を示す回路図である。同図に示すように、ＦＦ１０３は、ＣＭＯＳ回路を構成するＰチャネルトランジスタＰ１およびＮチャネルトランジスタＮ１と、ＣＭＯＳ回路を構成するＰチャネルトランジスタＰ２およびＮチャネルトランジスタＮ２と、ＳＢ端子と、Ｒ端子と、ＩＮＩＴＢ端子と、Ｑ端子・ＱＢ端子とを備え、Ｐ１のゲートとＮ１のゲートとＰ２のドレインとＮ２のドレインとＱ端子とが接続されるとともに、Ｐ１のドレインとＮ１のドレインとＰ２のゲートとＮ２のゲートとが接続され、ＳＢ端子がＰ１のソースに接続され、Ｒ端子がＮ１のソースに接続され、ＩＮＩＴＢ端子がＰ２のソースに接続され、Ｎ２のソースがＶＳＳに接続されている構成である。ここでは、Ｐ１、Ｎ１、Ｐ２およびＮ２がラッチ回路ＬＣを構成している。
　図１９（ｂ）はＦＦ１０３の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。図１９（ｂ）に示されるように、ＦＦ１０３のＱ信号は、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間に保持状態、ＳＢ信号がＬｏｗ（アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間に不定、ＳＢ信号がＬｏｗ（アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間にＨｉｇｈ（アクティブ）となる。
　図２０（ａ）は、図１９（ａ）の一変形例であるＦＦ１０４の構成を示す回路図である。同図に示すように、ＦＦ１０４は、ＣＭＯＳ回路を構成するＰチャネルトランジスタＰ３およびＮチャネルトランジスタＮ３と、ＣＭＯＳ回路を構成するＰチャネルトランジスタＰ４およびＮチャネルトランジスタＮ４と、Ｓ端子と、ＲＢ端子と、ＩＮＩＴ端子と、Ｑ端子・ＱＢ端子とを備え、Ｐ３のゲートとＮ３のゲートとＰ４のドレインとＮ４のドレインとＱ端子とが接続されるとともに、Ｐ３のドレインとＮ３のドレインとＰ４のゲートとＮ４のゲートとが接続され、Ｓ端子がＮ４のソースに接続され、ＲＢ端子がＰ４ソースに接続され、ＩＮＩＴ端子がＮ３のソースに接続され、Ｐ３のソースがＶＤＤに接続されている構成である。ここでは、Ｐ３、Ｎ３、Ｐ４およびＮ４がラッチ回路ＬＣを構成している。
　図２０（ｂ）はＦＦ１０４の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。２０（ｂ）に示されるように、ＦＦ１０４のＱ信号は、Ｓ信号がＨｉｇｈ（アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間に不定、Ｓ信号がＬｏｗ（非アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間に保持状態、Ｓ信号がＬｏｗ（非アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）となる。
　〔フリップフロップの形態２〕
　図３（ａ）は、実施の形態２にかかるフリップフロップの構成を示す回路図である。同図に示すように、ＦＦ２０１は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ６およびＮチャネルトランジスタｎ５と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ８およびＮチャネルトランジスタｎ７と、Ｐチャネルトランジスタｐ５・ｐ７と、Ｎチャネルトランジスタｎ６・ｎ８と、ＳＢ端子と、ＲＢ端子と、ＩＮＩＴＢ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ６のゲートとｎ５のゲートとｐ７のドレインとｐ８のドレインとｎ７のドレインとＱＢ端子とが接続されるとともに、ｐ６のドレインとｎ５のドレインとｐ５のドレインとｐ８のゲートとｎ７のゲートとＱ端子とが接続され、ｎ５のソースとｎ６のドレインとが接続され、ｎ７のソースとｎ８のドレインとが接続され、ＳＢ端子がｐ５のゲートとｎ６のゲートとに接続され、ＲＢ端子がｐ５のソースとｐ７のゲートとｎ８のゲートとに接続され、ＩＮＩＴＢ端子がｐ６のソースに接続され、ｐ７およびｐ８のソースがＶＤＤに接続され、ｎ６およびｎ８のソースがＶＳＳに接続されている構成である。ここでは、ｐ６、ｎ５、ｐ８およびｎ７がラッチ回路ＬＣを構成し、ｐ５がセットトランジスタＳＴ、ｐ７がリセットトランジスタＲＴ、ｎ６およびｎ８それぞれがラッチ解除トランジスタ（リリーストランジスタ）ＬＲＴとして機能する。
　図３（ｂ）はＦＦ２０１の動作を示すタイミングチャート（ＩＮＩＴＢ信号が非アクティブの場合）であり、図３（ｃ）はＦＦ２０１の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。図３（ｂ）（ｃ）に示されるように、ＦＦ２０１のＱ信号は、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間に保持状態となる。
　例えば、図３（ｂ）のｔ１では、Ｑ端子にＲＢ端子のＶｄｄが出力されてｎ７がＯＮしてＱＢ端子にはＶｓｓ（Ｌｏｗ）が出力される。ｔ２では、ＳＢ信号がＨｉｇｈとなってｐ５がＯＦＦしてｎ６がＯＮするため、ｔ１の状態を維持する。ｔ３では、ＲＢ信号がＬｏｗとなるので、ｐ７がＯＮしてＱＢ端子にはＶｄｄ（Ｈｉｇｈ）が出力され、さらに、ｎ５がＯＮしてＱ端子にはＶｓｓが出力される。なお、ＳＢ信号およびＲＢ信号がともにＬｏｗ（アクティブ）となった場合は、ｐ７がＯＮしてＱＢ端子にはＶｄｄ（Ｈｉｇｈ）が出力され、Ｑ端子にはｐ５を介してＶｓｓ＋Ｖｔｈ（ｐ５の閾値電圧）が出力される。
　さらに、ＩＮＩＴＢ信号がアクティブの期間に、ＳＢ信号およびＲＢ信号がともに非アクティブとなると、ＦＦ２０１のＱ信号およびＱＢ信号は非アクティブとなる。
　例えば、ＩＮＩＴＢ信号がＬｏｗ（アクティブ）の期間に、ＳＢ信号およびＲＢ信号がともにＬｏｗ（アクティブ）の状態（状態Ａ）から、ＳＢ信号およびＲＢ信号がともにＨｉｇｈ（非アクティブ）の状態（状態Ｘ）になった場合、状態Ａでは、ｐ７がＯＮでｐ６がＯＦＦで、ＱＢ端子にはＶｄｄ（Ｈｉｇｈ）、Ｑ端子にＶｓｓが出力されるが、状態Ｘではｐ６はＯＦＦのままであるため、Ｑ端子およびＱＢ端子の出力は状態Ａから変わらない。また、ＩＮＩＴＢ信号がＬｏｗ（アクティブ）の期間に、ＳＢ信号がＨｉｇｈ（非アクティブ）でＲＢ信号がＬｏｗ（アクティブ）の状態（状態Ｂ）から、ＳＢ信号およびＲＢ信号がともにＨｉｇｈ（非アクティブ）の状態（状態Ｘ）になった場合、状態Ｂでは、ｐ７およびｎ５がＯＮして、ＱＢ端子にＶｄｄ（Ｈｉｇｈ）、Ｑ端子にＶｓｓ（Ｌｏｗ）が出力されるが、状態Ｘではｐ６はＯＦＦのままであるため、Ｑ端子およびＱＢ端子の出力は状態Ｂと変わらない。さらに、ＩＮＩＴＢ信号がＬｏｗ（アクティブ）の期間に、ＳＢ信号がＬｏｗ（アクティブ）でＲＢ信号がＨｉｇｈ（非アクティブ）の状態（状態Ｃ）から、ＳＢ信号およびＲＢ信号がともにＨｉｇｈ（非アクティブ）の状態（状態Ｘ）になった場合、状態Ｃでは、Ｑ端子およびＱＢ端子の出力は不定となるが、状態Ｘにおいて、状態Ｘへ変化する直前にｐ６がＯＮしている場合には、Ｑ端子が瞬間的にＶｓｓ＋Ｖｔｈ（ｐ６の閾値電圧）になり、そのためｐ８がＯＮしてＱＢ端子にはＶｄｄ（Ｈｉｇｈ）が出力される。また、ＱＢ端子が接続されているｎ５がＯＮするため、Ｑ端子はＶｓｓ（Ｌｏｗ）となる。状態Ｘへ変化する直前にｐ６がＯＦＦしている場合には、ラッチ回路ＬＣを構成するｐ６がＯＦＦしているため、インバータを構成する一方のトランジスタｎ５がＯＮしていることになる。そのため、Ｑ端子にはＶｓｓ（Ｌｏｗ）が出力され、Ｑ端子がゲートに接続されているｐ８がＯＮするため、ＱＢ端子にはＶｄｄ（Ｈｉｇｈ）が出力される。つまり、状態Ｃがどのような不定状態であっても、状態Ｘでは、Ｑ端子はＶｓｓ（Ｌｏｗ）、ＱＢ端子はＶｄｄ（Ｈｉｇｈ）となる。
　このように、ＦＦ２０１では、ｐ６、ｎ５、ｐ８およびｎ７（２つのＣＭＯＳ）でラッチ回路を構成するとともに、ＲＢ端子を、リセットトランジスタＲＴとして機能するｐ７のゲートとセットトランジスタＳＴとして機能するｐ５のソースとに接続し、かつｐ６のソースをＩＮＩＴＢ端子に接続することで、従来（図７０参照）必要とされた、優先決定回路および初期化回路をなくしながら、セット、ラッチ、リセット、ＳＢ信号とＲＢ信号が同時にアクティブになったときの優先決定、および初期化の各動作を実現している。上記のとおり、ＦＦ２０１ではＳＢ信号およびＲＢ信号が同時アクティブになったときにはＲＢ信号（リセット）が優先され、出力ＱＢは非アクティブとなる。
　なお、図３（ａ）においてｐ６のソースをＶＤＤに接続し、図２２（ａ）のＦＦ２０９のように構成してもよい。ＦＦ２０９の真理値表は図２２（ｂ）に示すとおりである。
　図４（ａ）は、図３（ａ）の一変形例であるＦＦ２０２の構成を示す回路図である。同図に示すように、ＦＦ２０２は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ１０およびＮチャネルトランジスタｎ１０と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ１２およびＮチャネルトランジスタｎ１２と、Ｐチャネルトランジスタｐ９・ｐ１１と、Ｎチャネルトランジスタｎ９・ｎ１２と、Ｓ端子と、Ｒ端子と、ＩＮＩＴ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ１０のゲートとｎ１０のゲートとｐ１２のドレインとｎ１２のドレインとｎ９のドレインとＱＢ端子とが接続されるとともに、ｐ１０のドレインとｎ１０のドレインとｎ１０のドレインとｐ１２のゲートとｎ１２のゲートとｎ１１のドレインとＱ端子とが接続され、ｐ１０のソースとｐ９のドレインとが接続され、ｐ１２のソースとｐ１１のドレインとが接続され、Ｓ端子がｎ９のゲートとｐ１１のゲートとに接続され、Ｒ端子がｎ９のソースとｐ９のゲートとｎ１１のゲートとに接続され、ＩＮＩＴ端子がｎ１２のソースに接続され、ｐ９およびｐ１１のソースがＶＤＤに接続され、ｎ１０およびｎ１１のソースがＶＳＳに接続されている構成である。ここでは、ｐ１０、ｎ１０、ｐ１２およびｎ１２がラッチ回路ＬＣを構成し、ｎ９がセットトランジスタＳＴ、ｎ１１がリセットトランジスタＲＴ、ｐ９およびｐ１１それぞれがラッチ解除トランジスタＬＲＴとして機能する。
　図４（ｂ）はＦＦ２０２の動作を示すタイミングチャート（ＩＮＩＴ信号が非アクティブの場合）であり、図４（ｃ）はＦＦ２０２の真理値表（ＩＮＩＴ信号が非アクティブの場合）である。図４（ｂ）（ｃ）に示されるように、ＦＦ２０２のＱ信号は、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間に保持状態、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）となる。
　さらに、ＩＮＩＴ信号がアクティブの期間に、Ｓ信号およびＲ信号がともに非アクティブとなると、ＦＦ２０２のＱ信号およびＱＢ信号は非アクティブとなる。
　図７（ａ）は、実施の形態２にかかるフリップフロップの他の構成を示す回路図である。同図に示すように、ＦＦ２０３は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ２２およびＮチャネルトランジスタｎ２１と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ２３およびＮチャネルトランジスタｎ２２と、Ｐチャネルトランジスタｐ２１と、ＳＢ端子と、ＲＢ端子と、ＩＮＩＴ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ２２のゲートとｎ２１のゲートとｐ２３のドレインとｎ２２のドレインとｐ２１のドレインとＱ端子とが接続されるとともに、ｐ２２のドレインとｎ２１のドレインとｐ２３のゲートとｎ２２のゲートとＱＢ端子とが接続され、ＳＢ端子がｐ２１のゲートに接続され、ＲＢ端子がｐ２１のソースとｐ２３のソースとに接続され、ＩＮＩＴ端子がｎ２１のソースに接続され、ｎ２２のソースがＶＳＳに接続されている構成である。ここでは、ｐ２２、ｎ２１、ｐ２３およびｎ２２がラッチ回路ＬＣを構成し、ｐ２１がセットトランジスタＳＴとして機能する。
　図７（ｂ）はＦＦ２０３の動作を示すタイミングチャート（ＩＮＩＴ信号が非アクティブの場合）であり、図７（ｃ）はＦＦ２０３の真理値表（ＩＮＩＴ信号が非アクティブの場合）である。図７（ｂ）（ｃ）に示されるように、ＦＦ２０３のＱ信号は、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間に保持状態となる。
　例えば、図７（ｂ）のｔ１では、Ｑ端子にＲＢ端子のＶｄｄ（Ｈｉｇｈ）が出力されてｎ２１がＯＮしてＱＢ端子にはＶｓｓ（Ｌｏｗ）が出力される。ｔ２では、ＳＢ信号がＨｉｇｈとなってｐ２１がＯＦＦするため、ｔ１の状態を維持する。ｔ３では、ＲＢ信号がＬｏｗとなるので、ｐ２３を介してＱ端子に一旦Ｖｓｓ＋Ｖｔｈ（ｐ２３の閾値電圧）が出力され、これにより、ｐ２２がＯＮしてＱＢ端子にＶｄｄ（Ｈｉｇｈ）が出力される。さらに、ＱＢ端子がＶｄｄになるため、ｎ２２がＯＮしてＱ端子にＶｓｓが出力される。なお、ＳＢ信号およびＲＢ信号がともにＬｏｗ（アクティブ）となった場合は、Ｑ端子にｐ２１を介して一旦Ｖｓｓ＋Ｖｔｈが出力され、これにより、ｐ２２がＯＮしてＱＢ端子にＶｄｄ（Ｈｉｇｈ）が出力される。さらに、ＱＢ端子がＶｄｄになるため、ｎ２２がＯＮしてＱ端子にＶｓｓが出力される。
　このように、ＦＦ２０３では、ｐ２２、ｎ２１、ｐ２３およびｎ２２（２つのＣＭＯＳ）でラッチ回路を構成するとともに、ＲＢ端子を、セットトランジスタＳＴとして機能するｐ２１のソースとｐ２３のソースとに接続し、かつｎ２１のソースをＩＮＩＴ端子に接続することで、従来（図７０参照）必要とされた、リセット回路、ラッチ解除回路、優先決定回路および初期化回路をなくしながら、セット、ラッチ、リセット、ＳＢ信号とＲＢ信号が同時にアクティブになったときの優先決定、および初期化の各動作を実現している。上記のとおり、ＦＦ２０３ではＳＢ信号およびＲＢ信号が同時アクティブになったときにはＲＢ信号（リセット）が優先され、出力Ｑ・ＱＢは非アクティブとなる。
　図８（ａ）は、図７（ａ）の一変形例であるＦＦ２０４の構成を示す回路図である。同図に示すように、ＦＦ２０４は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ２４およびＮチャネルトランジスタｎ２４と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ２５およびＮチャネルトランジスタｎ２５と、Ｎチャネルトランジスタｎ２３と、Ｓ端子と、Ｒ端子と、ＩＮＩＴＢ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ２４のゲートとｎ２４のゲートとｐ２５のドレインとｎ２５のドレインとｎ２３のドレインとＱＢ端子とが接続されるとともに、ｐ２４のドレインとｎ２４のドレインとｐ２５のゲートとｎ２５のゲートとＱ端子とが接続され、Ｓ端子がｎ２３のゲートに接続され、Ｒ端子がｎ２３のソースとｎ２５のソースに接続され、ＩＮＩＴＢ端子がｐ２４のソースに接続され、ｐ２５のソースがＶＤＤに接続され、ｎ２４のソースがＶＳＳに接続されている構成である。ここでは、ｐ２４、ｎ２４、ｐ２５およびｎ２５がラッチ回路ＬＣを構成し、ｎ２３がセットトランジスタＳＴとして機能する。
　図８（ｂ）はＦＦ２０４の動作を示すタイミングチャート（ＩＮＩＴＢ信号が非アクティブの場合）であり、図８（ｃ）はＦＦ２０４の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。図８（ｂ）（ｃ）に示されるように、ＦＦ２０４のＱ信号は、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間に保持状態、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）となる。
　図１１（ａ）は、実施の形態２にかかるフリップフロップのさらに他の構成を示す回路図である。同図に示すように、ＦＦ２０５は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ３２およびＮチャネルトランジスタｎ３１と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ３４およびＮチャネルトランジスタｎ３２と、Ｐチャネルトランジスタｐ３１・ｐ３３と、ＳＢ端子と、ＲＢ端子と、ＩＮＩＴＢ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ３２のゲートとｎ３１のゲートとｐ３４のドレインとｎ３２のドレインとｐ３３のドレインとＱＢ端子とが接続されるとともに、ｐ３２のドレインとｎ３１のドレインとｐ３４のゲートとｎ３２のゲートとｐ３１のドレインとＱ端子とが接続され、ＳＢ端子がｐ３１のゲートに接続され、ＲＢ端子がｐ３１のソースとｐ３３のゲートとに接続され、ＩＮＩＴＢ端子がｐ３２のソースに接続され、ｐ３３およびｐ３４のソースがＶＤＤに接続され、ｎ３１およびｎ３２のソースがＶＳＳに接続されている構成である。ここでは、ｐ３２、ｎ３１、ｐ３４およびｎ３２がラッチ回路ＬＣを構成し、ｐ３１がセットトランジスタＳＴ、ｐ３３がリセットトランジスタＲＴとして機能する。
　図１１（ｂ）はＦＦ２０５の真理値表（ＩＮＩＴ信号が非アクティブの場合）である。図１１（ｂ）に示されるように、ＦＦ２０５のＱ信号は、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間に保持状態となる。
　図１２（ａ）は、図１１（ａ）の一変形例であるＦＦ２０６の構成を示す回路図である。同図に示すように、ＦＦ２０６は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ３５およびＮチャネルトランジスタｎ３４と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ３６およびＮチャネルトランジスタｎ３６と、Ｎチャネルトランジスタｎ３３・３５と、Ｓ端子と、Ｒ端子と、ＩＮＩＴＢ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ３５のゲートとｎ３４のゲートとｐ３６のドレインとｎ３６のドレインとｎ３３のドレインとＱＢ端子とが接続されるとともに、ｐ３５のドレインとｎ３４のドレインとｐ３６のゲートとｎ３６のゲートとｎ３５のドレインとＱ端子とが接続され、Ｓ端子がｎ３３のゲートに接続され、Ｒ端子がｎ３３のソースとｎ３５のゲートとに接続され、ＩＮＩＴＢ端子がｐ３５のソースに接続され、ｐ３６のソースがＶＤＤに接続され、ｎ３５のソースがＶＳＳに接続されている構成である。ここでは、ｐ３５、ｎ３４、ｐ３６およびｎ３６がラッチ回路ＬＣを構成し、ｎ３３がセットトランジスタＳＴ、ｎ３５がリセットトランジスタＲＴとして機能する。
　図１２（ｂ）はＦＦ２０６の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。図１２（ｂ）（ｃ）に示されるように、ＦＦ２０６のＱ信号は、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間に保持状態、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）となる。
　図１５（ａ）は、実施の形態２にかかるフリップフロップのさらに他の構成を示す回路図である。同図に示すように、ＦＦ２０７は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ４４およびＮチャネルトランジスタｎ４３と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ４５およびＮチャネルトランジスタｎ４４と、Ｐチャネルトランジスタｐ４３と、Ｎチャネルトランジスタｎ４５と、ＳＢ端子と、ＲＢ端子と、ＩＮＩＴ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ４４のゲートとｎ４３のゲートとｐ４５のドレインとｎ４４のドレインとｐ４３のドレインとＱ端子とが接続されるとともに、ｐ４４のドレインとｎ４３のドレインとｐ４５のゲートとｎ４４のゲートとＱＢ端子とが接続され、ｎ４４のソースとｎ４５のドレインとが接続され、ＳＢ端子がｐ４３のゲートとｎ４５のゲートとに接続され、ＲＢ端子がｐ４３のソースとｐ４５のソースとに接続され、ＩＮＩＴ端子がｎ４３のソースに接続され、ｐ４４のソースがＶＤＤに接続され、ｎ４５のソースがＶＳＳに接続されている構成である。ここでは、ｐ４４、ｎ４３、ｐ４５およびｎ４４がラッチ回路ＬＣを構成し、ｐ４３がセットトランジスタＳＴ、ｎ４５がラッチ解除回路トランジスタＬＲＴとして機能する。
　図１５（ｂ）はＦＦ２０７の真理値表（ＩＮＩＴ信号が非アクティブの場合）である。図１５（ｂ）に示されるように、ＦＦ２０７のＱ信号は、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間に保持状態となる。
　図１６（ａ）は、図１５（ａ）の一変形例であるＦＦ２０８の構成を示す回路図である。同図に示すように、ＦＦ２０８は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ４６およびＮチャネルトランジスタｎ４７と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ４８およびＮチャネルトランジスタｎ４８と、Ｎチャネルトランジスタｎ４６と、Ｐチャネルトランジスタｐ４７と、Ｓ端子と、Ｒ端子と、ＩＮＩＴＢ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ４６のゲートとｎ４７のゲートとｐ４８のドレインとｎ４８のドレインとｎ４６のドレインとＱＢ端子とが接続されるとともに、ｐ４６のドレインとｎ４７のドレインとｐ４８のゲートとｎ４８のゲートとＱ端子とが接続され、ｐ４７のドレインとｐ４８のソースとが接続され、Ｓ端子がｎ４６のゲートとｐ４７のゲートとに接続され、Ｒ端子がｎ４６のソースとｎ４８のソースとに接続され、ＩＮＩＴＢ端子がｐ４６のソースに接続され、ｐ４７のソースがＶＤＤに接続され、ｎ４７のソースがＶＳＳに接続されている構成である。ここでは、ｐ４６、ｎ４７、ｐ４８およびｎ４８がラッチ回路ＬＣを構成し、ｎ４６がセットトランジスタＳＴ、ｐ４７がラッチ解除トランジスタＬＲＴとして機能する。
　図１６（ｂ）はＦＦ２０８の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。図１６（ｂ）に示されるように、ＦＦ２０８のＱ信号は、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間に保持状態、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）となる。
　図２５（ａ）は、ＦＦ２１０の構成を示す回路図である。同図に示すように、ＦＦ２１０は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ８４およびＮチャネルトランジスタｎ８４と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ８５およびＮチャネルトランジスタｎ８５と、Ｐチャネルトランジスタｐ８１・ｐ８２・ｐ８３と、Ｎチャネルトランジスタｎ８２・ｎ８３と、ＳＢ端子と、Ｒ端子と、ＩＮＩＴ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ８４のゲートとｎ８４のゲートとｐ８５のドレインとｎ８５のドレインとＱＢ端子とが接続されるとともに、ｐ８４のドレインとｎ８４のドレインとｐ８１のドレインとｎ８２のドレインとｐ８５のゲートとｎ８５のゲートとＱ端子とが接続され、ｎ８４のソースとｎ８３のドレインとが接続され、ｐ８４のソースとｐ８３のドレインとが接続され、ｐ８１のソースとｐ８２のドレインとが接続され、ＳＢ端子がｐ８１のゲートとｎ８３のゲートとに接続され、Ｒ端子がｎ８２のゲートとｐ８２のゲートとｐ８３のゲートとに接続され、ＩＮＩＴ端子がｎ８５のソースに接続され、ｐ８２、ｐ８３およびｐ８５のソースがＶＤＤに接続され、ｎ８２およびｎ８３のソースがＶＳＳに接続されている構成である。ここでは、ｐ８４、ｎ８４、ｐ８５およびｎ８５がラッチ回路ＬＣを構成し、ｐ８１がセットトランジスタＳＴ、ｎ８２がリセットトランジスタＲＴ、ｐ８３およびｎ８３それぞれがラッチ解除トランジスタＬＲＴ、ｐ８２が優先決定トランジスタＰＤＴとして機能する。
　図２５（ｂ）はＦＦ２１０の真理値表（ＩＮＩＴ信号が非アクティブの場合）である。図２５（ｂ）に示されるように、ＦＦ２１０のＱ信号は、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間に保持状態、ＳＢ信号がＬｏｗ（アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間にＨｉｇｈ（アクティブ）となる。
　なお、図２５（ａ）においてｐ８５のソースをＩＮＩＴＢ端子に接続するとともに、ｎ８５のソースをＶＳＳに接続し、図２７（ａ）のＦＦ２１１のように構成してもよい。ＦＦ２１１の真理値表は図２７（ｂ）に示すとおりである。
　〔フリップフロップの形態３〕
　図５（ａ）は、実施の形態３にかかるフリップフロップの構成を示す回路図である。同図に示すように、ＦＦ３０１は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ１４およびＮチャネルトランジスタｎ１３と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ１６およびＮチャネルトランジスタｎ１５と、Ｐチャネルトランジスタｐ１３・ｐ１５と、Ｎチャネルトランジスタｎ１４・ｎ１６と、ＳＢ端子と、ＲＢ端子と、ＩＮＩＴＢ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ１４のゲートとｎ１３のゲートとｐ１６のドレインとｐ１５のドレインとｐ１５のドレインとＱ端子とが接続されるとともに、ｐ１４のドレインとｎ１３のドレインとｐ１６のゲートとｎ１５のゲートとｐ１３のドレインとＱＢ端子とが接続され、ｎ１３のソースとｎ１４のドレインとが接続され、ｎ１５のソースとｎ１６のドレインとが接続され、ＳＢ端子がｐ１３のソースとｐ１５のゲートとｎ１６のゲートとに接続され、ＲＢ端子がｐ１３のゲートとｎ１４のゲートとに接続され、ＩＮＩＴＢ端子がｐ１６のソースに接続され、ｐ１４およびｐ１５のソースがＶＤＤに接続され、ｎ１４およびｎ１６のソースがＶＳＳに接続されている構成である。ここでは、ｐ１４、ｎ１３、ｐ１６およびｎ１５がラッチ回路ＬＣを構成し、ｐ１５がセットトランジスタＳＴ、ｐ１３がリセットトランジスタＲＴ、ｎ１４およびｎ１６それぞれがラッチ解除トランジスタＬＲＴとして機能する。
　図５（ｂ）はＦＦ３０１の動作を示すタイミングチャート（ＩＮＩＴＢ信号が非アクティブの場合）であり、図５（ｃ）はＦＦ３０１の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。図５（ｂ）（ｃ）に示されるように、ＦＦ３０１のＱ信号は、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間に保持状態となる。
　例えば、図５（ｂ）のｔ１では、ｐ１５がＯＮしてＱ端子にはＶｄｄ（Ｈｉｇｈ）が出力され、これにより、ｎ１３がＯＮしてＱＢ端子にはＶｓｓ（Ｌｏｗ）が出力される。ｔ２では、ＳＢ信号がＨｉｇｈとなってｐ１５がＯＦＦしてｎ１４およびｎ１６がＯＮするため、ｔ１の状態を維持する。ｔ３では、ＲＢ信号がＬｏｗとなるので、ＱＢ端子にはＳＢ端子のＶｄｄ（Ｈｉｇｈ）が出力され、これにより、ｎ１５がＯＮして、Ｑ端子にはＶｓｓ（Ｌｏｗ）が出力される。なお、ＳＢ信号およびＲＢ信号がともにＬｏｗ（アクティブ）となった場合は、ｐ１５がＯＮしてＱ端子にはＶｄｄ（Ｈｉｇｈ）が出力され、ＱＢ端子にはｐ１３を介してＶｓｓ＋Ｖｔｈ（ｐ１３の閾値電圧）が出力される。
　さらに、ＩＮＩＴＢ信号がアクティブの期間に、ＳＢ信号およびＲＢ信号がともに非アクティブとなると、ＦＦ３０１のＱ信号およびＱＢ信号は非アクティブとなる。
　例えば、ＩＮＩＴＢ信号がＬｏｗ（アクティブ）の期間に、ＳＢ信号がＬｏｗ（アクティブ）でＲＢ信号がＬｏｗ（アクティブ）の状態（状態Ａ）から、ＳＢ信号およびＲＢ信号がともにＨｉｇｈ（非アクティブ）の状態（状態Ｘ）になった場合、状態ＡではＱ端子およびＱＢ端子の出力は不定となるが、状態Ｘにおいて、状態Ｘへ変化する直前にｐ１６がＯＮしている場合には、Ｑ端子が瞬間的にＶｓｓ＋Ｖｔｈ（ｐ１６の閾値電圧）になり、そのためｐ１４がＯＮしてＱＢ端子にはＶｄｄ（Ｈｉｇｈ）が出力される。また、ＱＢ端子が接続されているｎ１５がＯＮするため、Ｑ端子はＶｓｓ（Ｌｏｗ）となる。状態Ｘへ変化する直前にｐ１６がＯＦＦしている場合には、ラッチ回路ＬＣを構成するｐ１６がＯＦＦしているため、インバータを構成する一方のトランジスタｎ１５がＯＮしていることになる。そのため、Ｑ端子にはＶｓｓ（Ｌｏｗ）が出力され、Ｑ端子がゲートに接続されているｐ１４がＯＮするため、ＱＢ端子にはＶｄｄ（Ｈｉｇｈ）が出力される。つまり、状態Ａがどのような不定状態であっても、状態Ｘでは、Ｑ端子はＶｓｓ（Ｌｏｗ）、ＱＢ端子はＶｄｄ（Ｈｉｇｈ）となる。また、ＩＮＩＴＢ信号がＬｏｗ（アクティブ）の期間に、ＳＢ信号がＬｏｗ（アクティブ）でＲＢ信号がＨ（非アクティブ）の状態（状態Ｂ）から、ＳＢ信号およびＲＢ信号がともにＨｉｇｈ（非アクティブ）の状態（状態Ｘ）になった場合、状態ＢではＱ端子およびＱＢ端子の出力は不定となるが、状態Ｘにおいて、状態Ｘへ変化する直前にｐ１６がＯＮしている場合には、Ｑ端子が瞬間的にＶｓｓ＋Ｖｔｈ（ｐ１６の閾値電圧）になり、そのためｐ１４がＯＮしてＱＢ端子にはＶｄｄ（Ｈｉｇｈ）が出力される。また、ＱＢ端子が接続されているｎ１５がＯＮするため、Ｑ端子はＶｓｓ（Ｌｏｗ）となる。状態Ｘへ変化する直前にｐ１６がＯＦＦしている場合には、ラッチ回路ＬＣを構成するｐ１６がＯＦＦしているため、インバータを構成する一方のトランジスタｎ１５がＯＮしていることになる。そのため、Ｑ端子にはＶｓｓ（Ｌｏｗ）が出力され、Ｑ端子がゲートに接続されているｐ１４がＯＮするため、ＱＢ端子にはＶｄｄ（Ｈｉｇｈ）が出力される。ＱＢ端子にはＶｄｄ（Ｈｉｇｈ）が出力される。つまり、状態Ｂがどのような不定状態であっても、状態Ｘでは、Ｑ端子はＶｓｓ（Ｌｏｗ）、ＱＢ端子はＶｄｄ（Ｈｉｇｈ）となる。
　このように、ＦＦ３０１では、ｐ１４、ｎ１３、ｐ１６およびｎ１５（２つのＣＭＯＳ）でラッチ回路を構成するとともに、ＳＢ端子を、セットトランジスタＳＴとして機能するｐ１５のゲートとリセットトランジスタＲＴとして機能するｐ１３のソースとに接続し、かつｐ１６のソースをＩＮＩＴＢ端子に接続することで、従来（図７０参照）必要とされた、優先決定回路および初期化回路をなくしながら、セット、ラッチ、リセット、ＳＢ信号とＲＢ信号が同時にアクティブになったときの優先決定、および初期化の各動作を実現している。上記のとおり、ＦＦ３０１ではＳＢ信号およびＲＢ信号が同時アクティブになったときにはＳＢ信号（セット）が優先され、出力Ｑはアクティブとなる。
　なお、図５（ａ）においてｐ１６のソースをＶＤＤに接続し、図２３（ａ）のＦＦ３０９のように構成してもよい。ＦＦ３０９の真理値表は図２３（ｂ）に示すとおりである。
　図６（ａ）は、図５（ａ）の一変形例であるＦＦ３０２の構成を示す回路図である。同図に示すように、ＦＦ３０２は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ１８およびＮチャネルトランジスタｎ１８と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ２０およびＮチャネルトランジスタｎ２０と、Ｐチャネルトランジスタｐ１７・ｐ１９と、Ｎチャネルトランジスタｎ１７・ｎ１９と、Ｓ端子と、Ｒ端子と、ＩＮＩＴ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ１８のゲートとｎ１８のゲートとｐ２０のドレインとｎ２０のドレインとｎ１７のドレインとＱ端子とが接続されるとともに、ｐ１８のドレインとｎ１８のドレインとｐ２０のゲートとｎ２０のゲートとｎ１９のドレインとＱＢ端子とが接続され、ｐ２０のソースとｐ１９のドレインとが接続され、ｐ１８のソースとｐ１７のドレインとが接続され、Ｓ端子がｐ１７のゲートとｎ１９のゲートとｎ１７のソースとに接続され、Ｒ端子がｐ１９のゲートとｎ１７のゲートとに接続され、ＩＮＩＴ端子がｎ１８のソースに接続され、ｐ１７およびｐ１９のソースがＶＤＤに接続され、ｎ１９およびｎ２０のソースがＶＳＳに接続されている構成である。ここでは、ｐ１８、ｎ１８、ｐ２０およびｎ２０がラッチ回路ＬＣを構成し、ｎ１９がセットトランジスタＳＴ、ｎ１７がリセットトランジスタＲＴ、ｐ１７およびｐ１９それぞれがラッチ解除トランジスタＬＲＴとして機能する。
　図６（ｂ）はＦＦ３０２の動作を示すタイミングチャート（ＩＮＩＴ信号が非アクティブの場合）であり、図６（ｃ）はＦＦ３０２の真理値表（ＩＮＩＴ信号が非アクティブの場合）である。図６（ｂ）（ｃ）に示されるように、ＦＦ３０２のＱ信号は、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間に保持状態、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＨｉｇｈ（アクティブ）となる。
　さらに、ＩＮＩＴ信号がアクティブの期間に、Ｓ信号およびＲ信号がともに非アクティブとなると、ＦＦ３０２のＱ信号およびＱＢ信号は非アクティブとなる。
　図９（ａ）は、実施の形態３にかかるフリップフロップの他の構成を示す回路図である。同図に示すように、ＦＦ３０３は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ２７およびＮチャネルトランジスタｎ２６と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ２８およびＮチャネルトランジスタｎ２７と、Ｐチャネルトランジスタｐ２６と、ＳＢ端子と、ＲＢ端子と、ＩＮＩＴ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ２７のゲートとｎ２６のゲートとｐ２８のドレインとｎ２７のドレインとｐ２６のドレインとＱＢ端子とが接続されるとともに、ｐ２７のドレインとｎ２６のドレインとｐ２８のゲートとｎ２７のゲートとＱ端子とが接続され、ＲＢ端子がｐ２６のゲートに接続され、ＳＢ端子がｐ２６のソースとｐ２８のソースとに接続され、ＩＮＩＴ端子がｎ２７のソースに接続され、ｎ２６のソースがＶＳＳに接続され、ｐ２７のソースにＶＤＤが接続されている構成である。ここでは、ｐ２７、ｎ２６、ｐ２８およびｎ２７がラッチ回路ＬＣを構成し、ｐ２６がリセットトランジスタＲＴとして機能する。
　図９（ｂ）はＦＦ３０３の動作を示すタイミングチャート（ＩＮＩＴ信号が非アクティブの場合）であり、図９（ｃ）はＦＦ３０３の真理値表（ＩＮＩＴ信号が非アクティブの場合）である。図９（ｂ）（ｃ）に示されるように、ＦＦ３０３のＱ信号は、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間に保持状態となる。
　例えば、図９（ｂ）のｔ１では、ｐ２８を介してＱＢ端子に一旦Ｖｓｓ＋Ｖｔｈ（ｐ２８の閾値電圧）が出力され、これにより、ｐ２７がＯＮしてＱ端子にＶｄｄ（Ｈｉｇｈ）が出力される。さらに、Ｑ端子がＶｄｄになるため、ｎ２７がＯＮしてＱＢ端子にＶｓｓが出力される。ｔ２では、ｐ２８はＯＦＦしているため、ＳＢ信号がＨｉｇｈとなってもｔ１の状態を維持する。ｔ３では、ＲＢ信号がＬｏｗとなるので、ＱＢ端子にＳＢ端子のＶｄｄが出力され、これにより、ｎ２６がＯＮしてＱ端子にＶｓｓ（Ｌｏｗ）が出力される。なお、ＳＢ信号およびＲＢ信号がともにＬｏｗ（アクティブ）となった場合は、ＱＢ端子にｐ２６を介して一旦Ｖｓｓ＋Ｖｔｈが出力され、これにより、ｐ２７がＯＮしてＱ端子にＶｄｄ（Ｈｉｇｈ）が出力される。さらに、Ｑ端子がＶｄｄになるため、ｎ２７がＯＮしてＱＢ端子にＩＮＩＴ端子のＶｓｓ（Ｌｏｗ）が出力される。
　このように、ＦＦ３０３では、ｐ２７、ｎ２６、ｐ２８およびｎ２７（２つのＣＭＯＳ）でラッチ回路を構成するとともに、ＳＢ端子を、ｐ２８のソースとリセットトランジスタＲＴとして機能するｐ２６のソースとに接続し、かつｎ２７のソースをＩＮＩＴ端子に接続することで、従来（図７０参照）必要とされた、セット回路、ラッチ解除回路、優先決定回路および初期化回路をなくしながら、セット、ラッチ、リセット、ＳＢ信号とＲＢ信号が同時にアクティブになったときの優先決定、および初期化の各動作を実現している。上記のとおり、ＦＦ３０３ではＳＢ信号およびＲＢ信号が同時アクティブになったときにはＳＢ信号（セット）が優先され、出力Ｑ・ＱＢはアクティブとなる。
　図１０（ａ）は、図９（ａ）の一変形例であるＦＦ３０４の構成を示す回路図である。同図に示すように、ＦＦ３０４は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ２９およびＮチャネルトランジスタｎ２９と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ３０およびＮチャネルトランジスタｎ３０と、Ｎチャネルトランジスタｎ２８と、Ｓ端子と、Ｒ端子と、ＩＮＩＴＢ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ２９のゲートとｎ２９のゲートとｎ２８のドレインとｐ３０のドレインとｎ３０のドレインとＱ端子とが接続されるとともに、ｐ２９のドレインとｎ２９のドレインとｐ３０のゲートとｎ３０のゲートとＱＢ端子とが接続され、Ｒ端子がｎ２８のゲートに接続され、Ｓ端子がｎ２８のソースとｎ３０のソースに接続され、ＩＮＩＴＢ端子がｐ３０のソースに接続され、ｐ２９のソースがＶＤＤに接続され、ｎ２９のソースがＶＳＳに接続されている構成である。ここでは、ｐ２９、ｎ２９、ｐ３０およびｎ３０がラッチ回路ＬＣを構成し、ｎ２８がリセットトランジスタＲＴとして機能する。
　図１０（ｂ）はＦＦ３０４の動作を示すタイミングチャート（ＩＮＩＴＢ信号が非アクティブの場合）であり、図１０（ｃ）はＦＦ３０４の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。図１０（ｂ）（ｃ）に示されるように、ＦＦ３０４のＱ信号は、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間に保持状態、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＨｉｇｈ（アクティブ）となる。
　図１３（ａ）は、実施の形態３にかかるフリップフロップのさらに他の構成を示す回路図である。同図に示すように、ＦＦ３０５は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ３８およびＮチャネルトランジスタｎ３７と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ４０およびＮチャネルトランジスタｎ３８と、Ｐチャネルトランジスタｐ３７・ｐ３９と、ＳＢ端子と、ＲＢ端子と、ＩＮＩＴ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ３８のゲートとｎ３７のゲートとｐ４０のドレインとｎ３８のドレインとｐ３９のドレインとＱ端子とが接続されるとともに、ｐ３８のドレインとｎ３７のドレインとｐ４０のゲートとｎ３８のゲートとｐ３７のドレインとＱＢ端子とが接続され、ＲＢ端子がｐ３７のゲートに接続され、ＳＢ端子がｐ３７のソースとｐ３９のゲートとに接続され、ＩＮＩＴＢ端子がｐ４０のソースに接続され、ｎ３７およびｎ３８のソースがＶＳＳに接続され、ｐ３８およびｐ３９のソースがＶＤＤに接続されている構成である。ここでは、ｐ３８、ｎ３７、ｐ４０およびｎ３８がラッチ回路ＬＣを構成し、ｐ３７がリセットトランジスタＲＴ、ｐ３９がセットトランジスタＳＴとして機能する。
　図１３（ｂ）はＦＦ３０５の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。図１３（ｂ）に示されるように、ＦＦ３０５のＱ信号は、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間に保持状態となる。
　図１４（ａ）は、図１３（ａ）の一変形例であるＦＦ３０６の構成を示す回路図である。同図に示すように、ＦＦ３０６は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ４１およびＮチャネルトランジスタｎ４０と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ４２およびＮチャネルトランジスタｎ４２と、Ｎチャネルトランジスタｎ３９・ｎ４１と、Ｓ端子と、Ｒ端子と、ＩＮＩＴＢ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ４１のゲートとｎ４０のゲートとｎ３９のドレインとｐ４２のドレインとｎ４２のドレインとＱ端子とが接続されるとともに、ｐ４１のドレインとｎ４０のドレインとｐ４２のゲートとｎ４２のゲートとｎ４１のドレインとＱＢ端子とが接続され、Ｒ端子がｎ３９のゲートに接続され、Ｓ端子がｎ３９のソースとｎ４１のゲートとに接続され、ＩＮＩＴＢ端子がｐ４２のソースに接続され、ｐ４１のソースがＶＤＤに接続され、ｎ４０・ｎ４１・ｎ４２のソースがＶＳＳに接続されている構成である。ここでは、ｐ４１、ｎ４０、ｐ４２およびｎ４２がラッチ回路ＬＣを構成し、ｎ３９がリセットトランジスタＲＴ、ｎ４１がセットトランジスタＳＴとして機能する。
　図１４（ｂ）はＦＦ３０６の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。図１４（ｂ）に示されるように、ＦＦ３０６のＱ信号は、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間に保持状態、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＨｉｇｈ（アクティブ）となる。
　図１７（ａ）は、実施の形態３にかかるフリップフロップのさらに他の構成を示す回路図である。同図に示すように、ＦＦ３０７は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ５０およびＮチャネルトランジスタｎ４９と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ５１およびＮチャネルトランジスタｎ５０と、Ｐチャネルトランジスタｐ４９と、Ｎチャネルトランジスタｎ５１と、ＳＢ端子と、ＲＢ端子と、ＩＮＩＴＢ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ５０のゲートとｎ４９のゲートとｐ５１のドレインとｎ５０のドレインとｐ４９のドレインとＱＢ端子とが接続されるとともに、ｐ５０のドレインとｎ４９のドレインとｐ５１のゲートとｎ５０のゲートとＱ端子とが接続され、ｎ５０のソースとｎ５１のドレインとが接続され、ＲＢ端子がｐ４９のゲートとｎ５１のゲートとに接続され、ＳＢ端子がｐ４９のソースとｐ５１のソースとに接続され、ＩＮＩＴＢ端子がｐ５０のソースに接続され、ｎ４９およびｎ５１のソースがＶＳＳに接続されている構成である。ここでは、ｐ５０、ｎ４９、ｐ５１およびｎ５０がラッチ回路ＬＣを構成し、ｐ４９がリセットトランジスタＲＴ、ｎ５１がラッチ解除トランジスタＬＲＴとして機能する。
　図１７（ｂ）はＦＦ３０７の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。図１７（ｂ）に示されるように、ＦＦ３０７のＱ信号は、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間に保持状態となる。
　図１８（ａ）は、図１７（ａ）の一変形例であるＦＦ３０８の構成を示す回路図である。同図に示すように、ＦＦ３０８は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ５２およびＮチャネルトランジスタｎ５３と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ５４およびＮチャネルトランジスタｎ５４と、Ｎチャネルトランジスタｎ５２と、Ｐチャネルトランジスタｐ５３と、Ｓ端子と、Ｒ端子と、ＩＮＩＴ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ５２のゲートとｎ５３のゲートとｎ５２のドレインとｐ５４のドレインとｎ５４のドレインとＱ端子とが接続されるとともに、ｐ５２のドレインとｎ５３のドレインとｐ５４のゲートとｎ５４のゲートとＱＢ端子とが接続され、ｐ５３のドレインとｐ５４のソースとが接続され、Ｒ端子がｎ５２のゲートとｐ５３のゲートとに接続され、Ｓ端子がｎ５４のソースとｎ５２のソースとに接続され、ＩＮＩＴ端子がｎ５３のソースに接続され、ｐ５２・ｐ５３のソースがＶＤＤに接続されている構成である。ここでは、ｐ５２、ｎ５３、ｐ５４およびｎ５４がラッチ回路ＬＣを構成し、ｎ５２がリセットトランジスタＲＴ、ｐ５３がラッチ解除トランジスタとして機能する。
　図１８（ｂ）はＦＦ３０８の真理値表（ＩＮＩＴ信号が非アクティブの場合）である。図１８（ｂ）に示されるように、ＦＦ３０８のＱ信号は、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間に保持状態、Ｓ信号がＬｏｗ（非アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、Ｓ信号がＨｉｇｈ（アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＨｉｇｈ（アクティブ）となる。
　図２４（ａ）は、実施の形態３にかかるフリップフロップのさらに他の構成を示す回路図である。同図に示すように、ＦＦ３１０は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ７５およびＮチャネルトランジスタｎ７５と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ７６およびＮチャネルトランジスタｎ７６と、Ｐチャネルトランジスタｐ７１・ｐ７４と、Ｎチャネルトランジスタｎ７１・ｎ７３・ｎ７４と、ＳＢ端子と、Ｒ端子と、ＩＮＩＴ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ７５のゲートとｎ７５のゲートとｐ７６のドレインとｎ７６のドレインとＱＢ端子とが接続されるとともに、ｐ７５のドレインとｎ７５のドレインとｐ７１のドレインとｎ７１のドレインとｐ７６のゲートとｎ７６のゲートとＱ端子とが接続され、ｎ７５のソースとｎ７４のドレインとが接続され、ｎ７１のソースとｎ７３のドレインとが接続され、ｐ７５のソースとｐ７４のドレインとが接続され、ＳＢ端子がｐ７１のゲートとｎ７３のゲートとｎ７４のゲートとに接続され、Ｒ端子がｐ７４のゲートとｎ７１のゲートとに接続され、ＩＮＩＴ端子がｎ７６のソースに接続され、ｐ７１、ｐ７４およびｐ７６のソースがＶＤＤに接続され、ｎ７３およびｎ７４のソースがＶＳＳに接続されている構成である。ここでは、ｐ７５、ｎ７５、ｐ７６およびｎ７６がラッチ回路ＬＣを構成し、ｐ７１がセットトランジスタＳＴ、ｎ７１がリセットトランジスタＲＴ、ｎ７４およびｐ７４それぞれがラッチ解除トランジスタＬＲＴ、ｎ７３が優先決定トランジスタＰＤＴとして機能する。
　図２４（ｂ）はＦＦ３１０の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。図２４（ｂ）に示されるように、ＦＦ３１０のＱ信号は、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間に保持状態、ＳＢ信号がＬｏｗ（アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間にＨｉｇｈ（アクティブ）となる。
　なお、図２４（ａ）においてｐ７６のソースをＩＮＩＴＢ端子に接続するとともに、ｎ７６のソースをＶＳＳに接続し、図２６（ａ）のＦＦ３１１のように構成してもよい。ＦＦ３１１の真理値表は図２６（ｂ）に示すとおりである。
　また、実施の形態３のフリップフロップを、図７２（ａ）のように構成してもよい。すなわち、図７２（ａ）のＦＦ３１２では、ｐ８２（セットトランジスタ）のソースがＩＮＩＴＢ端子に接続され、ｐ８２のゲートがＳＢ端子とｎ８１のゲートとｎ８３のゲートとに接続され、ｐ８２のドレインがＱ端子に接続されている。また、ｎ８２（リセットトランジスタ）のドレインがｎ８１のソースに接続され、ｎ８２のゲートがＲ端子とｐ８３のゲートとに接続され、ｎ８２のソースがＶＳＳに接続されている。なお、ｐ８３およびｎ８３それぞれのドレインはラッチ回路ＬＣに接続されている。図７２（ｂ）にＦＦ３１２の真理値表を示しておく。
　〔シフトレジスタへの適用形態１〕
　図２８は本発明にかかる液晶表示装置３ａの構成を示す回路図である。液晶表示装置３ａは、表示部ＤＡＲ、ゲートドライバＧＤ、ソースドライバＳＤ、および表示制御回路ＤＣＣを備える。表示制御回路ＤＣＣは、ゲートドライバＧＤに、ゲートスタートパルスＧＳＰ、ゲートオンイネーブル信号ＧＯＥ、ＩＮＩＴＢ信号（初期化用信号）、およびゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを供給する。また、表示制御回路ＤＣＣは、ソースドライバＳＤに、ソーススタートパルスＳＳＰ、デジタルデータＤＡＴ、極性信号ＰＯＬ、およびソースクロック信号ＳＣＫを供給する。ゲートドライバＧＤには、複数段からなるシフトレジスタＳＲが含まれている。以下適宜、シフトレジスタのｉ段（ｉ＝１・・・ｎ－１・ｎ・ｎ＋１・・・）をｉ段ＳＲｉと略記する。
　シフトレジスタのｉ段ＳＲｉからの出力信号（ＯＵＴＢ信号）は、インバータを介して表示部ＤＡＲの走査信号線Ｇｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴＢ信号は、インバータを介して走査信号線Ｇｎに供給される。表示部ＤＡＲでは、走査信号線Ｇｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのゲートに接続され、ＰＩＸｎ内の画素電極と保持容量配線ＣＳｎとの間に保持容量（補助容量）が形成されている。
　図２９はシフトレジスタのｉ段ＳＲｉの構成を示す回路図である。同図に示すように、シフトレジスタの各段には、ＳＢ端子、ＲＢ端子およびＩＮＩＴＢ端子を備える本実施の形態にかかるフリップフロップＦＦと、アナログスイッチＡＳＷと、ＰチャネルトランジスタＴｒとＣＫＢ端子とが含まれ、フリップフロップＦＦのＱ端子が、トランジスタＴｒのゲートとアナログスイッチＡＳＷのＮチャネル側ゲートとに接続され、ＱＢ端子がアナログスイッチＡＳＷのＰチャネル側ゲートに接続され、トランジスタＴｒのソースがＶＤＤに接続され、トランジスタＴｒのドレインが、この段の出力端子であるＯＵＴＢ端子とアナログスイッチＡＳＷの一方の導通電極とに接続され、アナログスイッチＡＳＷの他方の導通電極がクロック信号入力用のＣＫＢ端子に接続されている。
　ｉ段ＳＲｉでは、フリップフロップＦＦのＱ信号がＬｏｗ（非アクティブ）の期間は、アナログスイッチＡＳＷがＯＦＦでトランジスタＴｒがＯＮするためＯＵＴＢ信号はＨｉｇｈ（非アクティブ）となり、Ｑ信号がＨｉｇｈ（アクティブ）の期間は、アナログスイッチＡＳＷがＯＮしてトランジスタＴｒがＯＦＦするため、ＧＣＫＢ信号が取り込まれてＯＵＴＢ端子から出力される。すなわち、トランジスタＴｒとアナログスイッチＡＳＷは、フリップフロップＦＦの出力を用いてＯＵＴＢ信号を生成する信号生成回路（ＦＦの出力に応じて電源電位あるいはクロック信号を取り込むゲート回路）を構成する。
　シフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続され、次段のＯＵＴＢ端子が自段のＲＢ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続され、（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ端子がｎ段ＳＲｎのＲＢ端子に接続されている。なお、シフトレジスタＳＲの初段ＳＲ１のＳＢ端子にはＧＳＰＢ信号が入力される。また、ゲートドライバＧＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続され、各段のＩＮＩＴＢ端子は共通のＩＮＩＴＢライン（ＩＮＩＴＢ信号を供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫＢ端子はＧＣＫ２Ｂ信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１Ｂ信号ラインに接続され、ｎ段ＳＲｎおよび（ｎ＋１）段ＳＲｎ＋１それぞれのＩＮＩＴＢ端子は共通のＩＮＩＴＢ信号ラインに接続されている。
　図３０は、液晶表示装置３ａの駆動方法を示すタイミングチャートである。なお、図中、ＩＮＩＴＢは初期化信号、ＧＳＰＢはゲートスタートパルスバー信号、ＧＣＫ１ＢはＧＣＫ１Ｂ信号、ＧＣＫ２ＢはＧＣＫ２Ｂ信号を意味し、ＳＢｉ、ＲＢｉ、ＱＢｉ、およびＯＵＴＢｉ（ｉ＝ｎ－１・ｎ・ｎ＋１）はそれぞれ、ｉ段ＳＲｉにおけるＳＢ信号（ＳＢ端子の電位）、ＲＢ信号（ＲＢ端子の電位）、ＱＢ信号（ＱＢ端子の電位）およびＯＵＴＢ信号（ＯＵＴＢ端子の電位）を意味する。
　シフトレジスタＳＲでは、自段に入力されるＳＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦの出力がセットされてアクティブになり、自段がＧＣＫＢ信号を取り込む。自段のＧＣＫＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＯＵＴＢ信号がアクティブ（＝Ｌｏｗ）になるとともに次段のＳＢ信号がアクティブになる。これにより、次段のＦＦの出力がアクティブになって次段がＧＣＫＢ信号を取り込み、次段のＧＣＫＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦがリセットされてＱ信号がＬｏｗ（非アクティブ）となり、自段のＯＵＴＢ端子がＶＤＤに接続されてＯＵＴＢ信号はＨｉｇｈ（非アクティブ）となる。
　図３１は、図２８のシフトレジスタＳＲをソースドライバ側に用いた液晶表示装置３Ａの構成を示す回路図である。この構成では、シフトレジスタＳＲの初段にソーススタートパルスＳＳＰが入力されるとともに、各段のＣＫＢ端子には、ソースクロックバー信号ＳＣＫ１ＢまたはＳＣＫ２Ｂが入力される。また、ｉ段ＳＲｉから出力されるＯＵＴＢ信号はサンプリング回路ＳＡＣおよび出力回路ＯＣを介して表示部ＤＡＲのデータ信号線ＳＬｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴＢ信号は、サンプリング回路ＳＡＣおよび出力回路ＯＣを介してデータ信号線ＳＬｎに供給される。表示部ＤＡＲでは、データ信号線ＳＬｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのソースに接続されている。
　図３２は、図２８のシフトレジスタＳＲの構成を変更した液晶表示装置３ｂの構成を示す回路図である。
　図３３は、図３２に示すシフトレジスタＳＲのｉ段ＳＲｉの構成を示す回路図である。同図に示すように、シフトレジスタの各段には、ＳＢ端子、ＲＢ端子およびＩＮＩＴＢ端子を備える本実施の形態にかかるフリップフロップＦＦと、２つのアナログスイッチＡＳＷ１・ＡＳＷ２と、ＮＡＮＤと、インバータと、ＣＫＢ端子とが含まれ、フリップフロップＦＦのＱＢ端子が、ＮＡＮＤの一方の入力に接続され、ＮＡＮＤの出力が、インバータの入力とアナログスイッチＡＳＷ１のＰチャネル側ゲートとアナログスイッチＡＳＷ２のＮチャネル側ゲートとに接続され、インバータの出力が、アナログスイッチＡＳＷ１のＮチャネル側ゲートとアナログスイッチＡＳＷ２のＰチャネル側ゲートとに接続され、アナログスイッチＡＳＷ１の一方の導通電極がＶＤＤ端子に接続されるとともに、アナログスイッチＡＳＷ２の一方の導通電極がＣＫＢ端子に接続され、アナログスイッチＡＳＷ１の他方の導通電極と、アナログスイッチＡＳＷ２の他方の導通電極と、この段の出力端子であるＯＵＴＢ端子と、ＮＡＮＤの他方の入力と、ＦＦのＲＢ端子とが接続されている。
　ｉ段ＳＲｉでは、フリップフロップＦＦのＱＢ信号（ＮＡＮＤの一方入力Ｘ）がＨｉｇｈ（非アクティブ）の期間は、ＯＵＴＢ信号（ＮＡＮＤの他方入力Ｙ）がＨｉｇｈ（非アクティブ）であればＮＡＮＤの出力（Ｍ）はＬｏｗとなり（アナログスイッチＡＳＷ１がＯＮでＡＳＷ２がＯＦＦし）、ＯＵＴＢ信号はＶｄｄ（非アクティブ）となる一方、ＯＵＴＢ信号（ＮＡＮＤの他方入力Ｙ）がＬｏｗ（アクティブ）であればＮＡＮＤの出力（Ｍ）はＨｉｇｈとなり（アナログスイッチＡＳＷ１がＯＦＦでＡＳＷ２がＯＮし）、ＧＣＫＢ信号が取り込まれてＯＵＴＢ端子から出力される。また、フリップフロップＦＦのＱＢ信号がＬｏｗ（アクティブ）の期間は、ＮＡＮＤの一方入力ＸがＬｏｗかつＮＡＮＤの他方入力ＹがＬｏｗであるため、ＮＡＮＤの出力（Ｍ）はＨｉｇｈとなり（アナログスイッチＡＳＷ１がＯＦＦでＡＳＷ２がＯＮし）、ＧＣＫＢ信号が取り込まれてＯＵＴＢ端子から出力される。すなわち、ＮＡＮＤ、インバータおよびアナログスイッチＡＳＷ１・ＡＳＷ２は、フリップフロップＦＦの出力を用いてＯＵＴＢ信号を生成する信号生成回路を構成し、特にインバータおよびアナログスイッチＡＳＷ１・ＡＳＷ２は、ＮＡＮＤの出力Ｍに応じて電源電位あるいはクロック信号を取り込むゲート回路を構成する。
　図３２のシフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続されている。なお、シフトレジスタＳＲの初段ＳＲ１のＳＢ端子にはＧＳＰＢ信号が入力される。図３２のゲートドライバＧＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続され、各段のＩＮＩＴＢ端子は共通のＩＮＩＴＢライン（ＩＮＩＴＢ信号を供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫＢ端子はＧＣＫ２Ｂ信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１Ｂ信号ラインに接続され、ｎ段ＳＲｎおよび（ｎ＋１）段ＳＲｎ＋１それぞれのＩＮＩＴＢ端子は共通のＩＮＩＴＢ信号ラインに接続されている。
　図３４は、液晶表示装置３ｂの駆動方法を示すタイミングチャートである。図３２のシフトレジスタＳＲでは、自段に入力されるＳＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦの出力がセットされてアクティブになり、自段がＧＣＫＢ信号を取り込む。自段のＧＣＫＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＯＵＴＢ信号がアクティブ（＝Ｌｏｗ）になるとともに次段のＳＢ信号がアクティブになり、かつ自段のＦＦがリセットされてＨｉｇｈ（非アクティブ）となる。このとき自段のＯＵＴＢ信号はＬｏｗ（すなわち、ＮＡＮＤの出力はＨｉｇｈ）であるため、自段にはＧＣＫＢ信号が取り込まれ続け、ＧＣＫＢ信号がＨｉｇｈ（非アクティブ）となったときに、自段のＯＵＴＢ信号がＨｉｇｈになるとともにＮＡＮＤの出力がＬｏｗとなり、以後ＯＵＴＢ端子はＶＤＤに接続されてＯＵＴＢ信号はＨｉｇｈ（非アクティブ）となる。
　図３５は、図３２のシフトレジスタＳＲをソースドライバ側に用いた液晶表示装置３Ｂの構成を示す回路図である。この構成では、シフトレジスタＳＲの初段にソーススタートパルスＳＳＰが入力されるとともに、各段のＣＫＢ端子には、ソースクロックバー信号ＳＣＫ１ＢまたはＳＣＫ２Ｂが入力される。また、ｉ段ＳＲｉから出力されるＯＵＴＢ信号はサンプリング回路ＳＡＣおよび出力回路ＯＣを介して表示部ＤＡＲのデータ信号線ＳＬｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴＢ信号は、サンプリング回路ＳＡＣおよび出力回路ＯＣを介してデータ信号線ＳＬｎに供給される。表示部ＤＡＲでは、データ信号線ＳＬｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのソースに接続されている。
　また、図３６は、図３２のシフトレジスタＳＲを双方向シフト可能にした液晶表示装置３ｃの構成を示す回路図である。この構成では、各段に対応してアップダウンスイッチＵＤＳＷが設けられる。各アップダウンＵＤＳＷには、ＵＤ信号およびＵＤＢ信号が供給され、例えば、ＵＤＳＷｎ－１は、（ｎ－１）段ＳＲｎ－１のＯＵＴＢ端子と、ｎ段ＳＲｎのＳＢ端子と、（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ端子とに接続され、ＵＤＳＷｎは、ｎ段ＳＲｎのＯＵＴＢ端子と、（ｎ＋１）段ＳＲｎ＋１のＳＢ端子と、（ｎ＋２）段ＳＲｎ＋２のＯＵＴＢ端子とに接続されている。そして、例えばｎ段ＳＲｎから（ｎ＋１）段ＳＲｎ＋１にダウンシフトする場合には、ＵＤ・ＵＤＢ信号によって、ＵＤＳＷｎ内で、ＳＲｎのＯＵＴＢ端子とＳＲｎ＋１のＳＢ端子とが接続される。また、（ｎ＋１段）ＳＲｎ＋１からｎ段ＳＲｎにアップシフトする場合には、ＵＤ・ＵＤＢ信号によって、ＵＤＳＷｎ－１内で、ＳＲｎ＋１のＯＵＴＢ端子とＳＲｎのＳＢ端子とが接続される。
　液晶表示装置３ａ～３ｃ・３Ａ・３Ｂでは、上記実施の形態で記載したフリップフロップを用いているため、Ｇ－Ｃｓドライバを小型化することができる。
　〔シフトレジスタへの適用形態２〕
　図３７は本発明にかかる液晶表示装置３ｄの構成を示す回路図である。液晶表示装置３ｄはいわゆるＣＣ（charge coupled）駆動の液晶表示装置であり、表示部ＤＡＲ、ゲート・ＣｓドライバＧ－ＣｓＤ、ソースドライバＳＤ、および表示制御回路ＤＣＣを備える。表示制御回路ＤＣＣは、ゲートドライバＧＤに、ゲートスタートパルスＧＳＰ、ゲートオンイネーブル信号ＧＯＥ、ＩＮＩＴＢ信号（初期化用信号）、ＡＯＮＢ信号（全ＯＮ信号）、ＣＳ反転信号ＣＭＩ１・ＣＭＩ２、およびゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを供給する。また、表示制御回路ＤＣＣは、ソースドライバＳＤに、ソーススタートパルスＳＳＰ、デジタルデータＤＡＴ、極性信号ＰＯＬ、およびソースクロック信号ＳＣＫを供給する。ゲート・ＣｓドライバＧ－ＣｓＤには、複数段からなるシフトレジスタＳＲと、複数のＤラッチ回路ＣＳＬが含まれ、シフトレジスタの１段に対応して、１つのインバータと、１つのＯＲ回路と、１つのＤラッチ回路ＣＳＬとが設けられている。以下適宜、シフトレジスタのｉ段（ｉ＝１・・・ｎ－１・ｎ・ｎ＋１・・・）をｉ段ＳＲｉと略記する。また、シフトレジスタのｉ段ＳＲｉに対応して、Ｄラッチ回路ＣＳＬｉが設けられている。
　シフトレジスタのｉ段ＳＲｉからの出力信号（ＯＵＴＢ信号）は、インバータとバッファを介して表示部ＤＡＲの走査信号線Ｇｉに供給される。また、ｉ段ＳＲｉに対応するＤラッチ回路ＣＳＬｉからの出力信号（ｏｕｔ信号、ＣＳ信号）は、表示部ＤＡＲの保持容量配線ＣＳｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴＢ信号は、インバータおよびバッファを介して走査信号線Ｇｎに供給され、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎからの出力信号（ｏｕｔ信号、ＣＳ信号）は、表示部ＤＡＲの保持容量配線ＣＳｎに供給される。表示部ＤＡＲでは、走査信号線Ｇｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのゲートに接続され、ＰＩＸｎ内の画素電極と保持容量配線ＣＳｎとの間に保持容量（補助容量）が形成されている。
　また、１本のデータ信号線に対応して１つのアナログスイッチａｓｗとインバータとが設けられ、このインバータの入力がＡＯＮＢ信号ラインに接続され、データ信号線の端部がアナログスイッチａｓｗの一方の導通端子に接続され、アナログスイッチａｓｗの他方の導通端子がＶｃｏｍ（共通電極電位）電源に接続され、アナログスイッチａｓｗのＮチャネル側ゲートがインバータの出力に接続され、アナログスイッチａｓｗのＰチャネル側ゲートがＡＯＮＢ信号ラインに接続されている。
　図３８は、図３７に示すシフトレジスタＳＲのｉ段ＳＲｉの構成を示す回路図である。同図に示すように、シフトレジスタの各段には、ＳＢ端子、ＲＢ端子およびＩＮＩＴＢ端子を備える、上記実施の形態に記載したフリップフロップＦＦと、２つのアナログスイッチＡＳＷ１・ＡＳＷ２と、ＮＡＮＤと、インバータと、ＣＫＢ端子と、ＯＮＢ端子とが含まれ、フリップフロップＦＦのＱＢ端子が、ＮＡＮＤの一方の入力に接続され、ＮＡＮＤの出力が、インバータの入力とアナログスイッチＡＳＷ１のＰチャネル側ゲートと、アナログスイッチＡＳＷ２のＮチャネル側ゲートとに接続され、インバータの出力がアナログスイッチＡＳＷ１のＮチャネル側ゲートと、アナログスイッチＡＳＷ２のＰチャネル側ゲートとに接続され、アナログスイッチＡＳＷ１の一方の導通電極がＯＮＢ端子に接続されるとともに、アナログスイッチＡＳＷ２の一方の導通電極がＣＫＢ端子に接続され、アナログスイッチＡＳＷ１の他方の導通電極と、アナログスイッチＡＳＷ２の他方の導通電極と、この段の出力端子であるＯＵＴＢ端子と、ＮＡＮＤの他方の入力と、ＦＦのＲＢ端子とが接続されている。
　ｉ段ＳＲｉでは、フリップフロップＦＦのＱＢ信号（ＮＡＮＤの一方入力Ｘ）がＨｉｇｈ（非アクティブ）の期間は、ＯＵＴＢ信号（ＮＡＮＤの他方入力Ｙ）がＨｉｇｈ（非アクティブ）であればＮＡＮＤの出力（Ｍ）はＬｏｗとなり（アナログスイッチＡＳＷ１がＯＮでＡＳＷ２がＯＦＦし）、ＯＵＴＢ端子にはＡＯＮＢ信号（非アクティブでＶｄｄ）が出力される一方、ＯＵＴＢ信号（ＮＡＮＤの他方入力Ｙ）がＬｏｗ（アクティブ）であればＮＡＮＤの出力（Ｍ）はＨｉｇｈとなり（アナログスイッチＡＳＷ１がＯＦＦでＡＳＷ２がＯＮし）、ＧＣＫＢ信号が取り込まれてＯＵＴＢ端子から出力される。また、フリップフロップＦＦのＱＢ信号がＬｏｗ（アクティブ）の期間は、ＮＡＮＤの一方入力ＸがＬｏｗかつＮＡＮＤの他方入力ＹがＬｏｗであるため、ＮＡＮＤの出力（Ｍ）はＨｉｇｈとなり（アナログスイッチＡＳＷ１がＯＦＦでＡＳＷ２がＯＮし）、ＧＣＫＢ信号が取り込まれてＯＵＴＢ端子から出力される。すなわち、ＮＡＮＤ、インバータおよびアナログスイッチＡＳＷ１・ＡＳＷ２は、フリップフロップＦＦの出力を用いてＯＵＴＢ信号を生成する信号生成回路を構成し、特にインバータおよびアナログスイッチＡＳＷ１・ＡＳＷ２は、ＮＡＮＤの出力Ｍに応じてＡＯＮＢ信号あるいはクロック信号を取り込むゲート回路を構成する。
　図３９は、図３７に示すシフトレジスタＳＲのｉ段ＳＲｉに対応するＤラッチ回路ＣＳＬｉの構成を示す回路図である。同図に示すように、Ｄラッチ回路ＣＳＬｉは、３つのＣＭＯＳ回路５～７と、アナログスイッチＡＳＷ３・ＡＳＷ４と、インバータと、ＣＫ端子と、Ｄ端子と、ｏｕｔ端子とを備える。ＣＭＯＳ回路５・６はそれぞれ、１つのＰチャネルトランジスタおよび１つのＮチャネルトランジスタのゲート同士が接続されるとともにドレイン同士が接続され、かつＰチャネルトランジスタのソースがＶＤＤに接続され、ＮチャネルトランジスタのソースがＶＳＳに接続された構成である。ＣＭＯＳ回路７は、１つのＰチャネルトランジスタおよび１つのＮチャネルトランジスタのゲート同士が接続されるとともにドレイン同士が接続され、かつＰチャネルトランジスタのソースが電源ＶＣＳＨに接続され、Ｎチャネルトランジスタのソースが電源ＶＣＳＬに接続された構成である。そして、ＣＫ端子とインバータの入力とアナログスイッチＡＳＷ３のＮチャネル側ゲートとアナログスイッチＡＳＷ４のＰチャネル側ゲートとが接続され、インバータの出力とアナログスイッチＡＳＷ３のＰチャネル側ゲートとアナログスイッチＡＳＷ４のＮチャネル側ゲートとが接続され、ＣＭＯＳ回路５のドレイン側とアナログスイッチＡＳＷ４の一方の導通端子とアナログスイッチＡＳＷ３の一方の導通端子とＣＭＯＳ回路６のゲート側とが接続され、アナログスイッチＡＳＷ３の他方の導通端子とＤ端子とが接続され、アナログスイッチＡＳＷ４の他方の導通端子とＣＭＯＳ回路６のゲート側とが接続され、ＣＭＯＳ回路５のゲート側とＣＭＯＳ回路６のドレイン側とが接続され、ＣＭＯＳ回路６のドレイン側とＣＭＯＳ回路７のゲート側とが接続され、ＣＭＯＳ回路７のドレイン側とｏｕｔ端子とが接続されている。
　Ｄラッチ回路ＣＳＬｉは、ＣＫ信号（ＣＫ端子に入力される信号）がアクティブ（Ｈｉｇｈ）である期間にＤ信号（Ｄ端子に入力される信号）を取り込み、これをラッチする。すなわち、ＣＫ信号がアクティブの期間にＤ信号がＬｏｗからＨｉｇｈになれば、ｏｕｔ信号（ｏｕｔ端子から出力される信号）は、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位に突き上げて以後電源ＶＣＳＨの電位を維持し、ＣＫ信号がアクティブの期間にＤ信号がＨｉｇｈからＬｏｗになれば、ｏｕｔ信号（ｏｕｔ端子から出力される信号）は、電源ＶＣＳＨの電位から電源ＶＣＳＬの電位に突き下げて以後電源ＶＣＳＬの電位を維持することになる。
　液晶表示装置３ｄのＧ－ＣｓＤでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続されている。また、自段のＯＵＴＢ端子がインバータを介して自段に対応するＯＲ回路の一方の入力端子に接続されるとともに、次段のＯＵＴＢ端子がインバータを介して上記自段に対応するＯＲ回路の他方の入力端子に接続され、該自段に対応するＯＲ回路の出力が自段に対応するＤラッチ回路のＣＫ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続され、ｎ段ＳＲｎのＯＵＴＢ端子がインバータを介してｎ段ＳＲｎに対応するＯＲ回路の一方の入力端子に接続されるとともに、（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ端子がインバータを介してｎ段ＳＲｎ段に対応するＯＲ回路の他方の入力端子に接続され、ｎ段ＳＲｎに対応するＯＲ回路の出力がｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎのＣＫ端子に接続されている。なお、シフトレジスタＳＲの初段のＳＢ端子にはＧＳＰＢ信号が入力される。
　また、液晶表示装置３ｄのＧ－ＣｓＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続され、各段のＩＮＩＴＢ端子は共通のＩＮＩＴＢライン（ＩＮＩＴＢ信号を供給するライン）に接続され、各段のＯＮＢ端子は共通のＡＯＮＢライン（ＡＯＮ信号を供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫＢ端子はＧＣＫ２Ｂ信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１Ｂ信号ラインに接続され、ｎ段ＳＲｎおよび（ｎ＋１）段ＳＲｎ＋１それぞれのＩＮＩＴＢ端子は共通のＩＮＩＴＢ信号ラインに接続され、ｎ段ＳＲｎおよび（ｎ＋１）段ＳＲｎ＋１それぞれのＯＮＢ端子は共通のＡＯＮＢ信号ラインに接続されている。さらに、連続する２段に対応する２つのＤラッチ回路ごとにＤ端子が異なるＣＭＩライン（ＣＭＩ信号を供給するライン）に接続されている。例えば、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎのＤ端子はＣＭＩ２信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１に対応するＤラッチ回路ＣＳＬｎ＋１のＤ端子はＣＭＩ２信号ラインに接続され、（ｎ＋２）段ＳＲｎ＋２に対応するＤラッチ回路ＣＳＬｎ＋２のＤ端子はＣＭＩ１信号ラインに接続され、（ｎ＋３）段ＳＲｎ＋３に対応するＤラッチ回路ＣＳＬｎ＋３のＤ端子はＣＭＩ１信号ラインに接続されている。
　図４０は、液晶表示装置３ｄの駆動方法を示すタイミングチャートである。なお、図中、ＡＯＮＢはＡＯＮＢ信号、ＩＮＩＴＢは初期化信号、ＧＳＰＢはゲートスタートパルスバー信号、ＧＣＫ１ＢはＧＣＫ１Ｂ信号、ＧＣＫ２ＢはＧＣＫ２Ｂ信号、ＣＭＩ１はＣＭＩ１信号、ＣＭＩ２はＣＭＩ２信号を意味し、ＳＢｉ、ＲＢｉ、ＱＢｉ、およびＯＵＴＢｉ（ｉ＝ｎ－１・ｎ・ｎ＋１）はそれぞれ、ｉ段ＳＲｉにおけるＳＢ信号（ＳＢ端子の電位）、ＲＢ信号（ＲＢ端子の電位）、ＱＢ信号（ＱＢ端子の電位）およびＯＵＴＢ信号（ＯＵＴＢ端子の電位）を意味し、ＣＳｉ（ｉ＝ｎ－１・ｎ・ｎ＋１）は、ｉ段ＳＲｉに対応する保持容量配線ＣＳｉの電位（＝Ｄラッチ回路ＣＳＬｉのｏｕｔ端子の電位）を意味する。なお本図では、極性信号ＰＯＬの周期を一水平走査期間１Ｈとし（すなわち、同一データ信号線に供給されるデータ信号の極性は１Ｈごとに反転する）、ＣＭＩ１・ＣＭＩ２それぞれを同位相としている。
　液晶表示装置３ｄでは、表示映像の最初のフレーム（垂直走査期間）の前に、以下の表示準備動作が行われる。具体的には、ＡＯＮＢ信号およびＩＮＩＴＢ信号がともに所定期間アクティブ（Ｌｏｗ）とされ、ＡＯＮＢ信号が非アクティブとされた後にＩＮＩＴＢ信号が非アクティブとされ、ＡＯＮＢ信号がアクティブの間は、各ＧＣＫＢ信号がアクティブ（Ｌｏｗ）に固定されるとともに、各ＣＭＩ信号はＨｉｇｈ（またはＬｏｗ）に固定される。これにより、シフトレジスタＳＲの各段では、ＡＯＮＢ信号がＡＳＷ１を介してＯＵＴＢ端子から出力され、すぐにＡＳＷ１がＯＦＦしてＡＳＷ２がＯＮするため、全段のＯＵＴＢ信号がアクティブ（Ｌｏｗ）となり、全走査信号線が選択される。なおこのとき、各データ信号線に対応するアナログスイッチａｓｗがＯＮするため、全データ信号線にＶｃｏｍが供給される。また、各段に入力されるＳＢ信号、ＲＢ信号およびＩＮＩＴＢ信号はすべてアクティブ（Ｌｏｗ）となるため、ＦＦのＱＢ信号は非アクティブ（Ｈｉｇｈ）となる。また、各段に対応するＯＲ回路の出力もアクティブ（Ｈｉｇｈ）となるので、各Ｄラッチ回路は、ＣＭＩ１信号（Ｈｉｇｈ）またはＣＭＩ２信号（Ｈｉｇｈ）をラッチし、保持容量配線に供給されるｏｕｔ信号（ＣＳ信号）は電源ＶＣＳＬの電位となる。以上の表示準備動作の終了後（ＡＯＮＢ信号およびＩＮＩＴＢ信号がこの順で非アクティブとなった後）は、表示部ＤＡＲの全ＰＩＸにＶｃｏｍが書き込まれ、シフトレジスタの各段に設けられたＦＦのＱＢ出力が非アクティブ（Ｈｉｇｈ）とされ、各Ｄラッチ回路のｏｕｔ信号（保持容量配線の電位）が電源ＶＣＳＬの電位とされた状態となる。
　液晶表示装置３ｄでは、最初のフレーム表示時（最初の垂直走査期間）に以下の動作が行われる。すなわち、シフトレジスタＳＲの自段に入力されるＳＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦの出力がセットされてアクティブになり、自段がＧＣＫＢ信号を取り込む。自段のＧＣＫＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＯＵＴＢ信号がアクティブ（＝Ｌｏｗ）になるとともに次段のＳＢ信号がアクティブになり、かつ自段のＦＦがリセットされてＨｉｇｈ（非アクティブ）となる。このとき自段のＯＵＴＢ信号はＬｏｗ（すなわち、ＮＡＮＤの出力はＨｉｇｈ）であるため、自段にはＧＣＫＢ信号が取り込まれ続け、ＧＣＫＢ信号がＨｉｇｈ（非アクティブ）となったときに、自段のＯＵＴＢ信号がＨｉｇｈになるとともにＮＡＮＤの出力がＬｏｗとなり、以後ＯＵＴＢ端子からＡＯＮＢ信号が出力されてＯＵＴＢ信号はＨｉｇｈ（非アクティブ）となる。
　また、自段のＯＵＴＢ信号がアクティブになると（自段に対応するＯＲ回路の出力がアクティブになるため）、自段に対応するＤラッチ回路がＣＭＩ１信号またはＣＭＩ２信号をラッチし、さらに次段のＯＵＴＢ信号がアクティブになると（自段に対応するＯＲ回路の出力がアクティブになるため）、上記自段に対応するＤラッチ回路が再びＣＭＩ１信号またはＣＭＩ２信号をラッチする。これにより、自段に対応するＤラッチ回路のｏｕｔ信号（自段に対応する保持容量配線の電位）は、自段のＯＵＴＢ信号が非アクティブとなった（自段に対応する走査信号線がＯＦＦした）後に、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位への突き上げる（自段に対応する画素にプラス極性のデータ信号が書き込まれ場合）か、あるいは電源ＶＣＳＨの電位から電源ＶＣＳＬの電位への突き下げる（自段に対応する画素にマイナス極性のデータ信号が書き込まれ場合）。
　例えば、ｎ段ＳＲｎのＯＵＴＢ信号がアクティブになると（ｎ段ＳＲｎに対応するＯＲ回路の出力がアクティブになるため）、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎがＣＭＩ２信号をラッチし、さらに（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ信号がアクティブになると（ｎ段ＳＲｎに対応するＯＲ回路の出力がアクティブになるため）、Ｄラッチ回路ＣＳＬｎが再びＣＭＩ２信号をラッチする。これにより、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎのｏｕｔ信号（ｎ段ＳＲｎに対応する保持容量配線ＣＳｎの電位）は、ｎ段ＳＲｎのＯＵＴＢ信号が非アクティブとなった（ｎ段ＳＲｎに対応する走査信号線ＧｎがＯＮ・ＯＦＦした）後に、電源ＶＣＳＨの電位から電源ＶＣＳＬの電位に突き下げる。ここで、ｎ段ＳＲｎに対応する画素ＰＩＸｎには、ＰＯＬに示されるようにマイナス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎの突き下げによって、実効電位をデータ信号の電位よりも低下させる（画素ＰＩＸｎの輝度を高める）ことができる。
　また、（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ信号がアクティブになると、（ｎ＋１）段ＳＲｎ＋１に対応するＤラッチ回路ＣＳＬｎ＋１がＣＭＩ２信号をラッチし、さらに（ｎ＋２）段ＳＲｎ＋２のＯＵＴＢ信号がアクティブになると、Ｄラッチ回路ＣＳＬｎ＋１が再びＣＭＩ２信号をラッチする。これにより、（ｎ＋１）段ＳＲｎ＋１に対応するＤラッチ回路ＣＳＬｎ＋１のｏｕｔ信号（保持容量配線ＣＳｎ＋１の電位）は、（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ信号が非アクティブとなった（走査信号線Ｇｎ＋１がＯＮ・ＯＦＦした）後に、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位に突き上げる。ここで、（ｎ＋１）段ＳＲｎ＋１に対応する画素ＰＩＸｎ＋１には、ＰＯＬに示されるようにプラス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎ＋１の突き上げによって、実効電位をデータ信号の電位よりも上昇させる（画素ＰＩＸｎ＋１の輝度を高める）ことができる。
　また、（ｎ＋２）段ＳＲｎ＋２のＯＵＴＢ信号がアクティブになると、（ｎ＋２）段ＳＲｎ＋２に対応するＤラッチ回路ＣＳＬｎ＋２がＣＭＩ１信号をラッチし、さらに（ｎ＋３）段ＳＲｎ＋３のＯＵＴＢ信号がアクティブになると、Ｄラッチ回路ＣＳＬｎ＋２が再びＣＭＩ１信号をラッチする。これにより、（ｎ＋２）段ＳＲｎ＋２に対応するＤラッチ回路ＣＳＬｎ＋２のｏｕｔ信号（保持容量配線ＣＳｎ＋２の電位）は、（ｎ＋２）段ＳＲｎ＋２のＯＵＴＢ信号が非アクティブとなった（走査信号線Ｇｎ＋２がＯＮ・ＯＦＦした）後に、電源ＶＣＳＨの電位から電源ＶＣＳＬの電位に突き下げる。ここで、（ｎ＋２）段ＳＲｎ＋２に対応する画素ＰＩＸｎ＋２には、ＰＯＬに示されるようにマイナス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎ＋２の突き下げによって、実効電位をデータ信号の電位よりも上昇させる（画素ＰＩＸｎ＋２の輝度を高める）ことができる。
　なお、２フレーム目以降も、最初のフレームと同様の表示が行われる。ただし、１フレームごとにＰＯＬの位相が半周期ずれるため、同一画素に供給されるデータ信号の極性は１フレームごとに反転する。これに合わせて、Ｄラッチ回路ＣＳＬｉのｏｕｔ信号（保持容量配線ＣＳｉの電位）の突き上げおよび突き下げも１フレームごとに入れ替わる。
　液晶表示装置３ｄでは、上記実施の形態で記載したフリップフロップを用いているため、Ｇ－Ｃｓドライバを小型化することができる。また、最初のフレームを表示する前に全画素に同時に同電位（例えばＶｃｏｍ）を書き込めるため、最初のフレームを表示する前の画面乱れをなくすことができる。また、全画素への同電位の書き込み時にシフトレジスタの初期化（各段のフリップフロップの初期化）も同時に実行されるため、全画素への同電位の書き込みとフリップフロップの初期化とを別々に行う従来の液晶表示装置に比べて表示準備を速やかに完了することができる。また、ＩＮＩＴＢ信号の戻り（非アクティブ化）をＡＯＮＢ信号の戻り（非アクティブ化）よりも遅らせているため、ＡＯＮＢ信号の戻りに伴う各段のＳＢ信号の戻りと、ＡＯＮＢ信号の戻りに伴うＲＢ信号の戻りとにずれが生じても（特に、ＳＢ信号の戻りが遅れた場合でも）シフトレジスタの初期化を確実に行うことができる。また、最初のフレームから各画素行を適切にＣＣ駆動できるため、従来のＣＣ駆動で問題となっていた最初のフレームの画面乱れ（横縞状のムラ）もなくすことができる。
　さらに注目すべきは、液晶表示装置３ｄでは、図４１に示すように、ＣＭＩ２信号の位相を（図４０から）半周期ずらすだけで、極性信号ＰＯＬの周期を２Ｈ（同一データ信号線に供給されるデータ信号の極性が２Ｈごとに反転）に切り替え、かつ最初のフレームから各画素行を適切にＣＣ駆動することができる点である。すなわち、液晶表示装置３ｄでは、ＣＳ反転信号ＣＭＩ１およびＣＭＩ２信号それぞれの位相を制御するだけで、極性信号ＰＯＬの周期を１Ｈから２Ｈに切り替えることができ、そのときの画面乱れもなくすことができる。
　なお、液晶表示装置３ｄのＧ－ＣｓドライバのシフトレジスタＳＲには、その小型化のために上記各実施の形態に記載のフリップフロップ（例えば、図３に記載の構成）を用いているが、小型化以外の効果を重視するのであれば、Ｇ－Ｃｓドライバのシフトレジスタに従来型のフリップフロップ（例えば、図７０のフリップフロップ）を適用することも当然可能である。
　〔シフトレジスタへの適用形態３〕
　図４２は本発明にかかる液晶表示装置３ｅの構成を示す回路図である。液晶表示装置３ｅはいわゆるＣＣ（charge coupled）駆動の液晶表示装置であり、表示部ＤＡＲ、ゲート・ＣｓドライバＧ－ＣｓＤ、ソースドライバＳＤ、および表示制御回路ＤＣＣを備える。表示制御回路ＤＣＣは、ゲートドライバＧＤに、ゲートスタートパルスＧＳＰ、ゲートオンイネーブル信号ＧＯＥ、ＩＮＩＴＢ信号（初期化用信号）、ＡＯＮＢ信号（全ＯＮ信号）、ＣＳ反転信号ＣＭＩ１・ＣＭＩ２、およびゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを供給する。また、表示制御回路ＤＣＣは、ソースドライバＳＤに、ソーススタートパルスＳＳＰ、デジタルデータＤＡＴ、極性信号ＰＯＬ、およびソースクロック信号ＳＣＫを供給する。ゲート・ＣｓドライバＧ－ＣｓＤには、複数段からなるシフトレジスタＳＲと、複数のＤラッチ回路ＣＳＬが含まれ、シフトレジスタの１段に対応して、１つのインバータと、１つのＤラッチ回路ＣＳＬと、１つのバッファとが設けられている。以下適宜、シフトレジスタのｉ段（ｉ＝１・・・ｎ－１・ｎ・ｎ＋１・・・）をｉ段ＳＲｉと略記する。また、シフトレジスタのｉ段ＳＲｉに対応して、Ｄラッチ回路ＣＳＬｉが設けられている。
　シフトレジスタのｉ段ＳＲｉからの出力信号（ＯＵＴＢ信号）は、インバータとバッファを介して表示部ＤＡＲの走査信号線Ｇｉに供給される。また、ｉ段ＳＲｉに対応するＤラッチ回路ＣＳＬｉからの出力信号（ｏｕｔ信号、ＣＳ信号）は、表示部ＤＡＲの保持容量配線ＣＳｉ－１に供給される。例えば、ｎ段ＳＲｎのＯＵＴＢ信号は、インバータおよびバッファを介して走査信号線Ｇｎに供給され、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎからの出力信号（ｏｕｔ信号、ＣＳ信号）は、表示部ＤＡＲの保持容量配線ＣＳｎ－１に供給される。表示部ＤＡＲでは、走査信号線Ｇｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのゲートに接続されるとともに、ＰＩＸｎ内の画素電極と保持容量配線ＣＳｎとの間に保持容量（補助容量）が形成され、また、走査信号線Ｇｎ－１が、ＰＩＸｎ－１内の画素電極に繋がるトランジスタのゲートに接続されるとともに、ＰＩＸｎ－１内の画素電極と保持容量配線ＣＳｎ－１との間に保持容量（補助容量）が形成されている。
　また、１本のデータ信号線に対応して１つのアナログスイッチａｓｗとインバータとが設けられ、このインバータの入力がＡＯＮＢ信号ラインに接続され、データ信号線の端部がアナログスイッチａｓｗの一方の導通端子に接続され、アナログスイッチａｓｗの他方の導通端子がＶｃｏｍ（共通電極電位）電源に接続され、アナログスイッチａｓｗのＮチャネル側ゲートがインバータの出力に接続され、アナログスイッチａｓｗのＰチャネル側ゲートがＡＯＮＢ信号ラインに接続されている。
　図４３は、図４２に示すシフトレジスタＳＲのｉ段ＳＲｉの構成を示す回路図である。同図に示すように、シフトレジスタの各段には、ＳＢ端子、ＲＢ端子およびＩＮＩＴＢ端子を備える、上記実施の形態に記載したフリップフロップＦＦと、２つのアナログスイッチＡＳＷ１・ＡＳＷ２と、ＮＡＮＤと、インバータと、ＣＫＢ端子と、ＯＮＢ端子と、Ｍ端子とが含まれ、フリップフロップＦＦのＱＢ端子が、ＮＡＮＤの一方の入力に接続され、ＮＡＮＤの出力が、Ｍ端子とインバータの入力とアナログスイッチＡＳＷ１のＰチャネル側ゲートと、アナログスイッチＡＳＷ２のＮチャネル側ゲートとに接続され、インバータの出力がアナログスイッチＡＳＷ１のＮチャネル側ゲートと、アナログスイッチＡＳＷ２のＰチャネル側ゲートとに接続され、アナログスイッチＡＳＷ１の一方の導通電極がＯＮＢ端子に接続されるとともに、アナログスイッチＡＳＷ２の一方の導通電極がＣＫＢ端子に接続され、アナログスイッチＡＳＷ１の他方の導通電極と、アナログスイッチＡＳＷ２の他方の導通電極と、この段の出力端子であるＯＵＴＢ端子と、ＮＡＮＤの他方の入力と、ＦＦのＲＢ端子とが接続されている。
　ｉ段ＳＲｉでは、フリップフロップＦＦのＱＢ信号（ＮＡＮＤの一方入力Ｘ）がＨｉｇｈ（非アクティブ）の期間は、ＯＵＴＢ信号（ＮＡＮＤの他方入力Ｙ）がＨｉｇｈ（非アクティブ）であればＮＡＮＤの出力（Ｍ信号）はＬｏｗとなり（アナログスイッチＡＳＷ１がＯＮでＡＳＷ２がＯＦＦし）、ＯＵＴＢ端子にはＡＯＮＢ信号（非アクティブでＶｄｄ）が出力される一方、ＯＵＴＢ信号（ＮＡＮＤの他方入力Ｙ）がＬｏｗ（アクティブ）であればＮＡＮＤの出力（Ｍ信号）はＨｉｇｈとなり（アナログスイッチＡＳＷ１がＯＦＦでＡＳＷ２がＯＮし）、ＧＣＫＢ信号が取り込まれてＯＵＴＢ端子から出力される。また、フリップフロップＦＦのＱＢ信号がＬｏｗ（アクティブ）の期間は、ＮＡＮＤの一方入力ＸがＬｏｗかつＮＡＮＤの他方入力ＹがＬｏｗであるため、ＮＡＮＤの出力（Ｍ信号）はＨｉｇｈとなり（アナログスイッチＡＳＷ１がＯＦＦでＡＳＷ２がＯＮし）、ＧＣＫＢ信号が取り込まれてＯＵＴＢ端子から出力される。すなわち、ＮＡＮＤ、インバータおよびアナログスイッチＡＳＷ１・ＡＳＷ２は、フリップフロップＦＦの出力を用いてＯＵＴＢ信号を生成する信号生成回路を構成し、特にインバータおよびアナログスイッチＡＳＷ１・ＡＳＷ２は、ＮＡＮＤの出力（Ｍ信号）に応じてＡＯＮＢ信号あるいはクロック信号を取り込むゲート回路を構成する。
　Ｄラッチ回路ＣＳＬｉの構成は図３９と同一であり、ＣＫ信号（ＣＫ端子に入力される信号）がアクティブ（Ｈｉｇｈ）である期間にＤ信号（Ｄ端子に入力される信号）を取り込み、これをラッチする。すなわち、ＣＫ信号がアクティブの期間にＤ信号がＬｏｗからＨｉｇｈになれば、ｏｕｔ信号（ｏｕｔ端子から出力される信号）は、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位に突き上げて以後電源ＶＣＳＨの電位を維持し、ＣＫ信号がアクティブの期間にＤ信号がＨｉｇｈからＬｏｗになれば、ｏｕｔ信号（ｏｕｔ端子から出力される信号）は、電源ＶＣＳＨの電位から電源ＶＣＳＬの電位に突き下げて以後電源ＶＣＳＬの電位を維持することになる。
　液晶表示装置３ｅのＧ－ＣｓＤのシフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続されている。また、自段のＭ端子が、自段に対応するＤラッチ回路のＣＫ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続され、ｎ段ＳＲｎのＭ端子が、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎのＣＫ端子に接続されている。なお、シフトレジスタＳＲの初段のＳＢ端子にはＧＳＰＢ信号が入力される。
　また、Ｇ－ＣｓＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続され、各段のＩＮＩＴＢ端子は共通のＩＮＩＴＢライン（ＩＮＩＴＢ信号を供給するライン）に接続され、各段のＯＮＢ端子は共通のＡＯＮＢライン（ＡＯＮ信号を供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫＢ端子はＧＣＫ２Ｂ信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１Ｂ信号ラインに接続され、ｎ段ＳＲｎおよび（ｎ＋１）段ＳＲｎ＋１それぞれのＩＮＩＴＢ端子は共通のＩＮＩＴＢ信号ラインに接続され、ｎ段ＳＲｎおよび（ｎ＋１）段ＳＲｎ＋１それぞれのＯＮＢ端子は共通のＡＯＮＢ信号ラインに接続されている。さらに、連続する２段に対応する２つのＤラッチ回路ごとにＤ端子が異なるＣＭＩライン（ＣＭＩ信号を供給するライン）に接続されている。例えば、（ｎ－１）段ＳＲｎ－１に対応するＤラッチ回路ＣＳＬｎ－１のＤ端子はＣＭＩ１信号ラインに接続され、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎのＤ端子はＣＭＩ１信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１に対応するＤラッチ回路ＣＳＬｎ＋１のＤ端子はＣＭＩ２信号ラインに接続され、（ｎ＋２）段ＳＲｎ＋２に対応するＤラッチ回路ＣＳＬｎ＋２のＤ端子はＣＭＩ２信号ラインに接続されている。
　図４４は、液晶表示装置３ｅの駆動方法を示すタイミングチャートである。なお、図中、ＡＯＮＢはＡＯＮ信号、ＩＮＩＴＢは初期化信号、ＧＳＰＢはゲートスタートパルスバー信号、ＧＣＫ１ＢはＧＣＫ１Ｂ信号、ＧＣＫ２ＢはＧＣＫ２Ｂ信号、ＣＭＩ１はＣＭＩ１信号、ＣＭＩ２はＣＭＩ２信号を意味し、ＳＢｉ、ＲＢｉ、ＱＢｉ、およびＯＵＴＢｉ（ｉ＝ｎ－１・ｎ・ｎ＋１）はそれぞれ、ｉ段ＳＲｉにおけるＳＢ信号（ＳＢ端子の電位）、ＲＢ信号（ＲＢ端子の電位）、ＱＢ信号（ＱＢ端子の電位）およびＯＵＴＢ信号（ＯＵＴＢ端子の電位）を意味し、ＣＳｉ（ｉ＝ｎ－１・ｎ・ｎ＋１）は、ｉ段ＳＲｉに対応する保持容量配線ＣＳｉの電位（＝Ｄラッチ回路ＣＳＬｉのｏｕｔ端子の電位）を意味する。なお本図では、極性信号ＰＯＬの周期を一水平走査期間１Ｈとし（すなわち、同一データ信号線に供給されるデータ信号の極性は１Ｈごとに反転する）、ＣＭＩ１・ＣＭＩ２それぞれを同位相としている。
　液晶表示装置３ｅでは、表示映像の最初のフレーム（垂直走査期間）の前に、以下の表示準備動作が行われる。具体的には、ＡＯＮＢ信号およびＩＮＩＴＢ信号がともに所定期間アクティブ（Ｌｏｗ）とされ、ＡＯＮＢ信号が非アクティブとされた後にＩＮＩＴＢ信号が非アクティブとされ、ＡＯＮＢ信号がアクティブの間は、各ＧＣＫＢ信号がアクティブ（Ｌｏｗ）に固定されるとともに各ＣＭＩ信号はＨｉｇｈ（またはＬｏｗ）に固定される。これにより、シフトレジスタＳＲの各段では、ＡＯＮＢ信号がＡＳＷ１を介してＯＵＴＢ端子から出力され、すぐにＡＳＷ１がＯＦＦして、ＡＳＷ２がＯＮするため、全段のＯＵＴＢ信号がアクティブ（Ｌｏｗ）となり、全走査信号線が選択される。なおこのとき、各データ信号線に対応するアナログスイッチａｓｗがＯＮするため、全データ信号線にＶｃｏｍが供給される。また、各段に入力されるＳＢ信号、ＲＢ信号およびＩＮＩＴＢ信号はすべてアクティブ（Ｌｏｗ）となるため、各段のフリップフロップのＱＢ信号は非アクティブ（Ｈｉｇｈ）となる。また、各段のＭ信号（Ｍ端子から出力される信号）もアクティブ（Ｈｉｇｈ）となるので、各Ｄラッチ回路は、ＣＭＩ１信号（Ｌｏｗ）またはＣＭＩ２信号（Ｌｏｗ）をラッチし、保持容量配線に供給されるｏｕｔ信号（ＣＳ信号）は電源ＶＣＳＬの電位となる。以上の表示準備動作の終了後（ＡＯＮＢ信号およびＩＮＩＴＢ信号がこの順で非アクティブとなった後）は、表示部ＤＡＲの全ＰＩＸにＶｃｏｍが書き込まれ、シフトレジスタの各段に設けられたフリップフロップのＱＢ出力が非アクティブ（Ｈｉｇｈ）とされ、各Ｄラッチ回路のｏｕｔ信号（保持容量配線の電位）が電源ＶＣＳＬの電位とされた状態となる。
　液晶表示装置３ｅでは、最初のフレーム表示時（最初の垂直走査期間）に以下の動作が行われる。すなわち、シフトレジスタＳＲの自段に入力されるＳＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦの出力がセットされてアクティブになり、自段がＧＣＫＢ信号を取り込む。自段のＧＣＫＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＯＵＴＢ信号がアクティブ（＝Ｌｏｗ）になるとともに次段のＳＢ信号がアクティブになり、かつ自段のＦＦがリセットされてＨｉｇｈ（非アクティブ）となる。このとき自段のＯＵＴＢ信号はＬｏｗ（すなわち、ＮＡＮＤの出力はＨｉｇｈ）であるため、自段にはＧＣＫＢ信号が取り込まれ続け、ＧＣＫＢ信号がＨｉｇｈ（非アクティブ）となったときに、自段のＯＵＴＢ信号がＨｉｇｈになるとともにＮＡＮＤの出力がＬｏｗとなり、以後ＯＵＴＢ端子からＡＯＮＢ信号が出力されてＯＵＴＢ信号はＨｉｇｈ（非アクティブ）となる。
　また、次段のＭ信号がアクティブになると、次段に対応するＤラッチ回路がＣＭＩ１信号またはＣＭＩ２信号をラッチする。これにより、自段に対応するＤラッチ回路のｏｕｔ信号（自段に対応する保持容量配線の電位）は、自段のＯＵＴＢ信号が非アクティブとなった（自段に対応する走査信号線がＯＦＦした）後に、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位への突き上げる（自段に対応する画素にプラス極性のデータ信号が書き込まれ場合）か、あるいは電源ＶＣＳＨの電位から電源ＶＣＳＬの電位への突き下げる（自段に対応する画素にマイナス極性のデータ信号が書き込まれ場合）。
　例えば、ｎ段ＳＲｎのＭ信号がアクティブになると、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎがＣＭＩ１信号をラッチする。これにより、Ｄラッチ回路ＣＳＬｎのｏｕｔ信号（保持容量配線ＣＳｎ－１の電位）は、（ｎ－１）段ＳＲｎ－１のＯＵＴＢ信号が非アクティブとなった（走査信号線Ｇｎ－１がＯＮ・ＯＦＦした）後に、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位に突き上げる。ここで、（ｎ－１）段ＳＲｎ－１に対応する画素ＰＩＸｎ－１には、ＰＯＬに示されるようにプラス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎ－１の突き上げによって、実効電位をデータ信号の電位よりも上昇させる（画素ＰＩＸｎ－１の輝度を高める）ことができる。
　また、（ｎ＋１）段ＳＲｎ＋１のＭ信号がアクティブになると、（ｎ＋１）段ＳＲｎ＋１に対応するＤラッチ回路ＣＳＬｎ＋１がＣＭＩ２信号をラッチする。これにより、Ｄラッチ回路ＣＳＬｎ＋１のｏｕｔ信号（保持容量配線ＣＳｎの電位）は、ｎ段ＳＲｎのＯＵＴＢ信号が非アクティブとなった（走査信号線ＧｎがＯＮ・ＯＦＦした）後に、電源ＶＣＳＨの電位から電源ＶＣＳＬの電位に突き下げる。ここで、ｎ段ＳＲｎに対応する画素ＰＩＸｎには、ＰＯＬに示されるようにマイナス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎの突き下げによって、実効電位をデータ信号の電位よりも低下させる（画素ＰＩＸｎの輝度を高める）ことができる。
　また、（ｎ＋２）段ＳＲｎ＋２のＭ信号がアクティブになると、（ｎ＋２）段ＳＲｎ＋２に対応するＤラッチ回路ＣＳＬｎ＋２がＣＭＩ２信号をラッチする。これにより、Ｄラッチ回路ＣＳＬｎ＋２のｏｕｔ信号（保持容量配線ＣＳｎ＋１の電位）は、ｎ段ＳＲｎ＋１のＯＵＴＢ信号が非アクティブとなった（走査信号線Ｇｎ＋１がＯＮ・ＯＦＦした）後に、電源ＶＣＳＨの電位から電源ＶＣＳＬの電位に突き上げる。ここで、（ｎ＋１）段ＳＲｎ＋１に対応する画素ＰＩＸｎ＋１には、ＰＯＬに示されるようにプラス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎ＋１の突き上げによって、実効電位をデータ信号の電位よりも上昇させる（画素ＰＩＸｎ＋１の輝度を高める）ことができる。
　なお、２フレーム目以降も、最初のフレームと同様の表示が行われる。ただし、１フレームごとにＰＯＬの位相が半周期ずれるため、同一画素電極ＰＩＸｉに供給されるデータ信号の極性は１フレームごとに反転する。これに合わせて、Ｄラッチ回路ＣＳＬｉのｏｕｔ信号（保持容量配線ＣＳｉの電位）の突き上げおよび突き下げも１フレームごとに入れ替わる。
　液晶表示装置３ｅでは、上記実施の形態で記載したフリップフロップを用いているため、Ｇ－Ｃｓドライバを小型化することができる。また、シフトレジスタの内部信号（Ｍ信号）をＤラッチ回路のＣＫ端子に入力することでＧ－Ｃｓドライバ内にＮＯＲ回路やＯＲ回路が不要となり、さらなる小型化が可能となる。また、最初のフレームを表示する前に全画素に同時に同電位（例えばＶｃｏｍ）を書き込めるため、最初のフレームを表示する前の画面乱れをなくすことができる。また、全画素への同電位の書き込み時にシフトレジスタの初期化（各段のフリップフロップの初期化）も同時に実行されるため、全画素への同電位の書き込みとフリップフロップの初期化とを別々に行う従来の液晶表示装置に比べて表示準備を速やかに完了することができる。また、ＩＮＩＴＢ信号の戻り（非アクティブ化）をＡＯＮＢ信号の戻り（非アクティブ化）よりも遅らせているため、ＡＯＮＢ信号の戻りによる各段のＳＢ信号の戻りとＲＢ信号の戻りとに遅延（ずれ）が生じてもフリップフロップの初期化を確実に行うことができる。また、最初のフレームから各画素行を適切にＣＣ駆動できるため、ＣＣ駆動で従来みられた最初のフレームの画面乱れ（縞状のムラ）もなくすことができる。
　さらに注目すべきは、液晶表示装置３ｅでは、図４５に示すように、ＣＭＩ２信号の位相を（図４４から）半周期ずらすだけで、極性信号ＰＯＬの周期を２Ｈ（同一データ信号線に供給されるデータ信号の極性が２Ｈごとに反転）に切り替え、かつ最初のフレームから各画素行を適切にＣＣ駆動することができる点である。すなわち、液晶表示装置３ｄでは、ＣＳ反転信号ＣＭＩ１およびＣＭＩ２信号それぞれの位相を制御するだけで、極性信号ＰＯＬの周期を１Ｈから２Ｈに切り替えることができ、そのときの画面乱れもなくすことができる。
　なお、液晶表示装置３ｅのＧ－ＣｓドライバのシフトレジスタＳＲには、その小型化のために上記各実施の形態に記載のフリップフロップ（例えば、図３に記載の構成）を用いているが、Ｇ－Ｃｓドライバ内にＮＯＲ回路やＯＲ回路が不要となることによって小型化が実現されるため、Ｇ－ＣｓドライバのシフトレジスタＳＲに従来型のフリップフロップ（例えば、図７０のフリップフロップ）を適用することも当然可能である。
　液晶表示装置３ｅにおける各Ｄラッチ回路とＣＭＩ１ラインおよびＣＭＩ２ラインとの接続を変更して、図４６の液晶表示装置３ｆのように構成することもできる。すなわち、Ｄラッチ回路ＣＳＬｉ（ｉ＝１，２・・・）のｉが３の倍数または３の倍数＋２であるものはＣＭＩ１に接続し、３の倍数＋１のものはＣＭＩ２に接続する。こうすれば、図４７・４８に示すように、ＣＭＩ１およびＣＭＩ２信号の位相を、同一（図４７）から半周期ずれ（図４８）とするだけで、極性信号ＰＯＬの周期を１Ｈから３Ｈに切り替え、かつ最初のフレームから各画素行を適切にＣＣ駆動することができる。すなわち、液晶表示装置３ｆでは、ＣＳ反転信号ＣＭＩ１およびＣＭＩ２信号それぞれの位相を制御するだけで、極性信号ＰＯＬの周期を１Ｈから３Ｈに切り替えることができ、そのときの画面乱れもなくすことができる。
　液晶表示装置３ｅにおけるシフトレジスタの各段の構成（図４３参照）を、図４９のように変更することもできる。すなわち、図４３のＡＳＷ１を単チャネル（Ｐチャネル）トランジスタＴＲとする。こうすれば、シフトレジスタのさらなる小型化が可能となる。
　〔シフトレジスタへの適用形態４〕
　図５１は本発明にかかる液晶表示装置３ｇの構成を示す回路図である。液晶表示装置３ｇは、表示部ＤＡＲ、ゲートドライバＧＤ、ソースドライバＳＤ、および表示制御回路ＤＣＣを備える。表示制御回路ＤＣＣは、ゲートドライバＧＤに、ＡＯＮＢ信号（全ＯＮ信号）、ゲートスタートパルスＧＳＰ、ゲートオンイネーブル信号ＧＯＥ、およびゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを供給する。また、表示制御回路ＤＣＣは、ソースドライバＳＤに、ソーススタートパルスＳＳＰ、デジタルデータＤＡＴ、極性信号ＰＯＬ、およびソースクロック信号ＳＣＫを供給する。ゲートドライバＧＤには、複数段からなるシフトレジスタＳＲが含まれている。以下適宜、シフトレジスタのｉ段（ｉ＝１・・・ｎ－１・ｎ・ｎ＋１・・・）をｉ段ＳＲｉと略記する。
　シフトレジスタのｉ段ＳＲｉからの出力信号（ＯＵＴＢ信号）は、インバータを介して表示部ＤＡＲの走査信号線Ｇｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴＢ信号は、インバータを介して走査信号線Ｇｎに供給される。表示部ＤＡＲでは、走査信号線Ｇｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのゲートに接続され、ＰＩＸｎ内の画素電極と保持容量配線ＣＳｎとの間に保持容量（補助容量）が形成されている。
　また、１本のデータ信号線に対応して１つのアナログスイッチａｓｗとインバータとが設けられ、このインバータの入力がＡＯＮＢ信号ラインに接続され、データ信号線の端部がアナログスイッチａｓｗの一方の導通端子に接続され、アナログスイッチａｓｗの他方の導通端子がＶｃｏｍ（共通電極電位）電源に接続され、アナログスイッチａｓｗのＮチャネル側ゲートがインバータの出力に接続され、アナログスイッチａｓｗのＰチャネル側ゲートがＡＯＮＢ信号ラインに接続されている。
　図５２は、シフトレジスタＳＲのｉ段ＳＲｉの構成を示す回路図である。同図に示すように、シフトレジスタの各段には、ＳＢ端子およびＲＢ端子を備える本実施の形態２にかかるフリップフロップＦＦと、２つのアナログスイッチＡＳＷ１・ＡＳＷ２と、ＮＡＮＤと、インバータと、ＣＫＢ端子と、ＯＮＢ端子とが含まれ、フリップフロップＦＦのＱＢ端子が、ＮＡＮＤの一方の入力に接続され、ＮＡＮＤの出力が、インバータの入力とアナログスイッチＡＳＷ１のＰチャネル側ゲートとアナログスイッチＡＳＷ２のＮチャネル側ゲートとに接続され、インバータの出力が、アナログスイッチＡＳＷ１のＮチャネル側ゲートとアナログスイッチＡＳＷ２のＰチャネル側ゲートとに接続され、アナログスイッチＡＳＷ１の一方の導通電極がＯＮＢ端子に接続されるとともに、アナログスイッチＡＳＷ２の一方の導通電極がＣＫＢ端子に接続され、アナログスイッチＡＳＷ１の他方の導通電極と、アナログスイッチＡＳＷ２の他方の導通電極と、この段の出力端子であるＯＵＴＢ端子と、ＮＡＮＤの他方の入力と、ＦＦのＲＢ端子とが接続されている。
　シフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続されている。なお、シフトレジスタＳＲの初段ＳＲ１のＳＢ端子にはＧＳＰＢ信号が入力される。また、ゲートドライバＧＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫＢ端子はＧＣＫ２Ｂ信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１Ｂ信号ラインに接続されている。
　図５３は、液晶表示装置３ｇの駆動方法を示すタイミングチャートである。なお、図中、ＡＯＮＢはＡＯＮＢ信号（全ＯＮ信号）、ＧＳＰＢはゲートスタートパルスバー信号、ＧＣＫ１ＢはＧＣＫ１Ｂ信号、ＧＣＫ２ＢはＧＣＫ２Ｂ信号を意味し、ＳＢｉ、ＲＢｉ、ＱＢｉ、およびＯＵＴＢｉ（ｉ＝ｎ－１・ｎ・ｎ＋１）はそれぞれ、ｉ段ＳＲｉにおけるＳＢ信号（ＳＢ端子の電位）、ＲＢ信号（ＲＢ端子の電位）、ＱＢ信号（ＱＢ端子の電位）およびＯＵＴＢ信号（ＯＵＴＢ端子の電位）を意味する。
　液晶表示装置３ｇでは、表示映像の最初のフレーム（垂直走査期間）の前に、以下の表示準備動作が行われる。具体的には、ＡＯＮＢ信号が所定期間アクティブ（Ｌｏｗ）とされ、ＡＯＮＢ信号がアクティブの間は、各ＧＣＫＢ信号がアクティブ（Ｌｏｗ）に固定される。これにより、シフトレジスタＳＲの各段では、ＡＯＮＢ信号がＡＳＷ１を介してＯＵＴＢ端子から出力され、すぐにＡＳＷ１がＯＦＦして、ＡＳＷ２がＯＮするため、全段のＯＵＴＢ信号がアクティブ（Ｌｏｗ）となり、全走査信号線が選択される。なおこのとき、各データ信号線に対応するアナログスイッチａｓｗがＯＮするため、全データ信号線にＶｃｏｍが供給される。また、各段に入力されるＳＢ信号およびＲＢ信号はアクティブ（Ｌｏｗ）となるため、ＦＦのＱＢ信号は非アクティブ（Ｈｉｇｈ）となる。これは、実施の形態２のフリップフロップでは、ＳＢ信号およびＲＢ信号が同時アクティブになったときにはＲＢ信号（リセット）が優先され、ＱＢ信号が非アクティブとなるからである。以上の表示準備動作の終了後（ＡＯＮＢ信号が非アクティブとなった後）は、表示部ＤＡＲの全ＰＩＸにＶｃｏｍが書き込まれ、シフトレジスタの各段に設けられたＦＦのＱＢ出力が非アクティブ（Ｈｉｇｈ）とされた状態となる。
　また、液晶表示装置３ｇでは、各垂直走査期間（各フレーム表示時）に以下の動作が行われる。すなわち、シフトレジスタＳＲの自段に入力されるＳＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦの出力がセットされてアクティブになり、自段がＧＣＫＢ信号を取り込む。自段のＧＣＫＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＯＵＴＢ信号がアクティブ（＝Ｌｏｗ）になるとともに次段のＳＢ信号がアクティブになり、かつ自段のＦＦがリセットされてＨｉｇｈ（非アクティブ）となる。このとき自段のＯＵＴＢ信号はＬｏｗ（すなわち、ＮＡＮＤの出力はＨｉｇｈ）であるため、自段にはＧＣＫＢ信号が取り込まれ続け、ＧＣＫＢ信号がＨｉｇｈ（非アクティブ）となったときに、自段のＯＵＴＢ信号がＨｉｇｈになるとともにＮＡＮＤの出力がＬｏｗとなり、以後ＯＵＴＢ端子からＡＯＮＢ信号が出力されてＯＵＴＢ信号はＨｉｇｈ（非アクティブ）となる。
　液晶表示装置３ｇでは、上記実施の形態２で記載したフリップフロップを用いているため、ゲートドライバを小型化することができる。そして、ＩＮＩＴＢ信号の入力なしにシフトレジスタを初期化することができるため、さらなる小型化が可能となる。また、最初のフレームを表示する前に全画素に同時に同電位（例えばＶｃｏｍ）を書き込めるため、最初のフレームを表示する前の画面乱れをなくすことができる。また、全画素への同電位の書き込み時にシフトレジスタの初期化（各段のフリップフロップの初期化）も同時に実行されるため、全画素への同電位の書き込みとフリップフロップの初期化とを別々に行う従来の液晶表示装置に比べて表示準備を速やかに完了することができる。
　なお、図５２のようにシフトレジスタの各段に実施の形態２のフリップフロップを用いた場合には、ＯＵＴＢ信号のフリップフロップのＲＢ端子へのフィードバックがＮＡＮＤへのフィードバックよりも先立ってしまうおそれがある。そこで、図５２のＮＡＮＤを図５４のように構成することが好ましい。すなわち、Ｐチャネルトランジスタｐ４０のソースをＶＤＤに接続し、ゲートをＮＡＮＤの入力Ｘとし、ドレインをＮＡＮＤの出力Ｍとし、Ｐチャネルトランジスタｐ４１のソースをＶＤＤに接続し、ゲートをＮＡＮＤの入力Ｙとし、ドレインをＮチャネルトランジスタｎ４０のドレインに接続し、Ｎチャネルトランジスタｎ４０のゲートを入力Ｙに接続し、ソースをＮチャネルトランジスタｎ４１のドレインに接続し、Ｎチャネルトランジスタｎ４１のゲートを入力Ｘに接続し、ドレインをＶＳＳに接続しておき、Ｐチャネルトランジスタｐ４０・４１の駆動能力を、Ｎチャネルトランジスタｎ４０・４１のそれよりも大きくしておく。こうすれば、ＱＢ信号が十分に非アクティブ（Ｈｉｇｈ）になるまで、ＯＵＴＢ信号がアクティブ（＝Ｌｏｗ）を保つようになり、ＲＢ端子へのフィードバックがＮＡＮＤへのフィードバックよりも先立ってしまうことを防止することができる。
　液晶表示装置３ｇのゲートドライバＧＤを、図５５に示すように、ＣＣ駆動用のゲート－Ｃｓドライバ（Ｇ－ＣｓＤ）に変更することもできる。図５５の液晶表示装置３ｈは、液晶表示装置３ｄ（図３７参照）のＧ－ＣｓＤに含まれるシフトレジスタＳＲの各段を図５２の構成に変更し、さらにＩＮＩＴＢ信号の入力を除いたものである。液晶表示装置３ｈのシフトレジスタでは、全段のＯＵＴＢ信号がアクティブとなってフリップフロップのＳＢ信号およびＲＢ信号が同時アクティブになったときにＲＢ信号（リセット）が優先される（すなわち、ＱＢ信号が非アクティブになる）ため、ＩＮＩＴＢ信号が入力されなくともシフトレジスタが初期化される。
　図５６・５７は、液晶表示装置３ｈの駆動方法を示すタイミングチャートである。これらの図に示すように、ＣＭＩ１およびＣＭＩ２信号の位相を、同一（図５６）から半周期ずれ（図５７）とするだけで、極性信号ＰＯＬの周期を１Ｈから２Ｈに切り替え、かつ最初のフレームから各画素行を適切にＣＣ駆動することができる。
　液晶表示装置３ｈでは、上記実施の形態２で記載したフリップフロップを用いているため、Ｇ－Ｃｓドライバを小型化することができる。また、最初のフレームを表示する前に全画素に同時に同電位（例えばＶｃｏｍ）を書き込めるため、最初のフレームを表示する前の画面乱れをなくすことができる。また、全画素への同電位の書き込み時にシフトレジスタの初期化（各段のフリップフロップの初期化）も同時に実行されるため、全画素への同電位の書き込みとフリップフロップの初期化とを別々に行う従来の液晶表示装置に比べて表示準備を速やかに完了することができる。また、最初のフレームから各画素行を適切にＣＣ駆動できるため、ＣＣ駆動で従来みられた最初のフレームの画面乱れ（縞状のムラ）もなくすことができる。そして、ＩＮＩＴＢ信号の入力なしにシフトレジスタを初期化することができるため、Ｇ－ＣｓＤの回路構成を簡素化（小型化）することができる。さらに、ＣＳ反転信号ＣＭＩ１およびＣＭＩ２信号それぞれの位相を制御するだけで、極性信号ＰＯＬの周期を１Ｈから２Ｈに切り替えることができ、そのときの画面乱れもなくすことができる。
　液晶表示装置３ｈ（図５５参照）のＧ－ＣｓＤを図５８のように変更することもできる。図５８の液晶表示装置３ｉは、液晶表示装置３ｅ（図４２参照）のシフトレジスタＳＲに含まれるフリップフロップを図５２の構成に変更し、ＩＮＩＴＢ信号の入力を除いたものである。液晶表示装置３ｉのシフトレジスタでは、全段のＯＵＴＢ信号がアクティブとなってフリップフロップのＳＢ信号およびＲＢ信号が同時アクティブになったときにＲＢ信号（リセット）が優先される（すなわち、ＱＢ信号が非アクティブになる）ため、ＩＮＩＴＢ信号が入力されなくともシフトレジスタが初期化される。
　図５９・６０は、液晶表示装置３ｉの駆動方法を示すタイミングチャートである。これらの図に示すように、ＣＭＩ１およびＣＭＩ２信号の位相を、同一（図５９）から半周期ずれ（図６０）とするだけで、極性信号ＰＯＬの周期を１Ｈから２Ｈに切り替え、かつ最初のフレームから各画素行を適切にＣＣ駆動することができる。
　液晶表示装置３ｉでは、液晶表示装置３ｈと同様の効果を得ることができ、さらに、Ｇ－Ｃｓドライバ内にＮＯＲ回路やＯＲ回路が不要となるため、一層の小型化が可能となる。
　液晶表示装置３ｇ（図５１）におけるシフトレジスタＳＲの構成を変更し、図６１に示す液晶表示装置３ｊのように構成することもできる。図６２は液晶表示装置３ｊに含まれるシフトレジスタのｉ段ＳＲｉの構成を示す回路図である。図６２に示すように、シフトレジスタの各段には、ＳＢ端子およびＲＢ端子を備える実施の形態２にかかるフリップフロップＦＦと、アナログスイッチＡＳＷ５・ＡＳＷ６と、ＯＮＢ端子と、ＣＫＢ端子とが含まれ、フリップフロップＦＦのＱ端子が、アナログスイッチＡＳＷ５のＰチャネル側ゲートとアナログスイッチＡＳＷ６のＮチャネル側ゲートとに接続され、ＱＢ端子がアナログスイッチＡＳＷ５のＮチャネル側ゲートとアナログスイッチＡＳＷ６のＰチャネル側ゲートとに接続され、この段の出力端子であるＯＵＴＢ端子とアナログスイッチＡＳＷ５の一方の導通電極とアナログスイッチＡＳＷ６の一方の導通電極とが接続され、アナログスイッチＡＳＷ５の他方の導通電極とＯＮＢ端子とが接続され、アナログスイッチＡＳＷ６の他方の導通電極とクロック信号入力用のＣＫＢ端子とが接続されている。
　また、シフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続され、次段のＯＵＴＢ端子が自段のＲＢ端子に接続されている。また、ゲートドライバＧＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続されている。
　図６３は、液晶表示装置３ｊの駆動方法を示すタイミングチャートであり、液晶表示装置３ｊでも液晶表示装置３ｇ（図５１参照）と同様の効果を得ることができる。
　〔シフトレジスタへの適用形態５〕
　図６４は本発明にかかる液晶表示装置３ｋの構成を示す回路図である。液晶表示装置３ｋは、表示部ＤＡＲ、ゲートドライバＧＤ、ソースドライバＳＤ、および表示制御回路ＤＣＣを備える。表示制御回路ＤＣＣは、ゲートドライバＧＤに、ゲートスタートパルスＧＳＰ、ゲートオンイネーブル信号ＧＯＥ、ＡＯＮＢ信号（全ＯＮ信号）、およびゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを供給する。また、表示制御回路ＤＣＣは、ソースドライバＳＤに、ソーススタートパルスＳＳＰ、デジタルデータＤＡＴ、極性信号ＰＯＬ、およびソースクロック信号ＳＣＫを供給する。ゲートドライバＧＤには、複数段からなるシフトレジスタＳＲが含まれている。以下適宜、シフトレジスタのｉ段（ｉ＝１・・・ｎ－１・ｎ・ｎ＋１・・・）をｉ段ＳＲｉと略記する。
　シフトレジスタのｉ段ＳＲｉからの出力信号（ＯＵＴＢ信号）は、インバータを介して表示部ＤＡＲの走査信号線Ｇｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴＢ信号は、インバータを介して走査信号線Ｇｎに供給される。表示部ＤＡＲでは、走査信号線Ｇｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのゲートに接続され、ＰＩＸｎ内の画素電極と保持容量配線ＣＳｎとの間に保持容量（補助容量）が形成されている。
　また、１本のデータ信号線に対応して１つのアナログスイッチａｓｗとインバータとが設けられ、このインバータの入力がＡＯＮＢ信号ラインに接続され、データ信号線の端部がアナログスイッチａｓｗの一方の導通端子に接続され、アナログスイッチａｓｗの他方の導通端子がＶｃｏｍ（共通電極電位）電源に接続され、アナログスイッチａｓｗのＮチャネル側ゲートがインバータの出力に接続され、アナログスイッチａｓｗのＰチャネル側ゲートがＡＯＮＢ信号ラインに接続されている。
　図６５は、シフトレジスタＳＲのｉ段ＳＲｉの構成を示す回路図である。同図に示すように、シフトレジスタの各段には、ＳＢ端子、ＲＢ端子およびＩＮＩＴＢ端子を備える本実施の形態にかかるフリップフロップＦＦと、２つのアナログスイッチＡＳＷ１・ＡＳＷ２と、ＮＡＮＤと、インバータと、ＯＮＢ端子と、ＣＫＢ端子とが含まれ、フリップフロップＦＦのＱＢ端子が、ＮＡＮＤの一方の入力に接続され、ＮＡＮＤの出力が、インバータの入力とアナログスイッチＡＳＷ１のＰチャネル側ゲートとアナログスイッチＡＳＷ２のＮチャネル側ゲートとに接続され、インバータの出力が、アナログスイッチＡＳＷ１のＮチャネル側ゲートとアナログスイッチＡＳＷ２のＰチャネル側ゲートとに接続され、アナログスイッチＡＳＷ１の一方の導通電極がＯＮＢ端子とＩＮＩＴＢ端子とに接続されるとともに、アナログスイッチＡＳＷ２の一方の導通電極がＣＫＢ端子に接続され、アナログスイッチＡＳＷ１の他方の導通電極と、アナログスイッチＡＳＷ２の他方の導通電極と、この段の出力端子であるＯＵＴＢ端子と、ＮＡＮＤの他方の入力と、ＦＦのＲＢ端子とが接続されている。
　シフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続されている。また、ゲートドライバＧＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続されている。
　液晶表示装置３ｋの駆動方法は図５３のとおりであり、表示映像の最初のフレーム（垂直走査期間）の前に、以下の表示準備動作が行われる。具体的には、ＡＯＮＢ信号が所定期間アクティブ（Ｌｏｗ）とされ、ＡＯＮＢ信号がアクティブの間は、各ＧＣＫＢ信号がアクティブ（Ｌｏｗ）に固定される。これにより、シフトレジスタＳＲの各段では、ＡＯＮＢ信号がＡＳＷ１を介してＯＵＴＢ端子から出力され、すぐにＡＳＷ１がＯＦＦして、ＡＳＷ２がＯＮするため、全段のＯＵＴＢ信号がアクティブ（Ｌｏｗ）となり、全走査信号線が選択される。なおこのとき、各データ信号線に対応するアナログスイッチａｓｗがＯＮするため、全データ信号線にＶｃｏｍが供給される。また、各段のフリップフロップのＩＮＩＴＢ端子には、初期化用信号としてＡＯＮＢ信号が入力されるため、各フリップフロップのＱＢ信号は非アクティブ（Ｈｉｇｈ）となる。以上の表示準備動作の終了後（ＡＯＮＢ信号が非アクティブとなった後）は、表示部ＤＡＲの全ＰＩＸにＶｃｏｍが書き込まれ、シフトレジスタの各段に設けられたＦＦのＱＢ出力が非アクティブ（Ｈｉｇｈ）とされた状態となる。
　また、液晶表示装置３ｋでは、各垂直走査期間（各フレーム表示時）に以下の動作が行われる。すなわち、シフトレジスタＳＲの自段に入力されるＳＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦの出力がセットされてアクティブになり、自段がＧＣＫＢ信号を取り込む。自段のＧＣＫＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＯＵＴＢ信号がアクティブ（＝Ｌｏｗ）になるとともに次段のＳＢ信号がアクティブになり、かつ自段のＦＦがリセットされてＨｉｇｈ（非アクティブ）となる。このとき自段のＯＵＴＢ信号はＬｏｗ（すなわち、ＮＡＮＤの出力はＨｉｇｈ）であるため、自段にはＧＣＫＢ信号が取り込まれ続け、ＧＣＫＢ信号がＨｉｇｈ（非アクティブ）となったときに、自段のＯＵＴＢ信号がＨｉｇｈになるとともにＮＡＮＤの出力がＬｏｗとなり、以後ＯＵＴＢ端子からＡＯＮＢ信号が出力されてＯＵＴＢ信号はＨｉｇｈ（非アクティブ）となる。
　液晶表示装置３ｋでは、上記実施の形態で記載したフリップフロップを用いているため、ゲートドライバを小型化することができる。また、ＡＯＮＢ信号をシフトレジスタの初期化用信号として用いることで別途ＩＮＩＴＢ信号を入力しなくて済み、さらなる小型化が可能となる。なお、最初のフレームを表示する前に全画素に同時に同電位（例えばＶｃｏｍ）を書き込めるため、最初のフレームを表示する前の画面乱れをなくすことができる。また、全画素への同電位の書き込み時にシフトレジスタの初期化（各段のフリップフロップの初期化）も同時に実行されるため、全画素への同電位の書き込みとフリップフロップの初期化とを別々に行う従来の液晶表示装置に比べて表示準備を速やかに完了することができる。
　液晶表示装置３ｋのゲートドライバＧＤを、図６６に示すように、ＣＣ駆動用のゲート－Ｃｓドライバ（Ｇ－ＣｓＤ）に変更することもできる。図６６の液晶表示装置３ｒは、液晶表示装置３ｄ（図３７参照）のＧ－ＣｓＤに含まれるシフトレジスタＳＲの各段を図６５の構成に変更し、さらにＩＮＩＴＢ信号の入力を除いたものである。液晶表示装置３ｒのシフトレジスタでは、ＡＯＮＢ信号をシフトレジスタの初期化用信号として用いているため、全段のＯＵＴＢ信号がアクティブとなったときに、各フリップフロップのＱＢ信号は非アクティブとなる。
　液晶表示装置３ｒの駆動方法は図５６・５７のとおりであり、ＣＭＩ１およびＣＭＩ２信号の位相を、同一（図５６）から半周期ずれ（図５７）とするだけで、極性信号ＰＯＬの周期を１Ｈから２Ｈに切り替え、かつ最初のフレームから各画素行を適切にＣＣ駆動することができる。
　液晶表示装置３ｒでは、上記実施の形態で記載したフリップフロップを用いているため、Ｇ－Ｃｓドライバを小型化することができる。また、最初のフレームを表示する前に全画素に同時に同電位（例えばＶｃｏｍ）を書き込めるため、最初のフレームを表示する前の画面乱れをなくすことができる。また、全画素への同電位の書き込み時にシフトレジスタの初期化（各段のフリップフロップの初期化）も同時に実行されるため、全画素への同電位の書き込みとフリップフロップの初期化とを別々に行う従来の液晶表示装置に比べて表示準備を速やかに完了することができる。また、最初のフレームから各画素行を適切にＣＣ駆動できるため、ＣＣ駆動で従来みられた最初のフレームの画面乱れ（縞状のムラ）もなくすことができる。そして、ＡＯＮＢ信号をシフトレジスタの初期化用信号として用いているため、Ｇ－ＣｓＤの回路構成を簡素化（小型化）することができる。さらに、ＣＳ反転信号ＣＭＩ１およびＣＭＩ２信号それぞれの位相を制御するだけで、極性信号ＰＯＬの周期を１Ｈから２Ｈに切り替えることができ、そのときの画面乱れもなくすことができる。
　液晶表示装置３ｒのＧ－ＣｓＤを図６７のように変更することもできる。図６７の液晶表示装置３ｓは、液晶表示装置３ｅ（図４２参照）のシフトレジスタＳＲに含まれるフリップフロップを図６５の構成に変更し、ＩＮＩＴＢ信号の入力を除いたものである。液晶表示装置３ｓのシフトレジスタでは、ＡＯＮＢ信号をシフトレジスタの初期化用信号として用いているため、全段のＯＵＴＢ信号がアクティブとなったときに、各フリップフロップのＱＢ信号は非アクティブとなる。
　液晶表示装置３ｓの駆動方法は図５９・図６０のとおりであり、ＣＭＩ１およびＣＭＩ２信号の位相を、同一（図５９）から半周期ずれ（図６０）とするだけで、極性信号ＰＯＬの周期を１Ｈから２Ｈに切り替え、かつ最初のフレームから各画素行を適切にＣＣ駆動することができる。
　液晶表示装置３ｓでは、液晶表示装置３ｒと同様の効果を得ることができ、さらに、Ｇ－Ｃｓドライバ内にＮＯＲ回路やＯＲ回路が不要となるため、一層の小型化が可能となる。
　液晶表示装置３ｋ（図６４参照）におけるシフトレジスタＳＲの構成を変更し、図６８に示す液晶表示装置３ｔのように構成することもできる。図６９は液晶表示装置３ｔに含まれるシフトレジスタのｉ段ＳＲｉの構成を示す回路図である。図６９に示すように、シフトレジスタの各段には、ＳＢ端子、ＲＢ端子およびＩＮＩＴＢ端子を備える各実施の形態にかかるフリップフロップＦＦと、アナログスイッチＡＳＷ５・ＡＳＷ６と、ＯＮＢ端子と、ＣＫＢ端子とが含まれ、フリップフロップＦＦのＱ端子が、アナログスイッチＡＳＷ５のＰチャネル側ゲートとアナログスイッチＡＳＷ６のＮチャネル側ゲートとに接続され、ＱＢ端子がアナログスイッチＡＳＷ５のＮチャネル側ゲートとアナログスイッチＡＳＷ６のＰチャネル側ゲートとに接続され、この段の出力端子であるＯＵＴＢ端子とアナログスイッチＡＳＷ５の一方の導通電極とアナログスイッチＡＳＷ６の一方の導通電極とが接続され、アナログスイッチＡＳＷ５の他方の導通電極とＯＮＢ端子とＩＮＩＴＢ端子とが接続され、アナログスイッチＡＳＷ６の他方の導通電極とクロック信号入力用のＣＫＢ端子とが接続されている。
　また、シフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続され、次段のＯＵＴＢ端子が自段のＲＢ端子に接続されている。また、ゲートドライバＧＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続されている。
　液晶表示装置３ｔの駆動方法は図６３のとおりである。また、液晶表示装置３ｔでも液晶表示装置３ｋ（図６４参照）と同様の効果を得ることができる。
　なお、上記ゲートドライバ、ソースドライバあるいはゲート－ＣＳドライバと、表示部の画素回路とがモノリシック（同一基板上）に形成されていてもよい。
　なお、液晶表示装置３ｄ・３ｅ（図３７・４２参照）では、シフトレジスタのフリップフロップを、図７０（ａ）のように構成してもよい。図７０（ａ）のＦＦ２１２は、図３のＦＦ２０１において、ｐ５（セットトランジスタ）のソースをＩＮＩＴＢ端子に接続し、ＲＢ端子をｐ７のゲートおよびｎ８のゲートのみに接続し、ｐ６のドレインをＶＤＤに接続したものである。図７０（ｂ）にＦＦ２１２の動作タイミングチャートを、図７０（ｃ）にＦＦ２１２の真理値表を示しておく。フリップフロップＦＦ２１２では、ＩＮＩＴＢ端子がアクティブ（Ｌｏｗ）の期間にＳＢ信号がアクティブ（Ｌｏｗ）でＲＢ信号がアクティブ（Ｌｏｗ）になった場合、Ｑ信号はＬｏｗでＱＢ信号はＨｉｇｈ（非アクティブ）となる。また、液晶表示装置３ｄ・３ｅでは、シフトレジスタのフリップフロップを、図７１（ａ）のように構成してもよい。すなわち、図７１（ａ）のＦＦ２１３は、図３のＦＦ２０１にチャネルトランジスタｎＴを加え、ｎＴのゲートをＩＮＴＢ端子に接続し、ｎＴのドレインをｐ５（セットトランジスタ）のソースに接続し、ｎＴのソースをＲＢ端子に接続したものである。図７１（ｂ）に、ＦＦ２１３の真理値表を示しておく。
　また、液晶表示装置３ｄ・３ｅの駆動では、図５０のように、ＡＯＮＢ信号を同時選択期間の途中で非アクティブ（Ｈｉｇｈ）としてもよいし、また、図７３のように、ＩＮＩＴＢ信号を、ＡＯＮＢがアクティブ（Ｌｏｗ）になった後でかつ非アクティブ（Ｈｉｇｈ）になる前にアクティブ（Ｌｏｗ）としてもよいし、また、図７４のように、ＩＮＩＴＢ信号を、ＡＯＮＢがアクティブ（Ｌｏｗ）から非アクティブ（Ｈｉｇｈ）になった後にアクティブ（Ｌｏｗ）としてもよい。
　本発明のフリップフロップは、Ｐチャネルの第１トランジスタとＮチャネルの第２トランジスタのゲート端子同士およびドレイン端子同士が接続された第１ＣＭＯＳ回路と、Ｐチャネルの第３トランジスタとＮチャネルの第４トランジスタのゲート端子同士およびドレイン端子同士が接続された第２ＣＭＯＳ回路と、複数の入力端子と、第１および第２出力端子とを備え、第１ＣＭＯＳ回路のゲート側と第２ＣＭＯＳ回路のドレイン側と第１出力端子とが接続されるとともに、第２ＣＭＯＳ回路のゲート側と第１ＣＭＯＳ回路のドレイン側と第２出力端子とが接続されたフリップフロップであって、ゲート端子およびソース端子それぞれが別々の入力端子に接続される入力トランジスタを備えることを特徴とする。なお、上記入力トランジスタのドレイン端子は、直接あるいは中継トランジスタを介して第１出力端子に接続される。
　本願では、トランジスタ（ＰチャンネルあるいはＮチャネル）が有する２つの導通電極のうち出力側をドレイン端子と呼ぶことにする。上記構成によれば、従来必要とした優先決定回路を設けなくても、上記別々の入力端子に入力される信号それぞれが同時にアクティブになったときにいずれかを優先させて出力を行うことができる。これにより、フリップフロップの小型化が実現される。
　本フリップフロップでは、上記入力トランジスタはＰチャネルであって、該入力トランジスタのソース端子は、非アクティブ時に第１電位でアクティブ時に第１電位よりも低い第２電位となる信号の入力端子に接続されている構成とすることもできる。
　本フリップフロップでは、上記入力トランジスタはＮチャネルであって、該入力トランジスタのソース端子は、アクティブ時に第１電位で非アクティブ時に第１電位よりも低い第２電位となる信号の入力端子に接続されている構成とすることもできる。
　本フリップフロップでは、上記複数の入力端子に、セット用信号の入力端子とリセット用信号の入力端子とが含まれ、上記入力トランジスタは、ゲート端子がセット用信号の入力端子に接続されるとともにソース端子がリセット用信号の入力端子に接続されたセットトランジスタである構成とすることもできる。
　本フリップフロップでは、上記複数の入力端子に、さらに初期化用信号の入力端子が含まれ、この初期化用信号の入力端子が第１～第４トランジスタのいずれか１つのソース端子に接続されている構成とすることもできる。
　本フリップフロップでは、ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第１電源ラインに接続され、かつドレイン端子が第２出力端子に接続されたリセットトランジスタを備える構成とすることもできる。
　本フリップフロップでは、ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第２トランジスタのソース端子に接続されたリリーストランジスタと、ゲート端子がセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第４トランジスタのソース端子に接続されたリリーストランジスタとの少なくとも一方を備える構成とすることもできる。
　本フリップフロップでは、ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第２出力端子に接続されたリセットトランジスタを備える構成とすることもできる。
　本フリップフロップでは、ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第１電源ラインに接続され、かつドレイン端子が第１トランジスタのソース端子に接続されたリリーストランジスタと、ゲート端子がセット用信号の入力端子に接続されるとともにソース端子が第１電源ラインに接続され、かつドレイン端子が第３トランジスタのソース端子に接続されたリリーストランジスタとの少なくとも一方を備える構成とすることもできる。
　本フリップフロップでは、上記複数の入力端子に、セット用信号の入力端子とリセット用信号の入力端子とが含まれ、上記入力トランジスタは、ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子がセット用信号の入力端子に接続されたリセットトランジスタである構成とすることもできる。
　本フリップフロップでは、上記複数の入力端子に、さらに初期化用信号の入力端子が含まれ、この初期化用信号の入力端子が第１～第４トランジスタのいずれか１つのソース端子に接続されている構成とすることもできる。
　本フリップフロップでは、ゲート端子がセット用信号の入力端子に接続されるとともにソース端子が第１電源ラインに接続され、かつドレイン端子が第２出力端子に接続されたセットトランジスタを備える構成とすることもできる。
　本フリップフロップでは、ゲート端子がセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第２トランジスタのソース端子に接続されたリリーストランジスタと、ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第４トランジスタのソース端子に接続されたリリーストランジスタとの少なくとも一方を備える構成とすることもできる。
　本フリップフロップでは、ゲート端子がセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第２出力端子に接続されたセットトランジスタを備える構成とすることもできる。
　本フリップフロップでは、ゲート端子がセット用信号の入力端子に接続されるとともにソース端子が第１電源ラインに接続され、かつドレイン端子が第１トランジスタのソース端子に接続されたリリーストランジスタと、ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第１電源ラインに接続され、かつドレイン端子が第３トランジスタのソース端子に接続されたリリーストランジスタとの少なくとも一方を備える構成とすることもできる。
　本フリップフロップでは、Ｐチャネルの第１トランジスタとＮチャネルの第２トランジスタのゲート端子同士およびドレイン端子同士が接続された第１ＣＭＯＳ回路と、Ｐチャネルの第３トランジスタとＮチャネルの第４トランジスタのゲート端子同士およびドレイン端子同士が接続された第２ＣＭＯＳ回路と、複数の入力端子と、第１および第２出力端子とを備え、第１ＣＭＯＳ回路のゲート側と第２ＣＭＯＳ回路のドレイン側と第１出力端子とが接続されるとともに、第２ＣＭＯＳ回路のゲート側と第１ＣＭＯＳ回路のドレイン側と第２出力端子とが接続されたフリップフロップであって、上記第１～第４トランジスタには、ソース端子が上記複数の入力端子の１つに接続された入力トランジスタが含まれている構成とすることもできる。
　本フリップフロップでは、上記入力トランジスタはＰチャネルであって、該入力トランジスタのソース端子は、非アクティブ時に第１電位でアクティブ時に第１電位よりも低い第２電位となる信号の入力端子に接続されている構成とすることもできる。
　本フリップフロップでは、上記入力トランジスタはＮチャネルであって、該入力トランジスタのソース端子は、アクティブ時に第１電位で非アクティブ時に第１電位よりも低い第２電位となる信号の入力端子に接続されている構成とすることもできる。
　本フリップフロップでは、上記第１～第４トランジスタには、入力トランジスタが複数含まれている構成とすることもできる。
　本フリップフロップでは、上記第１～第４トランジスタには、ソース端子がセット用信号の入力端子に接続された入力トランジスタと、ソース端子がリセット用信号の入力端子に接続された入力トランジスタとが含まれている構成とすることもできる。
　本フリップフロップでは、上記第１～第４トランジスタには、さらにソース端子が初期化用信号の入力端子に接続された入力トランジスタが含まれている構成とすることもできる。
　本シフトレジスタは上記フリップフロップを備えることを特徴とする。
　本表示駆動回路は、上記フリップフロップを備えることを特徴とする。
　本表示装置は、上記フリップフロップを備えることを特徴とする。
　本表示パネルは、上記表示駆動回路と画素回路とがモノリシックに形成されていることを特徴とする。
　本シフトレジスタは所定のタイミングで信号線の同時選択を行う表示駆動回路に用いられ、各段に、上記フリップフロップと、同時選択信号が入力され、該フリップフロップの出力を用いて自段の出力信号を生成する信号生成回路とが含まれることを特徴とする。
　本シフトレジスタでは、各段の出力信号は、上記同時選択信号のアクティブ化によりアクティブとなって上記同時選択が行われる間アクティブとされ、上記フリップフロップはセットリセット型であるとともにその出力は、セット用信号およびリセット用信号がともにアクティブである期間に非アクティブとなる構成とすることもできる。
　本シフトレジスタでは、各段の出力信号は、上記同時選択信号のアクティブ化によりアクティブとなって上記同時選択が行われる間アクティブとされ、上記フリップフロップに初期化用端子が含まれるとともに、該フリップフロップは、初期化用端子がアクティブである期間は他の入力端子の状態にかかわらずその出力が非アクティブとなり、上記初期化用端子に同時選択信号が入力されている構成とすることもできる。
　本シフトレジスタでは、上記信号生成回路は、入力される切り替え信号に応じて上記同時選択信号またはクロックを選択的に取り込んで自段の出力信号とするゲート回路を備える構成とすることもできる。
　本表示駆動回路は、上記シフトレジスタを備え、上記シフトレジスタの各段の出力信号は、上記同時選択信号のアクティブ化によりアクティブとなって上記同時選択が行われる間アクティブとされ、上記各段のフリップフロップはセットリセット型であるとともに、その出力は、初期化用信号がアクティブであれば、セット用信号およびリセット用信号それぞれがアクティブであっても非アクティブであっても、非アクティブとなり、上記初期化用信号が、同時選択の終了前にアクティブとされ、終了後に非アクティブとされることを特徴とする。
　本表示駆動回路は、スイッチング素子を介してデータ信号線および走査信号線に接続される画素電極を備えるとともに、該画素電極と容量を形成する保持容量配線に、画素電極に書き込まれた信号電位の極性に応じた変調信号を供給する表示装置に用いられ、上記シフトレジスタを備えることを特徴とする。
　本表示駆動回路では、上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段で生成された制御信号がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段よりも前の段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給する構成とすることもできる。
　本表示駆動回路では、上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、１つの段で生成された制御信号がアクティブになるとこの段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、１つの保持回路の出力を、上記変調信号として保持容量配線に供給し、各段で生成される制御信号が、表示映像の最初の垂直走査期間よりも前にアクティブとなる構成とすることもできる。
　本表示駆動回路では、上記データ信号線に供給される信号電位の極性を複数水平走査期間ごとに反転させる構成とすることもできる。
　本表示駆動回路では、上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段の出力信号と自段よりも後段の出力信号とが論理回路に入力されるとともに、該論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給し、複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とを異ならせている構成とすることもできる。
　本表示駆動回路では、上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段で生成された制御信号がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段よりも前の段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給し、複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とを異ならせている構成とすることもできる。
　本表示駆動回路では、上記データ信号線に供給される信号電位の極性をｎ水平走査期間（ｎは自然数）ごとに反転させるモードと、データ信号線に供給される信号電位の極性をｍ水平走査期間（ｍはｎと異なる自然数）ごとに反転させるモードとを切り替える構成とすることもできる。
　本表示駆動回路では、第１グループに属する各保持回路に入力される保持対象信号の位相と、第２グループに属する各保持回路に入力される保持対象信号の位相とを、各モードに応じて設定する構成とすることもできる。
　本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を公知技術や技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。また、各実施の形態で記載した作用効果等もほんの例示に過ぎない。
　本発明のフリップフロップおよびこれを備えたシフトレジスタは、例えば液晶表示装置に好適である。
　ＦＦ　フリップフロップ
　ＳＴ　セットトランジスタ（入力トランジスタ）
　ＲＴ　リセットトランジスタ（入力トランジスタ）
　ＬＲＴ　ラッチ解除トランジスタ
　ＬＣ　ラッチ回路
　ＳＲ　シフトレジスタ
　ＳＲｎ　シフトレジスタのｎ段
　ＤＣＣ　表示制御回路
　ＧＤ　ゲートドライバ
　ＳＤ　ソースドライバ
　Ｇ－ＣｓＤ　ゲート－Ｃｓドライバ
　ＤＡＲ　表示部
　Ｇｎ　走査信号線
　ＣＳｎ　保持容量配線
　ＰＩＸｎ　画素
　ＣＳＬｎ　Ｄラッチ回路
　ＰＯＬ　（データ）極性信号
　ＣＭＩ１　ＣＭＩ２　ＣＳ反転信号
　ＡＳＷ１～ＡＳＷ６　ａｓｗ　アナログスイッチ
　３ａ～３ｋ　３ｒ・３ｓ・３ｔ　液晶表示装置

Claims (39)

  1. 　Ｐチャネルの第１トランジスタとＮチャネルの第２トランジスタのゲート端子同士およびドレイン端子同士が接続された第１ＣＭＯＳ回路と、Ｐチャネルの第３トランジスタとＮチャネルの第４トランジスタのゲート端子同士およびドレイン端子同士が接続された第２ＣＭＯＳ回路と、複数の入力端子と、第１および第２出力端子とを備え、第１ＣＭＯＳ回路のゲート側と第２ＣＭＯＳ回路のドレイン側と第１出力端子とが接続されるとともに、第２ＣＭＯＳ回路のゲート側と第１ＣＭＯＳ回路のドレイン側と第２出力端子とが接続されたフリップフロップであって、
    　ゲート端子およびソース端子それぞれが別々の入力端子に接続された入力トランジスタを備えることを特徴とするフリップフロップ。
  2. 　上記入力トランジスタのドレイン端子が第１出力端子に接続されていることを特徴とする請求項１記載のフリップフロップ。
  3. 　上記入力トランジスタはＰチャネルであって、該入力トランジスタのソース端子は、非アクティブ時に第１電位でアクティブ時に第１電位よりも低い第２電位となる信号の入力端子に接続されていることを特徴とする請求項１記載のフリップフロップ。
  4. 　上記入力トランジスタはＮチャネルであって、該入力トランジスタのソース端子は、アクティブ時に第１電位で非アクティブ時に第１電位よりも低い第２電位となる信号の入力端子に接続されていることを特徴とする請求項１記載のフリップフロップ。
  5. 　上記複数の入力端子に、セット用信号の入力端子とリセット用信号の入力端子とが含まれ、上記入力トランジスタは、ゲート端子がセット用信号の入力端子に接続されるとともにソース端子がリセット用信号の入力端子に接続されたセットトランジスタであることを特徴とする請求項２に記載のフリップフロップ。
  6. 　上記複数の入力端子に、さらに初期化用信号の入力端子が含まれ、この初期化用信号の入力端子が第１～第４トランジスタのいずれか１つのソース端子に接続されていることを特徴とする請求項２記載のフリップフロップ。
  7. 　ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第１電源ラインに接続され、かつドレイン端子が第２出力端子に接続されたリセットトランジスタを備えることを特徴とする請求項５記載のフリップフロップ。
  8. 　ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第２トランジスタのソース端子に接続されたリリーストランジスタと、ゲート端子がセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第４トランジスタのソース端子に接続されたリリーストランジスタとの少なくとも一方を備えることを特徴とする請求項５に記載のフリップフロップ。
  9. 　ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第２出力端子に接続されたリセットトランジスタを備えることを特徴とする請求項５記載のフリップフロップ。
  10. 　ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第１電源ラインに接続され、かつドレイン端子が第１トランジスタのソース端子に接続されたリリーストランジスタと、ゲート端子がセット用信号の入力端子に接続されるとともにソース端子が第１電源ラインに接続され、かつドレイン端子が第３トランジスタのソース端子に接続されたリリーストランジスタとの少なくとも一方を備えることを特徴とする請求項９に記載のフリップフロップ。
  11. 　上記複数の入力端子に、セット用信号の入力端子とリセット用信号の入力端子とが含まれ、上記入力トランジスタは、ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子がセット用信号の入力端子に接続されたリセットトランジスタであることを特徴とする請求項２に記載のフリップフロップ。
  12. 　上記複数の入力端子に、さらに初期化用信号の入力端子が含まれ、この初期化用信号の入力端子が第１～第４トランジスタのいずれか１つのソース端子に接続されていることを特徴とする請求項１１記載のフリップフロップ。
  13. 　ゲート端子がセット用信号の入力端子に接続されるとともにソース端子が第１電源ラインに接続され、かつドレイン端子が第２出力端子に接続されたセットトランジスタを備えることを特徴とする請求項１１記載のフリップフロップ。
  14. 　ゲート端子がセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第２トランジスタのソース端子に接続されたリリーストランジスタと、ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第４トランジスタのソース端子に接続されたリリーストランジスタとの少なくとも一方を備えることを特徴とする請求項１３に記載のフリップフロップ。
  15. 　ゲート端子がセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第２出力端子に接続されたセットトランジスタを備えることを特徴とする請求項１１記載のフリップフロップ。
  16. 　ゲート端子がセット用信号の入力端子に接続されるとともにソース端子が第１電源ラインに接続され、かつドレイン端子が第１トランジスタのソース端子に接続されたリリーストランジスタと、ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第１電源ラインに接続され、かつドレイン端子が第３トランジスタのソース端子に接続されたリリーストランジスタとの少なくとも一方を備えることを特徴とする請求項１５に記載のフリップフロップ。
  17. 　Ｐチャネルの第１トランジスタとＮチャネルの第２トランジスタのゲート端子同士およびドレイン端子同士が接続された第１ＣＭＯＳ回路と、Ｐチャネルの第３トランジスタとＮチャネルの第４トランジスタのゲート端子同士およびドレイン端子同士が接続された第２ＣＭＯＳ回路と、複数の入力端子と、第１および第２出力端子とを備え、第１ＣＭＯＳ回路のゲート側と第２ＣＭＯＳ回路のドレイン側と第１出力端子とが接続されるとともに、第２ＣＭＯＳ回路のゲート側と第１ＣＭＯＳ回路のドレイン側と第２出力端子とが接続されたフリップフロップであって、
    　上記第１～第４トランジスタには、ソース端子が上記複数の入力端子の１つに接続された入力トランジスタが含まれていることを特徴とするフリップフロップ。
  18. 　上記入力トランジスタはＰチャネルであって、該入力トランジスタのソース端子は、非アクティブ時に第１電位でアクティブ時に第１電位よりも低い第２電位となる信号の入力端子に接続されていることを特徴とする請求項１７記載のフリップフロップ。
  19. 　上記入力トランジスタはＮチャネルであって、該入力トランジスタのソース端子は、アクティブ時に第１電位で非アクティブ時に第１電位よりも低い第２電位となる信号の入力端子に接続されていることを特徴とする請求項１７記載のフリップフロップ。
  20. 　上記第１～第４トランジスタには、入力トランジスタが複数含まれていることを特徴とする請求項１７に記載のフリップフロップ。
  21. 　上記第１～第４トランジスタには、ソース端子がセット用信号の入力端子に接続された入力トランジスタと、ソース端子がリセット用信号の入力端子に接続された入力トランジスタとが含まれていることを特徴とする請求項２０に記載のフリップフロップ。
  22. 　上記第１～第４トランジスタには、さらにソース端子が初期化用信号の入力端子に接続された入力トランジスタが含まれていることを特徴とする請求項２１に記載のフリップフロップ。
  23. 　請求項１～２２のいずれか１項に記載のフリップフロップを備えることを特徴とするシフトレジスタ。
  24. 　請求項１～２２のいずれか１項に記載のフリップフロップを備えることを特徴とする表示駆動回路。
  25. 　請求項１～２２のいずれか１項に記載のフリップフロップを備えることを特徴とする表示装置。
  26. 　請求項２４記載の表示駆動回路と画素回路とがモノリシックに形成されていることを特徴とする表示パネル。
  27. 　所定のタイミングで信号線の同時選択を行う表示駆動回路に用いられ、各段に、請求項１に記載のフリップフロップと、同時選択信号が入力され、該フリップフロップの出力を用いて自段の出力信号を生成する信号生成回路とが含まれることを特徴とするシフトレジスタ。
  28. 　各段の出力信号は、上記同時選択信号のアクティブ化によりアクティブとなって上記同時選択が行われる間アクティブとされ、
    　上記フリップフロップはセットリセット型であるとともにその出力は、セット用信号およびリセット用信号がともにアクティブである期間に非アクティブとなることを特徴とする請求項２７に記載のシフトレジスタ。
  29. 　各段の出力信号は、上記同時選択信号のアクティブ化によりアクティブとなって上記同時選択が行われる間アクティブとされ、
    　上記フリップフロップに初期化用端子が含まれるとともに、該フリップフロップは、初期化用端子がアクティブである期間は他の入力端子の状態にかかわらずその出力が非アクティブとなり、
    　上記初期化用端子に同時選択信号が入力されていることを特徴とする請求項２７に記載のシフトレジスタ。
  30. 　上記信号生成回路は、入力される切り替え信号に応じて上記同時選択信号またはクロックを選択的に取り込んで自段の出力信号とするゲート回路を備えることを特徴とする請求項２７記載のシフトレジスタ。
  31. 　請求項２７のシフトレジスタを備え、
    　上記シフトレジスタの各段の出力信号は、上記同時選択信号のアクティブ化によりアクティブとなって上記同時選択が行われる間アクティブとされ、
    　上記各段のフリップフロップはセットリセット型であるとともに、その出力は、初期化用信号がアクティブであれば、セット用信号およびリセット用信号それぞれがアクティブであっても非アクティブであっても、非アクティブとなり、
    　上記初期化用信号が、同時選択の終了前にアクティブとされ、終了後に非アクティブとされることを特徴とする表示駆動回路。
  32. 　スイッチング素子を介してデータ信号線および走査信号線に接続される画素電極を備えるとともに、該画素電極と容量を形成する保持容量配線に、該画素電極に書き込まれた信号電位の極性に応じた変調信号を供給する表示装置に用いられ、請求項２３記載のシフトレジスタを備えることを特徴とする表示駆動回路。
  33. 　上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段で生成された制御信号がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
    　自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段よりも前の段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給することを特徴とする請求項３２記載の表示駆動回路。
  34. 　上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、
    　１つの段で生成された制御信号がアクティブになるとこの段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
    　１つの保持回路の出力を、上記変調信号として保持容量配線に供給し、
    　各段で生成される制御信号が、表示映像の最初の垂直走査期間よりも前にアクティブとなることを特徴とする請求項３２記載の表示駆動回路。
  35. 　上記データ信号線に供給される信号電位の極性を複数水平走査期間ごとに反転させることを特徴とする請求項３２記載の表示駆動回路。
  36. 　上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、
    　自段の出力信号と自段よりも後段の出力信号とが論理回路に入力されるとともに、該論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
    　自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給し、
    　複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とを異ならせていることを特徴とする請求項３５記載の表示駆動回路。
  37. 　上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段で生成された制御信号がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
    　自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段よりも前の段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給し、
    　複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とを異ならせていることを特徴とする請求項３５記載の表示駆動回路。
  38. 　上記データ信号線に供給される信号電位の極性をｎ水平走査期間（ｎは自然数）ごとに反転させるモードと、データ信号線に供給される信号電位の極性をｍ水平走査期間（ｍはｎと異なる自然数）ごとに反転させるモードとを切り替えることを特徴とする請求項３６または３７記載の表示駆動回路。
  39. 　第１グループに属する各保持回路に入力される保持対象信号の位相と、第２グループに属する各保持回路に入力される保持対象信号の位相とを、各モードに応じて設定することを特徴とする請求項３８記載の表示駆動回路。
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