JP2008077051A - 表示装置 - Google Patents

Abstract

【課題】全体的なサイズの縮小及び駆動周波数を減少させて消費電力の節減が可能である表示装置を提供すること。
【解決手段】表示装置において、複数の画素は各々メインゲートラインとデータラインとに接続されたメイン画素及びサブゲートラインとデータラインとに接続されたサブ画素からなる。メインゲート駆動回路は第１期間の間、対応するメインゲートラインにメインゲートパルスを出力し、サブゲート駆動回路は第１期間の第２期間の間、対応するサブゲートラインにサブゲートパルスを出力する。データ駆動回路は第２期間の間、データラインにサブピクセル電圧を印加し、第１期間の第３期間の間、データラインにメインピクセル電圧を印加する。したがって、サブゲート駆動回路のサイズを減少させることができ、メイン及びサブゲート駆動回路の駆動周波数が増加することを防止することができる。
【選択図】図１

Description

本発明は表示装置に係り、さらに詳細には全体的なサイズを減少させ、消費電力を節減することができる表示装置に関する。

一般的に、液晶表示装置は、下部基板、下部基板と対向して具備される上部基板及び下部基板と上部基板との間に形成された液晶層からなり、映像を表示する液晶表示パネルを具備する。液晶表示パネルには複数のゲートライン、複数のデータライン、及び複数のゲートラインと複数のデータラインに接続された複数の画素が具備される。

液晶表示装置は、複数のゲートラインにゲートパルスを順次出力するためのゲート駆動回路及び複数のデータラインにピクセル電圧を出力するデータ駆動回路を具備する。一般的に、ゲート駆動回路及びデータ駆動回路はチップ形態からなり、フィルムまたは液晶表示パネル上に実装される。

最近、液晶表示装置はチップの個数を減らすために、ゲート駆動回路が薄膜工程を通じて下部基板上に直接的に形成されるＧＩＬ（Ｇａｔｅ ＩＣ Ｌｅｓｓ）構造を採用している。ＧＩＬ液晶表示装置において、ゲート駆動回路は互いに従属的に接続された複数のステージからなる１つのシフトレジスタを具備する。

最近、液晶表示装置の狭い視野角を改善するために、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード及びＳ−ＰＶＡ（Ｓｕｐｅｒ−Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード液晶表示装置が開発されている。

Ｓ−ＰＶＡモード液晶表示装置は、２つのサブ画素からなる画素を具備し、画素に互いに異なる階調（グレイ）を有するドメインを形成するため、２つのサブ画素は互いに異なるサブ電圧が印加されるメイン及びサブ画素電極をそれぞれ具備する。この場合、液晶表示装置を眺める人の目は２つのサブ電圧の中間値を認識するため、中間階調以下でガンマカーブが歪曲されて側面の視野角が低下することを防止する。これによって、液晶表示装置の側面視認性を改善することができる。

Ｓ−ＰＶＡモード液晶表示装置は、駆動方式によって、ＣＣ（Ｃｏｕｐｌｉｎｇ Ｃａｐａｃｉｔｏｒ）タイプとＴＴ（Ｔｗｏ Ｔｒａｎｓｉｓｔｏｒ）タイプに区分される。ＣＣタイプはメイン画素電極とサブ画素電極との間にカップリングキャパシタを追加してサブ画素電極に印加されるデータ電圧を電圧降下させて、メインピクセル電圧より低い電圧をサブピクセル電圧として印加する駆動方式である。ＴＴタイプは互いに時間差を置いてオンする２つのトランジスタを利用してメイン及びサブ画素電極にそれぞれ互いに異なる電圧レベルを有するメイン及びサブピクセル電圧をそれぞれ印加する駆動方式である。ＴＴタイプは２つのトランジスタを駆動するために駆動周波数が２倍に増加し、消費電力が増加する。

特に、ＴＴタイプのＳ−ＰＶＡモード液晶表示装置において、ＧＩＬ構造を採用する場合に、ゲート駆動回路の全体ステージの個数が２倍に増加し、液晶表示パネル全体のサイズが増加するだけでなく、液晶表示装置の消費電力が増加する。

本発明の目的は、全体のサイズを減少させ、駆動周波数を減少させて消費電力を節減するための表示装置を提供することにある。

本発明による表示装置は、アレイ基板、対向基板、メインゲート駆動回路、サブゲート駆動回路及びデータ駆動回路を含む。

アレイ基板は、メインゲートライン、サブゲートライン、データライン及び画素を含む。画素はメインゲートラインとデータラインとに電気的に接続されたメイン画素及びサブゲートラインとデータラインとに電気的に接続されたサブ画素からなる。対向基板はアレイ基板と対向して結合する。

メインゲート駆動回路は第１の期間の間、メインゲートラインにメインゲートパルスを印加する。サブゲート駆動回路にメインゲートパルスが入力され、第１の期間中の第２の期間の間、サブゲートラインにサブゲートパルスが印加される。

データ駆動回路は第１の期間中の第２の期間の間、データラインにサブピクセル電圧を印加し、第１の期間中の残りの第３の期間の間、データラインにメインピクセル電圧を印加する。

サブゲート駆動回路は、対応するメインゲートラインを通じて入力されるメインゲートパルスに応答してサブゲートパルスを出力するサブインバータ部を含む。サブインバータ部の各サブインバータは第１の期間の間、メインゲートパルスを出力端子に出力するサブプルアップ部及び第３の区期間の間、出力端子に出力されるメインゲートパルスをゲートオフ電圧に放電するサブ放電部を含む。

このような表示装置によると、メインゲートパルスを出力するメインゲート駆動回路及びメインゲートパルスに基づいてメインゲートパルスが生成される期間の間、サブゲートパルスを出力するサブゲート駆動回路を具備することで、ＳＰＶＡモードで動作する表示装置の駆動周波数が増加することを防止することができ、それによって、表示装置の消費電力を節減することができる。

本発明の表示装置によると、メインゲートパルスを出力するメインゲート駆動回路及びメインゲートパルスに基づいてメインゲートパルスが生成される期間の間、サブゲートパルスを出力するサブゲート駆動回路を具備することで、ＳＰＶＡモードで動作する表示装置の駆動周波数が増加することを防止することができ、それによって、表示装置の消費電力を節減することができる。また、サブゲート駆動回路はメインゲート駆動回路より少ない数のトランジスタで動作可能であるため、表示装置全体のサイズを減少させることができる。

以下、図面を参照して本発明の望ましい実施形態をより詳細に説明する。

図１は本発明の一実施形態による液晶表示装置の平面図である。ただ、図１に示した液晶表示装置は１つの画素がメイン及びサブ画素を有するＳ−ＰＶＡ（Ｓｕｐｅｒ−Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モードで動作する。

図１を参照すると、Ｓ−ＰＶＡモード液晶表示装置５００は、映像を表示する液晶表示パネル１００、液晶表示パネル１００に隣接したプリント回路基板４００及び液晶表示パネル１００とプリント回路基板４００とを電気的に接続させるテープキャリアパッケージ３００を含む。

液晶表示パネル１００はアレイ基板１１０、アレイ基板１１０と向き合うカラーフィルタ基板１２０及びアレイ基板１１０とカラーフィルタ基板１２０との間に介在される液晶層（図示せず）とを含む。アレイ基板１１０は映像を表示する表示領域ＤＡ、表示領域ＤＡに隣接した第１、第２及び第３周辺領域ＰＡ１、ＰＡ２、ＰＡ３に分けられる。

アレイ基板１１０の表示領域ＤＡにはマトリックス形状で複数の画素が具備される。具体的に、表示領域ＤＡには第１の方向Ｄ１に延長されたＮ個のメインゲートラインＧＬ１−ｍ〜ＧＬｎ−ｍ（ここで、ｎは１以上の定数）、Ｎ個のサブゲートラインＧＬ１−ｓ〜ＧＬｎ−ｓ及び第１の方向Ｄ１と直交する第２の方向Ｄ２に延長されたＭ個のデータラインＤＬ１〜ＤＬｍ（ここで、ｍは１以上の定数）によって複数の画素領域が定義される。複数の画素領域には複数の画素が具備されており、各画素はメイン画素及びサブ画素からなる。メイン画素は対応するメインゲートラインとデータラインとに電気的に接続されており、サブ画素は対応するサブゲートラインとデータラインとに電気的に接続される。

一方、カラーフィルタ基板１２０には複数の画素領域に対応して複数の色画素（例えば、レッド、グリーン及びブルーの色画素）が具備される。

第１周辺領域ＰＡ１はＮ個のメインゲートラインＧＬ１−ｍ〜ＧＬｎ−ｍの第１端部に隣接する領域であり、第１周辺領域ＰＡ１にはＮ個のメインゲートラインＧＬ１−ｍ〜ＧＬｎ−ｍにメインゲートパルスを順次印加するメインゲート駆動回路２１０が具備される。メインゲート駆動回路２１０は互いに従属的に接続されたＮ個のステージＳＲＣ１〜ＳＲＣｎを有する１つのシフトレジスタを含んでいる。Ｎ個のステージＳＲＣ１〜ＳＲＣｎの出力端子はＮ個のメインゲートラインに一対一で対応して接続される。したがって、Ｎ個のステージＳＲＣ１〜ＳＲＣnは順次オンし、対応するメインゲートラインにメインゲートパルスを印加する。

第２周辺領域ＰＡ２はＮ個のメインゲートラインＧＬ１−ｍ〜ＧＬｎ−ｍの第２端部に隣接する領域である。第２周辺領域ＰＡ２にはＮ個のメインゲートラインＧＬ１−ｍ〜ＧＬｎ−ｍに電気的に接続され、メインゲートパルスが入力され、Ｎ個のサブゲートラインＧＬ１−ｓ〜ＧＬｎ−ｓにサブゲートパルスを順次出力するサブゲート駆動回路２２０が具備されている。サブゲート駆動回路２２０はＮ個のサブゲートラインＧＬ１−ｓ〜ＧＬｎ−ｓに一対一で対応して接続されたＮ個のインバータ部ＩＮＣ１〜ＩＮＣｎを含む。したがって、Ｎ個のインバータ部ＩＮＣ１〜ＩＮＣｎは順次オンし、対応するサブゲートラインにサブゲートパルスを出力する。

メインゲート駆動回路２１０のＮ個のステージＳＲＣ１〜ＳＲＣｎ及びサブゲート駆動回路２２０のＮ個のインバータ部ＩＮＣ１〜ＩＮＣｎについては以後図２乃至図６を参照して具体的に説明する。

本発明の一例として、メイン及びサブゲート駆動回路２１０、２２０はアレイ基板１１０に画素を形成する薄膜工程を通じて画素と同時に形成される。このように、メイン及びサブゲート駆動回路２１０、２２０がアレイ基板１１０に集積されることで、液晶表示装置５００においてメイン及びサブゲート駆動回路が内蔵された駆動チップが除去され、その結果、液晶表示装置５００の生産性が向上して、全体のサイズが減少する。

一方、第３周辺領域ＰＡ３はＭ個のデータラインＤＬ１〜ＤＬｍの一端部に隣接する領域であり、テープキャリアパッケージ３００の第１端部が取り付けられている。テープキャリアパッケージ３００の第２端部はプリント回路基板４００に取り付けられている。テープキャリアパッケージ３００上にはＭ個のデータラインＤＬ１〜ＤＬｍにピクセル電圧を提供するデータ駆動チップ３１０が実装される。したがって、データ駆動チップ３１０はプリント回路基板４００からの各種の制御信号に応答してＭ個のデータラインＤＬ１〜ＤＬｍにピクセル電圧を提供することができる。

また、プリント回路基板４００から出力される第１及び第２ゲート制御信号はテープキャリアパッケージ３００を通じてメイン及びサブゲート駆動回路２１０、２２０にそれぞれ提供される。したがって、メイン及びサブゲート駆動回路２１０、２２０は第１及び第２ゲート制御信号に応答してＮ個のメイン及びサブゲートラインＧＬ１−ｍ〜ＧＬｎ−ｍ、ＧＬ１−ｓ〜ＧＬｎ−ｓにそれぞれメイン及びサブゲートパルスを提供する。

図２は図１に示したメインゲート駆動回路及びサブゲート駆動回路の内部ブロック及び画素の等価回路を示した図である。

図２を参照すると、第１メインゲートラインＧＬ１−ｍ、第１サブゲートラインＧＬ１−ｓ及び第１データラインＤＬ１には第１画素Ｐ１が接続されており、第２メインゲートラインＧＬ２−ｍ、第２サブゲートラインＧＬ２−ｓ及び第１データラインＤＬ１には第２画素Ｐ２が接続されている。

第１画素Ｐ１は第１メイン画素及び第１サブ画素を含む。第１メイン画素は第１メイン薄膜トランジスタＴ１−ｍ及び第１メイン画素電極ＭＰＥ１を具備しており、第１サブ画素は第１サブ薄膜トランジスタＴ１−ｓ及び第１サブ画素電極ＳＰＥ１を具備している。

第１メイン薄膜トランジスタＴ１−ｍは第１メインゲートラインＧＬ１−ｍと第１データラインＤＬ１とに電気的に接続されており、第２サブ薄膜トランジスタＴ１−ｓは第１サブゲートラインＧＬ１−ｓと第１データラインＤＬ１とに電気的に接続されている。具体的には、第１メイン薄膜トランジスタＴ１−ｍのゲート電極は第１メインゲートラインＧＬ１−ｍに接続され、ソース電極は第１データラインＤＬ１に接続され、ドレイン電極は第１メイン画素電極ＭＰＥ１に接続されている。第１サブ薄膜トランジスタＴ１−ｓのゲート電極は第１サブゲートラインＧＬ１−ｓに接続され、ソース電極は第１データラインＤＬに接続され、ドレイン電極は第１サブ画素電極ＳＰＥ１に接続されている。

第２画素Ｐ２は第２メイン画素及び第２サブ画素を含む。第２メイン画素は第２メイン薄膜トランジスタＴ２−ｍ及び第２メイン画素電極ＭＰＥ２を具備しており、第２サブ画素は第２サブ薄膜トランジスタＴ２−ｓ及び第２サブ画素電極ＳＰＥ２を具備している。

第２メイン薄膜トランジスタＴ２−ｍは第２メインゲートラインＧＬ２−ｍ、第１データラインＤＬ１及び第２メイン画素電極ＭＰＥ２に電気的に接続され、第２サブ薄膜トランジスタＴ２−ｓは第２サブゲートラインＧＬ２−ｓ、第１データラインＤＬ１及び第２サブ画素電極ＳＰＥ２に電気的に接続されている。

メインゲート駆動回路２１０（図１に図示）の１番目のステージＳＲＣ１は第１メインゲートラインＧＬ１−ｍに接続されて、第１メインゲートラインＧＬ１−ｍに第１メインゲートパルスを印加する。

１番目のステージＳＲＣ１は第１及び第２入力端子ＩＮ１、ＩＮ２、第１及び第２クロック端子ＣＫ１、ＣＫ２、オフ電圧入力端子Ｖｉｎ、出力端子ＯＵＴ及びキャリー端子ＣＲを含んでいる。第１入力端子ＩＮ１には開始信号ＳＴＶが印加され、第１及び第２クロック端子ＣＫ１、ＣＫ２には第１及び第２クロックＣＫ−Ｌ、ＣＫＢ−Ｌがそれぞれ印加される。図示しないが、第１及び第２クロックＣＫ−Ｌ、ＣＫＢ−Ｌは互いに反転された位相を有している。

オフ電圧入力端子Ｖｉｎにはゲートオフ電圧Ｖｏｆｆが印加される。本発明の他の一例として、オフ電圧入力端子Ｖｉｎには接地電圧ＶＳＳが印加されてもよい。

出力端子ＯＵＴは第１メインゲートパルスを出力し、キャリー端子ＣＲはキャリー信号を出力する。また、第２入力端子ＩＮ２には次のステージのキャリー信号が印加される。

メインゲート駆動回路２１０の２番目のステージＳＲＣ２は第２メインゲートラインＧＬ２−ｍに接続されて、第２メインゲートラインＧＬ２−ｍに第２メインゲートパルスを印加する。

２番目のステージＳＲＣ２は１番目のステージＳＲＣ１と同一の構造を有する。しかし、２番目のステージＳＲＣ２の第１及び第２クロック端子ＣＫ１、ＣＫ２には第２及び第１クロックＣＫＢ−Ｌ、ＣＫ−Ｌがそれぞれ印加される。すなわち、第１クロックＣＫ−Ｌはメインゲート駆動回路２１０の奇数番目のステージの第１クロック端子ＣＫ１及び偶数番目のステージの第２クロック端子ＣＫ２に印加され、第２クロックＣＫＢ−Ｌは奇数番目のステージの第２クロック端子ＣＫ２及び偶数番目のステージの第１クロック端子ＣＫ１に印加される。

図２ではメインゲート駆動回路２１０の１番目及び２番目のステージＳＲＣ１、ＳＲＣ２のみを示したが、残りのステージなども同一の構造からなるため、残りのステージに対する説明は略する。

サブゲート駆動回路２２０（図１に図示）の１番目のサブインバータ部ＩＮＣ１は第１メインゲートラインＧＬ１−ｍ及び第１サブゲートラインＧＬ１−ｓに接続され、第１メインゲートパルスが入力されて第１サブゲートラインＧＬ１−ｓに第１サブゲートパルスを印加する。

１番目のサブインバータ部ＩＮＣ１は入力端子ＩＮ、クロック端子ＣＫ、オフ電圧入力端子Ｖｉｎ及び出力端子ＯＵＴ及びキャリー端子ＣＲを含んでいる。入力端子ＩＮには第１メインゲートパルスが印加され、クロック端子ＣＫには第３クロックＣＫ−Ｒが印加される。オフ電圧入力端子Ｖｉｎにはゲートオフ電圧Ｖｏｆｆが印加され、出力端子ＯＵＴでは第１サブゲートパルスが出力される。

サブゲート駆動回路２２０の２番目のサブインバータ部ＩＮＣ２は第２メインゲートラインＧＬ２−ｍに接続され、第２メインゲートパルスが入力されて、第２サブゲートラインＧＬ２−ｓに第２サブゲートパルスを印加する。２番目のサブインバータ部ＩＮＣ２は１番目のサブインバータ部ＩＮＣ１と同一の構造からなっている。しかし、２番目のサブインバータ部ＩＮＣ２のクロック端子ＣＫには第３クロックＣＫ−Ｒを反転した位相を有する第４クロックＣＫＢ−Ｒが印加される。

図３は図２に示した１番目のステージの内部回路図である。

図３を参照すると、１番目のステージＳＲＣ１はプルアップ部２１１、プルダウン部２１２、プルアップ駆動部２１３、リップル防止部２１４、ホールディング部２１６、スイッチング（メインインバータ）部２１７、リセット部２１８及びキャリー部２１９を含んでいる。

プルアップ部２１１はプルアップ駆動部２１３に接続された制御電極、第１クロック端子ＣＫ１に接続された入力電極及び出力端子ＯＵＴに接続された出力電極からなるプルアップトランジスタＮＴ１を含んでいる。第１クロック端子ＣＫ１には第１クロックＣＫ−Ｌが印加される。プルアップトランジスタＮＴ１はプルアップ駆動部２１３から提供される制御電圧に応答して第１クロックＣＫ−Ｌを出力端子ＯＵＴに出力する。したがって、第１メインゲートパルスは１Ｈ期間の間、第１クロックＣＫ−Ｌだけプルアップされる（上昇する）。

キャリー部２１９はプルアップ駆動部２１３に接続された制御電極、第１クロック端子ＣＫ１に接続された入力電極及び出力端子ＯＵＴに接続された出力電極からなるキャリートランジスタＮＴ１４を含んでいる。キャリートランジスタＮＴ１４はプルアップ駆動部２１３から提供される制御電圧に応答して第１クロックＣＫ−Ｌをキャリー端子ＣＲに出力する。したがって、第１キャリー信号は１Ｈ期間の間、第１クロックＣＫ−Ｌだけ上昇する。

プルダウン部２１２は第２入力端子ＮＴ２に接続された制御電極、出力端子ＯＵＴに接続された入力電極及び電圧入力端子Ｖｉｎに接続された出力電極からなるプルダウントランジスタＮＴ２を含む。第２入力端子ＩＮ２には２番目のステージＳＲＣ２からの第２メインゲートパルスが印加され、電圧入力端子Ｖｉｎにはゲートオフ電圧Ｖｏｆｆが印加される。プルダウントランジスタＮＴ２は第２メインゲートパルスに応答して第１クロックＣＫ−Ｌだけプルアップされた第１メインゲートパルスをゲートオフ電圧Ｖｏｆｆのレベルまでプルダウンさせる。

プルアップ駆動部２１３はバッファトランジスタＮＴ３、第１キャパシタＣ１、第２キャパシタＣ２、放電トランジスタＮＴ４を含んでいる。バッファトランジスタＮＴ３は第１入力端子ＩＮ１に接続された入力電極と制御電極及びプルアップトランジスタＮＴ１の制御電極に接続された出力電極からなる。１番目のステージＳＲＣ１の第１入力端子ＩＮ１には直前のステージのキャリー信号に代えて開始信号ＳＴＶが印加される。第１キャパシタＣ１はプルアップトランジスタＮＴ１の制御電極と出力電極との間に接続され、第２キャパシタＣ２はキャリートランジスタＮＴ１４の制御電極と出力電極との間に接続される。放電トランジスタＮＴ４はバッファトランジスタＮＴ３の出力電極に接続された入力電極、第２入力端子ＩＮ２に接続された制御電極及び電圧入力端子Ｖｉｎに接続された出力電極からなる。

バッファトランジスタＮＴ３が開始信号ＳＴＶに応答してオンすれば、第１及び第２キャパシタＣ１、Ｃ２が充電される。第１キャパシタＣ１にプルアップトランジスタＮＴ１の閾値電圧以上の電荷が充電されると、プルアップトランジスタＮＴ１がオンする。したがって、第１クロックＣＫ−ＬがプルアップトランジスタＮＴ１を通じて出力端子ＯＵＴに出力され、第１メインゲートパルスがハイ状態で生成される。

放電トランジスタＮＴ４が第２メインゲートパルスに応答してオンすれば、第１キャパシタＣ１に充電された電荷は放電トランジスタＮＴ４を通じてゲートオフ電圧Ｖｏｆｆのレベルに放電される。したがって、第１ノードＮ１の電位はゲートオフ電圧Ｖｏｆｆのレベルにダウンされ、プルアップトランジスタＮＴ１がオフし、第１メインゲートパルスはロウ状態に転換される。

リップル防止部２１４は第１乃至第３リップル防止トランジスタＮＴ５、ＮＴ６、ＮＴ７からなる。第１リップル防止トランジスタＮＴ５は第１クロック端子ＣＫ１に接続された制御電極、プルアップトランジスタＮＴ１の出力電極に接続された入力電極及びプルアップトランジスタＮＴ１の制御電極に接続された出力電極からなる。第２リップル防止トランジスタＮＴ６は第２クロック端子ＣＫ２に接続された制御電極、第１入力端子ＩＮ１に接続された入力電極及びプルアップトランジスタＮＴ１の制御電極に接続された出力電極からなる。第３リップル防止トランジスタＮＴ７は第２クロック端子ＣＫ２に接続された制御電極、プルアップトランジスタＮＴ１の出力電極に接続された入力電極及び電圧入力端子Ｖｉｎに接続された出力電極からなる。ここで、第２クロック端子ＣＫ２には第１クロックＣＫ−Ｌを反転した位相を有する第２クロックＣＫＢ−Ｌが印加される。

第１リップル防止トランジスタＮＴ５は第１クロックＣＫ−Ｌに応答して出力端子ＯＵＴから出力される第１メインゲートパルスをプルアップトランジスタＮＴ１の制御電極に提供する。したがって、第１メインゲートパルスによって第１ノードＮ１の電位がゲートオフ電圧Ｖｏｆｆのレベルに維持されることで、第１ノードＮ１のリップルを防止することができる。第２リップル防止トランジスタＮＴ６は第２クロック端子ＣＫ２に印加された第２クロックＣＫＢ−Ｌに応答して開始信号ＳＴＶを第１ノードＮ１に印加する。開始信号ＳＴＶはロウ状態で維持されるので、開始信号ＳＴＶによって第１ノードＮ１の電位がゲートオフ電圧Ｖｏｆｆのレベルに維持されることで、第１ノードＮ１のリップルを防止することができる。また、第３リップル防止トランジスタＮＴ７は第２クロックＣＫＢ−Ｌに応答して第１メインゲートパルスをゲートオフ電圧Ｖｏｆｆのレベルに放電する。したがって、第１メインゲートパルスのリップルを防止することができる。

ホールディング部２１６はメインインバータ部２１７の出力端子に接続された制御電極、出力端子ＯＵＴに接続された入力電極及び電圧入力端子Ｖｉｎに接続された出力電極からなるホールディングトランジスタＮＴ８を含んでいる。

メインインバータ部２１７は第１乃至第４インバータトランジスタＮＴ９、ＮＴ１０、ＮＴ１１、ＮＴ１２、第３及び第４キャパシタＣ３、Ｃ４からなり、ホールディングトランジスタＮＴ８をオンまたはオフさせる。

第１インバータトランジスタＮＴ９は第１クロック端子ＣＫ１に接続された入力電極と制御電極、第４キャパシタＣ４を通じて第２インバータトランジスタＮＴ１０の出力電極に接続された出力電極からなる。第２インバータトランジスタＮＴ１０は第１クロック端子ＣＫ１に接続された入力電極、第３キャパシタＣ３を通じて入力電極と接続された制御電極及びホールディングトランジスタＮＴ８の制御電極に接続された出力電極からなる。第３インバータトランジスタＮＴ１１は第１インバータトランジスタＮＴ９の出力電極に接続された入力電極、出力端子ＯＵＴに接続された制御電極及び電圧入力端子Ｖｉｎに接続された出力電極からなる。第４インバータトランジスタＮＴ１２はホールディングトランジスタＮＴ８の制御電極に接続された入力電極、出力端子ＯＵＴに接続された制御電極及び電圧入力端子Ｖｉｎに接続された出力電極からなる。

第１メインゲートパルスがハイ状態で生成される１Ｈ期間の間第３及び第４インバータトランジスタＮＴ１１、ＮＴ１２は第１メインゲートパルスに応答してオンする。したがって、第１及び第２インバータトランジスタＮＴ９、ＮＴ１０から出力される第１クロックＣＫ−Ｌは第３及び第４インバータトランジスタＮＴ１１、ＮＴ１２を通じてゲートオフ電圧Ｖｏｆｆのレベルに放電される。したがって、１Ｈ期間の間、メインインバータ部２１７の出力端子ではゲートオフ電圧Ｖｏｆｆが出力され、メインインバータ部２１７の出力端子に接続されたホールディングトランジスタＮＴ８はオフされる。

以後、第１メインゲートパルスがロウ状態に転換されれば、第３及び第４スイッチングトランジスタＮＴ１１、ＮＴ１２はオフされ、その結果、メインインバータ部２１７は第１及び第２インバータトランジスタＮＴ９、ＮＴ１０から出力された第１クロックＣＫ−Ｌを出力する。メインインバータ部２１７から出力された第１クロックＣＫ−ＬはホールディングトランジスタＮＴ８をオンまたはオフさせる。したがって、ホールディングトランジスタＮＴ８は第１クロックＣＫ−Ｌのハイ期間の間、第１メインゲートパルスをゲートオフ電圧Ｖｏｆｆのレベルに放電することができる。

一方、リセット部２１８はリセット端子ＲＥに接続された制御電極、プルアップトランジスタＮＴ１の制御電極に接続された入力電極及び電圧入力端子Ｖｉｎに接続された出力電極からなるリセットトランジスタＮＴ１３を含んでいる。リセットトランジスタＮＴ１３はリセット端子ＲＥを通じて入力された最後のステージから出力された最後のキャリー信号に応答して第１ノードＮ１の電位をゲートオフ電圧Ｖｏｆｆのレベルに放電する。したがって、プルアップトランジスタＮＴ１及びキャリートランジスタＮＴ１４は最後のステージの最後のキャリー信号に応答してオフする。

図示しないが、最後のキャリー信号はｎ個のステージのリセット端子ＲＥに提供されて、ｎ個のステージのプルアップトランジスタＮＴ１及びキャリートランジスタＮＴ１４をオフさせて、ｎ個のステージをリセットさせる。

図４は図２に示した１番目のサブインバータ部の内部回路図である。

図４を参照すると、１番目のサブインバータ部ＩＮＣ１は第５乃至第８インバータトランジスタＮＴ１５、ＮＴ１６、ＮＴ１７、ＮＴ１８、第５及び第６キャパシタＣ５、Ｃ６からなる。

第５インバータトランジスタＮＴ１５は入力端子ＩＮに接続された入力電極と制御電極、第６キャパシタＣ６の第１電極に接続された出力電極からなる。第６キャパシタＣ６の第２電極は出力端子ＯＵＴに接続されている。第６インバータトランジスタＮＴ１６は入力端子ＩＮに接続された入力電極、第５インバータトランジスタＮＴ１５の出力電極に接続された制御電極及び出力端子ＯＵＴに接続された出力電極からなる。第５キャパシタＣ５は入力端子ＩＮと第６インバータトランジスタＮＴ１６の制御電極との間に接続されている。第７インバータトランジスタＮＴ１７は第５インバータトランジスタＮＴ１５の出力電極に接続された入力電極、クロック端子ＣＫに接続された制御電極及び電圧入力端子ＶＩＮに接続された出力電極からなる。第８インバータトランジスタＮＴ１８は出力端子ＯＵＴに接続された入力電極、クロック端子ＣＫに接続された制御電極及び電圧入力端子Ｖｉｎに接続された出力電極からなる。

入力端子ＩＮを通じて印加される第１メインゲートパルスがハイ状態で生成される１Ｈ期間の間、第５及び第６インバータトランジスタＮＴ１５、ＮＴ１６は第１メインゲートパルスに応答してオンする。一方、第７及び第８インバータトランジスタＮＴ１７、ＮＴ１８はクロック端子ＣＫを通じて印加された第３クロックＣＫ−Ｒのロウ期間の間、オフ状態で維持される。このとき、１Ｈ期間のうち第３クロックＣＫ−Ｒのロウ期間とオーバーラップされる初めのＨ／２期間の間、第５及び第６インバータトランジスタＮＴ１５、ＮＴ１６を通過する第１メインゲートパルスが出力端子ＯＵＴを通じて出力される。すなわち、初めのＨ／２期間の間、第１メインゲートパルスが第１サブゲートパルスとして出力される。

以後、第３クロックＣＫ−Ｒがハイ状態に転換されると、第７及び第８インバータトランジスタＮＴ１７、ＮＴ１８がオンされる。１Ｈ期間のうち残りのＨ／２期間の間に第５及び第６インバータトランジスタＮＴ１５、ＮＴ１６から出力された第１メインゲートパルスは第７及び第８インバータトランジスタＮＴ１７、ＮＴ１８を通じてゲートオフ電圧Ｖｏｆｆのレベルまで放電される。したがって、残りのＨ／２期間の間、出力端子ＯＵＴはゲートオフ電圧Ｖｏｆｆに相当する第１サブゲートパルスを出力する。

このように、Ｓ−ＰＶＡモード液晶表示装置５００において、１つの画素がメイン及びサブ画素からなるため、１つの画素行を駆動するために１Ｈ期間の間メイン及びサブ画素が順次オンする。

本発明において、メインゲート駆動回路２１０は１Ｈ期間ごとにメインゲートパルスを順次生成し、サブゲート駆動回路２２０は１Ｈ期間のうち初めのＨ／２期間の間サブゲートパルスを生成する。サブゲート駆動回路２２０は複数のサブインバータ部ＩＮＣ１〜ＩＮＣｎを含み、各インバータ部はメインゲートパルス及びメインゲート駆動回路２１０に印加されるクロックよりＨ／２期間だけ遅延されたクロックが入力され、サブゲートパルスを生成する。

サブゲート駆動回路の各サブインバータ部はメインゲート駆動回路２１０の各ステージに含まれたメインインバータ部と同一の構造からなる。したがって、サブゲート駆動回路２２０はメインゲート駆動回路２１０より少ない数のトランジスタで動作が可能である。その結果、サブゲート駆動回路２２０のサイズが減少するだけでなく、製造工程も容易になる。

また、メイン及びサブゲート駆動回路２１０、２２０に印加される第１乃至第４クロックＣＫ−Ｌ、ＣＫＢ−Ｌ、ＣＫ−Ｒ、ＣＫＢ−Ｒの周波数は互いに同一であり、第１乃至第４クロックＣＫ−Ｌ、ＣＫＢ−Ｌ、ＣＫ−Ｒ、ＣＫＢ−Ｒの周期は２Ｈ期間に対応するように設定される。したがって、メイン及びサブゲート駆動回路２１０、２２０の駆動周波数が増加することを防止することができ、その結果、Ｓ−ＰＶＡモード液晶表示装置５００の消費電力を節減することができる。

図５は図２に示した第１乃至第４クロックＣＫ−Ｌ、ＣＫＢ−Ｌ、ＣＫ−Ｒ、ＣＫＢ−Ｒ、第１及び第２メインゲートパルス及び第１及び第２サブゲートパルスを示した波形図である。

図２及び図５を参照すると、第１乃至第４クロックＣＫ−Ｌ、ＣＫＢ−Ｌ、ＣＫ−Ｒ、ＣＫＢ−Ｒは１つの画素行がオンする１Ｈ期間の間ハイ状態で生成される。また、第１及び第２クロックＣＫ−Ｌ、ＣＫＢ−Ｌは互いに反転された位相を有するため、第２クロックＣＫＢ−Ｌは第１クロックＣＫ−Ｌより１Ｈ期間だけ遅延する。第３及び第４クロックＣＫ−Ｒ、ＣＫＢ−Ｒは互いに反転された位相を有するため、第４クロックＣＫＢ−Ｒは第３クロックＣＫ−Ｒより１Ｈ期間だけ遅延する。また、第３クロックＣＫ−Ｒは第１クロックＣＫ−Ｌに対してＨ／２期間だけ遅延し、第４クロックＣＫＢ−Ｒは第２クロックＣＫＢ−Ｌに対してＨ／２期間だけ遅延する。

１番目のステージＳＲＣ１は１Ｈ期間の間、第１クロックＣＫ−Ｌのハイ期間に対応する第１メインゲートパルスＧ１−ｍを出力する。１番目のサブインバータ部ＩＮＣ１は第１メインゲートパルスＧ１−ｍ及び第３クロックＣＫ−Ｒに応答して１Ｈ期間のうち初めのＨ／２期間の間、第１メインゲートパルスＧ１−ｍを第１サブゲートパルスＧ１−ｓとして出力する。したがって、初めのＨ／２期間の間、第１メインゲートパルスＧ１−ｍと第１サブゲートパルスＧ１−ｓがハイ状態で生成され、第１メインゲートラインＧＬ１−ｍ及び第１サブゲートラインＧＬ１−ｓにそれぞれ印加される。

以後、１番目のサブインバータ部ＩＮＣ１から出力される第１サブゲートパルスＧ１−ｓはゲートオフ電圧Ｖｏｆｆのレベルまで放電される。したがって、１Ｈ期間のうち残りのＨ／２期間の間においては第１メインゲートパルスＧ１−ｍだけがハイ状態で生成される。

２番目のステージＳＲＣ２は次の１Ｈ期間の間、第２クロックＣＫＢ−Ｌのハイ期間に対応する第２メインゲートパルスＧ２−ｍを出力する。２番目のサブインバータ部ＩＮＣ２は第２メインゲートパルスＧ２−ｍ及び第４クロックＣＫＢ−Ｒに応答して次の１Ｈ期間のうち初めのＨ／２期間の間、第２メインゲートパルスＧ２−ｍを第２サブゲートパルスＧ２−ｓとして出力する。したがって、初めのＨ／２期間の間、第２メインゲートパルスＧ２−ｍと第２サブゲートパルスＧ２−ｓがハイ状態で生成され、第２メインゲートラインＧＬ２−ｍ及び第２サブゲートラインＧＬ２−ｓにそれぞれ印加される。

以後、２番目のサブインバータ部ＩＮＣ２から出力される第２サブゲートパルスＧ２−ｓはゲートオフ電圧Ｖｏｆｆのレベルまで放電される。したがって、１Ｈ期間のうち残りのＨ／２期間の間においては第２メインゲートパルスＧ２−ｍだけがハイ状態で生成される。

図６は第１及び第２メインゲートパルス及び第１及び第２サブゲートパルスによる第１及び第２メインピクセル電圧、第１及び第２サブピクセル電圧を示した波形図である。

図２及び図６を参照すると、第１メイン薄膜トランジスタＴ１−ｍは１Ｈ期間の間、第１メインゲートパルスＧ１−ｍに応答してオンし、第１サブ薄膜トランジスタＴ１−ｓは１Ｈ期間のうち初めのＨ／２期間の間、第１サブゲートパルスＧ１−ｓに応答してオンする。

１Ｈ期間のうち初めのＨ／２期間の間、第１データラインＤＬ１には第１サブピクセル電圧ＶｐＳ１が印加される。第１サブピクセル電圧ＶｐＳ１はオンした第１メイン薄膜トランジスタＴ１−ｍ及び第１サブ薄膜トランジスタＴ１−ｓを通過して第１メイン画素電極ＭＰＥ１及び第１サブ画素電極ＳＰＥ１に印加される。

以後、１Ｈ期間のうち残りのＨ／２期間の間、第１メインゲートパルスＧ１−ｍによって第１メイン薄膜トランジスタＴ１−ｍはオン状態を維持するが、第１サブ薄膜トランジスタＴ１−ｓは第１サブゲートパルスＧ１−ｓによってオフ状態に転換される。残りのＨ／２期間の間、第１データラインＤＬ１には第１メインピクセル電圧ＶｐＭ１が印加される。したがって、第１メインピクセル電圧ＶｐＭ１はオンした第１メイン薄膜トランジスタＴ１−ｍを通過して第１メイン画素電極ＭＰＥ１に印加される。

第１メイン画素電極ＭＰＥ１は、初めのＨ／２期間の間、第１サブピクセル電圧ＶｐＳ１にプリチャージされるため、残りのＨ／２期間内で第１メインピクセル電圧ＶｐＭ１にチャージされる時間が短縮される。したがって、このような構造を有するＳ−ＰＶＡモード液晶表示装置においてメイン画素での液晶の応答速度を向上させることができる。

一方、第２メイン薄膜トランジスタＴ２−ｍは次の１Ｈ期間の間、第２メインゲートパルスＧ２−ｍに応答してオンし、第２サブ薄膜トランジスタＴ２−ｓは次の１Ｈ期間のうち初めのＨ／２期間の間、第２サブゲートパルスＧ２−ｓに応答してオンする。

次の１Ｈ期間のうち初めのＨ／２期間の間、第１データラインＤＬ１には第２サブピクセル電圧ＶｐＳ２が印加される。第２サブピクセル電圧ＶｐＳ２はオンした第２メイン薄膜トランジスタＴ２−ｍ及び第２サブ薄膜トランジスタＴ２−ｓを通過して第２メイン画素電極ＭＰＥ２及び第２サブ画素電極ＳＰＥ２に印加される。

以後、次の１Ｈ期間のうち残りのＨ／２期間の間、第２メインゲートパルスＧ２−ｍによって第２メイン薄膜トランジスタＴ２−ｍはオン状態を維持するが、第２サブ薄膜トランジスタＴ２−ｓは第２サブゲートパルスＧ２−ｓによってオフ状態に転換される。残りのＨ／２期間の間、第１データラインＤＬ１には第２メインピクセル電圧ＶｐＭ２が印加される。したがって、第２メインピクセル電圧ＶｐＭ２はオンした第２メイン薄膜トランジスタＴ２−ｍを通過して第２メイン画素電極ＭＰＥ２に印加される。

第２メイン画素電極ＭＰＥ２は、初めのＨ／２期間の間、第２サブピクセル電圧ＶｐＳ２にプリチャージされるため、残りのＨ／２期間内で第２メインピクセル電圧ＶｐＭ２にチャージされる時間が短縮される。したがって、このような構造を有するＳ−ＰＶＡモード液晶表示装置においてメイン画素での液晶の応答速度を向上させることができる。

以上、実施形態を参照して説明したが、当業者は特許請求の範囲に記載した本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させることができることを理解することができるであろう。

本発明の一実施形態による液晶表示装置の平面図である。 図１に示したメインゲート駆動回路及びサブゲート駆動回路の内部ブロック及び画素の等価回路を示した図である。 図２に示した１番目のステージの内部回路図である。 図２に示した１番目のサブインバータ部の内部回路図である。 図２に示した第１乃至第４クロック、第１及び第２メインゲートパルス及び第１及び第２サブゲートパルスを示した波形図である。 第１及び第２メインゲートパルス及び第１及び第２サブゲートパルスによる第１及び第２メインピクセル電圧、第１及び第２サブピクセル電圧を示した波形図である。

符号の説明

１００ 液晶表示パネル
１１０ アレイ基板
１２０ カラーフィルタ基板
２１０ メインゲート駆動回路
２２０ サブゲート駆動回路
３００ テープキャリアパッケージ
３１０ データ駆動チップ
４００ 印刷回路基板
５００ 液晶表示装置

Claims (17)

1. メインゲートラインとサブゲートラインとデータライン及び画素とを含み、前記画素は前記メインゲートラインと前記データラインとに電気的に接続されたメイン画素及び前記サブゲートラインと前記データラインとに電気的に接続されたサブ画素からなるアレイ基板と、
   前記アレイ基板と対向して結合する対向基板と、
   前記メインゲートラインにメインゲートパルスを第１期間の間において印加するメインゲート駆動回路と、
   前記メインゲートパルスが入力されて、前記第１期間のうち第２期間の間にサブゲートパルスを前記サブゲートラインに印加するサブゲート駆動回路と、
   前記第１期間のうち前記第２期間の間において、前記データラインにサブピクセル電圧を印加し、前記第１期間のうち残りの第３期間の間において、前記データラインにメインピクセル電圧を印加するデータ駆動回路と
   を含むことを特徴とする表示装置。
2. 前記メインゲートライン及び前記サブゲートラインは複数個からなり、
   前記メインゲート駆動回路は互いに従属的に接続され、前記複数のメインゲートラインと一対一で対応する複数のステージからなるシフトレジスタを含み、前記複数のステージは各々前記第１期間の間において、対応するメインゲートラインに前記メインゲートパルスを出力することを特徴とする請求項１に記載の表示装置。
3. 前記複数のステージのうち奇数番目のステージは前記第１期間の間において、第１クロックが入力されて奇数番目のメインゲートパルスを出力し、偶数番目のステージは前記第１クロックを反転した位相を有する第２クロックが入力されて偶数番目のメインゲートパルスを出力することを特徴とする請求項２に記載の表示装置。
4. 前記サブゲート駆動回路は前記複数のサブゲートラインと一対一で対応する複数のサブインバータ部を含み、
   前記複数のサブインバータ部は各々対応するメインゲートラインから前記メインゲートパルスが入力され、対応するサブゲートラインに前記サブゲートパルスを出力することを特徴とする請求項３に記載の表示装置。
5. 前記メインゲート駆動回路の前記複数のステージは各々前記サブインバータ部と類似の構造を有するメインインバータ部を含むことを特徴とする請求項４に記載の表示装置。
6. 前記複数のサブインバータ部のうち奇数番目のインバータ部は、前記第１クロックに対して前記第２期間だけ遅延した第３クロック及び前記奇数番目のメインゲートパルスが入力され、前記第２期間の間において、奇数番目のサブゲートパルスとして奇数番目のメインゲートパルスを出力し、
   偶数番目のインバータ部は、前記第３クロックを反転した位相を有する第４クロック及び前記偶数番目のゲートパルスが入力され、前記第２期間の間において、偶数番目のサブゲートパルスとして偶数番目のメインゲートパルスを出力することを特徴とする請求項４に記載の表示装置。
7. 前記複数のサブインバータ部は各々、
   前記メインゲート駆動回路から提供された前記メインゲートパルスに基づいて前記第２期間の間において前記サブゲートパルスを出力端子に出力するサブプルアップ部と、
   前記第３期間の間において前記出力端子に出力される前記サブゲートパルスをゲートオフ電圧のレベルまで放電するサブ放電部と
   を含むことを特徴とする請求項６に記載の表示装置。
8. 前記第２期間は前記第１期間の初めの１／２期間であり、前記第３期間は前記第１期間の残りの１／２期間であることを特徴とする請求項１に記載の表示装置。
9. 前記メインゲート駆動回路は前記アレイ基板上に前記画素を形成する薄膜工程を通じて前記アレイ基板上に提供されることを特徴とする請求項１に記載の表示装置。
10. 前記サブゲート駆動回路は前記薄膜工程を通じて前記アレイ基板上に提供されることを特徴とする請求項９に記載の表示装置。
11. 前記メイン画素は、
    前記メインゲートラインと前記データラインとに接続され、前記メインゲートパルスに応答して前記メインピクセル電圧を出力するメイン薄膜トランジスタと、
    前記メイン薄膜トランジスタの出力電極に電気的に接続されて、前記メインピクセル電圧が入力されるメイン画素電極と
    を含み、
    前記サブ画素は、
    前記サブゲートラインと前記データラインとに接続され、前記サブゲートパルスに応答して前記サブピクセル電圧を出力するサブ薄膜トランジスタと、
    前記サブ薄膜トランジスタの出力電極に電気的に接続されて前記サブピクセル電圧が入力されるサブ画素電極と
    を含むことを特徴とする請求項１に記載の表示装置。
12. 前記メインピクセル電圧は前記サブピクセル電圧より高い電圧レベルを有することを特徴とする請求項１１に記載の表示装置。
13. 前記第２期間の間において、前記サブ薄膜トランジスタは前記サブゲートパルスに応答して前記サブピクセル電圧を前記サブ画素電極に印加し、前記メイン薄膜トランジスタは前記メインゲートパルスに応答して前記サブピクセル電圧を前記メイン画素電極にプリチャージすることを特徴とする請求項１１に記載の表示装置。
14. 前記第３期間の間において、前記メイン薄膜トランジスタは前記メインゲートパルスに応答して前記メインピクセル電圧を、前記サブピクセル電圧にプリチャージされた前記メイン画素電極に印加し、
    前記第３期間の間において、前記サブ薄膜トランジスタは前記サブゲートパルスに応答してオフすることを特徴とする請求項１３に記載の表示装置。
15. 第１基板と、
    前記第１基板と対向して結合する第２基板と、
    前記第１基板と前記第２基板との間に具備され、メイン及びサブ画素からなる画素と、
    前記メイン画素に第１期間の間にメインゲートパルスを印加するメインゲート駆動回路と、
    前記メインゲートパルスに応答して前記サブ画素に前記第１期間の第２期間の間にサブゲートパルスを印加するサブゲート駆動回路と、
    前記第２期間の間に前記データラインにサブピクセル電圧を印加し、前記第１期間のうち残りの第３期間の間に前記データラインにメインピクセル電圧を印加するデータ駆動回路と
    を含むことを特徴とする表示装置。
16. 前記メイン画素は、
    前記第２期間の間に前記メインゲートパルスに応答して前記サブピクセル電圧を出力し、前記第３期間の間に前記メインゲートパルスに応答して前記メインピクセル電圧を出力するメイン薄膜トランジスタと、
    前記メイン薄膜トランジスタの出力電極に電気的に接続されて前記第２期間の間に前記サブピクセル電圧によってプリチャージされ、前記第３期間の間に前記メインピクセル電圧を充電する第１液晶キャパシタと
    を含み、
    前記サブ画素は、
    前記第２期間の間に前記サブゲートパルスに応答して前記サブピクセル電圧を出力するサブ薄膜トランジスタと、
    前記サブ薄膜トランジスタの出力電極に電気的に接続されて前記第２期間の間に前記サブピクセル電圧が入力されるサブ画素電極と
    を含むことを特徴とする請求項１５に記載の表示装置。
17. 前記メインピクセル電圧は前記サブピクセル電圧より高い電圧レベルを有することを特徴とする請求項１６に記載の表示装置。

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