JP2008077051A5 - - Google Patents

Claims (10)

1. メインゲートラインとサブゲートラインとデータライン及び画素とを含み、前記画素は前記メインゲートラインと前記データラインとに電気的に接続されたメイン画素及び前記サブゲートラインと前記データラインとに電気的に接続されたサブ画素からなるアレイ基板と、
   前記アレイ基板と対向して結合する対向基板と、
   前記メインゲートラインにメインゲートパルスを第１期間の間において印加するメインゲート駆動回路と、
   前記メインゲートパルスが入力されて、前記第１期間のうち第２期間の間にサブゲートパルスを前記サブゲートラインに印加するサブゲート駆動回路と、
   前記第１期間のうち前記第２期間の間において、前記データラインにサブピクセル電圧を印加し、前記第１期間のうち残りの第３期間の間において、前記データラインにメインピクセル電圧を印加するデータ駆動回路と
   を含むことを特徴とする表示装置。
2. 前記メインゲートライン及び前記サブゲートラインは複数個からなり、
   前記メインゲート駆動回路は互いに従属的に接続され、前記複数のメインゲートラインと一対一で対応する複数のステージからなるシフトレジスタを含み、前記複数のステージは各々前記第１期間の間において、対応するメインゲートラインに前記メインゲートパルスを出力することを特徴とする請求項１に記載の表示装置。
3. 前記複数のステージのうち奇数番目のステージは前記第１期間の間において、第１クロックが入力されて奇数番目のメインゲートパルスを出力し、偶数番目のステージは前記第１クロックを反転した位相を有する第２クロックが入力されて偶数番目のメインゲートパルスを出力することを特徴とする請求項２に記載の表示装置。
4. 前記サブゲート駆動回路は前記複数のサブゲートラインと一対一で対応する複数のサブインバータ部を含み、
   前記複数のサブインバータ部は各々対応するメインゲートラインから前記メインゲートパルスが入力され、対応するサブゲートラインに前記サブゲートパルスを出力することを特徴とする請求項３に記載の表示装置。
5. 前記メインゲート駆動回路の前記複数のステージは各々前記サブインバータ部と類似の構造を有するメインインバータ部を含むことを特徴とする請求項４に記載の表示装置。
6. 前記複数のサブインバータ部のうち奇数番目のインバータ部は、前記第１クロックに対して前記第２期間だけ遅延した第３クロック及び前記奇数番目のメインゲートパルスが入力され、前記第２期間の間において、奇数番目のサブゲートパルスとして奇数番目のメインゲートパルスを出力し、
   偶数番目のインバータ部は、前記第３クロックを反転した位相を有する第４クロック及び前記偶数番目のゲートパルスが入力され、前記第２期間の間において、偶数番目のサブゲートパルスとして偶数番目のメインゲートパルスを出力することを特徴とする請求項４に記載の表示装置。
7. 前記複数のサブインバータ部は各々、
   前記メインゲート駆動回路から提供された前記メインゲートパルスに基づいて前記第２期間の間において前記サブゲートパルスを出力端子に出力するサブプルアップ部と、
   前記第３期間の間において前記出力端子に出力される前記サブゲートパルスをゲートオフ電圧のレベルまで放電するサブ放電部と
   を含むことを特徴とする請求項６に記載の表示装置。
8. 前記第２期間は前記第１期間の初めの１／２期間であり、前記第３期間は前記第１期間の残りの１／２期間であることを特徴とする請求項１に記載の表示装置。
9. 前記メインゲート駆動回路は前記アレイ基板上に前記画素を形成する薄膜工程を通じて前記アレイ基板上に提供されることを特徴とする請求項１に記載の表示装置。
10. 前記サブゲート駆動回路は前記薄膜工程を通じて前記アレイ基板上に提供されることを特徴とする請求項９に記載の表示装置。