JP5676069B2 - 液晶表示装置 - Google Patents

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Description

本発明は液晶表示装置に関する。
一般に液晶表示装置は、映像を表示するための液晶パネルと、液晶パネルを駆動するデータ駆動部と、ゲート駆動部とを備える。液晶パネルは複数のゲートライン、複数のデータライン、及び複数の画素を含む。画素は薄膜トランジスタ及び液晶キャパシタからなる。データ駆動部はデータラインにデータ信号を出力し、ゲート駆動部はゲート駆動信号を出力する。
ゲート駆動部は同一工程で薄膜トランジスタと同時に液晶パネル上に形成され、データ駆動部はチップ状に形成されて液晶パネルの周辺領域に接続される。ゲート駆動部は複数のステージからなるシフトレジスタを含み、ステージのそれぞれは対応するゲートラインに接続されてゲート駆動信号を出力する。
ゲート駆動部は複数のゲートラインにゲート駆動信号を順次出力するために互い従属的に接続される。すなわち、現ステージの入力端子は前のステージの出力端子に接続され、次のステージの出力端子は現ステージの制御端子に接続される。複数のステージのうち第１ステージには開始信号が入力される。
このようなゲート駆動部は液晶パネルの左右側に形成され、左側のゲート駆動回路が奇数番目のゲートラインを駆動し、右側のゲート駆動回路が偶数番目のゲートラインを駆動するシングル駆動方式で動作する。
従来のシングル（Single）駆動方式の液晶表示装置はゲートライン遅延（Gate Line Delay）及びＡＳＧ遅延（Amorphous Silicon Gate Delay）によって、ディスプレイに横線が見えてしまう、いわゆる横線視認現象が発生するという問題がある。
ゲートライン遅延とは、左右側のゲート駆動回路から交互に出力されるゲート駆動信号がゲートラインの端部に近づくほど遅延して出力されることをいう。ゲートライン遅延はゲートラインの端部に接続された画素の充電時間の不足を招き、これにより画素の輝度が低下する。このため、ゲートラインの左右側の両端部で隣接する両ゲートライン間に輝度差が発生し、これが横線視認現象として現れる。
ＡＳＧ遅延とは、ゲート駆動回路が複数のゲートラインにゲート駆動信号を順次印加するとき、ゲート駆動回路自体の遅延によってデータ出力よりゲート駆動信号が遅延して印加されることをいう。これにより、液晶パネルの下端部、つまりデータ駆動回路から離れた部分に位置するゲートラインに接続された画素が本来表示されるべきデータに対応する輝度より暗い輝度で表示するという問題がある。例えば、ゲートライン単位で緑Ｇと青Ｂのデータ信号がそれぞれ供給される場合、複数のゲートラインにゲート駆動信号を順次印加すると液晶パネルの下端部に近づくほど青Ｂのデータ信号が本来表示されるべき青Ｂに対応する輝度より暗い輝度の青Ｂを表示するという問題がある。
従って、本発明は従来の問題を解決するために案出されたものであり、画像品質が向上した液晶表示装置を提供することを目的とする。
前記目的を達成するために本発明１の液晶表示装置は、出力イネーブル信号及びゲートクロックを生成し、該当活性化されたディスプレイローにデータ信号が出力される時、データ出力時点を決定するロード信号のタイミングを調節するタイミングコントローラと、前記出力イネーブル信号とゲートクロックに応答してゲートクロックパルスを生成するレベルシフタと、前記ディスプレイローを一つずつ活性化し、前記ゲートクロックパルスに応答してリップルダウンされた第１ゲート駆動信号を生成して複数のゲートラインを順次駆動するゲート駆動回路と、前記第１ゲート駆動信号が前記ゲート駆動回路の最後のステージから出力される時、前記第１ゲート駆動信号をクリップした第２ゲート駆動信号を前記タイミングコントローラに供給するクリップ部とを含み、前記タイミングコントローラが前記第２ゲート駆動信号と前記出力イネーブル信号との比較により、前記ゲート駆動回路による第１ゲート駆動信号の遅延時間を算出し、前記遅延時間を測定及び利用して前記ロード信号のタイミングを調節する。
具体的に、前記タイミングコントローラはディスプレイフレームのスキャンスタートから最後までの前記ゲート駆動回路の実際遅延時間を測定し、前記ゲート駆動回路のステージに割り当てられた行当り（per−row）遅延時間を計算し、前記計算された行当り遅延時間を用いて与えられたフレームの間に蓄積された行数による前記ロード信号のタイミングを調節できる。
このように本発明の液晶表示装置は、ゲート駆動回路のリセット信号のフィードバックを受ける。また、フィードバックに基づいて読出時間を調節し、ゲート駆動回路によるゲート駆動信号の出力遅延を補償できる。そのため、ゲート駆動回路自体の遅延によって、データが出力されるよりもゲート駆動信号が遅延して印加される問題を解消できる。これにより、液晶パネルの下端部に位置するゲートラインに接続された画素が本来表示されるべきデータに対応する輝度より暗い輝度で表示するという問題を解消できる。
具体的には、タイミングコントローラは、各ゲートラインＧＬ１〜ＧＬｎに順次供給されるゲート駆動信号がハイレバルにライジングする時点に、ロード信号ＴＰのフォーリング時点を同期させ、データ駆動部が階調表示電圧をデータラインに供給するようにする。従って、ゲート駆動回路によってゲート駆動信号が遅延すると、ゲート駆動信号が遅延した時間だけロード信号ＴＰのフォーリング時点を遅延させる。これにより、ゲート駆動回路によってゲート駆動信号が遅延することにより発生する問題を解消できる。

発明２は、発明１において、前記レベルシフタは前記ゲートクロックパルスをゲートオン電圧及びゲートオフ電圧レベルのパルスとして生成することが好ましい。
発明３は、発明２において、前記ゲートクロックパルスは前記ゲートクロックパルスの位相が反転した位相を有する反転ゲートクロックパルスを含む。こられの信号は、ゲートラインを駆動する速度を調整し、例えば速くするために使用される。
発明４は、発明３において、前記第１ゲート駆動信号はゲート駆動回路をリセットするリセット信号を含む。
発明５は、発明４において、前記ゲート駆動回路は前記ゲートラインが形成された液晶パネルに集積され、前記ゲートラインの両端にデュアルに形成されて前記ゲートラインをデュアル駆動することが好ましい。
発明６は、発明５において、前記ゲート駆動回路は互いに従属的に接続された複数のステージから構成されるシフトレジスタである。つまり、前記ゲート駆動回路はリプッル進行方式で互いに直列に接続された複数のステージから構成されるシフトレジスタである。
発明７は、発明６において、前記複数のステージは前記複数のゲートラインにそれぞれ対応して接続される。
発明８は、発明７において、リセット信号を生成するダミーステージを含む。
ダミーステージは、ディスプレイフレームの垂直スキャンの終点でリセットするために全てのステージに再度接続されるのが好ましい。
発明９は、発明８において、前記タイミングコントローラは、１フレームの最後の出力イネーブル信号を供給する出力イネーブル信号生成部と、前記クリップされたリセット信号と前記１フレームの最後の出力イネーブル信号とを比較してクロックカウント信号を生成するカウンタ部と、前記クロックカウント信号に応答して前記ロード信号のタイミングを調節するロード信号生成部と、を含む。
前記カウンタ部は、クロックカウント信号を生成して実際遅延が理想的なものからどれほど差異があるのかを決定する。また、ロード信号生成部は、前記クロックカウント信号に応答して全てのフレームに対する測定されたリプッルスル遅延を基準にして行当りスキャンされた基準の前記ロード信号のタイミングを調節する。
発明１０は、リセット信号を含むゲート駆動信号を生成するゲート駆動回路と、前記リセット信号と前記リセット信号に対応する出力イネーブル信号を比較して前記ゲート駆動回路による前記ゲート駆動信号の遅延時間を算出し、前記遅延時間に応答してデータ出力時点を決定するロード信号のタイミングを調節するタイミングコントローラとを含む。
発明１１は、発明１０において、前記リセット信号をクリップしたクリップされたリセット信号を前記タイミングコントローラに供給するクリップ部をさらに含む。
発明１２は、発明１１において、前記タイミングコントローラが、前記出力イネーブル信号を供給する出力イネーブル信号生成部と、前記クリップされたリセット信号と前記１フレームの最後の出力イネーブル信号を比較してクロックカウント信号を生成するカウンタ部と、前記クロックカウント信号に応答して前記ロード信号のタイミングを調節するロード信号生成部とを含む。
発明１３は、発明１２において、前記ゲート駆動回路が互い従属的に接続された複数のステージから構成されるシフトレジスタであり、前記複数のステージが前記複数の前記リセット信号を生成するダミーステージを含む。
発明１４は、発明１３において、前記カウンタ部は、前記出力イネーブル信号のライジング時点から前記クリップされたリセット信号のライジング時点までの区間に該当するクロック数をカウントして前記クロックカウント信号として生成することが好ましい。
発明１５は、発明１４において、前記ロード信号生成部は前記ゲート駆動信号が供給されるゲートライン数を前記クロックカウント信号値で除算して前記ゲート駆動信号の遅延時間を算出し、算出されたゲート駆動信号遅延時間に該当する時間だけ前記ロード信号のフォーリング時点を遅延させる。
また、前記算出されたゲート駆動信号遅延時間に該当し、１つのフレームが進行される時スキャンされた行の数に対等する分だけ前記ロード信号のフォーリング時点をそれぞれ遅延させることが好ましい。
本発明１６のゲート駆動信号遅延減少方法は、ゲート駆動回路のダミーステージの出力信号であるリセット信号をタイミングコントローラにフィードバックするリセット信号フィードバック段階と、前記リセット信号と前記リセット信号に対応する出力イネーブル信号とを比較して前記ゲート駆動回路によるゲート駆動信号の遅延時間を算出する遅延時間算出段階と、前記算出されたゲート駆動信号の遅延時間に応答してデータの出力時点を決定するロード信号のタイミングを調節するロード信号タイミング調節段階とを含む。
発明１７は、発明１６において、リセット信号フィードバック段階は、前記リセット信号を一定の電圧レベルにクリップし、クリップされたリセット信号を前記タイミングコントローラにフィードバックするクリップ段階をさらに含む。
発明１８は、発明１７において、前記遅延時間算出段階は、前記出力イネーブル信号のライジング時点から前記クリップされたリセット信号のライジング時点までの区間に該当するクロック数をカウントしてクロックカウント信号を生成する段階を含む。
発明１９は、発明１８において、前記ロード信号タイミング調節段階は、前記ゲート駆動信号が供給されるゲートライン数を前記クロックカウント信号値で除算して前記ゲート駆動信号の遅延時間を算出し、算出されたゲート駆動信号遅延時間に該当する時間だけ前記ロード信号のフォーリング時点を遅延させる段階を含む。
発明２０は、発明１９において、前記リセット信号フィードバック段階は、前記ゲート駆動回路が複数のゲートラインに順次前記ゲート駆動信号を印加するとき、前記ゲート駆動回路による遅延によってデータの出力時点より前記ゲート駆動信号が遅延して印加されることにより発生する横線視認現象を分析する横線現象分析段階をさらに含む。
発明２１は、ディスプレイフレームの間垂直スキャンの第１時点で初期化した後、ロー活性化パルスまたはダミの最後のロー活性化パルスに対応されたシフトレジスタの最後のステージまたはダミの最後のステージが出力される時第２時点を確認する段階と、第１及び第２時点の差異とスキャンされたディスプレイローの数から複数個のシフトレジスタのステージのリップルスル遅延（ ripple-through delay ）と関連されたディスプレイロー当り遅延を決定する段階と、前記決定されたディスプレイロー当り遅延及び現在スキャンの間活性化されたディスプレイローの数に従って前記シフトレジスタに対応され活性化されたディスプレイローにディスプレイデータがローディングされる時の第３時点と現在ディスプレイフレームの行の活性化を調節する段階と、を含むことを特徴とするシフトレジスタの複数個のステージのリップルスル遅延を補償してスキャンスルとディスプレイフレームの順次的に活性化された行に使用する方法を提供する。
発明２２は、ディスプレイフレームの垂直スキャンスルの第１時点で初期化に応答するものの、シフトレジスタの最後のステージまたはダミの最後のステージが最後の行またはダミの最後の行の活性化信号に対応され出力される時、第２時点を確認する確認手段と、前記確認手段に駆動的に結合され前記第１及び第２時点の差異とスキャンされたディスプレイローの数から、前記シフトレジスタの複数個のステージのリップルスル遅延と関連されたディスプレイロー当り遅延またはその等価物を決定する差異決定手段と、前記差異決定手段に応答して前記決定されたディスプレイローの遅延及び現在スキャンされる間活性化されたディスプレイローの数に従って前記シフトレジスタに対応して活性化されたディスプレイローにディスプレイデータがローディングされる時の第３時点と現在ディスプレイフレームの行の活性化を調節する調節手段と、を含むことを特徴とするシフトレジスタの複数個のステージの多様なリップルスル遅延を補償してスキャンスル及び順次的に活性化されたディスプレイの行に使用するためのシステムを提供する。
本発明の液晶表示装置は、画像品質が向上した液晶表示装置を提供することができる。
本発明の詳細な説明では本発明の好ましい実施形態に基づいて説明するが、該当技術分野の習熟した当業者又は該当技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された本発明の思想及び技術領域から外れない範囲内で本発明を多様に修正及び変更できることを理解するであろう。
従って、本発明の技術的範囲は明細書の詳細な説明に記載された内容に限定されるものではなく、特許請求の範囲により定められるべきである。
以下、添付図面を参照して本発明の好ましい一実施形態について詳細に説明する。
図１は本発明の一実施形態による液晶表示装置の構成を示すブロック図である。図１に示すように、本発明の一実施形態による液晶表示装置１００は、液晶パネル１１０、データ駆動部１２０、第１ゲート駆動回路１３０、第２ゲート駆動回路１４０、第１レベルシフタ１５０、第２レベルシフタ１６０、タイミングコントローラ１７０、電源供給部１８０、及びクリップ部１９０を含む。
前記液晶パネル１１０は、薄膜トランジスタ基板１１２、カラーフィルタ基板（図示せず）、及び薄膜トランジスタ基板１１２とカラーフィルタ基板間に介在する液晶（図示せず）を含む。
薄膜トランジスタ基板１１２は、表示領域ＤＡ、第１周辺領域ＰＡ１、及び第２周辺領域ＰＡ２を含む。表示領域ＤＡには、第１方向に伸長されたゲートラインＧＬ１〜ＧＬｎ、第１方向と異なる第２方向に伸長されたデータラインＤＬ１〜ＤＬｍ、並びにゲートラインＧＬ１〜ＧＬｎ及びデータラインＤＬ１〜ＤＬｍにそれぞれ接続される複数の画素が形成される。第１周辺領域ＰＡ１には、ゲートラインＧＬ１〜ＧＬｎを駆動する第１ゲート駆動回路１３０及び第２ゲート駆動回路１４０が形成される。第２周辺領域ＰＡ２には、データラインＤＬ１〜ＤＬｍを駆動するデータ駆動部１２０が実装される。ここで、第１周辺領域ＰＡ１はゲートラインＧＬ１〜ＧＬｎの両端部に隣接する領域であり、第１ゲート駆動回路１３０は表示領域ＤＡの両側に配置される。また、第２周辺領域ＰＡ２はデータラインＤＬ１〜ＤＬｍの一端部に隣接する領域である。
各画素、例えば１つの画素は、ゲートラインＧＬ１とデータラインＤＬ１に接続される薄膜トランジスタＴＦＴ、薄膜トランジスタＴＦＴに接続される液晶キャパシタＣＬＣ、及びストレージキャパシタＣＳＴを含む。薄膜トランジスタＴＦＴのゲート及びソースはゲートラインＧＬ１及びデータラインＤＬ１にそれぞれ接続され、ドレインは液晶キャパシタＣＬＣとストレージキャパシタＣＳＴに接続される。液晶キャパシタＣＬＣは画素電極と共通電極を二端子とし、二端子間に誘電体として機能する液晶を含む。
カラーフィルタ基板には、光漏れ防止のためのブラックマトリクス、色を実現するためのカラーフィルタ、及び共通電極が形成される。液晶は誘電率異方性を有する物質であり、共通電極と画素電極に印加された電圧の差により回転して光の透過率を調節する。
前記第１ゲート駆動回路１３０及び第２ゲート駆動回路１４０は、ゲートラインＧＬ１〜ＧＬｎを介して液晶パネル１１０の一方側及び他方側である第１周辺領域ＰＡ１に集積されて形成され、その出力がゲートラインＧＬ１〜ＧＬｎの両端にそれぞれに接続される。第１ゲート駆動回路１３０及び第２ゲート駆動回路１４０は、ゲートラインＧＬ１〜ＧＬｎの両端からゲート駆動パルスを一度に一つのゲートラインに順次供給してゲートラインＧＬ１〜ＧＬｎをデュアル駆動させ、垂直スキャン動作に影響を与える。少なくとも第１ゲート駆動回路１３０及び第２ゲート駆動回路１４０の一方は、例えば、垂直スキャンの終点でゲート駆動回路１３０はゲート駆動回路１３０をリセットするリセット信号ＲＥｓｉｇを提供する。示されたようにこのフレームの終点のリセット信号ＲＥｓｉｇはクリップ部１９０に駆動的に接続できる。このように、ゲート駆動回路１３０は、フレームの終点を示すリセット信号ＲＥｓｉｇを出力する。クリップ部１９０は、リセット信号ＲＥｓｉｇを受信し、リセット信号ＲＥｓｉｇに基づくＣＲＥsig信号を最後のタイミングコントローラ１７０に出力する。
前記データ駆動部１２０は、タイミングコントローラ１７０からデータ制御信号及びデータを受信し、データに該当するアナログ駆動電圧を選択してデータラインＤＬ１〜ＤＬｍに階調表示電圧として供給する。データ駆動部１２０は集積化されたチップで実現され、薄膜トランジスタ基板１１２の第２周辺領域ＰＡ２に実装される。データ駆動部１２０は第２周辺領域ＰＡ２に接続されるフレキシブルプリント基板１０２を介してタイミングコントローラ１７０及び電源供給部１８０に接続される。
一方、本実施形態において、データ駆動部１２０が薄膜トランジスタ基板１１２にＣＯＧ（Chip On Glass）方式で実装される場合を例示したが、これに限定されるものではなく、ＴＣＰ（Tape Carrier Package）方式で実装されたり、第１ゲート駆動回路１３０及び第２ゲート駆動回路１４０のように直接薄膜トランジスタ基板１１２に集積化されて形成されてもよい。
前記第１レベルシフタ１５０及び第２レベルシフタ１６０は、タイミングコントローラ１７０からゲート制御信号が入力され、電源供給部１８０から駆動電圧が印加され、ゲート駆動回路１３０、１４０を駆動させるゲート駆動信号を生成して第１ゲート駆動回路１３０及び第２ゲート駆動回路１４０にそれぞれ供給する。図１では、ゲート駆動信号は、データ駆動部１２０を介してゲート駆動回路１３０、１４０に供給される。
前記タイミングコントローラ１７０には、外部からデータ及び入力制御信号が入力され、ゲート制御信号及びデータ制御信号を生成して第１レベルシフタ１５０及び第２レベルシフタ１６０並びにデータ駆動部１２０に供給する。ここで、データはＲＧＢ映像信号であり、データ制御信号はロード信号を含み、入力制御信号は垂直同期信号、水平同期信号、メインクロック、及びデータイネーブル信号を含む。タイミングコントローラ１７０は、クリップ部１９０からリセット信号ＲＥｓｉｇに基づくリセット信号ＣＲＥｓｉｇが供給され、データ駆動部１２０に供給されるロード信号のタイミングを調節する。
前記電源供給部１８０は、外部から供給された電源電圧を利用してアナログ駆動電圧、共通電圧ＶＣＯＭ、ゲート駆動電圧を生成する。電源供給部１８０は、アナログ駆動電圧をデータ駆動部１２０に供給し、共通電圧ＶＣＯＭを液晶パネル１１０の共通電極に供給し、ゲート駆動電圧を第１レベルシフタ１５０及び第２レベルシフタ１６０に供給する。
前記クリップ部１９０は、第１ゲート駆動回路１３０からリセット信号ＲＥｓｉｇを取得し、リセット信号ＲＥｓｉｇに基づいてリセット信号ＣＲＥｓｉｇを生成してタイミングコントローラ１７０に供給する。
ここで、リセット信号ＣＲＥｓｉｇは、リセット信号ＲＥｓｉｇをタイミングコントローラ１７０が処理できる電圧レベルに制限した信号である。また、リセット信号ＲＥｓｉｇは、ゲート駆動回路１３０のダミーステージから出力されるゲートオン電圧ＶＯＮまたはとゲートオフ電圧ＶＯＦＦレベルの信号であり、ディスプレイの各垂直スキャンの終点で第１ゲート駆動回路１３０をリセットする信号である。従って、前記リセット信号ＲＥsigは、スキャン信号（垂直同期信号）と組合わせられ、全てのディスプレイ上の行（以下、ディスプレイローという）を順次に活性化する動作において、第１ゲート駆動回路１３０の蓄積された遅延を示す。また、行（ライン）当りの遅延（per-line delay）は、測定された総遅延をスキャンされた行（ライン）の総数で割ることで計算することができる。示されていないが、適切な演算論理部またはマイクロコントローラまたはマイクロプロセッサが、行当りの遅延、収集された遅延の総量を算出するのに使用されることができる。これらの計算手段は、与えられたディスプレイの所定の行数を算出することもできる。ダミーステージｎ＋１の出力は、クリップ回路１９０に入力されるだけではなく、全てのステージにリセット入力として入力されることもできる。全てのステージが前記ダミーステージｎ＋１の出力をリセット入力として取り込むことで、全てのステージが同様の動作を行うことができる。前記ダミーステージｎ＋１のゲートラインＧＬｎ＋１は、他のステージの出力負荷に近接するために適切な数か少ない数のダミゲートパッドを有することができる。
例えば、クリップ部１９０は、ゲートオン電圧ＶＯＮとゲートオフ電圧ＶＯＦＦレベルのリセット信号ＲＥｓｉｇを、３．３Ｖレベルに振幅を制限し、クリップされたリセット信号ＣＲＥｓｉｇとして出力するクリップ回路を含む。このような機能を実行するクリップ回路は前述した説明から当業者が容易に実現できるので、詳細な説明は省略する。
前記タイミングコントローラ１７０、第１レベルシフタ１５０、第２レベルシフタ１６０、電源供給部１８０、及びクリップ部１９０はコントロールプリント基板１０４に実装される。コントロールプリント基板１０４はフレキシブルプリント基板１０２を介して薄膜トランジスタ基板１１２の第２周辺領域ＰＡ２に接続される。液晶パネル１１０に形成された第１ゲート駆動回路１３０及び第２ゲート駆動回路１４０は、データ駆動部１２０を介してタイミングコントローラ１７０及び電源供給部１８０に接続されるか、又はフレキシブルプリント基板１０２を介して直接タイミングコントローラ１７０及び電源供給部１８０に接続される。
図２は図１に示すタイミングコントローラの入出力信号の関係を示す図である。図２に示すように、タイミングコントローラ１７０は第１レベルシフタ１５０及び第２レベルシフタ１６０に出力イネーブル信号ＯＥ、ゲートクロックＣＰＶ、及びゲートスタート信号ＳＴＶをそれぞれ供給する。また、タイミングコントローラ１７０はクリップ部１９０から供給されるクリップされたリセット信号ＣＲＥｓｉｇに応答してロード信号ＴＰのタイミングを調節してデータ駆動部１２０に供給する。
一方、第１レベルシフタ１５０及び第２レベルシフタ１６０は、電源供給部１８０からゲート駆動電圧のゲートオン電圧ＶＯＮとゲートオフ電圧ＶＯＦＦが供給され、タイミングコントローラ１７０からゲート制御信号である出力イネーブル信号ＯＥ、ゲートクロックＣＰＶ、及びゲートスタート信号ＳＴＶが供給され、ゲートオン電圧ＶＯＮとゲートオフ電圧ＶＯＦＦレベルの開始パルスＳＴＶＰ、ゲートクロックパルスＣＫＶ、及び反転ゲートクロックパルスＣＫＶＢを生成し、これをデータ駆動部１２０を介して第１ゲート駆動回路１３０及び第２ゲート駆動回路１４０に供給する。
ここで、ゲートスタート信号ＳＴＶは１フレーム（Frame）の開始を通知する信号であり、開始パルスＳＴＶＰはゲート駆動回路１３０、１４０が１フレームの最初のゲート駆動信号を生成するようにする信号である。また、ゲートクロックパルスＣＫＶ及び反転ゲートクロックパルスＣＫＶＢは、互いに位相が反転したクロックであり、ゲートラインを駆動する速度を調整し、例えば速くするために使用される。
図３は図２に示すタイミングコントローラの構成を示すブロック図である。図３に示すように、タイミングコントローラ１７０は、出力イネーブル信号生成部１７２、カウンタ部１７４、及びロード信号生成部１７６を含む。
前記出力イネーブル信号生成部１７２は、１フレームの最後の出力イネーブル信号ＬＡＳＴＯＥをカウンタ部１７４に供給する。ここで、ゲートラインを活性化するためのシフトレジスタは、複数のステージが直列に接続されて形成されており、最後のステージはダミーステージである。１フレームの最後の出力イネーブル信号ＬＡＳＴＯＥとは、ダミーステージに供給されるゲートクロックパルスＣＫＶを生成するために使用された出力イネーブル信号ＯＥに時間的に対応した信号である。前記ダミーステージは、前記シフトレジストの他のステージと同一の工程で製造され、その応答遅延は他のステージの応答遅延と同じである。
前記カウンタ部１７４は、クリップされたリセット信号ＣＲＥｓｉｇのライジング時点と、最後の出力イネーブル信号ＬＡＳＴＯＥのライジング（Rising）時点と、の差異示すクロックカウント信号ＣＬＫＣＯＵＮＴを生成し、これをロード信号生成部１７６に供給する。ここで、クロックカウント信号ＣＬＫＣＯＵＮＴは、ゲート駆動回路１３０、１４０によるゲート駆動信号の遅延時間をクロックに基づいて算出した信号である。
具体的に説明すると、リセット信号ＲＥｓｉｇは、ゲート駆動回路のダミーステージから出力される信号であり、リセット信号ＣＲＥｓｉｇはリセット信号ＲＥｓｉｇに基づいて生成されるため、リセット信号ＲＥｓｉｇに時間的に対応した信号である。また、最後の出力イネーブル信号ＬＡＳＴＯＥは、ダミーステージをイネーブルにするための出力イネーブル信号ＯＥに時間的に対応した信号である。よって、リセット信号ＣＲＥｓｉｇのライジング時点と、最後の出力イネーブル信号ＬＡＳＴＯＥのライジング時点と、の差異を算出することで、ダミーステージがイネーブルされてから信号が出力されるまでの応答時間が算出され、最終的にゲート駆動信号の遅延時間が算出される。
前記ロード信号生成部１７６は、クロックカウント信号ＣＬＫＣＯＵＮＴに応答してロード信号ＴＰのフォーリング（Falling）時点を調節する。データ駆動部１２０はロード信号ＴＰのフォーリング時点にデータを出力するからである。
従って、本発明の一実施形態による液晶表示装置は、ゲート駆動回路のリセット信号のフィードバックを受ける。また、フィードバックに基づいてロード時間（即ち、ＴＰパルスフォーリングエッジ）を調節してゲート駆動回路によるゲート駆動信号の出力遅延を補償できる。そのため、ゲート駆動回路自体の遅延によって、データが出力されるよりもゲート駆動信号が遅延して印加される問題を解消できる。これにより、液晶パネルの下端部に位置するゲートラインに接続された画素が本来表示されるべきデータに対応する輝度より暗い輝度で表示するという問題を解消できる。
図４は図１に示す第１レベルシフタの例を示す回路図である。図４に示すように、第１レベルシフタ１５０は、第１レベルシフト部１５２、第２レベルシフト部１５４、及び第３レベルシフト部１５６を含む。
第１レベルシフト部１５２は、出力イネーブル信号ＯＥとゲートクロックＣＰＶを論理演算し、電圧のレベルを増幅して第１ゲート駆動回路に供給するゲートクロックパルスＣＫＶを発生する。このために第１レベルシフト部１５２は、論理演算部ＬＧ１、駆動インバータＩＮＶ１、及びフルスイングインバータ１５３を含む。
論理演算部ＬＧ１は出力イネーブル信号ＯＥとゲートクロックＣＰＶとをオア演算する。駆動インバータＩＮＶ１は、論理演算部ＬＧ１の出力の位相を反転させてフルスイングインバータ１５３の駆動レベルに増幅する。フルスイングインバータ１５３は、駆動インバータＩＮＶ１の出力に応答してゲートオン電圧ＶＯＮ及びゲートオフ電圧ＶＯＦＦレベルのゲートクロックパルスＣＫＶを生成する。
第２レベルシフト部１５４は、出力イネーブル信号ＯＥとゲートクロックＣＰＶを論理演算し、電圧のレベルを増幅して第１ゲート駆動回路に供給する反転ゲートクロックパルスＣＫＶＢを発生する。このために第２レベルシフト部１５４は、論理演算部ＬＧ２、反転インバータＩＮＶ２、駆動インバータＩＮＶ３、及びフルスイングインバータ１５５を含む。ここで、反転ゲートクロックパルスＣＫＶＢはゲートクロックパルスＣＫＶの位相が反転したクロックである。
論理演算部ＬＧ２は出力イネーブル信号ＯＥとゲートクロックＣＰＶをオア演算する。反転インバータＩＮＶ２は論理演算部ＬＧ２の出力の位相を反転させて出力する。駆動インバータＩＮＶ３は反転インバータＩＮＶ２の出力の位相を反転させてフルスイングインバータ１５５の駆動レベルに増幅する。フルスイングインバータ１５５は駆動インバータＩＮＶ３の出力に応答してゲートオン電圧ＶＯＮ及びゲートオフ電圧ＶＯＦＦレベルの反転ゲートクロックパルスＣＫＶＢを生成する。
第３レベルシフト部１５６は、出力イネーブル信号ＯＥとゲートスタート信号ＳＴＶが入力され、ゲートオン電圧ＶＯＮ及びゲートオフ電圧ＶＯＦＦレベルの開始パルスＳＴＶＰを発生する。ここで、開始パルスＳＴＶＰは、ゲートスタートパルスＳＴＶと同一の周期とパルス幅を有し、ゲートオン電圧ＶＯＮ及びゲートオフ電圧ＶＯＦＦのレベルを有する。これは論理演算部ＬＧ１がＡＮＤ機能に置換された第１レベルシフト部１５２と類似した回路によって具現されることができる。
一方、第２レベルシフタ１６０の構成は前述した第１レベルシフタ１５０の構成及び動作から当業者が容易に実施できるので、詳細な説明は省略する。
図５は図１に示す第１及び第２ゲート駆動回路の構成を示すブロック図である。図５に示すように、第１ゲート駆動回路１３０及び第２ゲート駆動回路１４０は、ゲートラインＧＬ１〜ＧＬｎを両側からデュアル駆動できるように表示領域ＤＡの両側に隣接して配置される。しかし、示されたように、ゲートラインＧＬｎ＋１及び駆動ステージｎ＋１が一つずつ各端部に追加されることもできる。第１ゲート駆動回路１３０及び第２ゲート駆動回路１４０は、ゲートラインＧＬ１〜ＧＬｎを基準に対称の構造を有する。
第１ゲート駆動回路１３０は、データ駆動部から各種信号が入力されて回路部１３２に伝達する配線部１３４と、配線部１３４を介して伝達される各種信号に応答してゲート駆動信号を順次出力する回路部１３２とを含む。
前記回路部１３２は、互いに従属的に接続された複数のステージＳＴＡＧＥ１〜ＳＴＡＧＥｎ＋１から構成されるシフトレジスタを含む。第１ステージＳＴＡＧＥ１〜第ｎステージＳＴＡＧＥｎは、第１ゲートラインＧＬ１〜第ｎゲートラインＧＬｎに電気的に接続されてゲート駆動信号を順次出力する。ここで、ｎ＋１ステージＳＴＡＧＥｎ＋１はダミーステージであり、ｎは偶数である。
複数のステージＳＴＡＧＥ１〜ＳＴＡＧＥｎ＋１は、それぞれ第１クロック端子ＣＫ１、第２クロック端子ＣＫ２、入力端子ＩＮ、制御端子ＣＴ、出力端子ＯＵＴ、リセット端子ＲＥ、キャリー端子ＣＲ、及び接地電圧端子ＶＳＳを含む。
複数のステージＳＴＡＧＥ１〜ＳＴＡＧＥｎ＋１のうち奇数番目のステージＳＴＡＧＥ１、ＳＴＡＧＥ３〜ＳＴＡＧＥｎ＋１は、第１クロック端子ＣＫ１にゲートクロックパルスＣＫＶが供給され、第２クロック端子ＣＫ２に反転ゲートクロックパルスＣＫＶＢが供給される。複数のステージＳＴＡＧＥ１〜ＳＴＡＧＥｎのうち偶数番目のステージＳＴＡＧＥ２、ＳＴＡＧＥ４〜ＳＴＡＧＥｎは、第１クロック端子ＣＫ１に反転ゲートクロックパルスＣＫＶＢが供給され、第２クロック端子ＣＫ２にゲートクロックパルスＣＫＶが供給される。
複数のステージＳＴＡＧＥ１〜ＳＴＡＧＥｎ＋１の入力端子ＩＮは前のステージのキャリー端子ＣＲに接続されて前のステージのキャリー信号が供給され、制御端子ＣＴは次のステージの出力端子ＯＵＴに接続されて次のステージの出力信号が供給される。第１ステージＳＴＡＧＥ１は、前のステージが存在しないので入力端子ＩＮに開始パルスＳＴＶＰが供給される。キャリー端子ＣＲから出力されるキャリー信号は次のステージを駆動させる役割を果たす。
ｎ番目のステージＳＴＡＧＥｎの制御端子ＣＴにキャリー信号を供給するダミーステージＳＴＡＧＥｎ＋１の制御端子ＣＴには開始パルスＳＴＶＰが供給されることが好ましい。複数のステージＳＴＡＧＥ１〜ＳＴＡＧＥｎ＋１の接地電圧端子ＶＳＳにはゲートオフ電圧ＶＯＦＦが供給されており、リセット端子ＲＥにはｎ＋１ステージＳＴＡＧＥｎ＋１の出力信号が供給される。
また、複数のステージＳＴＡＧＥ１〜ＳＴＡＧＥｎ＋１のうち奇数番目のステージＳＴＡＧＥ１、ＳＴＡＧＥ３〜ＳＴＡＧＥｎ＋１の出力端子ＯＵＴはゲートクロックパルスＣＫＶをゲート駆動信号として出力し、キャリー端子ＣＲはゲートクロックパルスＣＫＶをキャリー信号として出力する。複数のステージＳＴＡＧＥ１〜ＳＴＡＧＥｎのうち偶数番目のステージＳＴＡＧＥ２、ＳＴＡＧＥ４〜ＳＴＡＧＥｎの出力端子ＯＵＴは反転ゲートクロックパルスＣＫＶＢをゲート駆動信号として出力し、キャリー端子ＣＲは反転ゲートクロックパルスＣＫＶＢをキャリー信号として出力する。
すなわち、第１ゲート駆動回路１３０は、奇数番目のステージＳＴＡＧＥ１、ＳＴＡＧＥ３〜ＳＴＡＧＥｎ＋１がゲートクロックパルスＣＫＶに同期してゲート駆動信号を出力し、偶数番目のステージＳＴＡＧＥ２、ＳＴＡＧＥ４〜ＳＴＡＧＥｎが反転ゲートクロックパルスＣＫＶＢに同期してゲート駆動信号を出力する構造を有する。
第１ゲート駆動回路１３０の複数のステージＳＴＡＧＥ１〜ＳＴＡＧＥｎの出力端子ＯＵＴは表示領域ＤＡに形成されたゲートラインＧＬ１〜ＧＬｎにそれぞれ対応して接続され、ゲート駆動信号をゲートラインＧＬ１〜ＧＬｎに順次供給してゲートラインＧＬ１〜ＧＬｎを順次駆動する。
前記配線部１３４は回路部１３２に隣接して形成される。配線部１３４は、互いに平行に延びた開始パルス配線ＳＬ１、ゲートクロックパルス配線ＳＬ２、反転ゲートクロックパルス配線ＳＬ３、接地電圧配線ＳＬ４、及びリセット配線ＳＬ５を含む。
開始パルス配線ＳＬ１は、第１レベルシフタ１５０から開始パルスＳＴＶＰが伝達されて第１ステージＳＴＡＧＥ１の入力端子ＩＮとｎ＋１ステージＳＴＡＧＥｎ＋１の制御端子ＣＴに入力する。
ゲートクロックパルス配線ＳＬ２は、第１レベルシフタ１５０からゲートクロックパルスＣＫＶが伝達されて奇数番目のステージＳＴＡＧＥ１、ＳＴＡＧＥ３〜ＳＴＡＧＥｎ＋１の第１クロック端子ＣＫ１に供給し、偶数番目のステージＳＴＡＧＥ２、ＳＴＡＧＥ４〜ＳＴＡＧＥｎの第２クロック端子ＣＫ２に供給する。
反転ゲートクロックパルス配線ＳＬ３は、第１レベルシフタ１５０から反転ゲートクロックパルスＣＫＶＢが伝達されて奇数番目のステージＳＴＡＧＥ１、ＳＴＡＧＥ３〜ＳＴＡＧＥｎ＋１の第２クロック端子ＣＫ２に供給し、偶数番目のステージＳＴＡＧＥ２、ＳＴＡＧＥ４〜ＳＴＡＧＥｎの第１クロック端子ＣＫ１に供給する。
接地電圧配線ＳＬ４は、電源供給部１８０からゲートオフ電圧ＶＯＦＦが伝達されて第１ステージＳＴＡＧＥ１〜第ｎ＋１ステージＳＴＡＧＥｎ＋１の接地電圧端子ＶＳＳに供給する。
リセット配線ＳＬ５は、第ｎ＋１ステージＳＴＡＧＥｎ＋１の出力端子ＯＵＴの出力信号を複数のステージＳＴＡＧＥ１〜ＳＴＡＧＥｎ＋１のリセット端子ＲＥにリセット信号ＲＥｓｉｇとして供給する。また、リセット配線ＳＬ５は、第ｎ＋１ステージＳＴＡＧＥｎ＋１の出力端子ＯＵＴの出力信号をクリップ部１９０に供給する。
第１ゲート駆動回路１３０及び第２ゲート駆動回路１４０は、ゲートラインＧＬ１〜ＧＬｎを基準に対称の構造を有する。前述した第１ゲート駆動回路１３０についての説明から当業者は第２ゲート駆動回路１４０の構成を容易に実施できるので、第２ゲート駆動回路１４０の詳細な説明は省略する。
例えば、右側回路部分１４０のリセットラインはクリップ部１９０に連結される必要がない。これとは異なり、クリップ部１９０は、左側の代わりに右側回路部分１９０のリセットパルスを受けることもできる。
本発明の一実施形態による液晶表示装置は、同じ構成のゲート駆動回路をゲートラインの両端に配置してゲートラインをデュアル駆動する構成を有する。そのため、ゲート駆動信号がゲートラインの端部に近づくほど遅延出力されてゲートラインの左右側の両端部で隣接する両ゲートライン間に輝度差が発生する従来の問題を解消することができる。例えば、右側のゲート駆動回路からゲートラインにゲート駆動信号を供給された場合、左側にいくほど信号遅延が生じる。同様に、左側のゲート駆動回路からゲートラインにゲート駆動信号を供給された場合、右側にいくほど信号遅延が生じる。しかし、右側及び左側のゲート駆動回路が交互に駆動されるため、隣接するラインで遅延から生じる輝度差が互いに補償される。
図６は図５に示す第１ステージの例を示す回路図である。図６に示すように、第１ステージＳＴＡＧＥ１は、プルアップ部１３２ａ、プルダウン部１３２ｂ、駆動部１３２ｃ、ホールド部１３２ｄ、スイッチ部１３２ｅ、及びキャリー部１３２ｆを含む。
前記プルアップ部１３２ａは、第１クロック端子ＣＫ１から供給されるゲートクロックパルスＣＫＶをプルアップして出力端子ＯＵＴからゲート駆動信号ＧＯ１として出力する。プルアップ部１３２ａは、ゲートが第１ノードＮ１に接続され、ドレインが第１クロック端子ＣＫ１に接続され、ソースが出力端子ＯＵＴに接続される第１トランジスタＮＴ１を含む。
前記プルダウン部１３２ｂは、第２ステージからのゲート駆動信号ＧＯ２に応答してプルアップされたゲート駆動信号ＧＯ１を接地電圧端子ＶＳＳから供給されたゲートオフ電圧ＶＯＦＦにプルダウンする。プルダウン部１３２ｂは、ゲートが制御端子ＣＴに接続され、ドレインが出力端子ＯＵＴに接続され、ソースが接地電圧端子ＶＳＳに接続された第２トランジスタＮＴ２を含む。
前記駆動部１３２ｃは、入力端子ＩＮから供給される開始パルスＳＴＶＰに応答してプルアップ部１３２ａをターンオンさせ、第２ステージのゲート駆動信号ＧＯ２に応答してプルアップ部１３２ａをターンオフさせる。このために駆動部１３２ｃは、バッファ部、充電部、及び放電部を含む。
バッファ部は、ゲート及びドレインが入力端子ＩＮに共通接続され、ソースが第１ノードＮ１に接続された第３トランジスタＮＴ３を含む。充電部は、第１電極が第１ノードＮ１に接続され、第２電極が第２ノードに接続された第１キャパシタＣ１を含む。放電部は、ゲートが制御端子ＣＴに接続され、ドレインが第１ノードＮ１に接続され、ソースが接地電圧端子ＶＳＳに接続される第４トランジスタＮＴ４を含む。
入力端子ＩＮに開始パルスＳＴＶＰが入力されると、これに応答して第３トランジスタＮＴ３がターンオンし、開始パルスＳＴＶＰが第１キャパシタＣ１に充電される。第１キャパシタＣ１に第１トランジスタＮＴ１の閾電圧以上の電荷が充電されると、第１トランジスタＮＴ１がターンオンして第１クロック端子ＣＫ１から供給されるゲートクロックパルスＣＫＶを出力端子ＯＵＴに出力する。
ここで、第１ノードＮ１の電位は、第２ノードＮ２の突然の電位の変化による第１キャパシタＣ１のカップリング（Coupling）により、第２ノードＮ２の電位変化量だけブートストラップ（Boot Strap）される。従って、第１トランジスタＮＴ１は、ドレインに印加された第１ゲートクロックパルスＣＫＶを出力端子ＯＵＴに容易に出力できる。出力端子ＯＵＴに出力されたゲートクロックパルスＣＫＶはゲートラインに供給されるゲート駆動信号ＧＯ１となる。ここで、開始パルスＳＴＶＰは、第１ゲート駆動信号を生成するために第１トランジスタＮＴ１を予備に充電する信号として使用される。
その後、制御端子ＣＴから入力される第２ステージの出力信号であるゲート駆動信号ＧＯ２に応答して第４トランジスタＮＴ４がターンオンすると、第１キャパシタＣ１に充電された電荷は接地電圧端子ＶＳＳから供給されるゲートオフ電圧ＶＯＦＦレベルで放電される。
前記ホールド部１３２ｄは、ゲート駆動信号ＧＯ１をゲートオフ電圧ＶＯＦＦレベル状態でホールドする第５トランジスタＮＴ５及び第６トランジスタＮＴ６を含む。第５トランジスタＮＴ５は、ゲートが第３ノードＮ３に接続され、ドレインが第２ノードＮ２に接続され、ソースが接地電圧端子ＶＳＳに接続される。第６トランジスタＮ６は、ゲートが第２クロック端子ＣＫ２に接続され、ドレインが第２ノードＮ２に接続され、ソースが接地電圧端子ＶＳＳに接続される。
前記スイッチ部１３２ｅは、第７トランジスタＮＴ７、第８トランジスタＮＴ８、第９トランジスタＮＴ９、及び第１０トランジスタＮＴ１０と、第２キャパシタＣ２及び第３キャパシタＣ３とを含み、ホールド部１３２ｄの駆動を制御する。第７トランジスタＮＴ７は、ゲートとドレインが第１クロック端子ＣＫ１に接続され、ソースは第９トランジスタＮＴ９のドレインと第８トランジスタＮＴ８のゲートに共通接続される。第８トランジスタＮＴ８は、ドレインが第１クロック端子ＣＫ１に接続され、ゲートは第２キャパシタＣ２を介して前記第７トランジスタＮＴ７のドレインと接続され、ソースは第３ノードＮ３に接続され、ゲートとソースは第３キャパシタＣ３を介して互いに接続される。第９トランジスタＮＴ９は、ドレインが第７トランジスタＮＴ７のソースに接続され、ゲートは第２ノードＮ２に接続され、ソースは接地電圧端子ＶＳＳに接続される。第１０トランジスタＮＴ１０は、ドレインが第３ノードＮ３に接続され、ゲートは第２ノードＮ２に接続され、ソースは接地電圧端子ＶＳＳに接続される。
出力端子ＯＵＴにハイ状態のゲートクロックパルスＣＫＶがゲート駆動信号ＧＯ１として出力されると、第２ノードＮ２の電位はハイ状態に上昇する。第２ノードＮ２の電位がハイ状態に上昇すると、第９トランジスタＮＴ９及び第１０トランジスタＮＴ１０はターンオン状態に切り替えられる。ここで、第１クロック端子ＣＫ１に供給されるゲートクロックパルスＣＫＶによって第７トランジスタＮＴ７及び第８トランジスタＮＴ８がターンオンした状態に切り替えられても、第７トランジスタＮＴ７及び第８トランジスタＮＴ８から出力された信号は第９トランジスタＮＴ９及び第１０トランジスタＮＴ１０を介して接地電圧ＶＯＦＦ状態で放電される。従って、ハイ状態のゲート駆動信号ＧＯ１が出力される間、第３ノードＮ３の電位はロー状態に維持されるので、第５トランジスタＮＴ５はターンオフ状態を維持する。
その後、制御端子ＣＴから入力された第２ステージのゲート駆動信号ＧＯ２に応答してゲート駆動信号ＧＯ１が接地電圧端子ＶＳＳから放電され、第２ノードＮ２の電位はロー状態に徐々に下降する。従って、第９トランジスタＮＴ９及び第１０トランジスタＮＴ１０はターンオフ状態に切り替えられ、第７トランジスタＮＴ７及び第８トランジスタＮＴ８から出力された信号によって第３ノードＮ３の電位はハイ状態に上昇する。第３ノードＮ３の電位が上昇するにつれて第５トランジスタＮＴ５がターンオンし、第２ノードＮ２の電位は第５トランジスタＮＴ５を介してゲートオフ電圧ＶＯＦＦ状態で放電される。
この状態で、第２クロック端子ＣＫ２に供給される反転ゲートクロックパルスＣＫＶＢによって第６トランジスタＮＴ６がターンオンすると、第２ノードＮ２の電位は接地電圧端子ＶＳＳから完全に放電される。
その結果、ホールド部１３２ｄの第５トランジスタＮＴ５及び第６トランジスタＮＴ６は、第２ノードＮ２の電位をゲートオフ電圧ＶＯＦＦ状態でホールドする。スイッチ部１３２ｅは、第５トランジスタＮＴ５がターンオンする時点を決定する。
前記キャリー部１３２ｆは、ドレインが第１クロック端子ＣＫ１に接続され、ゲートが第１ノードＮ１に接続され、ソースがキャリー端子ＣＲに接続された第１１トランジスタＮＴ１１を含む。第１１トランジスタＮＴ１１は、第１ノードＮ１の電位が上昇するにつれてターンオンし、ドレインに入力されたゲートクロックパルスＣＫＶをキャリー信号ＣＡｓｉｇ１として出力する。キャリー信号は次のステージの入力端子ＩＮに供給され、次のステージの駆動のための開始パルスＳＴＶＰとして使用される。
一方、第１ステージＳＴＡＧＥ１は、リップル防止部１３２ｇとリセット部１３２ｈをさらに含む。前記リップル防止部１３２ｇは、既にゲートオフ電圧ＶＯＦＦ状態に維持されたゲート駆動信号ＧＯ１が入力端子ＩＮから入力されるノイズによってリップルされることを防止する。このためにリップル防止部１３２ｇは、第１２トランジスタＮＴ１２と、第１３トランジスタＮＴ１３とを含む。第１２トランジスタＮＴ１２は、ドレインが入力端子ＩＮに接続され、ゲートが第２クロック端子ＣＫ２に接続され、ソースは第１ノードＮ１に接続される。第１３トランジスタＮＴ１３は、ドレインが第１ノードＮ１に接続され、ゲートが第１クロック端子ＣＫ１に接続され、ソースが第２ノードＮ２に接続される。
前記リセット部１３２ｈは、ドレインが第１ノードＮ１に接続され、ゲートがリセット端子ＲＥに接続され、ソースが接地電圧端子ＶＳＳに接続された第１４トランジスタＮＴ１４を含む。第１４トランジスタＮＴ１４は、リセット端子ＲＥから入力された第ｎ＋１ステージＳＴＡＧＥｎ＋１の出力信号であるリセット信号ＲＥｓｉｇに応答して第１ノードＮ１をゲートオフ電圧ＶＯＦＦ状態で放電させる。第ｎ＋１ステージＳＴＡＧＥｎ＋１の出力信号であるリセット信号ＲＥｓｉｇは１フレームの最後を意味するので、リセット部１３２ｈは１フレームが終わる時点に複数のステージＳＴＡＧＥ１〜ＳＴＡＧＥｎの全ての第１ノードＮ１を同時に放電させる。
すなわち、前記リセット部１３２ｈは、複数のステージＳＴＡＧＥ１〜ＳＴＡＧＥｎから順次ゲート駆動信号が出力され、その後第ｎ＋１ステージＳＴＡＧＥｎ＋１の出力信号によって複数のステージＳＴＡＧＥ１〜ＳＴＡＧＥｎの第１４トランジスタＮＴ１４をターンオンさせることにより、複数のステージＳＴＡＧＥ１〜ＳＴＡＧＥｎの第１ノードＮ１をゲートオフ電圧ＶＯＦＦの状態にリセットする。従って、その後回路部１３２の複数のステージＳＴＡＧＥ１〜ＳＴＡＧＥｎ＋１は初期化した状態で再び動作を始めることができる。
本実施形態において、前記リセット信号ＲＥｓｉｇは、ゲート駆動回路によるゲート駆動信号の遅延時間を算出するために、タイミングコントローラにフィードバックされる信号として使用される。一方、図５に示す第２〜第ｎ＋１ステージは前述した第１ステージの構成から当業者が容易に実施できるので、詳細な説明は省略する。
図７は図１に示す液晶表示装置の動作タイミング図である。図７に示すように、第１レベルシフタ１５０及び第２レベルシフタ１６０は、タイミングコントローラ１７０から供給された出力イネーブル信号ＯＥとゲートクロックＣＰＶをオア演算し、ゲートオン電圧ＶＯＮ及びゲートオフ電圧ＶＯＦＦのゲートクロックパルスＣＫＶ及び反転ゲートクロックパルスＣＫＶＢを生成する。第１ゲート駆動回路１３０及び第２ゲート駆動回路１４０の奇数番目のステージＳＴＡＧＥ１、ＳＴＡＧＥ３〜ＳＴＡＧＥｎ＋１はゲートクロックパルスＣＫＶをゲート駆動信号として出力し、偶数番目のステージＳＴＡＧＥ２、ＳＴＡＧＥ４〜ＳＴＡＧＥｎは反転ゲートクロックパルスＣＫＶＢをゲート駆動信号として出力する。
一方、タイミングコントローラ１７０は、各ゲートラインＧＬ１〜ＧＬｎに順次供給されるゲート駆動信号がハイレバルにライジングする時点にロード信号ＴＰのフォーリング時点を同期させ、データ駆動部１２０が階調表示電圧をデータラインに供給するようにする。従って、ゲート駆動回路１３０、１４０によってゲート駆動信号が遅延すると、ゲート駆動信号が遅延した時間だけロード信号ＴＰのフォーリング時点を遅延させ、ゲート駆動回路１３０、１４０によってゲート駆動信号が遅延することにより発生する問題が解消できる。
本発明の一実施形態による液晶表示装置を利用し、ゲート駆動回路のリセット信号のフィードバックを受けてゲート駆動回路による遅延を補償する方法について、図８〜図１２を参照してより詳細に説明する。図８は本発明の一実施形態によるＡＳＧ遅延減少方法の手順を示すフローチャートであり、図９〜図１２はＡＳＧ遅延減少方法を説明するための信号タイミング図である。
図８に示すように、本発明の一実施形態によるＡＳＧ遅延減少方法は、横線現象分析段階（Ｓ１００）、リセット信号フィードバック段階（Ｓ２００）、リセット信号クリップ段階（Ｓ３００）、遅延時間算出段階（Ｓ４００）、及びロード信号タイミング調節段階（Ｓ５００）を含む。
前記横線現象分析段階（Ｓ１００）は、ゲート駆動回路１３０、１４０が複数のゲートラインＧＬ１〜ＧＬｎに順次ゲート駆動信号を印加するとき、ゲート駆動回路１３０、１４０自体の遅延によってデータ出力よりゲート駆動信号が遅延して印加されることにより発生する横線現象を分析する段階である。
具体的には、図９に示すように、複数のゲートラインＧＬ１〜ＧＬｎに供給されるゲート駆動信号は、液晶パネル１１０の下端部に近づくほどゲート駆動回路１３０、１４０自体の遅延によって出力が遅延する現象が発生する。例えば、ゲートラインを順次駆動しながら赤Ｒ、緑Ｇ、及び青Ｂに該当する階調表示電圧を該当ゲートラインに接続された画素にそれぞれ供給する場合、液晶パネル１１０の下端部に近づくほどゲート駆動信号が遅延してゲートラインに接続された画素には本来表示されるべき色相と異なる色相が表示される。
より詳細には、緑Ｇの階調表示電圧が印加されるＧ２ゲートラインとＧｎ−１ゲートラインを比較すると、Ｇ２ゲートラインに接続された画素には、ゲート駆動信号ＧＯ２がハイである区間の間、緑に該当する階調表示電圧が正常に供給される。それに対して、Ｇｎ−１ゲートラインに接続された画素には、ゲート駆動信号ＧＯｎ−１がハイである区間の間、緑に該当する階調表示電圧だけでなく、青に該当する階調表示電圧が同時に供給され、本来表示されるべき色相が表示されなくなる。これは、ゲート駆動回路１３０、１４０自体の遅延によってデータ出力よりゲート駆動信号が遅延して印加されることによって発生する現象である。従って、ゲート駆動回路１３０、１４０自体の遅延によってゲート駆動信号が遅延した時間だけロード信号のタイミングを遅延させることにより前記問題を解決できることが分かる。
前記リセット信号フィードバック段階（Ｓ２００）は、ゲート駆動回路１３０、１４０のダミーステージＳＴＡＧＥｎ＋１の出力信号であるリセット信号ＲＥｓｉｇをクリップ部１９０に供給する段階である。具体的には、図１０に示すように、ゲート駆動回路１３０、１４０によってゲート駆動信号の遅延（DELAY）が発生した場合、リセット信号ＲＥｓｉｇにはゲート駆動回路１３０、１４０による遅延が発生し、ダミーステージＳＴＡＧＥｎ＋１の出力信号ＸＲＥｓｉｇに対応して一定の遅延ＤＥＬＡＹが発生することが分かる。ここで、ＯＥとＣＰＶは出力信号ＸＲＥｓｉｇを生成するために使用された出力イネーブル信号とゲートクロックである。つまり、ダミーステージＳＴＡＧＥｎ＋１において、遅延が発生しない場合の出力信号ＸＲＥｓｉｇと、実際のリセット信号ＲＥｓｉｇとに差がある場合は、遅延が生じていることが分かる。
前記リセット信号クリップ段階（Ｓ３００）は、クリップ部１９０によりリセット信号ＲＥｓｉｇを一定の電圧レベルにクリップしてタイミングコントローラ１７０に供給する段階である。具体的には、図１１に示すように、リセット信号ＲＥｓｉｇはゲートオン電圧ＶＯＮ及びゲートオフ電圧ＶＯＦＦレベルを有するため、リセット信号ＲＥｓｉｇをタイミングコントローラ１７０で処理できる電圧レベル、例えば０Ｖ及び３．３Ｖレベルの信号に変換してクリップされたリセット信号ＣＲＥｓｉｇを生成する。
前記遅延時間算出段階（Ｓ４００）は、クリップされたリセット信号ＣＲＥｓｉｇと、最後の出力イネーブル信号ＬＡＳＴＯＥと、を利用してゲート駆動信号の遅延時間を測定し算出する段階である。ゲート駆動信号の遅延がない場合、ダミーステージＳＴＡＧＥｎ＋１から出力されるリセット信号ＲＥｓｉｇは最後の出力イネーブル信号ＬＡＳＴＯＥのライジング時点に出力され、データはロード信号ＴＰのフォーリング時点に出力されなければならない。従って、クリップされたリセット信号ＣＲＥｓｉｇと最後の出力イネーブル信号ＬＡＳＴＯＥを利用してゲート駆動信号の遅延時間を算出できる。ここで、ダミーステージのゲート駆動信号から測定された遅延時間は、行当り遅延を計算するのに使用されることができ、ロード信号ＴＰのフォーリングエッジのタイミングを累積して調節することに使用する。従って、ゲート駆動信号の遅延時間は下記の数式（１）〜数式（３）によって算出できる。
Figure 0005676069
 数式（１）において、１Ｈｉｄｅａｌはゲート駆動回路１３０、１４０による遅延がない場合の１水平周期であり、１Ｆｒａｍｅｉｄｅａｌはゲート駆動回路１３０、１４０による遅延がない場合の１フレーム周期であり、Ｇｎはゲートラインの総数である。
Figure 0005676069
 数式（２）において、１Ｈｒｅａｌはゲート駆動回路１３０、１４０による遅延が発生した場合の１水平周期であり、１Ｆｒａｍｅｒｅａｌはゲート駆動回路１３０、１４０による遅延が発生した場合の１フレーム周期であり、Ｇｎはゲートラインの総数である。
Figure 0005676069
 数式（３）において、ＴＴＰはｍ番目のゲートラインに接続された画素にデータが印加されるべき時点、すなわちロード信号のフォーリング時点であり、Ｇｍはｍ番目のゲートラインまでのゲートラインの数である。
具体的には、図１２に示すように、クリップされたリセット信号ＣＲＥｓｉｇと、最後の出力イネーブル信号ＬＡＳＴＯＥと、を比較してゲート駆動信号の遅延時間を算出する。
ゲート駆動回路１３０、１４０による遅延がない場合、クリップされたリセット信号ＣＲＥｓｉｇのライジング時点は最後の出力イネーブル信号ＬＡＳＴＯＥのライジング時点と同一でなければならないが、実際にはゲート駆動回路１３０、１４０によりリセット信号ＲＥｓｉｇが遅延して出力されるため、クリップされたリセット信号ＣＲＥｓｉｇのライジング時点と最後の出力イネーブル信号ＬＡＳＴＯＥのライジング時点は一致しない。
従って、クリップされたリセット信号ＣＲＥｓｉｇのライジング時点を、最後の出力イネーブル信号ＬＡＳＴＯＥのライジング時点と比較し、出力イネーブル信号ＬＡＳＴＯＥのライジング時点から、クリップされたリセット信号ＣＲＥｓｉｇのライジング時点までの区間に該当するクロック数をカウントしてクロックカウント信号ＣＬＫＣＯＵＮＴを生成することにより、ゲート駆動信号の遅延時間を算出することができる。
前記ロード信号タイミング調節段階（Ｓ５００）は、クロックカウント信号ＣＬＫＣＯＵＮＴに応答してロード信号ＴＰのフォーリング時点を調節する段階である。例えば、ゲートライン数が７６８、クロックカウント信号ＣＬＫＣＯＵＮＴが４０の場合、７６８ライン／４０クロック＝１９．２と計算され、１９．２ライン毎に１クロックずつ遅延が発生することが分かる。これを切り上げ処理すると、２０ライン毎に１クロックずつ遅延が発生することになる。
従って、第１ゲートラインＧＬ１〜第２０ゲートラインＧＬ２０に接続された画素には、各ゲートラインに該当する出力イネーブル信号ＯＥのライジング時点に、ロード信号ＴＰのフォーリング時点を同期してデータを出力する。また、第２１ゲートラインＧＬ２１〜第４０ゲートラインＧＬ４０に接続された画素には、各ゲートラインに該当する出力イネーブル信号ＯＥのライジング時点より１クロック遅延した時点に、ロード信号ＴＰのフォーリング時点を同期してデータを出力する。
また、第４１ゲートラインＧＬ４１〜第６０ゲートラインＧＬ６０に接続された画素には、各ゲートラインに該当する出力イネーブル信号のライジング時点より２クロック遅延した時点に、ロード信号ＴＰのフォーリング時点を同期してデータを出力する。残りのゲートラインＧＬ６１〜ＧＬ７６８に接続された画素にも同様の方式でロード信号ＴＰのフォーリング時点を調節してゲート駆動回路１３０、１４０によるゲート駆動信号の遅延を補償できる。
すなわち、設定された１フレーム時間と実際のダミーステージＳＴＡＧＥｎ＋１でリセット信号ＲＥｓｉｇが出力される時点を利用して１水平周期で出力されるロード信号ＴＰのフォーリング時点を調節することにより、ゲート駆動回路１３０、１４０自体の遅延によるゲート駆動信号の遅延を補償できる。
上記本発明の液晶表示装置によれば、同じ構成のゲート駆動回路をゲートラインの両端に配置してゲートラインをデュアル駆動し、ゲート駆動回路のリセット信号のフィードバックを受けてゲート駆動回路によるゲート駆動信号の遅延を補償できるので、ゲートライン遅延及びゲート駆動回路の遅延による横線視認現象を防止できるという効果がある。
本発明の一実施形態による液晶表示装置の構成を示すブロック図である。 図１に示すタイミングコントローラの入出力信号の関係を示す図である。 図２に示すタイミングコントローラの構成を示すブロック図である。 図１に示す第１レベルシフタの例を示す回路図である。 図１に示す第１及び第２ゲート駆動回路の構成を示すブロック図である。 図５に示す第１ゲート駆動回路のステージの例を示す回路図である。 図１に示す液晶表示装置の動作タイミング図である。 本発明の一実施形態によるＡＳＧ遅延減少方法の手順を示すフローチャートである。 図８のＡＳＧ遅延減少方法を説明するための信号タイミング図である。 図８のＡＳＧ遅延減少方法を説明するための信号タイミング図である。 図８のＡＳＧ遅延減少方法を説明するための信号タイミング図である。 図８のＡＳＧ遅延減少方法を説明するための信号タイミング図である。
符号の説明
１００：液晶表示装置
１１０：液晶パネル
１２０：データ駆動部
１３０：第１ゲート駆動回路
１４０：第２ゲート駆動回路
１５０：第１レベルシフタ
１６０：第２レベルシフタ
１７０：タイミングコントローラ
１８０：電源供給部
１９０：クリップ部

Claims (6)

  1. データラインにデータを出力する時点を決定するロード信号のエッジに基づいて、前記データラインにデータを供給するデータ駆動回路と、
    複数の互いに従属的に接続されたステージからなり、ゲートクロックパルスに応答してゲート駆動信号を生成し、前記ステージに接続された各ゲートラインに前記ゲート駆動信号を出力して各ゲートラインを順次駆動するゲート駆動回路と、
    前記複数の互いに従属的に接続されたステージのうち、最後に位置する最終ステージから出力される前記ゲート駆動信号を、複数のゲートラインをゲートオフ電圧に放電するためのリセット信号ＲＥｓｉｇとして受信し、前記リセット信号ＲＥｓｉｇをクリップしたリセット信号ＣＲＥｓｉｇを生成するクリップ部と、
    各ゲートラインを順次駆動する前記ゲートクロックパルスの立ち上がりタイミングを決定する出力イネーブル信号を生成するとともに、前記ロード信号のタイミングを調節するタイミングコントローラと、
    前記出力イネーブル信号の立ち上がりと、前記ゲートクロックパルスの立ち上がりが同期するように、前記ゲートクロックパルスを生成するレベルシフタと、
    を含み、
    前記タイミングコントローラは、前記最終ステージから出力される前記ゲート駆動信号を出すための前記出力イネーブル信号である、１フレームの最後の出力イネーブル信号のエッジと、前記最終ステージから出力された前記リセット信号ＣＲＥｓｉｇのエッジとの時間軸上の差分に基づいて、前記ゲート駆動回路におけるゲート駆動信号の遅延時間を算出し、前記遅延時間の分だけ前記ロード信号のエッジを遅らせる液晶表示装置。
  2. 前記レベルシフタが、
    前記ゲートクロックパルスをゲートオン電圧及びゲートオフ電圧レベルのパルスとして生成する請求項１に記載の液晶表示装置。
  3. 前記ゲートクロックパルスは、
    前記ゲートクロックパルスの位相が反転した位相を有する反転ゲートクロックパルスを含む請求項２に記載の液晶表示装置。
  4. 前記ゲート駆動回路は、
    前記ゲートラインが形成された液晶パネルに集積され、前記ゲートラインの両端にデュアルに形成されて前記ゲートラインをデュアル駆動する請求項１に記載の液晶表示装置。
  5. 前記最終ステージが、
    前記リセット信号を生成するダミーステージである、請求項１に記載の液晶表示装置。
  6. 前記タイミングコントローラが、
    前記１フレームの最後の出力イネーブル信号を供給する出力イネーブル信号生成部と、
    前記クリップされたリセット信号ＣＲＥｓｉｇと、前記１フレームの最後の出力イネーブル信号とを比較してクロックカウント信号を生成するカウンタ部と、
    前記クロックカウント信号に応答して前記ロード信号を生成するロード信号生成部と、
    を含む請求項５に記載の液晶表示装置。
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