KR102318764B1 - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR102318764B1
KR102318764B1 KR1020170053943A KR20170053943A KR102318764B1 KR 102318764 B1 KR102318764 B1 KR 102318764B1 KR 1020170053943 A KR1020170053943 A KR 1020170053943A KR 20170053943 A KR20170053943 A KR 20170053943A KR 102318764 B1 KR102318764 B1 KR 102318764B1
Authority
KR
South Korea
Prior art keywords
gate
digital
feedback
value
driving circuit
Prior art date
Application number
KR1020170053943A
Other languages
English (en)
Other versions
KR20180120312A (ko
Inventor
편기현
박현도
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020170053943A priority Critical patent/KR102318764B1/ko
Priority to US15/945,263 priority patent/US10650721B2/en
Publication of KR20180120312A publication Critical patent/KR20180120312A/ko
Priority to US16/840,837 priority patent/US10896636B2/en
Priority to KR1020210141770A priority patent/KR102439123B1/ko
Application granted granted Critical
Publication of KR102318764B1 publication Critical patent/KR102318764B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3696—Generation of voltages supplied to electrode drivers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2230/00—Details of flat display driving waveforms
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0262—The addressing of the pixel, in a display other than an active matrix LCD, involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependent on signals of two data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0281—Arrangement of scan or data electrode driver circuits at the periphery of a panel not inherent to a split matrix structure
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0283—Arrangement of drivers for different directions of scanning
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Preparation Of Compounds By Using Micro-Organisms (AREA)
  • Measuring Pulse, Heart Rate, Blood Pressure Or Blood Flow (AREA)
  • Compounds Of Unknown Constitution (AREA)

Abstract

표시 장치는 표시 패널, 제1 게이트 구동 회로, 제2 게이트 구동 회로, 피드백 라인 및 게이트 지연 감지 회로를 포함한다. 표시 패널은 복수의 제1 게이트 라인들을 포함한다. 제1 게이트 구동 회로는 복수의 제1 게이트 라인들의 제1 단과 연결된다. 제2 게이트 구동 회로는 복수의 제1 게이트 라인들의 제2 단과 연결된다. 피드백 라인은 복수의 제1 게이트 라인들 중 하나의 제1 단과 인접하여 연결된다. 게이트 지연 감지 회로는 피드백 라인과 연결된다. 게이트 지연 감지 회로는 시간-디지털 변환기 및 디지털 비교기를 포함한다. 시간-디지털 변환기는 피드백 라인으로부터 수신되는 피드백 게이트 신호의 활성화 시간을 디지털 활성화 값으로 변환한다. 디지털 비교기는 디지털 활성화 값에 기초하여 피드백 라인과 연결된 게이트 라인의 RC 딜레이를 나타내는 디지털 딜레이 값을 발생한다.

Description

표시 장치{DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 표시 패널 및 상기 표시 패널을 구동하는 표시 패널 구동 회로를 포함하는 표시 장치에 관한 것이다.
대면적이 용이하고 박형 및 경량화가 가능한 평판 디스플레이(flat panel display, FPD)가 표시 장치로서 널리 이용되고 있으며, 이러한 평판 디스플레이로는 액정 표시 장치(liquid crystal display, LCD), 플라스마 디스플레이 패널(plasma display panel, PDP), 유기 발광 표시 장치(organic light emitting display, OLED) 등이 사용되고 있다.
상기와 같은 표시 장치들은 복수의 게이트 라인들, 복수의 데이터 라인들 및 복수의 픽셀들이 형성된 표시 패널과, 상기 게이트 라인들에 게이트 신호들을 출력하는 게이트 구동 회로를 포함한다. 표시 패널의 크기가 증가함에 따라 게이트 라인의 길이가 증가할 수 있으며, 이 경우 게이트 라인의 RC 딜레이가 증가하여 게이트 신호의 파형이 왜곡될 수 있다. 또한, 표시 패널의 크기가 증가함에 따라 게이트 구동 회로에 게이트 온/오프 전압을 제공하는 배선의 길이가 증가할 수 있으며, 이 경우 IR 드롭에 의해 게이트 신호의 스윙 폭이 감소할 수 있다. 상기와 같은 게이트 신호의 변형을 방지하기 위한 다양한 방식들이 연구되고 있다.
본 발명의 일 목적은 게이트 신호의 파형 왜곡을 보상할 수 있는 표시 패널 구동 회로를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 게이트 신호의 스윙 폭 감소를 보상할 수 있는 표시 패널 구동 회로를 포함하는 표시 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 표시 장치는 표시 패널, 제1 게이트 구동 회로, 제2 게이트 구동 회로, 피드백 라인 및 게이트 지연 감지 회로를 포함한다. 상기 표시 패널은 복수의 제1 게이트 라인들을 포함한다. 상기 제1 게이트 구동 회로는 상기 복수의 제1 게이트 라인들의 제1 단과 연결된다. 상기 제2 게이트 구동 회로는 상기 복수의 제1 게이트 라인들의 제2 단과 연결된다. 상기 피드백 라인은 상기 복수의 제1 게이트 라인들 중 하나의 제1 단과 인접하여 연결된다. 상기 게이트 지연 감지 회로는 상기 피드백 라인과 연결된다. 상기 게이트 지연 감지 회로는 시간-디지털 변환기 및 디지털 비교기를 포함한다. 상기 시간-디지털 변환기는 상기 피드백 라인으로부터 수신되는 피드백 게이트 신호의 활성화 시간을 디지털 활성화 값으로 변환한다. 상기 디지털 비교기는 상기 디지털 활성화 값에 기초하여 상기 피드백 라인과 연결된 게이트 라인의 RC 딜레이를 나타내는 디지털 딜레이 값을 발생한다.
일 실시예에서, 상기 시간-디지털 변환기는 상기 제1 게이트 구동 회로를 활성화하고 상기 제2 게이트 구동 회로를 비활성화한 경우에 상기 피드백 라인으로부터 수신되는 제1 피드백 게이트 신호를 오버샘플링(oversampling)하여, 상기 제1 피드백 게이트 신호의 제1 활성화 시간을 제1 디지털 활성화 값으로 변환할 수 있다. 상기 시간-디지털 변환기는 상기 제1 게이트 구동 회로를 비활성화하고 상기 제2 게이트 구동 회로를 활성화한 경우에 상기 피드백 라인으로부터 수신되는 제2 피드백 게이트 신호를 오버샘플링하여, 상기 제2 피드백 게이트 신호의 제2 활성화 시간을 제2 디지털 활성화 값으로 변환할 수 있다.
일 실시예에서, 상기 시간-디지털 변환기는 상기 제1 피드백 게이트 신호의 전압 레벨이 기준 전압 레벨보다 높은 경우에, 상기 제1 활성화 시간인 것으로 판단하여 샘플링 주기마다 제1 비트를 출력할 수 있다. 상기 시간-디지털 변환기는 상기 제2 피드백 게이트 신호의 전압 레벨이 상기 기준 전압 레벨보다 높은 경우에, 상기 제2 활성화 시간인 것으로 판단하여 상기 샘플링 주기마다 상기 제1 비트를 출력할 수 있다.
일 실시예에서, 상기 디지털 비교기는 상기 제1 디지털 활성화 값과 상기 제2 디지털 활성화 값을 비교하여 상기 디지털 딜레이 값을 발생할 수 있다.
일 실시예에서, 상기 제1 디지털 활성화 값 및 상기 디지털 딜레이 값은 각각 제1 비트들의 조합으로 표현될 수 있다. 상기 제2 디지털 활성화 값은 상기 제1 비트들 및 제2 비트들의 조합으로 표현될 수 있다. 상기 디지털 딜레이 값에 포함되는 상기 제1 비트들의 개수는, 상기 제1 디지털 활성화 값에 포함되는 상기 제1 비트들의 개수 및 상기 제2 디지털 활성화 값에 포함되는 상기 제1 비트들의 개수의 차이와 동일할 수 있다.
일 실시예에서, 상기 게이트 지연 감지 회로는, 상기 제1 디지털 활성화 값 및 상기 제2 디지털 활성화 값을 저장하는 메모리를 더 포함할 수 있다.
일 실시예에서, 상기 게이트 지연 감지 회로는 상기 제1 게이트 구동 회로에 포함될 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 디지털 딜레이 값에 기초하여 상기 RC 딜레이를 보상하기 위한 보상 동작을 수행하는 타이밍 제어 회로를 더 포함할 수 있다.
일 실시예에서, 상기 복수의 제1 게이트 라인들 중 상기 피드백 라인과 연결된 게이트 라인은 더미 게이트 라인일 수 있다.
일 실시예에서, 상기 표시 패널은 복수의 픽셀들 및 복수의 데이터 라인들을 더 포함할 수 있다. 상기 복수의 픽셀들은 상기 복수의 제1 게이트 라인들과 연결될 수 있다. 상기 복수의 데이터 라인들은 상기 복수의 픽셀들과 연결될 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 표시 장치는 표시 패널, 전원 공급 회로, 제1 게이트 구동 회로, 제2 게이트 구동 회로, 제1 피드백 라인 및 제2 피드백 라인을 포함한다. 상기 표시 패널은 복수의 제1 게이트 라인들 및 복수의 제2 게이트 라인들을 포함한다. 상기 전원 공급 회로는 게이트 온 전압을 발생한다. 상기 제1 게이트 구동 회로는 상기 게이트 온 전압에 기초하여 상기 복수의 제1 게이트 라인들을 구동하고, 상기 게이트 온 전압의 레벨을 제1 디지털 하이 전압 값으로 변환한다. 상기 제2 게이트 구동 회로는 상기 게이트 온 전압에 기초하여 상기 복수의 제2 게이트 라인들을 구동하고, 상기 게이트 온 전압의 레벨을 제2 디지털 하이 전압 값으로 변환한다. 상기 제1 피드백 라인은 상기 제1 디지털 하이 전압 값을 상기 전원 공급 회로에 피드백한다. 상기 제2 피드백 라인은 상기 제2 디지털 하이 전압 값을 상기 전원 공급 회로에 피드백한다. 상기 전원 공급 회로는, 상기 복수의 제1 게이트 라인들이 구동되는 제1 구간 동안에 상기 제1 디지털 하이 전압 값에 기초하여 상기 게이트 온 전압의 레벨을 제1 하이 전압 레벨로 유지하고, 상기 복수의 제2 게이트 라인들이 구동되는 제2 구간 동안에 상기 제2 디지털 하이 전압 값에 기초하여 상기 게이트 온 전압의 레벨을 상기 제1 하이 전압 레벨과 다른 제2 하이 전압 레벨로 유지한다.
일 실시예에서, 상기 전원 공급 회로는 디지털 비교기, 레지스터 인코더, 카운터, 멀티플렉서 및 전압 변환기를 포함할 수 있다. 상기 디지털 비교기는 상기 제1 디지털 하이 전압 값 및 상기 제2 디지털 하이 전압 값을 디지털 하이 기준 값과 각각 비교하여, 제1 디지털 하이 차이 값 및 제2 디지털 하이 차이 값을 발생할 수 있다. 상기 레지스터 인코더는 상기 제1 디지털 하이 차이 값, 상기 제2 디지털 하이 차이 값 및 상기 디지털 하이 기준 값에 기초하여 제1 디지털 하이 보상 값 및 제2 디지털 하이 보상 값을 발생할 수 있다. 상기 카운터는 기준 카운트 값에 기초하여 상기 제1 구간 동안에 활성화되는 제1 신호 및 상기 제2 구간 동안에 활성화되는 제2 신호를 발생할 수 있다. 상기 멀티플렉서는 상기 제1 및 제2 신호들에 기초하여 상기 제1 디지털 하이 보상 값 및 상기 제2 디지털 하이 보상 값 중 하나를 출력할 수 있다. 상기 전압 변환기는 상기 멀티플렉서의 출력에 기초하여, 상기 제1 구간 동안에 상기 제1 하이 전압 레벨을 가지고 상기 제2 구간 동안에 상기 제2 하이 전압 레벨을 가지는 상기 게이트 온 전압을 발생할 수 있다.
일 실시예에서, 상기 레지스터 인코더는, 미리 저장된 룩업 테이블에 기초하여 상기 제1 디지털 하이 보상 값 및 상기 제2 디지털 하이 보상 값을 발생할 수 있다.
일 실시예에서, 상기 카운터는, 수직 개시 신호를 기초로 상기 기준 카운트 값만큼 게이트 클럭 신호를 카운트하여 상기 제1 신호를 상기 제1 구간 동안에 활성화시키고, 상기 제1 신호를 기초로 상기 기준 카운트 값만큼 상기 게이트 클럭 신호를 카운트하여 상기 제2 신호를 상기 제2 구간 동안에 활성화시킬 수 있다.
일 실시예에서, 상기 멀티플렉서는, 상기 제1 구간 동안에 상기 제1 신호에 기초하여 상기 제1 디지털 하이 보상 값을 출력하고, 상기 제2 구간 동안에 상기 제2 신호에 기초하여 상기 제2 디지털 하이 보상 값을 출력할 수 있다.
일 실시예에서, 상기 제1 게이트 구동 회로는 상기 제2 게이트 구동 회로보다 상기 전원 공급 회로에 가깝게 배치되고, 상기 제2 하이 전압 레벨은 상기 제1 하이 전압 레벨보다 높을 수 있다.
일 실시예에서, 상기 전원 공급 회로는 게이트 오프 전압을 더 발생할 수 있다. 상기 제1 게이트 구동 회로는 상기 게이트 오프 전압에 더 기초하여 상기 복수의 제1 게이트 라인들을 구동하고, 상기 게이트 오프 전압의 레벨을 제1 디지털 로우 전압 값으로 더 변환할 수 있다. 상기 제2 게이트 구동 회로는 상기 게이트 오프 전압에 더 기초하여 상기 복수의 제2 게이트 라인들을 구동하고, 상기 게이트 오프 전압의 레벨을 제2 디지털 로우 전압 값으로 더 변환할 수 있다. 상기 전원 공급 회로는, 상기 제1 디지털 로우 전압 값 및 상기 제2 디지털 로우 전압 값을 피드백 받고, 상기 제1 구간 동안에 상기 제1 디지털 로우 전압 값에 기초하여 상기 게이트 오프 전압의 레벨을 제1 로우 전압 레벨로 유지하며, 상기 제2 구간 동안에 상기 제2 디지털 로우 전압 값에 기초하여 상기 게이트 오프 전압의 레벨을 상기 제1 로우 전압 레벨과 다른 제2 로우 전압 레벨로 유지할 수 있다.
일 실시예에서, 상기 제1 게이트 구동 회로는 상기 제2 게이트 구동 회로보다 상기 전원 공급 회로에 가깝게 배치되고, 상기 제2 로우 전압 레벨은 상기 제1 로우 전압 레벨보다 낮을 수 있다.
일 실시예에서, 상기 제1 및 제2 게이트 구동 회로들 각각은, 상기 게이트 온 전압의 레벨을 디지털 변환하는 아날로그-디지털 변환기를 포함할 수 있다.
일 실시예에서, 상기 표시 패널은 복수의 픽셀들 및 복수의 데이터 라인들을 더 포함할 수 있다. 상기 복수의 픽셀들은 상기 복수의 제1 및 제2 게이트 라인들과 연결될 수 있다. 상기 복수의 데이터 라인들은 상기 복수의 픽셀들과 연결될 수 있다.
상기와 같은 본 발명의 실시예들에 따른 표시 패널 구동 회로를 포함하는 표시 장치는, 게이트 지연 감지 회로에 의해 게이트 라인의 RC 딜레이를 효과적으로 감지할 수 있고, 이에 따라 게이트 신호의 파형 왜곡을 효과적으로 보상할 수 있다. 또한, RC 딜레이를 디지털 값으로 제공함에 따라 객관적인 지표로 RC 딜레이를 보상할 수 있고, 각 표시 장치의 특성에 적합하도록 RC 딜레이를 보상함에 따라 제조 공정 상의 산포에 의해 표시 장치들의 특성이 서로 달라지는 것을 방지할 수 있으며, 픽셀의 충전율이 개선될 수 있다.
또한, 본 발명의 실시예들에 따른 표시 패널 구동 회로를 포함하는 표시 장치는, 게이트 구동 칩들 및 전압 발생 회로에 의해 게이트 온 전압 및 게이트 오프 전압의 IR 드롭을 효과적으로 감지할 수 있고, 이에 따라 게이트 온 전압 및 게이트 오프 전압을 효과적으로 보상할 수 있다. 또한, IR 드롭 양을 디지털 값으로 제공함에 따라 객관적인 지표로 IR 드롭을 보상할 수 있고, 각 게이트 구동 칩의 특성에 적합하도록 IR 드롭을 보상할 수 있으며, 픽셀의 충전율이 개선될 수 있다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치에 포함되는 표시 패널 구동 회로를 나타내는 블록도이다.
도 3a, 3b, 4a 및 4b는 도 2의 표시 패널 구동 회로의 동작을 설명하기 위한 도면들이다.
도 5a 및 5b는 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도들이다.
도 6은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 7은 도 6의 표시 장치에 포함되는 표시 패널 구동 회로의 동작을 설명하기 위한 도면이다.
도 8은 도 6의 표시 장치에 포함되는 게이트 구동 칩의 일 예를 나타내는 블록도이다.
도 9는 도 6의 표시 장치에 포함되는 전원 공급 회로의 일 예를 나타내는 블록도이다.
도 10, 11a, 11b 및 12는 도 9의 전원 공급 회로의 동작을 설명하기 위한 도면들이다.
도 13은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(10)는 표시 패널(100) 및 표시 패널 구동 회로를 포함한다.
표시 패널(100)은 출력 영상 데이터(DAT)에 기초하여 구동(즉, 영상을 표시)하고, 복수의 픽셀들(PX), 복수의 게이트 라인들(GL) 및 복수의 데이터 라인들(DL)을 포함한다. 게이트 라인들(GL)은 제1 방향(DR1)으로 연장될 수 있고, 데이터 라인들(DL)은 제1 방향(DR1)과 교차하는(예를 들어, 직교하는) 제2 방향(DR2)으로 연장될 수 있다. 복수의 픽셀들(PX) 각각은 게이트 라인들(GL) 중 하나 및 데이터 라인들(DL) 중 하나와 전기적으로 연결될 수 있다. 표시 패널(100)은 복수의 픽셀들(PX)이 배치되는 표시 영역(DA) 및 표시 영역(DA)을 둘러싸는 주변 영역으로 구분될 수 있다.
상기 표시 패널 구동 회로는 표시 패널(100)을 구동한다. 상기 표시 패널 구동 회로는 게이트 구동 회로들(300a, 300b), 피드백 라인(FGL) 및 게이트 지연 감지 회로(600)를 포함한다. 상기 표시 패널 구동 회로는 타이밍 제어 회로(200), 데이터 구동 회로(400) 및 전원 공급 회로(500)를 더 포함할 수 있다.
타이밍 제어 회로(200)는 표시 장치(10)의 전반적인 동작을 제어한다. 타이밍 제어 회로(200)는 외부의 장치(예를 들어, 호스트 또는 그래픽 처리 장치)로부터 입력 영상 데이터(IDAT) 및 입력 제어 신호(ICONT)를 수신한다. 입력 영상 데이터(IDAT)는 복수의 픽셀들(PX)에 대한 픽셀 데이터들을 포함할 수 있다. 입력 제어 신호(ICONT)는 마스터 클럭 신호, 데이터 인에이블 신호, 수직 동기 신호 및 수평 동기 신호 등을 포함할 수 있다.
타이밍 제어 회로(200)는 입력 영상 데이터(IDAT)에 기초하여 출력 영상 데이터(DAT)를 발생한다. 타이밍 제어 회로(200)는 입력 제어 신호(ICONT)에 기초하여 수직 개시 신호(STV), 게이트 클럭 신호(CPV) 및 데이터 제어 신호(DCONT)를 발생한다. 예를 들어, 데이터 제어 신호(DCONT)는 수평 개시 신호, 데이터 클럭 신호, 극성 제어 신호, 데이터 로드 신호 등을 포함할 수 있다.
전원 공급 회로(500)는 게이트 온 전압(VON) 및 게이트 오프 전압(VOFF)을 발생한다. 예를 들어, 전원 공급 회로(500)는 전압 변환기(예를 들어, DC-DC 변환기)를 포함하여 구현될 수 있다.
게이트 구동 회로들(300a, 300b)은 게이트 라인들(GL)을 통해 표시 패널(100)과 연결되고, 수직 개시 신호(STV), 게이트 클럭 신호(CPV), 게이트 온 전압(VON) 및 게이트 오프 전압(VOFF)에 기초하여 복수의 게이트 신호들을 발생한다. 게이트 구동 회로들(300a, 300b)은 상기 게이트 신호들을 게이트 라인들(GL)에 순차적으로 출력할 수 있다.
게이트 구동 회로들(300a, 300b)은 제1 게이트 구동 회로(300a) 및 제2 게이트 구동 회로(300b)를 포함할 수 있다. 제1 게이트 구동 회로(300a)는 게이트 라인들(GL)의 제1 단과 연결되고, 표시 패널(100)의 제1 측(예를 들어, 좌측)에 배치될 수 있다. 제2 게이트 구동 회로(300b)는 게이트 라인들(GL)의 제2 단과 연결되고, 상기 제1 측에 대향하는 표시 패널(100)의 제2 측(예를 들어, 우측)에 배치될 수 있다. 제1 게이트 구동 회로(300a)는 복수의 게이트 구동 칩들(GDIC1-1, GDIC2-1, GDIC3-1, GDIC4-1)(310a, 320a, 330a, 340a)을 포함할 수 있고, 제2 게이트 구동 회로(300b)는 복수의 게이트 구동 칩들(GDIC1-2, GDIC2-2, GDIC3-2, GDIC4-2)(310b, 320b, 330b, 340b)을 포함할 수 있다. 예를 들어, 각 게이트 구동 칩은 쉬프트 레지스터, 레벨 쉬프터 및 출력 버퍼를 포함하여 구현될 수 있다. 도 1의 예에서, 각 게이트 구동 칩을 하나의 게이트 구동 회로로서 설명할 수 있다.
본 발명의 실시예에서, 한 쌍의 게이트 구동 칩이 동일한 게이트 라인의 양 끝단과 연결될 수 있다. 예를 들어, 게이트 구동 칩들(310a, 310b)은 표시 패널(100)의 제1 영역에 배치되는 제1 게이트 라인들의 양 끝단과 연결되어 상기 제1 게이트 라인들을 구동할 수 있다. 이와 유사하게, 게이트 구동 칩들(320a, 320b)은 제2 게이트 라인들의 양 끝단과 연결될 수 있고, 게이트 구동 칩들(330a, 330b)은 제3 게이트 라인들의 양 끝단과 연결될 수 있으며, 게이트 구동 칩들(340a, 340b)은 제3 게이트 라인들의 양 끝단과 연결될 수 있다.
피드백 라인(FGL)은 게이트 라인들(GL) 중 하나의 제1 단과 인접하여 연결된다. 예를 들어, 도 1에 도시된 것처럼, 피드백 라인(FGL)은 게이트 구동 칩들(310a, 310b)과 연결된 상기 제1 게이트 라인들 중 하나(예를 들어, 첫 번째 게이트 라인)의 제1 단과 인접하여 연결될 수 있다. 피드백 라인(FGL)은 피드백 라인(FGL)과 연결된 게이트 라인으로부터 게이트 신호를 피드백할 수 있다.
게이트 지연 감지 회로(600)는 피드백 라인(FGL)과 연결되고, 피드백 라인(FGL)으로부터 피드백 게이트 신호(FGS)를 수신한다. 게이트 지연 감지 회로(600)는 피드백 게이트 신호(FGS)의 활성화 시간을 디지털 변환하고, 상기 디지털 변환된 값에 기초하여 디지털 딜레이 값(DDV)을 발생한다. 디지털 딜레이 값(DDV)은 피드백 라인(FGL)과 연결된 게이트 라인의 RC 딜레이를 나타낸다. 디지털 딜레이 값(DDV)은 타이밍 제어 회로(200)에 제공될 수 있으며, 상기 RC 딜레이를 보상하기 위한 보상 동작을 수행하는데 이용될 수 있다. 게이트 지연 감지 회로(600)의 구성 및 동작은 후술하도록 한다.
데이터 구동 회로(400)는 데이터 라인들(DL)을 통해 표시 패널(100)과 연결되고, 데이터 제어 신호(DCONT) 및 디지털 형태의 출력 영상 데이터(DAT)에 기초하여 아날로그 형태의 복수의 데이터 전압들을 발생한다. 데이터 구동 회로(400)는 상기 데이터 전압들을 데이터 라인들(DL)을 통해 수평 라인들에 순차적으로 출력할 수 있다. 데이터 구동 회로(400)는 복수의 데이터 구동 칩들(SDIC1, SDIC2, SDIC3, SDIC4)(410, 420, 430, 440)을 포함할 수 있다. 예를 들어, 각 데이터 구동 칩은 쉬프트 레지스터, 데이터 래치, 디지털-아날로그 변환기 및 출력 버퍼를 포함하여 구현될 수 있다.
도 2는 도 1의 표시 장치에 포함되는 표시 패널 구동 회로를 나타내는 블록도이다.
도 1 및 2를 참조하면, 표시 패널 구동 회로는 게이트 구동 칩들(310a, 310b), 피드백 라인(FGL) 및 게이트 지연 감지 회로(600)를 포함한다. 도시의 편의상, 도 2에서는 게이트 구동 칩들(310a, 310b)과 연결되는 상기 제1 게이트 라인들 중 피드백 라인(FGL)과 연결되는 하나(즉, 첫 번째 게이트 라인(GL1))만을 도시하였다.
게이트 구동 칩들(310a, 310b)은 게이트 라인(GL1)의 제1 단 및 제2 단과 각각 연결되고, 피드백 라인(FGL)은 게이트 라인(GL1)의 상기 제1 단과 인접하여 연결되며, 게이트 지연 감지 회로(600)는 피드백 라인(FGL)과 연결된다.
게이트 지연 감지 회로(600)는 시간-디지털 변환기(time-to-digital converter; TDC)(610) 및 디지털 비교기(630)를 포함한다. 게이트 지연 감지 회로(600)는 메모리(620)를 더 포함할 수 있다.
시간-디지털 변환기(610)는 피드백 라인(FGL)으로부터 수신되는 피드백 게이트 신호의 활성화 시간을 디지털 활성화 값으로 변환한다. 예를 들어, 피드백 라인(FGL)으로부터 두 개의 피드백 게이트 신호들(FGS1, FGS2)이 수신될 수 있으며, 시간-디지털 변환기(610)는 제1 피드백 게이트 신호(FGS1)의 제1 활성화 시간을 제1 디지털 활성화 값(DAV1)으로 변환할 수 있고 제2 피드백 게이트 신호(FGS2)의 제2 활성화 시간을 제2 디지털 활성화 값(DAV2)으로 변환할 수 있다. 시간-디지털 변환기(610)의 구체적인 동작은 후술하도록 한다.
디지털 비교기(630)는 상기 디지털 활성화 값에 기초하여 피드백 라인(FGL)과 연결된 게이트 라인(GL1)의 RC 딜레이를 나타내는 디지털 딜레이 값(DDV)을 발생한다. 예를 들어, 디지털 비교기(630)는 제1 및 제2 디지털 활성화 값들(DAV1, DAV2)을 비교하여 디지털 딜레이 값(DDV)을 발생할 수 있다.
메모리(620)는 제1 및 제2 디지털 활성화 값들(DAV1, DAV2)을 저장 및 출력할 수 있다. 예를 들어, 메모리(620)는 레지스터, DRAM(Dynamic Random Access Memory) 등과 같은 적어도 하나의 휘발성 메모리 및/또는 플래시 메모리(Flash Memory) 등과 같은 적어도 하나의 비휘발성 메모리를 포함할 수 있다.
도 3a, 3b, 4a 및 4b는 도 2의 표시 패널 구동 회로의 동작을 설명하기 위한 도면들이다. 도 3a 및 3b는 게이트 신호를 피드백하는 동작을 나타내며, 도 4a 및 4b는 시간-디지털 변환기(610)의 동작을 나타낸다.
도 3a를 참조하면, 게이트 구동 칩(310a)을 활성화하고 게이트 구동 칩(310b)을 비활성화할 수 있다. 비활성화된 게이트 구동 칩(310b)은 점선으로 표시하였다. 이후에, 활성화된 게이트 구동 칩(310a)만을 이용하여 게이트 라인(GL1)에 게이트 신호(GS1)를 제공할 수 있고, 활성화된 게이트 구동 칩(310a)에서 발생된 게이트 신호(GS1)를 피드백하여 제1 피드백 게이트 신호(FGS1)를 획득할 수 있다. 도 3a의 예에서는 게이트 라인(GL1)을 거의 지나지 않은 게이트 신호를 피드백 하므로, 제1 피드백 게이트 신호(FGS1)의 파형은 게이트 신호(GS1)의 파형과 거의 유사할 수 있다.
도 3b를 참조하면, 게이트 구동 칩(310a)을 비활성화하고 게이트 구동 칩(310b)을 활성화할 수 있다. 비활성화된 게이트 구동 칩(310a)은 점선으로 표시하였다. 이후에, 활성화된 게이트 구동 칩(310b)만을 이용하여 게이트 라인(GL1)에 게이트 신호(GS1')를 제공할 수 있고, 활성화된 게이트 구동 칩(310b)에서 발생된 게이트 신호(GS1')를 피드백하여 제2 피드백 게이트 신호(FGS2)를 획득할 수 있다. 도 3b의 게이트 신호(GS1')는 도 3a의 게이트 신호(GS1)와 실질적으로 동일한 파형을 가지지만, 도 3b의 예에서는 게이트 라인(GL1)을 거의 다 지난 게이트 신호를 피드백 하므로, 제2 피드백 게이트 신호(FGS2)의 파형은 게이트 신호(GS1')의 파형과 다르며 게이트 라인(GL1)의 RC 딜레이에 의해 왜곡될 수 있다.
한편, 도시하지는 않았지만, 정상 동작 시에는 게이트 구동 칩들(310a, 310b)을 모두 활성화할 수 있으며, 게이트 구동 칩들(310a, 310b)을 이용하여 게이트 라인(GL1)에 실질적으로 동일한 게이트 신호들(GS1, GS1')를 실질적으로 동시에 제공할 수 있다.
도 2 및 4a를 참조하면, 시간-디지털 변환기(610)는 제1 피드백 게이트 신호(FGS1)를 오버샘플링(oversampling)하여 제1 피드백 게이트 신호(FGS1)의 상기 제1 활성화 시간을 제1 디지털 활성화 값(DAV1)으로 변환할 수 있다. 여기서, 오버샘플링이란 샘플링 주기를 게이트 신호의 활성화 시간보다 매우 작도록 설정하는 것을 나타낸다.
구체적으로, 시간-디지털 변환기(610)는 제1 피드백 게이트 신호(FGS1)의 전압 레벨이 기준 전압 레벨(VR)보다 높은 경우에, 상기 제1 활성화 시간인 것으로 판단하여 샘플링 주기마다 제1 비트(예를 들어, "1")를 출력할 수 있다. 시간-디지털 변환기(610)는 제1 피드백 게이트 신호(FGS1)의 상기 전압 레벨이 기준 전압 레벨(VR)보다 낮은 경우에, 상기 제1 활성화 시간이 아닌 것으로 판단하여 상기 샘플링 주기마다 제2 비트(예를 들어, "0")를 출력할 수 있다.
일 실시예에서, 제1 디지털 활성화 값(DAV1)은 상기 제1 비트들만의 조합으로 표현될 수 있다. 예를 들어, 제1 피드백 게이트 신호(FGS1)가 입력되었을 때 시간-디지털 변환기(610)에서 연속적으로 출력된 상기 제1 비트들의 개수가 상기 제1 활성화 시간에 대응할 수 있으며, 따라서 시간-디지털 변환기(610)에서 연속적으로 출력된 상기 제1 비트들 전부를 제1 디지털 활성화 값(DAV1)으로 설정할 수 있다. 도 4a의 예에서, 제1 디지털 활성화 값(DAV1)은 "111111111111"일 수 있다.
도 2 및 4b를 참조하면, 시간-디지털 변환기(610)는 제2 피드백 게이트 신호(FGS2)를 오버샘플링하여 제2 피드백 게이트 신호(FGS2)의 상기 제2 활성화 시간을 제2 디지털 활성화 값(DAV2)으로 변환할 수 있다.
구체적으로, 시간-디지털 변환기(610)는 제2 피드백 게이트 신호(FGS2)의 전압 레벨이 기준 전압 레벨(VR)보다 높은 경우에, 상기 제2 활성화 시간인 것으로 판단하여 상기 샘플링 주기마다 상기 제1 비트(예를 들어, "1")를 출력할 수 있다. 시간-디지털 변환기(610)는 제2 피드백 게이트 신호(FGS2)의 상기 전압 레벨이 기준 전압 레벨(VR)보다 낮은 경우에, 상기 제2 활성화 시간이 아닌 것으로 판단하여 상기 샘플링 주기마다 상기 제2 비트(예를 들어, "0")를 출력할 수 있다.
일 실시예에서, 제2 디지털 활성화 값(DAV2)의 길이는 제1 디지털 활성화 값(DAV1)의 길이와 실질적으로 동일할 수 있으며, 이에 따라 제2 디지털 활성화 값(DAV2)은 상기 제1 비트들 및 상기 제2 비트들의 조합으로 표현될 수 있다. 예를 들어, 제2 피드백 게이트 신호(FGS2)가 입력되었을 때 시간-디지털 변환기(610)에서 연속적으로 출력된 상기 제1 비트들의 개수가 상기 제2 활성화 시간에 대응할 수 있다. 이 때, 디지털 비교기(630)에서 제1 및 제2 디지털 활성화 값들(DAV1, DAV2)의 비교가 용이하도록, 제1 및 제2 디지털 활성화 값들(DAV1, DAV2)의 길이를 동일하게 설정할 필요가 있으며, 따라서 시간-디지털 변환기(610)에서 연속적으로 출력된 상기 제1 비트들 전부 및 상기 제1 비트들 이후에 출력되는 상기 제2 비트들 중 일부를 제2 디지털 활성화 값(DAV2)으로 설정할 수 있다. 도 4b의 예에서, 제2 디지털 활성화 값(DAV2)은 "111111100000"일 수 있다.
디지털 비교기(630)는 제1 및 제2 디지털 활성화 값들(DAV1, DAV2)을 비교하여 디지털 딜레이 값(DDV)을 발생할 수 있다. 예를 들어, 도 4a 및 4b에 도시된 것처럼, 제1 디지털 활성화 값(DAV1)이 "111111111111"이고 제2 디지털 활성화 값(DAV2)이 "111111100000"인 경우에, 제1 및 제2 디지털 활성화 값들(DAV1, DAV2)의 차이인 "11111"을 디지털 딜레이 값(DDV)으로 설정할 수 있다. 다시 말하면, 디지털 딜레이 값(DDV)은 상기 제1 비트들만의 조합으로 표현될 수 있다. 디지털 딜레이 값(DDV)에 포함되는 상기 제1 비트들의 개수는 제1 디지털 활성화 값(DAV1)에 포함되는 상기 제1 비트들의 개수 및 제2 디지털 활성화 값(DAV2)에 포함되는 상기 제1 비트들의 개수의 차이와 실질적으로 동일일 수 있다.
다시 도 1을 참조하면, 타이밍 제어 회로(200)는 디지털 딜레이 값(DDV)에 기초하여 상기 RC 딜레이를 보상하기 위한 보상 동작을 수행할 수 있다.
일 실시예에서, 타이밍 제어 회로(200)는 디지털 딜레이 값(DDV)을 기초로 게이트 클럭 신호(CPV)를 조절하여 상기 RC 딜레이를 보상할 수 있다. 예를 들어, 게이트 클럭 신호(CPV)의 펄스 폭 및/또는 파형을 조절할 수 있으며, 게이트 클럭 신호(CPV)에 기초하여 게이트 신호가 발생되므로 이 경우 게이트 신호의 펄스가 쉬프트될 수 있다. 상술한 보정 동작을 게이트 쉬프트(gate shift) 기능이라 부를 수 있다.
다른 실시예에서, 타이밍 제어 회로(200)는 디지털 딜레이 값(DDV)을 기초로 표시 패널(100)에 인가되는 데이터 신호의 출력을 조절하여 상기 RC 딜레이를 보상할 수 있다. 예를 들어, 표시 패널(100)의 가장자리부에 인가되는 데이터 신호와 중심부에 인가되는 데이터 신호의 출력 시점을 다르게 조절(예를 들어, 딜레이)할 수 있으며, 이 경우 게이트 신호의 펄스가 쉬프트된 만큼 데이터 신호의 펄스도 쉬프트될 수 있다. 상술한 보정 동작을 TCON 쉬프트 기능 또는 DMS 쉬프트 기능이라 부를 수 있다.
도 5a 및 5b는 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도들이다.
도 5a를 참조하면, 표시 장치(10a)는 표시 패널(100) 및 표시 패널 구동 회로를 포함한다. 상기 표시 패널 구동 회로는 게이트 구동 회로들(302a, 300b), 피드백 라인(FGL) 및 게이트 지연 감지 회로(600)를 포함하며, 타이밍 제어 회로(200), 데이터 구동 회로(400) 및 전원 공급 회로(500)를 더 포함할 수 있다.
게이트 지연 감지 회로(600)가 게이트 구동 칩(312a) 내에 포함되는 것을 제외하면, 도 5a의 표시 장치(10a)는 도 1의 표시 장치(10)와 실질적으로 동일할 수 있다.
도 5b를 참조하면, 표시 장치(10b)는 표시 패널(100) 및 표시 패널 구동 회로를 포함한다. 상기 표시 패널 구동 회로는 게이트 구동 회로들(300a, 300b), 피드백 라인(FGL) 및 게이트 지연 감지 회로(600)를 포함하며, 타이밍 제어 회로(200), 데이터 구동 회로(400) 및 전원 공급 회로(500)를 더 포함할 수 있다.
피드백 라인(FGL)이 더미 게이트 라인(DGL)과 연결되는 것을 제외하면, 도 5b의 표시 장치(10b)는 도 1의 표시 장치(10)와 실질적으로 동일할 수 있다.
더미 게이트 라인(DGL)은 복수의 픽셀들(PX)과 별도로 구성되는 더미 픽셀들 또는 더미 픽셀 행과 연결될 수 있다. 더미 게이트 라인(DGL)과 상기 더미 픽셀들 또는 상기 더미 픽셀 행은 표시 패널(100)의 영상 표시 동작과 직접적으로 관련되지 않은 구성요소일 수 있다.
도 1 내지 5b를 참조하여 상술한 본 발명의 실시예들에 따른 표시 패널 구동 회로 및 이를 포함하는 표시 장치는, 게이트 지연 감지 회로(600)에 의해 게이트 라인의 RC 딜레이를 효과적으로 감지할 수 있고, 이에 따라 게이트 신호의 파형 왜곡을 효과적으로 보상할 수 있다. 또한, RC 딜레이를 디지털 값으로 제공함에 따라 객관적인 지표로 RC 딜레이를 보상할 수 있고, 각 표시 장치의 특성에 적합하도록 RC 딜레이를 보상함에 따라 제조 공정 상의 산포에 의해 표시 장치들의 특성이 서로 달라지는 것을 방지할 수 있으며, 픽셀의 충전율이 개선될 수 있다.
실시예에 따라서, 도 1 내지 5b를 참조하여 상술한 RC 딜레이 감지 및 보상 동작은, 표시 장치의 제조 시에 1회 수행될 수도 있고, 표시 장치가 초기화 동작을 수행할 때마다 반복적으로 수행될 수도 있다. 예를 들어, 표시 장치의 제조 시에 디지털 딜레이 값(DDV)이 미리 설정되어 소비자에게 제공될 수도 있고, 표시 장치에 전원이 인가되거나 표시 장치가 턴 온될 때마다 디지털 딜레이 값(DDV)이 설정될 수도 있다.
한편, 피드백 라인(FGL)이 게이트 라인(예를 들어, GL1)의 제1 단(예를 들어, 좌측)에 인접하여 연결되는 경우에 기초하여 본 발명의 실시예들을 설명하였으나, 실시예에 따라서 피드백 라인은 게이트 라인의 제2 단(예를 들어, 우측)에 인접하여 연결될 수도 있고, 게이트 라인의 제1 단 및 제2 단 모두에 인접하여 연결될 수도 있다.
또한, 하나의 피드백 라인(FGL)을 포함하는 경우에 기초하여 본 발명의 실시예들을 설명하였으나, 실시예에 따라서 표시 장치는 서로 다른 게이트 라인들과 연결되는 복수의 피드백 라인들을 포함할 수도 있다. 예를 들어, 두 개의 피드백 라인들이 상기 제1 게이트 라인들 중 서로 다른 두 개와 연결될 수도 있고, 네 개의 피드백 라인들이 상기 제1, 제2, 제3 및 제4 게이트 라인들 중 하나와 연결될 수도 있다.
도 6은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 6을 참조하면, 표시 장치(20)는 표시 패널(100) 및 표시 패널 구동 회로를 포함한다. 상기 표시 패널 구동 회로는 표시 패널(100)을 구동한다. 상기 표시 패널 구동 회로는 전원 공급 회로(504), 제1 게이트 구동 회로(304a) 및 피드백 라인들(FPL1, FPL2, FPL3, FPL4)을 포함한다. 상기 표시 패널 구동 회로는 타이밍 제어 회로(200), 제2 게이트 구동 회로(300b) 및 데이터 구동 회로(400)를 더 포함할 수 있다.
도 6의 표시 패널(100), 타이밍 제어 회로(200), 제2 게이트 구동 회로(300b) 및 데이터 구동 회로(400)는 도 1의 표시 패널(100), 타이밍 제어 회로(200), 제2 게이트 구동 회로(300b) 및 데이터 구동 회로(400)와 각각 실질적으로 동일할 수 있다.
전원 공급 회로(504)는 게이트 온 전압(VON) 및 게이트 오프 전압(VOFF)을 발생한다. 전원 공급 회로(504)는 제1, 제2, 제3 및 제4 디지털 하이 전압 값들(DVON1, DVON2, DVON3, DVON4) 및 제1, 제2, 제3 및 제4 디지털 로우 전압 값들(DVOFF1, DVOFF2, DVOFF3, DVOFF4)에 기초하여 게이트 온 전압(VON)의 레벨 및 게이트 오프 전압(VOFF)의 레벨을 시간의 흐름에 따라 변경할 수 있다. 전원 공급 회로(504)의 동작에 의한 게이트 온 전압(VON) 및 게이트 오프 전압(VOFF)의 레벨 변화는 후술하도록 한다.
게이트 온 전압(VON) 및 게이트 오프 전압(VOFF)은 전원 라인(PL)을 따라 게이트 구동 회로들(304a, 300b)에 제공될 수 있다. 도시하지는 않았지만, 도 1, 5a 및 5b의 표시 장치들(10, 10a, 10b) 또한 도 6에 도시된 전원 라인(PL)을 포함하여 구현될 수 있다.
제1 게이트 구동 회로(304a)는 복수의 게이트 구동 칩들(GDIC1-1, GDIC2-1, GDIC3-1, GDIC4-1)(314a, 324a, 334a, 344a)을 포함할 수 있다. 게이트 구동 칩(314a)은 제1 게이트 라인들의 제1 단과 연결되고, 수직 개시 신호(STV), 게이트 클럭 신호(CPV), 게이트 온 전압(VON) 및 게이트 오프 전압(VOFF)에 기초하여 상기 제1 게이트 라인들을 구동하며, 수신된 게이트 온 전압(VON) 및 게이트 오프 전압(VOFF)의 레벨을 제1 디지털 하이 전압 값(DVON1) 및 제1 디지털 로우 전압 값(DVOFF1)으로 변환한다. 이와 유사하게, 게이트 구동 칩들(324a, 334a, 344a)은 제2, 제3 및 제4 게이트 라인들의 제1 단과 연결되고, 수직 개시 신호(STV), 게이트 클럭 신호(CPV), 게이트 온 전압(VON) 및 게이트 오프 전압(VOFF)에 기초하여 상기 제2, 제3 및 제4 게이트 라인들을 구동하며, 수신된 게이트 온 전압(VON) 및 게이트 오프 전압(VOFF)의 레벨을 제2, 제3 및 제4 디지털 하이 전압 값들(DVON2, DVON3, DVON4) 및 제2, 제3 및 제4 디지털 로우 전압 값들(DVOFF2, DVOFF3, DVOFF4)로 변환한다. 도 6의 예에서, 각 게이트 구동 칩을 하나의 게이트 구동 회로로서 설명할 수 있다.
제1 피드백 라인(FPL1)은 제1 디지털 하이 전압 값(DVON1) 및 제1 디지털 로우 전압 값(DVOFF1)을 전원 공급 회로(504)에 피드백한다. 제2 피드백 라인(FPL2)은 제2 디지털 하이 전압 값(DVON2) 및 제2 디지털 로우 전압 값(DVOFF2)을 전원 공급 회로(504)에 피드백한다. 제3 피드백 라인(FPL3)은 제3 디지털 하이 전압 값(DVON3) 및 제3 디지털 로우 전압 값(DVOFF3)을 전원 공급 회로(504)에 피드백한다. 제4 피드백 라인(FPL4)은 제4 디지털 하이 전압 값(DVON4) 및 제4 디지털 로우 전압 값(DVOFF4)을 전원 공급 회로(504)에 피드백한다.
일 실시예에서, 보다 정확한 측정을 위해 피드백 라인들(FPL1, FPL2, FPL3, FPL4) 모두는 실질적으로 동일한 저항 값을 가질 수 있다. 예를 들어, 피드백 라인들(FPL1, FPL2, FPL3, FPL4)의 길이가 서로 다르므로, 피드백 라인들(FPL1, FPL2, FPL3, FPL4)의 두께 및/또는 폭을 다르게 형성하여 피드백 라인들(FPL1, FPL2, FPL3, FPL4)이 실질적으로 동일한 저항 값을 가지도록 형성할 수 있다. 예를 들어, 가장 길이가 짧은 제1 피드백 라인(FPL1)이 가장 얇은 두께 및/또는 가장 작은 폭을 가질 수 있고, 가장 길이가 긴 제4 피드백 라인(FPL4)이 가장 두꺼운 두께 및/또는 가장 큰 폭을 가질 수 있다.
도 6에서는 전원 라인(PL) 및 피드백 라인들(FPL1, FPL2, FPL3, FPL4)이 하나의 배선인 것으로 도시하였으나, 전원 라인(PL) 및 피드백 라인들(FPL1, FPL2, FPL3, FPL4) 각각은 게이트 온 전압(VON) 및 게이트 오프 전압(VOFF)을 전송하기 위한 한 쌍의 배선일 수 있다.
도 7은 도 6의 표시 장치에 포함되는 표시 패널 구동 회로의 동작을 설명하기 위한 도면이다.
도 6 및 7을 참조하면, 게이트 라인들(GL)은 첫 번째 게이트 라인부터 마지막 게이트 라인까지 순차적으로 구동될 수 있다. 예를 들어, 게이트 구동 칩(314a)과 연결된 상기 제1 게이트 라인들은 제1 구간(P1) 동안에 구동되고, 게이트 구동 칩(314b)과 연결된 상기 제2 게이트 라인들은 제2 구간(P2) 동안에 구동되고, 게이트 구동 칩(314c)과 연결된 상기 제3 게이트 라인들은 제3 구간(P3) 동안에 구동되며, 게이트 구동 칩(314d)과 연결된 상기 제4 게이트 라인들은 제4 구간(P4) 동안에 구동될 수 있다. 제1 내지 제4 구간들(P1, P2, P3, P4)은 수직 개시 신호(STV)에 의해 정의되고 하나의 프레임 영상을 표시하는 하나의 프레임 구간(F1)에 포함될 수 있다.
전원 공급 회로(504)는 제1 구간(P1) 동안에 제1 디지털 하이 전압 값(DVON1) 및 제1 디지털 로우 전압 값(DVOFF1)에 기초하여 게이트 온 전압(VON) 및 게이트 오프 전압(VOFF)의 레벨을 제1 하이 전압 레벨 및 제1 로우 전압 레벨로 유지하고, 제2 구간(P2) 동안에 제2 디지털 하이 전압 값(DVON2) 및 제2 디지털 로우 전압 값(DVOFF2)에 기초하여 게이트 온 전압(VON) 및 게이트 오프 전압(VOFF)의 레벨을 제2 하이 전압 레벨 및 제2 로우 전압 레벨로 유지하고, 제3 구간(P3) 동안에 제3 디지털 하이 전압 값(DVON3) 및 제3 디지털 로우 전압 값(DVOFF3)에 기초하여 게이트 온 전압(VON) 및 게이트 오프 전압(VOFF)의 레벨을 제3 하이 전압 레벨 및 제3 로우 전압 레벨로 유지하며, 제4 구간(P4) 동안에 제4 디지털 하이 전압 값(DVON4) 및 제4 디지털 로우 전압 값(DVOFF4)에 기초하여 게이트 온 전압(VON) 및 게이트 오프 전압(VOFF)의 레벨을 제4 하이 전압 레벨 및 제4 로우 전압 레벨로 유지할 수 있다.
일 실시예에서, 게이트 온 전압(VON)은 접지 전압(GND)(예를 들어, 약 0V)보다 높고, 게이트 오프 전압(VOFF)은 접지 전압(GND)보다 낮을 수 있다.
일 실시예에서, 게이트 구동 칩(314a)은 게이트 구동 칩(314b)보다 전원 공급 회로(504)에 가깝게 배치되고, 게이트 구동 칩(314b)은 게이트 구동 칩(314c)보다 전원 공급 회로(504)에 가깝게 배치되며, 게이트 구동 칩(314c)은 게이트 구동 칩(314d)보다 전원 공급 회로(504)에 가깝게 배치될 수 있다. 다시 말하면, 전원 공급 회로(504)와 연결되는 전원 라인(PL)의 길이는 게이트 구동 칩(314a)이 가장 짧고 게이트 구동 칩(314d)이 가장 길 수 있다. 이에 따라, 상기 제2 하이 전압 레벨은 상기 제1 하이 전압 레벨보다 높고, 상기 제3 하이 전압 레벨은 상기 제2 하이 전압 레벨보다 높으며, 상기 제4 하이 전압 레벨은 상기 제3 하이 전압 레벨보다 높을 수 있다. 또한, 상기 제2 로우 전압 레벨은 상기 제1 로우 전압 레벨보다 낮고, 상기 제3 로우 전압 레벨은 상기 제2 로우 전압 레벨보다 낮으며, 상기 제4 로우 전압 레벨은 상기 제3 로우 전압 레벨보다 낮을 수 있다.
전원 라인(PL)의 길이가 길어질수록 IR 드롭의 양이 증가할 수 있으며, IR 드롭의 양이 증가할수록 게이트 온 전압(VON)의 레벨은 감소하고 게이트 오프 전압(VOFF)의 레벨은 증가할 수 있다. 이에 따라, IR 드롭의 양이 상대적으로 적은 게이트 구동 칩(314a)은 상대적으로 높은 레벨을 갖는 게이트 온 전압 및 상대적으로 낮은 레벨을 갖는 게이트 오프 전압을 수신하지만, IR 드롭의 양이 상대적으로 많은 게이트 구동 칩(314d)은 상대적으로 낮은 레벨을 갖는 게이트 온 전압 및 상대적으로 높은 레벨을 갖는 게이트 오프 전압을 수신할 수 있다.
도 7에 도시된 것처럼, 게이트 구동 칩(314a)이 구동되는 제1 구간(P1)에서는 전원 공급 회로(504)가 상대적으로 낮은 레벨을 갖는 게이트 온 전압(VON) 및 상대적으로 높은 레벨을 갖는 게이트 오프 전압(VOFF)을 발생하고, 게이트 구동 칩(314d)이 구동되는 제4 구간(P4)에서는 전원 공급 회로(504)가 상대적으로 높은 레벨을 갖는 게이트 온 전압(VON) 및 상대적으로 낮은 레벨을 갖는 게이트 오프 전압(VOFF)을 발생함으로써, 모든 게이트 구동 칩들(314a, 324a, 334a, 344a)에 대한 IR 드롭을 효과적으로 보상할 수 있다.
다시 말하면, 게이트 구동 칩들(314a, 324a, 334a, 344a)이 전원 공급 회로(504)와의 거리가 가까운 것부터(즉, 전원 라인(PL)의 길이가 짧은 것부터, 및 IR 드롭의 양이 적은 것부터) 순차적으로 구동되는 경우에, 전원 공급 회로(504)에서 발생되는 게이트 온 전압(VON)은 계단 형태로 순차적으로 증가하는 레벨을 가질 수 있고, 게이트 오프 전압(VOFF)은 계단 형태로 순차적으로 감소하는 레벨을 가질 수 있다. 이에 따라, 전원 공급 회로(504)에서 발생되는 게이트 온 전압(VON)과 게이트 오프 전압(VOFF)의 레벨 차이를 나타내는 스윙 폭은, 제1, 제2, 제3 및 제4 구간들(P1, P2, P3, P4)에서 각각 제1, 제2, 제3 및 제4 폭들(W1, W2, W3, W4)일 수 있고, 순차적으로 증가할 수 있다. 다만, 상술한 IR 드롭에 의해 게이트 구동 칩들(314a, 324a, 334a, 344a)이 각각 수신하는 게이트 온 전압 및 게이트 오프 전압의 레벨은 서로 실질적으로 동일할 수 있다.
한편, 도 7에 도시된 게이트 온 전압(VON) 및 게이트 오프 전압(VOFF)의 레벨 변화는 프레임 구간마다 반복될 수 있다.
도 8은 도 6의 표시 장치에 포함되는 게이트 구동 칩의 일 예를 나타내는 블록도이다.
도 6 및 8을 참조하면, 게이트 구동 칩(314a)은 쉬프트 레지스터(315), 레벨 쉬프터(316), 출력 버퍼(317), 제1 아날로그-디지털 변환기(318) 및 제2 아날로그-디지털 변환기(319)를 포함할 수 있다.
도 1의 표시 장치(10)에 포함되는 게이트 구동 칩(310a)과 비교하였을 때, 도 6의 표시 장치(20)에 포함되는 게이트 구동 칩(314a)은 제1 및 제2 아날로그-디지털 변환기들(318, 319)을 더 포함할 수 있다.
쉬프트 레지스터(315)는 수직 개시 신호(STV) 및 게이트 클럭 신호(CPV)에 기초하여 복수의 펄스들을 발생할 수 있다. 레벨 쉬프터(316)는 게이트 온 전압(VON) 및 게이트 오프 전압(VOFF)에 기초하여 상기 복수의 펄스들의 레벨을 증폭시킬 수 있다. 출력 버퍼(317)는 게이트 온 전압(VON) 및 게이트 오프 전압(VOFF)에 기초하여 상기 증폭된 복수의 펄스들을 버퍼링하여 출력할 수 있다.
제1 아날로그-디지털 변환기(318)는 게이트 구동 칩(314a)에서 수신된 게이트 온 전압(VON)의 레벨을 디지털 변환하여 제1 디지털 하이 전압 값(DVON1)을 발생할 수 있다. 제2 아날로그-디지털 변환기(319)는 게이트 구동 칩(314a)에서 수신된 게이트 오프 전압(VOFF)의 레벨을 디지털 변환하여 제1 디지털 로우 전압 값(DVOFF1)을 발생할 수 있다. 실시예에 따라서, 제1 및 제2 아날로그-디지털 변환기들(318, 319)은 하나로 통합하여 구현될 수 있다.
한편, 도시하지는 않았지만, 도 6의 표시 장치(20)에 포함되는 다른 게이트 구동 칩들(324a, 334a, 344a)은 도 8에 도시된 게이트 구동 칩(314a)과 실질적으로 동일한 구조를 가질 수 있다.
도 9는 도 6의 표시 장치에 포함되는 전원 공급 회로의 일 예를 나타내는 블록도이다.
도 6 및 9를 참조하면, 전원 공급 회로(504)는 디지털 비교기(510), 레지스터 인코더(520), 카운터(530), 멀티플렉서(540) 및 전압 변환기(550)를 포함할 수 있다.
도 1의 표시 장치(10)에 포함되는 전원 공급 회로(500)와 비교하였을 때, 도 6의 표시 장치(20)에 포함되는 전원 공급 회로(504)는 디지털 비교기(510), 레지스터 인코더(520), 카운터(530) 및 멀티플렉서(540)를 더 포함할 수 있다.
디지털 비교기(510)는 피드백된 제1, 제2, 제3 및 제4 디지털 하이 전압 값들(DVON1, DVON2, DVON3, DVON4)을 디지털 하이 기준 값(RVON)과 비교하여, 제1, 제2, 제3 및 제4 디지털 하이 차이 값들(DHDV1, DHDV2, DHDV3, DHDV4)을 발생할 수 있다. 또한, 디지털 비교기(510)는 피드백된 제1, 제2, 제3 및 제4 디지털 로우 전압 값들(DVOFF1, DVOFF2, DVOFF3, DVOFF4)을 디지털 로우 기준 값(RVOFF)과 비교하여, 제1, 제2, 제3 및 제4 디지털 로우 차이 값들(DLDV1, DLDV2, DLDV3, DLDV4)을 발생할 수 있다.
레지스터 인코더(520)는 제1, 제2, 제3 및 제4 디지털 하이 차이 값들(DHDV1, DHDV2, DHDV3, DHDV4) 및 디지털 하이 기준 값(RVON)에 기초하여 제1, 제2, 제3 및 제4 디지털 하이 보상 값들(DHCV1, DHCV2, DHCV3, DHCV4)을 발생할 수 있다. 또한, 레지스터 인코더(520)는 제1, 제2, 제3 및 제4 디지털 로우 차이 값들(DLDV1, DLDV2, DLDV3, DLDV4) 및 디지털 로우 기준 값(RVOFF)에 기초하여 제1, 제2, 제3 및 제4 디지털 로우 보상 값들(DLCV1, DLCV2, DLCV3, DLCV4)을 발생할 수 있다.
카운터(530)는 수직 개시 신호(STV), 게이트 클럭 신호(CPV) 및 기준 카운트 값(RCV)에 기초하여 제1, 제2, 제3 및 제4 신호들(A1, A2, A3, A4)을 발생할 수 있다. 제1, 제2, 제3 및 제4 신호들(A1, A2, A3, A4)은 각각 제1, 제2, 제3 및 제4 구간들(도 7의 P1, P2, P3 P4) 동안에 활성화될 수 있다.
멀티플렉서(540)는 제1, 제2, 제3 및 제4 신호들(A1, A2, A3, A4)에 기초하여, 제1, 제2, 제3 및 제4 디지털 하이 보상 값들(DHCV1, DHCV2, DHCV3, DHCV4) 중 하나 및 제1, 제2, 제3 및 제4 디지털 로우 보상 값들(DLCV1, DLCV2, DLCV3, DLCV4) 중 하나를 출력할 수 있다.
전압 변환기(550)는 멀티플렉서(540)의 출력(MOUT)에 기초하여 게이트 온 전압(VON) 및 게이트 오프 전압(VOFF)을 발생할 수 있다. 도 7을 참조하여 상술한 것처럼, 게이트 온 전압(VON)은 제1, 제2, 제3 및 제4 구간들(P1, P2, P3 P4) 동안에 상기 제1, 제2, 제3 및 제4 하이 전압 레벨들을 가지도록 계단 형태로 순차적으로 증가하는 레벨을 가질 수 있고, 게이트 오프 전압(VOFF)은 제1, 제2, 제3 및 제4 구간들(P1, P2, P3 P4) 동안에 상기 제1, 제2, 제3 및 제4 로우 전압 레벨들을 가지도록 계단 형태로 순차적으로 감소하는 레벨을 가질 수 있다.
이하에서는 게이트 온 전압(VON)을 발생하는 구체적인 예를 설명하도록 한다.
도 10, 11a, 11b 및 12는 도 9의 전원 공급 회로의 동작을 설명하기 위한 도면들이다. 도 10은 룩업 테이블의 일 예를 나타내는 표이고, 도 11a 및 11b는 각각 디지털 비교기(510)의 입력들 및 레지스터 인코더(520)의 출력들의 일 예를 나타내며, 도 12는 전원 공급 회로의 전반적인 동작을 나타내는 타이밍도이다.
도 6, 9, 10, 11a, 11b 및 12를 참조하면, 디지털 비교기(510)는 미리 저장된 룩업 테이블에 기초하여 디지털 하이 차이 값들(DHDV1, DHDV2, DHDV3, DHDV4)을 발생할 수 있다.
예를 들어, 게이트 온 전압(VON)의 목표 레벨은 약 30V일 수 있으며, 게이트 온 전압(VON)의 상기 목표 레벨을 나타내는 디지털 하이 기준 값(도 11a의 RVON)은 도 10의 표에 따라 "00001010"으로 설정될 수 있다.
게이트 구동 칩들(314a, 324a, 334a, 344a)에서 수신된 게이트 온 전압(VON)의 레벨은 각각 약 29.6V, 29.2V, 28.8V, 28.4V일 수 있다. 다시 말하면, 게이트 온 전압(VON)이 게이트 구동 칩들(314a, 324a, 334a, 344a)에 제공되는 동안에 약 0.4V, 0.8V, 1.2V, 1.6V의 전압 강하가 발생할 수 있다. 게이트 구동 칩들(314a, 324a, 334a, 344a)은 수신된 게이트 온 전압(VON)의 레벨을 도 10의 표에 따라 디지털 변환할 수 있으며, "00001000", "00000110", "00000100", "00000010"으로 설정된 디지털 하이 전압 값들(도 11a의 DVON1, DVON2, DVON3, DVON4)이 피드백될 수 있다.
디지털 비교기(510)는 디지털 하이 전압 값들(DVON1, DVON2, DVON3, DVON4)과 디지털 하이 기준 값(RVON)의 차이를 나타내는 디지털 하이 차이 값들(DHDV1, DHDV2, DHDV3, DHDV4)을 발생할 수 있다.
레지스터 인코더(520)는 상기 룩업 테이블에 기초하여 디지털 하이 보상 값들(DHCV1, DHCV2, DHCV3, DHCV4)을 발생할 수 있다.
예를 들어, 레지스터 인코더(520)는 디지털 하이 기준 값(RVON)에 디지털 하이 차이 값들(DHDV1, DHDV2, DHDV3, DHDV4)을 더하여, "00001100", "00001110", "00010000", "00010010"으로 설정된 디지털 하이 보상 값들(도 11b의 DHCV1, DHCV2, DHCV3, DHCV4)을 발생할 수 있다.
도 12에 도시된 것처럼, 카운터(530)는 수직 개시 신호(STV)를 기초로(즉, 수직 개시 신호(STV)의 활성화에 응답하여) 기준 카운트 값(RCV)만큼 게이트 클럭 신호(CPV)를 카운트하여 제1 신호(A1)를 제1 구간(P1) 동안에 활성화시키고, 제1 신호(A1)를 기초로(즉, 제1 신호(A1)의 비활성화에 응답하여) 기준 카운트 값(RCV)만큼 게이트 클럭 신호(CPV)를 카운트하여 제2 신호(A2)를 제2 구간(P2) 동안에 활성화시키고, 제2 신호(A2)를 기초로(즉, 제2 신호(A2)의 비활성화에 응답하여) 기준 카운트 값(RCV)만큼 게이트 클럭 신호(CPV)를 카운트하여 제3 신호(A3)를 제3 구간(P3) 동안에 활성화시키며, 제3 신호(A3)를 기초로(즉, 제3 신호(A3)의 비활성화에 응답하여) 기준 카운트 값(RCV)만큼 게이트 클럭 신호(CPV)를 카운트하여 제4 신호(A4)를 제4 구간(P4) 동안에 활성화시킬 수 있다.
또한, 멀티플렉서(540)는 제1 구간(P1) 동안에 제1 신호(A1)에 기초하여 제1 디지털 하이 보상 값(DHCV1)을 출력하고, 제2 구간(P2) 동안에 제2 신호(A2)에 기초하여 제2 디지털 하이 보상 값(DHCV2)을 출력하고, 제3 구간(P3) 동안에 제3 신호(A3)에 기초하여 제3 디지털 하이 보상 값(DHCV3)을 출력하며, 제4 구간(P4) 동안에 제4 신호(A4)에 기초하여 제4 디지털 하이 보상 값(DHCV4)을 출력할 수 있다. 이에 따라, 전압 변환기(550)는 도 7 및 12에 도시된 것처럼 계단 형태로 순차적으로 증가하는 게이트 온 전압(VON)을 발생할 수 있다.
따라서, 게이트 구동 칩들(314a, 324a, 334a, 344a)은 대응하는 동작 구간들(P1, P2, P3, P4)에서 상기 목표 레벨과 동일한 약 30V의 게이트 온 전압(VON)을 수신할 수 있다.
한편, 도시하지는 않았지만, 게이트 오프 전압(VOFF)의 발생은 상술한 게이트 온 전압(VON)의 발생과 유사할 수 있다. 예를 들어, 게이트 오프 전압(VOFF)의 목표 레벨은 약 -10V일 수 있으며, 게이트 오프 전압(VOFF)에 대한 룩업 테이블에 기초하여 디지털 로우 기준 값(RVOFF), 디지털 로우 전압 값들(DVOFF1, DVOFF2, DVOFF3, DVOFF4), 디지털 로우 차이 값들(DLDV1, DLDV2, DLDV3, DLDV4) 및 디지털 로우 보상 값들(DLCV1, DLCV2, DLCV3, DLCV4)이 설정될 수 있고, 이에 따라 전압 변환기(550)는 도 7에 도시된 것처럼 계단 형태로 순차적으로 감소하는 게이트 오프 전압(VOFF)을 발생할 수 있다.
도 6 내지 12를 참조하여 상술한 본 발명의 실시예들에 따른 표시 패널 구동 회로 및 이를 포함하는 표시 장치는, 게이트 구동 칩들(314a, 324a, 334a, 344a) 및 전압 발생 회로(504)에 의해 게이트 온 전압(VON) 및 게이트 오프 전압(VOFF)의 IR 드롭을 효과적으로 감지할 수 있고, 이에 따라 게이트 온 전압(VON) 및 게이트 오프 전압(VOFF)을 효과적으로 보상할 수 있다. 또한, IR 드롭 양을 디지털 값으로 제공함에 따라 객관적인 지표로 IR 드롭을 보상할 수 있고, 각 게이트 구동 칩의 특성에 적합하도록 IR 드롭을 보상할 수 있으며, 픽셀의 충전율이 개선될 수 있다.
실시예에 따라서, 도 6 내지 12를 참조하여 상술한 IR 드롭 감지 및 보상 동작은, 표시 장치의 제조 시에 1회 수행될 수도 있고, 표시 장치가 초기화 동작을 수행할 때마다 반복적으로 수행될 수도 있다.
한편, 피드백 라인들(FPL1, FPL2, FPL3, FPL4)이 표시 패널(100)의 제1 측(예를 들어, 좌측)에 배치되는 게이트 구동 회로(304a)에 연결되는 경우에 기초하여 본 발명의 실시예들을 설명하였으나, 실시예에 따라서 피드백 라인들은 표시 패널(100)의 제1 측(예를 들어, 우측)에 배치되는 게이트 구동 회로에 연결될 수도 있고, 양측의 게이트 구동 회로들 모두에 연결될 수도 있다.
한편, 게이트 온 전압(VON) 및 게이트 오프 전압(VOFF) 모두를 보상하는 경우에 기초하여 본 발명의 실시예들을 설명하였으나, 실시예에 따라서 게이트 온 전압(VON) 만이 보상될 수도 있고, 게이트 오프 전압(VOFF) 만이 보상될 수도 있다. 또한, 실시예에 따라서 두 개의 게이트 오프 전압들이 사용될 수도 있으며, 이 경우 게이트 온 전압 및 하나의 게이트 오프 전압에 대해 본 발명이 적용될 수도 있다.
도 13은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 13을 참조하면, 표시 장치(30)는 표시 패널(100) 및 표시 패널 구동 회로를 포함한다. 상기 표시 패널 구동 회로는 전원 공급 회로(504), 제1 및 제2 게이트 구동 회로들(304a, 300b), 게이트 지연 감지 회로(600), 피드백 라인들(FGL, FPL1, FPL2, FPL3, FPL4) 및 전원 라인(PL)을 포함하며, 타이밍 제어 회로(200) 및 데이터 구동 회로(400)를 더 포함할 수 있다.
도 13의 표시 장치(30)는 도 1의 표시 장치(10)와 도 6의 표시 장치(20)가 통합된 형태로 구현될 수 있다. 예를 들어, 도 13의 표시 패널(100), 타이밍 제어 회로(200), 제2 게이트 구동 회로(300b), 데이터 구동 회로(400), 게이트 지연 감지 회로(600) 및 피드백 라인(FGL)은 도 1의 표시 패널(100), 타이밍 제어 회로(200), 제2 게이트 구동 회로(300b), 데이터 구동 회로(400), 게이트 지연 감지 회로(600) 및 피드백 라인(FGL)과 각각 실질적으로 동일할 수 있다. 도 13의 전원 공급 회로(504), 제1 게이트 구동 회로(304a), 피드백 라인들(FPL1, FPL2, FPL3, FPL4) 및 전원 라인(PL)은 도 6의 전원 공급 회로(504), 제1 게이트 구동 회로(304a), 피드백 라인들(FPL1, FPL2, FPL3, FPL4) 및 전원 라인(PL)과 각각 실질적으로 동일할 수 있다.
한편, 본 발명의 실시예들에 따른 표시 장치는 회로 기판(printed circuit board: PCB) 및 연성 회로 기판(flexible PCB: FPCB)을 더 포함할 수 있으며, 표시 패널 구동 회로의 일부 또는 전부는 PCB 및/또는 FPCB 상에 부착될 수 있다. 또한, 실시예에 따라서 표시 패널 구동 회로의 일부 또는 전부는 표시 패널(100)의 주변 영역에 집적(integrated)될 수도 있다.
이상, 특정 개수의 게이트 구동 칩들 및 피드백 라인들을 포함하는 표시 패널 구동 회로에 기초하여 본 발명의 실시예들을 설명하였으나, 본 발명의 실시예들은 임의의 개수의 게이트 구동 칩들 및 피드백 라인들을 포함하는 표시 패널 구동 회로 및 이를 포함하는 임의의 표시 장치에 대해서 적용될 수 있다.
본 발명은 표시 장치 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서 본 발명은 휴대폰, 스마트 폰, PDA(personal digital assistant), PMP(portable multimedia player), 디지털 카메라, 캠코더, PC(personal computer), 서버 컴퓨터, 워크스테이션, 노트북, 디지털 TV, 셋-탑 박스, 음악 재생기, 휴대용 게임 콘솔, 네비게이션 시스템, 스마트 카드, 프린터 등과 같은 다양한 전자 기기에 유용하게 이용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 복수의 제1 게이트 라인들을 포함하는 표시 패널;
    상기 복수의 제1 게이트 라인들의 제1 단과 연결되는 제1 게이트 구동 회로;
    상기 복수의 제1 게이트 라인들의 제2 단과 연결되는 제2 게이트 구동 회로;
    상기 복수의 제1 게이트 라인들 중 하나의 제1 단과 인접하여 연결되는 피드백 라인; 및
    상기 피드백 라인과 연결되는 게이트 지연 감지 회로를 포함하고,
    상기 게이트 지연 감지 회로는,
    상기 제1 게이트 구동 회로가 활성화되고 상기 제2 게이트 구동 회로가 비활성화된 경우 또는 상기 제1 게이트 구동 회로가 비활성화되고 상기 제2 게이트 구동 회로가 활성화된 경우에, 상기 피드백 라인으로부터 수신되는 피드백 게이트 신호의 활성화 시간을 디지털 활성화 값으로 변환하는 시간-디지털 변환기; 및
    상기 디지털 활성화 값에 기초하여 상기 피드백 라인과 연결된 게이트 라인의 RC 딜레이를 나타내는 디지털 딜레이 값을 발생하는 디지털 비교기를 포함하는 표시 장치.
  2. 제 1 항에 있어서, 상기 시간-디지털 변환기는,
    상기 제1 게이트 구동 회로를 활성화하고 상기 제2 게이트 구동 회로를 비활성화한 경우에 상기 피드백 라인으로부터 수신되는 제1 피드백 게이트 신호를 오버샘플링(oversampling)하여, 상기 제1 피드백 게이트 신호의 제1 활성화 시간을 제1 디지털 활성화 값으로 변환하고,
    상기 제1 게이트 구동 회로를 비활성화하고 상기 제2 게이트 구동 회로를 활성화한 경우에 상기 피드백 라인으로부터 수신되는 제2 피드백 게이트 신호를 오버샘플링하여, 상기 제2 피드백 게이트 신호의 제2 활성화 시간을 제2 디지털 활성화 값으로 변환하는 것을 특징으로 하는 표시 장치.
  3. 제 2 항에 있어서, 상기 시간-디지털 변환기는,
    상기 제1 피드백 게이트 신호의 전압 레벨이 기준 전압 레벨보다 높은 경우에, 상기 제1 활성화 시간인 것으로 판단하여 샘플링 주기마다 제1 비트를 출력하고,
    상기 제2 피드백 게이트 신호의 전압 레벨이 상기 기준 전압 레벨보다 높은 경우에, 상기 제2 활성화 시간인 것으로 판단하여 상기 샘플링 주기마다 상기 제1 비트를 출력하는 것을 특징으로 하는 표시 장치.
  4. 제 2 항에 있어서, 상기 디지털 비교기는,
    상기 제1 디지털 활성화 값과 상기 제2 디지털 활성화 값을 비교하여 상기 디지털 딜레이 값을 발생하는 것을 특징으로 하는 표시 장치.
  5. 제 4 항에 있어서,
    상기 제1 디지털 활성화 값 및 상기 디지털 딜레이 값은 각각 제1 비트들의 조합으로 표현되고,
    상기 제2 디지털 활성화 값은 상기 제1 비트들 및 제2 비트들의 조합으로 표현되며,
    상기 디지털 딜레이 값에 포함되는 상기 제1 비트들의 개수는, 상기 제1 디지털 활성화 값에 포함되는 상기 제1 비트들의 개수 및 상기 제2 디지털 활성화 값에 포함되는 상기 제1 비트들의 개수의 차이와 동일한 것을 특징으로 하는 표시 장치.
  6. 제 2 항에 있어서, 상기 게이트 지연 감지 회로는,
    상기 제1 디지털 활성화 값 및 상기 제2 디지털 활성화 값을 저장하는 메모리를 더 포함하는 것을 특징으로 하는 표시 장치.
  7. 제 1 항에 있어서,
    상기 게이트 지연 감지 회로는 상기 제1 게이트 구동 회로에 포함되는 것을 특징으로 하는 표시 장치.
  8. 제 1 항에 있어서,
    상기 디지털 딜레이 값에 기초하여 상기 RC 딜레이를 보상하기 위한 보상 동작을 수행하는 타이밍 제어 회로를 더 포함하는 것을 특징으로 하는 표시 장치.
  9. 제 1 항에 있어서,
    상기 복수의 제1 게이트 라인들 중 상기 피드백 라인과 연결된 게이트 라인은 더미 게이트 라인인 것을 특징으로 하는 표시 장치.
  10. 제 1 항에 있어서, 상기 표시 패널은,
    상기 복수의 제1 게이트 라인들과 연결되는 복수의 픽셀들; 및
    상기 복수의 픽셀들과 연결되는 복수의 데이터 라인들을 더 포함하는 것을 특징으로 하는 표시 장치.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020170053943A 2017-04-26 2017-04-26 표시 장치 KR102318764B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020170053943A KR102318764B1 (ko) 2017-04-26 2017-04-26 표시 장치
US15/945,263 US10650721B2 (en) 2017-04-26 2018-04-04 Display apparatus
US16/840,837 US10896636B2 (en) 2017-04-26 2020-04-06 Display apparatus
KR1020210141770A KR102439123B1 (ko) 2017-04-26 2021-10-22 표시 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170053943A KR102318764B1 (ko) 2017-04-26 2017-04-26 표시 장치

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020210141770A Division KR102439123B1 (ko) 2017-04-26 2021-10-22 표시 장치

Publications (2)

Publication Number Publication Date
KR20180120312A KR20180120312A (ko) 2018-11-06
KR102318764B1 true KR102318764B1 (ko) 2021-10-29

Family

ID=63917326

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020170053943A KR102318764B1 (ko) 2017-04-26 2017-04-26 표시 장치
KR1020210141770A KR102439123B1 (ko) 2017-04-26 2021-10-22 표시 장치

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020210141770A KR102439123B1 (ko) 2017-04-26 2021-10-22 표시 장치

Country Status (2)

Country Link
US (2) US10650721B2 (ko)
KR (2) KR102318764B1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6768724B2 (ja) * 2018-01-19 2020-10-14 株式会社Ｊｏｌｅｄ 表示装置および表示パネルの駆動方法
KR102631977B1 (ko) * 2018-11-16 2024-01-31 엘지디스플레이 주식회사 패널 구동부, 패널 구동부를 포함하는 표시장치 및 표시장치의 구동방법
CN109272912B (zh) 2018-11-30 2020-05-19 惠科股份有限公司 错充检测方法及错充检测系统
CN110120205B (zh) * 2019-05-31 2022-02-22 Tcl华星光电技术有限公司 液晶显示装置及其驱动方法
US11526135B2 (en) 2019-05-31 2022-12-13 Skyworks Solutions, Inc. Using time-to-digital converters to delay signals with high accuracy and large range
KR102686906B1 (ko) 2019-09-11 2024-07-19 삼성디스플레이 주식회사 표시 장치 및 그의 구동 방법
US11705067B2 (en) * 2019-11-21 2023-07-18 Samsung Display Co., Ltd. Organic light emitting diode display device
KR102301722B1 (ko) * 2020-02-07 2021-09-13 네메시스 주식회사 저전력 및 고정밀도를 가지는 시간-디지털 변환기
KR20210116786A (ko) * 2020-03-16 2021-09-28 삼성디스플레이 주식회사 표시 장치 및 이를 이용한 표시 패널의 구동 방법
JP2022072553A (ja) * 2020-10-30 2022-05-17 凸版印刷株式会社 液晶表示装置及びその駆動方法
CN112700745B (zh) * 2021-01-19 2023-05-05 Tcl华星光电技术有限公司 显示面板的驱动方法及显示面板
KR20220134810A (ko) 2021-03-25 2022-10-06 삼성디스플레이 주식회사 표시 장치
KR20220161637A (ko) * 2021-05-28 2022-12-07 삼성디스플레이 주식회사 표시 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110050677A1 (en) * 2009-08-28 2011-03-03 Himax Technologies Limited Source driver

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080013190A (ko) * 2006-08-07 2008-02-13 삼성전자주식회사 구동 장치 및 액정 표시 장치
KR101344835B1 (ko) * 2006-12-11 2013-12-26 삼성디스플레이 주식회사 게이트 구동 신호 지연을 감소시키는 방법 및 액정 표시장치
KR101356219B1 (ko) * 2007-02-02 2014-01-28 엘지디스플레이 주식회사 액정 표시 장치 및 그의 구동 방법
EP2751807A4 (en) * 2011-09-02 2015-02-18 Hewlett Packard Development Co DEVICE FOR STORING DATA AND METHOD FOR READING MEMORY CELLS
KR101328348B1 (ko) * 2011-11-04 2013-11-11 삼성전기주식회사 접촉 감지 장치 및 그 운영 방법
KR102082652B1 (ko) 2013-04-10 2020-02-28 엘지디스플레이 주식회사 액정표시장치와 이의 구동방법
KR20160020041A (ko) * 2014-08-12 2016-02-23 삼성디스플레이 주식회사 표시장치
KR102196101B1 (ko) * 2014-10-23 2020-12-30 삼성디스플레이 주식회사 표시 장치
KR102305356B1 (ko) * 2014-12-18 2021-09-28 삼성디스플레이 주식회사 표시 장치 및 이를 포함하는 전자 기기
KR102431311B1 (ko) 2015-01-15 2022-08-12 티씨엘 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 표시 장치
US10366666B2 (en) * 2015-06-10 2019-07-30 Samsung Electronics Co., Ltd. Display apparatus and method for controlling the same
KR102336702B1 (ko) * 2015-06-12 2021-12-08 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
KR102355518B1 (ko) 2015-06-17 2022-01-26 삼성디스플레이 주식회사 표시장치
CN104966498B (zh) * 2015-07-17 2017-08-04 深圳市华星光电技术有限公司 一种电压补偿电路及基于电压补偿电路的电压补偿方法
KR102419196B1 (ko) * 2015-09-23 2022-07-07 엘지디스플레이 주식회사 표시장치 및 이의 구동방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110050677A1 (en) * 2009-08-28 2011-03-03 Himax Technologies Limited Source driver

Also Published As

Publication number Publication date
US20180315369A1 (en) 2018-11-01
KR20180120312A (ko) 2018-11-06
US10896636B2 (en) 2021-01-19
KR20210133906A (ko) 2021-11-08
US20200234630A1 (en) 2020-07-23
US10650721B2 (en) 2020-05-12
KR102439123B1 (ko) 2022-09-02

Similar Documents

Publication Publication Date Title
KR102439123B1 (ko) 표시 장치
US9886891B2 (en) Sensing driving circuit and display device including the same
KR102578837B1 (ko) 게이트 구동 회로와 이를 이용한 표시장치
KR102297573B1 (ko) 컨트롤러, 소스 드라이버 집적회로, 표시장치 및 그 신호전송방법
US10186187B2 (en) Organic light-emitting diode display with pulse-width-modulated brightness control
KR102238640B1 (ko) 유기발광다이오드 표시장치
US8054280B2 (en) Data driver with bias voltage control circuit and display apparatus having the same
KR102582032B1 (ko) 발광 구동부 및 이를 포함하는 표시 장치
US10444881B2 (en) Touch power circuit having operational amplifier and touch display device using the same
US10324319B2 (en) Display apparatus including data driving integrated circuits each including dummy data channels and a method of driving the same
KR102536161B1 (ko) 디스플레이 장치의 스캔 드라이버 및 이를 포함하는 디스플레이 장치
US9418592B2 (en) Organic light emitting display device having a power supplier for outputting a varied reference voltage
US20150130851A1 (en) Display device and control method thereof
KR20200142818A (ko) 표시장치와 그 구동 방법
KR102584643B1 (ko) 표시 장치 및 이를 포함하는 전자 기기
US11373593B2 (en) Display device and method for generating compensating data of the same
KR102468743B1 (ko) 표시장치, 터치 센싱 회로 및 구동방법
CN104112432A (zh) 显示器
CN111667788A (zh) 显示装置
US10586504B2 (en) Display apparatus and a method of driving the same
US10019921B2 (en) Data driver and display device having the same
CN112216239A (zh) 源极驱动器和显示装置
KR102225185B1 (ko) 게이트구동부 및 이를 포함하는 터치표시장치
US20240021165A1 (en) Scan driver for applying a bias voltage and display device including the same
CN110689851B (zh) 基于有机发光二极管的显示装置及其驱动方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right