KR20160020041A

KR20160020041A - 표시장치

Info

Publication number: KR20160020041A
Application number: KR1020140104560A
Authority: KR
Inventors: 박상욱
Original assignee: 삼성디스플레이 주식회사
Priority date: 2014-08-12
Filing date: 2014-08-12
Publication date: 2016-02-23
Also published as: US20160049127A1; US9754548B2

Abstract

본 발명의 일 실시예에 따른 표시장치는 복수의 화소, 상기 화소들 각각에 전기적으로 연결된 복수의 게이트 라인 및 복수의 데이터 라인을 포함하는 표시패널, 상기 게이트 라인들에 게이트 전압들을 순차적으로 출력하는 게이트 드라이버, 및 상기 표시패널로부터 상기 게이트 전압들 중 적어도 일부를 피드백 전압으로 수신하고, 상기 피드백 전압을 근거로 출력 타이밍을 결정하고, 상기 출력 타이밍에 따라 데이터 전압들을 상기 데이터 라인들에 출력하는 데이터 드라이버를 포함한다.

Description

표시장치{DISPLAY DEVICE}

본 발명은 표시장치에 관한 것으로, 상세하게는 사용 과정에서 변형되는 게이트 전압에 따라 데이터 전압의 출력 타이밍을 실시간으로 조절할 수 있는 표시장치에 관한 것이다.

영상 정보를 표시하기 위한 표시장치로, 액정 표시장치, 플라즈마 표시장치, 또는 유기발광 표시장치 등이 이용되고 있다. 이러한 표시장치는 매트릭스 형태로 배치된 화소들 각각에 스위칭 트랜지스터와 표시소자를 포함한다.

상기 화소들 각각에 게이트 배선을 통해 게이트 전압이 인가되면 상기 스위칭 트랜지스터가 턴-온 된다. 이에 동기 하여, 데이터 전압이 데이터 배선을 통해 인가되고, 표시 소자가 동작하여 영상이 표시된다.

따라서, 본 발명은 게이트 전압에 대응하여 데이터 전압의 출력 타이밍이 조절되는 표시장치를 제공하는 것을 목적으로 한다.

본 발명의 일 실시예에 따른 표시장치는 상기 게이트 라인들 중 어느 하나와 연결되어 상기 데이터 드라이버에 상기 피드백 전압을 제공하는 피드백 라인을 더 포함할 수 있다.

상기 게이트 라인들은 스캔 방향으로 배열된 제1 내지 제m 게이트 라인들을 포함하고, 상기 피드백 라인은 상기 제m 게이트 라인과 연결될 수 있다.

상기 피드백 라인은 복수로 제공되어 서로 다른 게이트 라인들에 각각 연결되고, 상기 피드백 라인들을 통해 서로 다른 피드백 전압들이 상기 데이터 드라이버에 전달되고, 상기 데이터 드라이버는 상기 피드백 전압들에 근거하여 상기 출력 타이밍을 상기 게이트 라인들이 연결된 해당 화소행들마다 실시간으로 조절할 수 있다.

상기 데이터 드라이버는, 외부로부터 디지털 형태의 영상 데이터 신호들을 입력받는 입력부, 상기 입력부로부터 상기 영상 데이터 신호들을 아날로그 형태의 데이터 전압들로 변환하는 컨버터부, 및 상기 피드백 전압을 근거로 상기 데이터 전압들의 출력 타이밍을 조절하여 상기 데이터 전압들을 상기 표시패널에 출력하는 출력부를 포함할 수 있다.

상기 출력부는, 상기 피드백 전압을 수신하고, 상기 피드백 전압에 따라 연산된 타이밍 보정 전압을 출력하는 연산부, 및 상기 타이밍 보정 전압에 응답하여 상기 데이터 전압들의 상기 출력 타이밍을 결정하는 타이밍 결정부를 포함할 수 있다.

상기 타이밍 결정부는, 상기 컨버터부로부터 상기 데이터 전압들을 수신하고, 상기 데이터 전압들을 버퍼링하는 출력 버퍼, 및 상기 타이밍 보정 전압을 수신하고, 상기 타이밍 보정 전압에 근거하여 상기 데이터 전압들의 출력 타이밍을 조절하는 스위칭부를 포함할 수 있다.

상기 스위칭부는 복수의 스위칭 소자를 포함하고, 상기 스위칭 소자들은 상기 데이터 라인들에 각각 연결될 수 있다.

상기 연산부는 상기 출력 버퍼로부터 출력되는 데이터 전압들 중 적어도 하나의 데이터 전압을 수신하고, 상기 연산부는 상기 데이터 전압과 상기 피드백 전압을 연산하여 상기 타이밍 보정 전압을 생성할 수 있다.

상기 연산부는 가산 적분기 회로를 포함할 수 있다.

상기 연산부는 외부로부터 출력 개시신호를 수신하고, 상기 피드백 전압에 대응하도록 보정된 출력 개시신호를 상기 타이밍 보정 전압으로 출력하고, 상기 타이밍 결정부는 상기 타이밍 보정 전압에 응답하여 상기 데이터 전압들을 상기 표시패널에 출력할 수 있다.

본 발명에 따르면, 데이터 드라이버는 표시패널로부터 게이트 전압을 피드백 받아 표시패널 상에서의 게이트 전압들의 변형을 감지할 수 있다. 상기 데이터 드라이버는 상기 변형된 게이트 전압들에 대응하여 데이터 전압들의 출력 타이밍을 조절한다. 따라서, 게이트 전압들의 변형에 실시간으로 대응할 수 있고, 게이트 전압과 데이터 전압의 타이밍 오차에 따른 화질 불량이 개선될 수 있다.

또한, 본 발명에 따른 표시장치는 사용 과정에서 온도가 증가됨에 따라 게이트 전압의 타이밍이 지연되는 현상에 능동적으로 대응할 수 있다. 따라서, 상기 표시장치는 사용 관점에서의 표시 불량 문제를 실시간으로 제어할 수 있고, 사용에 따른 제품의 신뢰성이 향상될 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시장치의 블럭도이다.
도 2는 본 발명의 일 실시예에 따른 데이터 드라이버의 블럭도이다.
도 3은 도 2에 도시된 데이터 드라이버에 입력되는 피드백 전압과 상기 데이터 드라이버로부터 출력된 출력 전압의 타이밍도들이다.
도 4a는 본 발명의 일 실시예에 따른 출력부의 블럭도이다.
도 4b는 도 4a에 도시된 출력부에 입력되는 피드백 전압과 상기 출력부로부터 출력된 출력 전압의 타이밍도들이다.
도 5a는 본 발명의 일 실시예에 따른 출력부의 블럭도이다.
도 5b는 도 5a에 도시된 출력부에 입력되는 피드백 전압과 상기 출력부로부터 출력된 출력 전압의 타이밍도들이다.
도 6은 본 발명의 일 실시예에 따른 출력부의 블럭도이다.
도 7은 도 6에 도시된 연산부의 일 실시예를 도시한 회로도이다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 표시장치(DS)의 블록도이다. 도 1을 참조하면, 상기 표시장치(DS)는 표시패널(100), 타이밍 컨트롤러(200), 데이터 드라이버(300), 게이트 드라이버(400), 및 전압 발생기(500)를 포함한다.

상기 표시패널(100)은 복수의 데이터 라인(DL1~DLn), 복수의 게이트 라인(GL1~GLm), 및 상기 데이터 라인들(DL1~DLn)과 상기 게이트 라인들(GL1~GLm)에 각각 전기적으로 연결된 화소들을 포함한다.

상기 표시패널(100)은 전기적 신호를 인가받아 영상을 표시한다. 상기 표시패널(100)은 특별히 한정되는 것은 아니며, 예를 들어, 액정 표시패널(liquid crystal display panel), 유기발광 표시패널(organic light emitting display panel), 전기영동 표시패널(electrophoretic display panel), 및 일렉트로웨팅 표시패널(electrowetting display panel) 등이 채용될 수 있다. 본 실시예에서는 액정 표시패널을 예시적으로 설명한다.

상기 데이터 라인들(DL1~DLn)은 제1 방향(X1)으로 연장하고, 상기 제1 방향(X1)과 교차하는 제2 방향(X2)으로 배열된다. 상기 데이터 라인들(DL1~DLn)은 데이터 전압들을 각각 수신한다.

상기 게이트 라인들(GL1~GLm)은 상기 제2 방향(X2)으로 연장하고, 상기 제1 방향(X1)으로 배열된다. 상기 게이트 라인들(GL1~GLm)은 상기 데이터 라인들(DL1~DLn)과 절연 교차한다.

상기 게이트 라인들(GL1~GLm)은 제1 게이트 라인(GL1)으로부터 제m 게이트 라인(GLm)까지 순차적으로 스캔될 수 있다. 상기 게이트 라인들(GL1~GLm)은 상기 스캔 방향에 따라 게이트 전압들을 각각 순차적으로 수신한다. 한편, 본 발명의 일 실시예에서, 상기 게이트 라인들(GL1~GLm)은 상기 제m 게이트 라인(GLm)으로부터 제1 게이트 라인(GL1)까지 순차적으로 스캔될 수 있다.

상기 화소들 각각은 상기 게이트 라인들(GL1~GLm) 중 대응되는 게이트 라인과 연결되고, 상기 데이터 라인들(DL1~DLn) 중 대응되는 데이터 라인과 연결된다. 상기 화소들은 복수의 화소열 및 복수의 화소행으로 구성된 매트릭스 형태로 배열된다.

본 실시예에서는 상기 화소들 중 제1 게이트 라인(GL1)과 제1 데이터 라인(DL1)에 연결된 하나의 화소(PX)를 예시적으로 도시하였다. 상기 화소(PX)는 박막 트랜지스터(TR), 액정 커패시터(CLC), 및 스토리지 커패시터(CST)를 포함한다.

상기 박막 트랜지스터(TR)는 미도시된 제어 전극, 입력 전극, 및 출력 전극을 포함한다. 상기 제어 전극은 상기 제1 게이트 라인(GL1)에 연결되고, 상기 입력 전극은 상기 제1 데이터 라인(DL1)에 연결되고, 상기 출력 전극은 상기 액정 커패시터(CLC) 및 상기 스토리지 커패시터(CST)에 연결된다.

상기 박막 트랜지스터(TR)는 상기 제1 게이트 라인(GL1)에 흐르는 게이트 전압에 응답하여 상기 제1 데이터 라인(DL1)에 흐르는 데이터 전압을 상기 액정 커패시터(CLC)의 제1 전극 및 상기 스토리지 커패시터(CST)의 제1 전극에 전달한다.

상기 액정 커패시터(CLC)는 상기 제1 전극에 상기 데이터 전압을 수신하고, 상기 제1 전극과 대향하는 제2 전극에 상기 표시패널(100)의 외부로부터 인가된 공통 전압(VCOM)을 수신한다. 상기 공통 전압(VCOM)은 후술할 상기 전압 발생기(500)로부터 제공될 수 있다. 상기 액정 커패시터(CLC)는 상기 데이터 전압과 상기 공통 전압(VCOM) 사이의 전압 차이를 미도시된 액정층에 충전한다.

상기 스토리지 커패시터(CST)는 상기 제1 전극에 상기 데이터 전압을 수신하고, 상기 제1 전극과 대향하는 제2 전극에 스토리지 전압을 수신한다. 상기 스토리지 커패시터(CST)는 상기 액정 커패시터(CLC)와 병렬로 접속되어 상기 액정 커패시터(CLC)에 충전된 전압이 다음 데이터 전압이 공급될 때까지 유지되도록 한다.

상기 타이밍 컨트롤러(200)는 외부로부터 제1 영상 데이터(RGB)와 복수의 제어 신호(CS)를 수신한다. 상기 제어 신호들(CS)은 예를 들어, 데이터 인에이블 신호, 수평 동기신호, 수직 동기신호, 및 클록 신호를 포함할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 제어 신호들(CS)에 근거하여 데이터 제어 신호(CONT1) 및 게이트 제어 신호(CONT2)를 생성한다. 또한, 상기 타이밍 컨트롤러(200)는 상기 표시패널(100)의 동작 조건에 맞도록 상기 제1 영상 데이터(RGB)를 변환하여 제2 영상 데이터(RGB-data)를 생성한다. 상기 제2 영상 데이터(RGB-data)와 상기 데이터 제어 신호(CONT1)는 상기 데이터 드라이버(300)에 제공되고, 상기 게이트 제어 신호(CONT2)는 상기 게이트 드라이버(400)에 제공된다.

상기 데이터 제어 신호(CONT1)는 상기 데이터 드라이버(300)의 동작을 개시하는 수평 개시신호, 상기 데이터 전압들의 극성을 제어하는 극성 제어신호, 및 상기 데이터 드라이버(300)로부터 출력되는 데이터 전압들의 출력 시기를 결정하는 출력 개시신호 등을 포함할 수 있다. 상기 게이트 제어 신호(CONT2)는 상기 게이트 드라이버(400)의 동작을 개시하는 수직 개시신호 및 상기 게이트 전압들의 출력 시기를 결정하는 게이트 클럭 신호 등을 포함할 수 있다.

상기 데이터 드라이버(300)는 상기 표시패널(100)에 구비된 상기 데이터 라인들(DL1~DLn)을 구동시킨다. 상기 데이터 드라이버(300)는 상기 타이밍 컨트롤러(200)로부터 상기 제2 영상 데이터(RGB-data) 및 상기 데이터 제어 신호(CONT1)를 수신한다.

상기 데이터 드라이버(300)는 상기 표시패널(100)에 구비된 상기 데이터 라인들(DL1~DLn)과 전기적으로 연결되어 상기 데이터 라인들(DL1~DLn)을 구동시킨다. 상기 데이터 드라이버(300)는 상기 데이터 제어 신호(CONT1)에 응답하여 상기 제2 영상 데이터(RGB-data)를 상기 데이터 전압들로 변환하여 상기 표시패널(100)에 출력한다.

상기 데이터 드라이버(300)는 상기 전압 발생기(500)로부터 제공된 복수의 감마 기준 전압들(VGMA1~VGMAi)을 근거로 디지털 신호인 상기 제2 영상 데이터(RGB-data)를 아날로그 신호인 상기 데이터 전압들로 변환한다.

상기 데이터 드라이버(300)는 상기 표시패널(100)의 장 변 측에 배치될 수 있다. 도시되지 않았으나, 상기 데이터 드라이버(300)는 별도의 인쇄회로기판 상에 배치되어 연성 필름을 통해 상기 표시패널(100)과 전기적으로 연결될 수 있다. 또는, 상기 데이터 드라이버(300)는 다수의 구동칩으로 구성되어 상기 표시패널(100) 상에 직접적으로 실장되거나, 상기 표시패널(100)에 부착된 필름 상에 실장될 수 있다.

상기 게이트 드라이버(400)는 상기 표시패널(100)에 구비된 상기 게이트 라인들(GL1~GLm)과 전기적으로 연결되어 상기 게이트 라인들(GL1~GLm)을 구동시킨다. 상기 게이트 드라이버(400)는 상기 게이트 제어 신호(CONT2)에 응답하여 상기 게이트 전압들을 생성하고, 상기 게이트 전압들을 상기 게이트 라인들(GL1~GLm)에 순차적으로 출력한다.

상기 게이트 전압들 각각은 한 프레임 구간 중 소정 구간(이하, 하이 구간) 동안 게이트 온 전압(VON) 레벨을 유지하고, 나머지 구간 동안 게이트 오프 전압(VOFF) 레벨을 유지한다. 이에 따라, 상기 표시패널(100)은 상기 화소행 단위로 상기 하이 구간 동안 순차적으로 구동된다.

상기 게이트 드라이버(400)는 상기 표시패널(100)의 단 변 측에 배치될 수 있다. 상기 게이트 드라이버(400)는 상기 표시패널(100)에 부착된 필름 상에 실장된 다수의 칩으로 구성될 수 있다.

또는, 상기 게이트 드라이버(400)는 상기 표시패널(100)에 박막 공정을 통해서 직접적으로 형성될 수도 있다. 이때, 상기 게이트 드라이버(400)는 다수의 아몰퍼스 실리콘 트랜지스터를 포함하거나, 다수의 산화물 반도체 트랜지스터를 포함할 수 있다.

상기 전압 발생기(500)는 상기 데이터 전압들을 생성하기 위한 상기 감마전압들(VGMA1~VGMAi)을 생성하여 상기 데이터 드라이버(300)에 제공한다. 상기 전압 발생기(500)는 상기 표시패널(100)의 동작에 필요한 상기 게이트 온 전압(VON) 및 상기 게이트 오프 전압(VOFF)을 생성하여 상기 게이트 드라이버(400)에 제공한다. 또한, 상기 전압 발생기(500)는 상기 공통 전압(VCOM)을 생성하여 상기 표시패널(100)에 제공한다.

본 발명의 일 실시예에 따른 표시장치(DS)는 피드백 라인(FL)을 더 포함할 수 있다. 상기 피드백 라인(FL)은 상기 표시패널(100)에 배치된다. 상기 피드백 라인(FL)은 상기 게이트 드라이버(400)가 배치된 상기 단 변과 마주하는 상기 표시패널(100)의 단 변에 배치될 수 있다.

상기 피드백 라인(FL)은 상기 게이트 라인들(GL1~GLm) 중 어느 하나의 게이트 라인과 연결된다. 도 1에서는 상기 피드백 라인(FL)이 상기 제m 게이트 라인(GLm)과 연결된 실시예를 도시하였다. 이하, 용이한 설명을 위해 상기 제m 게이트 라인(GLm)을 예로 들어 설명하지만, 이하 설명될 내용은 다른 게이트 라인들 중 어느 하나에도 동일하게 적용될 수 있다.

상기 피드백 라인(FL)은 상기 게이트 라인들(GL1~GLm)과 동일한 층상에 배치될 수 있다. 또는, 상기 피드백 라인(FL)은 상기 게이트 라인들(GL1~GLm)과 절연되어 상기 게이트 라인들(GL1~GLm) 상에 배치되고, 상기 게이트 라인들(GL1~GLm) 중 연결되는 게이트 라인과 컨택홀(미도시)을 통해 전기적으로 연결될 수도 있다.

상기 피드백 라인(FL)은 상기 제m 게이트 라인(GLm)에 흐르는 제m 게이트 전압을 상기 데이터 드라이버(300)에 피드백 전압(VF)으로 제공한다. 상기 피드백 라인(FL)을 통해 전달되는 상기 피드백 전압(VF)은 상기 제m 게이트 전압에 근거한다. 특히, 상기 피드백 전압(VF)은 상기 제m 게이트 전압의 지연 정보를 포함할 수 있다.

상기 게이트 전압들은 상기 표시패널(100)을 지나면서 지연될 수 있다. 구체적으로, 상기 제m 게이트 전압은 하이 전압 레벨로 상승한 후, 다시 로우 전압 레벨로 하강하는 피크(이하, 하이 구간)를 포함한다. 지연된 제m 게이트 전압의 하이 구간은 지연되지 않은 경우에 비해, 상대적으로 상기 하이 전압 레벨로 상승하는 시간이나 상기 로우 전압 레벨로 하강하는 시간이 길다.

상기 게이트 전압들 각각의 지연 정도에 의해 상기 화소들 각각에 전달되는 데이터 전압의 충전 불량 문제가 발생될 수 있다. 이에 따라, 각 화소들은 해당 계조값보다 적은 전압을 충전하거나 다음 열의 데이터 전압을 잘못 충전할 수 있어, 상기 표시패널(100)에는 왜곡된 영상이 표현될 수 있다.

상기 게이트 전압들 각각의 지연 정도는 상기 게이트 드라이버(400)의 위치, 상기 게이트 드라이버(400)의 스캔 방향, 및 상기 표시패널(100)의 온도에 영향을 받을 수 있다. 본 실시예에서, 상기 제m 게이트 라인(GLm)에 흐르는 게이트 전압의 지연 정도는 상기 제1 게이트 라인(GL1)에 흐르는 게이트 전압의 지연 정도보다 크다. 또한, 상기 제m 게이트 라인(GLm)에 흐르는 게이트 전압의 지연 정도는 상기 게이트 드라이버(400)로부터 멀어지는 오른쪽으로 갈수록 증가한다.

본 실시예에서, 상기 피드백 라인(FL)은 상기 게이트 라인들(GL1~GLm) 중 가장 나중에 스캔되는 상기 제m 게이트 라인(GLm)의 끝단에 연결된다. 따라서, 상기 피드백 라인(FL)은 상기 게이트 전압들 중 상대적으로 가장 지연 정도가 큰 게이트 전압을 상기 피드백 전압(VF)으로 상기 데이터 드라이버(300)에 제공할 수 있다.상기 데이터 드라이버(300)는 상기 피드백 전압(VF)에 대응하도록 상기 데이터 전압들이 상기 표시패널(100)에 제공되는 출력 타이밍을 조절한다.

또한, 상기 표시패널(100)은 사용 중 온도가 증가하거나 감소할 수 있다. 예를 들어, 상기 표시장치(DS)의 전원을 턴-온 시킨 상태에서 사용 시간이 증가할수록, 상기 표시패널(100)의 온도가 증가한다. 본 발명에 따른 데이터 드라이버(300)는 상기 피드백 전압(VF)을 실시간으로 제공받을 수 있다. 이에 따라, 상기 데이터 드라이버(300)는 사용 중 온도 변화에 따른 게이트 전압의 변화에 실시간으로 대응할 수 있다. 상기 데이터 드라이버(300)의 피드백 과정에 관한 상세한 설명은 후술한다.

도 2는 본 발명의 일 실시예에 따른 데이터 드라이버의 블럭도이다. 도 2를 참조하여, 상기 데이터 드라이버(300)에 관하여 보다 상세히 살펴본다. 도 2에 도시된 것과 같이, 상기 데이터 드라이버(300)는 입력부(310), 컨버터부(320), 및 출력부(330)를 포함한다.

상기 입력부(310)는 외부로부터 상기 제2 영상 데이터(RGB-data)를 수신한다. 상기 입력부(310)는 쉬프트 레지스터(312), 입력 레지스터(314), 및 스토리지 레지스터(316)를 포함한다.

상기 쉬프트 레지스터(312)는 외부로부터 상기 제1 제어신호(CONT1: 도 1 참조) 중 일부인 상기 수평 동기신호(H_SYNC)와 상기 수평 클럭신호(H_CLK)를 수신한다. 상기 쉬프트 레지스터(312)는 상기 수평 동기신호(H_SYNC)에 응답하여 동작을 개시한다.

상기 쉬프트 레지스터(312)는 서로 직렬 연결된 복수의 스테이지(미도시)를 포함한다. 상기 스테이지들은 순차적으로 턴-온 되어 상기 수평 클럭신호(H_CLK)의 하이 구간을 출력신호로써 상기 입력 레지스터(314)에 순차적으로 제공한다.

상기 입력 레지스터(314)는 외부로부터 디지털 형태의 상기 제2 영상 데이터(RGB-data)를 수신한다. 상기 입력 레지스터(314)는 상기 수평 클럭신호(H_CLK)에 동기하여 상기 제2 영상 데이터(RGB-data)를 순차적으로 저장한다. 상기 입력 레지스터(314)는 하나의 화소행 분량의 영상 데이터 신호들(D1~Dn: 이하, 제1 내지 제n 영상 데이터 신호들)를 저장한다.

상기 스토리지 레지스터(316)는 상기 입력 레지스터(314)로부터 동시에 출력된 상기 제1 내지 제n 영상 데이터 신호들(D1~Dn)을 저장한다. 상기 스토리지 레지스터(316)는 상기 입력 레지스터(314)가 상기 제1 내지 제n 영상 데이터 신호들(D1~Dn)을 출력한 후 다시 다음 화소행 분량의 영상 데이터 신호들을 순차적으로 저장하는 동안, 상기 제1 내지 제n 영상 데이터 신호들(D1~Dn)을 저장해둔다.

상기 컨버터부(320)는 상기 스토리지 레지스터(316)로부터 상기 제1 내지 제n 영상 데이터 신호들(D1~Dn)을 수신하고, 상기 전압 발생기(500)로부터 상기 감마 기준 전압들(VGMA1~VGMAi)을 수신한다. 상기 컨버터부(320)는 상기 감마 기준 전압들(VGMA1~VGMAi)을 근거로 상기 제1 내지 제n 영상 데이터 신호들(D1~Dn)을 아날로그 형태의 제1 내지 제n 데이터 전압들(Vd1~Vdn)로 변환시킨다.

상기 출력부(330)는 외부로부터 상기 데이터 제어신호(CONT1) 중 하나인 출력 개시신호(TP)를 수신하고, 상기 컨버터부(320)로부터 상기 제1 내지 제n 데이터 전압들(Vd1~Vdn)을 수신하여 상기 표시패널(100: 도 1 참조)에 제공한다. 상기 출력부(330)는 상기 출력 개시신호(TP)에 응답하여 상기 제1 내지 제n 데이터 전압들(Vd1~Vdn)을 출력한다.

본 실시예에서, 상기 출력부(330)는 상기 제1 내지 제n 데이터 전압들(Vd1~Vdn)의 출력 타이밍을 결정한다. 상기 출력 타이밍은 상기 데이터 드라이버(300)로부터 상기 표시패널(100)로 출력되는 시점으로 정의될 수 있다.

상기 출력부(330)는 상기 출력 타이밍을 결정하기 위해 상기 피드백 전압(VF)을 수신한다. 상기 출력부(330)는 상기 피드백 전압(VF)을 근거로 상기 제1 내지 제n 데이터 전압들(Vd1~Vdn)의 출력 타이밍을 조절하여 상기 제1 내지 제n 데이터 전압들(Vd1~Vdn)을 상기 표시패널(100)에 구비된 상기 데이터 라인들(DL1~DLn: 도 1 참조)에 각각 출력한다.

상기 출력부(330)로부터 출력된 상기 제1 내지 제n 데이터 전압들(Vd1~Vdn)은 상기 출력부(330)로 제공된 상기 제1 내지 제n 데이터 전압들(Vd1~Vdn)과 동일한 전압 레벨을 가지며, 출력 타이밍만 조절된다. 이하 용이한 설명을 위해, 상기 출력부(330)로부터 출력된 상기 제1 내지 제n 데이터 전압들(Vd1~Vdn)을 출력 전압(DV)으로 정의하고, 상기 출력 전압(DV)의 출력 타이밍을 기준으로 설명한다.

본 실시예에서, 상기 제1 내지 제n 데이터 전압들(Vd1~Vdn)은 상기 출력부(330)로부터 상기 표시패널(100)로 실질적으로 동시에 출력된다. 이에 따라, 상기 출력 전압(DV)의 출력 타이밍은 상기 출력부(330)로부터 출력된 상기 제1 내지 제n 데이터 전압들(Vd1~Vdn) 중 상기 제1 데이터 전압(Vd1)의 출력 타이밍으로 설명한다. 다만, 이는 예시적으로 기재한 것이고, 상기 출력 전압(DV)의 출력 타이밍은 나머지 데이터 전압들(Vd2~Vdn)에 대해 동일하게 적용될 수 있다.

도 3은 도 2에 도시된 데이터 드라이버에 입력되는 피드백 전압과 상기 데이터 드라이버로부터 출력된 출력 전압의 타이밍도들이다. 도 3을 참조하여 상기 데이터 드라이버(300)의 피드백 과정을 상세히 살펴본다.

도 3에 도시된 것과 같이, 상기 출력 전압(DV: 도 2 참조)은 상기 출력부(330)에 입력되는 상기 피드백 전압(VF)에 따라 다른 출력 타이밍을 가질 수 있다. 상기 피드백 전압(VF)은 복수의 피드백 전압들(VF1, VF2, VF3)을 포함한다. 도 3에는 상기 피드백 전압들(VF1, VF2, VF3) 및 이에 대응하여 출력된 복수의 출력 전압(DV1, DV2, DV3) 각각의 타이밍도들을 도시하였다.

상기 피드백 전압들(VF1, VF2, VF3)은 지연 정도가 서로 다른 게이트 전압들에 대응하는 제1 내지 제3 피드백 전압들(VF1, VF2, VF3)을 포함한다. 상기 피드백 전압들(VF1, VF2, VF3)은 하나의 프레임 내에서 서로 다른 게이트 라인들과 연결된 복수의 피드백 라인들로부터 제공될 수 있다. 또는, 상기 피드백 전압들(VF1, VF2, VF3)은 하나의 피드백 라인으로부터 제공되고, 서로 다른 프레임에서 시간에 따라 지연 정도가 달라진 게이트 전압들에 대응될 수 있다.

상기 제1 피드백 전압(VF1)은 지연 정도가 거의 없는 게이트 전압에 대응되고, 상기 제3 피드백 전압(VF3)은 상대적으로 가장 지연 정도가 큰 게이트 전압에 대응될 수 있다. 상기 피드백 전압들(VF1, VF2, VF3)은 게이트 전압들에 대응되는 전압들로, 상기 게이트 전압들 각각의 하이 구간에 대응하는 하나의 하이 구간을 가진다.

상기 출력 전압들(DV1, DV2, DV3)은 상기 피드백 전압들(VF1, VF2, VF3)에 응답하여 상기 출력부(330)로부터 각각 다른 출력 타이밍에 출력된다. 상기 출력 전압들(DV1, DV2, DV3)은 교대로 나타나는 정극성 및 부극성 구간들을 포함한다.

상기 구간들은 화소행들에 각각 제공되고, 상기 출력 전압들(DV1, DV2, DV3)은 인접하는 화소행들마다 극성을 달리한다. 상기 구간들은 순차적으로 출력되는 제1 구간(S1) 및 제2 구간(S2)을 포함한다.

본 실시예에서, 상기 제1 피드백 전압(VF1)은 지연 되지 않은 게이트 전압에 대응될 수 있다. 이에 따라, 상기 제1 출력 전압(DV1)은 지연되지 않은 게이트 전압을 피드백 받을 때 출력되는 전압일 수 있다. 상기 제1 피드백 전압(VF1)의 하이 구간이 시작되면, 상기 제1 출력 전압(DV1)의 전압 레벨이 상승하여 상기 제1 구간(S1)이 시작된다. 상기 제1 피드백 전압(VF1)의 하이 구간이 종료되면, 상기 제1 구간(S1)이 종료된다. 이때, 상기 상기 제1 피드백 전압(VF1)의 상기 하이 구간과 상기 제1 출력 전압(DV1)의 상기 제1 구간(S1) 사이에는 소자의 응답 시간 등에 의해 소정의 시간 차이가 있을 수 있다.

화소(PX: 도 1 참조)는 상기 게이트 전압의 하이 구간 동안 상기 제1 구간(S1)에 대응되는 데이터 전압을 충전한다. 따라서, 상기 게이트 전압의 하이 구간 동안 상기 제1 출력 전압(DV1)의 상기 제1 구간(S1)이 중첩되어야 대응되는 화소에 대응되는 계조 전압이 충분히 전달될 수 있다.

상기 제2 및 제3 피드백 전압들(VF2, VF3)은 상기 제1 피드백 전압(VF1)과 달리 지연된 게이트 전압들에 대응된다. 상기 제2 및 제3 피드백 전압들(VF2, VF3)은 각각은 상기 제1 피드백 전압(VF1)에 비해 상대적으로 늦게 하이 레벨에 도달하고, 늦게 로우 레벨에 도달한다.

상기 피드백 전압(VF)의 전압 레벨이 로우 레벨로부터 하이 레벨로 증가하기 시작하는 시점부터 상기 로우 레벨에 다시 도달하는 시점까지를 상기 피드백 전압(VF)의 하이 구간으로 정의할 때, 상기 게이트 전압의 지연 정도가 클수록 상기 게이트 전압에 대응되는 상기 피드백 전압의 하이 구간의 너비는 길어질 수 있다. 본 실시예에서, 상기 제1 내지 제3 피드백 전압들(VF1, VF2, VF3)의 하이 구간의 너비들은 순차적으로 증가한다.

도 3에 도시된 것과 같이, 상기 제1 출력 전압(DV1)의 상기 제1 구간(S1)은 상기 제2 피드백 전압(VF2) 및 상기 제3 피드백 전압(VF3) 각각의 하이 구간과 중첩되는 구간범위가 상기 제1 피드백 전압(VF1)과 비교할 때, 상대적으로 감소된다.

이에 따라, 상기 제2 피드백 전압(VF2) 또는 상기 제3 피드백 전압(VF3)이 수신될 때, 출력 타이밍이 조절되지 않는 경우, 계조 표현에 필요한 전압이 충전되기 전에 해당 화소가 턴-오프될 수 있다. 즉, 해당 화소에 필요한 충전량이 부족하게 되어 표시장치는 원하는 정보를 표시하지 못하거나, 왜곡된 정보를 표시할 수 있다.

본 발명의 일 실시예에 따른 데이터 드라이버(300)는 수신되는 피드백 전압(VF)에 따라 상기 출력 전압(DV)의 출력 타이밍을 조절한다. 지연 되지 않은 상기 제1 피드백 전압(VF1)이 입력되면 기존의 출력 타이밍에 따라 상기 제1 출력 전압(DV1)이 출력되고, 지연된 상기 제2 또는 상기 제3 피드백 전압들(VF2, VF3)이 입력되면 기존의 출력 타이밍보다 지연된 제2 및 제3 출력 전압들(DV2, DV3)이 출력된다.

상기 제2 출력 전압(DV2)은 상기 제1 출력 전압(DV1)보다 제1 지연 시간(t1)만큼 지연되어 출력되고, 상기 제3 출력 전압(DV3)은 상기 제1 출력 전압(DV1)보다 제2 지연 시간(t2)만큼 지연되어 출력된다. 즉, 상기 제2 및 제3 피드백 전압(VF2, VF3)과 같이, 게이트 전압이 지연되더라도, 지연 정도에 대응하도록 상기 제2 및 제3 출력 전압들(DV2, DV3)을 지연 시켜 출력한다.

상기 제2 출력 전압(DV2)은 상기 제1 출력 전압(DV1)보다 상기 제1 지연 시간(t1)만큼 지연되어 출력되므로, 상기 제2 피드백 전압(VF2)과 효과적으로 매칭될 수 있다. 마찬가지로, 상기 제3 출력 전압(DV3)은 상기 제1 출력 전압(DV1)보다 상기 제2 지연 시간(t2)만큼 지연되어 출력되므로, 상기 제3 피드백 전압(VF3)과 효과적으로 매칭될 수 있다.

따라서, 상기 제1 내지 제3 출력 전압들(DV1, DV2, DV3) 각각은 상기 제1 구간(S1)동안 상기 게이트 전압이 턴-온된 상태를 유지하므로, 대응되는 화소에 대응되는 데이터 전압이 충분히 충전될 수 있다. 본 발명에 따른 표시장치는 게이트 전압을 피드백 받아, 게이트 전압의 지연 정도에 대응하도록 데이터 전압의 출력 타이밍을 지연시킨다. 이에 따라, 대응되는 게이트 전압과 데이터 전압을 동기화 시킬 수 있고, 상기 게이트 전압의 지연으로 인한 표시 왜곡 현상이 방지될 수 있다.

본 실시예에서, 상기 제1 내지 제3 피드백 전압들(VF1~VF3)은 서로 다른 피드백 라인들로부터 각각 제공될 수 있다. 즉, 상기 제1 내지 제3 피드백 전압들(VF1~VF3)은 한 프레임 내에서 서로 다른 게이트 라인들에 흐르는 게이트 전압들의 지연 정보들을 포함한다.

따라서, 상기 출력 전압들(DV1~DV3)은 한 프레임 내에서 서로 다른 화소행들에 제공되는 데이터 전압들이 될 수 있다. 이에 따르면, 본 발명에 따른 표시장치는 화소행마다 실시간으로 데이터 전압의 출력 타이밍을 조절할 수 있다.

또는, 상기 제1 내지 제3 피드백 전압들(VF1~VF3)은 하나의 피드백 라인으로부터 제공된 피드백 전압들일 수 있다. 즉, 상기 제1 내지 제3 피드백 전압들(VF1~VF3)은 하나의 게이트 라인들에 흐르는 게이트 전압이 시간이 지남에 따라 지연되는 정보를 포함한다.

따라서, 상기 각 시점에 따른 출력 전압들(DV1~DV3)은 서로 다른 시간에 상기 표시패널(100)에 제공되는 데이터 전압들이 될 수 있다. 이에 따르면, 본 발명에 따른 표시장치는 사용에 따른 게이트 전압의 변형에 대해 실시간으로 대응할 수 있도록 데이터 전압의 출력 타이밍을 조절할 수 있다.

도 4a는 본 발명의 일 실시예에 따른 출력부의 블럭도이다. 도 4b는 도 4a에 도시된 출력부에 입력되는 피드백 전압과 상기 출력부로부터 출력된 데이터 전압들의 타이밍도들이다.

도 4a에 도시된 것과 같이, 상기 출력부(330A)는 연산부(332a), 출력 타이밍 결정부(334a)를 포함한다. 상기 출력 타이밍 결정부(334a)는 출력 버퍼(334a1) 및 스위칭부(334a2)를 포함할 수 있다.

상기 연산부(332a)는 상기 피드백 전압(VF) 및 소정의 기준 전압(VCR1)을 수신하여 스위칭 전압(VS)을 출력한다. 상기 스위칭 전압(VS)은 타이밍 보정 전압의 일 실시예일 수 있다.

상기 연산부(332a)는 다양한 회로를 포함할 수 있다. 예를 들어, 상기 연산부(332a)는 상기 기준 전압(VCR1)을 기준 전압으로 갖는 비교기일 수 있다.

상기 연산부(332a)는 상기 피드백 전압(VF)을 수신하여, 상기 피드백 전압(VF)과 상기 기준 전압(VCR1)을 비교하고, 그 결과에 따라 상기 스위칭 전압(VS)을 출력한다. 상기 연산부(332a)는 상기 피드백 전압(VF)이 상기 기준 전압(VCR1)보다 큰 전압 레벨을 가질 때에 상기 스위칭 전압(VS)을 출력한다.

상기 기준 전압(VCR1)은 상기 기준 전압(VCR1)은 상기 피드백 전압(VF)의 로우 레벨 이상 하이 레벨 이하의 레벨 중 임의로 미리 설정된 값을 가진다. 상기 기준 전압(VCR1)은 상기 피드백 전압(VF)이 충분히 하이 레벨로 도달했다고 인정될 수 있을 정도의 전압 레벨을 가지며, 어느 하나의 실시예에 한정되지 않는다. 예를 들어, 상기 기준 전압(VCR1)은 상기 하이 레벨의 약 85%의 값으로 설정될 수 있고, 상기 연산부(332a)는 상기 피드백 전압(VF)의 전압 레벨이 상기 기준 전압(VCR1)에 도달할 때, 상기 스위칭 전압(VS)을 출력한다.

상기 출력 버퍼(334a1)는 외부로부터 상기 데이터 전압들(Vd1~Vdn)을 수신하여 상기 데이터 전압들(Vd1~Vdn)을 버퍼링한다. 상기 스위칭부(334a2)는 상기 출력 버퍼(334a1)로부터 출력되는 상기 데이터 전압들(Vd1~Vdn)의 출력 타이밍을 조절한다.

상기 스위칭 전압(VS)은 상기 스위칭부(334a2)에 제공된다. 상기 스위칭부(334a2)는 미도시된 복수의 스위칭 소자를 포함할 수 있다. 상기 스위칭 소자들은 상기 표시패널(100: 도 1 참조)에 구비된 상기 데이터 라인들(DL1~DLn: 도 1 참조) 각각에 연결될 수 있다.

상기 스위칭부(334a2)는 상기 스위칭 전압(VS)이 수신되면 턴-온 되어 상기 표시패널(100)에 상기 출력 전압(DV)을 출력한다. 이에 따라, 상기 스위칭부(334a2)는 상기 피드백 전압(VF1)이 상기 기준 전압(VCR1) 이상의 레벨이 되는 시점으로 상기 출력 타이밍을 조절할 수 있다.

도 4b에는 복수의 피드백 전압(VF1, VF2)과 상기 피드백 전압들(VF1, VF2)에 대응하여 출력 타이밍이 조절된 출력 전압들(DV1, DV2)의 타이밍도들을 도시하였다. 상기 피드백 전압들(VF1, VF2)은 지연이 없는 게이트 전압과 대응되는 제1 피드백 전압(VF1) 및 지연된 게이트 전압과 대응되는 제2 피드백 전압(VF2)을 포함한다.

도 4b에 도시된 것과 같이, 상기 출력 전압들(DV1, DV2)의 출력 타이밍은 상기 피드백 전압들(VF1, VF2)이 소정의 기준 전압(VCR1) 이상의 전압 레벨에 도달하는 시점으로 조절될 수 있다. 상기 제1 피드백 전압(VF1)은 지연 없이 곧바로 하이 레벨에 도달한다. 이에 따라, 상기 제1 출력 전압(DV1)은 상기 제1 피드백 전압(VF1)의 하이 구간이 시작하는 시점에 출력 된다.

이와 달리, 상기 제2 피드백 전압(VF2)은 상기 제1 피드백 전압(VF1)의 게이트 전압보다 지연된 게이트 전압에 근거하므로, 하이 레벨에 도달하는데 시간이 소요된다. 이에 따라, 상기 제2 출력 전압(DV2)의 출력 타이밍은 상기 제1 출력 전압(DV1)과 비교할 때, 소정의 지연 시간(t1)만큼 지연된 시점으로 조절된다. 따라서, 본 발명에 따른 데이터 드라이버(300: 도 1 참조)는 상기 표시패널(100: 도 1 참조)로부터 게이트 전압 정보를 피드백 받아, 상기 게이트 전압들의 지연 정도에 실시간으로 대응하여 데이터 전압들을 출력할 수 있다.

도 5a는 본 발명의 일 실시예에 따른 출력부의 블럭도이다. 도 5b는 도 5a에 도시된 출력부에 입력되는 피드백 전압과 상기 출력부로부터 출력된 데이터 전압들의 타이밍도들이다.

도 5a에 도시된 것과 같이, 상기 출력부(330B)는 연산부(332b) 및 출력 버퍼(334b)를 포함할 수 있다. 도 5b에는 피드백 전압(VF), 상기 출력 개시신호(TP), 보정된 출력 개시신호(TP-C), 및 상기 출력 전압(DV)의 타이밍도들을 도시하였다. 한편, 도 4a 및 도 4b에서 설명한 내용과 동일한 설명에 대해서는 생략하기로 한다.

도 5a 및 도 5b에 도시된 것과 같이, 상기 연산부(332b)는 상기 피드백 전압(VF), 기준 전압(VCR2), 및 상기 출력 개시신호(TP)를 수신한다. 상기 출력 개시신호(TP)는 초기 세팅 정보에 따라 달라질 수 있으나, 본 실시예에서 상기 출력 개시신호(TP)는 상기 피드백 전압(VF)의 하이 구간이 시작되는 시점, 즉, 상기 피드백 전압(VF)의 레벨이 상승하기 시작하는 시점에 출력된다.

상기 기준 전압(VCR2)은 상기 피드백 전압(VF)의 하이 레벨 보다 낮고, 로우 레벨 보다 높은 값으로, 임의로 미리 설정될 수 있다. 상기 기준 전압(VCR)은 상기 표시패널의 구조 및 사용환경에 따라 다르게 설정될 수 있다. 상기 기준 전압(VCR2)은 상기 피드백 전압(VF)이 충분히 하이 레벨로 도달했다고 인정될 수 있을 정도의 전압 레벨을 가지며, 어느 하나의 실시예에 한정되지 않는다.

상기 연산부(332b)는 상기 피드백 전압(VF)에 따라 상기 출력 개시신호(TP)를 보정 하여 상기 보정된 출력 개시신호(TP-C)를 출력한다. 상기 보정된 출력 개시신호(TP-C)는 상기 출력 전압(DV)의 출력 타이밍을 결정하기 위해 생성되는 타이밍 보정 전압의 일 실시예일 수 있다.

상기 보정된 출력 개시신호(TP-C)는 상기 피드백 전압(VF)이 상기 기준 전압(VCR2) 이상의 레벨에 도달할 때 출력된다. 이에 따라, 상기 보정된 출력 개시신호(TP-C)는 상기 피드백 전압(VF)이 단순히 출력되는 시점이 아닌 실질적으로 하이 전압에 도달되는 시점에 출력될 수 있다.

상기 보정된 출력 개시신호(TP-C)는 상기 출력 개시신호(TP)와 동일한 전압 레벨을 가지고, 출력 타이밍만 조절된다. 본 실시예에서, 상기 보정된 출력 개시신호(TP-C)는 상기 출력 개시신호(TP)보다 소정의 시간(t1) 동안 지연되어 출력된다.

상기 출력 버퍼(334b)는 상기 보정된 출력 개시신호(TP-C)에 응답하여 상기 출력 전압의 출력 타이밍을 조절한다. 상기 출력 버퍼(334b)는 상기 보정된 출력 개시신호(TP-C) 에 응답하여 상기 출력 출력 전압(DV)을 출력한다. 이에 따라, 상기 출력 전압(DV)의 출력 타이밍은 상기 피드백 전압(VF)이 상기 기준 전압(VCR2) 이상의 레벨을 가지는 시점으로 지연될 수 있다.

상기 피드백 전압(VF)에 대응되는 상기 게이트 전압이 지연됨에 따라 상기 게이트 전압이 상기 하이 구간에 도달하는 시간이 지연될 수 있다. 이때, 상기 게이트 전압들의 지연 정보에 대응되도록 상기 출력 개시신호(TP)를 조절함으로써, 상기 데이터 전압들(Vd1~Vdn)이 해당 화소를 구동시키지 못하고 잔류하는 현상을 방지할 수 있다. 또한, 상기 출력 전압(DV)의 출력 타이밍이 조절됨에 따라, 짧은 시간에 데이터 전압들이 해당 화소에 충분히 충전될 수 있으므로, 충전율 부족 현상이 방지될 수 있다.

또한, 상기 피드백 전압(VF)의 지연량이 커짐에 따라 하강 시간이 지연되면서, 상기 피드백 전압(VF)의 하이 구간은 상기 출력 전압(DV)의 제1 구간(S1) 이후의 구간인 제2 구간(S2)과도 중첩하게 된다. 상술한 바와 같이, 제1 구간(S1)과 상기 제2 구간(S2)은 서로 다른 화소행에 대응되어 제공될 전압들이다. 본 발명에 따른 표시장치는 상기 피드백 전압(VF)의 지연 정도에 따라, 상기 출력 전압(DV)의 출력 타이밍이 조절되므로, 상기 제2 구간(S2)의 데이터 전압을 오 충전하는 현상을 방지할 수 있다.

도 6은 본 발명의 일 실시예에 따른 출력부의 블럭도이다. 도 7은 도 6에 도시된 연산부의 일 실시예를 도시한 회로도이다.

도 6 도시된 것과 같이, 상기 출력부(330C)는 연산부(332c), 출력 버퍼(334c1), 및 스위칭부(334c2)를 포함한다. 한편, 도 4a에 도시된 출력부(330A)와 비교할 때, 상기 연산부(332c)를 달리하고, 그 외 다른 구성들은 상기 출력부(330A)의 다른 구성들과 동일할 수 있다.

상기 연산부(332c)는 상기 피드백 전압(VF) 외에 상기 데이터 전압들 중 적어도 하나의 데이터 전압을 추가로 수신한다. 상기 연산부(332c)는 상기 제1 데이터 전압(Vd1)과 상기 피드백 전압(VF)을 수신하여 타이밍 보정 전압(Vo)을 출력한다. 본 실시예에서, 상기 연산부(332c)는 첫 번째 화소열에 제공되는 제1 데이터 전압(Vd1)을 수신할 수 있다.

본 실시예에서, 상기 데이터 전압들(Vd1~Vdn)은 각각 동시에 출력된다. 따라서, 하나의 데이터 전압의 출력 타이밍을 통해 상기 데이터 전압들(Vd1~Vdn)의 출력 타이밍을 결정할 수 있다. 다만, 이는 예시적으로 기재한 것이고, 본 발명의 일 실시예에 따른 표시장치는 데이터 전압들을 순차적으로 출력할 수도 있다. 이때, 상기 연산부(332c)는 최초로 출력되는 데이터 전압의 출력 타이밍을 조절하고, 나머지 데이터 전압들의 타이밍들은 상기 출력 타이밍에 따라 순차적으로 조절될 수 있다.

도 7을 참조할 때, 상기 연산부(332c)는 가산 적분기 회로를 포함할 수 있다. 상기 가산 적분기 회로는 연산 증폭기(OP-AMP), 상기 연산 증폭기(OP-AMP)의 비반전 단자와 제1 입력단자(IN1) 사이에 배치된 제1 저항(R1), 상기 비반전 단자와 제2 입력단자(IN2) 사이에 배치된 제2 저항(R2), 및 상기 비반전 단자와 상기 연산 증폭기(OP-AMP)의 출력 단자(OUT) 사이에 배치된 커패시터(Co)를 포함한다.

상기 제1 입력단자(IN1)에는 상기 제1 데이터 전압(Vd1)이 입력되고, 상기 제2 입력단자(IN2)에는 상기 피드백 전압(VF)이 입력된다. 상기 연산 증폭기(OP-AMP)의 반전 단자는 접지 전압을 가질 수 있다.

상기 출력 단자(OUT)로부터 상기 타이밍 보정 전압(Vo)이 출력된다. 상기 가산 적분기 회로는 하기 수학식 1에 따라 상기 제1 데이터 전압(Vd1)과 상기 피드백 전압(VF)을 연산하여 상기 타이밍 보정 전압(Vo)을 출력한다.

상기 수학식 1에 기재된 것과 같이, 상기 가산 적분기 회로는 입력된 상기 제1 데이터 전압(Vd1)과 상기 피드백 전압(VF)을 각각 소정의 시간(T1~T2) 동안 적분한다. 상기 결과값은 상기 타이밍 보정 전압(Vo)으로 출력되어 상기 스위칭부(334c2)에 제공된다.

본 실시예에서, 상기 소정의 시간(T1~T2)은 상기 제2 입력단자(IN2)에 입력되는 상기 제1 데이터 전압(Vd1)의 일 구간에 대응되는 시간으로 정의될 수 있다. 예를 들어, 상기 소정의 시간(T1~T2)은 도 3b에 도시된 제1 출력 전압(DV1)의 제1 구간(S1: 도 4b 참조)에 대응될 수 있다.

상기 제1 데이터 전압(Vd1)은 출력 타이밍을 달리하며 상기 제2 입력단자(IN2)에 입력될 수 있다. 상기 타이밍 보정 전압(Vo)은 상기 소정의 시간(T1~T2) 동안 상기 피드백 전압(VF)과 상기 제1 데이터 전압(Vd1) 사이의 매칭(matching) 정도가 반영된 값일 수 있다.

본 실시예에서, 상기 타이밍 보정 전압(Vo)은 상기 매칭 정도에 비례한다. 상기 타이밍 보정 전압(Vo)은 상기 제1 데이터 전압(Vd1)의 출력 타이밍에 따른 상기 피드백 전압(VF)과 상기 제1 데이터 전압(Vd1) 사이의 매칭 정도를 알 수 있는 하나의 인자(factor)가 될 수 있다.

예를 들어, 상기 타이밍 보정 전압(Vo)은 상기 제1 데이터 전압(Vd1)의 출력 타이밍이 상기 피드백 전압(VF)과 매칭되도록 출력 타이밍이 점점 지연될수록 증가하다가 최적의 타이밍을 지나면 다시 감소한다. 이에 따라, 상기 타이밍 보정 전압(Vo)은 상기 피드백 전압(VF)과 최적화된 출력 타이밍을 가진 제1 데이터 전압(Vd1)이 입력될 때, 최대값을 가질 수 있다.

상기 스위칭부(334c2)는 상기 타이밍 보정 전압(Vo)의 레벨 크기에 따라 턴-온 되거나 턴-오프 된다. 상기 스위칭부(334c2)는 상기 타이밍 보정 전압(Vo)이 소정의 임계값 이상인 경우 턴-온 되어 상기 출력 전압(DV)을 출력한다. 상기 임계값은 상기 최대값을 포함하는 값으로, 게이트 전압들에 대하여 대응되는 데이터 전압들이 충전될 수 있는 최단 출력 타이밍을 가진 제1 데이터 전압(Vd1)과 해당 피드백 전압(VF) 사이의 적분값일 수 있다.

본 실시예에 따른 표시장치는 상기 출력부(330c)를 포함함으로써, 해당 게이트 전압 정보 외에도 상기 데이터 전압들(Vd1~Vdn)의 정보도 반영하여 상기 타이밍 보정 전압(Vo)을 생성한다. 따라서, 상기 타이밍 보정 전압(Vo)은 실질적으로 출력되는 상기 데이터 전압들(Vd1~Vdn)을 추가로 반영함으로써, 상기 출력 전압(DV)의 상기 출력 타이밍을 보다 최적화시킬 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100: 표시패널 200: 데이터 드라이버
FL: 피드백 라인 VF: 피드백 전압
310: 입력부 320: 컨버터부
330: 출력부

Claims

복수의 화소, 상기 화소들 각각에 전기적으로 연결된 복수의 게이트 라인 및 복수의 데이터 라인을 포함하는 표시패널;
상기 게이트 라인들에 게이트 전압들을 순차적으로 출력하는 게이트 드라이버; 및
상기 표시패널로부터 상기 게이트 전압들 중 적어도 일부를 피드백 전압으로 수신하고, 상기 피드백 전압을 근거로 출력 타이밍을 결정하고, 상기 출력 타이밍에 따라 데이터 전압들을 상기 데이터 라인들에 출력하는 데이터 드라이버를 포함하는 표시장치.
제1 항에 있어서,
상기 게이트 라인들 중 어느 하나와 연결되어 상기 데이터 드라이버에 상기 피드백 전압을 제공하는 피드백 라인을 더 포함하는 것을 특징으로 하는 표시장치.
제2 항에 있어서,
상기 게이트 라인들은 스캔 방향으로 배열된 제1 내지 제m 게이트 라인들을 포함하고,
상기 피드백 라인은 상기 제m 게이트 라인과 연결된 것을 특징으로 하는 표시장치.
제2 항에 있어서,
상기 피드백 라인은 복수로 제공되어 서로 다른 게이트 라인들에 각각 연결되고, 상기 피드백 라인들을 통해 서로 다른 피드백 전압들이 상기 데이터 드라이버에 전달되고,
상기 데이터 드라이버는 상기 피드백 전압들에 근거하여 상기 출력 타이밍을 상기 게이트 라인들이 연결된 해당 화소행들마다 실시간으로 조절하는 것을 특징으로 하는 표시장치.
제1 항에 있어서,
상기 데이터 드라이버는,
외부로부터 디지털 형태의 영상 데이터 신호들을 입력받는 입력부;
상기 입력부로부터 상기 영상 데이터 신호들을 아날로그 형태의 데이터 전압들로 변환하는 컨버터부; 및
상기 피드백 전압을 근거로 상기 데이터 전압들의 출력 타이밍을 조절하여 상기 데이터 전압들을 상기 표시패널에 출력하는 출력부를 포함하는 것을 특징으로 하는 표시장치.
제5 항에 있어서,
상기 출력부는,
상기 피드백 전압을 수신하고, 상기 피드백 전압에 따라 연산된 타이밍 보정 전압을 출력하는 연산부; 및
상기 타이밍 보정 전압에 응답하여 상기 데이터 전압들의 상기 출력 타이밍을 결정하는 타이밍 결정부를 포함하는 것을 특징으로 하는 표시장치.
제6 항에 있어서,
상기 타이밍 결정부는,
상기 컨버터부로부터 상기 데이터 전압들을 수신하고, 상기 데이터 전압들을 버퍼링하는 출력 버퍼; 및
상기 타이밍 보정 전압을 수신하고, 상기 타이밍 보정 전압에 근거하여 상기 데이터 전압들의 출력 타이밍을 조절하는 스위칭부를 포함하는 것을 특징으로 하는 표시장치.
제7 항에 있어서,
상기 스위칭부는 복수의 스위칭 소자를 포함하고,
상기 스위칭 소자들은 상기 데이터 라인들에 각각 연결된 것을 특징으로 하는 표시장치.
제8 항에 있어서,
상기 연산부는 상기 출력 버퍼로부터 출력되는 데이터 전압들 중 적어도 하나의 데이터 전압을 수신하고,
상기 연산부는 상기 데이터 전압과 상기 피드백 전압을 연산하여 상기 타이밍 보정 전압을 생성하는 것을 특징으로 하는 표시장치.
제9 항에 있어서,
상기 연산부는 가산 적분기 회로를 포함하는 것을 특징으로 하는 표시장치.
제6 항에 있어서,
상기 연산부는 외부로부터 출력 개시신호를 수신하고, 상기 피드백 전압에 대응하도록 보정된 출력 개시신호를 상기 타이밍 보정 전압으로 출력하고,
상기 타이밍 결정부는 상기 타이밍 보정 전압에 응답하여 상기 데이터 전압들을 상기 표시패널에 출력하는 것을 특징으로 하는 표시장치.