KR102536161B1 - 디스플레이 장치의 스캔 드라이버 및 이를 포함하는 디스플레이 장치 - Google Patents

디스플레이 장치의 스캔 드라이버 및 이를 포함하는 디스플레이 장치 Download PDF

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Abstract

스캔 드라이버는 스캔 라인들을 통하여 픽셀들에 연결되며, 순차적으로 배치되는 복수의 스테이지들을 포함한다. 복수의 스테이지들 각각은 스캔 라인에 스캔 기입 신호를 출력하는 신호 출력부를 포함한다. 제x 스테이지의 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈는 제y 스테이지의 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈와 상이하다. x 및 y는 자연수이다.

Description

디스플레이 장치의 스캔 드라이버 및 이를 포함하는 디스플레이 장치 {SCAN DRIVER AND DISPLAY APPARATUS HAVING THE SAME}
본 발명은 디스플레이 장치에 관한 것으로서, 더욱 상세하게는 디스플레이 장치의 스캔 드라이버 및 이를 포함하는 디스플레이 장치에 관한 것이다.
평판 표시 장치로는 액정 표시 장치(Liquid Crystal Display; LCD), 전계 방출 표시 장치(Field Emission Display; FED), 플라즈마 표시 패널(Plasma Display Panel; PDP) 및 유기 발광 다이오드(Organic Light Emitting Diode; OLED) 디스플레이 등이 있다.
평판 표시 장치 중 OLED 디스플레이는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 다이오드를 이용 하여 영상을 표시하는 것으로, 이는 빠른 응답속도를 가짐과 동시에 낮은 소비전력으로 구동되는 장점이 있다.
이러한 OLED 디스플레이는 매트릭스 형태로 배열되는 복수의 픽셀을 포함하는 디스플레이 패널과, 복수의 픽셀 각각에 영상 데이터 신호를 전달하여 영상을 표시하는 구동 회로로 구성된다. 그리고 구동 회로는 영상 데이터 신호를 각 픽셀에 연결된 데이터 라인을 통해 전달하는 데이터 드라이버와 데이터 신호에 따른 영상을 표시하도록 각 픽셀을 활성화시키기 위하여 각 픽셀에 연결된 스캔 라인을 통해 스캔 신호를 전달하는 스캔 드라이버를 포함한다.
상기 픽셀은 구동 트랜지스터를 포함하는데, 상기 구동 트랜지스터의 특성에 따라, 블랙 영상 이후 화이트 영상을 표시할 때, 원하는 휘도보다 낮은 휘도가 표시되는 경우가 있다.
본 발명의 목적은 디스플레이 패널의 표시 품질을 향상시킬 수 있는 스캔 드라이버를 제공하는 것이다.
본 발명의 다른 목적은 상기 스캔 드라이버를 포함하는 디스플레이 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 스캔 드라이버는 스캔 라인들을 통하여 픽셀들에 연결되며, 순차적으로 배치되는 복수의 스테이지들을 포함한다. 상기 복수의 스테이지들 각각은 상기 스캔 라인에 스캔 기입 신호를 출력하는 신호 출력부를 포함한다. 제x 스테이지(x는 자연수)의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈는 제y 스테이지(y는 자연수)의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈와 상이하다.
본 발명의 일 실시예에 있어서, 상기 스테이지는 1 프레임 내에 적어도 2 이상의 스캔 기입 펄스를 상기 스캔 라인에 출력할 수 있다.
본 발명의 일 실시예에 있어서, 상기 스테이지는 1 프레임 내에 3개의 스캔 기입 펄스를 상기 스캔 라인에 출력하고 상기 스캔 드라이버의 마지막 스테이지가 제n 스테이지(n은 자연수)라고 할 때, 상기 제n 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈는 제n-2 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈보다 작고, 상기 제n-2 스테이지의 상기 신호 출력부의 상기 제1 출력 트랜지스터의 상기 버퍼 사이즈는 제n-4 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈보다 작을 수 있다.
본 발명의 일 실시예에 있어서, 상기 스테이지는 1 프레임 내에 3개의 스캔 기입 펄스를 상기 스캔 라인에 출력하고 상기 스캔 드라이버의 마지막 스테이지가 제n 스테이지라고 할 때, 상기 제n 스테이지의 상기 신호 출력부의 상기 제1 출력 트랜지스터의 상기 버퍼 사이즈는 제n-1 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈와 동일하고, 상기 제n-2 스테이지의 상기 신호 출력부의 상기 제1 출력 트랜지스터의 상기 버퍼 사이즈는 제n-3 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈와 동일할 수 있다.
본 발명의 일 실시예에 있어서, 상기 스테이지는 1 프레임 내에 4개의 스캔 기입 펄스를 상기 스캔 라인에 출력하고 상기 스캔 드라이버의 마지막 스테이지가 제n 스테이지(n은 자연수)라고 할 때, 상기 제n 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈는 제n-2 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈보다 작고, 상기 제n-2 스테이지의 상기 신호 출력부의 상기 제1 출력 트랜지스터의 상기 버퍼 사이즈는 제n-4 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈보다 작으며, 상기 제n-4 스테이지의 상기 신호 출력부의 상기 제1 출력 트랜지스터의 상기 버퍼 사이즈는 제n-6 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈보다 작을 수 있다.
본 발명의 일 실시예에 있어서, 상기 스테이지는 1 프레임 내에 4개의 스캔 기입 펄스를 상기 스캔 라인에 출력하고 상기 스캔 드라이버의 마지막 스테이지가 제n 스테이지라고 할 때, 상기 제n 스테이지의 상기 신호 출력부의 상기 제1 출력 트랜지스터의 상기 버퍼 사이즈는 제n-1 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈와 동일하고, 상기 제n-2 스테이지의 상기 신호 출력부의 상기 제1 출력 트랜지스터의 상기 버퍼 사이즈는 제n-3 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈와 동일하며, 상기 제n-4 스테이지의 상기 신호 출력부의 상기 제1 출력 트랜지스터의 상기 버퍼 사이즈는 제n-5 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈와 동일할 수 있다.
본 발명의 일 실시예에 있어서, 상기 스테이지는 1 프레임 내에 2개의 스캔 기입 펄스를 상기 스캔 라인에 출력하고 상기 스캔 드라이버의 마지막 스테이지가 제n 스테이지(n은 자연수)라고 할 때, 상기 제n 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈는 제n-2 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈보다 작을 수 있다.
본 발명의 일 실시예에 있어서, 상기 스테이지는 1 프레임 내에 2개의 스캔 기입 펄스를 상기 스캔 라인에 출력하고 상기 스캔 드라이버의 마지막 스테이지가 제n 스테이지라고 할 때, 상기 제n 스테이지의 상기 신호 출력부의 상기 제1 출력 트랜지스터의 상기 버퍼 사이즈는 제n-1 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈와 동일할 수 있다.
본 발명의 일 실시예에 있어서, 상기 스테이지는 제1 클럭 신호에 응답하여 입력 신호의 펄스를 감지하여 풀다운 제어 노드를 활성화시키는 펄스 검출부, 제2 클럭 신호에 응답하여 상기 풀다운 제어 노드를 초기화하는 풀다운 제어부, 상기 제1 클럭 신호 및 상기 풀다운 제어 노드의 신호에 응답하여 풀업 제어 노드를 조절하는 풀업 제어부 및 상기 신호 출력부를 포함할 수 있다. 상기 신호 출력부는 상기 풀다운 제어 노드의 신호 및 상기 풀업 제어 노드의 신호에 응답하여 상기 스캔 기입 신호를 출력할 수 있다.
본 발명의 일 실시예에 있어서, 상기 신호 출력부는 상기 풀다운 제어 노드의 신호에 응답하여 상기 스캔 기입 신호의 스캔 기입 펄스를 생성하는 풀다운부 및 상기 풀업 제어 노드의 신호에 응답하여 상기 스캔 기입 신호를 하이 상태로 유지하는 풀업부를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제x 스테이지의 상기 풀다운부의 트랜지스터의 버퍼 사이즈는 상기 제y 스테이지의 상기 풀다운부의 트랜지스터의 버퍼 사이즈와 상이할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제x 스테이지의 상기 풀다운부의 트랜지스터의 버퍼 사이즈는 상기 제y 스테이지의 상기 풀다운부의 트랜지스터의 버퍼 사이즈와 상이할 수 있다. 상기 제x 스테이지의 상기 풀업부의 트랜지스터의 버퍼 사이즈는 상기 제y 스테이지의 상기 풀업부의 트랜지스터의 버퍼 사이즈와 상이할 수 있다.
본 발명의 일 실시예에 있어서, 상기 펄스 검출부는 제1 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 제1 클럭 신호가 인가되는 게이트 전극, 상기 입력 신호가 인가되는 소스 전극 및 제1 노드에 연결되는 드레인 전극을 포함할 수 있다. 상기 풀다운 제어부는 제2 트랜지스터 및 제3 트랜지스터를 포함하고, 상기 제2 트랜지스터는 상기 풀업 제어 노드에 연결되는 게이트 전극, 제1 전원 전압이 인가되는 소스 전극 및 상기 제3 트랜지스터의 소스 전극에 연결되는 드레인 전극을 포함하며, 상기 제3 트랜지스터는 상기 제2 클럭 신호가 인가되는 게이트 전극, 상기 제2 트랜지스터의 상기 드레인 전극과 연결되는 소스 전극 및 상기 제1 노드에 연결되는 드레인 전극을 포함할 수 있다. 상기 풀업 제어부는 제4 트랜지스터 및 제5 트랜지스터를 포함하고, 상기 제4 트랜지스터는 상기 제1 노드에 연결되는 게이트 전극, 상기 제2 트랜지스터의 상기 게이트 전극에 연결되는 소스 전극 및 제2 노드에 연결되는 드레인 전극을 포함하며, 상기 제5 트랜지스터는 상기 제2 노드에 연결되는 게이트 전극, 상기 제2 트랜지스터의 상기 게이트 전극에 연결되는 소스 전극 및 제2 전원 전압이 인가되는 드레인 전극을 포함할 수 있다. 상기 풀다운부는 상기 제1 출력 트랜지스터를 포함하며, 상기 제1 출력 트랜지스터는 상기 풀다운 제어 노드에 연결되는 게이트 전극, 출력 노드에 연결되는 소스 전극 및 상기 제2 클럭 신호가 인가되는 드레인 전극을 포함할 수 있다. 상기 풀업부는 제2 출력 트랜지스터를 포함하며, 상기 제2 출력 트랜지스터는 상기 제2 트랜지스터의 상기 게이트 전극에 연결되는 게이트 전극, 상기 제1 전원 전압이 인가되는 소스 전극 및 상기 출력 노드에 연결되는 드레인 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 스테이지 각각은 상기 스캔 기입 신호를 출력하는 스캔 기입 스테이지, 스캔 이니셜 신호를 출력하는 스캔 이니셜 스테이지 및 스캔 바이패스 신호를 출력하는 스캔 바이패스 스테이지를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 출력 트랜지스터의 버퍼 사이즈는 상기 제1 출력 트랜지스터의 W/L비(width length ratio)일 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 다른 실시예에 따른 디스플레이 장치는 디스플레이 패널, 스캔 드라이버 및 데이터 드라이버를 포함한다. 상기 디스플레이 패널은 복수의 스캔 라인들, 복수의 데이터 라인들 및 상기 스캔 라인들 및 상기 데이터 라인들에 연결되는 복수의 픽셀들을 포함한다. 상기 스캔 드라이버는 상기 스캔 라인들을 통하여 상기 픽셀들에 연결되며, 순차적으로 배치되는 복수의 스테이지들을 포함하고, 상기 복수의 스테이지들 각각은 상기 스캔 라인에 스캔 기입 신호를 출력하는 신호 출력부를 포함한다. 제x 스테이지(x는 자연수)의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈는 제y 스테이지(y는 자연수)의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈와 상이하다. 상기 데이터 드라이버는 상기 데이터 라인들에 데이터 전압을 제공한다.
본 발명의 일 실시예에 있어서, 상기 스테이지는 1 프레임 내에 적어도 2 이상의 스캔 기입 펄스를 상기 스캔 라인에 출력할 수 있다.
본 발명의 일 실시예에 있어서, 상기 스테이지는 제1 클럭 신호에 응답하여 입력 신호의 펄스를 감지하여 풀다운 제어 노드를 활성화시키는 펄스 검출부, 제2 클럭 신호에 응답하여 상기 풀다운 제어 노드를 초기화하는 풀다운 제어부, 상기 제1 클럭 신호 및 상기 풀다운 제어 노드의 신호에 응답하여 풀업 제어 노드를 조절하는 풀업 제어부 및 상기 신호 출력부를 포함할 수 있다. 상기 신호 출력부는 상기 풀다운 제어 노드의 신호 및 상기 풀업 제어 노드의 신호에 응답하여 상기 스캔 기입 신호를 출력할 수 있다.
본 발명의 일 실시예에 있어서, 상기 신호 출력부는 상기 풀다운 제어 노드의 신호에 응답하여 상기 스캔 기입 신호의 스캔 기입 펄스를 생성하는 풀다운부 및 상기 풀업 제어 노드의 신호에 응답하여 상기 스캔 기입 신호를 하이 상태로 유지하는 풀업부를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제x 스테이지의 상기 풀다운부의 트랜지스터의 버퍼 사이즈는 상기 제y 스테이지의 상기 풀다운부의 트랜지스터의 버퍼 사이즈와 상이할 수 있다.
본 발명의 실시예들에 따른 스캔 드라이버 및 디스플레이 장치에 따르면, 1 프레임 내에 적어도 2 이상의 스캔 펄스를 하나의 스캔 라인에 출력하여, 디스플레이 패널은 블랙 영상 이후 화이트 영상을 표시할 때 원하는 휘도를 표시할 수 있다.
또한, 1 프레임 내에 적어도 2 이상의 스캔 펄스를 하나의 스캔 라인에 출력할 경우, 디스플레이 패널의 끝단에서 영상이 상대적으로 어둡게 표시되는 표시 불량을 방지하기 위해, 디스플레이 패널의 끝단에 대응하는 스캔 드라이버의 출력 트랜지스터의 버퍼 사이즈를 조절할 수 있다. 이에 따라, 디스플레이 패널의 표시 품질이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.
도 2는 도 1의 픽셀을 나타내는 회로도이다.
도 3은 도 1의 스캔 드라이버를 나타내는 블록도이다.
도 4는 도 3의 제1 스캔 기입 스테이지를 나타내는 회로도이다.
도 5는 도 3의 스캔 기입 스테이지의 입력 신호, 출력 신호 및 노드 신호를 나타내는 타이밍도이다.
도 6a는 도 1의 스캔 드라이버를 일반 구동하는 경우 x 스테이지의 픽셀에 인가되는 구동 신호를 나타내는 타이밍도이다.
도 6b는 도 1의 스캔 드라이버를 3 CLK 구동하는 경우 x 스테이지의 픽셀에 인가되는 구동 신호를 나타내는 타이밍도이다.
도 7은 도 3의 제1 내지 제4 스캔 기입 스테이지를 나타내는 회로도이다.
도 8a는 도 1의 스캔 드라이버를 일반 구동하는 경우 각 스테이지에 인가되는 스캔 기입 신호를 나타내는 타이밍도이다.
도 8b는 도 1의 스캔 드라이버를 3 CLK 구동하는 경우 각 스테이지에 인가되는 스캔 기입 신호를 나타내는 타이밍도이다.
도 9는 도 1의 스캔 드라이버를 3 CLK 구동하는 경우 전체 스테이지에 인가되는 스캔 기입 신호를 나타내는 타이밍도이다.
도 10은 도 1의 스캔 드라이버의 제n-4, 제n-2 및 제n 스캔 기입 스테이지를 나타내는 회로도이다.
도 11은 본 발명의 일 실시예에 따른 스캔 드라이버의 제n-4, 제n-2 및 제n 스캔 기입 스테이지를 나타내는 회로도이다.
도 12a는 도 1의 스캔 드라이버의 제n-4, 제n-2 및 제n 스캔 기입 스테이지의 버퍼 사이즈가 동일한 경우의 제n-4, 제n-2 및 제n 스캔 기입 신호의 파형도이다.
도 12b는 도 10의 스캔 드라이버의 제n-4, 제n-2 및 제n 스캔 기입 스테이지의 제n-4, 제n-2 및 제n 스캔 기입 신호의 파형도이다.
도 12c는 도 11의 스캔 드라이버의 제n-4, 제n-2 및 제n 스캔 기입 스테이지의 제n-4, 제n-2 및 제n 스캔 기입 신호의 파형도이다.
도 13은 도 1의 스캔 드라이버를 4 CLK 구동하는 경우 x 스테이지의 픽셀에 인가되는 구동 신호를 나타내는 타이밍도이다.
도 14는 도 1의 스캔 드라이버를 4 CLK 구동하는 경우 각 스테이지에 인가되는 스캔 기입 신호를 나타내는 타이밍도이다.
도 15는 도 1의 스캔 드라이버를 4 CLK 구동하는 경우 전체 스테이지에 인가되는 스캔 기입 신호를 나타내는 타이밍도이다.
도 16은 본 발명의 일 실시예에 따른 스캔 드라이버의 제n-6, 제n-4, 제n-2 및 제n 스캔 기입 스테이지를 나타내는 회로도이다.
도 17은 본 발명의 일 실시예에 따른 스캔 드라이버의 제n-6, 제n-4, 제n-2 및 제n 스캔 기입 스테이지를 나타내는 회로도이다.
도 18은 도 1의 스캔 드라이버를 2 CLK 구동하는 경우 x 스테이지의 픽셀에 인가되는 구동 신호를 나타내는 타이밍도이다.
도 19는 도 1의 스캔 드라이버를 2 CLK 구동하는 경우 각 스테이지에 인가되는 스캔 기입 신호를 나타내는 타이밍도이다.
도 20은 도 1의 스캔 드라이버를 2 CLK 구동하는 경우 전체 스테이지에 인가되는 스캔 기입 신호를 나타내는 타이밍도이다.
도 21은 본 발명의 일 실시예에 따른 스캔 드라이버의 제n-2 및 제n 스캔 기입 스테이지를 나타내는 회로도이다.
도 22는 본 발명의 일 실시예에 따른 스캔 드라이버의 제n-2 및 제n 스캔 기입 스테이지를 나타내는 회로도이다.
도 23은 본 발명의 일 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.
도 24는 도 23의 픽셀을 나타내는 회로도이다.
도 25는 도 23의 스캔 드라이버를 나타내는 블록도이다.
도 26은 도 23의 스캔 드라이버를 3 CLK 구동하는 경우 x 스테이지의 픽셀에 인가되는 구동 신호를 나타내는 타이밍도이다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치(100)를 나타내는 블록도이다.
도 1을 참조하면, 디스플레이 장치(100)는 구동 회로(105), 디스플레이 패널(110) 및 파워 서플라이(180)를 포함할 수 있다. 예를 들어, 본 발명의 디스플레이 장치(100)는 유기 발광 다이오드 디스플레이 장치일 수 있다.
상기 구동 회로(105)는 타이밍 컨트롤러(130), 데이터 드라이버(150), 스캔 드라이버(200) 및 발광 드라이버(170)를 포함할 수 있다. 상기 타이밍 컨트롤러(130), 상기 데이터 드라이버(150), 상기 스캔 드라이버(200) 및 상기 발광 드라이버(170)는 칩온 플렉시블 인쇄 회로(chip on flexible printed circuit; COF), 칩-온 글래스(chip on glass; COG) 플렉시블 인쇄 회로(flexible printed circuit; FPC) 형태로 디스플레이 패널(110)에 연결될 수 있다.
상기 디스플레이 패널(110)은 제1 그룹의 스캔 라인들(SL11 내지 SL1n, n은 3보다 큰 정수) 및 제2 그룹의 스캔 라인들(SL21 내지 SL2n) 및 제3 그룹의 스캔 라인들(SL31 내지 SL3n)을 통하여 상기 스캔 드라이버(200)와 연결되고, 복수의 데이터 라인들(DL1 내지 DLm, m은 3 보다 큰 정수)을 통하여 상기 데이터 드라이버(150)와 연결되고, 복수의 발광 제어 라인들(EL1 내지 ELn)을 통하여 상기 발광 드라이버(170)와 연결될 수 있다. 상기 디스플레이 패널(110)은 상기 제1 그룹의 스캔 라인들(SL11 내지 SL1n), 상기 제2 그룹의 스캔 라인들(SL21 내지 SL2n), 상기 제3 그룹의 스캔 라인들(SL31 내지 SL3n), 상기 복수의 데이터 라인들(DL1 내지 DLm) 및 상기 복수의 발광 제어 라인들(EL1 내지 ELn)의 교차부마다 위치되는 복수의 픽셀들(111)들을 포함할 수 있다. 상기 제1 그룹의 스캔 라인들(SL11 내지 SL1n, n은 3보다 큰 정수), 상기 제2 그룹의 스캔 라인들(SL21 내지 SL2n) 및 상기 제3 그룹의 스캔 라인들(SL31 내지 SL3n)은 복수의 스캔 라인들로 통칭될 수 있다.
또한, 상기 디스플레이 패널(110)은 상기 파워 서플라이(180)로부터 고전원 구동 전압(ELVDD), 저전원 구동 전압(ELVSS) 및 초기화 전압(VINT)을 공급받는다. 또한 상기 발광 드라이버(170)는 상기 파워 서플라이(180)로부터 제1 전원 전압(VGH) 및 제2 전원 전압(VGL)을 공급받을 수 있다. 또한 상기 스캔 드라이버(200)는 상기 파워 서플라이(180)로부터 상기 제1 전원 전압(VGH) 및 상기 제2 전원 전압(VGL)을 공급받을 수 있다.
상기 스캔 드라이버(200)는 제2 구동 제어 신호(DCTL2)에 기초하여 상기 제1 그룹의 스캔 라인들(SL11 내지 SL1n), 상기 제2 그룹의 스캔 라인들(SL21 내지 SL2n) 및 상기 제3 그룹의 스캔 라인들(SL31 내지 SL3n)을 통해 복수의 서브 픽셀(111)들 각각에 제1 스캔 신호, 제2 스캔 신호 및 제3 스캔 신호를 제공할 수 있다. 예를 들어, 상기 제1 스캔 신호는 스캔 기입 신호일 수 있다. 상기 제2 스캔 신호는 스캔 이니셜 신호일 수 있다. 상기 제3 스캔 신호는 스캔 바이패스 신호일 수 있다.
상기 데이터 드라이버(150)는 제1 구동 제어 신호(DCTL1)에 기초하여 상기 데이터 라인들(DL1 내지 DLm)을 통해 상기 픽셀(111)들 각각에 데이터 전압을 제공할 수 있다.
상기 발광 드라이버(170)는 제3 구동 제어 신호(DCTL3)에 기초하여 상기 발광 제어 라인들(EL1 내지 ELn)을 통해 픽셀(111)들 각각에 발광 제어 신호를 제공할 수 있다. 상기 발광 제어 신호에 기초하여 디스플레이 패널(100)의 휘도가 조절될 수 있다.
상기 파워 서플라이(180)는 전원 제어 신호(PCTL)에 기초하여 고전원 구동 전압(ELVDD), 저전원 구동 전압(ELVSS) 및 초기화 전압(VINT)을 상기 디스플레이 패널(110)에 제공하고, 상기 제1 전원 전압(VGH) 및 상기 제2 전원 전압(VGL)을 상기 발광 드라이버(170)와 상기 스캔 드라이버(200)에 제공할 수 있다.
상기 타이밍 컨트롤러(130)는 입력 이미지 데이터(RGB) 및 제어 신호(CTL)를 수신하고, 상기 제어 신호(CTL)에 기초하여 상기 제1 내지 제3 구동 제어 신호들(DCTL1 내지 DCTL3) 및 상기 전원 제어 신호(PCTL)를 생성하고, 상기 제1 구동 제어 신호(DCTL1)는 상기 데이터 드라이버(150)에 제공하고, 상기 제2 구동 제어 신호(DCTL2)는 상기 스캔 드라이버(200)에 제공하고, 상기 제3 구동 제어 신호(DCTL3)는 상기 발광 드라이버(170)에 제공할 수 있다. 상기 타이밍 컨트롤러(130)는 입력 이미지 데이터(RGB)를 기초로 데이터 신호(DTA)를 생성할 수 있다. 상기 타이밍 컨트롤러(130)는 상기 데이터 신호(DTA)를 상기 데이터 드라이버(150)에 제공할 수 있다.
도 2는 도 1의 픽셀(111)을 나타내는 회로도이다.
도 2에서는 제1 데이터 라인(DL1), 제1 스캔 라인(SL11), 제2 스캔 라인(SL21), 제3 스캔 라인(SL31) 및 발광 제어 라인(EL1)에 연결되는 픽셀(111)의 구조를 설명한다.
도 1 및 도 2를 참조하면, 픽셀(111)은 제1 그룹의 스캔 라인들(SL11 내지 SL1n) 중 제1 스캔 라인(SL11), 제2 그룹의 스캔 라인들(SL21 내지 SL2n) 중 제2 스캔 라인(SL21) 및 제3 그룹의 스캔 라인들(SL31 내지 SL3n) 중 제3 스캔 라인(SL31)을 통하여 스캔 드라이버(200)에 연결되고, 데이터 라인들(DL1 내지 DLm) 중 제1 데이터 라인(DL1)을 통하여 데이터 드라이버(150)에 연결되고, 발광 제어 라인들(EL1 내지 ELn) 중 제1 발광 제어 라인(EL1)을 통하여 발광 드라이버(170)에 연결될 수 있다.
또한 픽셀(111)은 스위칭 트랜지스터(PT1), 구동 트랜지스터(PT2), 보상 트랜지스터(PT3), 초기화 트랜지스터(PT4), 제1 및 제2 발광 트랜지스터들(PT5, PT6), 방전 트랜지스터(PT7), 스토리지 캐패시터(CST) 및 유기 발광 다이오드(OLED)를 포함할 수 있다.
상기 스위칭 트랜지스터(PT1)는 제2 스캔 라인(SL21)에 연결되어 스캔 기입 신호(GW1)를 인가받는 게이트 전극, 데이터 라인(DL1)에 연결되어 데이터 전압(SDT)이 인가되는 소스 전극 및 제1 노드(N11)에 연결되는 드레인 전극을 포함할 수 있다. 상기 스위칭 트랜지스터(PT1)는 피모스 트랜지스터일 수 있다.
상기 구동 트랜지스터(PT2)는 제2 노드(N12)에 연결되는 게이트 전극, 상기 제1 노드(N11)에 연결되는 소스 전극 및 제3 노드(N13)에 연결되는 드레인 전극을 포함할 수 있다. 상기 구동 트랜지스터(PT2)는 피모스 트랜지스터일 수 있다.
상기 보상 트랜지스터(PT3)는 제2 스캔 라인(SL21)에 연결되어 상기 스캔 기입 신호(GW1)를 인가받는 게이트 전극, 상기 제2 노드(N12)에 연결되는 소스 전극 및 상기 제3 노드(N13)에 연결되는 드레인 전극을 포함할 수 있다. 상기 보상 트랜지스터(PT3)는 피모스 트랜지스터일 수 있다.
상기 초기화 트랜지스터(PT4)는 상기 제1 스캔 라인(SL11)에 연결되어 스캔 이니셜 신호(GI1)를 인가받는 게이트 전극, 상기 제2 노드(N12)에 연결되는 소스 전극 및 초기화 전압(VINT)을 인가받는 드레인 전극을 포함할 수 있다. 상기 초기화 트랜지스터(PT4)는 피모스 트랜지스터일 수 있다.
상기 제1 발광 트랜지스터(PT5)는 고전원 구동 전압(ELVDD)을 인가받는 소스 전극, 상기 제1 노드(N11)에 연결되는 드레인 전극 및 제1 발광 제어 라인(EL1)에 연결되어 발광 제어 신호(EC1)를 인가받는 게이트 전극을 포함할 수 있다. 상기 제1 발광 트랜지스터(PT5)는 피모스 트랜지스터일 수 있다.
상기 제2 발광 트랜지스터(PT6)는 상기 제3 노드(N13)에 연결되는 소스 전극, 제4 노드(N14)에 연결되는 드레인 전극 및 상기 제1 발광 제어 라인(EL1)에 연결되어 상기 발광 제어 신호(EC1)를 인가받는 게이트 전극을 포함할 수 있다. 상기 제2 발광 트랜지스터(PT6)는 피모스 트랜지스터일 수 있다.
상기 방전 트랜지스터(PT7)는 상기 초기화 전압(VINT)을 인가받는 소스 전극, 상기 제4 노드(N14)에 연결되는 드레인 전극 및 상기 제3 스캔 라인(SL31)에 연결되어 스캔 바이패스 신호(GB1)를 인가받는 게이트 전극을 포함할 수 있다. 상기 방전 트랜지스터(PT7)는 피모스 트랜지스터일 수 있다.
상기 스토리지 캐패시터(CST)는 고전원 구동 전압(ELVDD)에 연결되는 제1 단자 및 상기 제2 노드(N12)에 연결되는 제2 단자를 구비할 수 있다.
상기 유기 발광 다이오드(OLED)는 제4 노드(N14)에 연결되는 애노드 전극 및 상기 저전원 구동 전압(ELVSS)에 연결되는 캐소드 전극을 구비할 수 있다.
상기 스위칭 트랜지스터(PT1)는 상기 스캔 기입 신호(GW1)에 응답하여 상기 데이터 전압(SDT)을 상기 스토리지 캐패시터(CST)에 전송한다. 상기 스토리지 캐패시터(CST)에 저장된 상기 데이터 전압(SDT)은 상응하는 휘도로 상기 유기 발광 다이오드(OLED)를 발광시켜 영상을 표시할 수 있다.
실시예에 있어서, 디스플레이 패널(110)의 픽셀(111)들은 디지털 방식으로 구동될 수 있다. 상기 픽셀(111)의 디지털 구동 방식에서, 상기 구동 트랜지스터(PT2)는 선형 영역에서 동작하는 스위치로 사용된다. 따라서, 상기 구동 트랜지스터(PT2)는 온 레벨 및 오프 레벨만을 표현한다.
상기 구동 트랜지스터(PT2)를 턴 온 또는 턴 오프하기 위해 턴 온 레벨 및 턴 오프 레벨의 두 가지 레벨만을 갖는 상기 데이터 전압(SDT)이 사용된다. 상기 디지털 구동 방식에서, 상기 픽셀(111)은 오직 온 레벨 및 오프 레벨만을 표현하므로, 계조를 표현하기 위해서는 하나의 프레임을 복수의 서브 필드로 나눌 필요가 있다. 상기 서브 필드의 발광의 온 및 오프의 조합을 이용하여 계조를 표현할 수 있다.
상기 발광 트랜지스터들(PT5, PT6)은 상기 발광 제어 신호(EC1)에 응답하여 턴 온 또는 턴 오프되어 상기 유기 발광 다이오드(OLED)에 전류를 흘리거나 차단할 수 있다. 상기 유기 발광 다이오드(OLED)에 전류가 흐르면 상기 유기 발광 다이오드(OLED)가 발광하고, 상기 유기 발광 다이오드(OLED)에 전류가 차단되면, 상기 유기 발광 다이오드(OLED)가 비발광할 수 있다. 따라서 상기 발광 트랜지스터들(PT5, PT6)은 발광 제어 신호(EC1)에 응답하여 턴 온 또는 턴 오프되어 상기 디스플레이 패널(110)의 휘도를 조절할 수 있다.
상기 보상 트랜지스터(PT3)는 상기 스캔 기입 신호(GW1)에 응답하여 상기 제2 노드(N12)와 상기 제3 노드(N13)를 연결한다. 즉, 상기 보상 트랜지스터(PT3)는 상기 구동 트랜지스터(PT2)의 상기 게이트 전극과 상기 구동 트랜지스터(PT2)의 상기 드레인 전극을 다이오드 연결함으로써, 영상이 표시될 때 상기 디스플레이 패널(110)에 포함된 복수의 픽셀마다 서로 상이한 상기 구동 트랜지스터(PT2)의 문턱전압 편차를 보상한다.
상기 초기화 트랜지스터(PT4)는 상기 스캔 이니셜 신호(GI1)에 응답하여 상기 초기화 전압(VINT)을 상기 제2 노드(N12)에 인가한다. 즉, 상기 초기화 트랜지스터(PT4)는 상기 구동 트랜지스터(PT2)의 상기 게이트 전극에 초기화 전압(VINT)을 전달함으로써, 이전 프레임 동안 상기 구동 트랜지스터(PT2)에 전달된 데이터 전압 값을 초기화시킨다.
상기 방전 트랜지스터(PT7)는 상기 스캔 바이패스 신호(GB1)에 응답하여 상기 제4 노드(N14)를 상기 초기화 전압(VINT)에 연결시켜 상기 제2 발광 트랜지스터(PT6)와 상기 유기 발광 다이오드(OLED) 사이의 기생 캐패시턴스를 방전시킬 수 있다. 실시예에 있어서, 상기 방전 트랜지스터(PT7)의 상기 게이트 전극에는 상기 스캔 바이패스 신호(GB1) 대신에 상기 스캔 기입 신호(GW1)가 인가될 수 있다. 실시예에 있어서, 상기 방전 트랜지스터(PT7)의 상기 게이트 전극에는 상기 스캔 바이패스 신호(GB1) 대신에 상기 스캔 이니셜 신호(GI1)가 인가될 수 있다.
도 3은 도 1의 스캔 드라이버(200)를 나타내는 블록도이다.
도 3을 참조하면, 상기 스캔 드라이버(200)는 복수의 스테이지들(ST1 내지 STn)을 포함한다.
상기 스캔 드라이버(200)의 각 스테이지(ST1 내지 STn)는 상기 각 스테이지(ST1 내지 STn)에 연결된 픽셀들에 스캔 신호를 제공한다. 예를 들어, 상기 스캔 드라이버(200)의 각 스테이지(ST1 내지 STn)는 상기 각 스테이지(ST1 내지 STn)에 연결된 픽셀들에 스캔 기입 신호(GW), 스캔 이니셜 신호(GI) 및 스캔 바이패스 신호(GB)를 제공할 수 있다.
상기 스테이지(ST1 내지 STn) 각각은 상기 스캔 기입 신호를 출력하는 스캔 기입 스테이지(SW[1] 내지 SW[n]), 스캔 이니셜 신호를 출력하는 스캔 이니셜 스테이지(SI[1] 내지 SI[n]) 및 스캔 바이패스 신호를 출력하는 스캔 바이패스 스테이지(SB[1] 내지 SB[n])를 포함할 수 있다.
본 실시예에서는 각 픽셀에 상기 스캔 기입 신호(GW), 상기 스캔 이니셜 신호(GI) 및 상기 스캔 바이패스 신호(GB)를 제공하기 위해 상기 스테이지가 상기 스캔 기입 스테이지, 상기 스캔 이니셜 스테이지 및 상기 스캔 바이패스 스테이지를 모두 포함하는 것으로 예시하였으나, 본 발명은 이에 한정되지 않으며, 상기 스테이지는 스캔 이니셜 스테이지 및 상기 스캔 바이패스 스테이지 중 일부를 포함하되, 상기 스캔 이니셜 신호(GI) 및 상기 스캔 바이패스 신호(GB)는 다른 스테이지의 스캔 신호(GW, GI, GB) 중 어느 하나를 이용할 수 있다.
도 4는 도 3의 제1 스캔 기입 스테이지(SW[1])를 나타내는 회로도이다. 도 5는 도 3의 스캔 기입 스테이지(SW[1], SW[2])의 입력 신호, 출력 신호 및 노드 신호를 나타내는 타이밍도이다.
도 3 내지 도 5를 참조하면, 상기 제1 스캔 기입 스테이지(SW[1])는 제1 내지 제8 트랜지스터들(ST1 내지 ST8) 및 제1 및 제2 캐패시터들(C11, C12)을 포함할 수 있다.
상기 제1 스캔 기입 스테이지(SW[1])는 펄스 검출부(210), 풀다운 제어부(220), 풀업 제어부(230), 신호 출력부(240, 250) 및 안정화부(260)를 포함할 수 있다. 상기 신호 출력부(240, 250)는 풀다운부(240) 및 풀업부(250)를 포함할 수 있다.
상기 펄스 검출부(210)는 제1 클럭 신호(CLK1)에 응답하여 입력 신호(FLM)의 펄스를 감지하여 풀다운 제어 노드(N21, N23)를 활성화시킨다. 제1 스캔 기입 스테이지(SW[1])의 입력 신호는 개시 신호(FLM)일 수 있고, 제2 스캔 기입 스테이지(SW[2]) 내지 제n 스캔 기입 스테이지(SW[n])의 입력 신호는 이전 스테이지의 스캔 기입 신호일 수 있다.
상기 풀다운 제어부(220)는 제2 클럭 신호(CLK2)에 응답하여 상기 풀다운 제어 노드(N21, N23)를 초기화시킨다.
상기 풀업 제어부(230)는 상기 제1 클럭 신호(CLK1) 및 상기 풀다운 제어 노드(N21, N23)의 신호에 응답하여 풀업 제어 노드(N25)를 조절한다.
상기 신호 출력부(240, 250)는 상기 풀다운 제어 노드(N21, N23)의 신호 및 상기 풀업 제어 노드(N25)의 신호에 응답하여 상기 스캔 기입 신호(GW[1])를 출력한다.
상기 풀다운부(240)는 상기 풀다운 제어 노드(N21, N23)의 신호에 응답하여 상기 스캔 기입 신호(GW[1])의 스캔 펄스를 생성한다.
상기 풀업부(250)는 상기 풀업 제어 노드(N25)의 신호에 응답하여 상기 스캔 기입 신호(GW[1])를 하이 상태로 유지한다.
상기 안정화부(260)는 상기 제2 전원 전압(VGL)에 응답하여 제1 노드(N21)와 제3 노드(N23)를 연결한다. 상기 제3 노드(N23)의 신호는 상기 풀다운부(240)를 동작시키는 신호로, 풀다운 제어 노드의 신호이다. 상기 안정화부(260)에 의해 상기 제1 노드(N21)는 상기 제3 노드(N23)와 연결되어 있으므로, 상기 제1 노드(N21) 및 상기 제3 노드(N23)는 모두 풀다운 제어 노드로 부를 수 있다.
상기 제1 스캔 기입 스테이지(SW[1])에서 제1 클럭 단자(CT1)에는 상기 제1 클럭 신호(CLK1)가 인가되고, 제2 클럭 단자(CT2)에는 상기 제2 클럭 신호(CLK2)가 인가되며, 제3 클럭 단자(CT3)에는 상기 제2 클럭 신호(CLK2)가 인가된다. 상기 제2 스캔 기입 스테이지(SW[2])에서는 상기 제1 스캔 기입 스테이지(SW[1])에서 상기 제1 클럭 신호(CLK1)가 인가되는 상기 제1 클럭 단자(CT1)에 상기 제2 클럭 신호(CLK2)가 인가될 수 있다. 상기 제2 스캔 기입 스테이지(SW[2])에서는 상기 제1 스캔 기입 스테이지(SW[1])에서 상기 제2 클럭 신호(CLK2)가 인가되는 상기 제2 클럭 단자(CT2) 및 상기 제3 클럭 단자(CT3)에 상기 제1 클럭 신호(CLK1)가 인가될 수 있다.
홀수 스캔 기입 스테이지의 제1 내지 제3 클럭 단자(CT1 내지 CT3)에 인가되는 클럭 신호들은 상기 제1 스캔 기입 스테이지(SW[1])의 클럭 신호들과 동일할 수 있다. 짝수 스캔 기입 스테이지의 제1 내지 제3 클럭 단자(CT1 내지 CT3)에 인가되는 클럭 신호들은 상기 제2 스캔 기입 스테이지(SW[2])의 클럭 신호들과 동일할 수 있다.
상기 펄스 검출부(210)는 제1 트랜지스터(ST1)를 포함할 수 있다. 상기 제1 트랜지스터(ST1)는 상기 제1 클럭 단자(CT1)에 연결되는 게이트 전극, 상기 입력 신호(FLM)가 인가되는 소스 전극 및 제1 노드(N21)에 연결되는 드레인 전극을 포함할 수 있다. 상기 입력 신호(FLM)는 입력 단자(DIN)를 통해 제공된다. 상기 제1 트랜지스터(ST1)는 피모스 트랜지스터일 수 있다.
상기 풀다운 제어부(220)는 제2 트랜지스터(ST2) 및 제3 트랜지스터(ST3)를 포함할 수 있다. 상기 제2 트랜지스터(ST2)는 상기 풀업 제어 노드(N25)에 연결되는 게이트 전극, 상기 제1 전원 전압(VGH)이 인가되는 소스 전극 및 상기 제3 트랜지스터(ST3)의 소스 전극에 연결되는 드레인 전극을 포함할 수 있다. 상기 제2 트랜지스터(ST2)는 피모스 트랜지스터일 수 있다. 상기 제3 트랜지스터(ST3)는 상기 제2 클럭 단자(CT2)에 연결되는 게이트 전극, 상기 제2 트랜지스터(ST2)의 상기 드레인 전극과 연결되는 소스 전극 및 상기 제1 노드(N21)에 연결되는 드레인 전극을 포함할 수 있다. 상기 제3 트랜지스터(ST3)는 피모스 트랜지스터일 수 있다.
상기 풀업 제어부(230)는 제4 트랜지스터(ST4) 및 제5 트랜지스터(ST5)를 포함할 수 있다. 상기 제4 트랜지스터(ST4)는 상기 제1 노드(N21)에 연결되는 게이트 전극, 상기 제2 트랜지스터(ST2)의 상기 게이트 전극에 연결되는 소스 전극 및 제2 노드(N22)에 연결되는 드레인 전극을 포함할 수 있다. 상기 제2 노드(N22)는 상기 제1 클럭 단자(CT1)에 연결된다. 상기 제4 트랜지스터(ST4)는 피모스 트랜지스터일 수 있다. 상기 제5 트랜지스터(ST5)는 상기 제2 노드(N22)에 연결되는 게이트 전극, 상기 제2 트랜지스터(ST2)의 상기 게이트 전극에 연결되는 소스 전극 및 제2 전원 전압(VGL)이 인가되는 드레인 전극을 포함할 수 있다. 상기 제5 트랜지스터(ST5)는 피모스 트랜지스터일 수 있다.
상기 풀다운부(240)는 상기 제7 트랜지스터(ST7)를 포함할 수 있다. 상기 제7 트랜지스터(ST7)는 제1 출력 트랜지스터일 수 있다. 상기 제1 출력 트랜지스터(ST7)는 상기 풀다운 제어 노드(N23)에 연결되는 게이트 전극, 출력 노드(N26)에 연결되는 소스 전극 및 상기 제3 클럭 단자(CT3)에 연결되는 드레인 전극을 포함할 수 있다. 상기 출력 노드(N26)는 출력 단자(OT)에 연결된다. 상기 제7 트랜지스터(ST7)는 피모스 트랜지스터일 수 있다.
상기 풀업부(250)는 상기 제6 트랜지스터(ST6)를 포함할 수 있다. 상기 제6 트랜지스터(ST6)는 제2 출력 트랜지스터일 수 있다. 상기 제2 출력 트랜지스터(ST6)는 상기 제2 트랜지스터(ST2)의 상기 게이트 전극에 연결되는 게이트 전극, 상기 제1 전원 전압(VGH)이 인가되는 소스 전극 및 상기 출력 노드(N26)에 연결되는 드레인 전극을 포함할 수 있다. 상기 제6 트랜지스터(ST6)는 피모스 트랜지스터일 수 있다.
상기 안정화부(260)는 상기 제8 트랜지스터(ST8)를 포함할 수 있다. 상기 제8 트랜지스터(ST8)는 상기 제2 전원 전압(VGL)이 인가되는 게이트 전극, 상기 제1 노드(N21)에 연결되는 소스 전극 및 상기 제3 노드(N23)에 연결되는 드레인 전극을 포함할 수 있다. 상기 제8 트랜지스터(ST8)는 피모스 트랜지스터일 수 있다.
상기 제1 캐패시터(C11)의 상기 제1 전원 전압 인가 노드(N24)에 연결되는 제1 단 및 상기 풀업 제어 노드(N25)에 연결되는 제2 단을 포함한다. 상기 제2 캐패시터(C12)는 상기 제3 노드(N23)에 연결되는 제1 단 및 상기 출력 노드(N26)에 연결되는 제2 단을 포함한다.
제1 전원 전압(VGH)의 레벨은 제2 전원 전압(VGL)의 레벨보다 높을 수 있다.
본 실시예에서는 스캔 이니셜 스테이지(SI[1] 내지 SI[n]) 및 스캔 바이패스 스테이지(SB[1] 내지 SB[n])에 대해 설명하지 않았으나, 스캔 이니셜 스테이지(SI[1] 내지 SI[n]) 및 스캔 바이패스 스테이지(SB[1] 내지 SB[n])는 상기 스캔 기입 스테이지(SW[1] 내지 SW[n])와 실질적으로 동일한 구성을 가질 수 있다.
도 5는 상기 제1 스캔 기입 스테이지(SW[1])의 입력 신호(FLM, CLK1, CLK2), 노드 신호(N21, N23, N25), 출력 신호(GW[1]) 및 상기 제1 스캔 기입 스테이지(SW[1])와 이웃한 상기 제2 스캔 기입 스테이지(SW[2])의 출력 신호(GW[2])를 도시한다.
상기 개시 신호(FLM)는 시간들(t15 내지 t16) 사이에서 로우 레벨로 활성화되고, 제1 클럭 신호(CLK1)는 시간들(t11 내지 t12, t15 내지 t16, t19 내지 t20) 각각에서 활성화되고, 제2 클럭 신호(CLK2)는 시간들(t13 내지 t14, t17 내지 t18, t21 내지 t22) 각각에서 활성화되고, 풀다운 제어 노드(N21, N23)는 시간들(t17 내지 t18) 사이에서 활성화되고, 풀업 제어 노드(N25)는 시간들(t16 내지 t19)에서 하이 레벨로 유지되고, 상기 제1 스캔 기입 스테이지의 출력 단자(OT[1])의 출력 기입 신호(GW[1])는 시간들(t17 내지 t18) 사이에서 활성화된다. 제2 스캔 기입 스테이지의 출력 단자(OT[2])의 출력 기입 신호(GW[2])는 시간들(t19 내지 t20) 사이에서 활성화된다.
t11 내지 t15 구간은 초기화 구간(ITL11)이고, t15 내지 t17 구간은 검출 구간(ITL12)이며, t17 내지 t19 구간은 출력 구간(ITL13)이다. T20 이후의 구간은 제2 초기화 구간(ITL14)이라 할 수 있다.
t11에서 상기 제1 클럭 신호(CLK1)가 로우 레벨이 되면, 제1 트랜지스터(ST1)가 턴 온되어, 입력 신호(FLM)의 하이 레벨에 의해 상기 풀다운 제어 노드(N21, N23)는 하이 레벨로 초기화된다. 또한, 제5 트랜지스터(ST5)가 턴 온되어, 상기 제2 전원 전압(VGL)의 로우 레벨에 의해 상기 풀업 제어 노드(N25)는 로우 레벨로 초기화된다.
t13에서 상기 제2 클럭 신호(CLK2)가 로우 레벨이 되면, 제3 트랜지스터(ST3)가 턴 온되고, 제2 트랜지스터(ST2)는 턴 온 상태를 유지하고 있으므로, 상기 제1 전원 전압(VGH)의 하이 레벨에 의해 상기 풀다운 제어 노드(N21, N23)는 하이 레벨로 초기화된다.
t15에서 상기 제1 클럭 신호(CLK1)가 로우 레벨이 되고, 상기 입력 신호(FLM)가 로우 레벨이 되면, 상기 제1 트랜지스터(ST1)가 턴 온되어, 상기 입력 신호(FLM)의 로우 레벨이 상기 풀다운 제어 노드(N21, N23)를 로우 레벨로 바꾼다.
t16에서 상기 제1 클럭 신호(CLK1)는 하이 레벨이 되지만, 상기 풀다운 제어 노드(N21, N23)에는 로우 레벨이 유지되므로, 상기 풀다운 제어 노드(N21, N23)에 의해 제4 트랜지스터(M4)가 턴 온되어, 상기 풀업 제어 노드(N25)를 하이 레벨로 바꾼다.
t17에서 상기 제2 클럭 신호(CLK2)가 로우 레벨이 되면, 제2 트랜지스터(C12)의 부트스트래핑(bootstrapping)으로 인하여 상기 제2 클럭 신호(CLK2)의 상태가 출력 단자(OT[1])로 전달된다. 따라서, 풀다운 제어 노드(N21, N23)가 로우 레벨이고, 제2 클럭 신호(CLK2)가 로우 레벨이면, 출력 단자(OT[1])에서 로우 레벨의 스캔 펄스를 출력한다.
t19에서 상기 제2 클럭 신호(CLK2)가 로우 레벨이 되면, t11에서와 마찬가지로 상기 풀다운 제어 노드(N21, N23)는 하이 레벨로 초기화되고, 상기 풀업 제어 노드(N25)는 로우 레벨로 초기화된다.
t21에서 상기 제2 클럭 신호(CLK2)가 로우 레벨이 되면, t13에서와 마찬가지로 상기 풀다운 제어 노드(N21, N23)는 하이 레벨로 초기화된다.
이후에는 상기 입력 신호(FLM)가 로우 레벨이 될 때까지 초기화 상태가 유지되며, 예컨대 다음 프레임에서 상기 입력 신호(FLM)의 로우 레벨이 감지되면, 상기 제1 스캔 기입 스테이지(SW[1])는 t17에서와 같은 방식으로 로우 레벨의 스캔 펄스를 출력할 수 있다.
도 6a는 도 1의 스캔 드라이버(200)를 일반 구동하는 경우 x 스테이지의 픽셀에 인가되는 구동 신호를 나타내는 타이밍도이다. 도 6b는 도 1의 스캔 드라이버(200)를 3 CLK 구동하는 경우 x 스테이지의 픽셀에 인가되는 구동 신호를 나타내는 타이밍도이다.
도 6a의 일반 구동 방식에서는 1 프레임 동안 하나의 스캔 기입 펄스를 하나의 스캔 라인에 출력한다. 도 2의 픽셀에는 스캔 기입 신호, 스캔 이니셜 신호 및 스캔 바이패스 신호가 인가될 수 있다.
따라서, 일반 구동 방식에서 제x 스테이지의 제1 스캔 라인에 출력되는 스캔 기입 신호(GW[x])는 1 프레임 동안 하나의 스캔 기입 펄스를 갖는다. 마찬가지로 일반 구동 방식에서 제x 스테이지의 제2 스캔 라인에 출력되는 스캔 이니셜 신호(GI[x])는 1 프레임 동안 하나의 스캔 이니셜 펄스를 갖는다. 마찬가지로 일반 구동 방식에서 제x 스테이지의 제3 스캔 라인에 출력되는 스캔 바이패스 신호(GB[x])는 1 프레임 동안 하나의 스캔 바이패스 펄스를 갖는다.
일반 구동 방식에서는 상기 픽셀(111)의 구동 트랜지스터의 특성에 따라, 블랙 영상 이후 화이트 영상을 표시할 때, 원하는 휘도보다 낮은 휘도가 표시되는 경우가 있다.
이를 보상하기 위해 1 프레임 동안 하나의 스캔 기입 라인에 적어도 2 이상의 스캔 기입 펄스를 인가할 수 있다. 이 경우, 상기 픽셀(111)의 구동 트랜지스터는 복수 회 턴 온 및 턴 오프됨으로 인해, 원하는 휘도를 더욱 정확히 표현할 수 있다.
도 6b의 경우, 1 프레임 동안 3개의 스캔 기입 펄스를 하나의 스캔 라인에 출력하는 3 CLK 구동 방식을 나타낸다. 도 2의 픽셀에는 스캔 기입 신호, 스캔 이니셜 신호 및 스캔 바이패스 신호가 인가될 수 있다.
따라서, 3 CLK 구동 방식에서 제x 스테이지의 제1 스캔 라인에 출력되는 스캔 기입 신호(GW[x])는 1 프레임 동안 3개의 스캔 기입 펄스를 갖는다. 마찬가지로 3 CLK 구동 방식에서 제x 스테이지의 제2 스캔 라인에 출력되는 스캔 이니셜 신호(GI[x])는 1 프레임 동안 3개의 스캔 이니셜 펄스를 갖는다. 마찬가지로 3 CLK 구동 방식에서 제x 스테이지의 제3 스캔 라인에 출력되는 스캔 바이패스 신호(GB[x])는 1 프레임 동안 3개의 스캔 바이패스 펄스를 갖는다.
3 CLK 구동 방식에서, 발광 제어 신호(EC[x])는 일반 구동의 경우에 비해 더욱 길게 인가된다.
상기한 바와 같이, 본 실시예에서는 1 프레임 동안 하나의 스캔 기입 라인에 3개의 스캔 기입 펄스가 인가되므로, 일반 구동의 경우에 비해 원하는 휘도를 더욱 정확히 표현할 수 있다.
도 7은 도 3의 제1 내지 제4 스캔 기입 스테이지(SW[1] 내지 SW[4])를 나타내는 회로도이다. 도 8a는 도 1의 스캔 드라이버(200)를 일반 구동하는 경우 각 스테이지에 인가되는 스캔 기입 신호를 나타내는 타이밍도이다. 도 8b는 도 1의 스캔 드라이버를 3 CLK 구동하는 경우 각 스테이지에 인가되는 스캔 기입 신호를 나타내는 타이밍도이다.
도 7을 참조하면, 제1 스캔 기입 스테이지(SW[1])의 입력 신호는 개시 신호(FLM)이고, 제2 스캔 기입 스테이지(SW[2])의 입력 신호는 상기 제1 스캔 기입 스테이지(SW[1])의 출력 신호(GW[1])이며, 제3 스캔 기입 스테이지(SW[3])의 입력 신호는 상기 제2 스캔 기입 스테이지(SW[2])의 출력 신호(GW[2])이고, 제4 스캔 기입 스테이지(SW[4])의 입력 신호는 상기 제3 스캔 기입 스테이지(SW[2])의 출력 신호(GW[2])이다.
상기 제1 스캔 기입 스테이지(SW[1]) 및 상기 제3 스캔 기입 스테이지(SW[3])의 상기 제1 클럭 단자(CT1)에는 상기 제1 클럭 신호(CLK1)가 인가되고, 상기 제2 및 제3 클럭 단자(CT2, CT3)에는 상기 제2 클럭 신호(CLK2)가 인가된다.
상기 제2 스캔 기입 스테이지(SW[2]) 및 상기 제4 스캔 기입 스테이지(SW[4])의 상기 제1 클럭 단자(CT1)에는 상기 제2 클럭 신호(CLK2)가 인가되고, 상기 제2 및 제3 클럭 단자(CT2, CT3)에는 상기 제1 클럭 신호(CLK2)가 인가된다.
도 8a를 참조하면, 일반 구동에서 스캔 기입 스테이지는 1 프레임 동안 하나의 스캔 기입 펄스를 출력한다. 제1 스캔 기입 신호(GW[1]) 및 제3 스캔 기입 신호(GW[3])는 제2 클럭 신호(CLK2)에 대응하는 스캔 기입 펄스를 갖는다. 제2 스캔 기입 신호(GW[2]) 및 제4 스캔 기입 신호(GW[4])는 제1 클럭 신호(CLK1)에 대응하는 스캔 기입 펄스를 갖는다.
도 8b를 참조하면, 3 CLK 구동에서 스캔 기입 스테이지는 1 프레임 동안 3개의 스캔 기입 펄스를 출력한다. 3 CLK 구동을 구현하기 위해, 제1 스캔 기입 스테이지에 인가되는 개시 신호(FLM)는 일반 구동에 비해 상대적으로 긴 로우 구간을 갖는다. 예를 들어, 3 CLK 구동을 구현하기 위해, 제1 스캔 기입 스테이지에 인가되는 개시 신호(FLM)는 5 수평 주기(5H)를 가질 수 있다.
일반 구동에서는 하나의 클럭 펄스는 하나의 스캔 기입 펄스에 대응한다. 반면, 3 CLK 구동에서는 하나의 클럭 펄스가 최대 3개의 스캔 기입 펄스에 대응한다. 도 8b의 8번째 수평 주기를 보면, 제2 클럭 신호(CLK2)의 로우 구간에 대응하여 제1, 제3, 제5 스캔 기입 신호가 스캔 기입 펄스를 생성한다.
도 9는 도 1의 스캔 드라이버를 3 CLK 구동하는 경우 전체 스테이지에 인가되는 스캔 기입 신호를 나타내는 타이밍도이다. 도 10은 도 1의 스캔 드라이버의 제n-4, 제n-2 및 제n 스캔 기입 스테이지를 나타내는 회로도이다. 도 11은 본 발명의 일 실시예에 따른 스캔 드라이버의 제n-4, 제n-2 및 제n 스캔 기입 스테이지를 나타내는 회로도이다. 도 12a는 도 1의 스캔 드라이버의 제n-4, 제n-2 및 제n 스캔 기입 스테이지의 버퍼 사이즈가 동일한 경우의 제n-4, 제n-2 및 제n 스캔 기입 신호의 파형도이다. 도 12b는 도 10의 스캔 드라이버의 제n-4, 제n-2 및 제n 스캔 기입 스테이지의 제n-4, 제n-2 및 제n 스캔 기입 신호의 파형도이다. 도 12c는 도 11의 스캔 드라이버의 제n-4, 제n-2 및 제n 스캔 기입 스테이지의 제n-4, 제n-2 및 제n 스캔 기입 신호의 파형도이다.
도 9를 참조하면, 예를 들어, 스캔 드라이버의 스테이지는 n개이다. 제n 스테이지는 마지막 스테이지임을 나타낸다. 이에 대응하여 디스플레이 패널(110)은 n개의 픽셀 행을 가질 수 있다.
3 CLK 구동에서 각 스캔 라인에 인가되는 스캔 기입 신호는 3개의 스캔 기입 펄스를 가지며, 이 중 3번째 스캔 기입 펄스가 인가될 때가 데이터 기입 시점이라고 할 수 있다.
제1 박스(BX[1])를 보면, 제1 스캔 기입 신호(GW[1])의 제3 펄스가 인가되는 시점에서는 하나의 클럭 펄스를 기초로 3개의 스캔 기입 펄스(GW[1], GW[3], GW[5])가 생성된다.
마찬가지로 제2 박스(BX[2])를 보면, 제2 스캔 기입 신호(GW[2])의 제3 펄스가 인가되는 시점에서는 하나의 클럭 펄스를 기초로 3개의 스캔 기입 펄스(GW[2], GW[4], GW[6])가 생성된다.
마찬가지로 제n-5 박스(BX[n-5])를 보면, 제n-5 스캔 기입 신호(GW[n-5])의 제3 펄스가 인가되는 시점에서는 하나의 클럭 펄스를 기초로 3개의 스캔 기입 펄스(GW[n-5], GW[n-3], GW[n-1])가 생성된다.
마찬가지로 제n-4 박스(BX[n-4])를 보면, 제n-4 스캔 기입 신호(GW[n-4])의 제3 펄스가 인가되는 시점에서는 하나의 클럭 펄스를 기초로 3개의 스캔 기입 펄스(GW[n-4], GW[n-2], GW[n])가 생성된다.
반면, 제n-3 박스(BX[n-3])를 보면, 제n-3 스캔 기입 신호(GW[n-3])의 제3 펄스가 인가되는 시점에서는 하나의 클럭 펄스를 기초로 2개의 스캔 기입 펄스(GW[n-3], GW[n-1])가 생성된다.
마찬가지로 제n-2 박스(BX[n-2])를 보면, 제n-2 스캔 기입 신호(GW[n-2])의 제3 펄스가 인가되는 시점에서는 하나의 클럭 펄스를 기초로 2개의 스캔 기입 펄스(GW[n-2], GW[n])가 생성된다.
반면, 제n-1 박스(BX[n-1])를 보면, 제n-1 스캔 기입 신호(GW[n-1])의 제3 펄스가 인가되는 시점에서는 하나의 클럭 펄스를 기초로 하나의 스캔 기입 펄스(GW[n-1])가 생성된다.
마찬가지로 제n 박스(BX[n])를 보면, 제n 스캔 기입 신호(GW[n])의 제3 펄스가 인가되는 시점에서는 하나의 클럭 펄스를 기초로 하나의 스캔 기입 펄스(GW[n])가 생성된다.
본 실시예에서, 제1 내지 제n-4 스캔 기입 신호는 각 신호의 제3 펄스가 인가되는 시점에서 3개의 스캔 기입 펄스가 동시에 생성되고, 제n-3 및 제n-2 스캔 기입 신호는 각 신호의 제3 펄스가 인가되는 시점에서 2개의 스캔 기입 펄스가 동시에 생성되며, 제n-1 및 제n 스캔 기입 신호는 각 신호의 제3 펄스가 인가되는 시점에서 하나의 스캔 기입 펄스만 생성된다.
이러한 상황에서 각 스테이지의 트랜지스터를 동일하게 구성하는 경우, 제1 내지 제n-4 스캔 기입 신호의 제3 펄스는 하나의 클럭 펄스를 3개의 단에서 동시에 사용하여 상기 제1 내지 제n-4 스캔 기입 신호의 제3 펄스의 라이징 및 폴링이 느려진다. 반면, 제n-3 및 제n-2 스캔 기입 신호의 제3 펄스는 하나의 클럭 펄스를 2개의 단에서 동시에 사용하여 상기 제n-3 및 제n-2 스캔 기입 신호의 제3 펄스의 라이징 및 폴링은 상기 제1 내지 제n-4 스캔 기입 신호의 제3 펄스의 라이징 및 폴링에 비해 상대적으로 빠르다. 상기 제n-3 및 제n-2 스캔 기입 신호의 제3 펄스의 라이징 및 폴링이 상기 제1 내지 제n-4 스캔 기입 신호의 제3 펄스의 라이징 및 폴링에 비해 빠른 경우, 상기 제n-3 및 제n-2 스테이지의 픽셀들에 인가되는 데이터 전압이 증가하여 상대적으로 낮은 휘도를 표시하게 된다. 또한, 제n-1 및 제n 스캔 기입 신호의 제3 펄스는 하나의 클럭 펄스를 하나의 단에서만 사용하여 상기 제n-1 및 제n 스캔 기입 신호의 제3 펄스의 라이징 및 폴링은 상기 제n-3 및 제n-2 스캔 기입 신호의 제3 펄스의 라이징 및 폴링에 비해 상대적으로 빠르다. 상기 제n-1 및 제n 스캔 기입 신호의 제3 펄스의 라이징 및 폴링이 상기 제n-3 및 제n-2 스캔 기입 신호의 제3 펄스의 라이징 및 폴링에 비해 빠른 경우, 상기 제n-1 및 제n 스테이지의 픽셀들에 인가되는 데이터 전압이 증가하여 상대적으로 낮은 휘도를 표시하게 된다.
결과적으로 3 CLK 구동에서 각 스테이지의 트랜지스터를 동일하게 구성하는 경우, 디스플레이 패널(110)의 끝단에서 영상이 어둡게 표시되는 문제가 있다.
각 스테이지의 트랜지스터를 동일하게 구성하는 경우, 제n-4 스테이지, 제n-2 스테이지 및 제n 스테이지에서의 스캔 기입 신호의 차이는 도 12a에 도시하였다. GW[n-4]의 제3 펄스 생성 시, 3개의 단에서 공통으로 클럭 펄스를 사용하였으므로, 상대적으로 라이징 및 폴링(a1, b1)이 느리다. GW[n-2]의 제3 펄스 생성 시, 2개의 단에서 공통으로 클럭 펄스를 사용하였으므로, GW[n-4]의 경우에 비해 라이징 및 폴링(a2, b2)이 빠르다. GW[n]의 제3 펄스 생성 시, 하나의 단에서 클럭 펄스를 사용하였으므로, GW[n-2]의 경우에 비해 라이징 및 폴링(a3, b3)이 빠르다.
도 10을 참조하면, 3 CLK 구동 방식에서 끝단 4개의 스테이지의 풀다운부(240)의 트랜지스터(ST7) 사이즈를 조절한다.
제n-4 스캔 기입 스테이지(SW[n-4])의 제1 출력 트랜지스터(ST7)는 제1 버퍼 사이즈를 가질 수 있다. 상기 제1 출력 트랜지스터(ST7)는 풀다운부(240)의 트랜지스터일 수 있다.
제n-2 스캔 기입 스테이지(SW[n-2])의 제1 출력 트랜지스터(ST7X)는 상기 제n-4 스캔 기입 스테이지(SW[n-4])의 제1 출력 트랜지스터(ST7)와 상이한 버퍼 사이즈를 가질 수 있다. 제n-2 스캔 기입 스테이지(SW[n-2])의 제1 출력 트랜지스터(ST7X)는 제2 버퍼 사이즈를 가질 수 있다. 상기 제2 버퍼 사이즈는 상기 제1 버퍼 사이즈보다 작을 수 있다.
제n 스캔 기입 스테이지(SW[n])의 제1 출력 트랜지스터(ST7Y)는 상기 제n-2 스캔 기입 스테이지(SW[n-2])의 제1 출력 트랜지스터(ST7X)와 상이한 버퍼 사이즈를 가질 수 있다. 제n 스캔 기입 스테이지(SW[n])의 제1 출력 트랜지스터(ST7Y)는 제3 버퍼 사이즈를 가질 수 있다. 상기 제3 버퍼 사이즈는 상기 제2 버퍼 사이즈보다 작을 수 있다.
제1 내지 제n-3 스캔 기입 스테이지의 제1 출력 트랜지스터의 버퍼 사이즈는 상기 제n-4 스캔 기입 스테이지의 제1 출력 트랜지스터(ST7)의 버퍼 사이즈와 같을 수 있다.
제n-3 스캔 기입 스테이지의 제1 출력 트랜지스터의 버퍼 사이즈는 상기 제n-2 스캔 기입 스테이지의 제1 출력 트랜지스터(ST7X)의 버퍼 사이즈와 같을 수 있다.
제n-1 스캔 기입 스테이지의 제1 출력 트랜지스터의 버퍼 사이즈는 상기 제n 스캔 기입 스테이지의 제1 출력 트랜지스터(ST7Y)의 버퍼 사이즈와 같을 수 있다.
예를 들면, 상기 제1 출력 트랜지스터의 버퍼 사이즈는 상기 제1 출력 트랜지스터의 W/L비(width length ratio)일 수 있다.
도 10과 같이 제n-3 내지 제n 스캔 기입 스테이지의 트랜지스터의 버퍼 사이즈를 수정하는 경우, 제n-4 스테이지, 제n-2 스테이지 및 제n 스테이지에서의 스캔 기입 신호의 파형은 도 12b에 도시하였다.
제n-4 스테이지, 제n-2 스테이지 및 제n 스테이지에 대해 풀다운부의 출력 트랜지스터(ST7, ST7X, ST7Y)의 버퍼 사이즈를 적절히 조절하여, 도 12a에 비해 GW[n-4], GW[n-2], GW[n]은 유사한 파형을 갖는다. 특히, 스캔 기입 신호(GW[n-4], GW[n-2], GW[n])들의 폴링 에지의 파형(a1, a1, a1)은 실질적으로 서로 동일하다. 이와 같이, 풀다운부의 출력 트랜지스터(ST7, ST7X, ST7Y)의 버퍼 사이즈를 적절히 조절하여, 스캔 기입 신호가 풀다운되는 부분(폴링 에지)의 파형(a1, a1, a1)이 각 스테이지에서 실질적으로 동일하도록 조절할 수 있다. 또한, 스캔 기입 신호가 풀업되는 부분(라이징 에지)의 파형(b1, b1', b1'')도 도 12a에 비해 서로 유사하게 조절될 수 있다.
도 11을 참조하면, 3 CLK 구동 방식에서 끝단 4개의 스테이지의 풀다운부(240)의 트랜지스터(ST7) 및 풀업부(250)의 트랜지스터(ST6)의 사이즈를 조절한다.
제n-4 스캔 기입 스테이지(SW[n-4])의 제1 출력 트랜지스터(ST7)는 제1 버퍼 사이즈를 가질 수 있다. 상기 제1 출력 트랜지스터(ST7)는 풀다운부(240)의 트랜지스터일 수 있다.
제n-2 스캔 기입 스테이지(SW[n-2])의 제1 출력 트랜지스터(ST7X)는 상기 제n-4 스캔 기입 스테이지(SW[n-4])의 제1 출력 트랜지스터(ST7)와 상이한 버퍼 사이즈를 가질 수 있다. 제n-2 스캔 기입 스테이지(SW[n-2])의 제1 출력 트랜지스터(ST7X)는 제2 버퍼 사이즈를 가질 수 있다. 상기 제2 버퍼 사이즈는 상기 제1 버퍼 사이즈보다 작을 수 있다.
제n 스캔 기입 스테이지(SW[n])의 제1 출력 트랜지스터(ST7Y)는 상기 제n-2 스캔 기입 스테이지(SW[n-2])의 제1 출력 트랜지스터(ST7X)와 상이한 버퍼 사이즈를 가질 수 있다. 제n 스캔 기입 스테이지(SW[n])의 제1 출력 트랜지스터(ST7Y)는 제3 버퍼 사이즈를 가질 수 있다. 상기 제3 버퍼 사이즈는 상기 제2 버퍼 사이즈보다 작을 수 있다.
제1 내지 제n-3 스캔 기입 스테이지의 제1 출력 트랜지스터의 버퍼 사이즈는 상기 제n-4 스캔 기입 스테이지의 제1 출력 트랜지스터(ST7)의 버퍼 사이즈와 같을 수 있다.
제n-3 스캔 기입 스테이지의 제1 출력 트랜지스터의 버퍼 사이즈는 상기 제n-2 스캔 기입 스테이지의 제1 출력 트랜지스터(ST7X)의 버퍼 사이즈와 같을 수 있다.
제n-1 스캔 기입 스테이지의 제1 출력 트랜지스터의 버퍼 사이즈는 상기 제n 스캔 기입 스테이지의 제1 출력 트랜지스터(ST7Y)의 버퍼 사이즈와 같을 수 있다.
제n-4 스캔 기입 스테이지(SW[n-4])의 제2 출력 트랜지스터(ST6)는 제4 버퍼 사이즈를 가질 수 있다. 상기 제2 출력 트랜지스터(ST6)는 풀업부(250)의 트랜지스터일 수 있다.
제n-2 스캔 기입 스테이지(SW[n-2])의 제2 출력 트랜지스터(ST6X)는 상기 제n-4 스캔 기입 스테이지(SW[n-4])의 제2 출력 트랜지스터(ST6)와 상이한 버퍼 사이즈를 가질 수 있다. 제n-2 스캔 기입 스테이지(SW[n-2])의 제2 출력 트랜지스터(ST6X)는 제5 버퍼 사이즈를 가질 수 있다. 상기 제5 버퍼 사이즈는 상기 제4 버퍼 사이즈보다 작을 수 있다.
제n 스캔 기입 스테이지(SW[n])의 제2 출력 트랜지스터(ST6Y)는 상기 제n-2 스캔 기입 스테이지(SW[n-2])의 제2 출력 트랜지스터(ST6X)와 상이한 버퍼 사이즈를 가질 수 있다. 제n 스캔 기입 스테이지(SW[n])의 제2 출력 트랜지스터(ST6Y)는 제6 버퍼 사이즈를 가질 수 있다. 상기 제6 버퍼 사이즈는 상기 제5 버퍼 사이즈보다 작을 수 있다.
제1 내지 제n-3 스캔 기입 스테이지의 제2 출력 트랜지스터의 버퍼 사이즈는 상기 제n-4 스캔 기입 스테이지의 제2 출력 트랜지스터(ST6)의 버퍼 사이즈와 같을 수 있다.
제n-3 스캔 기입 스테이지의 제2 출력 트랜지스터의 버퍼 사이즈는 상기 제n-2 스캔 기입 스테이지의 제2 출력 트랜지스터(ST6X)의 버퍼 사이즈와 같을 수 있다.
제n-1 스캔 기입 스테이지의 제2 출력 트랜지스터의 버퍼 사이즈는 상기 제n 스캔 기입 스테이지의 제2 출력 트랜지스터(ST6Y)의 버퍼 사이즈와 같을 수 있다.
예를 들면, 상기 제1 및 제2 출력 트랜지스터의 버퍼 사이즈는 상기 제1 및 제2 출력 트랜지스터의 W/L비(width length ratio)일 수 있다.
도 11과 같이 제n-3 내지 제n 스캔 기입 스테이지의 트랜지스터의 버퍼 사이즈를 수정하는 경우, 제n-4 스테이지, 제n-2 스테이지 및 제n 스테이지에서의 스캔 기입 신호의 파형은 도 12c에 도시하였다.
제n-4 스테이지, 제n-2 스테이지 및 제n 스테이지에 대해 풀다운부의 출력 트랜지스터(ST7, ST7X, ST7Y) 및 풀업부의 출력 트랜지스터(ST6, ST6X, ST6Y)의 버퍼 사이즈를 적절히 조절하여, 도 12a에 비해 GW[n-4], GW[n-2], GW[n]은 서로 유사한 파형을 갖는다. 스캔 기입 신호(GW[n-4], GW[n-2], GW[n])들의 폴링 에지의 파형(a1, a1, a1)과 라이징 에지의 파형(b1, b1, b1)은 모두 실질적으로 서로 동일하다. 이와 같이, 풀다운부의 출력 트랜지스터(ST7, ST7X, ST7Y)의 버퍼 사이즈를 적절히 조절하여, 스캔 기입 신호가 풀다운되는 부분(폴링 에지)의 파형(a1, a1, a1)이 각 스테이지에서 실질적으로 동일하도록 조절할 수 있다. 또한, 스캔 기입 신호의 풀업에 관여하는 상기 풀다운부의 출력 트랜지스터(ST7, ST7X, ST7Y)의 버퍼 사이즈 및 상기 풀업부의 출력 트랜지스터(ST6, ST6X, ST6Y)의 버퍼 사이즈를 적절히 조절하여, 스캔 기입 신호가 풀업되는 부분(라이징 에지)의 파형(b1, b1, b1)이 각 스테이지에서 실질적으로 동일하도록 조절할 수 있다.
본 실시예에서는 상기 스캔 드라이버(200)의 스테이지(ST1 내지 STn) 중 스캔 기입 스테이지(SW[1] 내지 SW[n])에 대해 상세히 설명하였으며, 상기 스캔 기입 스테이지(SW[1] 내지 SW[n])에 대한 설명은 상기 스캔 이니셜 스테이지(SI[1] 내지 SI[n]) 및 상기 스캔 바이패스 스테이지(SB[1] 내지 SB[n])에도 적용될 수 있다.
본 실시예에 따르면, 1 프레임 동안 하나의 스캔 기입 라인에 3개의 스캔 기입 펄스를 인가할 수 있다. 따라서 상기 픽셀(111)은 원하는 휘도를 더욱 정확히 표현할 수 있다.
또한, 3 CLK 구동 방식에서 디스플레이 패널(110) 끝단 4개의 스테이지의 출력 트랜지스터(ST7)의 버퍼 사이즈를 조절하여, 디스플레이 패널(110) 끝단에서 휘도가 어둡게 표시되는 표시 불량을 방지할 수 있다.
도 13은 도 1의 스캔 드라이버를 4 CLK 구동하는 경우 x 스테이지의 픽셀에 인가되는 구동 신호를 나타내는 타이밍도이다. 도 14는 도 1의 스캔 드라이버를 4 CLK 구동하는 경우 각 스테이지에 인가되는 스캔 기입 신호를 나타내는 타이밍도이다. 도 15는 도 1의 스캔 드라이버를 4 CLK 구동하는 경우 전체 스테이지에 인가되는 스캔 기입 신호를 나타내는 타이밍도이다. 도 16은 본 발명의 일 실시예에 따른 스캔 드라이버의 제n-6, 제n-4, 제n-2 및 제n 스캔 기입 스테이지를 나타내는 회로도이다. 도 17은 본 발명의 일 실시예에 따른 스캔 드라이버의 제n-6, 제n-4, 제n-2 및 제n 스캔 기입 스테이지를 나타내는 회로도이다.
본 실시예에 따른 스캔 드라이버 및 디스플레이 장치는 스캔 드라이버의 구동 방식 및 스캔 드라이버 끝단의 구성을 제외하면, 도 1 내지 도 12c를 참조하여 설명한 스캔 드라이버 및 디스플레이 장치와 실질적으로 동일하다. 따라서, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조번호를 이용하고, 중복되는 설명은 생략한다.
도 1 내지 도 5 및 도 13 내지 도 17을 참조하면, 디스플레이 장치(100)는 구동 회로(105), 디스플레이 패널(110) 및 파워 서플라이(180)를 포함할 수 있다. 예를 들어, 본 발명의 디스플레이 장치(100)는 유기 발광 다이오드 디스플레이 장치일 수 있다.
상기 구동 회로(105)는 타이밍 컨트롤러(130), 데이터 드라이버(150), 스캔 드라이버(200) 및 발광 드라이버(170)를 포함할 수 있다.
상기 스캔 드라이버(200)는 복수의 스테이지들(ST1 내지 STn)을 포함한다.
상기 스캔 드라이버(200)의 각 스테이지(ST1 내지 STn)는 상기 각 스테이지(ST1 내지 STn)에 연결된 픽셀들에 스캔 신호를 제공한다.
상기 스테이지(ST1 내지 STn) 각각은 상기 스캔 기입 신호를 출력하는 스캔 기입 스테이지(SW[1] 내지 SW[n]), 스캔 이니셜 신호를 출력하는 스캔 이니셜 스테이지(SI[1] 내지 SI[n]) 및 스캔 바이패스 신호를 출력하는 스캔 바이패스 스테이지(SB[1] 내지 SB[n])를 포함할 수 있다.
본 실시예에서는 1 프레임 동안 4개의 스캔 기입 펄스를 하나의 스캔 라인에 출력하는 4 CLK 구동 방식을 나타낸다. 도 2의 픽셀에는 스캔 기입 신호, 스캔 이니셜 신호 및 스캔 바이패스 신호가 인가될 수 있다.
따라서, 4 CLK 구동 방식에서 제x 스테이지의 제1 스캔 라인에 출력되는 스캔 기입 신호(GW[x])는 1 프레임 동안 4개의 스캔 기입 펄스를 갖는다. 마찬가지로 4 CLK 구동 방식에서 제x 스테이지의 제2 스캔 라인에 출력되는 스캔 이니셜 신호(GI[x])는 1 프레임 동안 4개의 스캔 이니셜 펄스를 갖는다. 마찬가지로 4 CLK 구동 방식에서 제x 스테이지의 제3 스캔 라인에 출력되는 스캔 바이패스 신호(GB[x])는 1 프레임 동안 4개의 스캔 바이패스 펄스를 갖는다.
상기한 바와 같이, 본 실시예에서는 1 프레임 동안 하나의 스캔 기입 라인에 4개의 스캔 기입 펄스가 인가되므로, 일반 구동의 경우에 비해 원하는 휘도를 더욱 정확히 표현할 수 있다.
도 14를 참조하면, 4 CLK 구동에서 스캔 기입 스테이지는 1 프레임 동안 4개의 스캔 기입 펄스를 출력한다. 4 CLK 구동을 구현하기 위해, 제1 스캔 기입 스테이지에 인가되는 개시 신호(FLM)는 일반 구동에 비해 상대적으로 긴 로우 구간을 갖는다. 예를 들어, 4 CLK 구동을 구현하기 위해, 제1 스캔 기입 스테이지에 인가되는 개시 신호(FLM)는 7 수평 주기(7H)를 가질 수 있다.
일반 구동에서는 하나의 클럭 펄스는 하나의 스캔 기입 펄스에 대응한다. 반면, 4 CLK 구동에서는 하나의 클럭 펄스가 최대 4개의 스캔 기입 펄스에 대응한다. 도 14의 10번째 수평 주기를 보면, 제2 클럭 신호(CLK2)의 로우 구간에 대응하여 제1, 제3, 제5, 제7 스캔 기입 신호가 스캔 기입 펄스를 생성한다.
도 15를 참조하면, 예를 들어, 스캔 드라이버의 스테이지는 n개이다. 제n 스테이지는 마지막 스테이지임을 나타낸다. 이에 대응하여 디스플레이 패널(110)은 n개의 픽셀 행을 가질 수 있다.
4 CLK 구동에서 각 스캔 라인에 인가되는 스캔 기입 신호는 4개의 스캔 기입 펄스를 가지며, 이 중 4번째 스캔 기입 펄스가 인가될 때가 데이터 기입 시점이라고 할 수 있다.
제1 박스(BX[1])를 보면, 제1 스캔 기입 신호(GW[1])의 제4 펄스가 인가되는 시점에서는 하나의 클럭 펄스를 기초로 4개의 스캔 기입 펄스(GW[1], GW[3], GW[5], GW[7])가 생성된다.
마찬가지로 제n-6 박스(BX[n-6])를 보면, 제n-6 스캔 기입 신호(GW[n-6])의 제4 펄스가 인가되는 시점에서는 하나의 클럭 펄스를 기초로 4개의 스캔 기입 펄스(GW[n-6], GW[n-4], GW[n-2], GW[n])가 생성된다.
반면, 제n-4 박스(BX[n-4])를 보면, 제n-4 스캔 기입 신호(GW[n-4])의 제4 펄스가 인가되는 시점에서는 하나의 클럭 펄스를 기초로 3개의 스캔 기입 펄스(GW[n-4], GW[n-2], GW[n])가 생성된다.
또한, 제n-2 박스(BX[n-2])를 보면, 제n-2 스캔 기입 신호(GW[n-2])의 제4 펄스가 인가되는 시점에서는 하나의 클럭 펄스를 기초로 2개의 스캔 기입 펄스(GW[n-2], GW[n])가 생성된다.
또한, 제n 박스(BX[n])를 보면, 제n 스캔 기입 신호(GW[n])의 제4 펄스가 인가되는 시점에서는 하나의 클럭 펄스를 기초로 하나의 스캔 기입 펄스(GW[n])가 생성된다.
본 실시예에서, 제1 내지 제n-6 스캔 기입 신호는 각 신호의 제4 펄스가 인가되는 시점에서 4개의 스캔 기입 펄스가 동시에 생성되고, 제n-5 및 제n-4 스캔 기입 신호는 각 신호의 제4 펄스가 인가되는 시점에서 3개의 스캔 기입 펄스가 동시에 생성되며, 제n-3 및 제n-2 스캔 기입 신호는 각 신호의 제4 펄스가 인가되는 시점에서 2개의 스캔 기입 펄스가 동시에 생성되며, 제n-1 및 제n 스캔 기입 신호는 각 신호의 제4 펄스가 인가되는 시점에서 하나의 스캔 기입 펄스만 생성된다.
도 16을 참조하면, 4 CLK 구동 방식에서 끝단 6개의 스테이지의 풀다운부(240)의 트랜지스터(ST7) 사이즈를 조절한다.
제n-6 스캔 기입 스테이지(SW[n-6])의 제1 출력 트랜지스터(ST7)는 제1 버퍼 사이즈를 가질 수 있다. 상기 제1 출력 트랜지스터(ST7)는 풀다운부(240)의 트랜지스터일 수 있다.
제n-4 스캔 기입 스테이지(SW[n-4])의 제1 출력 트랜지스터(ST7X)는 상기 제n-6 스캔 기입 스테이지(SW[n-6])의 제1 출력 트랜지스터(ST7)와 상이한 버퍼 사이즈를 가질 수 있다. 제n-4 스캔 기입 스테이지(SW[n-4])의 제1 출력 트랜지스터(ST7X)는 제2 버퍼 사이즈를 가질 수 있다. 상기 제2 버퍼 사이즈는 상기 제1 버퍼 사이즈보다 작을 수 있다.
제n-2 스캔 기입 스테이지(SW[n-2])의 제1 출력 트랜지스터(ST7Y)는 상기 제n-4 스캔 기입 스테이지(SW[n-4])의 제1 출력 트랜지스터(ST7X)와 상이한 버퍼 사이즈를 가질 수 있다. 제n-2 스캔 기입 스테이지(SW[n-2])의 제1 출력 트랜지스터(ST7Y)는 제3 버퍼 사이즈를 가질 수 있다. 상기 제3 버퍼 사이즈는 상기 제2 버퍼 사이즈보다 작을 수 있다.
제n 스캔 기입 스테이지(SW[n])의 제1 출력 트랜지스터(ST7Z)는 상기 제n-2 스캔 기입 스테이지(SW[n-2])의 제1 출력 트랜지스터(ST7Y)와 상이한 버퍼 사이즈를 가질 수 있다. 제n 스캔 기입 스테이지(SW[n])의 제1 출력 트랜지스터(ST7Z)는 제4 버퍼 사이즈를 가질 수 있다. 상기 제4 버퍼 사이즈는 상기 제3 버퍼 사이즈보다 작을 수 있다.
제1 내지 제n-7 스캔 기입 스테이지의 제1 출력 트랜지스터의 버퍼 사이즈는 상기 제n-6 스캔 기입 스테이지의 제1 출력 트랜지스터(ST7)의 버퍼 사이즈와 같을 수 있다.
제n-5 스캔 기입 스테이지의 제1 출력 트랜지스터의 버퍼 사이즈는 상기 제n-4 스캔 기입 스테이지의 제1 출력 트랜지스터(ST7X)의 버퍼 사이즈와 같을 수 있다.
제n-3 스캔 기입 스테이지의 제1 출력 트랜지스터의 버퍼 사이즈는 상기 제n-2 스캔 기입 스테이지의 제1 출력 트랜지스터(ST7Y)의 버퍼 사이즈와 같을 수 있다.
제n-1 스캔 기입 스테이지의 제1 출력 트랜지스터의 버퍼 사이즈는 상기 제n 스캔 기입 스테이지의 제1 출력 트랜지스터(ST7Z)의 버퍼 사이즈와 같을 수 있다.
도 17을 참조하면, 4 CLK 구동 방식에서 끝단 6개의 스테이지의 풀다운부(240)의 트랜지스터(ST7) 및 풀업부(250)의 트랜지스터(ST6)의 사이즈를 조절한다.
본 실시예에서, 풀다운부(240)의 트랜지스터(ST7)의 사이즈를 조절하는 방식은 도 16에서 설명한 바와 동일하므로 생략한다.
제n-6 스캔 기입 스테이지(SW[n-6])의 제2 출력 트랜지스터(ST6)는 제5 버퍼 사이즈를 가질 수 있다. 상기 제2 출력 트랜지스터(ST6)는 풀다운부(240)의 트랜지스터일 수 있다.
제n-4 스캔 기입 스테이지(SW[n-4])의 제2 출력 트랜지스터(ST6X)는 상기 제n-6 스캔 기입 스테이지(SW[n-6])의 제2 출력 트랜지스터(ST6)와 상이한 버퍼 사이즈를 가질 수 있다. 제n-4 스캔 기입 스테이지(SW[n-4])의 제2 출력 트랜지스터(ST6X)는 제6 버퍼 사이즈를 가질 수 있다. 상기 제6 버퍼 사이즈는 상기 제5 버퍼 사이즈보다 작을 수 있다.
제n-2 스캔 기입 스테이지(SW[n-2])의 제2 출력 트랜지스터(ST6Y)는 상기 제n-4 스캔 기입 스테이지(SW[n-4])의 제2 출력 트랜지스터(ST6X)와 상이한 버퍼 사이즈를 가질 수 있다. 제n-2 스캔 기입 스테이지(SW[n-2])의 제2 출력 트랜지스터(ST6Y)는 제7 버퍼 사이즈를 가질 수 있다. 상기 제7 버퍼 사이즈는 상기 제6 버퍼 사이즈보다 작을 수 있다.
제n 스캔 기입 스테이지(SW[n])의 제2 출력 트랜지스터(ST6Z)는 상기 제n-2 스캔 기입 스테이지(SW[n-2])의 제2 출력 트랜지스터(ST6Y)와 상이한 버퍼 사이즈를 가질 수 있다. 제n 스캔 기입 스테이지(SW[n])의 제2 출력 트랜지스터(ST6Z)는 제8 버퍼 사이즈를 가질 수 있다. 상기 제8 버퍼 사이즈는 상기 제7 버퍼 사이즈보다 작을 수 있다.
본 실시예에서는 이전 실시예에서는 1 프레임 동안 하나의 스캔 기입 라인에 4개의 스캔 기입 펄스를 인가하는 3 CLK 구동 방식에 대해 설명하였고, 1 프레임 동안 하나의 스캔 기입 라인에 4개의 스캔 기입 펄스를 인가하는 4 CLK 구동 방식에 대해 설명하였으며, 이를 기초로, 1 프레임 동안 하나의 스캔 기입 라인에 5개 이상의 스캔 기입 펄스를 인가하는 구동에도 본 발명을 적용할 수 있다.
본 실시예에 따르면, 1 프레임 동안 하나의 스캔 기입 라인에 4개의 스캔 기입 펄스를 인가할 수 있다. 따라서 상기 픽셀(111)은 원하는 휘도를 더욱 정확히 표현할 수 있다.
또한, 4 CLK 구동 방식에서 디스플레이 패널(110) 끝단 6개의 스테이지의 출력 트랜지스터(ST7)의 버퍼 사이즈를 조절하여, 디스플레이 패널(110) 끝단에서 휘도가 어둡게 표시되는 표시 불량을 방지할 수 있다.
도 18은 도 1의 스캔 드라이버를 2 CLK 구동하는 경우 x 스테이지의 픽셀에 인가되는 구동 신호를 나타내는 타이밍도이다. 도 19는 도 1의 스캔 드라이버를 2 CLK 구동하는 경우 각 스테이지에 인가되는 스캔 기입 신호를 나타내는 타이밍도이다. 도 20은 도 1의 스캔 드라이버를 2 CLK 구동하는 경우 전체 스테이지에 인가되는 스캔 기입 신호를 나타내는 타이밍도이다. 도 21은 본 발명의 일 실시예에 따른 스캔 드라이버의 제n-2 및 제n 스캔 기입 스테이지를 나타내는 회로도이다. 도 22는 본 발명의 일 실시예에 따른 스캔 드라이버의 제n-2 및 제n 스캔 기입 스테이지를 나타내는 회로도이다.
본 실시예에 따른 스캔 드라이버 및 디스플레이 장치는 스캔 드라이버의 구동 방식 및 스캔 드라이버 끝단의 구성을 제외하면, 도 1 내지 도 12c를 참조하여 설명한 스캔 드라이버 및 디스플레이 장치와 실질적으로 동일하다. 따라서, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조번호를 이용하고, 중복되는 설명은 생략한다.
도 1 내지 도 5 및 도 18 내지 도 22를 참조하면, 디스플레이 장치(100)는 구동 회로(105), 디스플레이 패널(110) 및 파워 서플라이(180)를 포함할 수 있다. 예를 들어, 본 발명의 디스플레이 장치(100)는 유기 발광 다이오드 디스플레이 장치일 수 있다.
상기 구동 회로(105)는 타이밍 컨트롤러(130), 데이터 드라이버(150), 스캔 드라이버(200) 및 발광 드라이버(170)를 포함할 수 있다.
상기 스캔 드라이버(200)는 복수의 스테이지들(ST1 내지 STn)을 포함한다.
상기 스캔 드라이버(200)의 각 스테이지(ST1 내지 STn)는 상기 각 스테이지(ST1 내지 STn)에 연결된 픽셀들에 스캔 신호를 제공한다.
상기 스테이지(ST1 내지 STn) 각각은 상기 스캔 기입 신호를 출력하는 스캔 기입 스테이지(SW[1] 내지 SW[n]), 스캔 이니셜 신호를 출력하는 스캔 이니셜 스테이지(SI[1] 내지 SI[n]) 및 스캔 바이패스 신호를 출력하는 스캔 바이패스 스테이지(SB[1] 내지 SB[n])를 포함할 수 있다.
본 실시예에서는 1 프레임 동안 2개의 스캔 기입 펄스를 하나의 스캔 라인에 출력하는 2 CLK 구동 방식을 나타낸다. 도 2의 픽셀에는 스캔 기입 신호, 스캔 이니셜 신호 및 스캔 바이패스 신호가 인가될 수 있다.
따라서, 2 CLK 구동 방식에서 제x 스테이지의 제1 스캔 라인에 출력되는 스캔 기입 신호(GW[x])는 1 프레임 동안 2개의 스캔 기입 펄스를 갖는다. 마찬가지로 2 CLK 구동 방식에서 제x 스테이지의 제2 스캔 라인에 출력되는 스캔 이니셜 신호(GI[x])는 1 프레임 동안 2개의 스캔 이니셜 펄스를 갖는다. 마찬가지로 2 CLK 구동 방식에서 제x 스테이지의 제3 스캔 라인에 출력되는 스캔 바이패스 신호(GB[x])는 1 프레임 동안 2개의 스캔 바이패스 펄스를 갖는다.
상기한 바와 같이, 본 실시예에서는 1 프레임 동안 하나의 스캔 기입 라인에 2개의 스캔 기입 펄스가 인가되므로, 일반 구동의 경우에 비해 원하는 휘도를 더욱 정확히 표현할 수 있다.
도 19를 참조하면, 2 CLK 구동에서 스캔 기입 스테이지는 1 프레임 동안 2개의 스캔 기입 펄스를 출력한다. 2 CLK 구동을 구현하기 위해, 제1 스캔 기입 스테이지에 인가되는 개시 신호(FLM)는 일반 구동에 비해 상대적으로 긴 로우 구간을 갖는다. 예를 들어, 2 CLK 구동을 구현하기 위해, 제1 스캔 기입 스테이지에 인가되는 개시 신호(FLM)는 3 수평 주기(3H)를 가질 수 있다.
일반 구동에서는 하나의 클럭 펄스는 하나의 스캔 기입 펄스에 대응한다. 반면, 2 CLK 구동에서는 하나의 클럭 펄스가 최대 2개의 스캔 기입 펄스에 대응한다. 도 19의 6번째 수평 주기를 보면, 제2 클럭 신호(CLK2)의 로우 구간에 대응하여 제1, 제3 스캔 기입 신호가 스캔 기입 펄스를 생성한다.
도 20을 참조하면, 예를 들어, 스캔 드라이버의 스테이지는 n개이다. 제n 스테이지는 마지막 스테이지임을 나타낸다. 이에 대응하여 디스플레이 패널(110)은 n개의 픽셀 행을 가질 수 있다.
2 CLK 구동에서 각 스캔 라인에 인가되는 스캔 기입 신호는 2개의 스캔 기입 펄스를 가지며, 이 중 2번째 스캔 기입 펄스가 인가될 때가 데이터 기입 시점이라고 할 수 있다.
제1 박스(BX[1])를 보면, 제1 스캔 기입 신호(GW[1])의 제2 펄스가 인가되는 시점에서는 하나의 클럭 펄스를 기초로 2개의 스캔 기입 펄스(GW[1], GW[3])가 생성된다.
마찬가지로 제n-2 박스(BX[n-2])를 보면, 제n-2 스캔 기입 신호(GW[n-2])의 제2 펄스가 인가되는 시점에서는 하나의 클럭 펄스를 기초로 2개의 스캔 기입 펄스(GW[n-2], GW[n])가 생성된다.
반면, 제n 박스(BX[n])를 보면, 제n 스캔 기입 신호(GW[n])의 제2 펄스가 인가되는 시점에서는 하나의 클럭 펄스를 기초로 하나의 스캔 기입 펄스(GW[n])가 생성된다.
본 실시예에서, 제1 내지 제n-2 스캔 기입 신호는 각 신호의 제2 펄스가 인가되는 시점에서 2개의 스캔 기입 펄스가 동시에 생성되고, 제n-1 및 제n 스캔 기입 신호는 각 신호의 제2 펄스가 인가되는 시점에서 하나의 스캔 기입 펄스만 생성된다.
도 21을 참조하면, 2 CLK 구동 방식에서 끝단 2개의 스테이지의 풀다운부(240)의 트랜지스터(ST7) 사이즈를 조절한다.
제n-2 스캔 기입 스테이지(SW[n-2])의 제1 출력 트랜지스터(ST7)는 제1 버퍼 사이즈를 가질 수 있다. 상기 제1 출력 트랜지스터(ST7)는 풀다운부(240)의 트랜지스터일 수 있다.
제n 스캔 기입 스테이지(SW[n])의 제1 출력 트랜지스터(ST7X)는 상기 제n-2 스캔 기입 스테이지(SW[n-2])의 제1 출력 트랜지스터(ST7)와 상이한 버퍼 사이즈를 가질 수 있다. 제n 스캔 기입 스테이지(SW[n])의 제1 출력 트랜지스터(ST7X)는 제2 버퍼 사이즈를 가질 수 있다. 상기 제2 버퍼 사이즈는 상기 제1 버퍼 사이즈보다 작을 수 있다.
제1 내지 제n-3 스캔 기입 스테이지의 제1 출력 트랜지스터의 버퍼 사이즈는 상기 제n-2 스캔 기입 스테이지의 제1 출력 트랜지스터(ST7)의 버퍼 사이즈와 같을 수 있다.
제n-1 스캔 기입 스테이지의 제1 출력 트랜지스터의 버퍼 사이즈는 상기 제n 스캔 기입 스테이지의 제1 출력 트랜지스터(ST7X)의 버퍼 사이즈와 같을 수 있다.
도 22를 참조하면, 2 CLK 구동 방식에서 끝단 2개의 스테이지의 풀다운부(240)의 트랜지스터(ST7) 및 풀업부(250)의 트랜지스터(ST6)의 사이즈를 조절한다.
본 실시예에서, 풀다운부(240)의 트랜지스터(ST7)의 사이즈를 조절하는 방식은 도 21에서 설명한 바와 동일하므로 생략한다.
제n-2 스캔 기입 스테이지(SW[n-2])의 제2 출력 트랜지스터(ST6)는 제3 버퍼 사이즈를 가질 수 있다. 상기 제2 출력 트랜지스터(ST6)는 풀다운부(240)의 트랜지스터일 수 있다.
제n 스캔 기입 스테이지(SW[n])의 제2 출력 트랜지스터(ST6X)는 상기 제n-2 스캔 기입 스테이지(SW[n-2])의 제2 출력 트랜지스터(ST6)와 상이한 버퍼 사이즈를 가질 수 있다. 제n 스캔 기입 스테이지(SW[n])의 제2 출력 트랜지스터(ST6X)는 제4 버퍼 사이즈를 가질 수 있다. 상기 제4 버퍼 사이즈는 상기 제3 버퍼 사이즈보다 작을 수 있다.
본 실시예에 따르면, 1 프레임 동안 하나의 스캔 기입 라인에 2개의 스캔 기입 펄스를 인가할 수 있다. 따라서 상기 픽셀(111)은 원하는 휘도를 더욱 정확히 표현할 수 있다.
또한, 2 CLK 구동 방식에서 디스플레이 패널(110) 끝단 2개의 스테이지의 출력 트랜지스터(ST7)의 버퍼 사이즈를 조절하여, 디스플레이 패널(110) 끝단에서 휘도가 어둡게 표시되는 표시 불량을 방지할 수 있다.
도 23은 본 발명의 일 실시예에 따른 디스플레이 장치를 나타내는 블록도이다. 도 24는 도 23의 픽셀을 나타내는 회로도이다. 도 25는 도 23의 스캔 드라이버를 나타내는 블록도이다. 도 26은 도 23의 스캔 드라이버를 3 CLK 구동하는 경우 x 스테이지의 픽셀에 인가되는 구동 신호를 나타내는 타이밍도이다.
본 실시예에 따른 스캔 드라이버 및 디스플레이 장치는 픽셀 구성 및 스캔 드라이버의 구성을 제외하면, 도 1 내지 도 12c를 참조하여 설명한 스캔 드라이버 및 디스플레이 장치와 실질적으로 동일하다. 따라서, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조번호를 이용하고, 중복되는 설명은 생략한다.
도 23 내지 도 26을 참조하면, 디스플레이 장치(100A)는 구동 회로(105), 디스플레이 패널(110A) 및 파워 서플라이(180)를 포함할 수 있다. 예를 들어, 본 발명의 디스플레이 장치(100A)는 유기 발광 다이오드 디스플레이 장치일 수 있다.
상기 구동 회로(105)는 타이밍 컨트롤러(130), 데이터 드라이버(150), 스캔 드라이버(200) 및 발광 드라이버(170)를 포함할 수 있다.
상기 디스플레이 패널(110A)은 복수의 스캔 라인들(SL1 내지 SLn, n은 3보다 큰 정수)을 통하여 상기 스캔 드라이버(200)와 연결되고, 복수의 데이터 라인들(DL1 내지 DLm, m은 3 보다 큰 정수)을 통하여 상기 데이터 드라이버(150)와 연결되고, 복수의 발광 제어 라인들(EL1 내지 ELn)을 통하여 상기 발광 드라이버(170)와 연결될 수 있다. 상기 디스플레이 패널(110A)은 상기 복수의 스캔 라인들(SL1 내지 SLn), 상기 복수의 데이터 라인들(DL1 내지 DLm) 및 상기 복수의 발광 제어 라인들(EL1 내지 ELn)의 교차부마다 위치되는 복수의 픽셀들(111A)들을 포함할 수 있다.
도 24에서는 제1 데이터 라인(DL1), 제1 스캔 라인(SL1) 및 발광 제어 라인(EL1)에 연결되는 픽셀(111A)의 구조를 설명한다.
상기 픽셀(111A)은 유기 발광 다이오드(OLED), 구동 트랜지스터(PTA1), 캐패시터(CSTA), 스위칭 트랜지스터(PTA2) 및 발광 제어 트랜지스터(PTA3)를 포함할 수 있다.
상기 구동 트랜지스터(PTA1)의 소스 전극에는 고전원 구동 전압(ELVDD)이 인가되고, 드레인 전극은 상기 발광 제어 트랜지스터(PTA3)의 소스 전극에 연결될 수 있다. 상기 구동 트랜지스터(PTA1)의 게이트 전극은 상기 스위칭 트랜지스터(PTA2)의 드레인 전극에 연결될 수 있다.
상기 스위칭 트랜지스터(PTA2)의 게이트 전극은 스캔 라인(SL1)에 연결되고, 소스 전극은 데이터 라인(DL1)에 연결되며, 드레인 전극은 상기 구동 트랜지스터(PTA1)의 상기 게이트 전극에 연결될 수 있다. 상기 스위칭 트랜지스터(PTA2)는 스캔 라인(SL1)을 통해 수신한 스캔 신호에 응답하여 턴 온될 수 있다. 턴 온된 상기 스위칭 트랜지스터(PTA2)는 데이터 라인(DL1)을 통해 수신한 데이터 신호를 상기 구동 트랜지스터(PTA1)의 게이트 전극에 제공할 수 있다.
상기 캐패시터(CSTA)의 제1 단은 상기 구동 트랜지스터(PTA1)의 상기 소스 전극에 연결되고, 제2 단은 상기 구동 트랜지스터(PTA1)의 상기 게이트 전극에 연결될 수 있다. 상기 캐패시터(CSTA)는 상기 구동 트랜지스터(PTA1)의 상기 게이트 전극에 인가되는 상기 데이터 신호를 충전하고 상기 스위칭 트랜지스터(PTA2)가 턴 오프된 뒤에도 이를 유지할 수 있다.
상기 발광 제어 트랜지스터(PTA3)의 게이트 전극은 발광 제어 라인(EL1)에 연결되고, 소스 전극은 상기 구동 트랜지스터(PTA1)의 상기 드레인 전극에 연결되며, 드레인 전극은 유기 발광 다이오드(OLED)의 애노드 전극에 연결될 수 있다. 상기 발광 제어 트랜지스터(PTA3)는 상기 발광 제어 라인(EL1)을 통해 수신된 발광 제어 신호(EC1)에 응답하여 턴-온될 수 있다. 턴-온된 발광 제어 트랜지스터(PTA3)는 구동 트랜지스터(PTA1)에 흐르는 구동 전류를 상기 유기 발광 다이오드(OLED)에 제공할 수 있다.
상기 유기 발광 다이오드(OLED)의 캐소드 전극에는 저전원 구동 전압(ELVSS)이 인가된다. 유기 발광 다이오드(OLED)는 발광 제어 트랜지스터(PTA3)를 통해 구동 트랜지스터(PTA1)가 공급하는 구동 전류의 크기에 기초하여 발광할 수 있다.
도 25를 참조하면, 상기 스캔 드라이버(200)는 복수의 스테이지들(ST1 내지 STn)을 포함한다.
상기 스캔 드라이버(200)의 각 스테이지(ST1 내지 STn)는 상기 각 스테이지(ST1 내지 STn)에 연결된 픽셀들에 스캔 신호를 제공한다. 예를 들어, 상기 스캔 드라이버(200)의 각 스테이지(ST1 내지 STn)는 상기 각 스테이지(ST1 내지 STn)에 연결된 픽셀들에 스캔 기입 신호(GW)를 제공할 수 있다.
상기 스테이지(ST1 내지 STn) 각각은 상기 스캔 기입 신호를 출력하는 스캔 기입 스테이지(SW[1] 내지 SW[n])를 포함할 수 있다.
도 26을 참조하면, 1 프레임 동안 3개의 스캔 기입 펄스를 하나의 스캔 라인에 출력하는 3 CLK 구동 방식을 나타낸다. 3 CLK 구동 방식에서 제x 스테이지의 제1 스캔 라인에 출력되는 스캔 기입 신호(GW[x])는 1 프레임 동안 3개의 스캔 기입 펄스를 갖는다.
상기한 바와 같이, 본 실시예에서는 1 프레임 동안 하나의 스캔 기입 라인에 3개의 스캔 기입 펄스가 인가되므로, 일반 구동의 경우에 비해 원하는 휘도를 더욱 정확히 표현할 수 있다.
본 실시예에서도 도 10을 참조하여 설명한 바와 같이, 3 CLK 구동 방식에서 끝단 4개의 스테이지의 풀다운부(240)의 트랜지스터(ST7) 사이즈를 조절할 수 있다.
제n-4 스캔 기입 스테이지(SW[n-4])의 제1 출력 트랜지스터(ST7)는 제1 버퍼 사이즈를 가질 수 있다. 상기 제1 출력 트랜지스터(ST7)는 풀다운부(240)의 트랜지스터일 수 있다.
제n-2 스캔 기입 스테이지(SW[n-2])의 제1 출력 트랜지스터(ST7X)는 상기 제n-4 스캔 기입 스테이지(SW[n-4])의 제1 출력 트랜지스터(ST7)와 상이한 버퍼 사이즈를 가질 수 있다. 제n-2 스캔 기입 스테이지(SW[n-2])의 제1 출력 트랜지스터(ST7X)는 제2 버퍼 사이즈를 가질 수 있다. 상기 제2 버퍼 사이즈는 상기 제1 버퍼 사이즈보다 작을 수 있다.
제n 스캔 기입 스테이지(SW[n])의 제1 출력 트랜지스터(ST7Y)는 상기 제n-2 스캔 기입 스테이지(SW[n-2])의 제1 출력 트랜지스터(ST7X)와 상이한 버퍼 사이즈를 가질 수 있다. 제n 스캔 기입 스테이지(SW[n])의 제1 출력 트랜지스터(ST7Y)는 제3 버퍼 사이즈를 가질 수 있다. 상기 제3 버퍼 사이즈는 상기 제2 버퍼 사이즈보다 작을 수 있다.
본 실시예에서도 도 11을 참조하여 설명한 바와 같이, 3 CLK 구동 방식에서 끝단 4개의 스테이지의 풀다운부(240)의 트랜지스터(ST7) 및 풀업부(250)의 트랜지스터(ST6)의 사이즈를 조절할 수 있다.
제n-4 스캔 기입 스테이지(SW[n-4])의 제2 출력 트랜지스터(ST6)는 제4 버퍼 사이즈를 가질 수 있다. 상기 제2 출력 트랜지스터(ST6)는 풀업부(250)의 트랜지스터일 수 있다.
제n-2 스캔 기입 스테이지(SW[n-2])의 제2 출력 트랜지스터(ST6X)는 상기 제n-4 스캔 기입 스테이지(SW[n-4])의 제2 출력 트랜지스터(ST6)와 상이한 버퍼 사이즈를 가질 수 있다. 제n-2 스캔 기입 스테이지(SW[n-2])의 제2 출력 트랜지스터(ST6X)는 제5 버퍼 사이즈를 가질 수 있다. 상기 제5 버퍼 사이즈는 상기 제4 버퍼 사이즈보다 작을 수 있다.
제n 스캔 기입 스테이지(SW[n])의 제2 출력 트랜지스터(ST6Y)는 상기 제n-2 스캔 기입 스테이지(SW[n-2])의 제2 출력 트랜지스터(ST6X)와 상이한 버퍼 사이즈를 가질 수 있다. 제n 스캔 기입 스테이지(SW[n])의 제2 출력 트랜지스터(ST6Y)는 제6 버퍼 사이즈를 가질 수 있다. 상기 제6 버퍼 사이즈는 상기 제5 버퍼 사이즈보다 작을 수 있다.
본 실시예에서는 도 23의 표시 장치에 3 CLK 구동을 적용하는 경우를 예시하였으나, 이에 한정되지 않는다. 본 실시예에서도 도 16을 참조하여 설명한 바와 같이, 4 CLK 구동 방식에서 끝단 6개의 스테이지의 풀다운부(240)의 트랜지스터(ST7)의 사이즈를 조절할 수 있다. 본 실시예에서도 도 17을 참조하여 설명한 바와 같이, 4 CLK 구동 방식에서 끝단 6개의 스테이지의 풀다운부(240)의 트랜지스터(ST7) 및 풀업부(250)의 트랜지스터(ST6)의 사이즈를 조절할 수 있다. 본 실시예에서도 도 21을 참조하여 설명한 바와 같이, 2 CLK 구동 방식에서 끝단 2개의 스테이지의 풀다운부(240)의 트랜지스터(ST7)의 사이즈를 조절할 수 있다. 본 실시예에서도 도 22를 참조하여 설명한 바와 같이, 2 CLK 구동 방식에서 끝단 2개의 스테이지의 풀다운부(240)의 트랜지스터(ST7) 및 풀업부(250)의 트랜지스터(ST6)의 사이즈를 조절할 수 있다.
본 실시예에 따르면, 1 프레임 동안 하나의 스캔 기입 라인에 3개의 스캔 기입 펄스를 인가할 수 있다. 따라서 상기 픽셀(111A)은 원하는 휘도를 더욱 정확히 표현할 수 있다.
또한, 3 CLK 구동 방식에서 디스플레이 패널(110A) 끝단 4개의 스테이지의 출력 트랜지스터(ST7)의 버퍼 사이즈를 조절하여, 디스플레이 패널(110A) 끝단에서 휘도가 어둡게 표시되는 표시 불량을 방지할 수 있다.
본 발명은 임의의 디스플레이 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 TV, 디지털 TV, 3D TV, PC, 가정용 전자기기, 노트북 컴퓨터, 태블릿 컴퓨터, 휴대폰, 스마트 폰, PDA, PM), 디지털 카메라, 음악 재생기, 휴대용 게임 콘솔, 내비게이션 등에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 100A: 디스플레이 장치 105: 구동 회로
110, 110A: 디스플레이 패널 111, 111A: 픽셀
130: 타이밍 컨트롤러 150: 데이터 드라이버
170: 발광 드라이버 180: 파워 서플라이
200: 스캔 드라이버 210: 펄스 검출부
220: 풀다운 제어부 230: 풀업 제어부
240: 풀다운부 250: 풀업부
260: 안정화부

Claims (20)

  1. 스캔 라인들을 통하여 픽셀들에 연결되며, 순차적으로 배치되는 복수의 스테이지들을 포함하고,
    상기 복수의 스테이지들 각각은 상기 스캔 라인에 스캔 기입 신호를 출력하는 신호 출력부를 포함하며,
    제x 스테이지(x는 자연수)의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈는 제y 스테이지(y는 자연수)의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈와 상이하고,
    상기 스테이지는 1 프레임 내에 적어도 2 이상의 스캔 기입 펄스를 상기 스캔 라인에 출력하며,
    상기 스테이지는 1 프레임 내에 적어도 2 이상의 스캔 기입 펄스를 상기 스캔 라인에 출력하고 스캔 드라이버의 마지막 스테이지가 제n 스테이지(n은 3보다 큰 자연수)라고 할 때,
    상기 제n 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈는 제n-2 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈보다 작은 것을 특징으로 하는 스캔 드라이버.
  2. 삭제
  3. 스캔 라인들을 통하여 픽셀들에 연결되며, 순차적으로 배치되는 복수의 스테이지들을 포함하고,
    상기 복수의 스테이지들 각각은 상기 스캔 라인에 스캔 기입 신호를 출력하는 신호 출력부를 포함하며,
    제x 스테이지(x는 자연수)의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈는 제y 스테이지(y는 자연수)의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈와 상이하고,
    상기 스테이지는 1 프레임 내에 적어도 2 이상의 스캔 기입 펄스를 상기 스캔 라인에 출력하며,
    상기 스테이지는 1 프레임 내에 3개의 스캔 기입 펄스를 상기 스캔 라인에 출력하고 스캔 드라이버의 마지막 스테이지가 제n 스테이지(n은 4보다 큰 자연수)라고 할 때,
    상기 제n 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈는 제n-2 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈보다 작고,
    상기 제n-2 스테이지의 상기 신호 출력부의 상기 제1 출력 트랜지스터의 상기 버퍼 사이즈는 제n-4 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈보다 작은 것을 특징으로 하는 스캔 드라이버.
  4. 제3항에 있어서, 상기 스테이지는 1 프레임 내에 3개의 스캔 기입 펄스를 상기 스캔 라인에 출력하고 상기 스캔 드라이버의 마지막 스테이지가 제n 스테이지라고 할 때,
    상기 제n 스테이지의 상기 신호 출력부의 상기 제1 출력 트랜지스터의 상기 버퍼 사이즈는 제n-1 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈와 동일하고,
    상기 제n-2 스테이지의 상기 신호 출력부의 상기 제1 출력 트랜지스터의 상기 버퍼 사이즈는 제n-3 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈와 동일한 것을 특징으로 하는 스캔 드라이버.
  5. 스캔 라인들을 통하여 픽셀들에 연결되며, 순차적으로 배치되는 복수의 스테이지들을 포함하고,
    상기 복수의 스테이지들 각각은 상기 스캔 라인에 스캔 기입 신호를 출력하는 신호 출력부를 포함하며,
    제x 스테이지(x는 자연수)의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈는 제y 스테이지(y는 자연수)의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈와 상이하고,
    상기 스테이지는 1 프레임 내에 적어도 2 이상의 스캔 기입 펄스를 상기 스캔 라인에 출력하며,
    상기 스테이지는 1 프레임 내에 4개의 스캔 기입 펄스를 상기 스캔 라인에 출력하고 스캔 드라이버의 마지막 스테이지가 제n 스테이지(n은 6보다 큰 자연수)라고 할 때,
    상기 제n 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈는 제n-2 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈보다 작고,
    상기 제n-2 스테이지의 상기 신호 출력부의 상기 제1 출력 트랜지스터의 상기 버퍼 사이즈는 제n-4 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈보다 작으며,
    상기 제n-4 스테이지의 상기 신호 출력부의 상기 제1 출력 트랜지스터의 상기 버퍼 사이즈는 제n-6 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈보다 작은 것을 특징으로 하는 스캔 드라이버.
  6. 제5항에 있어서, 상기 스테이지는 1 프레임 내에 4개의 스캔 기입 펄스를 상기 스캔 라인에 출력하고 상기 스캔 드라이버의 마지막 스테이지가 제n 스테이지라고 할 때,
    상기 제n 스테이지의 상기 신호 출력부의 상기 제1 출력 트랜지스터의 상기 버퍼 사이즈는 제n-1 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈와 동일하고,
    상기 제n-2 스테이지의 상기 신호 출력부의 상기 제1 출력 트랜지스터의 상기 버퍼 사이즈는 제n-3 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈와 동일하며,
    상기 제n-4 스테이지의 상기 신호 출력부의 상기 제1 출력 트랜지스터의 상기 버퍼 사이즈는 제n-5 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈와 동일한 것을 특징으로 하는 스캔 드라이버.
  7. 삭제
  8. 제1항에 있어서, 상기 스테이지는 1 프레임 내에 2개의 스캔 기입 펄스를 상기 스캔 라인에 출력하고 상기 스캔 드라이버의 마지막 스테이지가 제n 스테이지라고 할 때,
    상기 제n 스테이지의 상기 신호 출력부의 상기 제1 출력 트랜지스터의 상기 버퍼 사이즈는 제n-1 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈와 동일한 것을 특징으로 하는 스캔 드라이버.
  9. 스캔 라인들을 통하여 픽셀들에 연결되며, 순차적으로 배치되는 복수의 스테이지들을 포함하고,
    상기 복수의 스테이지들 각각은 상기 스캔 라인에 스캔 기입 신호를 출력하는 신호 출력부를 포함하며,
    제x 스테이지(x는 자연수)의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈는 제y 스테이지(y는 자연수)의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈와 상이하고,
    상기 스테이지는
    제1 클럭 신호에 응답하여 입력 신호의 펄스를 감지하여 풀다운 제어 노드를 활성화시키는 펄스 검출부;
    제2 클럭 신호에 응답하여 상기 풀다운 제어 노드를 초기화하는 풀다운 제어부;
    상기 제1 클럭 신호 및 상기 풀다운 제어 노드의 신호에 응답하여 풀업 제어 노드를 조절하는 풀업 제어부; 및
    상기 신호 출력부를 포함하고,
    상기 신호 출력부는 상기 풀다운 제어 노드의 신호 및 상기 풀업 제어 노드의 신호에 응답하여 상기 스캔 기입 신호를 출력하는 것을 특징으로 하는 스캔 드라이버.
  10. 제9항에 있어서, 상기 신호 출력부는
    상기 풀다운 제어 노드의 신호에 응답하여 상기 스캔 기입 신호의 스캔 기입 펄스를 생성하는 풀다운부; 및
    상기 풀업 제어 노드의 신호에 응답하여 상기 스캔 기입 신호를 하이 상태로 유지하는 풀업부를 포함하는 것을 특징으로 하는 스캔 드라이버.
  11. 제10항에 있어서, 상기 제x 스테이지의 상기 풀다운부의 트랜지스터의 버퍼 사이즈는 상기 제y 스테이지의 상기 풀다운부의 트랜지스터의 버퍼 사이즈와 상이한 것을 특징으로 하는 스캔 드라이버.
  12. 제10항에 있어서, 상기 제x 스테이지의 상기 풀다운부의 트랜지스터의 버퍼 사이즈는 상기 제y 스테이지의 상기 풀다운부의 트랜지스터의 버퍼 사이즈와 상이하고,
    상기 제x 스테이지의 상기 풀업부의 트랜지스터의 버퍼 사이즈는 상기 제y 스테이지의 상기 풀업부의 트랜지스터의 버퍼 사이즈와 상이한 것을 특징으로 하는 스캔 드라이버.
  13. 제10항에 있어서, 상기 펄스 검출부는 제1 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 제1 클럭 신호가 인가되는 게이트 전극, 상기 입력 신호가 인가되는 소스 전극 및 제1 노드에 연결되는 드레인 전극을 포함하며,
    상기 풀다운 제어부는 제2 트랜지스터 및 제3 트랜지스터를 포함하고, 상기 제2 트랜지스터는 상기 풀업 제어 노드에 연결되는 게이트 전극, 제1 전원 전압이 인가되는 소스 전극 및 상기 제3 트랜지스터의 소스 전극에 연결되는 드레인 전극을 포함하며, 상기 제3 트랜지스터는 상기 제2 클럭 신호가 인가되는 게이트 전극, 상기 제2 트랜지스터의 상기 드레인 전극과 연결되는 소스 전극 및 상기 제1 노드에 연결되는 드레인 전극을 포함하고,
    상기 풀업 제어부는 제4 트랜지스터 및 제5 트랜지스터를 포함하고, 상기 제4 트랜지스터는 상기 제1 노드에 연결되는 게이트 전극, 상기 제2 트랜지스터의 상기 게이트 전극에 연결되는 소스 전극 및 제2 노드에 연결되는 드레인 전극을 포함하며, 상기 제5 트랜지스터는 상기 제2 노드에 연결되는 게이트 전극, 상기 제2 트랜지스터의 상기 게이트 전극에 연결되는 소스 전극 및 제2 전원 전압이 인가되는 드레인 전극을 포함하고,
    상기 풀다운부는 상기 제1 출력 트랜지스터를 포함하며, 상기 제1 출력 트랜지스터는 상기 풀다운 제어 노드에 연결되는 게이트 전극, 출력 노드에 연결되는 소스 전극 및 상기 제2 클럭 신호가 인가되는 드레인 전극을 포함하고,
    상기 풀업부는 제2 출력 트랜지스터를 포함하며, 상기 제2 출력 트랜지스터는 상기 제2 트랜지스터의 상기 게이트 전극에 연결되는 게이트 전극, 상기 제1 전원 전압이 인가되는 소스 전극 및 상기 출력 노드에 연결되는 드레인 전극을 포함하는 것을 특징으로 하는 스캔 드라이버.
  14. 스캔 라인들을 통하여 픽셀들에 연결되며, 순차적으로 배치되는 복수의 스테이지들을 포함하고,
    상기 복수의 스테이지들 각각은 상기 스캔 라인에 스캔 기입 신호를 출력하는 신호 출력부를 포함하며,
    제x 스테이지(x는 자연수)의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈는 제y 스테이지(y는 자연수)의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈와 상이하고,
    상기 스테이지 각각은 상기 스캔 기입 신호를 출력하는 스캔 기입 스테이지, 스캔 이니셜 신호를 출력하는 스캔 이니셜 스테이지 및 스캔 바이패스 신호를 출력하는 스캔 바이패스 스테이지를 포함하는 것을 특징으로 하는 스캔 드라이버.
  15. 스캔 라인들을 통하여 픽셀들에 연결되며, 순차적으로 배치되는 복수의 스테이지들을 포함하고,
    상기 복수의 스테이지들 각각은 상기 스캔 라인에 스캔 기입 신호를 출력하는 신호 출력부를 포함하며,
    제x 스테이지(x는 자연수)의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈는 제y 스테이지(y는 자연수)의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈와 상이하고,
    상기 제1 출력 트랜지스터의 버퍼 사이즈는 상기 제1 출력 트랜지스터의 W/L비(width length ratio)인 것을 특징으로 하는 스캔 드라이버.
  16. 복수의 스캔 라인들, 복수의 데이터 라인들 및 상기 스캔 라인들 및 상기 데이터 라인들에 연결되는 복수의 픽셀들을 포함하는 디스플레이 패널;
    상기 스캔 라인들을 통하여 상기 픽셀들에 연결되며, 순차적으로 배치되는 복수의 스테이지들을 포함하고, 상기 복수의 스테이지들 각각은 상기 스캔 라인에 스캔 기입 신호를 출력하는 신호 출력부를 포함하며, 제x 스테이지(x는 자연수)의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈는 제y 스테이지(y는 자연수)의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈와 상이한 것을 특징으로 하는 스캔 드라이버; 및
    상기 데이터 라인들에 데이터 전압을 제공하는 데이터 드라이버를 포함하고,
    상기 스테이지는 1 프레임 내에 적어도 2 이상의 스캔 기입 펄스를 상기 스캔 라인에 출력하며,
    상기 스테이지는 1 프레임 내에 적어도 2 이상의 스캔 기입 펄스를 상기 스캔 라인에 출력하고 상기 스캔 드라이버의 마지막 스테이지가 제n 스테이지(n은 3보다 큰 자연수)라고 할 때,
    상기 제n 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈는 제n-2 스테이지의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈보다 작은 것을 특징으로 하는 디스플레이 장치.
  17. 삭제
  18. 복수의 스캔 라인들, 복수의 데이터 라인들 및 상기 스캔 라인들 및 상기 데이터 라인들에 연결되는 복수의 픽셀들을 포함하는 디스플레이 패널;
    상기 스캔 라인들을 통하여 상기 픽셀들에 연결되며, 순차적으로 배치되는 복수의 스테이지들을 포함하고, 상기 복수의 스테이지들 각각은 상기 스캔 라인에 스캔 기입 신호를 출력하는 신호 출력부를 포함하며, 제x 스테이지(x는 자연수)의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈는 제y 스테이지(y는 자연수)의 상기 신호 출력부의 제1 출력 트랜지스터의 버퍼 사이즈와 상이한 것을 특징으로 하는 스캔 드라이버; 및
    상기 데이터 라인들에 데이터 전압을 제공하는 데이터 드라이버를 포함하고,
    상기 스테이지는
    제1 클럭 신호에 응답하여 입력 신호의 펄스를 감지하여 풀다운 제어 노드를 활성화시키는 펄스 검출부;
    제2 클럭 신호에 응답하여 상기 풀다운 제어 노드를 초기화하는 풀다운 제어부;
    상기 제1 클럭 신호 및 상기 풀다운 제어 노드의 신호에 응답하여 풀업 제어 노드를 조절하는 풀업 제어부; 및
    상기 신호 출력부를 포함하고,
    상기 신호 출력부는 상기 풀다운 제어 노드의 신호 및 상기 풀업 제어 노드의 신호에 응답하여 상기 스캔 기입 신호를 출력하는 것을 특징으로 하는 디스플레이 장치.
  19. 제18항에 있어서, 상기 신호 출력부는
    상기 풀다운 제어 노드의 신호에 응답하여 상기 스캔 기입 신호의 스캔 기입 펄스를 생성하는 풀다운부; 및
    상기 풀업 제어 노드의 신호에 응답하여 상기 스캔 기입 신호를 하이 상태로 유지하는 풀업부를 포함하는 것을 특징으로 하는 디스플레이 장치.
  20. 제19항에 있어서, 상기 제x 스테이지의 상기 풀다운부의 트랜지스터의 버퍼 사이즈는 상기 제y 스테이지의 상기 풀다운부의 트랜지스터의 버퍼 사이즈와 상이한 것을 특징으로 하는 디스플레이 장치.
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