TWI437535B - 像素電路之驅動方法 - Google Patents

像素電路之驅動方法 Download PDF

Info

Publication number
TWI437535B
TWI437535B TW100146938A TW100146938A TWI437535B TW I437535 B TWI437535 B TW I437535B TW 100146938 A TW100146938 A TW 100146938A TW 100146938 A TW100146938 A TW 100146938A TW I437535 B TWI437535 B TW I437535B
Authority
TW
Taiwan
Prior art keywords
enable
pulse
pixel circuit
enable pulse
gate line
Prior art date
Application number
TW100146938A
Other languages
English (en)
Other versions
TW201327516A (zh
Inventor
Szu Chieh Chen
Yu Hsin Ting
Chung Lung Li
Chen Ming Chen
I Fang Chen
Yun Chung Lin
Da Yei Fan
Yi Xuan Hung
chun yu Huang
Original Assignee
Au Optronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Au Optronics Corp filed Critical Au Optronics Corp
Priority to TW100146938A priority Critical patent/TWI437535B/zh
Priority to CN2012100731351A priority patent/CN102592537A/zh
Priority to US13/609,310 priority patent/US20130155035A1/en
Publication of TW201327516A publication Critical patent/TW201327516A/zh
Application granted granted Critical
Publication of TWI437535B publication Critical patent/TWI437535B/zh

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0251—Precharge or discharge of pixel before applying new pixel voltage
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0254—Control of polarity reversal in general, other than for liquid crystal displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/067—Special waveforms for scanning, where no circuit details of the gate driver are given
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0209—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2003—Display of colours

Description

像素電路之驅動方法
本發明是有關於一種像素電路之驅動方法，且特別是有關於一種驅動次數不完全相同的像素電路之驅動方法。
目前常用在平面顯示器中的像素電路，都是利用電容儲存不同的資料電壓而引致不同的光學亮度表現。然而，隨著解析度的上升，各像素之間因為資料電壓變化而透過電容耦合效應所彼此造成的影響也越來越大。
如圖1所示，其為一種常用的平面顯示器的像素電路排列方式示意圖。其中，像素電路R1 與G1 同時電性耦接至資料線D1 ，且閘極線S1 控制像素電路R1 從資料線D1 接收顯示資料，而閘極線S2 則控制像素電路G1 從資料線D1 接收顯示資料。類似的，像素電路B1 與R2 、像素電路G2 與B2 、像素電路G3 與B3 、像素電路R3 與G4 ，以及像素電路B4 與R4 等，分別兩兩電性耦接至同一條資料線(D1 、D2 或D3 )，且電性耦接至同一條資料線的兩個像素電路受不同的閘極線所控制而從資料線接收顯示資料。
閘極線的掃瞄順序一般都是由上至下，也就是先掃瞄閘極線S1 ，之後分別是依序掃瞄閘極線S2 、S3 乃至於閘極線S4 。因此，一開始會由像素電路R1 、B1 與G2 接收顯示資料，接下來則會由像素電路G1 、R2 與B2 接收顯示資料，再之後則是像素電路G3 、R3 與B4 接收顯示資料，最後再由像素電路B3 、G4 與R4 接收顯示資料。以同樣接收綠色顯示資料的像素電路G1 、G2 、G3 與G4 來看，若以同樣的顯示資料提供給像素電路G1 、G2 、G3 與G4 ，則像素電路G2 與G3 會因為受到像素電路B2 與B3 充電時的電容耦合效應的影響而改變所儲存的顯示資料，而像素電路G1 與G4 則沒有受到這樣的影響。如此，則會在整體畫面上產生亮度不均勻的現象。
本發明的目的之一就是在提供一種像素電路之驅動方法，其可降低因電荷耦合效應而產生的亮度不均勻的現象。
本發明提出一種像素電路之驅動方法，其適於驅動分別電性耦接至第一與第二閘極線上的第一與第二像素電路，且第一像素電路在第二像素電路之前接收用於顯示的顯示資料。此驅動方法在一幀中僅提供一個第一致能脈衝至第一閘極線，並在同一幀中提供一個第二致能脈衝與一個第三致能脈衝至第二閘極線。前述的第二致能脈衝的致能起始時間在第一致能脈衝的致能時間區段之內，且第三致能脈衝的致能時間區段在第一致能脈衝與第二致能脈衝的致能時間區段之後。
在本發明的較佳實施例中，上述之第一閘極線被設置為與第二閘極線相鄰，而第一像素電路與第二像素電路的極性變化則符合列反轉的操作模式。
在本發明的另一較佳實施例中，在提供第一致能脈衝至第一閘極線後，先致能其他三條閘極線再提供第三致能脈衝至第二閘極線。更進一步地，此時的第一像素電路與第二像素電路的極性變化符合點反轉的操作模式。
在本發明的另一較佳實施例中，更以第三閘極線控制第三像素電路接收資料，並以第四閘極線控制第四像素電路接收資料。第三像素電路在第四像素電路之前接收用於顯示的顯示資料。而前述的驅動方法進一步在同一幀中提供第四致能脈衝與第五致能脈衝至第三閘極線，並在此幀中提供第六致能脈衝、第七致能脈衝及第八致能脈衝至第四閘極線。其中，第四致能脈衝的致能起始時間在第一致能脈衝的致能時間區段中，第五致能脈衝的致能時間區段在第三致能脈衝的致能時間區段之後，第六致能脈衝的致能起始時間在第三致能脈衝的致能時間區段之內，第七致能脈衝的致能起始時間在第五致能脈衝的致能時間區段之內，且第八致能脈衝的致能時間區段在第五致能脈衝的致能時間區段之後。
在本發明的另一較佳實施例中，同樣以第三閘極線控制第三像素電路是否接收資料，並以第四閘極線控制第四像素電路是否接收資料。第三像素電路在第四像素電路之前接收用於顯示的顯示資料。而此時前述的驅動方法進一步在同一幀中提供第四致能脈衝與第五致能脈衝至第三閘極線，並在此幀中提供第六致能脈衝、第七致能脈衝及第八致能脈衝至第四閘極線。其中，第四致能脈衝的致能起始時間在第一致能脈衝的致能時間區段中，第五致能脈衝的致能時間區段在第一致能脈衝的致能時間區段之後，第六致能脈衝的致能起始時間在第五致能脈衝的致能時間區段之內，第七致能脈衝的致能起始時間在第三致能脈衝的致能時間區段之內，且第八致能脈衝的致能時間區段在第三致能脈衝的致能時間區段之後。
在本發明的一個較佳實施例中，前述的驅動方法在每一幀中皆被執行。
本發明採用部分閘極線不等量致能次數的驅動方法，先對部分像素電路進行預充電。藉此，這些被預充電的部分像素電路在後續要被寫入顯示資料的時候的電壓變化可以被減少，並據此降低這一部分的像素電路對於其他像素電路的電荷耦合效應，提升整體顯示時的亮度均勻性。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
請參照圖2A，其為根據本發明一實施例的施行步驟流程圖。在本實施例中所述的驅動方法適於驅動第一與第二像素電路，且其中第一像素電路電性耦接至第一閘極線，第二像素電路電性耦接至第二閘極線，第一像素電路在第二像素電路之前接收用於顯示的顯示資料。本實施例在一幀中僅提供一個致能脈衝(為方便區別，後稱為第一致能脈衝)至第一閘極線(步驟S200)，並在同一幀中提供兩個致能脈衝(為方便區別，依照提供的順序在之後分別稱為第二致能脈衝與第三致能脈衝)至第二閘極線(步驟S210)。
在此處，第二致能脈衝的致能起始時間在第一致能脈衝的致能時間區段之內，且第三致能脈衝的致能時間區段在第一致能脈衝與第二致能脈衝的致能時間區段之後。請見圖2B，其為根據本發明一實施例的第一致能脈衝與第二致能脈衝的時序圖。訊號GS1 表示在一個幀的時間裡面提供給第一閘極線的訊號，訊號GS21 ~GS26 則表示在同一個幀的時間裡面可能提供給第二閘極線的訊號的幾種可能內容。如圖所示，在訊號GS21 ~GS23 之中，第二致能脈衝P21 、P22 及P23 會與提供至第一閘極線的唯一一個脈衝(也就是第一致能脈衝)P1 在同一個時間點一起被致能；而在訊號GS24 ~GS26 之中，第二致能脈衝P24 、P25 與P26 則比第一致能脈衝P1 更晚被致能，但在此同時，第二致能脈衝P24 、P25 與P26 會在第一致能脈衝P1 結束之前被致能。
無論第二致能脈衝P21 ~P26 的致能起始時間為何，其致能結束時間可以有各種不同的設計方式。例如，可以在第一致能脈衝結束之前結束第二致能脈衝，就像是訊號GS21 與GS24 中的第二致能脈衝P21 與P24 ；或者可以在第一致能脈衝結束的同時結束第二致能脈衝，就像是訊號GS22 與GS25 中的第二致能脈衝P22 與P25 ；又或者可以在第一致能脈衝結束之後才結束第二致能脈衝，就像是訊號GS23 與GS26 中的第二致能脈衝P23 與P26 。
簡單來說，由於第二致能脈衝的使用目的是為了使得第二閘極線所控制的像素電路能進行預充電，並據此減少後續接收顯示資料時的電位變化量，所以較佳的設計方式是：使第一致能脈衝所打開的像素電路所接收的顯示資料的極性能夠與第二及第三致能脈衝所打開的像素電路所接收的顯示資料的極性相同，且進一步使得第二致能脈衝的致能起始時間不早於第一致能脈衝的致能起始時間，並使第二致能脈衝的致能時間區段與第一致能脈衝的致能時間區段有相互重疊的期間。藉此，在被第一閘極線所控制的像素電路接收顯示資料的同時，被第二閘極線所控制的像素電路就可以被相同極性的電位進行預充電。如此一來，只要第二致能脈衝能在資料線的電位反轉之前關閉，就可以達到預充電的目的。
圖2B所示的第三致能脈衝P31 ~P36 被提供至第二閘極線以控制先前被預充電的像素電路能適當地接收顯示資料。其設計方式當視各像素排列架構的不同而進行對應地改變，在此不予贅述。
接下來將以實際的像素排列架構與前述驅動方法的結合設計來進行說明。
請參照圖3，其為根據本發明一實施例的像素電路之驅動方法所產生的驅動波形時序圖。此驅動方法可以使用在不同的像素電路排列架構中，為方便說明，以下將同時參照如圖4所示之半源驅動(Half Source Driving，HSD)顯示面板的像素電路排列架構來進行說明。應注意的是，閘極線S1 與閘極線S2 ，或者閘極線S2 與閘極線S3 之間的實體相對關係在此份文件中都被稱為相鄰。也就是說，只要兩條閘極線之間沒有其他閘極線存在，就稱這兩條閘極線為相鄰的閘極線，並不因為這兩條閘極線之間可能存在有像素電路就稱這兩條閘極線為不相鄰。類似的，如像素電路R1 與G1 ，或者像素電路G1 與B1 之間的實體相對關係在此份文件中也都被稱為相鄰。
如圖3與圖4所示，訊號GSn ~GSn+7 可以是被提供至循序驅動的多條閘極線上的訊號。例如：訊號GSn 被提供至閘極線S1 、訊號GSn+1 被提供至閘極線S2 、訊號GSn+2 被提供至閘極線S3 、訊號GSn+3 被提供至閘極線S4 、訊號GSn+4 被提供至閘極線S5 、訊號GSn+5 被提供至閘極S6 、訊號GSn+6 被提供至閘極線S7 ，而訊號GSn+7 則被則提供至閘極線S8 。應注意的是，此處的循序指的是時間上的順序，而非以實體上的順序為限制。
如圖3所示，在此實施例中，訊號GSn 、GSn+2 、GSn+4 與GSn+6 等同於前述被提供至第一閘極線上的訊號，而訊號GSn+1 、GSn+3 、GSn+5 與GSn+7 則等同於前述被提供至第二閘極線上的訊號。在此處僅說明訊號GSn 與GSn+1 之間的時序關係，其他如訊號GSn+2 與GSn+3 之間的時序關係、GSn+4 與GSn+5 之間的時序關係以及GSn+6 與GSn+7 之間的時序關係，都和訊號GSn 與GSn+1 的時序關係類似，在此就不多做重複說明。
在垂直同步訊號Vsync的一個週期，也就是相當於一幀(frame)的時間內，訊號GSn 僅僅提供了一個致能脈衝P11 (相當於第一致能脈衝)至閘極線S1 ，而訊號GSn+1 則提供了致能脈衝P231 (相當於第二致能脈衝)及致能脈衝P12 (相當於第三致能脈衝)至閘極線S2 。其中，致能脈衝P11 與致能脈衝P231 之間的時序對應關係可以是圖2B中所示的致能脈衝P1 與致能脈衝P21 ~P26 中任一者的對應關係。
請一併參照圖4，當致能脈衝P11 被提供至閘極線S1 ，則像素電路R1 、B1 與G2 會被打開，並分別接收資料線D1 、D2 與D3 所傳遞的顯示資料。而由於致能脈衝P231 與P11 的致能時間區段會有重疊的部分，因此在像素電路R1 、B1 與G2 在接收這些顯示資料的這一段時間內，像素電路G1 、R2 與B2 也會被打開並分別接收資料線D1 、D2 與D3 所傳遞的顯示資料。這個對於像素電路G1 、R2 與B2 所進行的接收顯示資料的操作，其目的不在以所接收的顯示資料進行顯示，而僅是為了對像素電路G1 、R2 與B2 進行預充電。如此，在致能脈衝P11 與P231 都不再被致能之後，一旦致能脈衝P12 被提供至閘極線S2 ，此時像素電路G1 、R2 與B2 就會以先前預充電所致的電位為基礎，變化到目前經由資料線D1 、D2 與D3 所傳遞的顯示資料的電位。
為了要減少電容耦合的效應，預充電時所使用的顯示資料的極性應該與後來實際用於顯示的顯示資料的極性相同。也就是說，在使用圖3所示的波形搭配圖4所示的像素電路排列架構，加上先前所假定的訊號GSn ~GSn+7 與閘極線S1 ~S8 之間的關係，那麼耦接在同一條資料線上的相鄰兩個像素電路的極性反轉方式就應該要相同。也就是說，如圖7A與圖7B所示的兩點反轉(2-dot inversion)或如圖8A與圖8B所示的列反轉(row inversion)，皆是適合此種條件的資料極性反轉方式。其中，圖7A與圖7B是表示相鄰兩幀的各像素電路中之顯示資料電位的極性，且以”+”表示顯示資料為正電位，並以”-”表示顯示資料為負電位。同樣的，圖8A與圖8B也表示相鄰兩幀的各像素電路中之顯示資料電位的極性。另外，在圖7A、7B、8A與8B中，Dm 與Dm+1 表示兩條相鄰的資料線，其箭頭方向指代表顯示資料的去向，並不代表掃瞄的順序。
接下來請參照圖5，其為根據本發明另一實施例的像素電路之驅動方法所產生的驅動波形時序圖。同樣的，以下將配合圖4所示的像素電路排列架構來進行解說，而各訊號與閘極線之間的關係也和圖3配合圖4之實施例中的對應關係相同。
如圖5所示，在此實施例中，訊號GSn 、GSn+1 、GSn+2 與GSn+3 等同於前述被提供至第一閘極線上的訊號，而訊號GSn+4 、GSn+5 、GSn+6 與GSn+7 則等同於前述被提供至第二閘極線上的訊號。在此處僅說明訊號GSn 與GSn+4 之間的時序關係，其他如訊號GSn+1 與GSn+5 之間的時序關係、GSn+2 與GSn+6 之間的時序關係以及GSn+3 與GSn+7 之間的時序關係，都和訊號GSn 與GSn+4 的時序關係類似，在此就不多做重複說明。
在垂直同步訊號Vsync的一個週期的時間內，訊號GSn 僅僅提供了一個致能脈衝P11 (相當於第一致能脈衝)至閘極線S1 ，而訊號GSn+4 則提供了致能脈衝P251 (相當於第二致能脈衝)及致能脈衝P15 (相當於第三致能脈衝)至閘極線S5 。其中，致能脈衝P11 與致能脈衝P251 之間的時序對應關係可以是圖2B中所示的致能脈衝P1 與致能脈衝P21 ~P26 中任一者的對應關 係。
請一併參照圖4，當致能脈衝P11 被提供至閘極線S1 ，則像素電路R1 、B1 與G2 會被打開，並分別接收資料線D1 、D2 與D3 所傳遞的顯示資料。而由於致能脈衝P251 與P11 的致能時間區段會有重疊的部分，因此在像素電路R1 、B1 與G2 在接收這些顯示資料的這一段時間內，像素電路R5 、B5 與G6 也會被打開並分別接收資料線D1 、D2 與D3 所傳遞的顯示資料。這個對於像素電路R5 、B5 與G6 所進行的接收顯示資料的操作，同樣是為了對像素電路R5 、B5 與G6 進行預充電。如此，在致能脈衝P11 與P251 都不再被致能之後，一旦致能脈衝P15 被提供至閘極線S5 ，此時像素電路R5 、B5 與G6 就會以先前預充電所致的電位為基礎，變化到目前經由資料線D1 、D2 與D3 所傳遞的顯示資料的電位。
為了要減少電容耦合的效應，預充電時所使用的顯示資料的極性應該與後來實際用於顯示的顯示資料的極性相同。也就是說，在使用圖5所示的波形搭配圖4所示的像素電路排列架構，加上先前所假定的訊號GSn ~GSn+7 與閘極線S1 ~S8 之間的關係，那麼耦接在同一條資料線上，且位於同一側的兩個像素的極性反轉方式就可以被特定的設計出來，如先前圖7A與圖7B所示的兩點反轉，圖8A與圖8B所示的列反轉，都是可以採用的資料極性反轉方式。除此之外，進一步如9A與圖9B所示的另一種兩點反轉、圖10A與圖10B所示的點反轉(dot inversion)及圖11A與圖11B所示的欄反轉(column inversion)等，也都是適合此種條件的資料極性反轉方式。在此處，圖9A與圖9B、圖10A與圖10B以及圖11A與圖11B分別表示相鄰兩幀的各像素電路中之顯示資料電位的極性，且以”+”表 示顯示資料為正電位，並以”-”表示顯示資料為負電位。同樣的，在圖9A、9B、10A、10B、11A與11B中，Dm 與Dm+1 表示兩條相鄰的資料線，其箭頭方向指代表顯示資料的去向，並不代表掃瞄的順序。
接下來請參照圖6，其為根據本發明之一較佳實施例的像素電路之驅動方法所產生的驅動波形時序圖。同樣的，以下將配合圖4所示的像素電路排列架構來進行解說，而各訊號與閘極線之間的關係也和圖3配合圖4之實施例中的對應關係相同。
簡單來說，圖6的驅動波形是圖3與圖5所示的驅動波形的組合結果。由不同的角度可以看出不同的設計概念但導致同樣的驅動結果。
從本實施例的第一種觀點來看，若以訊號GSn 與GSn+1 分別為前述提供至第一閘極線與第二閘極線的訊號，並以訊號GSn+4 與GSn+5 為提供至另兩條閘極線(後分別稱為第三閘極線與第四閘極線)的訊號，則此驅動波形符合以下描述：在一幀中僅提供一個第一致能脈衝至第一閘極線(此時為閘極線S1 )，並在同一幀中提供第二與第三致能脈衝至第二閘極線(此時為閘極線S2 )。此外，在同一幀中還提供兩個致能脈衝(依照提供順序，後稱第四與第五致能脈衝)至第三閘極線(此時為閘極線S5 )，並提供三個致能脈衝(依照提供順序，後稱第六、第七與第八致能脈衝)至第四閘極線(此時為閘極線S6 )。
在此種觀點中，於垂直同步訊號Vsync的一個週期的時間內，訊號GSn 僅僅提供了一個致能脈衝P11 (相當於此處的第一致能脈衝)至閘極線S1 ，訊號GSn+1 則提供了致能脈衝P261 (相當於此處的第二致能脈衝)及致能脈衝P12 (相當於此處的第三 致能脈衝)至閘極線S2 。此外，訊號GSn+4 提供了致能脈衝P262 (相當於此處的第四致能脈衝)與致能脈衝P15 (相當於此處的第五致能脈衝)至閘極線S5 ，訊號GSn+5 則提供了致能脈衝P263 (相當於此處的第六致能脈衝)、致能脈衝P264 (相當於此處的第七致能脈衝)以及致能脈衝P16 (相當於此處的第八致能脈衝)至閘極線S6 。
其中，致能脈衝P11 與致能脈衝P261 之間的時序對應關係可以是圖2B中所示的致能脈衝P1 與致能脈衝P21 ~P26 中任一者的對應關係。再者，致能脈衝P262 的致能起始時間在致能脈衝P1 的致能時間區段中，致能脈衝P15 的致能時間區段在致能脈衝P12 的致能時間區段之後，致能脈衝P263 的致能起始時間在致能脈衝P12 的致能時間區段之內，致能脈衝P264 的致能起始時間在致能脈衝P15 的致能時間區段之內，且致能脈衝P16 的致能時間區段在致能脈衝P15 的致能時間區段之後。
另一組訊號GSn+2 、GSn+3 、GSn+6 與GSn+7 內的各致能脈衝的關係與上述的訊號GSn 、GSn+1 、GSn+4 及GSn+5 內的致能脈衝的關係相同，在此不重複敘述。
從本實施例的第二種觀點來看，若以訊號GSn 與GSn+4 分別為前述提供至第一閘極線與第二閘極線的訊號，並以訊號GSn+1 與GSn+5 為提供至另兩條閘極線(後分別稱為第三閘極線與第四閘極線)的訊號，則此驅動波形同樣符合第一種觀點內的相關描述：在一幀中僅提供一個第一致能脈衝至第一閘極線(此時為閘極線S1 )，並在同一幀中提供第二與第三致能脈衝至第二閘極線(此時為閘極線S5 )。此外，在同一幀中還提供兩個致能脈衝(依照提供順序，後稱第四與第五致能脈衝)至第三閘極線(此時為閘極線S2 )，並提供三個致能脈衝(依照提供順序，後稱第六、第七與第八致能脈衝)至第四閘極線(此時為閘極線S6 )。
在此種觀點中，於垂直同步訊號Vsync的一個週期的時間內，訊號GSn 僅僅提供了一個致能脈衝P11 (相當於此處的第一致能脈衝)至閘極線S1 ，訊號GSn+4 則提供了致能脈衝P262 (相當於此處的第二致能脈衝)及致能脈衝P15 (相當於此處的第三致能脈衝)至閘極線S5 。此外，訊號GSn+1 提供了致能脈衝P261 (相當於此處的第四致能脈衝)與致能脈衝P12 (相當於此處的第五致能脈衝)至閘極線S2 ，訊號GSn+5 則提供了致能脈衝P263 (相當於此處的第六致能脈衝)、致能脈衝P264 (相當於此處的第七致能脈衝)以及致能脈衝P16 (相當於此處的第八致能脈衝)至閘極線S6 。
其中，致能脈衝P11 與致能脈衝P262 之間的時序對應關係可以是圖2B中所示的致能脈衝P1 與致能脈衝P21 ~P26 中任一者的對應關係。再者，致能脈衝P261 的致能起始時間在致能脈衝P1 的致能時間區段中，致能脈衝P12 的致能時間區段在致能脈衝P11 的致能時間區段之後，致能脈衝P263 的致能起始時間在致能脈衝P12 的致能時間區段之內，致能脈衝P264 的致能起始時間在致能脈衝P15 的致能時間區段之內，且致能脈衝P16 的致能時間區段在致能脈衝P15 的致能時間區段之後。
另一組訊號GSn+2 、GSn+6 、GSn+3 與GSn+7 內的各致能脈衝的關係與上述的訊號GSn 、GSn+4 、GSn+1 及GSn+5 內的致能脈衝的關係相同，在此不重複敘述。
以上關於圖6的兩種觀點，正說明了本發明的重點在於掃瞄順序上的致能脈衝數量的控制，而非受限於實體上的掃瞄線設置順序。換言之，只要是依照上述的掃瞄順序來進行對應的驅動，實際上的佈線方式可以視需求而進行任意的變動。例如，在第一種觀點中可以將第一閘極線設置為與第二閘極線相鄰，而將第三閘極線設置為與第四閘極線相鄰；但在第二種觀點中則是將第一閘極線設置為與第三閘極線相鄰，並將第二閘極線設置為與第四閘極線相鄰。
但，無論是在哪一種觀點中，前述由第三閘極線所控制的第三像素電路應在由第四閘極線所控制的第四像素電路之前接收用於顯示的顯示資料。
由於圖6所示的實施例中的驅動波形可以看成是圖3與圖5所示的實施例中的驅動波形的組合，因此其所要求的各像素電路間的資料極性反轉方式也必須同時滿足先前兩個實施例中的要求。是以，在以如圖4的像素電路排列架構為應用的前提下，如圖7A與圖7B所示的兩點反轉以及如圖8A與圖8B所示的列反轉，都會是一種適合的資料極性反轉方式。
值得注意的是，雖然以上的實施例僅舉一幀為例來進行說明，但是實際上在每一幀中都可以執行以上的驅動方法，並不以特定時間區段中僅以一幀執行上述驅動方法為限制。此外，前述所指的第一、第二、第三與第四像素電路也不需要電性耦接至同一條資料線上，只要其所電性耦接的各資料線的顯示資料的極性相同即可。
綜上所述，本發明利用預充電的方式來降低資料極性反轉時的單次電位變化量。由於電容耦合效應的大小正是取決於單次電位變化量的多寡，所以運用上述的驅動方法就可以降低因為電容耦合效應而造成的畫面亮度不均勻的現象。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
B1 ~B5 、G1 ~G5 、R1 ~R5 ．．．像素電路
D1 ~D3 、Dm、Dm+1．．．資料線
GS1 、GS21 ~GS26 、GSn ~GSn+7 ．．．訊號
P1 、P11 ~P16 、P21 ~P26 、P31 ~P36 、P231 、P251 、P261 ~P264 ．．．致能脈衝
S1 ~S8 ．．．閘極線
S200~S210．．．本發明一實施例的施行步驟
Vsync．．．垂直同步訊號
圖1為一種常用的平面顯示器的像素電路排列方式示意圖。
圖2A為根據本發明一實施例的施行步驟流程圖。
圖2B為根據本發明一實施例的第一致能脈衝與第二致能脈衝的時序圖。
圖3為根據本發明一實施例的像素電路之驅動方法所產生的驅動波形時序圖。
圖4為半源驅動(Half Source Driving，HSD)顯示面板的像素電路排列架構示意圖。
圖5為根據本發明另一實施例的像素電路之驅動方法所產生的驅動波形時序圖。
圖6為根據本發明之一較佳實施例的像素電路之驅動方法所產生的驅動波形時序圖。
圖7A為資料極性反轉方式是兩點反轉方式時，在其中一幀的顯示時間內的各像素電路中之顯示資料電位極性的示意圖。
圖7B為圖7A之前一幀或後一幀的顯示時間內的各像素電路中之顯示資料電位極性的示意圖。
圖8A為資料極性反轉方式是列反轉方式時，在其中一幀的顯示時間內的各像素電路中之顯示資料電位極性的示意圖。
圖8B為圖8A之前一幀或後一幀的顯示時間內的各像素電路中之顯示資料電位極性的示意圖。
圖9A為資料極性反轉方式是另一種兩點反轉方式時，在其中一幀的顯示時間內的各像素電路中之顯示資料電位極性的示意圖。
圖9B為圖9A之前一幀或後一幀的顯示時間內的各像素電路中之顯示資料電位極性的示意圖。
圖10A為資料極性反轉方式是點反轉方式時，在其中一幀的顯示時間內的各像素電路中之顯示資料電位極性的示意圖。
圖10B為圖10A之前一幀或後一幀的顯示時間內的各像素電路中之顯示資料電位極性的示意圖。
圖11A為資料極性反轉方式是欄反轉方式時，在其中一幀的顯示時間內的各像素電路中之顯示資料電位極性的示意圖。
圖11B為圖11A之前一幀或後一幀的顯示時間內的各像素電路中之顯示資料電位極性的示意圖。
GSn ~GSn+7 ．．．訊號
P11 ~P16 、P261 ~P264 ．．．致能脈衝
Vsync．．．垂直同步訊號

Claims (6)

  1. 一種像素電路之驅動方法，適於驅動一第一像素電路、一第二像素電路、一第三像素電路與一第四像素電路，該第一像素電路由一第一閘極線控制接收資料，該第二像素電路由一第二閘極線控制接收資料，該第三像素電路由一第三閘極線控制接收資料，該第四像素電路由一第四閘極線控制接收資料，該第一閘極線被設置為與該第二閘極線相鄰，該第三閘極線被設置為與該第四閘極線相鄰，且該第一像素電路在該第二像素電路之前接收用於顯示的顯示資料，該第三像素電路在該第四像素電路之前接收用於顯示的顯示資料，該驅動方法包括：在一幀中僅提供一個第一致能脈衝至該第一閘極線；以及在該幀中提供一個第二致能脈衝與一個第三致能脈衝至該第二閘極線，其中，該第二致能脈衝的致能起始時間在該第一致能脈衝的致能時間區段之內，且該第三致能脈衝的致能時間區段在該第一致能脈衝與該第二致能脈衝的致能時間區段之後，以及在該幀中提供一第四致能脈衝與一第五致能脈衝至該第三閘極線；以及在該幀中提供一第六致能脈衝、一第七致能脈衝及一第八致能脈衝至該第四閘極線，其中，該第四致能脈衝的致能起始時間在該第一致能脈衝的致能時間區段中，該第五致能脈衝的致能時間區段在該第三致能脈衝的致能時間區段之後，該第六致能脈衝的致能起始時間在該第三致能脈衝的致能時間區段之內，該第七致能脈衝的致能起始時間在該第五致能脈衝的致能時間區段之內，且該第八致能脈衝的致能時間區段在該第五致能脈衝的致能時間區 段之後。
  2. 如申請專利範圍第1項所述之驅動方法，其中該第一、第二、第三與第四像素電路的極性變化符合兩點反轉及列反轉其中之一的操作模式。
  3. 如申請專利範圍第1項所述之驅動方法，更在該幀的前一幀與該幀的後一幀中皆被執行。
  4. 一種像素電路之驅動方法，適於驅動一第一像素電路、一第二像素電路、一第三像素電路與一第四像素電路，該第一像素電路由一第一閘極線控制接收資料，該第二像素電路由一第二閘極線控制接收資料，該第三像素電路由一第三閘極線控制接收資料，該第四像素電路由一第四閘極線控制接收資料，該第一閘極線被設置為與該第三閘極線相鄰，該第二閘極線被設置為與該第四閘極線相鄰，且該第一像素電路在該第二像素電路之前接收用於顯示的顯示資料，該第三像素電路在該第四像素電路之前接收用於顯示的顯示資料，該驅動方法包括：在一幀中僅提供一個第一致能脈衝至該第一閘極線；以及在該幀中提供一個第二致能脈衝與一個第三致能脈衝至該第二閘極線，其中，該第二致能脈衝的致能起始時間在該第一致能脈衝的致能時間區段之內，且該第三致能脈衝的致能時間區段在該第一致能脈衝與該第二致能脈衝的致能時間區段之後，以及在該幀中提供一第四致能脈衝與一第五致能脈衝至該第 三閘極線；以及在該幀中提供一第六致能脈衝、一第七致能脈衝及一第八致能脈衝至該第四閘極線，其中，該第四致能脈衝的致能起始時間在該第一致能脈衝的致能時間區段中，該第五致能脈衝的致能時間區段在該第一致能脈衝的致能時間區段之後，該第六致能脈衝的致能起始時間在該第五致能脈衝的致能時間區段之內，該第七致能脈衝的致能起始時間在該第三致能脈衝的致能時間區段之內，且該第八致能脈衝的致能時間區段在該第三致能脈衝的致能時間區段之後。
  5. 如申請專利範圍第4項所述之驅動方法，其中該第一、第二、第三與第四像素電路的極性變化符合兩點反轉及列反轉其中之一的操作模式。
  6. 如申請專利範圍第4項所述之驅動方法，更在該幀的前一幀與該幀的後一幀中皆被執行。
TW100146938A 2011-12-16 2011-12-16 像素電路之驅動方法 TWI437535B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW100146938A TWI437535B (zh) 2011-12-16 2011-12-16 像素電路之驅動方法
CN2012100731351A CN102592537A (zh) 2011-12-16 2012-03-19 像素电路的驱动方法
US13/609,310 US20130155035A1 (en) 2011-12-16 2012-09-11 Method for driving pixel circuits

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW100146938A TWI437535B (zh) 2011-12-16 2011-12-16 像素電路之驅動方法

Publications (2)

Publication Number Publication Date
TW201327516A TW201327516A (zh) 2013-07-01
TWI437535B true TWI437535B (zh) 2014-05-11

Family

ID=46481095

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100146938A TWI437535B (zh) 2011-12-16 2011-12-16 像素電路之驅動方法

Country Status (3)

Country Link
US (1) US20130155035A1 (zh)
CN (1) CN102592537A (zh)
TW (1) TWI437535B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102536161B1 (ko) * 2016-03-31 2023-05-25 삼성디스플레이 주식회사 디스플레이 장치의 스캔 드라이버 및 이를 포함하는 디스플레이 장치
CN108459446A (zh) * 2018-04-02 2018-08-28 深圳市华星光电半导体显示技术有限公司 一种液晶显示器
KR20200040982A (ko) * 2018-10-10 2020-04-21 삼성디스플레이 주식회사 표시 장치 및 이를 이용한 표시 패널의 구동 방법
CN109215608B (zh) * 2018-11-12 2020-06-12 惠科股份有限公司 显示面板及其驱动方法
CN109448649A (zh) * 2018-12-17 2019-03-08 惠科股份有限公司 一种显示面板、显示面板的驱动方法和显示装置
CN109523966B (zh) * 2018-12-19 2020-11-27 惠科股份有限公司 显示面板的驱动方法及显示装置
CN109448651B (zh) * 2018-12-19 2020-12-01 惠科股份有限公司 显示面板的驱动方法及显示装置
CN109658869A (zh) 2019-01-30 2019-04-19 惠科股份有限公司 一种显示面板、驱动方法和显示装置
CN110767191A (zh) * 2019-10-24 2020-02-07 深圳市华星光电半导体显示技术有限公司 一种液晶显示面板的像素驱动电路结构

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040009815A (ko) * 2002-07-26 2004-01-31 삼성전자주식회사 액정 표시 장치 및 그 구동 방법
JP4628650B2 (ja) * 2003-03-17 2011-02-09 株式会社日立製作所 表示装置およびその駆動方法
JP4170242B2 (ja) * 2004-03-04 2008-10-22 シャープ株式会社 液晶表示装置および液晶表示装置の駆動方法
JP2006072078A (ja) * 2004-09-03 2006-03-16 Mitsubishi Electric Corp 液晶表示装置及びその駆動方法
CN100582898C (zh) * 2004-09-29 2010-01-20 中华映管股份有限公司 薄膜晶体管液晶显示器面板的预充扫描方法
KR101182561B1 (ko) * 2005-12-28 2012-09-12 엘지디스플레이 주식회사 액정표시장치와 그 구동방법
WO2009104322A1 (ja) * 2008-02-19 2009-08-27 シャープ株式会社 表示装置および表示装置の駆動方法ならびに走査信号線駆動回路
CN101266769B (zh) * 2008-04-21 2010-06-16 昆山龙腾光电有限公司 时序控制器、液晶显示装置及液晶显示装置的驱动方法
CN102054444A (zh) * 2009-11-09 2011-05-11 友达光电股份有限公司 显示装置及其驱动方法

Also Published As

Publication number Publication date
CN102592537A (zh) 2012-07-18
US20130155035A1 (en) 2013-06-20
TW201327516A (zh) 2013-07-01

Similar Documents

Publication Publication Date Title
TWI437535B (zh) 像素電路之驅動方法
US9978323B2 (en) Liquid crystal display panel and display device
US9070341B2 (en) Liquid crystal display device and driving method thereof
US9305501B2 (en) Display device and driving method thereof
US20100156947A1 (en) Apparatus and method for driving liquid crystal display device
WO2016179868A1 (zh) 一种液晶显示面板的驱动电路及驱动方法
US9548037B2 (en) Liquid crystal display with enhanced display quality at low frequency and driving method thereof
JP2008046485A (ja) 表示装置、表示パネルの駆動装置、及び表示装置の駆動方法
US9941018B2 (en) Gate driving circuit and display device using the same
US8581822B2 (en) Double-gate liquid crystal display device which adjusts main-charge time and precharge time according to data polarities and related driving method
US9142174B2 (en) Method of driving a display panel and a display apparatus for performing the method
US9224349B2 (en) Display device and driving method thereof
US10942405B2 (en) Display device
US9542899B2 (en) Method of driving display panel, display panel driving apparatus for performing the method and display apparatus having the display panel driving apparatus
US9595233B2 (en) Display device and driving method thereof
KR102055756B1 (ko) 표시 장치 및 그 구동 방법
KR20120096777A (ko) 액정표시장치 및 그 구동방법
JP6877890B2 (ja) 表示パネル駆動装置、これを用いた表示パネル駆動方法、及びこれを含む表示装置
US8847931B2 (en) Driving apparatus and driving method of liquid crystal display
JP6042597B2 (ja) 液晶表示装置及びその駆動方法
KR20160044672A (ko) 표시 패널 구동 방법, 이 방법을 수행하는 표시 패널 구동 장치 및 이 표시패널 구동 장치를 포함하는 표시 장치
KR102028976B1 (ko) 액정 표시장치 및 그 구동방법
KR102055282B1 (ko) 전기영동 표시장치와 그 이미지 업데이트 방법
KR20120074716A (ko) 액정표시장치
KR20090073465A (ko) 액정표시장치 및 이의 구동방법

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees