CN112634811A - 移位寄存器及驱动方法、扫描驱动电路、显示面板和装置 - Google Patents

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Abstract

本发明提供了一种移位寄存器及驱动方法、扫描驱动电路、显示面板和装置，包括：输入模块，响应第一时钟信号端的信号，将信号输入端的信号提供至第一节点；控制模块，响应第二节点的电压和第二时钟信号端的信号，将第一电压端的电压提供至第一节点；复位模块，响应第一时钟信号端的信号，将第二电压端的电压提供至第二节点；第一输出模块，响应第一节点的电压，将第二时钟信号端的信号提供至第一输出端；第二输出模块，响应第一节点的电压，将第三时钟信号端的信号提供至第二输出端；稳定模块，响应第二节点的电压，将第一电压端的电压提供至第一输出端和第二输出端，从而可以通过一个移位寄存器对两行像素进行扫描，减小了扫描驱动电路的面积。

Description

移位寄存器及驱动方法、扫描驱动电路、显示面板和装置
技术领域
本发明涉及显示技术领域，更具体地说，涉及一种移位寄存器及驱动方法、扫描驱动电路、显示面板和装置。
背景技术
随着电子技术的发展，显示面板已被广泛应用到各个领域的各种电子产品中，如应用到电视、手机、电脑、个人数字助理等电子产品中，成为人们生活和工作不可或缺的一部分。
现有的显示面板，都是通过位于非显示区的扫描驱动电路，对像素阵列中的多行像素进行扫描，来驱动像素阵列进行画面的显示。但是，由于扫描驱动电路的版图空间占用比较大，因此，导致显示面板中非显示区的占比不能进一步缩小，不利于全面屏的实现。
发明内容
有鉴于此，本发明提供了一种移位寄存器及驱动方法、扫描驱动电路、显示面板和装置，以减小扫描驱动电路的版图空间占用比。
为实现上述目的，本发明提供如下技术方案：
一种移位寄存器，包括：
输入模块，与信号输入端和第一时钟信号端电连接，用于响应于所述第一时钟信号端的信号，将所述信号输入端的信号提供至第一节点；
控制模块，与第一电压端、第二时钟信号端和第二节点电连接，用于响应于所述第二节点的电压和所述第二时钟信号端的信号，将所述第一电压端的电压提供至所述第一节点；
复位模块，与第二电压端和所述第一时钟信号端电连接，用于响应于所述第一时钟信号端的信号，将所述第二电压端的电压提供至所述第二节点；
第一输出模块，与所述第一节点和所述第二时钟信号端电连接，用于响应于所述第一节点的电压，将所述第二时钟信号端的信号提供至第一输出端；
第二输出模块，与所述第一节点和第三时钟信号端电连接，用于响应于所述第一节点的电压，将所述第三时钟信号端的信号提供至第二输出端；
稳定模块，与所述第二节点和所述第一电压端电连接，用于响应于所述第二节点的电压，将所述第一电压端的电压分别提供至所述第一输出端和所述第二输出端；
其中，所述第二输出模块输出的信号的相位滞后于所述第一输出模块输出的信号的相位，且与所述第一输出模块输出的信号的相位不交叠。
一种应用于如上任一项所述的移位寄存器的驱动方法，包括：
在第一阶段，所述信号输入端输入低电平，所述第一时钟信号端输入低电平，所述第二时钟信号端输入高电平，所述第三时钟信号端输入高电平，用于将所述信号输入端输入的低电平提供至所述第一节点，将所述第一时钟信号端输入的低电平提供至所述第二节点，使所述第一输出端和所述第二输出端均输出高电平；
在第二阶段，所述信号输入端输入高电平，所述第一时钟信号端输入高电平，所述第二时钟信号端输入低电平，所述第三时钟信号端输入高电平，用于将所述第一时钟信号端输入的高电平提供至所述第二节点，使所述第一输出端输出低电平，所述第二输出端输出高电平；
在第三阶段，所述信号输入端输入高电平，所述第一时钟信号端输入高电平，所述第二时钟信号端输入高电平，所述第三时钟信号端输入低电平，用于将所述第一时钟信号端输入的高电平提供至所述第二节点，使所述第一输出端输出高电平，所述第二输出端输出低电平；
在第四阶段，所述信号输入端输入高电平，所述第一时钟信号端输入低电平，所述第二时钟信号端输入高电平，所述第三时钟信号端输入高电平，用于将所述输入信号端输入的高电平提供至所述第一节点，将所述第二电压端的低电平提供至所述第二节点，所述第一输出端和所述第二输出端均输出高电平。
一种扫描驱动电路，包括多级级联设置的如上任一项所述的移位寄存器、初始信号线、第一时钟信号线、第二时钟信号线和第三时钟信号线；
第一级移位寄存器的所述信号输入端与初始信号线电连接；
除所述第一级移位寄存器外，每一级移位寄存器的所述信号输入端与前一级所述移位寄存器的所述第二输出端或所述第一输出端电连接；
对于第3n级移位寄存器，其第一时钟信号端与所述第一时钟信号线电连接，其第二时钟信号端与所述第二时钟信号线电连接，其第三时钟信号端与所述第三时钟信号线电连接；
对于第3n+1级移位寄存器，其第一时钟信号端与所述第三时钟信号线电连接，其第二时钟信号端与所述第一时钟信号线电连接，其第三时钟信号端与所述第二时钟信号线电连接；
对于第3n+2级移位寄存器，其第一时钟信号端与所述第二时钟信号线电连接，其第二时钟信号端与所述第三时钟信号线电连接，其第三时钟信号端与所述第一时钟信号线电连接；
所述第一时钟信号线、所述第二时钟信号线和所述第三时钟信号线的脉冲互不重叠，且在时间上依序排列；
其中，n为0或者正整数。
一种显示面板，包括如上所述的扫描驱动电路、多条扫描信号线和多个像素驱动电路；
所述扫描驱动电路的移位寄存器的第一输出端和第二输出端与所述扫描信号线电连接；
所述扫描信号线与所述像素驱动电路电连接。
一种显示装置，包括如上所述的显示面板。
与现有技术相比，本发明所提供的技术方案具有以下优点：
本发明所提供的移位寄存器及驱动方法、扫描驱动电路、显示面板和装置，由于在同一输入模块、控制模块和复位模块的作用下，第一输出模块和第二输出模块能够分别输出两个信号，并且，第二输出模块输出的信号的相位滞后于第一输出模块输出的信号的相位，且与第一输出模块输出的信号的相位不交叠，因此，可以将第一输出模块和第二输出模块输出的信号分别与两根栅极线电连接，来分别对两行像素进行扫描。
与现有技术中通过两个移位寄存器对两行像素进行扫描的方案相比，本发明中通过一个移位寄存器对两行像素进行扫描的方案，极大减小了扫描驱动电路的版图面积，减小了扫描驱动电路的版图空间占用比，从而可以进一步减小显示面板中非显示区的占比，进而更有利于全面屏的实现。
并且，本发明中的稳定模块响应于第二节点的电压，将第一电压端的电压分别提供至第一输出端和第二输出端，从而可以保证第一输出端和第二输出端的稳定输出。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明一个实施例提供的移位寄存器的结构示意图；
图2为本发明一个实施例提供的第二输出模块输出的信号和第一输出模块输出的信号的时序图；
图3为本发明一个实施例提供的像素驱动电路的结构示意图；
图4为图3所示的像素驱动电路中输入端S1和输入端S2输入的信号的时序图；
图5为本发明一个实施例提供的移位寄存器的结构示意图；
图6为本发明一个实施例提供的第一时钟信号端CLK1、第二时钟信号端CLK2和第三时钟信号端CLK3的信号时序图；
图7为本发明一个实施例提供的移位寄存器中各节点的信号时序图；
图8为本发明一个实施例提供的第一节点N1的信号放大图；
图9为本发明一个实施例提供的第二电容C2的电容和第三电容C3的电容相等时，第一输出端OUT1和第二输出端OUT2的信号时序图；
图10为本发明一个实施例提供的第二电容C2的电容小于第三电容C3的电容时，第一输出端OUT1和第二输出端OUT2的信号时序图；
图11为本发明另一个实施例提供的移位寄存器的结构示意图；
图12为本发明另一个实施例提供的移位寄存器中各节点的信号时序图；
图13为本发明一个实施例提供的移位寄存器的版图结构示意图；
图14为本发明一个实施例提供的移位寄存器的驱动方法的流程图；
图15为本发明一个实施例提供的扫描驱动电路的结构示意图；
图16为图15所示的级联的移位寄存器各个输出端输出的信号的时序图；
图17为本发明一个实施例提供的扫描驱动电路的结构示意图；
图18为图17所示的级联的移位寄存器各个输出端输出的信号的时序图；
图19为本发明一个实施例提供的显示面板的俯视结构示意图；
图20为本发明一个实施例提供的显示装置的结构示意图。
具体实施方式
正如背景技术所述，现有的显示面板中，扫描驱动电路的版图空间占用比较大。其中，扫描驱动电路包括多个级联的移位寄存器，每个移位寄存器的输出端都与一条栅极线电连接，多个移位寄存器通过向多条栅极线分别输出扫描信号，来对多行像素进行扫描。发明人研究发现，由于每个移位寄存器只能向一条栅极线输出扫描信号，因此，导致多个移位寄存器即扫描驱动电路的版图空间较大。
基于此，本发明提供了一种移位寄存器及驱动方法、扫描驱动电路、显示面板和装置，以克服现有技术存在的上述问题，移位寄存器包括：
输入模块，与信号输入端和第一时钟信号端电连接，用于响应于所述第一时钟信号端的信号，将所述信号输入端的信号提供至第一节点；
控制模块，与第一电压端、第二时钟信号端和第二节点电连接，用于响应于所述第二节点的电压和所述第二时钟信号端的信号，将所述第一电压端的电压提供至所述第一节点；
复位模块，与第二电压端和所述第一时钟信号端电连接，用于响应于所述第一时钟信号端的信号，将所述第二电压端的电压提供至所述第二节点；
第一输出模块，与所述第一节点和所述第二时钟信号端电连接，用于响应于所述第一节点的电压，将所述第二时钟信号端的信号提供至第一输出端；
第二输出模块，与所述第一节点和第三时钟信号端电连接，用于响应于所述第一节点的电压，将所述第三时钟信号端的信号提供至第二输出端；
稳定模块，与所述第二节点和所述第一电压端电连接，用于响应于所述第二节点的电压，将所述第一电压端的电压分别提供至所述第一输出端和所述第二输出端；
其中，所述第二输出模块输出的信号的相位滞后于所述第一输出模块输出的信号的相位，且与所述第一输出模块输出的信号的相位不交叠。
由于在同一输入模块、控制模块和复位模块的作用下，第一输出模块和第二输出模块能够分别输出两个信号，并且，第二输出模块输出的信号的相位滞后于第一输出模块输出的信号的相位，且与第一输出模块输出的信号的相位不交叠，因此，可以将第一输出模块和第二输出模块输出的信号分别与两根栅极线电连接，来分别对两行像素进行扫描。与现有技术中通过两个移位寄存器对两行像素进行扫描的方案相比，本发明中通过一个移位寄存器对两行像素进行扫描的方案，极大减小了扫描驱动电路的版图面积。
以上是本发明的核心思想，为使本发明的上述目的、特征和优点能够更加明显易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供了一种移位寄存器，如图1所示，图1为本发明一个实施例提供的移位寄存器的结构示意图，该移位寄存器包括输入模块10、控制模块20、复位模块30、第一输出模块40、第二输出模块50和稳定模块60。
其中，输入模块10与信号输入端IN和第一时钟信号端CLK1电连接，用于响应于第一时钟信号端CLK1的信号，将信号输入端IN的信号提供至第一节点N1。
控制模块20与第一电压端VGH、第二时钟信号端CLK2和第二节点N2电连接，用于响应于第二节点N2的电压和第二时钟信号端CLK2的信号，将第一电压端VGH的电压提供至第一节点N1。
复位模块30与第二电压端VGL和第一时钟信号端CLK1电连接，用于响应于第一时钟信号端CLK1的信号，将第二电压端VGL的电压提供至第二节点N2。
第一输出模块40与第一节点N1和第二时钟信号端CLK2电连接，用于响应于第一节点N1的电压，将第二时钟信号端CLK2的信号提供至第一输出端OUT1。
第二输出模块50与第一节点N1和第三时钟信号端CLK3电连接，用于响应于第一节点N1的电压，将第三时钟信号端CLK3的信号提供至第二输出端OUT2。
稳定模块60与第二节点N2和第一电压端VGH电连接，用于响应于第二节点N2的电压，将第一电压端VGH的电压分别提供至第一输出端OUT1和第二输出端OUT2。
并且，第二输出模块50输出的信号的相位滞后于第一输出模块40输出的信号的相位，且第二输出模块50输出的信号与第一输出模块40输出的信号的相位不交叠。即，第二输出端OUT2输出的信号的相位滞后于第一输出端OUT1输出的信号的相位，且第二输出端OUT2输出的信号与第一输出端OUT1输出的信号的相位不交叠。
由于在同一输入模块10、控制模块20和复位模块30的作用下，第一输出模块40和第二输出模块50能够分别输出两个信号，并且，第二输出模块50输出的信号的相位滞后于第一输出模块40输出的信号的相位，且与第一输出模块40输出的信号的相位不交叠，因此，可以将第一输出模块40和第二输出模块50输出的信号分别与两根栅极线电连接，来分别对两行像素进行扫描。
与现有技术中通过两个移位寄存器对两行像素进行扫描的方案相比，本发明中通过一个移位寄存器对两行像素进行扫描的方案，极大减小了扫描驱动电路的版图面积，减小了扫描驱动电路的版图空间占用比，从而可以进一步减小显示面板中非显示区的占比，进而更有利于全面屏的实现。
此外，本发明中的稳定模块60响应于第二节点N2的电压，将第一电压端VGH的电压分别提供至第一输出端OUT1和第二输出端OUT2，从而可以在第一输出端OUT1和第二输出端OUT2的输出信号为高电平时，保证第一输出端OUT1和第二输出端OUT2的稳定输出。
本发明一些实施例中，如图2所示，图2为本发明一个实施例提供的第二输出模块50输出的信号和第一输出模块40输出的信号的时序图，第二输出模块50输出的信号的脉宽L2与第一输出模块40输出的信号的脉宽L1相等，以使同一移位寄存器先后输出的两个信号不存在信号特性上的差异。
当然，本发明并不仅限于此，在实际应用中，在制造工艺差异以及电路漏电流等因素的影响下，第二输出模块50输出的信号的脉宽与第一输出模块40输出的信号的脉宽也可以略微不同，或者，根据不同的应用需求，也可以令第二输出模块50输出的信号的脉宽L2与第一输出模块40输出的信号的脉宽L1不同，在此不再赘述。
需要说明的是，在一些对扫描驱动电路版图面积要求不大的应用场景下，即一些扫描驱动电路可应用版图空间较大的显示面板中，也可以将第一输出端OUT1和第二输出端OUT2提供给一行像素中的像素驱动电路，作为像素驱动电路的不同驱动信号。
如图3所示，图3为本发明一个实施例提供的像素驱动电路的结构示意图，像素驱动电路包括晶体管M1至M6，在输入端S1、S2、Ref和Emit的输入信号的控制下，驱动发光器件30发光，其中，发光器件30可以为LED或OLED等。
如图4所示，图4为图3所示的像素驱动电路中输入端S1和输入端S2输入的信号的时序图，由于输入端S2输入的信号的相位滞后于输入端S1输入的信号的相位，且输入端S1的信号和输入端S2输入的信号的相位不交叠，因此，可以将第二输出端OUT2输出的信号作为输入端S2输入的信号，将第一输出端OUT1输出的信号作为输入端S1输入的信号。
本发明一些实施例中，如图5所示，图5为本发明一个实施例提供的移位寄存器的结构示意图，稳定模块60包括第一晶体管M1、第二晶体管M2和第一电容器C1。第一输出模块40包括第三晶体管M3和第二电容器C2。第二输出模块50包括第四晶体管M4和第三电容器C3。输入模块10包括第七晶体管M7和第八晶体管M8。控制模块20包括第九晶体管M9和第十晶体管M10。复位模块30包括第十一晶体管M11。
其中，第一晶体管M1的第一端电连接于第一电压端VGH，第一晶体管M1的第二端电连接于第一输出端OUT1，第一晶体管M1的控制端电连接于第二节点N2。第二晶体管M2的第一端电连接于第一电压端VGH，第二晶体管M2的第二端电连接于第二输出端OUT2，第二晶体管M2的控制端电连接于第二节点N2。第一电容器C1的第一极板电连接于第一电压端VGH，第一电容器C1的第二极板电连接于第二节点N2。
第三晶体管M3的第一端与第一输出端OUT1电连接，第三晶体管M3的第二端与第二时钟信号端CLK2电连接，第三晶体管M3的控制端电连接于第一节点N1。第二电容器C2的第一极板与第一输出端OUT1电连接，第二电容器C2的第二极板与第三晶体管M3的控制端电连接。第四晶体管M4的第一端与第二输出端OUT2电连接，第四晶体管M4的第二端与第三时钟信号端CLK3电连接，第四晶体管M4的控制端电连接于第一节点N1。第三电容器C3的第一极板与第二输出端OUT2电连接，第三电容器C3的第二极板与第四晶体管M4的控制端电连接。
第七晶体管M7的第一端与信号输入端IN电连接，第七晶体管M7的第二端与第一节点N1电连接，第七晶体管M7的控制端与第一时钟信号端CLK1电连接。第八晶体管M8的第一端与第一时钟信号端CLK1电连接，第八晶体管M8的第二端与第二节点N2电连接，第八晶体管M8的控制端与第一节点N1电连接。
第九晶体管M9的第一端与第一电压端VGH电连接，第九晶体管M9的控制端与第二节点N2电连接。第十晶体管M10的第一端与第九晶体管M9的第二端电连接，第十晶体管M10的第二端与第一节点N1电连接，第十晶体管M10的控制端与第二时钟信号端CLK2电连接。
第十一晶体管M11的第一端与第二电压端VGL电连接，第十一晶体管M11的第二端与第二节点N2电连接，第十一晶体管M11的控制端与第一时钟信号端CLK1电连接。
需要说明的是，图5中仅以移位寄存器的一种电路结构为例进行说明，并不仅限于此，在其他实施例中，移位寄存器还可以为其他电路结构，只要其能够实现移位寄存器各个模块的功能即可。
需要说明的是，本发明一些实施例中，如图5所示，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10和第十一晶体管M11都为PMOS晶体管，但是，本发明并不仅限于此，在另一些实施例中，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10和第十一晶体管M11还可以都为NMOS晶体管，或者，部分晶体管为NMOS晶体管、部分晶体管为PMOS晶体管。
其中，晶体管的类型不同时，为了使移位寄存器中的各个模块实现上述功能，需使得控制晶体管的信号的波形或电平不同。如控制PMOS晶体管导通的信号为低电平，控制PMOS晶体管关断的信号为高电平，控制NMOS晶体管导通的信号为高电平，控制NMOS晶体管关断的信号为低电平。
还需要说明的是，本发明实施例中，如图6所示，图6为本发明一个实施例提供的第一时钟信号端CLK1、第二时钟信号端CLK2和第三时钟信号端CLK3的信号时序图，第一时钟信号端CLK1提供第一时钟信号，第二时钟信号端CLK2提供第二时钟信号，第三时钟信号端CLK3提供第三时钟信号，并且，第一时钟信号、第二时钟信号和第三时钟信号的脉冲互不重叠，且在时间上依序排列，以使第二输出端OUT2输出的信号的相位滞后于第一输出端OUT1输出的信号的相位，且第一输出端OUT1输出的信号和第二输出端OUT2输出的信号的相位不交叠。可选地，第一时钟信号的占空比大于1/4，且小于或者等于1/3。如图6所示，第一时钟信号的占空比为低电平时间T1与一个周期时间T的比值。
本发明一些实施例中，如图3所示，当第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10和第十一晶体管M11都为PMOS晶体管时，输入模块10响应第一时钟信号端CLK1的低电平将输入信号端IN的信号提供至第一节点N1，控制模块20响应第二时钟信号端CLK2的低电平和第二节点N2的低电平，将第一电压端VGH的第一电压VGH提供至第一节点N1，复位模块30响应第一时钟信号端CLK1的低电平，将第二电压端VGL的第二电压VGL提供至第二节点N2，其中，第一电压VGH大于第二电压VGL。可选地，6V≤VGH≤14V，比如，VGH为8V，或者VGH为10V；-14V≤VGL≤-6V，比如，VGL为-10V，或者VGL为-7V。第一输出模块40响应第一节点N1的第一低电平和第二低电平将第二时钟信号端CLK2的信号提供至第一输出端OUT1，第二输出模块50至少响应第一节点N1的第三低电平将第三时钟信号端CLK3的信号提供至第二输出端OUT2，其中，第二低电平小于第一低电平，第三低电平小于第二低电平。
下面结合移位寄存器中各节点信号的时序图以及图5所示的移位寄存器的结构，对上述过程即移位寄存器的工作过程进行说明。
如图7和图8所示，图7为本发明一个实施例提供的移位寄存器中各节点的信号时序图，图8为本发明一个实施例提供的第一节点N1的信号放大图，在第一阶段T1，输入信号端IN输入的信号为低电平，第一时钟信号端CLK1输入的第一时钟信号为低电平，导通的第七晶体管M7将输入信号端IN的低电平提供至第一节点N1，使得第一节点N1为第一低电平V1，第一低电平V1使得第三晶体管M3和第四晶体管M4导通。导通的第三晶体管M3将第二时钟信号端CLK2的第二时钟信号即高电平传输至第一输出端OUT1，使得第一输出端OUT1输出高电平。导通的第四晶体管M4将第三时钟信号端CLK3的第三时钟信号即高电平传输至第二输出端OUT2，使得第二输出端OUT2输出高电平。同时，导通的第十一晶体管M11将第二电压提供至第二节点N2，使得第二节点N2为低电平，导通的第一晶体管M1将第一电压端VGH的第一电压即高电平传输至第一输出端OUT1，导通的第二晶体管M2将第一电压端VGH的第一电压即高电平传输至第二输出端OUT2，从而进一步保证了第一输出端OUT1和第二输出端OUT2输出的高电平的稳定性。
在第二阶段T2，输入信号端IN输入的信号为高电平，第一时钟信号端CLK1输入的第一时钟信号为高电平，第七晶体管M7和第十一晶体管M11关断，导通的第八晶体管M8将第一时钟信号端CLK1输入的高电平传输至第二节点N2，使得第一晶体管M1和第二晶体管M2关断。在第二电容C2的自举作用下，第一节点N1的电位被拉得更低，使得第一节点N1的电位为第二低电平V2，第二低电平V2小于第一低电平V1，第二低电平使得第三晶体管M3和第四晶体管M4导通。导通的第三晶体管M3将第二时钟信号端CLK2的第二时钟信号即低电平传输至第一输出端OUT1，使得第一输出端OUT1输出低电平。导通的第四晶体管M4将第三时钟信号端CLK3的第三时钟信号即高电平传输至第二输出端OUT2，使得第二输出端OUT2输出高电平。
在第三阶段T3，输入信号端IN输入的信号为高电平，第一时钟信号端CLK1输入的第一时钟信号为高电平，第七晶体管M7和第十一晶体管M11持续关断，导通的第八晶体管M8将第一时钟信号端CLK1输入的高电平传输至第二节点N2，使得第一晶体管M1和第二晶体管M2关断。在第三电容C3的自举作用下，第一节点N1的电位被拉得更低，使得第一节点N1的电位为第三低电平V3，第三低电平V3小于第二低电平V2，第三低电平V3使得第三晶体管M3和第四晶体管M4导通。导通的第三晶体管M3将第二时钟信号端CLK2的第二时钟信号即高电平传输至第一输出端OUT1，使得第一输出端OUT1输出高电平。导通的第四晶体管M4将第三时钟信号端CLK3的第三时钟信号即低电平传输至第二输出端OUT2，使得第二输出端OUT2输出低电平。
在第四阶段T4，输入信号端IN输入的信号为高电平，第一时钟信号端CLK1输入的第一时钟信号为低电平，第七晶体管M7和第十一晶体管M11导通，导通的第七晶体管M7将输入信号端IN的高电平提供至第一节点N1，使得第一节点N1为高电平V0，V0大于V1，使得第八晶体管M8、第三晶体管M3和第四晶体管M4关断。导通的第十一晶体管M11将第二电压端VGL的第二电压即低电平传输至第二节点N2，使得第一晶体管M1和第二晶体管M2导通。导通的第一晶体管M1将第一电压端VGH的第一电压即高电平传输至第一输出端OUT1，导通的第二晶体管M2将第一电压端VGH的第一电压即高电平传输至第二输出端OUT2，使得第一输出端OUT1和第二输出端OUT2均输出高电平。
在移位寄存器工作的过程中，当输入信号端IN输入触发信号(比如图5中信号IN中的低电平时段)且第一时钟信号端CLK1输入的信号为低电平时，移位寄存器会进行第一阶段T1至第四阶段T4，以使第一输出端OUT1和第二输出端OUT2输出所需的信号。
本发明一些实施例中，为了使第一输出端OUT1输出的信号的脉宽和第二输出端OUT2输出的信号的脉宽相等，令第二电容C2的电容和第三电容C3的电容相等，令第三晶体管M3和第四晶体管M4的长宽比等参数相同。一些可选地实施例中，第二电容C2和第三电容C3的电容范围为200f～500f，优选为200f。
但是，在实际应用中发现，由于在第二阶段T2，第二电容C2发生自举之后，相比于第一阶段T1中第一节点N1的电位V1，第二阶段T2中第一节点N1的电位更低，此时第一节点N1的电位为V2，因此，会导致电路中发生漏电流，影响第一节点N1的电位，导致第一节点N1的电位上升，从而导致第三电容C3在第三阶段T3发生自举时，第二输出端OUT2输出的信号的下降沿延迟比之前第一输出端OUT1输出的信号的下降沿的延迟大，如图9所示，图9为本发明一个实施例提供的第二电容C2的电容和第三电容C3的电容相等时，第一输出端OUT1和第二输出端OUT2的信号时序图，第二输出端OUT2输出的信号的下降沿的延迟时间为402ns，即C点和D点之间的下降时间为402ns，第一输出端OUT1输出的信号的下降沿的延迟时间为360ns，即A点和B点之间的下降时间为360ns，导致第一输出端OUT1输出的信号的脉宽和第二输出端OUT2输出的信号的延迟情况存在差异。
基于此，本发明另一些实施例中，令第三电容器C3的电容大于第二电容C2的电容，以使得第三电容C3发生自举时，第一节点N1的电位为第三低电平V3，其中，第三低电平V3小于第二低电平V2，以减小第二输出端OUT2输出的信号的下降沿延迟与第一输出端OUT1输出的信号的下降沿的延迟的差异。
如图10所示，图10为本发明一个实施例提供的第二电容C2的电容小于第三电容C3的电容时，第一输出端OUT1和第二输出端OUT2的信号时序图，第二输出端OUT2输出的信号的下降沿的延迟时间为380ns，即G点和H点之间的下降时间为380ns，第一输出端OUT1输出的信号的下降沿的延迟时间为381ns，即E点和F点之间的下降时间为381ns，使得第二输出端OUT2输出的信号的下降沿延迟与第一输出端OUT1输出的信号的下降沿的延迟基本相同。
本发明一些实施例中，第三电容器C3的电容与第二电容器C2的电容的比值K的范围为1.01～2。本发明另一些实施例中，为了进一步减小第二输出端OUT2输出的信号的下降沿延迟与第一输出端OUT1输出的信号的下降沿的延迟的差值，第三电容器C3的电容与第二电容器C2的电容的比值K的范围为1.1～1.5，包括端点值。本发明另一些实施例中，为了进一步减小第二输出端OUT2输出的信号的下降沿延迟与第一输出端OUT1输出的信号的下降沿的延迟的差值，第三电容器C3的电容与第二电容器C2的电容的比值K的范围为1.1～1.2，包括端点值。从而确保第二输出端OUT2输出的信号的下降沿的延迟情况与第一输出端OUT1输出的信号的下降沿的延迟情况近似或者相同，减小两个输出端输出的信号的差异。
在此基础上，本发明一些实施例中，第二电容器C2的电容为200f，则第三电容器C3的电容范围为202f～400f，包括端点值，另一些实施例中，第三电容器C3的电容范围为220f～300f，包括端点值，另一些实施例中，第三电容器C3的电容范围为220f～240f，包括端点值。
需要说明的是，由于第一电容C1的作用仅是在第一电压端VGH和第二节点N2之间产生足够的电势差，而第二电容C2和第三电容C3的作用是通过自举拉低晶体管栅极的电位，因此，第二电容C2和第三电容C3的电容可以设置的较大一些，即第二电容C2和第三电容C3的电容可以大于第一电容C1的电容。一些可选地实施例中，第一电容C1的电容为100f，第二电容C2和第三电容C3的电容为200f。
为了进一步改善漏电流对第一节点N1的电位的影响，减小第二输出端OUT2输出的信号的下降沿延迟与第一输出端OUT1输出的信号的下降沿的延迟的差值，在图5所示结构的基础上，本发明的另一些实施例中，如图11所示，图11为本发明另一个实施例提供的移位寄存器的结构示意图，第一输出模块40还包括第五晶体管M5，第二输出模块50还包括第六晶体管M6。
其中，第五晶体管M5的第一端与第一节点N1电连接，第五晶体管M5第二端与第三晶体管M3的控制端电连接，且电连接于第三节点N3，第五晶体管M5控制端与第二电压端VGL电连接。第六晶体管M6的第一端与第一节点N1电连接，第六晶体管M6的第二端与第四晶体管M4的控制端电连接，且电连接于第四节点N4，第六晶体管M6的控制端与第二电压端VGL电连接。
本发明一些实施例中，第五晶体管M5和第六晶体管M6都为PMOS晶体管，当然，本发明并不仅限于此，在另一些实施例中，第五晶体管M5和第六晶体管M6还可以都为NMOS晶体管，或者，一个为PMOS晶体管、另一个为NMOS晶体管，在此不再赘述。
由于第五晶体管M5和第六晶体管M6在第二电压端VGL的低电平控制下，长期保持导通状态，因此，第三节点N3和第四节点N4的电位与第一节点N1的电位基本一致。但是，导通的第五晶体管M5和第六晶体管M6的源极和漏极之间具有一定的电阻，因此，即便第三节点N3和第四节点N4的电位因电容自举而被拉低，也不会对第一节点N1的电位产生太大影响。由于第一节点N1的电位基本不受影响，因此，也会在一定程度上改善漏电流对第三节点N3和第四节点N4电位的影响，从而可以减小第二输出端OUT2输出的信号的下降沿延迟与第一输出端OUT1输出的信号的下降沿的延迟的差值。
需要说明的是，图11所示结构的移位寄存器与图5所示结构的移位寄存器的工作过程基本相同。但是，如图12所示，图12为本发明另一个实施例提供的移位寄存器中各节点的信号时序图，在第二阶段T2，在第二电容C2自举之后，第三节点N3的电位被拉得更低，且第三节点N3的电位低于第一节点N1的电位；在第三阶段T3，在第三电容C3自举之后，第四节点N4的电位被拉得更低，且第四节点N4的电位低于第一节点N1的电位。
需要说明的是，本发明一些实施例中，第五晶体管M5和第六晶体管M6并未做差异化设计，第三晶体管M3和第四晶体管M4也未做差异化设计，即第五晶体管M5和第六晶体管M6的宽长比等参数都是相同的，第三晶体管M3和第四晶体管M4的宽长比等参数都是相同的，仅通过第二电容C2和第三电容C3电容的不同，来减小第二输出端OUT2输出的信号的下降沿延迟与第一输出端OUT1输出的信号的下降沿的延迟的差值。但是，本发明并不仅限于此，在另一些实施例中，第五晶体管M5和第六晶体管M6也可以进行差异化设计，如令第五晶体管M5和第六晶体管M6的宽长比等参数不同，来减小第二输出端OUT2输出的信号的下降沿延迟与第一输出端OUT1输出的信号的下降沿的延迟的差值。在另一些实施例中，第三晶体管M3和第四晶体管M4也可以进行差异化设计，如令第三晶体管M3和第四晶体管M4的宽长比等参数不同，来减小第二输出端OUT2输出的信号的下降沿延迟与第一输出端OUT1输出的信号的下降沿的延迟的差值。
本发明一些实施例中，如图13所示，图13为本发明一个实施例提供的移位寄存器的版图结构示意图，其中，第三晶体管M3所处区域为第一区域A1，第四晶体管M4所处区域为第二区域A2，第一区域A1和第二区域A2沿第一方向Y排列，第一区域A1在第一方向Y上的尺寸为W1，在第二方向X上的尺寸为L1，第二区域在第一方向Y上的尺寸为W2，在第二方向X上的尺寸为L2，其中，W1>W2，L1<L2；第一方向Y和第二方向X交叉。
第二电容器C2所处的区域为第三区域A3，第三电容器C3所处的区域为第四区域A4，第三区域A3和第四区域A4均呈L型，第三区域A3包括沿第一方向Y延伸的第一子区域A31和沿第二方向X延伸的第二子区域A32，第四区域包括沿第一方向Y延伸的第三子区域A41和沿第二方向X延伸的第四子区域A42，第三区域A3半包围第一区域A1，第四区域A4半包围第二区域A2。
第一子区域A31在第一方向Y上的尺寸为L3，第二子区域A32在第二方向X上的尺寸为L4，第三子区域A41在第一方向Y上的尺寸为L5，第四子区域A42在第二方向X上的尺寸为L6，其中，|L1-L2|>|W1-W2|，|L4-L6|>|L3-L5|，以使第三电容器C3的电容大于第二电容器C2的电容。
需要说明的是，图13中所示晶体管所在的区域是指晶体管的栅极、源极、漏极和有源层共同占据的区域，晶体管所在的区域之间交叠的部分是指晶体管之间相互电连接的部分，当然，晶体管所在的区域之间不交叠并不代表晶体管之间没有连接关系，其也可以通过区域之间的走线等实现连接关系，为避免线条过多杂乱，并未对走线等进行说明。
本发明实施例还提供了一种移位寄存器的驱动方法，应用于如上任一实施例提供的移位寄存器，如图14所示，图14为本发明一个实施例提供的移位寄存器的驱动方法的流程图，该驱动方法包括：
S101：在第一阶段，信号输入端输入低电平，第一时钟信号端输入低电平，第二时钟信号端输入高电平，第三时钟信号端输入高电平，用于将信号输入端输入的低电平提供至第一节点，将第一时钟信号端输入的低电平提供至第二节点，使第一输出端和第二输出端均输出高电平；
S102：在第二阶段，信号输入端输入高电平，第一时钟信号端输入高电平，第二时钟信号端输入低电平，第三时钟信号端输入高电平，用于将第一时钟信号端输入的高电平提供至第二节点，使第一输出端输出低电平，第二输出端输出高电平；
S103：在第三阶段，信号输入端输入高电平，第一时钟信号端输入高电平，第二时钟信号端输入高电平，第三时钟信号端输入低电平，用于将第一时钟信号端输入的高电平提供至第二节点，使第一输出端输出高电平，第二输出端输出低电平；
S104：在第四阶段，信号输入端输入高电平，第一时钟信号端输入低电平，第二时钟信号端输入高电平，第三时钟信号端输入高电平，用于将输入信号端输入的高电平提供至第一节点，将第二电压端的低电平提供至第二节点，第一输出端和第二输出端均输出高电平。
参考5和图7，在第一阶段T1，输入信号端IN输入的信号为低电平，第一时钟信号端CLK1输入的第一时钟信号为低电平，导通的第七晶体管M7将输入信号端IN的低电平提供至第一节点N1，使得第一节点N1为第一低电平V1，第一低电平V1使得第三晶体管M3和第四晶体管M4导通。导通的第三晶体管M3将第二时钟信号端CLK2的第二时钟信号即高电平传输至第一输出端OUT1，使得第一输出端OUT1输出高电平。导通的第四晶体管M4将第三时钟信号端CLK3的第三时钟信号即高电平传输至第二输出端OUT2，使得第二输出端OUT2输出高电平。同时，导通的第十一晶体管M11将第二电压提供至第二节点N2，使得第二节点N2为低电平，导通的第一晶体管M1将第一电压端VGH的第一电压即高电平传输至第一输出端OUT1，导通的第二晶体管M2将第一电压端VGH的第一电压即高电平传输至第二输出端OUT2，从而进一步保证了第一输出端OUT1和第二输出端OUT2输出的高电平的稳定性。
在第二阶段T2，输入信号端IN输入的信号为高电平，第一时钟信号端CLK1输入的第一时钟信号为高电平，第七晶体管M7和第十一晶体管M11关断，导通的第八晶体管M8将第一时钟信号端CLK1输入的高电平传输至第二节点N2，使得第一晶体管M1和第二晶体管M2关断。在第二电容C2和第三电容C3的自举作用下，第一节点N1的电位被拉得更低，使得第一节点N1的电位为第二低电平V2，第二低电平V2小于第一低电平V1，第二低电平使得第三晶体管M3和第四晶体管M4导通。导通的第三晶体管M3将第二时钟信号端CLK2的第二时钟信号即低电平传输至第一输出端OUT1，使得第一输出端OUT1输出低电平。导通的第四晶体管M4将第三时钟信号端CLK3的第三时钟信号即高电平传输至第二输出端OUT2，使得第二输出端OUT2输出高电平。
在第三阶段T3，输入信号端IN输入的信号为高电平，第一时钟信号端CLK1输入的第一时钟信号为高电平，第七晶体管M7和第十一晶体管M11持续关断，导通的第八晶体管M8将第一时钟信号端CLK1输入的高电平传输至第二节点N2，使得第一晶体管M1和第二晶体管M2关断。在第二电容C2和第三电容C3的自举作用下，第一节点N1的电位被拉得更低，使得第一节点N1的电位为第三低电平V3，第三低电平V3小于第二低电平V2，第三低电平V3使得第三晶体管M3和第四晶体管M4导通。导通的第三晶体管M3将第二时钟信号端CLK2的第二时钟信号即高电平传输至第一输出端OUT1，使得第一输出端OUT1输出高电平。导通的第四晶体管M4将第三时钟信号端CLK3的第三时钟信号即低电平传输至第二输出端OUT2，使得第二输出端OUT2输出低电平。
在第四阶段T4，输入信号端IN输入的信号为高电平，第一时钟信号端CLK1输入的第一时钟信号为低电平，第七晶体管M7和第十一晶体管M11导通，导通的第七晶体管M7将输入信号端IN的高电平提供至第一节点N1，使得第一节点N1为高电平V0，V0大于V1，使得第八晶体管M8、第三晶体管M3和第四晶体管M4关断。导通的第十一晶体管M11将第二电压端VGL的第二电压即低电平传输至第二节点N2，使得第一晶体管M1和第二晶体管M2导通。导通的第一晶体管M1将第一电压端VGH的第一电压即高电平传输至第一输出端OUT1，导通的第二晶体管M2将第一电压端VGH的第一电压即高电平传输至第二输出端OUT2，使得第一输出端OUT1和第二输出端OUT2均输出高电平。
由于第一输出端OUT1和第二输出端OUT2能够分别输出两个信号，并且，第二输出端OUT2输出的信号的相位滞后于第一输出端OUT1输出的信号的相位，且与第一输出端OUT1输出的信号的相位不交叠，因此，可以将第一输出端OUT1和第二输出端OUT2输出的信号分别与两根栅极线电连接，来分别对两行像素进行扫描。
此外，第二节点N2为低电平时，导通的第一晶体管M1将第一电压端VGH的第一电压即高电平传输至第一输出端OUT1，导通的第二晶体管M2将第一电压端VGH的第一电压即高电平传输至第二输出端OUT2，从而进一步保证了第一输出端OUT1和第二输出端OUT2输出的高电平的稳定性。
本发明实施例还提供了一种扫描驱动电路，如图15所示，图15为本发明一个实施例提供的扫描驱动电路的结构示意图，该扫描驱动电路包括多级级联设置的移位寄存器ASG1至ASGN(N≥2)、初始信号线STV、第一时钟信号线XCLK1、第二时钟信号线XCLK2和第三时钟信号线XCLK3，其中，移位寄存器为如上任一实施例提供的移位寄存器。
本发明的一些实施例中，如图15所示，第一级移位寄存器ASG1的信号输入端IN与初始信号线STV电连接，初始信号线STV用于向信号输入端IN输入信号。除第一级移位寄存器ASG1外，每一级移位寄存器的信号输入端IN与前一级移位寄存器的第二输出端OUT2电连接，以将前一级移位寄存器的第二输出端OUT2输出的信号作为下一级移位寄存器的信号输入端IN的信号，使得级联的移位寄存器ASG1至ASGN依次输出信号。
对于第3n级移位寄存器，其第一时钟信号端CLK1与第一时钟信号线XCLK1电连接，其第二时钟信号端CLK2与第二时钟信号线XCLK2电连接，其第三时钟信号端CLK3与第三时钟信号线XCLK3电连接；对于第3n+1级移位寄存器，其第一时钟信号端CLK1与第三时钟信号线XCLK3电连接，其第二时钟信号端CLK2与第一时钟信号线XCLK1电连接，其第三时钟信号端CLK3与第二时钟信号线XCLK2电连接；对于第3n+2级移位寄存器，其第一时钟信号端CLK1与第二时钟信号线XCLK2电连接，其第二时钟信号端CLK2与第三时钟信号线XCLK3电连接，其第三时钟信号端CLK3与第一时钟信号线XCLK1电连接。其中，n为0或者正整数。
如图15所示，n等于0时，对于第1级移位寄存器ASG1，其第一时钟信号端CLK1与第三时钟信号线XCLK3电连接，其第二时钟信号端CLK2与第一时钟信号线XCLK1电连接，其第三时钟信号端CLK3与第二时钟信号线XCLK2电连接；对于第2级移位寄存器ASG2，其第一时钟信号端CLK1与第二时钟信号线XCLK2电连接，其第二时钟信号端CLK2与第三时钟信号线XCLK3电连接，其第三时钟信号端CLK3与第一时钟信号线XCLK1电连接。n等于1时，对于第3级移位寄存器ASG3，其第一时钟信号端CLK1与第一时钟信号线XCLK1电连接，其第二时钟信号端CLK2与第二时钟信号线XCLK2电连接，其第三时钟信号端CLK3与第三时钟信号线XCLK3电连接，其他的移位寄存器以此类推，在此不再赘述。
如图16所示，图16为图15所示的级联的移位寄存器各个输出端输出的信号的时序图，不仅同一移位寄存器的第一输出端OUT1和第二输出端OUT2输出的信号的相位不交叠，而且不同移位寄存器的第一输出端OUT1和第二输出端OUT2输出的信号的相位也不交叠。基于此，可以将级联的移位寄存器各个输出端输出的信号分别与显示面板中的多条栅极线相连，分别向显示面板中的多行像素提供扫描信号。
当然，本发明并不仅限于此，在另一些实施例中，如图17所示，图17为本发明一个实施例提供的扫描驱动电路的结构示意图，第一级移位寄存器ASG1的信号输入端IN与初始信号线STV电连接，初始信号线STV用于向信号输入端IN输入信号。除第一级移位寄存器ASG1外，每一级移位寄存器的信号输入端IN与前一级移位寄存器的第一输出端OUT1电连接，以将前一级移位寄存器的第一输出端OUT1输出的信号作为下一级移位寄存器的信号输入端IN的信号。
如图18所示，图18为图17所示的级联的移位寄存器各个输出端输出的信号的时序图，同一移位寄存器的第一输出端OUT1和第二输出端OUT2输出的信号的相位不交叠，但是，下一级移位寄存器中第一输出端OUT1输出的信号和上一级移位寄存器第二输出端OUT2输出的信号的相位交叠。基于此，可以将同一移位寄存器的第一输出端OUT1和第二输出端OUT2输出的信号提供给同一行像素的像素驱动电路，分别作为像素驱动电路中的S1和S2输入端的信号。
在上述基础上，本发明实施例中，第一时钟信号线XCLK1、第二时钟信号线XCLK2和第三时钟信号线XCLK3的脉冲互不重叠，且在时间上依序排列，以使第一时钟信号端CLK1、第二时钟信号端CLK2和第三时钟信号端CLK3的脉冲信号互不重叠，且在时间上依序排列。
本发明实施例还提供了一种显示面板，如图19所示，图19为本发明一个实施例提供的显示面板的俯视结构示意图，该显示面板包括如上实施例提供的扫描驱动电路11、多条扫描信号线G和多个像素驱动电路12。当然，如图19所示，本发明实施例提供的显示面板还包括多条数据线D和驱动芯片13等，在此不再赘述。
本发明一些实施例中，扫描驱动电路11的移位寄存器的第一输出端OUT1和第二输出端OUT2与扫描信号线G电连接；扫描信号线G与像素驱动电路12电连接。可选地，同一个移位寄存器的第一输出端OUT1和第二输出端OUT2分别与相邻的两个扫描信号线G电连接，以对相邻的两行像素中的像素驱动电路12进行驱动。
需要说明的是，本发明实施例中的显示面板可以为液晶显示面板和OLED显示面板等。当显示面板为液晶显示面板时，像素驱动电路2包括一个晶体管，其通过一个晶体管控制像素是否发光进行图像的显示。当显示面板为OLED显示面板时，如图3所示，像素驱动电路2至少包括两个相连的晶体管和一个电容，其通过至少两个晶体管和一个电容控制像素发光进行图像的显示。
还需要说明的是，本发明实施例中仅以同一个移位寄存器的第一输出端OUT1和第二输出端OUT2分别与相邻的两个扫描信号线G电连接为例进行说，但是，本发明并不仅限于此，在另一些实施例中，同一个移位寄存器的第一输出端OUT1和第二输出端OUT2也可以分别与不相邻的两个扫描信号线G电连接，如第一个移位寄存器的第一输出端OUT1与第一条扫描信号线G电连接、第二输出端OUT2与第三条扫描信号线G电连接，第二个移位寄存器的第一输出端OUT1与第二条扫描信号线G电连接、第一输出端OUT1与第四条扫描信号线G电连接，其中，第一条扫描信号线G和第二条扫描信号线G向同一行像素中的像素驱动电路12提供扫描信号，第三条扫描信号线G和第四条扫描信号线G向同一行像素中的像素驱动电路12提供扫描信号。
还需要说明的是，本发明实施例中，仅以显示面板的一侧具有扫描驱动电路为例进行说明，本发明并不仅限于此，在另一些实施例中，显示面板的相对两侧都可以具有扫描驱动电路，在此不再赘述。
本发明实施例还提供了一种显示装置，包括如上实施例提供的显示面板。如图20所示，图20为本发明一个实施例提供的显示装置的结构示意图，该显示装置P包括但不仅限于全面屏手机、平板电脑和数码相机等。并且，该显示装置P可以为液晶显示装置、LED显示装置、OLED显示装置以及柔性显示装置等。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (19)

1.一种移位寄存器，其特征在于，包括：
输入模块，与信号输入端和第一时钟信号端电连接，用于响应于所述第一时钟信号端的信号，将所述信号输入端的信号提供至第一节点；
控制模块，与第一电压端、第二时钟信号端和第二节点电连接，用于响应于所述第二节点的电压和所述第二时钟信号端的信号，将所述第一电压端的电压提供至所述第一节点；
复位模块，与第二电压端和所述第一时钟信号端电连接，用于响应于所述第一时钟信号端的信号，将所述第二电压端的电压提供至所述第二节点；
第一输出模块，与所述第一节点和所述第二时钟信号端电连接，用于响应于所述第一节点的电压，将所述第二时钟信号端的信号提供至第一输出端；
第二输出模块，与所述第一节点和第三时钟信号端电连接，用于响应于所述第一节点的电压，将所述第三时钟信号端的信号提供至第二输出端；
稳定模块，与所述第二节点和所述第一电压端电连接，用于响应于所述第二节点的电压，将所述第一电压端的电压分别提供至所述第一输出端和所述第二输出端；
其中，所述第二输出模块输出的信号的相位滞后于所述第一输出模块输出的信号的相位，且与所述第一输出模块输出的信号的相位不交叠。
2.如权利要求1所述的移位寄存器，其特征在于，
所述第二输出模块输出的信号的脉宽与所述第一输出模块输出的信号的脉宽相等。
3.如权利要求1所述的移位寄存器，其特征在于，
所述稳定模块包括：
第一晶体管，其第一端电连接于所述第一电压端，其第二端电连接于所述第一输出端，其控制端电连接于所述第二节点；
第二晶体管，其第一端电连接于所述第一电压端，其第二端电连接于所述第二输出端，其控制端电连接于所述第二节点；
第一电容器，其第一极板电连接于所述第一电压端，其第二极板电连接于所述第二节点。
4.如权利要求3所述的移位寄存器，其特征在于，
所述第一输出模块包括：
第三晶体管，其第一端与所述第一输出端电连接，其第二端与所述第二时钟信号端电连接；
第二电容器，其第一极板与所述第一输出端电连接，其第二极板与所述第三晶体管的控制端电连接；
所述第二输出模块包括：
第四晶体管，其第一端与所述第二输出端电连接，其第二端与所述第三时钟信号端电连接；
第三电容器，其第一极板与所述第二输出端电连接，其第二极板与所述第四晶体管的控制端电连接。
5.如权利要求4所述的移位寄存器，其特征在于，所述第三电容器的电容大于所述第二电容器的电容。
6.如权利要求5所述的移位寄存器，其特征在于，1.1<K<1.5，K为所述第三电容器的电容与所述第二电容器的电容的比值。
7.如权利要求4所述的移位寄存器，其特征在于，
所述第一输出模块还包括第五晶体管，其第一端与所述第一节点电连接，其第二端与所述第三晶体管的控制端电连接，其控制端与所述第二电压端电连接；
所述第二输出模块还包括第六晶体管，其第一端与所述第一节点电连接，其第二端与所述第四晶体管的控制端电连接，其控制端与所述第二电压端电连接。
8.如权利要求4所述的移位寄存器，其特征在于，所述第三晶体管所处区域为第一区域，所述第四晶体管所处区域为第二区域，所述第一区域和所述第二区域沿第一方向排列，所述第一区域在所述第一方向上的尺寸为W1，在第二方向上的尺寸为L1，所述第二区域在所述第一方向上的尺寸为W2，在所述第二方向上的尺寸为L2，其中，W1>W2，L1<L2；
所述第一方向和所述第二方向交叉。
9.如权利要求8所述的移位寄存器，其特征在于，所述第二电容器所处的区域为第三区域，所述第三电容器所处的区域为第四区域，所述第三区域和所述第四区域均呈L型，所述第三区域包括沿所述第一方向延伸的第一子区域和沿所述第二方向延伸的第二子区域，所述第四区域包括沿所述第一方向延伸的第三子区域和沿所述第二方向延伸的第四子区域，所述第三区域半包围所述第一区域，所述第四区域半包围所述第二区域。
10.如权利要求9所述的移位寄存器，其特征在于，
所述第一子区域在所述第一方向上的尺寸为L3，所述第二子区域在所述第二方向上的尺寸为L4，所述第三子区域在所述第一方向上的尺寸为L5，所述第四子区域在所述第二方向上的尺寸为L6，其中，|L1-L2|>|W1-W2|，|L4-L6|>|L3-L5|。
11.如权利要求1所述的移位寄存器，其特征在于，
所述第一时钟信号端提供第一时钟信号，所述第二时钟信号端提供第二时钟信号，所述第三时钟信号端提供第三时钟信号；
所述第一时钟信号、所述第二时钟信号和所述第三时钟信号的脉冲互不重叠，且在时间上依序排列。
12.如权利要求11所述的移位寄存器，其特征在于，
所述第一时钟信号的占空比大于1/4，且小于或者等于1/3。
13.如权利要求1所述的移位寄存器，其特征在于，
所述输入模块包括：
第七晶体管，其第一端与所述信号输入端电连接，其第二端与所述第一节点电连接，其控制端与所述第一时钟信号端电连接；
第八晶体管，其第一端与所述第一时钟信号端电连接，其第二端与所述第二节点电连接，其控制端与所述第一节点电连接；
所述控制模块包括：
第九晶体管，其第一端与所述第一电压端电连接，其控制端与所述第二节点电连接；
第十晶体管，其第一端与所述第九晶体管的第二端电连接，其第二端与所述第一节点电连接，其控制端与所述第二时钟信号端电连接；
复位模块包括：
第十一晶体管，其第一端与所述第二电压端电连接，其第二端与所述第二节点电连接，其控制端与所述第一时钟信号端电连接。
14.如权利要求1所述的移位寄存器，其特征在于，
所述输入模块响应所述第一时钟信号端的低电平将所述输入信号端的信号提供至所述第一节点；
所述控制模块响应所述第二时钟信号端的低电平和所述第二节点的低电平，将所述第一电压端的第一电压提供至所述第一节点；
所述复位模块响应所述第一时钟信号端的低电平，将所述第二电压端的第二电压提供至所述第二节点；
所述第一电压大于所述第二电压。
15.如权利要求14所述的移位寄存器，其特征在于，
所述第一输出模块响应所述第一节点的第一低电平和第二低电平将所述第二时钟信号端的信号提供至所述第一输出端；
所述第二输出模块至少响应所述第一节点的第三低电平将所述第三时钟信号端的信号提供至所述第二输出端；
其中，所述第二低电平小于所述第一低电平，所述第三低电平小于所述第二低电平。
16.一种应用于如权利要求1-15任一项所述的移位寄存器的驱动方法，其特征在于，包括：
在第一阶段，所述信号输入端输入低电平，所述第一时钟信号端输入低电平，所述第二时钟信号端输入高电平，所述第三时钟信号端输入高电平，用于将所述信号输入端输入的低电平提供至所述第一节点，将所述第一时钟信号端输入的低电平提供至所述第二节点，使所述第一输出端和所述第二输出端均输出高电平；
在第二阶段，所述信号输入端输入高电平，所述第一时钟信号端输入高电平，所述第二时钟信号端输入低电平，所述第三时钟信号端输入高电平，用于将所述第一时钟信号端输入的高电平提供至所述第二节点，使所述第一输出端输出低电平，所述第二输出端输出高电平；
在第三阶段，所述信号输入端输入高电平，所述第一时钟信号端输入高电平，所述第二时钟信号端输入高电平，所述第三时钟信号端输入低电平，用于将所述第一时钟信号端输入的高电平提供至所述第二节点，使所述第一输出端输出高电平，所述第二输出端输出低电平；
在第四阶段，所述信号输入端输入高电平，所述第一时钟信号端输入低电平，所述第二时钟信号端输入高电平，所述第三时钟信号端输入高电平，用于将所述输入信号端输入的高电平提供至所述第一节点，将所述第二电压端的低电平提供至所述第二节点，所述第一输出端和所述第二输出端均输出高电平。
17.一种扫描驱动电路，其特征在于，包括多级级联设置的如权利要求1-15任一项所述的移位寄存器、初始信号线、第一时钟信号线、第二时钟信号线和第三时钟信号线；
第一级移位寄存器的所述信号输入端与初始信号线电连接；
除所述第一级移位寄存器外，每一级移位寄存器的所述信号输入端与前一级所述移位寄存器的所述第二输出端或所述第一输出端电连接；
对于第3n级移位寄存器，其第一时钟信号端与所述第一时钟信号线电连接，其第二时钟信号端与所述第二时钟信号线电连接，其第三时钟信号端与所述第三时钟信号线电连接；
对于第3n+1级移位寄存器，其第一时钟信号端与所述第三时钟信号线电连接，其第二时钟信号端与所述第一时钟信号线电连接，其第三时钟信号端与所述第二时钟信号线电连接；
对于第3n+2级移位寄存器，其第一时钟信号端与所述第二时钟信号线电连接，其第二时钟信号端与所述第三时钟信号线电连接，其第三时钟信号端与所述第一时钟信号线电连接；
所述第一时钟信号线、所述第二时钟信号线和所述第三时钟信号线的脉冲互不重叠，且在时间上依序排列；
其中，n为0或者正整数。
18.一种显示面板，其特征在于，包括如权利要求17所述的扫描驱动电路、多条扫描信号线和多个像素驱动电路；
所述扫描驱动电路的移位寄存器的第一输出端和第二输出端与所述扫描信号线电连接；
所述扫描信号线与所述像素驱动电路电连接。
19.一种显示装置，其特征在于，包括如权利要求18所述的显示面板。
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