WO2011148658A1

WO2011148658A1 - 走査信号線駆動回路およびそれを備えた表示装置

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Publication number: WO2011148658A1
Application number: PCT/JP2011/050782
Authority: WO
Inventors: 高橋　佳久
Original assignee: シャープ株式会社
Priority date: 2010-05-24
Filing date: 2011-01-18
Publication date: 2011-12-01
Also published as: US8982107B2; US20130033468A1

Abstract

　比較的少ない回路素子で動作するモノリシックゲートドライバを実現する。　シフトレジスタの各段を構成する段構成回路は、走査信号線に接続された２個の出力端子（６１，６２）と、出力制御用クロック信号がドレイン端子に与えられ出力端子にソース端子が接続された２個の薄膜トランジスタ（ＭＡ１，ＭＢ１）と、２個の薄膜トランジスタ（ＭＡ１，ＭＢ１）に共通的に接続された第１ノード（Ｎ１）と、第１ノード制御回路（４２０）と、セット信号（Ｓ）を受け取る入力端子（４１）とを含む。このような構成において、第１ノード（Ｎ１）は、セット信号（Ｓ）に基づいてオフレベルからオンレベルへと変化する。また、第１ノード制御回路（４２０）は、第１ノード（Ｎ１）をオンレベルからオフレベルへと変化させる。

Description

走査信号線駆動回路およびそれを備えた表示装置

　本発明は、表示装置およびその駆動回路に関し、詳しくは、表示装置の表示部に配設された走査信号線を駆動するシフトレジスタを備えた走査信号線駆動回路に関する。

　近年、液晶表示装置において、ゲートバスライン（走査信号線）を駆動するためのゲートドライバ（走査信号線駆動回路）のモノリシック化が進んでいる。従来、ゲートドライバは液晶パネルを構成する基板の周辺部にＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）チップとして搭載されることが多かった。しかしながら、近年、基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」などと呼ばれている。モノリシックゲートドライバを備えた液晶表示装置では、従来よりアモルファスシリコン（ａ－Ｓｉ）を用いた薄膜トランジスタ（以下「ａ－ＳｉＴＦＴ」という）が駆動素子として採用されている。しかし、近年、微結晶シリコン（μｃ－Ｓｉ）や酸化物半導体（例えばＩＧＺＯ）を用いた薄膜トランジスタの採用が図られている。微結晶シリコンや酸化物半導体の移動度はアモルファスシリコンの移動度よりも大きい。それ故、微結晶シリコンや酸化物半導体を用いた薄膜トランジスタを駆動素子として採用することにより、額縁面積の縮小や高精細化を実現することができる。

　アクティブマトリクス型の液晶表示装置の表示部には、複数本のソースバスライン（映像信号線）と、複数本のゲートバスラインと、それら複数本のソースバスラインと複数本のゲートバスラインとの交差点にそれぞれ対応して設けられた複数個の画素形成部とが含まれている。これらの画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタや、画素電圧値を保持するための画素容量などを含んでいる。アクティブマトリクス型の液晶表示装置には、また、上述したゲートドライバと、ソースバスラインを駆動するためのソースドライバ（映像信号線駆動回路）とが設けられている。

　画素電圧値を示す映像信号はソースバスラインによって伝達されるが、各ソースバスラインは複数行分の画素電圧値を示す映像信号を一時（同時）に伝達することができない。このため、マトリクス状に配置された上述の画素形成部内の画素容量への映像信号の書き込み（充電）は１行ずつ順次に行われる。そこで、複数本のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタによって構成されている。シフトレジスタの各段は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて、当該状態を示す信号（以下、「状態信号」という。）を走査信号として出力する。そして、シフトレジスタを構成する複数の段から順次にアクティブな走査信号が出力されることによって、上述のように、画素容量への映像信号の書き込みが１行ずつ順次に行われる。

　従来の表示装置においては、シフトレジスタの各段は、例えば図３７（日本の特開２００６－１２７６３０号公報の図２）や図３８（米国の特許第７５２９３３３号明細書の図２）（図３８では２段分を示している。）に示すように構成されている。これらの各段においては、ソース端子が走査信号用の出力端子に接続され、ドレイン端子にクロック信号が与えられる出力制御用トランジスタが設けられている。そして、出力制御用トランジスタのゲート端子に接続されたノードの電位が制御されることによって出力制御用トランジスタのオン／オフ状態が制御され、出力制御用トランジスタがオン状態になっている時のクロック信号の電位が走査信号として現れる。なお、図３９は、後述する第１の実施形態における段構成回路に対応する、従来の表示装置におけるシフトレジスタの２段分の構成を示す回路図である。

　また、日本の特開２００８－５０８６５４号公報，日本の特開２００８－５３７２７５号公報，日本の特開２００２－２０３３９７号公報，および日本の特開２００８－６１３２３号公報にも、表示装置等に設けられるシフトレジスタの構成が開示されている。

日本の特開２００６－１２７６３０号公報米国の特許第７５２９３３３号明細書日本の特開２００８－５０８６５４号公報日本の特開２００８－５３７２７５号公報日本の特開２００２－２０３３９７号公報日本の特開２００８－６１３２３号公報

　従来の構成によると、表示部に設けられているゲートバスラインとシフトレジスタの段とが１対１で対応しており、また、出力制御用トランジスタのゲート端子に接続されたノード（以下「第１ノード」という。）の電位を制御するための回路（以下「第１ノード制御回路」という。）がシフトレジスタの１つの段毎に必要となっている。すなわち、第１ノード制御回路がゲートバスラインの本数に等しい数だけ必要となっている。一般に第１ノード制御回路は複数の回路素子で構成されているので、モノリシックゲートドライバには多数の回路素子が含まれている。このため、モノリシックゲートドライバについては、従来のゲートドライバと比較して歩留まりが低くなっている。また、多数の回路素子が必要であるので、実装面積の大きさが小型化の阻害要因となっている。

　そこで本発明は、比較的少ない回路素子で動作するモノリシックゲートドライバを実現することを目的とする。

　本発明の第１の局面は、表示部に配設された走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
　外部から入力され第１のレベルと第２のレベルとを周期的に繰り返す複数のクロック信号に基づいてシフトパルスを順次に転送する複数の段からなるシフトレジスタを備え、
　前記シフトレジスタの各段を構成する段構成回路は、
　　前記走査信号線を駆動する走査信号を出力するための、前記走査信号線に接続されたＰ個（Ｐは２以上の整数）の出力ノードと、
　　前記出力ノードから出力される前記走査信号のレベルを制御するための出力制御用クロック信号が第２電極に与えられ、前記出力ノードに第３電極が接続された、前記Ｐ個の出力ノードにそれぞれ対応するＰ個の出力制御用スイッチング素子と、
　　前記Ｐ個の出力制御用スイッチング素子の第１電極に共通的に接続された第１ノードと
を有し、
　前記段構成回路に含まれる前記Ｐ個の出力制御用スイッチング素子の第２電極には、互いに異なる信号が与えられるように、それぞれ前記複数のクロック信号のうちの１つが前記出力制御用クロック信号として与えられ、
　各段構成回路において、
　　前記Ｐ個の出力ノードのうちのいずれか１つから出力される前記走査信号は、前記シフトパルスとして当該各段構成回路よりも後の段の段構成回路に与えられ、
　　前記第１ノードは、当該各段構成回路よりも前の段の段構成回路から出力される前記シフトパルスに基づいてオンレベルに向けて変化することを特徴とする。

　本発明の第２の局面は、本発明の第１の局面において、
　前記段構成回路は、前記Ｐ個の出力ノードとしての２個の出力ノードと、前記Ｐ個の出力制御用スイッチング素子としての２個の出力制御用スイッチング素子とを有することを特徴とする。

　本発明の第３の局面は、本発明の第２の局面において、
　前記段構成回路には、オンデューティがほぼ３分の１とされ互いに位相が１２０度ずらされた２つのクロック信号が前記出力制御用クロック信号として入力されることを特徴とする。

　本発明の第４の局面は、本発明の第３の局面において、
　前記段構成回路は、
　　前記第１ノードをオフレベルにするための第１ノード制御部を更に有し、
　　前記出力制御用クロック信号として入力される前記２つのクロック信号のうち前記第１ノードがオンレベルにされている期間中に先にオンレベルとなるクロック信号を第１クロックとして受け取るとともに当該期間中に後でオンレベルとなるクロック信号を第２クロックとして受け取り、
　各段構成回路には、当該各段構成回路の前段の段構成回路に含まれる前記２個の出力ノードから出力される２個の走査信号のうち後でオンレベルとなる走査信号が前記シフトパルスとして与えられ、
　前記第１ノード制御部は、前記段構成回路に含まれる前記２個の出力ノードから出力される２個の走査信号のうち後でオンレベルとなる走査信号または前記第２クロックがオンレベルからオフレベルに変化した後、次に前記第１クロックがオフレベルからオンレベルに変化するまでの期間に、前記第１ノードをオンレベルからオフレベルに変化させることを特徴とする。

　本発明の第５の局面は、本発明の第４の局面において、
　各段構成回路において、前記第１ノード制御部は、当該各段構成回路の次段の段構成回路に含まれる前記２個の出力ノードから出力される２個の走査信号のうち先にオンレベルとなる走査信号または当該各段構成回路の次段の段構成回路に前記第１クロックとして入力されるクロック信号に基づいて、前記第１ノードをオンレベルからオフレベルに変化させることを特徴とする。

　本発明の第６の局面は、本発明の第２の局面において、
　前記段構成回路には、オンデューティがほぼ２分の１とされ互いに位相が９０度ずらされた２つのクロック信号が前記出力制御用クロック信号として入力されることを特徴とする。

　本発明の第７の局面は、本発明の第６の局面において、
　前記段構成回路は、
　　前記第１ノードをオフレベルにするための第１ノード制御部を更に有し、
　　前記出力制御用クロック信号として入力される前記２つのクロック信号のうち前記第１ノードがオンレベルにされている期間中に先にオンレベルとなるクロック信号を第１クロックとして受け取るとともに当該期間中に後でオンレベルとなるクロック信号を第２クロックとして受け取り、
　各段構成回路には、当該各段構成回路の前段の段構成回路に含まれる前記２個の出力ノードから出力される２個の走査信号のうち後でオンレベルとなる走査信号が前記シフトパルスとして与えられ、
　前記第１ノード制御部は、前記段構成回路に含まれる前記２個の出力ノードから出力される２個の走査信号のうち後でオンレベルとなる走査信号または前記第２クロックがオンレベルからオフレベルに変化した後、次に前記第１クロックがオフレベルからオンレベルに変化するまでの期間に、前記第１ノードをオンレベルからオフレベルに変化させることを特徴とする。

　本発明の第８の局面は、本発明の第７の局面において、
　各段構成回路において、前記第１ノード制御部は、当該各段構成回路の次段の段構成回路に含まれる前記２個の出力ノードから出力される２個の走査信号のうち後でオンレベルとなる走査信号または当該各段構成回路の次段の段構成回路に前記第２クロックとして入力されるクロック信号に基づいて、前記第１ノードをオンレベルからオフレベルに変化させることを特徴とする。

　本発明の第９の局面は、本発明の第１の局面において、
　前記段構成回路には、下記の式を満たすように、オンデューティがほぼＲ分の１とされ位相が（３６０／Ｑ）度ずつずらされたＱ個（Ｑは３以上の整数）のクロック信号のうちＰ個のクロック信号が前記出力制御用クロック信号として入力されることを特徴とする。
　（Ｐ／Ｑ）＋（１／Ｒ）≦１

　本発明の第１０の局面は、本発明の第９の局面において、
　Ｐ，Ｑ，およびＲについて下記の式を満たし、
　各段構成回路において、前記第１ノードは、当該各段構成回路の前段の段構成回路に含まれる出力ノードから出力される走査信号のうちＰ番目にオンレベルとなる走査信号に基づいてオンレベルに向けて変化し、当該各段構成回路よりも後の段の段構成回路に含まれる出力ノードから出力される走査信号のうち（Ｑ－Ｐ）番目にオンレベルとなる走査信号に基づいてオフレベルに向けて変化することを特徴とする。
　（Ｐ／Ｑ）＋（１／Ｒ）＝１

　本発明の第１１の局面は、本発明の第９の局面において、
　前記段構成回路は、
　　前記第１ノードをオフレベルにするための第１ノード制御部を更に有し、
　　前記出力制御用クロック信号として入力される前記Ｐ個のクロック信号のうち前記第１ノードがオンレベルにされている期間中に最初にオンレベルとなるクロック信号を最先出力クロックとして受け取るとともに当該期間中に最後にオンレベルとなるクロック信号を最終出力クロックとして受け取り、
　前記段構成回路には、前記最終出力クロックがオンレベルからオフレベルに変化した後で次に前記最先出力クロックがオフレベルからオンレベルに変化するまでの期間にオフレベルからオンレベルに変化する信号が前記シフトパルスとして与えられ、
　前記第１ノード制御部は、前記段構成回路に含まれる前記Ｐ個の出力ノードから出力されるＰ個の走査信号のうち最後にオンレベルとなる走査信号または前記最終出力クロックがオンレベルからオフレベルに変化した後、次に前記最先出力クロックがオフレベルからオンレベルに変化するまでの期間に、前記第１ノードをオンレベルからオフレベルに変化させることを特徴とする。

　本発明の第１２の局面は、本発明の第１１の局面において、
　各段構成回路において、前記第１ノード制御部は、当該各段構成回路の次段以降の段構成回路に含まれる出力ノードから出力される走査信号のうち、当該各段構成回路に含まれる前記Ｐ個の出力ノードから出力されるＰ個の走査信号のなかで最後にオンレベルとなる走査信号または前記最終出力クロックがオンレベルからオフレベルに変化した後、次に前記最先出力クロックがオフレベルからオンレベルに変化するまでの期間にオンレベルとなる走査信号または当該走査信号を出力するための出力ノードに第３電極が接続された出力制御用スイッチング素子の第２電極に与えられる出力制御用クロック信号に基づいて、前記第１ノードをオンレベルからオフレベルに変化させることを特徴とする。

　本発明の第１３の局面は、本発明の第１の局面において、
　前記段構成回路は、前記Ｐ個の出力ノードをそれぞれオフレベルにするためのＰ個の出力ノード制御部を更に有し、
　各出力ノード制御部は、前記Ｐ個の出力ノード制御部に共通的に与えられる制御信号に基づいて、前記出力ノードをオンレベルからオフレベルに変化させることを特徴とする。

　本発明の第１４の局面は、本発明の第１３の局面において、
　前記段構成回路は、前記制御信号を生成する全出力ノード制御部を更に有し、
　前記全出力ノード制御部は、前記段構成回路から出力されるＰ個の走査信号のうち最初にオンレベルとなる走査信号，当該走査信号を出力するための出力ノードに第３電極が接続された出力制御用スイッチング素子の第２電極に与えられる出力制御用クロック信号，前記シフトパルス，または前記第１ノードの電位のうちのいずれかに基づいて、前記制御信号を生成することを特徴とする。

　本発明の第１５の局面は、本発明の第１の局面において、
　前記段構成回路は、
　　前記Ｐ個の出力ノードをそれぞれオフレベルにするためのＰ個の出力ノード制御部と、
　　前記第１ノードをオフレベルにするための第１ノード制御部と
を更に有し、
　各出力ノード制御部は、前記Ｐ個の出力ノード制御部に共通的に与えられる制御信号に基づいて、前記出力ノードをオンレベルからオフレベルに変化させ、
　前記第１ノード制御部は、前記制御信号に基づいて、前記第１ノードをオンレベルからオフレベルに変化させることを特徴とする。

　本発明の第１６の局面は、本発明の第１５の局面において、
　前記段構成回路は、前記制御信号を生成する共通制御部を更に有し、
　前記共通制御部は、前記シフトパルスまたは前記第１ノードの電位のうちのいずれかに基づいて、前記制御信号を生成することを特徴とする。

　本発明の第１７の局面は、本発明の第１の局面において、
　前記段構成回路は、第２電極または第３電極が前記第１ノードに接続された第１ノード制御用スイッチング素子を有し、
　前記第１ノード制御用スイッチング素子は、マルチチャネル構造を有する薄膜トランジスタであることを特徴とする。

　本発明の第１８の局面は、本発明の第１の局面において、
　前記シフトレジスタを複数個備え、
　各シフトレジスタに入力される前記複数のクロック信号をクロック信号群としたとき、前記クロック信号群の位相は前記複数個のシフトレジスタで互いに異なり、
　前記複数個のシフトレジスタについて、同じタイミングでオンレベルとなる走査信号を出力する出力ノード間が前記走査信号線によって接続されることを特徴とする。

　本発明の第１９の局面は、本発明の第１８の局面において、
　前記複数個のシフトレジスタのうちの１つである第１シフトレジスタについては、前記シフトパルスを生成するためのパルス信号であって複数の段のうちの初段に与えられるべきパルス信号であるスタートパルスが外部から与えられ、
　前記第１シフトレジスタ以外のシフトレジスタについては、前記第１シフトレジスタから出力される走査信号が前記スタートパルスとして与えられることを特徴とする。

　本発明の第２０の局面は、本発明の第１８の局面において、
　前記複数個のシフトレジスタのうちの１つである第２シフトレジスタについては、前記シフトパルスが複数の段に順次に転送される動作を停止させるためのパルス信号であって複数の段のうちの最終段に与えられるべきパルス信号であるエンドパルスが外部から与えられ、
　前記第２シフトレジスタ以外のシフトレジスタについては、前記第２シフトレジスタから出力される走査信号が前記エンドパルスとして与えられることを特徴とする。

　本発明の第２１の局面は、本発明の第１の局面において、
　各段構成回路に含まれるスイッチング素子は、すべてが同一チャネルの薄膜トランジスタであることを特徴とする。

　本発明の第２２の局面は、表示装置であって、
　前記表示部を含み、本発明の第１の局面に係る走査信号線駆動回路を備えていることを特徴とする。

　本発明の第２３の局面は、本発明の第２２の局面において、
　前記表示部と前記走査信号線駆動回路とが同一の基板上に形成されたドライバモノリシック型であることを特徴とする。

　本発明の第２４の局面は、外部から入力され第１のレベルと第２のレベルとを周期的に繰り返す複数のクロック信号に基づいてシフトパルスを順次に転送する複数の段からなるシフトレジスタを備えた走査信号線駆動回路によって、表示部に配設された複数の走査信号線を駆動する方法であって、
　前記シフトレジスタの各段を構成する段構成回路について、
　　前記段構成回路に含まれる第１ノードをオンレベルにするための第１ノードターンオンステップと、
　　前記第１ノードがオンレベルで維持されている期間中に、前記走査信号線に接続され前記段構成回路に含まれるＰ個（Ｐは２以上の整数）の出力ノードをそれぞれオンレベルにするためのＰ回の出力ノードターンオンステップと
を含み、
　前記段構成回路は、前記走査信号線を駆動するために前記出力ノードから出力される走査信号のレベルを制御する出力制御用クロック信号が第２電極に与えられ、前記出力ノードに第３電極が接続された、前記Ｐ個の出力ノードにそれぞれ対応するＰ個の出力制御用スイッチング素子を有し、
　各段構成回路において、
　　前記Ｐ個の出力ノードのうちのいずれか１つから出力される前記走査信号は、前記シフトパルスとして当該各段構成回路よりも後の段の段構成回路に与えられ、
　　前記第１ステップでは、当該各段構成回路よりも前の段の段構成回路から出力された前記シフトパルスに基づいて前記第１ノードがオンレベルに向けて変化することにより、前記Ｐ個の出力制御用スイッチング素子がオン状態となることを特徴とする。

　本発明の第１の局面によれば、シフトレジスタの各段には、走査信号を出力するためのＰ個の出力ノードが設けられている。それらＰ個の出力ノードにそれぞれ第３電極が接続されたＰ個の出力制御用スイッチング素子の第２電極には、出力制御用クロック信号として互いに異なるクロック信号が与えられる。このため、シフトレジスタの各段からは、順次にオンレベルとなるＰ個の走査信号が出力される。従って、走査信号線全体はシフトレジスタによって従来と同様に駆動される。ここで、上記Ｐ個の出力制御用スイッチング素子の第１電極は、シフトパルスに基づいてオンレベルとなる第１ノードに共通的に接続されている。このため、シフトレジスタ全体で、出力制御用スイッチング素子の状態を制御するために必要となる回路素子が従来と比較して少なくなる。以上より、従来と比較して少ない数の回路素子で構成された走査信号線駆動回路によって走査信号線全体を従来と同様に駆動することが可能となる。このため、従来と比較して歩留まりが向上する。また、表示装置の小型化が可能となる。

　本発明の第２の局面によれば、シフトレジスタを構成する各段の構成を複雑化させることなく、走査信号線駆動回路を構成する回路素子の数を少なくすることができる。

　本発明の第３の局面によれば、比較的少ない数のクロック信号で動作する走査信号線駆動回路を従来と比較して少ない数の回路素子で構成することが可能となる。

　本発明の第４の局面によれば、シフトレジスタの各段から出力される走査信号がオフレベルとされるべき期間には、当該各段に含まれる出力制御用スイッチング素子はオフ状態とされる。このため、シフトレジスタの動作異常の発生が抑制される。

　本発明の第５の局面によれば、本発明の第４の局面と同様、シフトレジスタの動作異常の発生が抑制される。

　本発明の第６の局面によれば、比較的少ない数のクロック信号で動作する走査信号線駆動回路を従来と比較して少ない数の回路素子で構成することが可能となる。

　本発明の第７の局面によれば、本発明の第４の局面と同様、シフトレジスタの動作異常の発生が抑制される。

　本発明の第８の局面によれば、本発明の第４の局面と同様、シフトレジスタの動作異常の発生が抑制される。

　本発明の第９の局面によれば、全ての走査信号線において走査信号はほぼ同じ波形となり、表示ムラの発生が抑制される。

　本発明の第１０の局面によれば、より少ない数のクロック信号で走査信号線駆動回路を動作させることが可能となる。

　本発明の第１１の局面によれば、本発明の第４の局面と同様、シフトレジスタの動作異常の発生が抑制される。

　本発明の第１２の局面によれば、本発明の第４の局面と同様、シフトレジスタの動作異常の発生が抑制される。

　本発明の第１３の局面によれば、シフトレジスタの各段において、走査信号を出力するＰ個の出力ノードをそれぞれオフレベルにするためのＰ個の出力ノード制御部は、当該Ｐ個の出力ノード制御部に共通的に与えられる１つの制御信号によって制御される。このため、走査信号線駆動回路を構成する回路素子の数を従来よりも少なくしつつ、選択期間以外の期間に走査信号がオンレベルとなることを抑制することができる。

　本発明の第１４の局面によれば、シフトレジスタの各段から出力される走査信号がオンレベルとされるべき期間に、当該各段に含まれる出力ノードがオフレベルとなることを抑制することができる。このため、シフトレジスタの動作異常の発生が抑制される。

　本発明の第１５の局面によれば、走査信号を出力するＰ個の出力ノードをそれぞれオフレベルにするためのＰ個の出力ノード制御部と、Ｐ個の出力制御用スイッチング素子の第１電極に接続された第１ノードをオフレベルにするための第１ノード制御部とは、１つの制御信号によって制御される。このため、走査信号線駆動回路を構成する回路素子の数を従来よりも少なくしつつ、選択期間以外の期間に走査信号がオンレベルとなることを抑制することができる。

　本発明の第１６の局面によれば、本発明の第１４の局面と同様、シフトレジスタの動作異常の発生が抑制される。

　本発明の第１７の局面によれば、選択期間における第１ノードの電位の低下が抑制され、回路動作の安定性が向上する。

　本発明の第１８の局面によれば、各走査信号線を複数の駆動回路で駆動する構成を従来よりも少ない数の回路素子で実現することができる。また、シフトレジスタの各段から出力される複数の走査信号についてそれぞれの波形間に差異が生じていても、全ての走査信号線において走査信号はほぼ同じ波形となる。これにより、表示ムラの発生が抑制される。

　本発明の第１９の局面によれば、複数のシフトレジスタの動作を開始するために必要となる信号の数が削減される。

　本発明の第２０の局面によれば、複数のシフトレジスタの動作を停止するために必要となる信号の数が削減される。

　本発明の第２１の局面によれば、走査信号線駆動回路の製造コストを下げることができる。

　本発明の第２２の局面によれば、本発明の第１の局面と同様の効果が得られる走査信号線駆動回路を備えた表示装置が実現される。

　本発明の第２３の局面によれば、表示部と走査信号線駆動回路とが同一の基板上に形成されたドライバモノリシック型の表示装置において、本発明の第１の局面と同様の効果が得られる。

本発明の第１の実施形態に係る液晶表示装置のゲートドライバ内のシフトレジスタに含まれる段構成回路の要部概略構成図である。上記第１の実施形態において、液晶表示装置の全体構成を示すブロック図である。上記第１の実施形態において、ゲートドライバの構成を説明するためのブロック図である。上記第１の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。上記第１の実施形態において、ゲートドライバの動作を説明するための信号波形図である。上記第１の実施形態において、段構成回路の詳細な構成を示す回路図である。上記第１の実施形態において、段構成回路の動作について説明するための信号波形図である。上記第１の実施形態の第１の変形例における段構成回路の詳細な構成を示す回路図である。上記第１の実施形態の第２の変形例における段構成回路の詳細な構成を示す回路図である。上記第１の実施形態の第３の変形例における段構成回路の詳細な構成を示す回路図である。上記第１の実施形態の第３の変形例において、段構成回路の動作について説明するための信号波形図である。本発明の第２の実施形態において、段構成回路の詳細な構成を示す回路図である。上記第２の実施形態において、段構成回路の動作について説明するための信号波形図である。本発明の第３の実施形態におけるシフトレジスタの構成を示すブロック図である。上記第３の実施形態において、ゲートドライバの動作を説明するための信号波形図である。上記第３の実施形態における段構成回路の要部概略構成図である。上記第３の実施形態において、段構成回路の詳細な構成を示す回路図である。上記第３の実施形態において、段構成回路の動作について説明するための信号波形図である。上記第３の実施形態の第１の変形例における段構成回路の詳細な構成を示す回路図である。上記第３の実施形態の第２の変形例における段構成回路の詳細な構成を示す回路図である。上記第３の実施形態の第３の変形例における段構成回路の詳細な構成を示す回路図である。上記第３の実施形態の第３の変形例において、段構成回路の動作について説明するための信号波形図である。本発明の第４の実施形態において、段構成回路の詳細な構成を示す回路図である。上記第４の実施形態において、段構成回路の動作について説明するための信号波形図である。本発明の第５の実施形態におけるシフトレジスタの構成を示すブロック図である。上記第５の実施形態において、ゲートドライバの動作を説明するための信号波形図である。上記第５の実施形態における段構成回路の要部概略構成図である。上記第５の実施形態において、段構成回路の動作について説明するための信号波形図である。上記第５の実施形態の変形例において、段構成回路の動作について説明するための信号波形図である。本発明の第６の実施形態における段構成回路の要部概略構成図である。上記第６の実施形態において、段構成回路の動作について説明するための信号波形図である。本発明の第７の実施形態における段構成回路の要部概略構成図である。上記第７の実施形態において、段構成回路の動作について説明するための信号波形図である。上記第７の実施形態の変形例における段構成回路の要部概略構成図である。本発明の第８の実施形態におけるシフトレジスタの構成を示すブロック図である。上記第８の実施形態における効果について説明するための図である。従来の表示装置において、シフトレジスタの各段の構成の一例を示す回路図である。従来の表示装置において、シフトレジスタの各段の構成の別の例を示す回路図である。上記第１の実施形態における段構成回路に対応する、従来の表示装置におけるシフトレジスタの２段分の構成を示す回路図である。

　以下、添付図面を参照しつつ、本発明の実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子（ゲート電極）は第１電極に相当し、ドレイン端子（ドレイン電極）は第２電極に相当し、ソース端子（ソース電極）は第３電極に相当する。また、シフトレジスタ内に設けられている薄膜トランジスタはすべてｎチャネル型であるものとして説明する。

＜１．第１の実施形態＞
＜１．１　全体構成および動作＞
　図２は、本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図２に示すように、この液晶表示装置は、電源１００とＤＣ／ＤＣコンバータ１１０と表示制御回路２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００と共通電極駆動回路５００と表示部６００とを備えている。なお、ゲートドライバ４００は、アモルファスシリコン，多結晶シリコン，微結晶シリコン，酸化物半導体（例えばＩＧＺＯ）などを用いて、表示部６００を含む表示パネル上に形成されている。すなわち、本実施形態においては、ゲートドライバ４００と表示部６００とは同一基板（液晶パネルを構成する２枚の基板のうちの一方の基板であるアレイ基板）上に形成されている。

　表示部６００には、複数本（ｊ本）のソースバスライン（映像信号線）ＳＬ１～ＳＬｊと、複数本（ｉ本）のゲートバスライン（走査信号線）ＧＬ１～ＧＬｉと、それらのソースバスラインＳＬ１～ＳＬｊとゲートバスラインＧＬ１～ＧＬｉとの交差点にそれぞれ対応して設けられた複数個（ｉ×ｊ個）の画素形成部とを含む画素回路が形成されている。上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されると共に当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）６０と、その薄膜トランジスタ６０のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により、画素容量Ｃｐが構成される。なお通常、画素容量Ｃｐに確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。

　電源１００は、ＤＣ／ＤＣコンバータ１１０と表示制御回路２００と共通電極駆動回路５００とに所定の電源電圧を供給する。ＤＣ／ＤＣコンバータ１１０は、ソースドライバ３００およびゲートドライバ４００を動作させるための所定の直流電圧を電源電圧から生成し、それをソースドライバ３００およびゲートドライバ４００に供給する。共通電極駆動回路５００は、共通電極Ｅｃに所定の電位Ｖｃｏｍを与える。

　表示制御回路２００は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、表示部６００における画像表示を制御するためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，ラッチストローブ信号ＬＳ，ゲートスタートパルス信号ＧＳＰ，ゲートエンドパルス信号ＧＥＰ，およびゲートクロック信号ＧＣＫとを出力する。なお、本実施形態においては、ゲートクロック信号ＧＣＫは、後述するように３相のクロック信号ＧＣＫ１（以下「第１ゲートクロック信号」という。），ＧＣＫ２（以下「第２ゲートクロック信号」という。），およびＧＣＫ３（以下「第３ゲートクロック信号」という。）で構成されている。また、ゲートクロック信号ＧＣＫは電源電圧より生成されており、そのハイレベル側の電位はＶＤＤ、ローレベル側の電位はＶＳＳとなっている。

　ソースドライバ３００は、表示制御回路２００から出力されるデジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインＳＬ１～ＳＬｊに駆動用映像信号Ｓ（１）～Ｓ（ｊ）を印加する。

　ゲートドライバ４００は、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰ，ゲートエンドパルス信号ＧＥＰ，およびゲートクロック信号ＧＣＫに基づいて、アクティブな走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｉ）の各ゲートバスラインＧＬ１～ＧＬｉへの印加を１垂直走査期間を周期として繰り返す。なお、このゲートドライバ４００についての詳しい説明は後述する。

　以上のようにして、各ソースバスラインＳＬ１～ＳＬｊに駆動用映像信号Ｓ（１）～Ｓ（ｊ）が印加され、各ゲートバスラインＧＬ１～ＧＬｉに走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｉ）が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部６００に表示される。

＜１．２　ゲートドライバの構成および動作＞
　次に、図３～図５を参照しつつ、本実施形態におけるゲートドライバ４００の構成および動作の概要について説明する。図３に示すように、ゲートドライバ４００は複数段からなるシフトレジスタ４１０によって構成されている。表示部６００にはｉ行×ｊ列の画素マトリクスが形成されている。シフトレジスタ４１０の１つの段と画素マトリクスの２行とが対応している。すなわち、シフトレジスタ４１０の各段からは、連続する２行のゲートバスラインのうちの先行する行のゲートバスライン（以下「先行ゲートバスライン」という。）に接続されたノードの状態を示す信号（以下「第１状態信号」という。）と後続の行のゲートバスライン（以下「後続ゲートバスライン」という。）に接続されたノードの状態を示す信号（以下「第２状態信号」という。）とが出力される。第１状態信号および第２状態信号は走査信号としてゲートバスラインに与えられる。なお、以下においては、シフトレジスタ４１０の各段を構成する回路のことを「段構成回路」という。

　図３に示すように、シフトレジスタ４１０にはｚ個の段構成回路ＳＲ（１）～ＳＲ（ｚ）が含まれている。それらｚ個の段構成回路ＳＲ（１）～ＳＲ（ｚ）は互いに直列に接続されている。本実施形態においては、上述したようにシフトレジスタ４１０の１つの段と画素マトリクスの２行とが対応しているので、「ｚ＝ｉ／２」となっている。なお、以下においては、段構成回路からハイレベルの第１状態信号が出力され当該段構成回路に対応する先行ゲートバスラインにハイレベルの走査信号が印加される期間のことを「第１選択期間」といい、段構成回路からハイレベルの第２状態信号が出力され当該段構成回路に対応する後続ゲートバスラインにハイレベルの走査信号が印加される期間のことを「第２選択期間」という。

　図４は、ゲートドライバ４００内のシフトレジスタ４１０の構成を示すブロック図である。上述したように、このシフトレジスタ４１０はｚ個の段構成回路ＳＲ（１）～ＳＲ（ｚ）で構成されている。なお、図４には、（ｎ－２）段目から（ｎ＋１）段目までの段構成回路を示している。各段構成回路には、クロック信号ＣＫ１（以下「第１クロック」という。）を受け取るための入力端子と、クロック信号ＣＫ２（以下「第２クロック」という。）を受け取るための入力端子と、クロック信号ＣＫ３（以下「第３クロック」という。）を受け取るための入力端子と、ローレベルの直流電源電位ＶＳＳ（この電位の大きさのことを「ＶＳＳ電位」ともいう。）を受け取るための入力端子と、セット信号Ｓを受け取るための入力端子と、リセット信号Ｒを受け取るための入力端子と、第１状態信号ＱＡを出力するための出力端子と、第２状態信号ＱＢを出力するための出力端子とが設けられている。なお、クロック信号ＣＫ３を受け取るための入力端子については必ずしも備える必要はない。

　シフトレジスタ４１０には、ゲートクロック信号ＧＣＫとして、３相のクロック信号である第１ゲートクロック信号ＧＣＫ１，第２ゲートクロック信号ＧＣＫ２，および第３ゲートクロック信号ＧＣＫ３が与えられる。第１ゲートクロック信号ＧＣＫ１，第２ゲートクロック信号ＧＣＫ２，および第３ゲートクロック信号ＧＣＫ３については、図５に示すように、いずれも３水平走査期間中の１水平走査期間だけハイレベル（Ｈレベル）の状態となる。すなわち、第１～第３ゲートクロック信号ＧＣＫ１～ＧＣＫ３のオンデューティはほぼ３分の１となっている。また、第２ゲートクロック信号ＧＣＫ２の位相は第１ゲートクロック信号ＧＣＫ１の位相よりも１２０度（ほぼ１水平走査期間に相当する期間）だけ遅れており、第３ゲートクロック信号ＧＣＫ３の位相は第２ゲートクロック信号ＧＣＫ２の位相よりも更に１２０度だけ遅れている。

　シフトレジスタ４１０の各段（各段構成回路）の入力端子に与えられる信号は次のようになっている（図４参照）。（ｎ－２）段目については、第３ゲートクロック信号ＧＣＫ３が第１クロックＣＫ１として与えられ、第１ゲートクロック信号ＧＣＫ１が第２クロックＣＫ２として与えられ、第２ゲートクロック信号ＧＣＫ２が第３クロックＣＫ３として与えられる。（ｎ－１）段目については、第２ゲートクロック信号ＧＣＫ２が第１クロックＣＫ１として与えられ、第３ゲートクロック信号ＧＣＫ３が第２クロックＣＫ２として与えられ、第１ゲートクロック信号ＧＣＫ１が第３クロックＣＫ３として与えられる。ｎ段目については、第１ゲートクロック信号ＧＣＫ１が第１クロックＣＫ１として与えられ、第２ゲートクロック信号ＧＣＫ２が第２クロックＣＫ２として与えられ、第３ゲートクロック信号ＧＣＫ３が第３クロックＣＫ３として与えられる。シフトレジスタ４１０の全ての段を通して、（ｎ－２）段目からｎ段目までの構成と同様の構成が３段ずつ繰り返される。また、任意の段について、前段から出力される第２状態信号ＱＢがセット信号Ｓとして与えられ、次段から出力される第１状態信号ＱＡがリセット信号Ｒとして与えられる。但し、１段目については、ゲートスタートパルス信号ＧＳＰがセット信号Ｓとして与えられ、ｚ段目（最終段目）については、ゲートエンドパルス信号ＧＥＰがリセット信号Ｒとして与えられる。なお、ローレベルの直流電源電位ＶＳＳについては、全ての段構成回路に共通的に与えられる。

　以上のような構成において、シフトレジスタ４１０の１段目ＳＲ（１）にセット信号Ｓとしてのゲートスタートパルス信号ＧＳＰが与えられると、上記第１～第３ゲートクロック信号ＧＣＫ１～３に基づいて、ゲートスタートパルス信号ＧＳＰに含まれるパルス（このパルスは各段から出力される第２状態信号ＱＢに含まれる）が１段目ＳＲ（１）からｚ段目ＳＲ（ｚ）へと順次に転送される。すなわち、このパルスがシフトレジスタ４１０のシフトパルスとして機能している。このパルスの転送に応じて、１段目ＳＲ（１）から出力される第１状態信号ＱＡ、１段目ＳＲ（１）から出力される第２状態信号ＱＢ、２段目ＳＲ（２）から出力される第１状態信号ＱＡ、２段目ＳＲ（２）から出力される第２状態信号ＱＢ、・・・、ｚ段目ＳＲ（ｚ）から出力される第１状態信号ＱＡ、ｚ段目ＳＲ（ｚ）から出力される第２状態信号ＱＢが順次にハイレベルとなる。それら第１状態信号ＱＡおよび第２状態信号ＱＢは、走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｉ）として各ゲートバスラインＧＬ１～ＧＬｉに与えられる。これにより、図５に示すように、１水平走査期間ずつ順次にハイレベル（アクティブ）となる走査信号が表示部６００内のゲートバスラインに与えられる。なお、本実施形態においては、第１状態信号ＱＡは奇数行目のゲートバスラインを駆動するための走査信号となり、第２状態信号ＱＢは偶数行目のゲートバスラインを駆動するための走査信号となる。

＜１．３　段構成回路＞
＜１．３．１　段構成回路の概要＞
　図１は、本実施形態における段構成回路の要部概略構成図である。図１に示すように、この段構成回路は、主要な構成要素として、３個の薄膜トランジスタＭＡ１，ＭＢ１，およびＭ１１と、セット信号Ｓを受け取るための入力端子４１と、第１状態信号ＱＡを出力するための出力端子６１と、第２状態信号ＱＢを出力するための出力端子６２と、第１クロックＣＫ１を受け取るための入力端子４３と、第２クロックＣＫ２を受け取るための入力端子４４と、薄膜トランジスタＭＡ１のゲート端子，薄膜トランジスタＭＢ１のゲート端子，および薄膜トランジスタＭ１１のソース端子に接続された第１ノードＮ１の電位を制御するための第１ノード制御回路（第１ノード制御部）４２０と、出力端子６１の電位を制御するための先行出力ノード制御回路４２１と、出力端子６２の電位を制御するための後続出力ノード制御回路４２２とを備えている。

　このような構成において、第１ノードＮ１の電位はセット信号Ｓ（前段の段構成回路から出力される第２状態信号ＱＢ）に基づいて上昇する。詳しくは、第１クロックＣＫ１および第２クロックＣＫ２の双方がローレベルで維持されている期間中に、第１ノードＮ１の電位はローレベルからハイレベルへと変化する。これにより、薄膜トランジスタＭＡ１，ＭＢ１はオン状態となる。その後、まず、第１クロックＣＫ１がハイレベルになることにより、この段構成回路からハイレベルの第１状態信号ＱＡが出力される。次に、第２クロックＣＫ２がハイレベルになることにより、この段構成回路からハイレベルの第２状態信号ＱＢが出力される。以上のようにして、この段構成回路に接続されている奇数行目のゲートバスラインと偶数行目のゲートバスラインとに、１水平走査期間ずつ順次にハイレベルとなる走査信号が与えられる。

＜１．３．２　段構成回路の詳細な構成＞
　図６は、本実施形態における段構成回路の詳細な構成（シフトレジスタ４１０の一段分の構成）を示す回路図である。図６に示すように、この段構成回路は、８個の薄膜トランジスタＭ１１，Ｍ２１，Ｍ１２，Ｍ２２，ＭＡ１，ＭＡ２，ＭＢ１，およびＭＢ２と、３個のキャパシタＣ２１，ＣＡ１，およびＣＢ１とを備えている。また、この段構成回路は、ローレベルの直流電源電位ＶＳＳ用の入力端子のほか、４個の入力端子４１～４４と２個の出力端子６１，６２とを有している。セット信号Ｓを受け取る入力端子には符号４１を付し、リセット信号Ｒを受け取る入力端子には符号４２を付し、第１クロックＣＫ１を受け取る入力端子には符号４３を付し、第２クロックＣＫ２受け取る入力端子には符号４４を付している。第１状態信号ＱＡを出力する出力端子には符号６１を付し、第２状態信号ＱＢを出力する出力端子には符号６２を付している。

　次に、この段構成回路内における構成要素間の接続関係について説明する。薄膜トランジスタＭ１１のソース端子，薄膜トランジスタＭ１２のドレイン端子，薄膜トランジスタＭＡ１のゲート端子，薄膜トランジスタＭＢ１のゲート端子，キャパシタＣＡ１の一端，およびキャパシタＣＢ１の一端は第１ノードＮ１を介して互いに接続されている。薄膜トランジスタＭ２１のソース端子，薄膜トランジスタＭ２２のドレイン端子，薄膜トランジスタＭ１２のゲート端子，薄膜トランジスタＭＡ２のゲート端子，薄膜トランジスタＭＢ２のゲート端子，およびキャパシタＣ２１の一端は第２ノードＮ２を介して互いに接続されている。

　薄膜トランジスタＭ１１については、ゲート端子およびドレイン端子は入力端子４１に接続され（すなわち、ダイオード接続となっている）、ソース端子は第１ノードＮ１に接続されている。薄膜トランジスタＭ２１については、ゲート端子およびドレイン端子は入力端子４２に接続され（すなわち、ダイオード接続となっている）、ソース端子は第２ノードＮ２に接続されている。薄膜トランジスタＭ１２については、ゲート端子は第２ノードＮ２に接続され、ドレイン端子は第１ノードＮ１に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ２２については、ゲート端子は入力端子４１に接続され、ドレイン端子は第２ノードＮ２に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭＡ１については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は入力端子４３に接続され、ソース端子は出力端子６１に接続されている。薄膜トランジスタＭＡ２については、ゲート端子は第２ノードＮ２に接続され、ドレイン端子は出力端子６１に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭＢ１については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は入力端子４４に接続され、ソース端子は出力端子６２に接続されている。薄膜トランジスタＭＢ２については、ゲート端子は第２ノードＮ２に接続され、ドレイン端子は出力端子６２に接続され、ソース端子は直流電源電位ＶＤＤ用の入力端子に接続されている。キャパシタＣ２１については、一端は第２ノードＮ２に接続され、他端は入力端子４１に接続されている。キャパシタＣＡ１については、一端は第１ノードＮ１に接続され、他端は出力端子６１に接続されている。キャパシタＣＢ１については、一端は第１ノードＮ１に接続され、他端は出力端子６２に接続されている。

　次に、各構成要素のこの段構成回路における機能について説明する。薄膜トランジスタＭ１１は、セット信号Ｓがハイレベルになっているときに、第１ノードＮ１の電位をハイレベルに向けて変化させる。薄膜トランジスタＭ２１は、リセット信号Ｒがハイレベルになっているときに、第２ノードＮ２の電位をハイレベルに向けて変化させる。薄膜トランジスタＭ１２は、第２ノードＮ２の電位がハイレベルになっているときに、第１ノードＮ１の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ２２は、セット信号Ｓがハイレベルになっているときに、第２ノードＮ２の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭＡ１は、第１ノードＮ１の電位がハイレベルになっているときに、第１クロックＣＫ１の電位を出力端子６１に与える。薄膜トランジスタＭＡ２は、第２ノードＮ２の電位がハイレベルになっているときに、出力端子６１の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭＢ１は、第１ノードＮ１の電位がハイレベルになっているときに、第２クロックＣＫ２の電位を出力端子６２に与える。薄膜トランジスタＭＢ２は、第２ノードＮ２の電位がハイレベルになっているときに、出力端子６２の電位をＶＳＳ電位に向けて変化させる。キャパシタＣ２１は、この段構成回路に接続されたゲートバスラインが選択状態となる時に第２ノードＮ２の電位を低下させて回路動作を安定化させるために機能する。キャパシタＣＡ１は、出力端子６１に接続されたゲートバスラインが選択状態となっている期間中に第１ノードＮ１の電位をハイレベルで維持するための補償容量として機能する。キャパシタＣＢ１は、出力端子６２に接続されたゲートバスラインが選択状態となっている期間中に第１ノードＮ１の電位をハイレベルで維持するための補償容量として機能する。

　なお、本実施形態においては、薄膜トランジスタＭＡ１，ＭＢ１によって出力制御用スイッチング素子が実現され、出力端子６１，６２によって出力ノードが実現され、第１クロックＣＫ１および第２クロックＣＫ２によって出力制御用クロック信号が実現されている。

＜１．３．３　段構成回路の動作＞
　次に、図６および図７を参照しつつ、本実施形態における段構成回路の動作について説明する。図７では、時点ｔ１から時点ｔ２までの期間が第１選択期間に相当し、時点ｔ２から時点ｔ３までの期間が第２選択期間に相当する。なお、以下においては、第１選択期間直前の１水平走査期間のことを「セット期間」といい、第２選択期間直後の１水平走査期間のことを「リセット期間」という。第１選択期間，第２選択期間，セット期間，およびリセット期間以外の期間のことを「通常動作期間」という。

　通常動作期間（時点ｔ０以前の期間および時点ｔ４以降の期間）には、第２ノードＮ２の電位はハイレベルで維持されている。このため、薄膜トランジスタＭ１２，ＭＡ２，およびＭＢ２はオン状態となっている。薄膜トランジスタＭＡ１のゲート－ドレイン間には寄生容量が存在するので第１クロックＣＫ１の波形の変動（図７参照）に起因して第１ノードＮ１にノイズが生じるが、薄膜トランジスタＭ１２がオン状態になっていることから、第１ノードＮ１の電位はローレベルへと引き込まれる。同様に、薄膜トランジスタＭＢ１のゲート－ドレイン間には寄生容量が存在するので第２クロックＣＫ２の波形の変動（図７参照）に起因して第１ノードＮ１にノイズが生じるが、薄膜トランジスタＭ１２がオン状態になっていることから、第１ノードＮ１の電位はローレベルへと引き込まれる。また、第１ノードＮ１に生じたノイズや映像信号電圧の変動に起因して第１状態信号ＱＡ（出力端子６１）にもノイズが生じるが、薄膜トランジスタＭＡ２がオン状態になっていることから、第１状態信号ＱＡの電位はローレベルへと引き込まれる。さらに、第１ノードＮ１に生じたノイズや映像信号電圧の変動に起因して第２状態信号ＱＢ（出力端子６２）にもノイズが生じるが、薄膜トランジスタＭＢ２がオン状態になっていることから、第２状態信号ＱＢの電位はローレベルへと引き込まれる。以上より、この期間中、第１ノードＮ１の電位，第１状態信号ＱＡの電位，および第２状態信号ＱＢの電位はローレベルで維持される。

　セット期間になると（時点ｔ０になると）、セット信号Ｓがローレベルからハイレベルに変化する。薄膜トランジスタＭ１１は図６に示すようにダイオード接続となっているので、セット信号Ｓがハイレベルとなることによって薄膜トランジスタＭ１１はオン状態となり、キャパシタＣＡ１，ＣＢ１が充電（ここではプリチャージ）される。これにより、第１ノードＮ１の電位はローレベルからハイレベルに変化し、薄膜トランジスタＭＡ１，ＭＢ１はオン状態となる。しかしながら、セット期間には、第１クロックＣＫ１および第２クロックＣＫ２はローレベルとなっているので、第１状態信号ＱＡの電位および第２状態信号ＱＢの電位はローレベルで維持される。また、セット信号Ｓがハイレベルとなることによって薄膜トランジスタＭ２２はオン状態となり、第２ノードＮ２の電位はローレベルとなる。これにより、薄膜トランジスタＭ１２，ＭＡ２，およびＭＢ２はオフ状態となる。以上より、セット期間には、セット信号Ｓがハイレベルとなり、第２ノードＮ２の電位がローレベルとなるので、入力端子４１と第２ノードＮ２との電位差に基づいてキャパシタＣ２１が充電される。

　第１選択期間になると（時点ｔ１になると）、セット信号Ｓがハイレベルからローレベルに変化する。このとき、第２ノードＮ２の電位はローレベルとなっているので、薄膜トランジスタＭ１２はオフ状態となっている。以上より、第１ノードＮ１はフローティング状態となる。ここで、時点ｔ１には第１クロックＣＫ１がローレベルからハイレベルに変化する。上述したように薄膜トランジスタＭＡ１のゲート－ドレイン間には寄生容量が存在するので、入力端子４３の電位の上昇に伴って第１ノードＮ１の電位も上昇する（第１ノードＮ１がブートストラップされる）。その結果、薄膜トランジスタＭＡ１が完全にオン状態となり、この段構成回路の出力端子６１に接続されているゲートバスラインが選択状態となるのに充分なレベルにまで第１状態信号ＱＡの電位が上昇する。なお、この期間中、薄膜トランジスタＭＢ１についても完全にオン状態となるが、第２クロックＣＫ２がローレベルで維持されているので、第２状態信号ＱＢの電位はローレベルで維持される。ところで、薄膜トランジスタＭ１２についてもゲート－ドレイン間に寄生容量が存在するので、第１ノードＮ１の電位の上昇に伴って、第２ノードＮ２の電位は上昇しようとする。しかしながら、セット期間に入力端子４１と第２ノードＮ２との電位差に基づいてキャパシタＣ２１が充電されていること、および、この期間にセット信号Ｓがハイレベルからローレベルに変化することによって、第２ノードＮ２の電位はローレベルで維持される。

　第２選択期間になると（時点ｔ２になると）、第１クロックＣＫ１がハイレベルからローレベルに変化する。時点ｔ２には薄膜トランジスタＭＡ１はオン状態となっているので、入力端子４３の電位の低下とともに第１状態信号ＱＡの電位は低下する。このように第１状態信号ＱＡの電位が低下することによって、キャパシタＣＡ１を介して第１ノードＮ１の電位も低下しようとする。しかしながら、時点ｔ２には第２クロックＣＫ２がローレベルからハイレベルに変化することにより、薄膜トランジスタＭＢ１のゲート－ドレイン間の寄生容量の存在に起因して、入力端子４４の電位の上昇に伴って第１ノードＮ１の電位も上昇しようとする（第１ノードＮ１がブートストラップされる）。以上より、この期間中、第１ノードＮ１の電位は高いレベルで維持される。上述のように薄膜トランジスタＭＢ１は既に完全にオン状態となっていること、および、第２クロックＣＫ２がハイレベルに変化したことによって、この段構成回路の出力端子６２に接続されているゲートバスラインが選択状態となるのに充分なレベルにまで第２状態信号ＱＢの電位が上昇する。

　リセット期間になると（時点ｔ３になると）、第２クロックＣＫ２がハイレベルからローレベルに変化する。時点ｔ３には薄膜トランジスタＭＢ１はオン状態となっているので、入力端子４４の電位の低下とともに第２状態信号ＱＢの電位は低下する。このように第２状態信号ＱＢの電位が低下することによって、キャパシタＣＢ１を介して第１ノードＮ１の電位も低下する。また、この期間には、リセット信号Ｒがローレベルからハイレベルに変化する。このため、薄膜トランジスタＭ２１はオン状態となり、第２ノードＮ２の電位はハイレベルとなる。これにより、薄膜トランジスタＭ１２，ＭＢ２，およびＭＡ２はオン状態となる。その結果、リセット期間には、第１ノードＮ１の電位および第２状態信号ＱＢの電位がローレベルにまで低下するとともに、ノイズ等の存在に関わらず第１状態信号ＱＡの電位が確実にローレベルにまで低下する。

＜１．４　効果＞
　本実施形態によれば、シフトレジスタ４１０の各段には、走査信号を出力するための２個の出力端子６１，６２が設けられている。それら２個の出力端子６１，６２にそれぞれソース端子が接続された出力制御用スイッチング素子としての２個の薄膜トランジスタＭＡ１，ＭＢ１のドレイン端子には、互いに異なるクロック信号ＣＫ１，ＣＫ２が与えられる。このため、シフトレジスタ４１０の各段からは、比較的先にオンレベルとなる走査信号と比較的後でオンレベルとなる走査信号とが出力される。すなわち、シフトレジスタ４１０の各段は２本のゲートバスラインを駆動する。図３９は、本実施形態におけるシフトレジスタ１段分（段構成回路）の構成を示す回路図（図６参照）に対応する、従来例におけるシフトレジスタの２段分の構成を示す回路図である。図６，図３９から把握されるように、薄膜トランジスタについては１２個から８個に削減され、キャパシタについては４個から３個に削減されている。本実施形態においては、このように従来例と比べて回路素子が削減されているにも関わらず、シフトレジスタ４１０の各段によって２本のゲートバスラインが駆動されるので、ゲートバスライン全体が従来と同様に駆動される。

　以上のように、本実施形態によれば、比較的少ない回路素子で動作するモノリシックゲートドライバが実現される。このため、従来と比較して歩留まりが向上する。また、ゲートドライバのための回路面積が縮小されるので、液晶表示装置の小型化が可能となる。

＜１．５　変形例＞
　次に、上記第１の実施形態の変形例について説明する。

＜１．５．１　第１の変形例＞
　図８は、上記第１の実施形態の第１の変形例における段構成回路の詳細な構成を示す回路図である。なお、液晶表示装置の全体構成および動作，ゲートドライバの構成および動作については、上記第１の実施形態と同様であるので説明を省略する。

　本変形例においては、段構成回路には、図６に示した第１の実施形態における構成要素に加えて、薄膜トランジスタＭＡ３，ＭＢ３が設けられている。薄膜トランジスタＭＡ３については、ゲート端子は出力端子６１に接続され、ドレイン端子は第２ノードＮ２に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭＢ３については、ゲート端子は出力端子６２に接続され、ドレイン端子は第２ノードＮ２に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭＡ３は、第１状態信号ＱＡの電位がハイレベルになっているときに、第２ノードＮ２の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭＢ３は、第２状態信号ＱＢの電位がハイレベルになっているときに、第２ノードＮ２の電位をＶＳＳ電位に向けて変化させる。

　上述したように、薄膜トランジスタＭＡ３のゲート端子は出力端子６１に接続され、薄膜トランジスタＭＢ３のゲート端子は出力端子６２に接続されている。また、第１選択期間には第１状態信号ＱＡの電位（出力端子６１の電位）はハイレベルとなり、第２選択期間には第２状態信号ＱＢの電位（出力端子６２の電位）はハイレベルとなる（図７参照）。以上より、第１選択期間には薄膜トランジスタＭＡ３はオン状態となり、第２選択期間には薄膜トランジスタＭＢ３はオン状態となる。これにより、第１選択期間から第２選択期間を通じて、第２ノードＮ２の電位はローレベルへと引き込まれる。従って、本変形例によれば、第１選択期間から第２選択期間を通じて第２ノードＮ２の電位が確実にローレベルで維持され、回路動作の安定性が高められる。

＜１．５．２　第２の変形例＞
　図９は、上記第１の実施形態の第２の変形例における段構成回路の詳細な構成を示す回路図である。なお、液晶表示装置の全体構成および動作，ゲートドライバの構成および動作については、上記第１の実施形態と同様であるので説明を省略する。

　本変形例においては、段構成回路には、図６に示した第１の実施形態における薄膜トランジスタＭ２２に代えて、薄膜トランジスタＭ２３が設けられている。薄膜トランジスタＭ２３については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は第２ノードＮ２に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ２３は、第１ノードＮ１の電位がハイレベルになっているときに、第２ノードＮ２の電位をＶＳＳ電位に向けて変化させる。

　本変形例においては、セット期間には、セット信号Ｓがローレベルからハイレベルに変化して薄膜トランジスタＭ１１がオン状態となることによって、第１ノードＮ１の電位がローレベルからハイレベルへと変化する。そして、第１ノードＮ１の電位がハイレベルとなることによって、薄膜トランジスタＭ２３がオン状態となり、第２ノードＮ２の電位がローレベルとなる。それ以外の動作については、上記第１の実施形態と同様であり、上記第１の実施形態と同様の効果が得られる。

＜１．５．３　第３の変形例＞
　図１０は、上記第１の実施形態の第３の変形例における段構成回路の詳細な構成を示す回路図である。なお、液晶表示装置の全体構成および動作，ゲートドライバの構成および動作については、上記第１の実施形態と同様であるので説明を省略する。

　本変形例においては、段構成回路には、図６に示した第１の実施形態におけるキャパシタＣ２１に代えて、所定期間毎に第２ノードＮ２に電荷を供給するための電荷補充回路８０が設けられている。段構成回路には、また、第３クロックＣＫ３を受け取る入力端子４５が設けられている。電荷補充回路８０には、２個の薄膜トランジスタＭ２４，Ｍ３１と１個のキャパシタＣ３１とが含まれている。薄膜トランジスタＭ２４のドレイン端子，薄膜トランジスタＭ３１のソース端子，およびキャパシタＣ３１の一端は第３ノードＮ３を介して互いに接続されている。薄膜トランジスタＭ２４については、ゲート端子は入力端子４５に接続され、ドレイン端子は第３ノードＮ３に接続され、ソース端子は第２ノードＮ２に接続されている。薄膜トランジスタＭ３１については、ゲート端子およびドレイン端子は入力端子４４に接続され（すなわち、ダイオード接続となっている）、ソース端子は第３ノードＮ３に接続されている。キャパシタＣ３１については、一端は第３ノードＮ３に接続され、他端は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ３１は、第２クロックＣＫ２がハイレベルになっているときに、第３ノードＮ３の電位をハイレベルに向けて変化させる。薄膜トランジスタＭ２４は、第３クロックＣＫ３がハイレベルになっているときに、第３ノードＮ３から第２ノードＮ２へ電荷を供給する。キャパシタＣ３１は、第２ノードＮ２に供給するための電荷を蓄積する。

　次に、図１０および図１１を参照しつつ、本変形例における段構成回路の動作について説明する。本変形例においては、第２クロックＣＫ２がハイレベルになっている期間には薄膜トランジスタＭ３１がオン状態となり、第３クロックＣＫ３がハイレベルになっている期間には薄膜トランジスタＭ２４がオン状態となる。このため、或る水平走査期間に薄膜トランジスタＭ３１がオン状態になると、次の水平走査期間には薄膜トランジスタＭ２４がオン状態となる。ここで、薄膜トランジスタＭ３１がオン状態になっている時には、薄膜トランジスタＭ２４はオフ状態となっており、キャパシタＣ３１が充電される。一方、薄膜トランジスタＭ２４がオン状態になっている時には、薄膜トランジスタＭ３１はオフ状態となっており、キャパシタＣ３１によって蓄積された電荷が第２ノードＮ２に供給される。なお、時点ｔ０には、第３クロックＣＫ３がローレベルからハイレベルに変化するので、薄膜トランジスタＭ２４がオン状態となる。このとき、薄膜トランジスタＭ２２がオン状態になっているので、キャパシタＣ３１が完全に放電され、第３ノードＮ３の電位はローレベルにまで低下する。その後、第３ノードＮ３の電位は、時点ｔ２に第２クロックＣＫ２がローレベルからハイレベルに変化することによって上昇する。以上より、本変形例によれば、通常動作期間中、第２ノードＮ２に接続されている薄膜トランジスタ（例えば薄膜トランジスタＭ２１）で電流のリークが生じても、電荷の供給によって、第２ノードＮ２の電位は確実にハイレベルで維持される。これにより、回路動作の安定性が高められる。

　ところで、例えば省電力化を図るために駆動周波数が低くされると、１フレーム期間の長さは長くなる。従来の構成によると、１フレーム期間の長さが長くなるほど、薄膜トランジスタでの電流のリークによって第２ノードＮ２の電位は大きく低下する。これに対して、本変形例によれば、所定期間毎に第２ノードＮ２に電荷が供給されるので、１フレーム期間の長さに関わらず、第２ノードＮ２の電位は高いレベルで維持される。このように、本変形例によれば、特に低周波駆動が行われる場合に、第２ノードＮ２の電位の低下に起因する動作異常の発生が効果的に抑制される。

＜２．第２の実施形態＞
＜２．１　段構成回路の構成＞
　図１２は、本発明の第２の実施形態における段構成回路の詳細な構成を示す回路図である。なお、液晶表示装置の全体構成および動作，ゲートドライバの構成および動作については、上記第１の実施形態と同様であるので説明を省略する。

　図１２に示すように、この段構成回路は、１２個の薄膜トランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ２２，Ｍ２５，Ｍ２６，ＭＡ１，ＭＡ４，ＭＡ５，ＭＢ１，ＭＢ４，およびＭＢ５と、２個のキャパシタＣＡ１，ＣＢ１とを備えている。また、この段構成回路は、ローレベルの直流電源電位ＶＳＳ用の入力端子のほか、５個の入力端子４１～４５と２個の出力端子６１，６２とを有している。

　次に、この段構成回路内における構成要素間の接続関係について説明する。薄膜トランジスタＭ１０のドレイン端子，薄膜トランジスタＭ１１のソース端子，薄膜トランジスタＭ１２のドレイン端子，薄膜トランジスタＭＡ１のゲート端子，薄膜トランジスタＭＢ１のゲート端子，キャパシタＣＡ１の一端，およびキャパシタＣＢ１の一端は第１ノードＮ１を介して互いに接続されている。薄膜トランジスタＭ１２のゲート端子，薄膜トランジスタＭ２２のドレイン端子，薄膜トランジスタＭ２５のソース端子，および薄膜トランジスタＭ２６のドレイン端子は第２ノードＮ２を介して互いに接続されている。

　薄膜トランジスタＭ１０については、ゲート端子は入力端子４２に接続され、ドレイン端子は第１ノードＮ１に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ１１については、ゲート端子およびドレイン端子は入力端子４１に接続され（すなわち、ダイオード接続となっている）、ソース端子は第１ノードＮ１に接続されている。薄膜トランジスタＭ１２については、ゲート端子は第２ノードＮ２に接続され、ドレイン端子は第１ノードＮ１に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ２２については、ゲート端子は入力端子４１に接続され、ドレイン端子は第２ノードＮ２に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ２５については、ゲート端子およびドレイン端子は入力端子４５に接続され（すなわち、ダイオード接続となっている）、ソース端子は第２ノードＮ２に接続されている。薄膜トランジスタＭ２６については、ゲート端子は入力端子４３に接続され、ドレイン端子は第２ノードＮ２に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭＡ１については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は入力端子４３に接続され、ソース端子は出力端子６１に接続されている。薄膜トランジスタＭＡ４については、ゲート端子は入力端子４２に接続され、ドレイン端子は出力端子６１に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭＡ５については、ゲート端子は入力端子４５に接続され、ドレイン端子は出力端子６１に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭＢ１については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は入力端子４４に接続され、ソース端子は出力端子６２に接続されている。薄膜トランジスタＭＢ４については、ゲート端子は入力端子４２に接続され、ドレイン端子は出力端子６２に接続され、ソース端子は直流電源電位ＶＤＤ用の入力端子に接続されている。薄膜トランジスタＭＢ５については、ゲート端子は入力端子４５に接続され、ドレイン端子は出力端子６２に接続され、ソース端子は直流電源電位ＶＤＤ用の入力端子に接続されている。キャパシタＣＡ１については、一端は第１ノードＮ１に接続され、他端は出力端子６１に接続されている。キャパシタＣＢ１については、一端は第１ノードＮ１に接続され、他端は出力端子６２に接続されている。

　次に、各構成要素のこの段構成回路における機能について説明する。薄膜トランジスタＭ１０は、リセット信号Ｒがハイレベルになっているときに、第１ノードＮ１の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ１１は、セット信号Ｓがハイレベルになっているときに、第１ノードＮ１の電位をハイレベルに向けて変化させる。薄膜トランジスタＭ１２は、第２ノードＮ２の電位がハイレベルになっているときに、第１ノードＮ１の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ２２は、セット信号Ｓがハイレベルになっているときに、第２ノードＮ２の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ２５は、第３クロックＣＫ３がハイレベルになっているときに、第２ノードＮ２の電位をハイレベルに向けて変化させる。薄膜トランジスタＭ２６は、第１クロックＣＫ１がハイレベルになっているときに、第２ノードＮ２の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭＡ１は、第１ノードＮ１の電位がハイレベルになっているときに、第１クロックＣＫ１の電位を出力端子６１に与える。薄膜トランジスタＭＡ４は、リセット信号Ｒがハイレベルになっているときに、出力端子６１の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭＡ５は、第３クロックＣＫ３がハイレベルになっているときに、出力端子６１の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭＢ１は、第１ノードＮ１の電位がハイレベルになっているときに、第２クロックＣＫ２の電位を出力端子６２に与える。薄膜トランジスタＭＢ４は、リセット信号Ｒがハイレベルになっているときに、出力端子６２の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭＢ５は、第３クロックＣＫ３がハイレベルになっているときに、出力端子６２の電位をＶＳＳ電位に向けて変化させる。キャパシタＣＡ１は、出力端子６１に接続されたゲートバスラインが選択状態となっている期間中に第１ノードＮ１の電位をハイレベルで維持するための補償容量として機能する。キャパシタＣＢ１は、出力端子６２に接続されたゲートバスラインが選択状態となっている期間中に第１ノードＮ１の電位をハイレベルで維持するための補償容量として機能する。

＜２．２　段構成回路の動作＞
　次に、図１２および図１３を参照しつつ、本実施形態における段構成回路の動作について説明する。上述したように、第３クロックＣＫ３がハイレベルになっているときには第２ノードＮ２の電位はハイレベルに向けて上昇し、第１クロックＣＫ１がハイレベルになっているときには第２ノードＮ２の電位はＶＳＳ電位に向けて低下する。このため、通常動作期間（時点ｔ０以前の期間および時点ｔ４以降の期間）には、図１３に示すように、第３クロックＣＫ３がローレベルからハイレベルに変化すると、第２ノードＮ２の電位はローレベルからハイレベルに変化し、第１クロックＣＫ１がローレベルからハイレベルに変化すると、第２ノードＮ２の電位はハイレベルからローレベルに変化する。このように、所定期間毎に、第２ノードＮ２の電位がハイレベルとなって薄膜トランジスタＭ１２がオン状態となる。ところで、薄膜トランジスタＭＡ１のゲート－ドレイン間には寄生容量が存在するので、第１クロックＣＫ１の波形の変動（図１３参照）に起因して第１ノードＮ１にノイズが生じる。同様に、薄膜トランジスタＭＢ１のゲート－ドレイン間には寄生容量が存在するので、第２クロックＣＫ２の波形の変動（図１３参照）に起因して第１ノードＮ１にノイズが生じる。しかしながら、所定期間毎に薄膜トランジスタＭ１２がオン状態となるので、第１ノードＮ１の電位はローレベルで維持される。また、第１ノードＮ１に生じたノイズや映像信号電圧の変動に起因して第１状態信号ＱＡ（出力端子６１）にもノイズが生じるが、第３クロックＣＫ３に基づいて所定期間毎に薄膜トランジスタＭＡ５がオン状態となるので、第１状態信号ＱＡの電位はローレベルで維持される。さらに、第１ノードＮ１に生じたノイズや映像信号電圧の変動に起因して第２状態信号ＱＢ（出力端子６２）にもノイズが生じるが、第３クロックＣＫ３に基づいて所定期間毎に薄膜トランジスタＭＢ５がオン状態となるので、第２状態信号ＱＢの電位はローレベルで維持される。以上のように、通常動作期間中、第１ノードＮ１の電位，第１状態信号ＱＡの電位，および第２状態信号ＱＢの電位はローレベルで維持される。

　セット期間には、上記第１の実施形態と同様、第１ノードＮ１の電位がローレベルからハイレベルに変化し、薄膜トランジスタＭＡ１，ＭＢ１がオン状態となる。なお、セット信号Ｓに基づいて薄膜トランジスタＭ２２がオン状態となるが、第３クロックＣＫ３がハイレベルとなることによって第２ノードＮ２の電位は僅かに上昇する。この電位上昇は薄膜トランジスタＭ２２の働きにより小さく抑えられるため、薄膜トランジスタＭ１２の働きが抑えられ、第１ノードＮ１の電位の上昇は妨げられない。第１選択期間には、上記第１の実施形態と同様、この段構成回路の出力端子６１に接続されているゲートバスラインが選択状態となるのに充分なレベルにまで第１状態信号ＱＡの電位が上昇する。なお、第１クロックＣＫ１がハイレベルとなって薄膜トランジスタＭ２６がオン状態となるので、第２ノードＮ２の電位は完全にローレベルへと引き込まれる。第２選択期間には、上記第１の実施形態と同様、第１状態信号ＱＡの電位は低下し、第１ノードＮ１の電位は高いレベルで維持され、この段構成回路の出力端子６２に接続されているゲートバスラインが選択状態となるのに充分なレベルにまで第２状態信号ＱＢの電位が上昇する。リセット期間には、上記第１の実施形態と同様、第２状態信号ＱＢの電位は低下し、第１ノードＮ１の電位も低下する。また、リセット期間には、リセット信号Ｒがローレベルからハイレベルへと変化することによって、薄膜トランジスタＭ１０，ＭＢ４，およびＭＡ４がオン状態となる。その結果、リセット期間には、第１ノードＮ１の電位および第２状態信号ＱＢの電位がローレベルにまで低下するとともに、ノイズ等の存在に関わらず第１状態信号ＱＡの電位が確実にローレベルにまで低下する。

＜２．３　効果＞
　本実施形態によれば、薄膜トランジスタＭ１２がオン状態となる期間を短縮させることができる。これにより、長期間オン状態となる薄膜トランジスタが存在しないようにシフトレジスタを構成することが可能となる。このため、長期間の駆動による劣化が懸念されるスイッチング素子を用いてシフトレジスタを構成した場合においても、当該シフトレジスタを少ない素子数で安定して駆動させることができる。

＜３．第３の実施形態＞
＜３．１　シフトレジスタの構成＞
　図１４は、本発明の第３の実施形態におけるシフトレジスタ４１１の構成を示すブロック図である。なお、液晶表示装置の全体構成および動作については、上記第１の実施形態と同様であるので説明を省略する。このシフトレジスタ４１１は、上記第１の実施形態（図３および図４参照）と同様、ｚ個の段構成回路ＳＲ（１）～ＳＲ（ｚ）で構成されている。各段構成回路には、クロック信号ＣＫＡ（以下「第１クロック」という。）を受け取るための入力端子と、クロック信号ＣＫＢ（以下「第２クロック」という。）を受け取るための入力端子と、クロック信号ＣＫＣ（以下「第３クロック」という。）を受け取るための入力端子と、クロック信号ＣＫＤ（以下「第４クロック」という。）を受け取るための入力端子と、ローレベルの直流電源電位ＶＳＳを受け取るための入力端子と、セット信号Ｓを受け取るための入力端子と、リセット信号Ｒを受け取るための入力端子と、第１状態信号ＱＡを出力するための出力端子と、第２状態信号ＱＢを出力するための出力端子とが設けられている。

　シフトレジスタ４１１には、ゲートクロック信号ＧＣＫとして、４相のクロック信号である第１ゲートクロック信号ＧＣＫＡ，第２ゲートクロック信号ＧＣＫＢ，第３ゲートクロック信号ＧＣＫＣ，および第４ゲートクロック信号ＧＣＫＤが与えられる。図１５に示すように、第１ゲートクロック信号ＧＣＫＡと第３ゲートクロック信号ＧＣＫＣとは互いに位相が１８０度ずれており、第２ゲートクロック信号ＧＣＫＢと第４ゲートクロック信号ＧＣＫＤとは互いに位相が１８０度ずれている。また、第２ゲートクロック信号ＧＣＫＢの位相は第１ゲートクロック信号ＧＣＫＡの位相よりも９０度だけ遅れている。なお、第１～第４ゲートクロック信号ＧＣＫＡ～ＧＣＫＤのオンデューティはほぼ２分の１となっている。

　シフトレジスタ４１１の各段（各段構成回路）の入力端子に与えられる信号は次のようになっている。（ｎ－１）段目については、第３ゲートクロック信号ＧＣＫＣが第１クロックＣＫＡとして与えられ、第４ゲートクロック信号ＧＣＫＤが第２クロックＣＫＢとして与えられ、第１ゲートクロック信号ＧＣＫＡが第３クロックＣＫＣとして与えられ、第２ゲートクロック信号ＧＣＫＢが第４クロックＣＫＤとして与えられる。ｎ段目については、第１ゲートクロック信号ＧＣＫＡが第１クロックＣＫＡとして与えられ、第２ゲートクロック信号ＧＣＫＢが第２クロックＣＫＢとして与えられ、第３ゲートクロック信号ＧＣＫＣが第３クロックＣＫＣとして与えられ、第４ゲートクロック信号ＧＣＫＤが第４クロックＣＫＤとして与えられる。シフトレジスタ４１１の全ての段を通して、（ｎ－１）段目からｎ段目までの構成と同様の構成が２段ずつ繰り返される。また、任意の段について、前段から出力される第２状態信号ＱＢがセット信号Ｓとして与えられ、次段から出力される第２状態信号ＱＢがリセット信号Ｒとして与えられる。但し、１段目については、ゲートスタートパルス信号ＧＳＰがセット信号Ｓとして与えられ、ｚ段目（最終段目）については、ゲートエンドパルス信号ＧＥＰがリセット信号Ｒとして与えられる。なお、ローレベルの直流電源電位ＶＳＳについては、全ての段構成回路に共通的に与えられる。

　以上のような構成において、シフトレジスタ４１１の１段目ＳＲ（１）にセット信号Ｓとしてのゲートスタートパルス信号ＧＳＰが与えられると、上記第１～第４ゲートクロック信号ＧＣＫＡ～ＧＣＫＤに基づいて、ゲートスタートパルス信号ＧＳＰに含まれるパルス（このパルスは各段から出力される第２状態信号ＱＢに含まれる）が１段目ＳＲ（１）からｚ段目ＳＲ（ｚ）へと順次に転送される。そして、このパルスの転送に応じて、１段目ＳＲ（１）から出力される第１状態信号ＱＡ、１段目ＳＲ（１）から出力される第２状態信号ＱＢ、２段目ＳＲ（２）から出力される第１状態信号ＱＡ、２段目ＳＲ（２）から出力される第２状態信号ＱＢ、・・・、ｚ段目ＳＲ（ｚ）から出力される第１状態信号ＱＡ、ｚ段目ＳＲ（ｚ）から出力される第２状態信号ＱＢが順次にハイレベルとなる。このとき、或る段から出力される第１状態信号ＱＡがハイレベルになる期間のうちの後半の半分の期間は、当該段から出力される第２状態信号ＱＢがハイレベルになる期間のうちの前半の半分の期間と重複する。また、或る段から出力される第２状態信号ＱＢがハイレベルになる期間のうちの後半の半分の期間は、当該段の次の段から出力される第１状態信号ＱＡがハイレベルになる期間のうちの前半の半分の期間と重複する。それら第１状態信号ＱＡおよび第２状態信号ＱＢは、走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｉ）として各ゲートバスラインＧＬ１～ＧＬｉに与えられる。これにより、図１５に示すように、隣接する２本のゲートバスラインに与えられる２つの走査信号について重複してハイレベルとなる期間を持つように、順次にハイレベル（アクティブ）となる走査信号が表示部６００内のゲートバスラインに与えられる。

＜３．２　段構成回路の構成＞
　図１６は、本実施形態における段構成回路の要部概略構成図である。上記第１の実施形態（図１参照）においては、３相のクロック信号のうちの第１クロックＣＫ１，第２クロックＣＫ２を受け取るための入力端子４３，４４が設けられていた。本実施形態においては、それら入力端子４３，４４に代えて、４相のクロック信号のうちの第１クロックＣＫＡ，第２クロックＣＫＢを受け取るための入力端子５１，５２が設けられている。それ以外の構成については、上記第１の実施形態と同様である。

　図１７は、本実施形態における段構成回路の詳細な構成を示す回路図である。上記第１の実施形態（図６参照）における入力端子４３，４４に代えて、４相のクロック信号のうちの第１クロックＣＫＡ，第２クロックＣＫＢを受け取るための入力端子５１，５２が設けられている。すなわち、本実施形態においては、第１クロックＣＫＡおよび第２クロックＣＫＢによって出力制御用クロック信号が実現されている。

＜３．３　段構成回路の動作＞
　次に、図１７および図１８を参照しつつ、本実施形態における段構成回路の動作について説明する。図１８では、時点ｔ１から時点ｔ３までの期間が第１選択期間に相当し、時点ｔ２から時点ｔ４までの期間が第２選択期間に相当する。それら第１選択期間および第２選択期間に関し、前半の期間は画素容量への予備的な充電（プリチャージ）のための期間であり、後半の期間が画素容量への本来的な充電（本充電）のための期間である。

　通常動作期間には、上記第１の実施形態と同様、第１ノードＮ１の電位，第１状態信号ＱＡの電位，および第２状態信号ＱＢの電位はローレベルで維持される。セット期間には、上記第１の実施形態と同様、第１ノードＮ１の電位がローレベルからハイレベルに変化し、薄膜トランジスタＭＡ１，ＭＢ１がオン状態となる。

　第１選択期間になると（時点ｔ１になると）、第１クロックＣＫＡがローレベルからハイレベルに変化する。これにより、上記第１の実施形態と同様、この段構成回路の出力端子６１に接続されているゲートバスラインが選択状態となるのに充分なレベルにまで第１状態信号ＱＡの電位が上昇する。

　第２選択期間になると（時点ｔ２になると）、第２クロックＣＫＢがローレベルからハイレベルに変化する。これにより、上記第１の実施形態と同様、この段構成回路の出力端子６２に接続されているゲートバスラインが選択状態となるのに充分なレベルにまで第２状態信号ＱＢの電位が上昇する。ところで、本実施形態においては、時点ｔ２には第１クロックＣＫＡはハイレベルで維持される。このため、時点ｔ２以降も第１状態信号ＱＡの電位はハイレベルで維持される。従って、時点ｔ２には、キャパシタＣＡ１を介して第１ノードＮ１の電位が低下することはない。ここで、上記第１の実施形態と同様、時点ｔ２には、薄膜トランジスタＭＢ１のゲート－ドレイン間の寄生容量の存在に起因して、入力端子５２の電位の上昇に伴って第１ノードＮ１の電位も上昇しようとする。以上より、時点ｔ２には、第１ノードＮ１の電位は更に上昇する。

　第１選択期間が終了すると（時点ｔ３になると）、第１クロックＣＫＡがハイレベルからローレベルに変化する。時点ｔ３には薄膜トランジスタＭＡ１はオン状態となっているので、入力端子５１の電位の低下とともに第１状態信号ＱＡの電位は低下する。このように第１状態信号ＱＡの電位が低下することによって、キャパシタＣＡ１を介して第１ノードＮ１の電位も低下する。しかし、第１ノードＮ１の電位は、薄膜トランジスタＭＢ１をオン状態で維持するのに充分なレベルで維持される。

　リセット期間になると（時点ｔ４になると）、上記第１の実施形態と同様、第１ノードＮ１の電位および第２状態信号ＱＢの電位がローレベルにまで低下するとともに、ノイズ等の存在に関わらず第１状態信号ＱＡの電位が確実にローレベルにまで低下する。

　なお、ブートストラップによる電圧上昇値（第１選択期間開始後の第１ノードＮ１の電位の上昇値）がクロック信号の電圧（振幅）以上となることはないが、図１８では、説明の便宜上、第１ノードＮ１の電位が大きく上昇しているように示している（すなわち、信号波形図における電圧値は必ずしも正確ではない。）。これについては、図２２，図２４，および図２９についても同様である。

＜３．４　効果＞
　本実施形態によれば、画素容量への充電に関してプリチャージ期間と本充電期間とが設けられた液晶表示装置において、上記第１の実施形態と同様、従来と比較して少ない数の回路素子で構成されたモノリシックゲートドライバによってゲートバスライン全体を従来と同様に駆動することが可能となる。このため、従来と比較して歩留まりが向上する。また、ゲートドライバのための回路面積が縮小されるので、液晶表示装置の小型化が可能となる。

＜３．５　変形例＞
　次に、上記第３の実施形態の変形例について説明する。

＜３．５．１　第１の変形例＞
　図１９は、上記第３の実施形態の第１の変形例における段構成回路の詳細な構成を示す回路図である。なお、液晶表示装置の全体構成および動作，ゲートドライバの構成および動作については、上記第３の実施形態と同様であるので説明を省略する。本変形例における段構成回路は、上記第１の実施形態の第１の変形例（図８参照）と同様の構成となっている。但し、本変形例においては、上記第１の実施形態の第１の変形例における入力端子４３，４４に代えて、４相のクロック信号のうちの第１クロックＣＫＡ，第２クロックＣＫＢを受け取るための入力端子５１，５２が設けられている。

　本変形例によれば、上記第１の実施形態の第１の変形例と同様、第１選択期間から第２選択期間（図１８の時点ｔ１から時点ｔ４までの期間）を通じて第２ノードＮ２の電位が確実にローレベルで維持され、回路動作の安定性が高められる。

＜３．５．２　第２の変形例＞
　図２０は、上記第３の実施形態の第２の変形例における段構成回路の詳細な構成を示す回路図である。なお、液晶表示装置の全体構成および動作，ゲートドライバの構成および動作については、上記第３の実施形態と同様であるので説明を省略する。本変形例における段構成回路は、上記第１の実施形態の第２の変形例（図９参照）と同様の構成となっている。但し、本変形例においては、上記第１の実施形態の第１の変形例における入力端子４３，４４に代えて、４相のクロック信号のうちの第１クロックＣＫＡ，第２クロックＣＫＢを受け取るための入力端子５１，５２が設けられている。

　本変形例においては、セット期間には、セット信号Ｓがローレベルからハイレベルに変化して薄膜トランジスタＭ１１がオン状態となることによって、第１ノードＮ１の電位がローレベルからハイレベルへと変化する。そして、第１ノードＮ１の電位がハイレベルとなることによって、薄膜トランジスタＭ２３がオン状態となり、第２ノードＮ２の電位がローレベルとなる。それ以外の動作については、上記第３の実施形態と同様である。

＜３．５．３　第３の変形例＞
　図２１は、上記第３の実施形態の第３の変形例における段構成回路の詳細な構成を示す回路図である。なお、液晶表示装置の全体構成および動作，ゲートドライバの構成および動作については、上記第３の実施形態と同様であるので説明を省略する。本変形例における段構成回路は、上記第１の実施形態の第３の変形例（図１０参照）と同様の構成となっている。但し、本変形例においては、上記第１の実施形態の第３の変形例における入力端子４３，４４，および４５に代えて、４相のクロック信号のうちの第１クロックＣＫＡ，第２クロックＣＫＢ，および第４クロックＣＫＤを受け取るための入力端子５１，５２，および５４が設けられている。

　本変形例によれば、上記第１の実施形態の第３の変形例と同様、通常動作期間中、第２ノードＮ２に接続されている薄膜トランジスタで電流のリークが生じても、電荷の供給によって、第２ノードＮ２の電位は確実にハイレベルで維持される。これにより、特に低周波駆動が行われる場合に、第２ノードＮ２の電位の低下に起因する動作異常の発生が効果的に抑制され、回路動作の安定性が高められる。なお、各信号等の波形は図２２に示すようなものとなる。

＜４．第４の実施形態＞
＜４．１　段構成回路の構成＞
　図２３は、本発明の第４の実施形態における段構成回路の詳細な構成を示す回路図である。なお、液晶表示装置の全体構成および動作，ゲートドライバの構成および動作については、上記第３の実施形態と同様であるので説明を省略する。

　図２３に示すように、この段構成回路は、１６個の薄膜トランジスタＭ１１，Ｍ１２，Ｍ１３，ＭＡ１，ＭＡ２，ＭＡ６，ＭＡ２２，ＭＡ２５，ＭＡ２６，ＭＢ１，ＭＢ２，ＭＢ４，ＭＢ６，ＭＢ２２，ＭＢ２５，およびＭＢ２６と、２個のキャパシタＣＡ１，ＣＢ１とを備えている。また、この段構成回路は、ローレベルの直流電源電位ＶＳＳ用の入力端子のほか、８個の入力端子４１，４２，５１～５４，５５，および５６と４個の出力端子６１～６４とを有している。なお、符号ＮＡ２で示すノード（以下「第１の第２ノード」という。）の電位を前段の段構成回路に与えるための出力端子には符号６３を付し、符号ＮＢ２で示すノード（以下「第２の第２ノード」という。）の電位を前段の段構成回路に与えるための出力端子には符号６４を付し、次段の段構成回路の第１の第２ノードＮＡ２の電位を受け取るための入力端子には符号５５を付し、次段の段構成回路の第２の第２ノードＮＢ２の電位を受け取るための入力端子には符号５６を付している。

　次に、この段構成回路内における構成要素間の接続関係について説明する。薄膜トランジスタＭ１１のソース端子，薄膜トランジスタＭ１２のドレイン端子，薄膜トランジスタＭ１３のドレイン端子，薄膜トランジスタＭＡ１のゲート端子，薄膜トランジスタＭＢ１のゲート端子，キャパシタＣＡ１の一端，およびキャパシタＣＢ１の一端は第１ノードＮ１を介して互いに接続されている。薄膜トランジスタＭ１２のゲート端子，薄膜トランジスタＭ２２のドレイン端子，薄膜トランジスタＭＡ２のゲート端子，薄膜トランジスタＭＡ２５のソース端子，および薄膜トランジスタＭＡ２６のドレイン端子は第１の第２ノードＮＡ２を介して互いに接続されている。薄膜トランジスタＭＢ２のゲート端子，薄膜トランジスタＭＢ２２のドレイン端子，薄膜トランジスタＭＢ２５のソース端子，および薄膜トランジスタＭＢ２６のドレイン端子は第２の第２ノードＮＢ２を介して互いに接続されている。

　薄膜トランジスタＭ１１については、ゲート端子およびドレイン端子は入力端子４１に接続され（すなわち、ダイオード接続となっている）、ソース端子は第１ノードＮ１に接続されている。薄膜トランジスタＭ１２については、ゲート端子は第１の第２ノードＮＡ２に接続され、ドレイン端子は第１ノードＮ１に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ１３については、ゲート端子は入力端子４２に接続され、ドレイン端子は第１ノードＮ１に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭＡ１については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は入力端子５１に接続され、ソース端子は出力端子６１に接続されている。薄膜トランジスタＭＡ２については、ゲート端子は第１の第２ノードＮＡ２に接続され、ドレイン端子は出力端子６１に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭＡ６については、ゲート端子は入力端子５５に接続され、ドレイン端子は出力端子６１に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ２２については、ゲート端子は入力端子４１に接続され、ドレイン端子は第１の第２ノードＮＡ２に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭＡ２５については、ゲート端子およびドレイン端子は入力端子５４に接続され（すなわち、ダイオード接続となっている）、ソース端子は第１の第２ノードＮＡ２に接続されている。薄膜トランジスタＭＡ２６については、ゲート端子は入力端子５２に接続され、ドレイン端子は第１の第２ノードＮＡ２に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭＢ１については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は入力端子５２に接続され、ソース端子は出力端子６２に接続されている。薄膜トランジスタＭＢ２については、ゲート端子は第２の第２ノードＮＢ２に接続され、ドレイン端子は出力端子６２に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭＢ４については、ゲート端子は入力端子４２に接続され、ドレイン端子は出力端子６２に接続され、ソース端子は直流電源電位ＶＤＤ用の入力端子に接続されている。薄膜トランジスタＭＢ６については、ゲート端子は入力端子５６に接続され、ドレイン端子は出力端子６２に接続され、ソース端子は直流電源電位ＶＤＤ用の入力端子に接続されている。薄膜トランジスタＭＢ２２については、ゲート端子は出力端子６１に接続され、ドレイン端子は第２の第２ノードＮＢ２に接続され、ソース端子は直流電源電位ＶＤＤ用の入力端子に接続されている。薄膜トランジスタＭＢ２５については、ゲート端子およびドレイン端子は入力端子５１に接続され（すなわち、ダイオード接続となっている）、ソース端子は第２の第２ノードＮＢ２に接続されている。薄膜トランジスタＭＢ２６については、ゲート端子は入力端子５３に接続され、ドレイン端子は第２の第２ノードＮＢ２に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。キャパシタＣＡ１については、一端は第１ノードＮ１に接続され、他端は出力端子６１に接続されている。キャパシタＣＢ１については、一端は第１ノードＮ１に接続され、他端は出力端子６２に接続されている。

　次に、各構成要素のこの段構成回路における機能について説明する。薄膜トランジスタＭ１１は、セット信号Ｓがハイレベルになっているときに、第１ノードＮ１の電位をハイレベルに向けて変化させる。薄膜トランジスタＭ１２は、第１の第２ノードＮＡ２の電位がハイレベルになっているときに、第１ノードＮ１の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ１３は、リセット信号Ｒがハイレベルになっているときに、第１ノードＮ１の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭＡ１は、第１ノードＮ１の電位がハイレベルになっているときに、第１クロックＣＫＡの電位を出力端子６１に与える。薄膜トランジスタＭＡ２は、第１の第２ノードＮＡ２の電位がハイレベルになっているときに、出力端子６１の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭＡ６は、次段の段構成回路の第１の第２ノードＮＡ２の電位がハイレベルになっているときに、出力端子６１の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭＡ２２は、セット信号Ｓがハイレベルになっているときに、第１の第２ノードＮＡ２の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭＡ２５は、第４クロックＣＫＤがハイレベルになっているときに、第１の第２ノードＮＡ２の電位をハイレベルに向けて変化させる。薄膜トランジスタＭＡ２６は、第２クロックＣＫＢがハイレベルになっているときに、第１の第２ノードＮＡ２の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭＢ１は、第１ノードＮ１の電位がハイレベルになっているときに、第２クロックＣＫＢの電位を出力端子６２に与える。薄膜トランジスタＭＢ２は、第２の第２ノードＮＢ２の電位がハイレベルになっているときに、出力端子６２の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭＢ４は、リセット信号Ｒがハイレベルになっているときに、出力端子６２の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭＢ６は、次段の段構成回路の第２の第２ノードＮＢ２の電位がハイレベルになっているときに、出力端子６２の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭＢ２２は、出力端子６１の電位がハイレベルになっているときに、第２の第２ノードＮＢ２の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭＢ２５は、第１クロックＣＫＡがハイレベルになっているときに、第２の第２ノードＮＢ２の電位をハイレベルに向けて変化させる。薄膜トランジスタＭＢ２６は、第３クロックＣＫＣがハイレベルになっているときに、第２の第２ノードＮＢ２の電位をＶＳＳ電位に向けて変化させる。キャパシタＣＡ１は、出力端子６１に接続されたゲートバスラインが選択状態となっている期間中に第１ノードＮ１の電位をハイレベルで維持するための補償容量として機能する。キャパシタＣＢ１は、出力端子６２に接続されたゲートバスラインが選択状態となっている期間中に第１ノードＮ１の電位をハイレベルで維持するための補償容量として機能する。

＜４．２　段構成回路の動作＞
　次に、図２３および図２４を参照しつつ、本実施形態における段構成回路の動作について説明する。通常動作期間（時点ｔ０以前の期間および時点ｔ５以降の期間）には、第４クロックＣＫＤがローレベルからハイレベルに変化すると、第１の第２ノードＮＡ２の電位はローレベルからハイレベルに変化し、第２クロックＣＫＢがローレベルからハイレベルに変化すると、第１の第２ノードＮＡ２の電位はハイレベルからローレベルに変化する。また、次段の段構成回路には位相が１８０度遅れたクロックＣＫＡ～ＣＫＤが与えられるので、入力端子５５には、この段構成回路の第１の第２ノードＮＡ２の電位の波形と比べて位相が１８０度遅れた波形の電位が与えられる。これにより、薄膜トランジスタＭＡ２と薄膜トランジスタＭＡ６とが交互にオン状態となる。このため、第１状態信号ＱＡにノイズが生じても、第１状態信号ＱＡの電位は確実にローレベルで維持される。同様に、通常動作期間には、薄膜トランジスタＭＢ２と薄膜トランジスタＭＢ６とが交互にオン状態となるので、第２状態信号ＱＢにノイズが生じても、第２状態信号ＱＢの電位は確実にローレベルで維持される。

　セット期間には、上記第３の実施形態と同様、第１ノードＮ１の電位がローレベルからハイレベルに変化し、薄膜トランジスタＭＡ１，ＭＢ１がオン状態となる。なお、セット信号Ｓに基づいて薄膜トランジスタＭＡ２２はオン状態となるが、第４クロックＣＫＤがハイレベルとなることによって第１の第２ノードＮＡ２の電位は僅かに上昇する。この電位上昇は薄膜トランジスタＭＡ２２の働きにより小さく抑えられるため、薄膜トランジスタＭ１２の働きが抑えられ、第１ノードＮ１の電位の上昇は妨げられない。第１選択期間になると（時点ｔ１になると）、上記第３の実施形態と同様、この段構成回路の出力端子６１に接続されているゲートバスラインが選択状態となるのに充分なレベルにまで第１状態信号ＱＡの電位が上昇する。また、第１選択期間には、第１状態信号ＱＡに基づいて薄膜トランジスタＭＢ２２がオン状態となるが、第１クロックＣＫＡがハイレベルとなることによって第２の第２ノードＮＢ２の電位は僅かに上昇する。この電位上昇は薄膜トランジスタＭＢ２２の働きにより小さく抑えられる。第２選択期間になると（時点ｔ２になると）、上記第３の実施形態と同様、この段構成回路の出力端子６２に接続されているゲートバスラインが選択状態となるのに充分なレベルにまで第２状態信号ＱＢの電位が上昇する。なお、第２クロックＣＫＢがハイレベルとなって薄膜トランジスタＭＡ２６がオン状態となるので、第１の第２ノードＮＡ２の電位は完全にローレベルへと引き込まれる。第１選択期間が終了すると（時点ｔ３になると）、上記第３の実施形態と同様、第１状態信号ＱＡの電位および第１ノードＮ１の電位は低下する。なお、第３クロックＣＫＣがハイレベルとなって薄膜トランジスタＭＢ２６がオン状態となるので、第２の第２ノードＮＢ２の電位は完全にローレベルへと引き込まれる。リセット期間になると（時点ｔ４になると）、上記第３の実施形態と同様、第１ノードＮ１の電位および第２状態信号ＱＢの電位がローレベルにまで低下するとともに、ノイズ等の存在に関わらず第１状態信号ＱＡの電位が確実にローレベルにまで低下する。

＜４．３　効果＞
　本実施形態によれば、第１の第２ノードＮＡ２または第２の第２ノードＮＢ２にゲート電極が接続される薄膜トランジスタ（薄膜トランジスタＭ１２など）がオン状態となる期間を短縮させることができる。これにより、長期間オン状態となる薄膜トランジスタが存在しないようにシフトレジスタを構成することが可能となる。このため、長期間の駆動による劣化が懸念されるスイッチング素子を用いてシフトレジスタを構成した場合においても、当該シフトレジスタを少ない素子数で安定して駆動させることができる。

＜５．第５の実施形態＞
＜５．１　シフトレジスタの構成＞
　図２５は、本発明の第５の実施形態におけるシフトレジスタ４１２の構成を示すブロック図である。このシフトレジスタ４１２は、上記第１の実施形態（図３および図４参照）と同様、ｚ個の段構成回路ＳＲ（１）～ＳＲ（ｚ）で構成されている。各段構成回路には、クロック信号ＣＫＡ～ＣＫＱを受け取るためのＱ個（Ｑは３以上の整数）の入力端子と、ローレベルの直流電源電位ＶＳＳを受け取るための入力端子と、セット信号Ｓを受け取るための入力端子と、リセット信号Ｒを受け取るための入力端子と、状態信号を出力するためのＰ個（Ｐは２以上の整数）の出力端子とが設けられている。このように、本実施形態においては、シフトレジスタ４１２の各段にはＰ個の出力端子が設けられており、シフトレジスタ４１２の１つの段と画素マトリクス（図３参照）のＰ行とが対応している。なお、上記Ｑ個の入力端子に関し、Ｐ個の出力端子に対応するＰ個の出力制御用クロック信号を受け取るための入力端子については必須の構成要素であるが、当該Ｐ個の入力端子以外の（Ｑ－Ｐ）個の入力端子については必ずしも備える必要はない。

　シフトレジスタ４１２には、ゲートクロック信号ＧＣＫとして、Ｑ相のクロック信号ＧＣＫＡ～ＧＣＫＱが与えられる。なお、本実施形態においては、Ｑ＝Ｐ＋１であり、Ｑ相のクロック信号ＧＣＫＡ～ＧＣＫＱのオンデューティはほぼ（１／Ｑ）となっている。それらＱ相のクロック信号ＧＣＫＡ～ＧＣＫＱについては、（３６０／Ｑ）度ずつ位相がずれており、「ＧＣＫＡ、ＧＣＫＢ、ＧＣＫＣ、・・・、ＧＣＫＰ、ＧＣＫＱ」の順序で（３６０／Ｑ）度ずつ位相が遅れている（図２６参照）。

　シフトレジスタ４１２の各段（各段構成回路）の入力端子に与えられるクロック信号は次のようになっている。或るＱ段のうちの１段目について、クロック信号ＧＣＫＡがクロック信号ＣＫＡとして与えられ、クロック信号ＧＣＫＢがクロック信号ＣＫＢとして与えられ、クロック信号ＧＣＫＣがクロック信号ＣＫＣとして与えられ、・・・、クロック信号ＧＣＫＱがクロック信号ＣＫＱとして与えられると仮定する。このとき、当該Ｑ段のうちの２段目については、クロック信号ＧＣＫＱがクロック信号ＣＫＡとして与えられ、クロック信号ＧＣＫＡがクロック信号ＣＫＢとして与えられ、クロック信号ＧＣＫＢがクロック信号ＣＫＣとして与えられ、・・・、クロック信号ＧＣＫＰがクロック信号ＣＫＱとして与えられる。このように、クロック信号ＧＣＫＡ～ＧＣＫＱとクロック信号ＣＫＡ～ＣＫＱとの対応関係が１段ずつずらされる。また、シフトレジスタ４１２の各段の出力端子からはＰ個の状態信号ＱＡ～ＱＰが出力される。さらに、任意の段について、前段から出力される状態信号ＱＰがセット信号Ｓとして与えられ、次段から出力される状態信号ＱＡがリセット信号Ｒとして与えられる。但し、１段目については、ゲートスタートパルス信号ＧＳＰがセット信号Ｓとして与えられ、ｚ段目（最終段目）については、ゲートエンドパルス信号ＧＥＰがリセット信号Ｒとして与えられる。

　以上のような構成において、シフトレジスタ４１２の１段目ＳＲ（１）にセット信号Ｓとしてのゲートスタートパルス信号ＧＳＰが与えられると、上記ゲートクロック信号ＧＣＫＡ～ＧＣＫＱに基づいて、ゲートスタートパルス信号ＧＳＰに含まれるパルス（このパルスは各段から出力される状態信号ＱＰに含まれる）が１段目ＳＲ（１）からｚ段目ＳＲ（ｚ）へと順次に転送される。そして、このパルスの転送に応じて、「１段目ＳＲ（１）から出力される状態信号ＱＡ」から「ｚ段目ＳＲ（ｚ）から出力される状態信号ＱＰ」が順次にハイレベルとなる。それら状態信号ＱＡ～ＱＰは、走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｉ）として各ゲートバスラインＧＬ１～ＧＬｉに与えられる。これにより、図２６に示すように、１水平走査期間ずつ順次にハイレベル（アクティブ）となる走査信号が表示部６００内のゲートバスラインに与えられる。

＜５．２　段構成回路の構成＞
　図２７は、本実施形態における段構成回路の要部概略構成図である。図２７に示すように、この段構成回路は、主要な構成要素として、薄膜トランジスタＭ１１と、セット信号Ｓを受け取るための入力端子４１と、Ｐ個の出力端子６５（Ａ）～６５（Ｐ）と、出力制御用スイッチング素子としてのＰ個の薄膜トランジスタＭＡ１～ＭＰ１と、クロック信号ＣＫＡ～ＣＫＰを受け取るための入力端子５７（Ａ）～５７（Ｐ）と、第１ノードＮ１の電位を制御するための第１ノード制御回路４２０と、出力端子６５（Ａ）～６５（Ｐ）の電位を制御するためのＰ個の出力ノード制御回路４２３（Ａ）～４２３（Ｐ）とを備えている。なお、Ｐ個の薄膜トランジスタＭＡ１～ＭＰ１のゲート端子はいずれも第１ノードＮ１に接続されている。

　なお、本実施形態においては、薄膜トランジスタＭＡ１～ＭＰ１によって出力制御用スイッチング素子が実現され、出力端子６５（Ａ）～６５（Ｐ）によって出力ノードが実現され、クロック信号ＣＫＡ～ＣＫＰによって出力制御用クロック信号が実現されている。

＜５．３　段構成回路の動作＞
　図２８は、本実施形態における段構成回路の動作について説明するための信号波形図である。セット期間になると（時点ｔ０になると）、セット信号Ｓがローレベルからハイレベルに変化する。なお、セット信号Ｓについては、クロックＣＫＡ～ＣＫＰのいずれもがローレベルで維持されている期間中にローレベルからハイレベルへと変化する。薄膜トランジスタＭ１１は図２７に示すようにダイオード接続となっているので、セット信号Ｓがハイレベルとなることによって薄膜トランジスタＭ１１はオン状態となり、第１ノードＮ１の電位は上昇する。これにより、薄膜トランジスタＭＡ１～ＭＰ１はオン状態となる。

　時点ｔ１になると、クロック信号ＣＫＡがローレベルからハイレベルに変化する。これにより、入力端子５７（Ａ）の電位の上昇に伴って第１ノードＮ１の電位も上昇する（第１ノードＮ１がブートストラップされる）。その結果、薄膜トランジスタＭＡ１が完全にオン状態となり、この段構成回路の出力端子６５（Ａ）に接続されているゲートバスラインが選択状態となるのに充分なレベルにまで状態信号ＱＡの電位が上昇する。

　時点ｔ２になると、クロック信号ＣＫＡがハイレベルからローレベルに変化する。これにより、入力端子５７（Ａ）の電位の低下とともに状態信号ＱＡの電位は低下する。状態信号ＱＡの電位が低下することによって第１ノードＮ１の電位も低下しようとするが、時点ｔ２にはクロック信号ＣＫＢがローレベルからハイレベルに変化することによって入力端子５７（Ｂ）の電位の上昇に伴って第１ノードＮ１の電位も上昇しようとする。その結果、第１ノードＮ１の電位は高いレベルで維持される。また、時点ｔ２には、薄膜トランジスタＭＢ１が完全にオン状態となっていること、および、クロック信号ＣＫＢがハイレベルに変化したことによって、この段構成回路の出力端子６５（Ｂ）に接続されているゲートバスラインが選択状態となるのに充分なレベルにまで状態信号ＱＢの電位が上昇する。同様にして、時点ｔ３～時点ｔ１０には、状態信号ＱＣ～ＱＰの電位が１水平走査期間ずつ順次に上昇する。

　時点ｔ１１になると、クロック信号ＣＫＰがハイレベルからローレベルに変化する。これにより、第１ノードＮ１の電位は低下する。さらに、第１ノード制御回路４２０が、第１ノードＮ１の電位をローレベルにまで低下させる。

＜５．４　効果＞
　本実施形態によれば、シフトレジスタ４１２の各段には、走査信号を出力するためのＰ個の出力端子６５（Ａ）～６５（Ｐ）が設けられている。それらＰ個の出力端子６５（Ａ）～６５（Ｐ）にそれぞれソース端子が接続された出力制御用スイッチング素子としてのＰ個の薄膜トランジスタＭＡ１～ＭＰ１のドレイン端子には、互いに異なるクロック信号ＣＫＡ～ＣＫＰが与えられる。このため、シフトレジスタ４１２の各段からは、順次にオンレベルとなるＰ個の走査信号が出力される。すなわち、シフトレジスタ４１２の各段はＰ本のゲートバスラインを駆動する。これにより、従来例と比べて回路素子が顕著に削減されるにも関わらず、シフトレジスタ４１２の各段によってＰ本のゲートバスラインが駆動されるので、ゲートバスライン全体が従来と同様に駆動される。以上のように、従来と比較して少ない回路素子で動作するモノリシックゲートドライバが実現され、歩留まりの向上や液晶表示装置の小型化が可能となる。

＜５．５　変形例＞
　図２９は、上記第５の実施形態の変形例における段構成回路の動作について説明するための信号波形図である。本変形例においては、クロック信号ＣＫＡ～ＣＫＱの位相差については上記第５の実施形態と同じにされているが、Ｑ＝２Ｐ（すなわち、クロック信号の相数がシフトレジスタの各段に含まれる出力端子の数の２倍）にされ、クロック信号ＣＫＡ～ＣＫＱのオンデューティがほぼ（１／２）にされている。さらに、シフトレジスタの任意の段（段構成回路）について、前段から出力される状態信号ＱＰがセット信号Ｓとして与えられ、次段から出力される状態信号ＱＰがリセット信号Ｒとして与えられる。本変形例においては、図２９に示すように、複数本のゲートバスラインにそれぞれ与えられる複数の走査信号について重複してハイレベルとなる期間を持つように、順次にハイレベル（アクティブ）となる走査信号が表示部６００内のゲートバスラインに与えられる。これにより、画素容量への充電に関してプリチャージ期間と本充電期間とが設けられた液晶表示装置において、上記第５の実施形態と同様、従来と比較して顕著に少ない数の回路素子で構成されたモノリシックゲートドライバによってゲートバスライン全体を従来と同様に駆動することが可能となる。このため、歩留まりの向上や液晶表示装置の小型化が可能となる。

＜５．６　クロック信号について＞
　上述のようにＱ相のクロック信号を用いてシフトレジスタを動作させる構成の場合、次式（１）を満たしつつ、第１ノードＮ１の電位がハイレベルで維持されている期間にＰ個の出力制御用クロック信号をそれぞれ１度ずつハイレベルとすれば良い。これにより、全てのゲートバスラインにおいて走査信号はほぼ同じ波形となり、表示ムラの発生が抑制される。
　（Ｐ／Ｑ）＋（１／Ｒ）≦１　　　・・・（１）
なお、Ｑ相のクロック信号については、（３６０／Ｑ）度ずつ位相がずらされており、オンデューティが（１／Ｒ）にされているものとする。また、各段構成回路に与えられるＰ個の出力制御用クロック信号については、必ずしもＱ個のクロック信号から連続して（３６０／Ｑ）度ずつ位相がずらされているＰ個のクロック信号が採用される必要はなく、必要とされる走査信号の波形に応じて採用されれば良い。また、Ｒは整数でなくても良い。

　また、クロック信号の数をより少なくするためには次式（２）を満たすようにすれば良い。
　（Ｐ／Ｑ）＋（１／Ｒ）＝１　　　・・・（２）
このとき、各段構成回路に与えられるＰ個の出力制御用クロック信号は、連続して（３６０／Ｑ）度ずつ位相がずらされたＰ個のクロック信号となる。また、シフトレジスタの任意の段（段構成回路）について、前段から出力される状態信号のうちＰ番目にハイレベルとなる状態信号がセット信号Ｓとして与えられ、次段以降の段から出力される状態信号のうち（Ｑ－Ｐ）番目にハイレベルとなる状態信号がリセット信号Ｒとして与えられる。なお、「Ｑ＞２Ｐ」のとき、「（Ｑ－Ｐ）＞Ｐ」となるので、次々段以降の段から出力される状態信号がリセット信号Ｒとなる。

　なお、上記第１の実施形態は「Ｐ＝２，Ｑ＝３，Ｒ＝３」に定められた場合に相当し、上記第２の実施形態は「Ｐ＝２，Ｑ＝４，Ｒ＝２」に定められた場合に相当する。上記第１の実施形態および上記第２の実施形態については、いずれも上式（２）が満たされているので、より少ないクロック信号，より少ない回路素子を用いてモノリシックゲートドライバが実現されていることが把握される。

＜６．第６の実施形態＞
＜６．１　段構成回路の構成＞
　図３０は、本発明の第６の実施形態における段構成回路の要部概略構成図である。本実施形態においては、上記第１の実施形態における先行出力ノード制御回路４２１と後続出力ノード制御回路４２２とが１つの制御回路（以下「全出力ノード制御回路」という。）４３０としてまとめられている。また、この段構成回路には、全出力ノード制御回路４３０からの出力信号（以下「全出力ノード制御信号」という。）ＳＣ１に基づき出力端子６１（第１状態信号ＱＡ）の電位をＶＳＳ電位に向けて変化させるための薄膜トランジスタＭＡ２と、全出力ノード制御信号ＳＣ１に基づき出力端子６２（第２状態信号ＱＢ）の電位をＶＳＳ電位に向けて変化させるための薄膜トランジスタＭＢ２とが設けられている。なお、この段構成回路の具体的な構成としては、例えば図６に示した上記第１の実施形態における構成を採用することができる。また、上記第５の実施形態のように各段構成回路がＰ個の状態信号を出力するように構成されている場合にも、Ｐ個の出力ノード制御回路を全出力ノード制御回路４３０としてまとめることができる。

　ところで、或る段構成回路内の全出力ノード制御回路４３０が複数の段構成回路内の薄膜トランジスタＭＡ２，ＭＢ２を制御するようにしても良い。例えば、奇数段目の段構成回路内の全出力ノード制御回路４３０が当該段構成回路内の薄膜トランジスタＭＡ２，ＭＢ２およびその次の段の段構成回路内の薄膜トランジスタＭＡ２，ＭＢ２を制御するようにしても良い。

＜６．２　段構成回路の動作＞
　図３１は、本実施形態における段構成回路の動作について説明するための信号波形図である。本実施形態においては、全出力ノード制御信号ＳＣ１は、第１選択期間および第２選択期間にはローレベルとされ、それ以外の期間にはハイレベルとされる。これにより、第１選択期間および第２選択期間には、薄膜トランジスタＭＡ２，ＭＢ２はオフ状態となる。第１選択期間には、第１ノードＮ１の電位がハイレベルかつ第１クロックＣＫ１がハイレベルとなるので、第１状態信号ＱＡがハイレベルとなる。第２選択期間には、第１ノードＮ１の電位がハイレベルかつ第２クロックＣＫ２がハイレベルとなるので、第２状態信号ＱＢがハイレベルとなる。また、「第１選択期間および第２選択期間」以外の期間には、薄膜トランジスタＭＡ２，ＭＢ２はオン状態となる。従って、当該期間中、第１状態信号ＱＡの電位および第２状態信号ＱＢの電位はローレベルで維持される。

　なお、全出力ノード制御信号ＳＣ１をハイレベルからローレベルに変化させるタイミングについては、段構成回路から出力される状態信号のうち最も先にハイレベルとされるべき信号（ここでは、第１状態信号ＱＡ），当該信号をハイレベルにするためのクロック信号（ここでは、第１クロックＣＫ１），セット信号Ｓ，および第１ノードＮ１の電位のうちのいずれかがローレベルからハイレベルに変化するタイミングとすれば良い。

＜６．３　効果＞
　本実施形態によれば、段構成回路において、状態信号を出力する複数の出力端子の電位をそれぞれローレベル（オフレベル）にするための複数の薄膜トランジスタは、全出力ノード制御回路４３０から出力される１つの信号（全出力ノード制御信号ＳＣ１）によって制御される。これにより、シフトレジスタを構成する回路素子の数を削減することが可能となる。

＜７．第７の実施形態＞
＜７．１　段構成回路の構成＞
　図３２は、本発明の第７の実施形態における段構成回路の要部概略構成図である。本実施形態においては、上記第１の実施形態における第１ノード制御回路４２０と先行出力ノード制御回路４２１と後続出力ノード制御回路４２２とが１つの制御回路（以下「共通制御回路」という。）４４０としてまとめられている。また、この段構成回路には、共通制御回路４４０からの出力信号（以下「共通制御信号」という。）ＳＣ２に基づき第１ノードＮ１の電位をＶＳＳ電位に向けて変化させるための薄膜トランジスタＭ１２と、共通制御信号ＳＣ２に基づき出力端子６１（第１状態信号ＱＡ）の電位をＶＳＳ電位に向けて変化させるための薄膜トランジスタＭＡ２と、共通制御信号ＳＣ２に基づき出力端子６２（第２状態信号ＱＢ）の電位をＶＳＳ電位に向けて変化させるための薄膜トランジスタＭＢ２とが設けられている。なお、この段構成回路の具体的な構成としては、例えば図６に示した上記第１の実施形態における構成を採用することができる。また、上記第５の実施形態のように各段構成回路がＰ個の状態信号を出力するように構成されている場合にも、第１ノード制御回路４２０とＰ個の出力ノード制御回路とを共通制御回路４４０としてまとめることができる。

　ところで、或る段構成回路内の共通制御回路４４０が複数の段構成回路内の薄膜トランジスタＭ１２，ＭＡ２，およびＭＢ２を制御するようにしても良い。例えば、奇数段目の段構成回路内の共通制御回路４４０が当該段構成回路内の薄膜トランジスタＭ１２，ＭＡ２，およびＭＢ２とその次の段の段構成回路内の薄膜トランジスタＭ１２，ＭＡ２，およびＭＢ２とを制御するようにしても良い。

＜７．２　段構成回路の動作＞
　図３３は、本実施形態における段構成回路の動作について説明するための信号波形図である。本実施形態においては、共通制御信号ＳＣ２は、セット期間，第１選択期間，および第２選択期間にはローレベルとされ、それ以外の期間にはハイレベルとされる。これにより、セット期間，第１選択期間，および第２選択期間には、薄膜トランジスタＭ１２，ＭＡ２，およびＭＢ２はオフ状態となる。セット期間には、セット信号Ｓがハイレベルとなるので、第１ノードＮ１の電位がハイレベルとなる。第１選択期間には、第１ノードＮ１の電位がハイレベルかつ第１クロックＣＫ１がハイレベルとなるので、第１状態信号ＱＡがハイレベルとなる。第２選択期間には、第１ノードＮ１の電位がハイレベルかつ第２クロックＣＫ２がハイレベルとなるので、第２状態信号ＱＢがハイレベルとなる。また、「セット期間，第１選択期間，および第２選択期間」以外の期間には、薄膜トランジスタＭ１２，ＭＡ２，およびＭＢ２はオン状態となる。従って、当該期間中、第１ノードＮ１の電位，第１状態信号ＱＡの電位，および第２状態信号ＱＢの電位はローレベルで維持される。

　なお、共通制御信号ＳＣ２をハイレベルからローレベルに変化させるタイミングについては、セット信号Ｓまたは第１ノードＮ１の電位のいずれかがローレベルからハイレベルに変化するタイミングとすれば良い。

＜７．３　効果＞
　本実施形態によれば、段構成回路において、第１ノードＮ１の電位をローレベルにするための薄膜トランジスタおよび状態信号を出力する複数の出力端子の電位をそれぞれローレベル（オフレベル）にするための複数の薄膜トランジスタは、共通制御回路４４０から出力される１つの信号（共通制御信号ＳＣ２）によって制御される。これにより、シフトレジスタを構成する回路素子の数を効果的に削減することが可能となる。

＜７．４　変形例＞
　図３４は、上記第７の実施形態の変形例における段構成回路の要部概略構成図である。本変形例においては、図３４に示すように、薄膜トランジスタＭ１１，Ｍ１２がマルチゲート化されている。上記第７の実施形態においては、ドレイン－ソース間に高電圧が印加されている時のリーク電流（ゲート－ソース間の電圧が０Ｖのときのリーク電流）が大きい薄膜トランジスタ（例えば微結晶シリコン（μｃ－Ｓｉ）を半導体層に用いた薄膜トランジスタ）が採用されている場合、第１選択期間および第２選択期間に第１ノードＮ１の電位が低下することが懸念される。しかしながら、本変形例によれば、薄膜トランジスタＭ１１，Ｍ１２のオフ電流が比較的小さくなるので、第１選択期間および第２選択期間における第１ノードＮ１の電位の低下が抑制され、第１選択期間には第１状態信号ＱＡの電位が充分に高められ、第２選択期間には第２状態信号ＱＢの電位が充分に高められる。なお、上記各実施形態（変形例を含む）についても、薄膜トランジスタＭ１１，Ｍ１２をマルチゲート化することにより、同様の効果を得ることができる。

＜８．第８の実施形態＞
＜８．１　シフトレジスタの構成＞
　図３５は、本発明の第８の実施形態におけるシフトレジスタの構成を示すブロック図である。このシフトレジスタは、図３５に示すように、表示部６００の一側に設けられたゲートドライバ内の第１シフトレジスタ４１３ａと表示部６００の他側に設けられたゲートドライバ内の第２シフトレジスタ４１３ｂとによって構成される。第１シフトレジスタ４１３ａについても第２シフトレジスタ４１３ｂについても、上記第１の実施形態におけるシフトレジスタ４１０（図４参照）と同様の構成となっている。第１シフトレジスタ４１３ａおよび第２シフトレジスタ４１３ｂ内の段構成回路の構成については、例えば上記第１の実施形態における構成（図１および図６参照）と同様となっている。

　以上のような構成により、各ゲートバスラインは、表示部６００の一側および他側の双方から駆動される。ここで、任意のゲートバスラインに着目すると、当該ゲートバスラインに印加される走査信号となる状態信号が、第１シフトレジスタ４１３ａと第２シフトレジスタ４１３ｂとで異なっている。例えば、図３５において走査信号ＧＯＵＴ（２）となるのは、第１シフトレジスタ４１３ａから出力される信号については第１状態信号ＱＡであり、第２シフトレジスタ４１３ｂから出力される信号については第２状態信号ＱＢである。また、図３５において走査信号ＧＯＵＴ（３）となるのは、第１シフトレジスタ４１３ａから出力される信号については第２状態信号ＱＢであり、第２シフトレジスタ４１３ｂから出力される信号については第１状態信号ＱＡである。

　第２シフトレジスタ４１３ｂについては、第１シフトレジスタ４１３ａからの出力信号（具体的には、１段目の段構成回路から出力される第１状態信号ＱＡ）に基づいて動作を開始するように構成されている。すなわち、第２シフトレジスタ４１３ｂには、ゲートスタートパルス信号ＧＳＰは与えられない。第１シフトレジスタ４１３ａについては、第２シフトレジスタ４１３ｂからの出力信号（具体的には、最終段目の段構成回路から出力される第２状態信号ＱＢ）に基づいて動作を終了するように構成されている。すなわち、第１シフトレジスタ４１３ａには、ゲートエンドパルス信号ＧＥＰは与えられない。

　なお、図３５では表示部６００を一側および他側から挟むように２つのゲートドライバが配置されているが、必ずしも２つのゲートドライバがそのように配置される必要はない。また、必ずしも全ての走査信号がアクティブエリア（有効表示領域）に与えられる必要はない。例えば、各垂直走査期間において最初にアクティブとなる走査信号ＧＯＵＴ（０）および各垂直走査期間において最後にアクティブとなる走査信号ＧＯＵＴ（ｌ）などについては、アクティブエリア（有効表示領域）に与えられなくても良い。

＜８．２　効果＞
　本実施形態によれば、各ゲートバスラインを複数のゲートドライバで駆動する構成の液晶表示装置を従来よりも少ない数の回路素子で実現することができる。また、或るゲートドライバで不良が発生しても、別のゲートドライバによってゲートバスラインは正常に駆動される。例えば、図３６において符号７０で示す段構成回路で不良（例えば、リーク不良）が発生しても、符号７１，７２で示す部分を絶縁することによって、当該段構成回路に接続されたゲートバスラインは正常に駆動される。

　また、第１シフトレジスタ４１３ａから出力される第１状態信号ＱＡと第２シフトレジスタ４１３ｂから出力される第２状態信号ＱＢとが同じゲートバスラインを駆動する走査信号となり、第１シフトレジスタ４１３ａから出力される第２状態信号ＱＢと第２シフトレジスタ４１３ｂから出力される第１状態信号ＱＡとが同じゲートバスラインを駆動する走査信号となる。このため、第１状態信号ＱＡの波形と第２状態信号ＱＢの波形との間に差異が生じている場合でも、全てのゲートバスラインにおいて走査信号はほぼ同じ波形となる。これにより、表示ムラの発生が抑制される。

　さらに、複数のゲートドライバを備えた構成において、或るゲートドライバからの出力信号が別のゲートドライバについてのゲートスタートパルス信号ＧＳＰとなる。同様に、或るゲートドライバからの出力信号が別のゲートドライバについてのゲートエンドパルス信号ＧＥＰとなる。これにより、１つのゲートドライバにつき１つのゲートスタートパルス信号ＧＳＰと１つのゲートエンドパルス信号ＧＥＰとを用いる構成と比べて、液晶表示装置全体で必要となるゲートスタートパルス信号ＧＳＰおよびゲートエンドパルス信号ＧＥＰの数が削減される。

＜９．その他＞
　上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）等の他の表示装置にも本発明を適用することができる。

　４１～４５，５１～５６，５７（Ａ）～５７（Ｐ）…（段構成回路の）入力端子
　６１，６２，６５（Ａ）～６５（Ｐ）…（段構成回路の）出力端子
　８０…電荷補充回路
　３００…ソースドライバ（映像信号線駆動回路）
　４００…ゲートドライバ（走査信号線駆動回路）
　４１０～４１２，４１３ａ，４１３ｂ…シフトレジスタ
　４２０…第１ノード制御回路
　４２１，４２２…先行出力ノード制御回路，後続出力ノード制御回路
　４３０…全出力ノード制御回路
　４４０…共通制御回路
　６００…表示部
　ＣＡ１，ＣＢ１，Ｃ２１…キャパシタ（容量素子）
　Ｍ１０～Ｍ１３，Ｍ２１～Ｍ２６，Ｍ３１，ＭＡ１～ＭＡ６，ＭＡ２２，ＭＡ２５，ＭＡ２６，ＭＢ１～ＭＢ６，ＭＢ２２，ＭＢ２５，ＭＢ２６…薄膜トランジスタ
　Ｎ１，Ｎ２，Ｎ３…第１ノード，第２ノード，第３ノード
　ＮＡ２，ＮＢ２…第１の第２ノード，第２の第２ノード
　ＳＲ（１）～ＳＲ（ｚ）…段構成回路
　ＧＬ１～ＧＬｉ…ゲートバスライン
　ＳＬ１～ＳＬｊ…ソースバスライン
　ＣＫ１～ＣＫ３…第１クロック～第３クロック
　ＣＫＡ～ＣＫＤ…第１クロック～第４クロック
　Ｓ…セット信号
　Ｒ…リセット信号
　ＱＡ，ＱＢ…第１状態信号，第２状態信号
　ＧＯＵＴ…走査信号
　ＳＣ１…全出力ノード制御信号
　ＳＣ２…共通制御信号
　ＶＳＳ…ローレベルの直流電源電位

Claims

　表示部に配設された走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
　外部から入力され第１のレベルと第２のレベルとを周期的に繰り返す複数のクロック信号に基づいてシフトパルスを順次に転送する複数の段からなるシフトレジスタを備え、
　前記シフトレジスタの各段を構成する段構成回路は、
　　前記走査信号線を駆動する走査信号を出力するための、前記走査信号線に接続されたＰ個（Ｐは２以上の整数）の出力ノードと、
　　前記出力ノードから出力される前記走査信号のレベルを制御するための出力制御用クロック信号が第２電極に与えられ、前記出力ノードに第３電極が接続された、前記Ｐ個の出力ノードにそれぞれ対応するＰ個の出力制御用スイッチング素子と、
　　前記Ｐ個の出力制御用スイッチング素子の第１電極に共通的に接続された第１ノードと
を有し、
　前記段構成回路に含まれる前記Ｐ個の出力制御用スイッチング素子の第２電極には、互いに異なる信号が与えられるように、それぞれ前記複数のクロック信号のうちの１つが前記出力制御用クロック信号として与えられ、
　各段構成回路において、
　　前記Ｐ個の出力ノードのうちのいずれか１つから出力される前記走査信号は、前記シフトパルスとして当該各段構成回路よりも後の段の段構成回路に与えられ、
　　前記第１ノードは、当該各段構成回路よりも前の段の段構成回路から出力される前記シフトパルスに基づいてオンレベルに向けて変化することを特徴とする、走査信号線駆動回路。
　前記段構成回路は、前記Ｐ個の出力ノードとしての２個の出力ノードと、前記Ｐ個の出力制御用スイッチング素子としての２個の出力制御用スイッチング素子とを有することを特徴とする、請求項１に記載の走査信号線駆動回路。
　前記段構成回路には、オンデューティがほぼ３分の１とされ互いに位相が１２０度ずらされた２つのクロック信号が前記出力制御用クロック信号として入力されることを特徴とする、請求項２に記載の走査信号線駆動回路。
　前記段構成回路は、
　　前記第１ノードをオフレベルにするための第１ノード制御部を更に有し、
　　前記出力制御用クロック信号として入力される前記２つのクロック信号のうち前記第１ノードがオンレベルにされている期間中に先にオンレベルとなるクロック信号を第１クロックとして受け取るとともに当該期間中に後でオンレベルとなるクロック信号を第２クロックとして受け取り、
　各段構成回路には、当該各段構成回路の前段の段構成回路に含まれる前記２個の出力ノードから出力される２個の走査信号のうち後でオンレベルとなる走査信号が前記シフトパルスとして与えられ、
　前記第１ノード制御部は、前記段構成回路に含まれる前記２個の出力ノードから出力される２個の走査信号のうち後でオンレベルとなる走査信号または前記第２クロックがオンレベルからオフレベルに変化した後、次に前記第１クロックがオフレベルからオンレベルに変化するまでの期間に、前記第１ノードをオンレベルからオフレベルに変化させることを特徴とする、請求項３に記載の走査信号線駆動回路。
　各段構成回路において、前記第１ノード制御部は、当該各段構成回路の次段の段構成回路に含まれる前記２個の出力ノードから出力される２個の走査信号のうち先にオンレベルとなる走査信号または当該各段構成回路の次段の段構成回路に前記第１クロックとして入力されるクロック信号に基づいて、前記第１ノードをオンレベルからオフレベルに変化させることを特徴とする、請求項４に記載の走査信号線駆動回路。
　前記段構成回路には、オンデューティがほぼ２分の１とされ互いに位相が９０度ずらされた２つのクロック信号が前記出力制御用クロック信号として入力されることを特徴とする、請求項２に記載の走査信号線駆動回路。
　前記段構成回路は、
　　前記第１ノードをオフレベルにするための第１ノード制御部を更に有し、
　　前記出力制御用クロック信号として入力される前記２つのクロック信号のうち前記第１ノードがオンレベルにされている期間中に先にオンレベルとなるクロック信号を第１クロックとして受け取るとともに当該期間中に後でオンレベルとなるクロック信号を第２クロックとして受け取り、
　各段構成回路には、当該各段構成回路の前段の段構成回路に含まれる前記２個の出力ノードから出力される２個の走査信号のうち後でオンレベルとなる走査信号が前記シフトパルスとして与えられ、
　前記第１ノード制御部は、前記段構成回路に含まれる前記２個の出力ノードから出力される２個の走査信号のうち後でオンレベルとなる走査信号または前記第２クロックがオンレベルからオフレベルに変化した後、次に前記第１クロックがオフレベルからオンレベルに変化するまでの期間に、前記第１ノードをオンレベルからオフレベルに変化させることを特徴とする、請求項６に記載の走査信号線駆動回路。
　各段構成回路において、前記第１ノード制御部は、当該各段構成回路の次段の段構成回路に含まれる前記２個の出力ノードから出力される２個の走査信号のうち後でオンレベルとなる走査信号または当該各段構成回路の次段の段構成回路に前記第２クロックとして入力されるクロック信号に基づいて、前記第１ノードをオンレベルからオフレベルに変化させることを特徴とする、請求項７に記載の走査信号線駆動回路。
　前記段構成回路には、下記の式を満たすように、オンデューティがほぼＲ分の１とされ位相が（３６０／Ｑ）度ずつずらされたＱ個（Ｑは３以上の整数）のクロック信号のうちＰ個のクロック信号が前記出力制御用クロック信号として入力されることを特徴とする、請求項１に記載の走査信号線駆動回路。
　（Ｐ／Ｑ）＋（１／Ｒ）≦１
　Ｐ，Ｑ，およびＲについて下記の式を満たし、
　各段構成回路において、前記第１ノードは、当該各段構成回路の前段の段構成回路に含まれる出力ノードから出力される走査信号のうちＰ番目にオンレベルとなる走査信号に基づいてオンレベルに向けて変化し、当該各段構成回路よりも後の段の段構成回路に含まれる出力ノードから出力される走査信号のうち（Ｑ－Ｐ）番目にオンレベルとなる走査信号に基づいてオフレベルに向けて変化することを特徴とする、請求項９に記載の走査信号線駆動回路。
　（Ｐ／Ｑ）＋（１／Ｒ）＝１
　前記段構成回路は、
　　前記第１ノードをオフレベルにするための第１ノード制御部を更に有し、
　　前記出力制御用クロック信号として入力される前記Ｐ個のクロック信号のうち前記第１ノードがオンレベルにされている期間中に最初にオンレベルとなるクロック信号を最先出力クロックとして受け取るとともに当該期間中に最後にオンレベルとなるクロック信号を最終出力クロックとして受け取り、
　前記段構成回路には、前記最終出力クロックがオンレベルからオフレベルに変化した後で次に前記最先出力クロックがオフレベルからオンレベルに変化するまでの期間にオフレベルからオンレベルに変化する信号が前記シフトパルスとして与えられ、
　前記第１ノード制御部は、前記段構成回路に含まれる前記Ｐ個の出力ノードから出力されるＰ個の走査信号のうち最後にオンレベルとなる走査信号または前記最終出力クロックがオンレベルからオフレベルに変化した後、次に前記最先出力クロックがオフレベルからオンレベルに変化するまでの期間に、前記第１ノードをオンレベルからオフレベルに変化させることを特徴とする、請求項９に記載の走査信号線駆動回路。
　各段構成回路において、前記第１ノード制御部は、当該各段構成回路の次段以降の段構成回路に含まれる出力ノードから出力される走査信号のうち、当該各段構成回路に含まれる前記Ｐ個の出力ノードから出力されるＰ個の走査信号のなかで最後にオンレベルとなる走査信号または前記最終出力クロックがオンレベルからオフレベルに変化した後、次に前記最先出力クロックがオフレベルからオンレベルに変化するまでの期間にオンレベルとなる走査信号または当該走査信号を出力するための出力ノードに第３電極が接続された出力制御用スイッチング素子の第２電極に与えられる出力制御用クロック信号に基づいて、前記第１ノードをオンレベルからオフレベルに変化させることを特徴とする、請求項１１に記載の走査信号線駆動回路。
　前記段構成回路は、前記Ｐ個の出力ノードをそれぞれオフレベルにするためのＰ個の出力ノード制御部を更に有し、
　各出力ノード制御部は、前記Ｐ個の出力ノード制御部に共通的に与えられる制御信号に基づいて、前記出力ノードをオンレベルからオフレベルに変化させることを特徴とする、請求項１に記載の走査信号線駆動回路。
　前記段構成回路は、前記制御信号を生成する全出力ノード制御部を更に有し、
　前記全出力ノード制御部は、前記段構成回路から出力されるＰ個の走査信号のうち最初にオンレベルとなる走査信号，当該走査信号を出力するための出力ノードに第３電極が接続された出力制御用スイッチング素子の第２電極に与えられる出力制御用クロック信号，前記シフトパルス，または前記第１ノードの電位のうちのいずれかに基づいて、前記制御信号を生成することを特徴とする、請求項１３に記載の走査信号線駆動回路。
　前記段構成回路は、
　　前記Ｐ個の出力ノードをそれぞれオフレベルにするためのＰ個の出力ノード制御部と、
　　前記第１ノードをオフレベルにするための第１ノード制御部と
を更に有し、
　各出力ノード制御部は、前記Ｐ個の出力ノード制御部に共通的に与えられる制御信号に基づいて、前記出力ノードをオンレベルからオフレベルに変化させ、
　前記第１ノード制御部は、前記制御信号に基づいて、前記第１ノードをオンレベルからオフレベルに変化させることを特徴とする、請求項１に記載の走査信号線駆動回路。
　前記段構成回路は、前記制御信号を生成する共通制御部を更に有し、
　前記共通制御部は、前記シフトパルスまたは前記第１ノードの電位のうちのいずれかに基づいて、前記制御信号を生成することを特徴とする、請求項１５に記載の走査信号線駆動回路。
　前記段構成回路は、第２電極または第３電極が前記第１ノードに接続された第１ノード制御用スイッチング素子を有し、
　前記第１ノード制御用スイッチング素子は、マルチチャネル構造を有する薄膜トランジスタであることを特徴とする、請求項１に記載の走査信号線駆動回路。
　前記シフトレジスタを複数個備え、
　各シフトレジスタに入力される前記複数のクロック信号をクロック信号群としたとき、前記クロック信号群の位相は前記複数個のシフトレジスタで互いに異なり、
　前記複数個のシフトレジスタについて、同じタイミングでオンレベルとなる走査信号を出力する出力ノード間が前記走査信号線によって接続されることを特徴とする、請求項１に記載の走査信号線駆動回路。
　前記複数個のシフトレジスタのうちの１つである第１シフトレジスタについては、前記シフトパルスを生成するためのパルス信号であって複数の段のうちの初段に与えられるべきパルス信号であるスタートパルスが外部から与えられ、
　前記第１シフトレジスタ以外のシフトレジスタについては、前記第１シフトレジスタから出力される走査信号が前記スタートパルスとして与えられることを特徴とする、請求項１８に記載の走査信号線駆動回路。
　前記複数個のシフトレジスタのうちの１つである第２シフトレジスタについては、前記シフトパルスが複数の段に順次に転送される動作を停止させるためのパルス信号であって複数の段のうちの最終段に与えられるべきパルス信号であるエンドパルスが外部から与えられ、
　前記第２シフトレジスタ以外のシフトレジスタについては、前記第２シフトレジスタから出力される走査信号が前記エンドパルスとして与えられることを特徴とする、請求項１８に記載の走査信号線駆動回路。
　各段構成回路に含まれるスイッチング素子は、すべてが同一チャネルの薄膜トランジスタであることを特徴とする、請求項１に記載の走査信号線駆動回路。
　前記表示部を含み、請求項１に記載の走査信号線駆動回路を備えていることを特徴とする、表示装置。
　前記表示部と前記走査信号線駆動回路とが同一の基板上に形成されたドライバモノリシック型であることを特徴とする、請求項２２に記載の表示装置。
　外部から入力され第１のレベルと第２のレベルとを周期的に繰り返す複数のクロック信号に基づいてシフトパルスを順次に転送する複数の段からなるシフトレジスタを備えた走査信号線駆動回路によって、表示部に配設された複数の走査信号線を駆動する方法であって、
　前記シフトレジスタの各段を構成する段構成回路について、
　　前記段構成回路に含まれる第１ノードをオンレベルにするための第１ノードターンオンステップと、
　　前記第１ノードがオンレベルで維持されている期間中に、前記走査信号線に接続され前記段構成回路に含まれるＰ個（Ｐは２以上の整数）の出力ノードをそれぞれオンレベルにするためのＰ回の出力ノードターンオンステップと
を含み、
　前記段構成回路は、前記走査信号線を駆動するために前記出力ノードから出力される走査信号のレベルを制御する出力制御用クロック信号が第２電極に与えられ、前記出力ノードに第３電極が接続された、前記Ｐ個の出力ノードにそれぞれ対応するＰ個の出力制御用スイッチング素子を有し、
　各段構成回路において、
　　前記Ｐ個の出力ノードのうちのいずれか１つから出力される前記走査信号は、前記シフトパルスとして当該各段構成回路よりも後の段の段構成回路に与えられ、
　　前記第１ステップでは、当該各段構成回路よりも前の段の段構成回路から出力された前記シフトパルスに基づいて前記第１ノードがオンレベルに向けて変化することにより、前記Ｐ個の出力制御用スイッチング素子がオン状態となることを特徴とする、駆動方法。