JP2014191848A

JP2014191848A - シフトレジスタ回路および画像表示装置

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Publication number: JP2014191848A
Application number: JP2013067386A
Authority: JP
Inventors: Teruhiko Ichimura; 照彦市村
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2013-03-27
Filing date: 2013-03-27
Publication date: 2014-10-06
Anticipated expiration: 2033-03-27
Also published as: JP6110177B2

Abstract

【課題】シフトレジスタ回路を多段に接続したドライバ回路の回路規模を縮小させることを課題とする。
【解決手段】シフトレジスタ回路２０は、ノード２１の電位が上昇することに応じてノード２２の電位を降下させるトランジスタ１と、ノード２２の電位が上昇することに応じてノード２１の電位を降下させるトランジスタ２とを有する。また、シフトレジスタ回路２０は、ＣＬＫ_２が入力された際にノード２１の電位が上昇することに応じてＯＵＴ_１の出力端子から出力信号を出力させるトランジスタ３を有する。また、シフトレジスタ回路２０は、ＣＬＫ_３が入力された際にノード２１の電位が上昇することに応じてＯＵＴ_２の出力端子から出力信号を出力させるトランジスタ４を有する。
【選択図】図１

Description

本発明は、シフトレジスタ回路および画像表示装置に関する。

従来、前段の回路が出力した信号を後段の回路へ伝達するシフトレジスタ回路が知られている。このようなシフトレジスタ回路は、ＬＣＤ（Liquid Crystal Display）や有機ＥＬ（Electro-Luminescence）ディスプレイ等の表示素子を順次操作するためのドライバ回路として用いられている。

以下、図２０を用いて、シフトレジスタ回路の動作について説明する。図２０は、従来のシフトレジスタ回路を説明する回路図である。例えば、図２０に示すシフトレジスタ回路３０は、複数のトランジスタ３１〜３８、ノード４０、４１を有する。なお、図２０に示す例では、トランジスタ３１、３７は、ゲート（ベース）およびドレイン（コレクタ）がダイオード接続されている。

このようなシフトレジスタ回路３０では、前段の回路から入力された信号を次段の回路に出力しない非選択時においては、ノード４０の電位がＬｏｗ状態となり、ノード４１の電位がＨｉｇｈ状態となる。また、シフトレジスタ回路３０では、前段の回路から入力された信号を次段の回路に出力する選択時においては、ノード４０の電位がＨｉｇｈ状態となり、ノード４１の電位がＬｏｗ状態となる。

ここで、シフトレジスタ回路３０は、前段の回路から入力信号である「ｉｎ」のパルスが入力されると、ダイオードとして動作するトランジスタ３１を介し、パルスをノード４０に入力する。このような場合には、ノード４０の電位がＨｉｇｈ状態となり、トランジスタ３５がオン状態となる結果、シフトレジスタ回路３０は、クロック信号である「ＣＬＫ」を出力信号である「ＯＵＴ」として出力する。

また、シフトレジスタ回路３０は、「ｉｎ」のパルスをトランジスタ３４のゲート（ベース）に入力する。このような場合には、トランジスタ３４がオン状態となり、ノード４１の電位が「ＶＧＬ（低電位）」へと降下する。また、シフトレジスタ回路３０は、クロック信号のパルスをトランジスタ３８のゲートに入力する。この結果、トランジスタ３８がオン状態になり、ノード４１の電位が「ＶＧＬ」へと降下し、トランジスタ３３がオフ状態となり、ノード４０の電位がＨｉｇｈ状態となる。

また、シフトレジスタ回路３０は、次段の回路が出力した「ＯＵＴ」を、トランジスタ３２のゲートに入力する。すると、トランジスタ３２がオン状態となるので、ノード４０の電位が「ＶＧＬ」へと降下する。また、シフトレジスタ回路３０の動作終了後は、トランジスタ３４、３８がオフ状態となり、ノード４１の電位がＬｏｗ状態からＨｉｇｈ状態へと遷移し、トランジスタ３３、３６がオン状態となる結果、ノード４０が安定してＬｏｗ状態となる。

特開２００３−０４６０９０号公報

しかしながら、上述したシフトレジスタ回路３０では、１つの「ｉｎ」に対して１つの「ＯＵＴ」しか出力できないので、シフトレジスタ回路を多段に設置するドライバ回路の回路規模を増大させてしまうという問題がある。

例えば、ＬＣＤや有機ＥＬディスプレイ等の表示素子を操作するドライバ回路にシフトレジスタ回路３０を適用する場合は、シフトレジスタ回路３０を走査線の数だけ設置しなければならず、回路規模が増大する結果、狭額縁化を図ることができない。

本発明は、上記に鑑みてなされたものであって、シフトレジスタ回路を多段に接続したドライバ回路の回路規模を縮小させることができるシフトレジスタ回路および画像表示装置を提供することを目的とする。

本願の開示するシフトレジスタ回路および画像表示装置は、一つの態様において、ゲートが第１の導電経路に接続されて、ドレインが第２の導電経路に接続されるとともにソースが低電位端子に接続された、前記第１の導電経路の電位が上昇することに応じて前記第２の導電経路の電位を降下させる第１のトランジスタと、ゲートが前記第２の導電経路に接続されて、ドレインが前記第１の導電経路に接続されるとともにソースが低電位端子に接続された、前記第２の導電経路の電位が上昇することに応じて前記第１の導電経路の電位を降下させる第２のトランジスタと、前記第１の導電経路にゲートが接続され、ドレインに第１のクロック信号の入力端子が接続されるとともにソースに出力信号を出力する第１の出力端子が接続された、前記第１のクロック信号が入力された際に前記第１の導電経路の電位が上昇することに応じて前記第１の出力端子から出力信号を出力させる第３のトランジスタと、前記第１の導電経路にゲートが接続され、ドレインに第２のクロック信号の入力端子が接続されるとともにソースに出力信号を出力する第２の出力端子が接続された、前記第２のクロック信号が入力された際に前記第１の導電経路の電位が上昇することに応じて前記第２の出力端子から出力信号を出力させる第４のトランジスタと、を有する。

本願の開示するシフトレジスタ回路および画像表示装置の一つの態様によれば、シフトレジスタ回路を多段に接続したドライバ回路の回路規模を縮小させることができるという効果を奏する。

第１形態のシフトレジスタ回路を示す回路図である。トランジスタの電流特性を説明するグラフである。シフトレジスタ回路の多段構成例を示す図である。シフトレジスタ回路に入力される信号波形を説明する図である。シフトレジスタ回路の動作を説明する図である。期間Ｔ０におけるシフトレジスタ回路の状態を説明する図である。期間Ｔ１におけるシフトレジスタ回路の状態を説明する図である。期間Ｔ２におけるシフトレジスタ回路の状態を説明する図である。期間Ｔ３におけるシフトレジスタ回路の状態を説明する図である。期間Ｔ４におけるシフトレジスタ回路の状態を説明する図である。期間Ｔ５からＴ９におけるシフトレジスタ回路の状態を説明する図である。期間Ｔ１０におけるシフトレジスタ回路の状態を説明する図である。期間Ｔ１１からＴ１５におけるシフトレジスタ回路の状態を説明する図である。期間Ｔ１６におけるシフトレジスタ回路の状態を説明する図である。電圧特性がシフトしていない場合のシミュレーション結果を説明する図である。電圧特性がシフトした場合のシミュレーション結果を説明する図である。トランジスタの電圧特性の一例を説明する図である。シフトレジスタ回路の適用例を説明する第１の図である。シフトレジスタ回路の適用例を説明する第２の図である。従来のシフトレジスタ回路を説明する回路図である。

以下に、本発明に係るシフトレジスタ回路および画像表示装置の実施形態を図面に基づいて詳細に説明する。なお、この実施形態は本発明を限定するものではない。そして、以下に例示する実施形態は、形状を矛盾させない範囲で適宜変更、組み合わせることが可能である。

［第１形態］
［シフトレジスタ回路の構造］
図１を用いて、シフトレジスタ回路の第１形態を説明する。図１は、第１形態のシフトレジスタ回路を示す回路図である。図１に示したように、シフトレジスタ回路２０は、複数のトランジスタ１〜９、ノード２１、ノード２２を有する。また、シフトレジスタ回路２０は、前段のシフトレジスタ回路が出力した信号である「ｉｎ」、クロック信号である「ＣＬＫ_１」、「ＣＬＫ_２」、「ＣＬＫ_３」、「ＣＬＫ_４」および次段のシフトレジスタ回路の出力信号である「ＯＵＴ_３」が入力される入力端子を有する。

また、シフトレジスタ回路２０は、シフトレジスタ回路２０の出力である「ＯＵＴ_１」、「ＯＵＴ_２」の出力端子を有する。すなわち、シフトレジスタ回路２０は、１つの入力信号「ｉｎ」に対して、２つの信号「ＯＵＴ_１」、「ＯＵＴ_２」を順に出力する。例えば、シフトレジスタ回路２０は、画像表示装置のドライバ回路に適用される場合には、「ＯＵＴ_１」、「ＯＵＴ_２」の出力端子から、画像表示領域の連続する２つのゲート線に信号を順次出力する。

また、シフトレジスタ回路２０は、電位が所定の閾値よりも高い値「ＶＧＨ」に保たれている高電位端子と、電位が所定の閾値よりも低い値「ＶＧＬ」に保たれている低電位端子とを有する。なお、以下の説明では、「ＶＧＨ」の値はＧＮＤ（グランド）よりも高い値とし、例えば、８（Ｖ）〜２０（Ｖ）、「ＶＧＬ」の値はＧＮＤよりも低い値とし、例えば、−５（Ｖ）〜−１５（Ｖ）とする。

また、各トランジスタ１〜９は、例えば、ｎチャンネルのＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)であるが、本発明はこれに限定されるものではない。例えば、各トランジスタ１〜９は、ＮＰＮ型のトランジスタや、キャリアが電子であるタイプ（ｎ型）のＭＩＳ(Metal Insulator Semiconductor）構造を採用した電界効果トランジスタ（FET:Field Effect Transistor）であってもよい。

また、各トランジスタ１〜９は、ＦＥＴの一種である薄膜トランジスタ（TFT：Thin Film Transistor）、すなわちｎ−ＭＩＳＦＥＴＴＦＴであってもよい。また、ＰＮＰ型のトランジスタやキャリアが正孔である（ｐ型）のＦＥＴ、又はＴＦＴ等を用いて、シフトレジスタ回路２０と同等の機能を発揮する回路を構成してもよい。

ここで、各トランジスタ１〜９には、ゲート、ソース、ドレインの３つの電極が存在するが、ソースおよびドレインは、トランジスタの導電性及び相対的な電位関係によって定義される。このため、以下の説明では、各トランジスタ１〜９がｎチャンネルのＭＯＳＦＥＴであるものとし、各トランジスタ１〜９が有する端子のうち、高電位側の端子をドレイン、低電位側の端子をソースと記載する。

［接続関係］
ここで、図１に示したシフトレジスタ回路２０における各トランジスタ１〜９、ノード２１、ノード２２の接続関係について説明する。

ノード２１は、トランジスタ１、２、３、４、８、９を接続する導電経路である。詳細には、ノード２１は、トランジスタ１のゲート、トランジスタ２のドレイン、トランジスタ３のゲート、トランジスタ４のゲート、トランジスタ８のドレイン、トランジスタ９のソースに接続される。

ノード２２は、トランジスタ１、２、５、６、７を接続する導電経路である。詳細には、ノード２２は、トランジスタ１のドレイン、トランジスタ２のゲート、トランジスタ５のソース、トランジスタ６のゲート、トランジスタ７のゲートに接続される。

トランジスタ１は、ゲートがノード２１に接続され、ドレインがノード２２に接続されるとともにソースが低電位端子に接続される。そして、トランジスタ１は、ノード２１の電位が所定の閾値より高い場合には、オン状態となる。この結果、ノード２２の電位が「ＶＧＬ」へ引き下げられる。

トランジスタ２は、ゲートがノード２２に接続され、ドレインがノード２１に接続されるとともにソースが低電位端子に接続される。そして、トランジスタ２は、ノード２２の電位が所定の閾値より高い場合には、オン状態となる。この結果、ノード２１の電位が「ＶＧＬ」へ引き下げられる。

トランジスタ３は、ゲートがノード２１に接続され、ドレインが「ＣＬＫ_２」の入力端子に接続されるとともにソースが「ＯＵＴ_１」を出力する出力端子に接続される。そして、トランジスタ３は、ノード２１の電位が所定の閾値より高い場合には、オン状態となる。この結果、「ＣＬＫ_２」が「ＯＵＴ_１」として出力される。

トランジスタ４は、ゲートがノード２１に接続され、ドレインが「ＣＬＫ_３」の入力端子に接続されるとともにソースが「ＯＵＴ_２」を出力する出力端子に接続される。そして、トランジスタ４は、ノード２１の電位が所定の閾値より高い場合には、オン状態となる。この結果、「ＣＬＫ_３」が「ＯＵＴ_２」として出力される。

トランジスタ５は、ゲートが「ＣＬＫ_１」の入力端子に接続され、ドレインが「ＣＬＫ_４」の入力端子に接続されるとともにソースがノード２２に接続される。そして、トランジスタ５は、「ＣＬＫ_１」の電位が所定の閾値より高い状態で、「ＣＬＫ_４」の電位が所定の閾値より高くなった場合には、ノード２２の電位が「ＶＧＨ」へ上昇する。

トランジスタ６は、ゲートがノード２２に接続され、ドレインがトランジスタ３のソースに接続されるとともにソースが低電位端子に接続される。そして、トランジスタ６は、ノード２２の電位が所定の閾値より高くなった場合に、オン状態となる。この結果、トランジスタ３のソース、すなわち「ＯＵＴ_１」の出力端子における電位が「ＶＧＬ」へ引き下げられる。

トランジスタ７は、ゲートがノード２２に接続され、ドレインがトランジスタ４のソースに接続されるとともにソースが低電位端子に接続される。そして、トランジスタ７は、ノード２２の電位が所定の閾値より高くなった場合に、オン状態となる。この結果、トランジスタ４のソース、すなわち「ＯＵＴ_２」の出力端子における電位が「ＶＧＬ」へ引き下げられる。

トランジスタ８は、ゲートが「ＯＵＴ_３」の出力端子に接続され、ドレインがノード２１に接続されるとともにソースが低電位端子に接続される。そして、トランジスタ８は、「ＯＵＴ_３」の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、ノード２１の電位が「ＶＧＬ」へと引き下げられる。

トランジスタ９は、ゲートが信号「ｉｎ」の入力端子に接続され、ドレインが高電位端子に接続され、ソースがノード２１に接続される。そして、トランジスタ９は、信号「ｉｎ」の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、ノード２１の電位が上昇する。

このように、シフトレジスタ回路２０は、１つの入力信号「ｉｎ」に対して、２つの信号「ＯＵＴ_１」、「ＯＵＴ_２」を順に出力することができるので、シフトレジスタ回路２０を多段に接続したドライバ回路の回路規模を縮小させることができる。

ここで、各トランジスタ１〜９のドレイン、ソース間に流れる電流は、ゲート、ソース間の電位に応じて変化する。このため、各トランジスタ１〜９は、ゲートの電位が所定の閾値よりも十分に高い場合は、完全なオン状態となるが、所定の閾値よりも十分に高くない場合は、完全なオン状態とはならない。また、各トランジスタ１〜９は、ゲートの電位が所定の閾値よりも十分に低い場合は、完全なオフ状態となるが、ゲートの電位が所定の閾値よりも十分に低くない場合は、完全なオフ状態とはならない。

例えば、図２は、トランジスタの電流特性を説明するグラフである。なお、図２に示すグラフは、横軸を各トランジスタ１〜９のゲート、ソース間の電位Ｖｇ（V:Volt）とし、縦軸にドレイン、ソース間の電流Ｉｄ（A:Ampere）を対数表示した。また、通常状態の各トランジスタ１〜９の電流特性を実線で示し、電圧特性がシフトした状態の各トランジスタ１〜９の電流特性を点線で示した。図２中の実線に示すように、各トランジスタ１〜９は、電位Ｖｇが十分に低い場合には、電流Ｉｄをほぼ流さないオフ状態となる。

また、各トランジスタ１〜９は、電位Ｖｇが十分に低くない場合には、電流Ｉｄが流れるオン（低）状態となる。また、各トランジスタ１〜９は、電位Ｖｇが十分に高くない場合には、電流Ｉｄが十分に流れないオン（中）状態となる。また、各トランジスタ１〜９は、電位Ｖｇが十分に高い場合には、電流Ｉｄが飽和し、完全なオン状態であるオン（高）状態となる。

したがって、「ＣＬＫ_２」を出力するタイミングで、トランジスタ３が完全なオン状態ではない場合、「ＯＵＴ_１」の出力電圧が低くなり動作不良を引き起こす。同様に、「ＣＬＫ_３」を出力するタイミングで、トランジスタ４が完全なオン状態ではない場合、「ＯＵＴ_２」の出力電圧が低くなり動作不良を引き起こす。

そこで、第１形態のシフトレジスタ回路２０は、ノード２１の電位が高い状態となり、「ＣＬＫ_２」または「ＣＬＫ_３」を出力するタイミングでは、ノード２１に接続されるトランジスタ２、８および９をオフ状態とする。このため、トランジスタ３またはトランジスタ４においてブートストラップが発生し、ノード２１の電位が「ＶＧＨ」より高くなるので、トランジスタ３またはトランジスタ４が十分にオン状態となる。この結果、「ＯＵＴ_１」または「ＯＵＴ_２」の出力電圧を十分に高く維持できる。

［シフトレジスタの多段構成］
次に、シフトレジスタ回路２０を多段に接続した例を説明する。図３は、シフトレジスタ回路の多段構成例を示す図である。図３に示すように、この例では、ｎ、ｎ＋１、ｎ＋２の３つのシフトレジスタ回路を多段に構成する例で説明するが、数等はあくまで例示であり、図３に限定されるものではない。

図３に示すように、ｎ段目からｎ＋２段目のシフトレジスタ回路は、図１に示した回路と同様の構成であり、各回路では入力信号や出力信号が異なる。具体的には、ｎ段目のシフトレジスタ回路は、図１に示したシフトレジスタ回路２０と同様である。すなわち、ｎ段目のシフトレジスタ回路は、「ＣＬＫ_１」、「ＣＬＫ_２」、「ＣＬＫ_３」、「ＣＬＫ_４」、「ＯＵＴ_３」が入力されて、「ＯＵＴ_１」、「ＯＵＴ_２」が出力される。

ｎ＋１段目のシフトレジスタ回路は、「ＣＬＫ_１」、「ＣＬＫ_２」、「ＣＬＫ_３」、「ＣＬＫ_５」、「ＯＵＴ_５」が入力されて、「ＯＵＴ_３」、「ＯＵＴ_４」が出力される。ここで、ｎ＋１段目のシフトレジスタ回路の「ＣＬＫ_１」は、ｎ段目のシフトレジスタ回路の「ＣＬＫ_２」に対応し、同様に、「ＣＬＫ_２」は、「ＣＬＫ_３」に対応し、「ＣＬＫ_３」は、「ＣＬＫ_１」に対応し、「ＣＬＫ_５」は、「ＣＬＫ_４」に対応する。また、ｎ＋１段目のシフトレジスタ回路の「ＯＵＴ_３」は、ｎ段目のシフトレジスタ回路の「ＯＵＴ_１」に対応し、同様に、「ＯＵＴ_４」は、「ＯＵＴ_２」に対応し、「ＯＵＴ_５」は、「ＯＵＴ_３」に対応する。

ｎ＋２段目のシフトレジスタ回路は、「ＣＬＫ_１」、「ＣＬＫ_２」、「ＣＬＫ_３」、「ＣＬＫ_４」、更に次段があるものと仮定すると「ＯＵＴ_７」が入力されて、「ＯＵＴ_５」、「ＯＵＴ_６」が出力される。ここで、ｎ＋２段目のシフトレジスタ回路の「ＣＬＫ_１」は、ｎ段目のシフトレジスタ回路の「ＣＬＫ_３」に対応し、同様に、「ＣＬＫ_２」は、「ＣＬＫ_１」に対応し、「ＣＬＫ_３」は、「ＣＬＫ_２」に対応し、「ＣＬＫ_４」は、「ＣＬＫ_４」に対応する。また、ｎ＋２段目のシフトレジスタ回路の「ＯＵＴ_５」は、ｎ段目のシフトレジスタ回路の「ＯＵＴ_１」に対応し、同様に、「ＯＵＴ_６」は、「ＯＵＴ_２」に対応し、「ＯＵＴ_７」は、「ＯＵＴ_３」に対応する。

なお、図３は、ｎ段、ｎ＋１段、ｎ＋２段の３段を例にして説明したが、このｎ段、ｎ＋１段、ｎ＋２段の繰り返しによって、より多段に構成することができる。

［シフトレジスタ回路２０の入力信号］
図４は、シフトレジスタ回路に入力される信号波形を説明する図である。例えば、図４に示す例では、シフトレジスタ回路２０には、「ｉｎ」として、例えば「ＶＳＴ」（垂直走査開始信号：Vertical Start）が入力されるとともに、「ＣＬＫ_１」、「ＣＬＫ_２」、「ＣＬＫ_３」、「ＣＬＫ_４」、「ＣＬＫ_５」が入力される。

ここで、「ＶＳＴ」は、シフトレジスタ回路２０の前段に他のシフトレジスタ回路が存在しない場合に、「ｉｎ」としてシフトレジスタ回路２０に入力される信号であり、複数のシフトレジスタが信号を伝達する処理の開始を示す信号である。なお、シフトレジスタ回路２０の前段に他のシフトレジスタ回路が存在する場合には、シフトレジスタ回路２０の前段に存在する他のシフトレジスタ回路が出力した「ＯＵＴ_１」が「ｉｎ」としてシフトレジスタ回路２０に入力される。

ここで、「ＣＬＫ_１」は、電位が「ＶＧＨ」から「ＶＧＬ」まで周期的に変化するクロック信号であり、ノード２２の電位を制御する信号である。この「ＣＬＫ_１」は、図１に示すシフトレジスタでは「ｉｎ」に入力されるタイミングと同期したクロック信号である。なお、「ＣＬＫ_１」は、特許請求の範囲に記載の「第３のクロック信号」の一例である。

また、「ＣＬＫ_２」は、電位が「ＶＧＨ」から「ＶＧＬ」まで周期的に変化するクロック信号であり、シフトレジスタ回路２０が「ＯＵＴ_１」を出力するタイミングを示す信号である。なお、「ＣＬＫ_２」は、特許請求の範囲に記載の「第１のクロック信号」の一例である。

また、「ＣＬＫ_３」は、電位が「ＶＧＨ」から「ＶＧＬ」まで周期的に変化するクロック信号であり、シフトレジスタ回路２０が「ＯＵＴ_２」を出力するタイミングを示す信号である。なお、「ＣＬＫ_３」は、特許請求の範囲に記載の「第２のクロック信号」の一例である。

また、「ＣＬＫ_４」とは、電位が「ＶＧＨ」から「ＶＧＬ」まで周期的に変化するクロック信号であり、「ＣＬＫ_１」の状態に応じてノード２２の電位を「Ｈｉｇｈ」または「Ｌｏｗ」状態に遷移させる信号である。なお、「ＣＬＫ_４」は、特許請求の範囲に記載の「第４のクロック信号」の一例である。

また、「ＣＬＫ_５」とは、電位が「ＶＧＨ」から「ＶＧＬ」まで周期的に変化するクロック信号であり、シフトレジスタ回路２０の次段の回路において、シフトレジスタ回路２０の「ＣＬＫ_４」に対応する信号である。

ここで、本実施の形態では、「ＣＬＫ_１」の位相と「ＣＬＫ_２」の位相とをずらしており、「ＣＬＫ_２」の位相と「ＣＬＫ_３」の位相とをずらしている。具体的には、「ＣＬＫ_１」の電位が「ＶＧＨ」となる場合には、「ＣＬＫ_２」の電位は「ＶＧＬ」となり、「ＣＬＫ_１」および「ＣＬＫ_２」の電位が「ＶＧＬ」となる場合には、「ＣＬＫ_３」の電位は「ＶＧＨ」となる。また、「ＣＬＫ_４」の位相と「ＣＬＫ_５」の位相とは反転している。

また、「ＣＬＫ_４」の周期は、「ＣＬＫ_１」の周期の約半分であるものとするが、実施形態は、これに限定されるものではない。例えば、「ＣＬＫ_１」の電位が「ＶＧＨ」である期間が１Ｈ、「ＣＬＫ_１」の電位が「ＶＧＬ」である期間が１Ｈとした場合、「ＣＬＫ_４」の電位が「ＶＧＨ」である期間を２Ｈとし、「ＶＧＬ」である期間も２Ｈとする。また、以下の説明では、「ｉｎ」および各クロック信号が入力された際のシフトレジスタ回路２０の動作について理解を容易にするため、「ｉｎ」が入力された後に各クロック信号が入力されるものとするが、例えば、「ｉｎ」と同時に「ＣＬＫ_４」のパルスが入力されることとしてもよい。

［シフトレジスタ回路２０の動作例］
各信号が入力された際のシフトレジスタ回路２０の動作について説明する。図５は、シフトレジスタ回路の動作を説明する図である。なお、図５には、シフトレジスタ回路２０に入力される「ＣＬＫ_１」、「ＣＬＫ_２」、「ＣＬＫ_３」、「ＣＬＫ_４」、「ＣＬＫ_５」および「ｉｎ」の入力波形と、ノード２１〜２２の電位変化及び「ＯＵＴ_１」〜「ＯＵＴ_６」の波形を示した。

図５では、一例として、「ＣＬＫ_１」、「ＣＬＫ_２」、「ＣＬＫ_３」は、電位が「ＶＧＨ」となる期間が１Ｈであり、順次「ＶＧＨ」となるパルスである。また、「ＣＬＫ_４」と「ＣＬＫ_５」は、２Ｈ期間毎に「ＶＧＨ」と「ＶＧＬ」を繰り返す。また、「ＣＬＫ_４」と「ＣＬＫ_５」とは互いに反転している関係である。

また、図５では、各トランジスタ１〜９がオン（高）状態となる範囲を網かけで示し、オン（中）状態となる範囲を濃い点描で示し、オン（低）状態となる範囲を薄い点描で示す。また、各トランジスタ１〜９がオフ状態となる範囲は、白抜きで示す。また、図５中期間Ｔ０よりも前の状態では、ノード２１の電位が「ＶＧＬ」であり、ノード２２の電位が「ＶＧＨ」であるものとする。ここでは、図５中に示した各期間におけるトランジスタ１〜９の状態および各ノードの状態変化を具体的に説明する。

（期間Ｔ０）期間Ｔ０は、「ｉｎ」が入力される前の非選択期間である。具体的には、「ＣＬＫ_１」の電位が「ＶＧＬ」となり、「ＣＬＫ_２」の電位が「ＶＧＬ」となり、「ＣＬＫ_３」の電位が「ＶＧＨ」となり、「ＣＬＫ_４」の電位が「ＶＧＨ」となり、「ＣＬＫ_５」の電位が「ＶＧＬ」となる期間である。この期間Ｔ０では、ノード２１の電位が「ＶＧＬ」、ノード２２の電位が「ＶＧＨ」であると仮定する。

ここで、期間Ｔ０におけるシフトレジスタ回路２０の状態を説明する。図６は、期間Ｔ０におけるシフトレジスタ回路の状態を説明する図である。なお、図６−図１４では、電位が「ＶＧＬ」より高いノードを太線で表し、電位が「ＶＧＬ」となるノードを細線で表すこととする。図６に示すように、期間Ｔ０では、ノード２２の電位が「ＶＧＨ」を維持しているものとする。また、「ＣＬＫ_３」の電位が「ＶＧＨ」であるが、ノード２１の電位が「ＶＧＬ」であることから、トランジスタ４はオフ状態となり、「ＯＵＴ_２」は出力されない。また、「ＣＬＫ_４」の電位が「ＶＧＨ」であるが、「ＣＬＫ_１」の電位が「ＶＧＬ」であることから、トランジスタ５はオフ状態となり、「ＣＬＫ_４」によるノード２２への「ＶＧＨ」供給は抑制される。

図５に示すように、ノード２２の電位が「ＶＧＨ」であることから、ノード２２の電位がゲートに入力されるトランジスタ２、６、７は、オン（高）状態となる。このため、ノード２１の電位は、トランジスタ２によって「ＶＧＬ」へ引き下げられて、「ＶＧＬ」となる。

（期間Ｔ１）期間Ｔ１は、上段のシフトレジスタ回路から出力された「ＯＵＴ」が「ｉｎ」に入力される、または、最上段の場合はスタートパルスが「ｉｎ」に入力される期間である。また、「ＣＬＫ_１」のパルスが「ＶＧＨ」に切り替る期間であり、「ＣＬＫ_４」のパルスが「ＶＧＨ」から「ＶＧＬ」に切り替る期間である。具体的には、「ｉｎ」の電位が「ＶＧＨ」となり、「ＣＬＫ_１」の電位が「ＶＧＨ」となり、「ＣＬＫ_２」の電位が「ＶＧＬ」となり、「ＣＬＫ_３」の電位が「ＶＧＬ」となり、「ＣＬＫ_４」の電位が「ＶＧＬ」となり、「ＣＬＫ_５」の電位が「ＶＧＨ」となる期間である。

図７は、期間Ｔ１におけるシフトレジスタ回路の状態を説明する図である。図７に示すように、「ｉｎ」が入力されるとノード２１に「ＶＧＨ」が供給されると共に「ｉｎ」のパルスがトランジスタ１のゲートに印加されノード２２の電位を「ＶＧＬ」へ引っ張る。また、「ＣＬＫ_１」のパルスがトランジスタ５のゲートに印加されるので、トランジスタ５はオン状態となり、「ＣＬＫ_４」のパルスが「ＶＧＬ」であることから、ノード２２は「ＣＬＫ_４」からも「ＶＧＬ」へ引かれるので、ノード２２は素早く「ＶＧＬ」へと変化する。

具体的には、図５に示すように、「ｉｎ」が「ＶＧＨ」となることから、「ｉｎ」がゲートに入力されるトランジスタ９がオン（高）状態となる。このため、ノード２１に「ＶＧＨ」が供給される。一方で、「ＣＬＫ_１」の電位が「ＶＧＨ」であることから、トランジスタ５がオン（高）状態となり、「ＣＬＫ_４」の電位「ＶＧＬ」がノード２２へ提供される。また、ノード２２の電位は、ノード２１の電位がゲートに入力されるトランジスタ１によって、「ＶＧＬ」へ徐々に引き下げられる。したがって、ノード２１の電位は、ＧＮＤ（グランド）よりも高いＨｉｇｈ状態となる。このため、ノード２１の電位をゲートに入力するトランジスタ１、３、４がオン（中）状態となる。

すなわち、期間Ｔ１の状態では、トランジスタ５、９がオン（高）状態となり、トランジスタ１、３、４がオン（中）状態となり、トランジスタ２、６、７、８がオフ状態となる。また、ノード２１の電位は、「ＶＧＨ」より低く「ＧＮＤ」よりも高くなり、ノード２２の電位は、「ＶＧＬ」となる。

（期間Ｔ２）期間Ｔ２は、「ＣＬＫ_１」と「ｉｎ」が「ＶＧＨ」から「ＶＧＬ」へ切り替る期間であり、また、「ＣＬＫ_２」が「ＶＧＬ」から「ＶＧＨ」へ切り替る期間である。具体的には、「ｉｎ」の電位が「ＶＧＬ」となり、「ＣＬＫ_１」の電位が「ＶＧＬ」となり、「ＣＬＫ_２」の電位が「ＶＧＨ」となり、「ＣＬＫ_３」の電位が「ＶＧＬ」となり、「ＣＬＫ_４」の電位が「ＶＧＬ」となり、「ＣＬＫ_５」の電位が「ＶＧＨ」となる期間である。

図８は、期間Ｔ２におけるシフトレジスタ回路の状態を説明する図である。図８に示すように、トランジスタ３が「ＣＬＫ_２」を「ＯＵＴ_１」へ出力する時に、ゲート・ドレイン間容量によりブートストラップ効果により、ノード２１の電位が「ＶＧＨ」よりも高い電位に持ち上げられる。これにより、「ＣＬＫ_２」は電圧降下することなく「ＯＵＴ_１」へ出力される。また、ノード２１の電位がトランジスタ１のゲートにも印加されるので、ノード２２が安定的に「ＶＧＬ」に保たれる。

具体的には、図５に示すように、「ｉｎ」の電位が「ＶＧＬ」となることから、トランジスタ９がオフ状態となるが、ノード２１は、トランジスタ８がオフ状態であることから、「ＶＧＬ」へ引っ張られないので、「ＶＧＨ」の電位を維持する。この状態で、「ＣＬＫ_２」の電位が「ＶＧＬ」から「ＶＧＨ」へ切り替わると、トランジスタ３のドレインからソースへと「ＣＬＫ_２」のパルスの電圧が印加され、ブートストラップ効果が発生し、ノード２１の電位がカップリングにより上昇する。すると、トランジスタ１がオン（高）状態となるので、ノード２２の電位がより「ＶＧＬ」へ引き下げられる。また、「ＣＬＫ_１」の電位が「ＶＧＬ」であることから、トランジスタ５はオフ状態となる。したがって、トランジスタ２、６、７はオフ状態を維持する。

これらの結果、ノード２１の電位が「ＶＧＨ」に対して１．３〜１．５倍程度に上昇し、トランジスタ１がオン（高）状態となり、ノード２２の電位が完全な「ＶＧＬ」を維持する。また、ノード２１の電圧が上昇すると、トランジスタ３がオン（高）状態となるので、「ＣＬＫ_２」のパルスが減衰することなく「ＯＵＴ_１」として出力される。このため、シフトレジスタ回路２０は、出力信号の電位の降下を防ぐことができる。なお、このとき、ノード２１の電位をゲートに入力するトランジスタ４もオン（高）状態となる。

すなわち、期間Ｔ２の状態では、トランジスタ１、３、４がオン（高）状態となり、その他のトランジスタがオフ状態となる。また、ノード２１の電位がブートストラップにより「ＶＧＨ」以上となり、ノード２２の電位は、完全な「ＶＧＬ」となる。

（期間Ｔ３）期間Ｔ３は、「ＣＬＫ_２」が「ＶＧＨ」から「ＶＧＬ」へ切り替る期間であり、また、「ＣＬＫ_３」が「ＶＧＬ」から「ＶＧＨ」へ切り替る期間であり、また「ＣＬＫ_４」が「ＶＧＬ」から「ＶＧＨ」に切り替る期間であり、「ＣＬＫ_５」が「ＶＧＨ」から「ＶＧＬ」に切り替る期間である。具体的には、「ｉｎ」の電位が「ＶＧＬ」となり、「ＣＬＫ_１」の電位が「ＶＧＬ」となり、「ＣＬＫ_２」の電位が「ＶＧＬ」となり、「ＣＬＫ_３」の電位が「ＶＧＨ」となり、「ＣＬＫ_４」の電位が「ＶＧＨ」となり、「ＣＬＫ_５」の電位が「ＶＧＬ」となる期間である。

図９は、期間Ｔ３におけるシフトレジスタ回路の状態を説明する図である。図９に示すように、「ＣＬＫ_２」が「ＶＧＨ」から「ＶＧＬ」へと切り替るので、「ＯＵＴ_１」の電位は、「ＣＬＫ_２」により「ＶＧＨ」から「ＶＧＬ」へと引き下げられる。この時、ノード２１は、期間Ｔ１の場合と逆に働き、「ＶＧＨ」よりも低いブートストラップ前の電位まで低下する。そして、ノード２１は、次に「ＣＬＫ_３」の電位が「ＶＧＬ」から「ＶＧＨ」となる時に、トランジスタ４のブートストラップ効果により、「ＶＧＨ」よりも高い電位まで持ち上げられる。これにより、「ＣＬＫ_３」は、電圧降下することなく「ＯＵＴ_２」へ出力されると共に、次段の「ｉｎ」として出力される。

具体的には、図５に示すように、ノード２１は、期間Ｔ２から一旦「ＣＬＫ_２」の電位が「ＶＧＬ」となることから、ブートストラップ効果以前の状態に戻り、トランジスタ８がオフ状態であることから、「ＶＧＬ」へ引き下げられないので、期間Ｔ２から引き続き「ＶＧＨ」付近の電位を維持する。この状態で、「ＣＬＫ_３」の電位が「ＶＧＬ」から「ＶＧＨ」へ切り替わると、トランジスタ４のドレインからソースへと「ＣＬＫ_３」のパルスの電圧が印加され、ブートストラップ効果が発生し、ノード２１の電位がカップリングにより上昇する。すると、トランジスタ１がオン（高）状態となるので、ノード２２の電位が「ＶＧＬ」に引き続き安定して保持される。また、「ＣＬＫ_１」の電位が「ＶＧＬ」であることから、トランジスタ５はオフ状態となる。したがって、トランジスタ２、６、７はオフ状態を維持する。

これらの結果、ノード２１の電位が「ＶＧＨ」に対して１．３〜１．５倍程度に上昇し、トランジスタ１がオン（高）状態となり、ノード２２の電位が完全な「ＶＧＬ」を維持する。また、ノード２１の電圧が上昇すると、トランジスタ４がオン（高）状態となるので、「ＣＬＫ_３」のパルスが減衰することなく「ＯＵＴ_２」として出力される。このため、シフトレジスタ回路２０は、出力信号の電位の降下を防ぐことができる。なお、このとき、ノード２１の電位をゲートに入力するトランジスタ３もオン（高）状態となる。

すなわち、期間Ｔ３の状態では、トランジスタ１、３、４がオン（高）状態となり、その他のトランジスタがオフ状態となる。また、ノード２１の電位がブートストラップにより「ＶＧＨ」以上となり、ノード２２の電位は、完全な「ＶＧＬ」となる。

（期間Ｔ４）期間Ｔ４は、「ＣＬＫ_３」が「ＶＧＨ」から「ＶＧＬ」へ切り替る期間であり、また、「ＣＬＫ_１」が「ＶＧＬ」から「ＶＧＨ」へ切り替る期間である。また、次段の「ＯＵＴ_３」が「ＶＧＨ」となる期間である。具体的には、「ｉｎ」の電位が「ＶＧＬ」となり、「ＣＬＫ_１」の電位が「ＶＧＨ」となり、「ＣＬＫ_２」の電位が「ＶＧＬ」となり、「ＣＬＫ_３」の電位が「ＶＧＬ」となり、「ＣＬＫ_４」の電位が「ＶＧＨ」となり、「ＣＬＫ_５」の電位が「ＶＧＬ」となる期間である。

図１０は、期間Ｔ４におけるシフトレジスタ回路の状態を説明する図である。図１０に示すように、まず、「ＣＬＫ_３」が「ＶＧＨ」から「ＶＧＬ」に切り替るので、「ＯＵＴ_２」は「ＶＧＨ」から「ＶＧＬ」へ「ＣＬＫ_３」により引き下げられる。次に、下段のシフトレジスタ回路から入力される「ＯＵＴ_３」が「ＶＧＬ」から「ＶＧＨ」となることから、トランジスタ８のゲートがオン状態となり、ノード２１の電位が「ＶＧＨ」から「ＶＧＬ」へ引き下げられ、トランジスタ１と３と４がオフ状態となる。また、「ＣＬＫ_１」が「ＶＧＨ」となることから、トランジスタ５がオン状態となり、「ＣＬＫ_４」の電位「ＶＧＨ」がノード２２に入力される。これにより、トランジスタ２と６と７がオン状態となる。この結果、ノード２１と「ＯＵＴ_１」と「ＯＵＴ_２」が、それぞれ「ＶＧＬ」に引き下げられるので、安定的な非選択期間へと移行する。

具体的には、図５に示すように、「ＣＬＫ_１」の電位が「ＶＧＨ」となることから、トランジスタ５がオン（高）状態となる。このため、「ＣＬＫ_４」の電位「ＶＧＨ」がノード２２に供給され、ノード２２の電位が「ＶＧＨ」となる。また、「ＯＵＴ_３」の電位が「ＶＧＨ」となることから、トランジスタ８がオン（高）状態となり、ノード２１が「ＶＧＬ」へ引っ張られる。このため、ノード２１の電位がゲートに入力されるトランジスタ１がオフ状態となる。したがって、ノード２２は、トランジスタ１を介して「ＶＧＬ」へ引っ張られることがないので、「ＣＬＫ_４」の電位「ＶＧＨ」を維持する。そして、ノード２２の電位が「ＶＧＨ」となることから、トランジスタ２、６、７がオン（高）状態となる。

また、トランジスタ２がオン（高）状態となることから、ノード２１の電位は、トランジスタ２を介して、「ＶＧＬ」へ引き下げられる。このため、ノード２１の電位がゲートに入力されるトランジスタ３および４もオフ状態となる。さらに、ノード２２の電位が「ＶＧＨ」となることから、トランジスタ６および７がオン（高）状態となり、それぞれ「ＯＵＴ_１」および「ＯＵＴ_２」の電位を「ＶＧＬ」へ引き下げる。これらの結果、安定的な非選択期間へと移行する。

すなわち、期間Ｔ４では、トランジスタ２、５、６、７、８がオン（高）状態となり、その他のトランジスタがオフ状態となる。また、ノード２１の電位が「ＶＧＬ」へと遷移し、ノード２２の電位が「ＶＧＨ」へと遷移する。

（期間Ｔ５〜Ｔ９）期間Ｔ５からＴ９は、シフトレジスタ回路２０内の変化がなく安定した期間である。図１１は、期間Ｔ５からＴ９におけるシフトレジスタ回路の状態を説明する図である。図１１に示すように、「ＣＬＫ_１」から「ＣＬＫ_５」が変化するもののシフトレジスタ回路２０内の変化はなく、安定してノード２２が「ＶＧＨ」状態、ノード２１が「ＶＧＬ」状態を維持する。

具体的には、期間Ｔ５では、「ｉｎ」の電位が「ＶＧＬ」となり、「ＣＬＫ_１」の電位が「ＶＧＬ」となり、「ＣＬＫ_２」の電位が「ＶＧＨ」となり、「ＣＬＫ_３」の電位が「ＶＧＬ」となり、「ＣＬＫ_４」の電位が「ＶＧＬ」となり、「ＣＬＫ_５」の電位が「ＶＧＨ」となる期間である。また、「ＯＵＴ_１」から「ＯＵＴ_６」のうち「ＯＵＴ_４」が「ＶＧＨ」となる期間である。また、ノード２１の電位が「ＶＧＬ」を維持し、ノード２２の電位が「ＶＧＨ」を維持する。したがって、トランジスタ２、６、７がオン（高）状態となり、その他のトランジスタがオフ状態となる。

期間Ｔ６では、「ｉｎ」の電位が「ＶＧＬ」となり、「ＣＬＫ_１」の電位が「ＶＧＬ」となり、「ＣＬＫ_２」の電位が「ＶＧＬ」となり、「ＣＬＫ_３」の電位が「ＶＧＨ」となり、「ＣＬＫ_４」の電位が「ＶＧＬ」となり、「ＣＬＫ_５」の電位が「ＶＧＨ」となる期間である。また、「ＯＵＴ_１」から「ＯＵＴ_６」のうち「ＯＵＴ_５」が「ＶＧＨ」となる期間である。また、ノード２１の電位が「ＶＧＬ」を維持し、ノード２２の電位が「ＶＧＨ」を維持する。したがって、トランジスタ２、６、７がオン（高）状態となり、その他のトランジスタがオフ状態となる。

期間Ｔ７では、「ｉｎ」の電位が「ＶＧＬ」となり、「ＣＬＫ_１」の電位が「ＶＧＨ」となり、「ＣＬＫ_２」の電位が「ＶＧＬ」となり、「ＣＬＫ_３」の電位が「ＶＧＬ」となり、「ＣＬＫ_４」の電位が「ＶＧＨ」となり、「ＣＬＫ_５」の電位が「ＶＧＬ」となる期間である。また、「ＯＵＴ_１」から「ＯＵＴ_６」のうち「ＯＵＴ_６」が「ＶＧＨ」となる期間である。また、ノード２１の電位が「ＶＧＬ」を維持し、ノード２２の電位が「ＶＧＨ」を維持する。したがって、トランジスタ２、６、７がオン（高）状態となり、その他のトランジスタがオフ状態となる。また、「ＣＬＫ_１」の電位が「ＶＧＨ」、「ＣＬＫ_４」の電位が「ＶＧＨ」であることから、トランジスタ５がオン（高）状態となり、ノード２２に「ＶＧＨ」が供給される。

期間Ｔ８では、「ｉｎ」の電位が「ＶＧＬ」となり、「ＣＬＫ_１」の電位が「ＶＧＬ」となり、「ＣＬＫ_２」の電位が「ＶＧＨ」となり、「ＣＬＫ_３」の電位が「ＶＧＬ」となり、「ＣＬＫ_４」の電位が「ＶＧＨ」となり、「ＣＬＫ_５」の電位が「ＶＧＬ」となる期間である。また、「ＯＵＴ_１」から「ＯＵＴ_６」のいずれの電位も「ＶＧＬ」となる期間である。また、ノード２１の電位が「ＶＧＬ」を維持し、ノード２２の電位が「ＶＧＨ」を維持する。したがって、トランジスタ２、６、７がオン（高）状態となり、その他のトランジスタがオフ状態となる。

期間Ｔ９では、「ｉｎ」の電位が「ＶＧＬ」となり、「ＣＬＫ_１」の電位が「ＶＧＬ」となり、「ＣＬＫ_２」の電位が「ＶＧＬ」となり、「ＣＬＫ_３」の電位が「ＶＧＨ」となり、「ＣＬＫ_４」の電位が「ＶＧＬ」となり、「ＣＬＫ_５」の電位が「ＶＧＨ」となる期間である。また、「ＯＵＴ_１」から「ＯＵＴ_６」のいずれの電位も「ＶＧＬ」となる期間である。また、ノード２１の電位が「ＶＧＬ」を維持し、ノード２２の電位が「ＶＧＨ」を維持する。したがって、トランジスタ２、６、７がオン（高）状態となり、その他のトランジスタがオフ状態となる。

（期間Ｔ１０）期間Ｔ１０は、「ＣＬＫ_１」が「ＶＧＨ」、「ＣＬＫ_４」が「ＶＧＬ」となる期間である。具体的には、「ｉｎ」の電位が「ＶＧＬ」となり、「ＣＬＫ_１」の電位が「ＶＧＨ」となり、「ＣＬＫ_２」の電位が「ＶＧＬ」となり、「ＣＬＫ_３」の電位が「ＶＧＬ」となり、「ＣＬＫ_４」の電位が「ＶＧＬ」となり、「ＣＬＫ_５」の電位が「ＶＧＨ」となる期間である。

図１２は、期間Ｔ１０におけるシフトレジスタ回路の状態を説明する図である。図１２に示すように、「ＣＬＫ_１」が「ＶＧＨ」になることから、トランジスタ５がオン状態となり、「ＣＬＫ_４」が「ＶＧＬ」となることから、ノード２２は「ＶＧＨ」から「ＶＧＬ」となる。このため、トランジスタ２、６、７はオフ状態となる。しかしながら、このノード２２が「ＶＧＬ」となる期間は、非常に短いサイクルを繰り返し、特に問題となるほどの長い時間ではないので、安定してノード２１は「ＶＧＬ」を保持することができる。

具体的には、図５に示すように、「ＣＬＫ_１」の電位が「ＶＧＨ」であることから、トランジスタ５がオン（高）状態となる。このとき、「ＣＬＫ_４」の電位が「ＶＧＬ」であることから、ノード２２へは、トランジスタ５を介して「ＶＧＬ」に引き下げられる。一方で、他の「ＣＬＫ」や各「ＯＵＴ」の電位が「ＶＧＬ」であることから、ノード２１は、「ＶＧＨ」が供給されずに、引き続き「ＶＧＬ」の電位を維持する。これらの結果、ノード２２の電位は、「ＶＧＨ」から「ＶＧＬ」へ引き下げられる。また、ノード２２の電位が「ＶＧＬ」となることから、ノード２２の電位をゲートに入力するトランジスタ２、６、７がオフ状態となる。

すなわち、期間Ｔ１０では、トランジスタ５がオン（高）状態となり、その他のトランジスタがオフ状態となる。また、ノード２１の電位が「ＶＧＬ」を維持し、ノード２２の電位が「ＶＧＨ」から「ＶＧＬ」へと遷移する。

（期間Ｔ１１〜Ｔ１５）期間Ｔ１１からＴ１５は、シフトレジスタ回路２０内の変化がなく安定した期間である。図１３は、期間Ｔ１１からＴ１５におけるシフトレジスタ回路の状態を説明する図である。図１３に示すように、「ＣＬＫ_１」から「ＣＬＫ_５」が変化するもののシフトレジスタ回路２０内の変化はなく、ノード２１およびノード２２が安定して「ＶＧＬ」状態を維持する。

具体的には、期間Ｔ１１では、「ｉｎ」の電位が「ＶＧＬ」となり、「ＣＬＫ_１」の電位が「ＶＧＬ」となり、「ＣＬＫ_２」の電位が「ＶＧＨ」となり、「ＣＬＫ_３」の電位が「ＶＧＬ」となり、「ＣＬＫ_４」の電位が「ＶＧＨ」となり、「ＣＬＫ_５」の電位が「ＶＧＬ」となる期間である。また、「ＯＵＴ_１」から「ＯＵＴ_６」のいずれの電位も「ＶＧＬ」となる期間である。また、ノード２１の電位が「ＶＧＬ」を維持し、ノード２２の電位が「ＶＧＬ」を維持する。したがって、各トランジスタがオフ状態となる。

期間Ｔ１２では、「ｉｎ」の電位が「ＶＧＬ」となり、「ＣＬＫ_１」の電位が「ＶＧＬ」となり、「ＣＬＫ_２」の電位が「ＶＧＬ」となり、「ＣＬＫ_３」の電位が「ＶＧＨ」となり、「ＣＬＫ_４」の電位が「ＶＧＨ」となり、「ＣＬＫ_５」の電位が「ＶＧＬ」となる期間である。また、「ＯＵＴ_１」から「ＯＵＴ_６」のいずれの電位も「ＶＧＬ」となる期間である。また、ノード２１の電位が「ＶＧＬ」を維持し、ノード２２の電位が「ＶＧＬ」を維持する。したがって、各トランジスタがオフ状態となる。

期間Ｔ１３では、「ｉｎ」の電位が「ＶＧＬ」となり、「ＣＬＫ_１」の電位が「ＶＧＨ」となり、「ＣＬＫ_２」の電位が「ＶＧＬ」となり、「ＣＬＫ_３」の電位が「ＶＧＬ」となり、「ＣＬＫ_４」の電位が「ＶＧＬ」となり、「ＣＬＫ_５」の電位が「ＶＧＨ」となる期間である。また、「ＯＵＴ_１」から「ＯＵＴ_６」のいずれの電位も「ＶＧＬ」となる期間である。また、ノード２１の電位が「ＶＧＬ」を維持し、ノード２２の電位が「ＶＧＬ」を維持する。したがって、トランジスタ５のみがオン（高）状態となり、その他のトランジスタがオフ状態となる。

期間Ｔ１４では、「ｉｎ」の電位が「ＶＧＬ」となり、「ＣＬＫ_１」の電位が「ＶＧＬ」となり、「ＣＬＫ_２」の電位が「ＶＧＨ」となり、「ＣＬＫ_３」の電位が「ＶＧＬ」となり、「ＣＬＫ_４」の電位が「ＶＧＬ」となり、「ＣＬＫ_５」の電位が「ＶＧＨ」となる期間である。また、「ＯＵＴ_１」から「ＯＵＴ_６」のいずれの電位も「ＶＧＬ」となる期間である。また、ノード２１の電位が「ＶＧＬ」を維持し、ノード２２の電位が「ＶＧＬ」を維持する。したがって、各トランジスタがオフ状態となる。

期間Ｔ１５では、「ｉｎ」の電位が「ＶＧＬ」となり、「ＣＬＫ_１」の電位が「ＶＧＬ」となり、「ＣＬＫ_２」の電位が「ＶＧＬ」となり、「ＣＬＫ_３」の電位が「ＶＧＨ」となり、「ＣＬＫ_４」の電位が「ＶＧＨ」となり、「ＣＬＫ_５」の電位が「ＶＧＬ」となる期間である。また、「ＯＵＴ_１」から「ＯＵＴ_６」のいずれの電位も「ＶＧＬ」となる期間である。また、ノード２１の電位が「ＶＧＬ」を維持し、ノード２２の電位が「ＶＧＬ」を維持する。したがって、各トランジスタがオフ状態となる。

（期間Ｔ１６）期間Ｔ１６は、「ＣＬＫ_１」が「ＶＧＨ」、「ＣＬＫ_４」が「ＶＧＨ」となる期間である。具体的には、「ｉｎ」の電位が「ＶＧＬ」となり、「ＣＬＫ_１」の電位が「ＶＧＨ」となり、「ＣＬＫ_２」の電位が「ＶＧＬ」となり、「ＣＬＫ_３」の電位が「ＶＧＬ」となり、「ＣＬＫ_４」の電位が「ＶＧＨ」となり、「ＣＬＫ_５」の電位が「ＶＧＬ」となる期間である。

図１４は、期間Ｔ１６におけるシフトレジスタ回路の状態を説明する図である。図１４に示すように、「ＣＬＫ_１」が「ＶＧＨ」となることから、トランジスタ５がオン状態となり、「ＣＬＫ_４」も「ＶＧＨ」であることから、ノード２２の電位は「ＶＧＬ」から「ＶＧＨ」となる。このため、トランジスタ２、６、７は再びオン状態となる。よって、ノード２１と「ＯＵＴ_１」と「ＯＵＴ_２」が「ＶＧＬ」へ引っ張られる。

具体的には、図５に示すように、「ＣＬＫ_１」の電位が「ＶＧＨ」となることから、トランジスタ５がオン（高）状態となる。このため、「ＣＬＫ_４」の電位「ＶＧＨ」がノード２２に供給され、ノード２２の電位が「ＶＧＨ」となる。また、ノード２２の電位がゲートに入力されるトランジスタ２、６、７の各々はオン（高）状態となる。なお、「ｉｎ」の電位が「ＶＧＬ」であることから、ノード２１へは「ＶＧＨ」が供給されない。このため、ノード２１の電位は「ＶＧＬ」を維持する。したがって、ノード２１の電位がゲートに入力されるトランジスタ１、３、４の各々はオフ状態を維持する。

すなわち、期間Ｔ１６では、トランジスタ２、５、６、７がオン（高）状態となり、その他のトランジスタがオフ状態となる。また、ノード２１の電位が「ＶＧＬ」を維持し、ノード２２の電位が「ＶＧＨ」へと遷移する。

（期間Ｔ１７から期間Ｔ２０以降）期間Ｔ１７から期間Ｔ２０以降は、選択期間になるまで、「ＣＬＫ_１」が「ＶＧＨ」になった時の「ＣＬＫ_４」の電位を、ノード２２へ供給することを繰り返す。

例えば、期間Ｔ１７では、「ｉｎ」の電位が「ＶＧＬ」となり、「ＣＬＫ_１」の電位が「ＶＧＬ」となり、「ＣＬＫ_２」の電位が「ＶＧＨ」となり、「ＣＬＫ_３」の電位が「ＶＧＬ」となり、「ＣＬＫ_４」の電位が「ＶＧＬ」となり、「ＣＬＫ_５」の電位が「ＶＧＨ」となる期間である。このため、期間Ｔ１６ではオン（高）状態であったトランジスタ５がオフ状態となる。

期間Ｔ１８では、「ｉｎ」の電位が「ＶＧＬ」となり、「ＣＬＫ_１」の電位が「ＶＧＬ」となり、「ＣＬＫ_２」の電位が「ＶＧＬ」となり、「ＣＬＫ_３」の電位が「ＶＧＨ」となり、「ＣＬＫ_４」の電位が「ＶＧＬ」となり、「ＣＬＫ_５」の電位が「ＶＧＨ」となる期間である。このため、各トランジスタおよびノードは、期間Ｔ１７と同様の状態を維持する。

期間Ｔ１９では、「ｉｎ」の電位が「ＶＧＬ」となり、「ＣＬＫ_１」の電位が「ＶＧＨ」となり、「ＣＬＫ_２」の電位が「ＶＧＬ」となり、「ＣＬＫ_３」の電位が「ＶＧＬ」となり、「ＣＬＫ_４」の電位が「ＶＧＨ」となり、「ＣＬＫ_５」の電位が「ＶＧＬ」となる期間である。このため、再びノード２２に「ＶＧＨ」が供給されるため、各ノードは、期間Ｔ１６と同様の状態を維持する。

［シフトレジスタ回路２０の効果］
上述したように、シフトレジスタ回路２０は、９つと少ないトランジスタしか有していないにも関らず、１つの「ｉｎ」に対して２つの「ＯＵＴ_１」と「ＯＵＴ_２」を出力することができ、多段構成の場合に、回路規模の増大を抑制することができる。

また、シフトレジスタ回路２０は、ノード２１の電位が上昇することに応じて、ノード２２の電位を降下させるトランジスタ１と、ノード２２の電位が上昇することに応じて、ノード２１の電位を降下させるトランジスタ２とを有する。また、シフトレジスタ回路２０は、ノード２１の電位が上昇することに応じて、「ＯＵＴ_１」を出力する際に、ブートストラップ効果によりノード２１の電位を上昇させるトランジスタ３を有する。また、シフトレジスタ回路２０は、ノード２１の電位が上昇することに応じて、「ＯＵＴ_２」を出力する際に、ブートストラップ効果によりノード２１の電位を上昇させるトランジスタ４を有する。このため、シフトレジスタ回路２０は、「ＯＵＴ_１」および「ＯＵＴ_２」の電位の降下を防ぐことができる。

また、シフトレジスタ回路２０は、「ＣＬＫ_１」および「ＣＬＫ_４」が「ＶＧＨ」の場合に、ノード２２の電位を「ＶＧＨ」に上昇させ、「ＣＬＫ_１」が「ＶＧＨ」および「ＣＬＫ_４」が「ＶＧＬ」の場合に、ノード２２の電位を「ＶＧＬ」に降下させるトランジスタ５を有する。このため、シフトレジスタ回路２０は、選択期間においてノード２２の電位を素早く「ＶＧＬ」へ降下させることができる。

また、シフトレジスタ回路２０は、ノード２２の電位に応じて「ＯＵＴ_１」の電位を「ＶＧＬ」へ降下させるトランジスタ６と、ノード２２の電位に応じて「ＯＵＴ_２」の電位を「ＶＧＬ」へ降下させるトランジスタ７とを有する。このため、シフトレジスタ回路２０は、非選択時に誤った「ＯＵＴ_１」または「ＯＵＴ_２」の出力を防止することができる。

また、シフトレジスタ回路２０は、次段の「ＯＵＴ_３」の電位に応じてノード２１の電位を降下させるトランジスタ８を有する。このため、シフトレジスタ回路２０は、非選択時にノード２１を素早く「ＶＧＬ」へ降下させることができる。

また、シフトレジスタ回路２０は、「ｉｎ」の入力に応じてノード２１に「ＶＧＨ」を供給するトランジスタ９を有する。このため、シフトレジスタ回路２０は、選択期間がはじまると、ノード２１を素早く「ＶＧＨ」に遷移させることができる。

また、シフトレジスタ回路２０は、「ＣＬＫ_１」および「ＣＬＫ_４」が「ＶＧＨ」の場合に、ノード２２の電位を「ＶＧＨ」に上昇させ、「ＣＬＫ_１」が「ＶＧＨ」および「ＣＬＫ_４」が「ＶＧＬ」の場合に、ノード２２の電位を「ＶＧＬ」に降下させるトランジスタ５を有する。このため、シフトレジスタ回路２０は、非選択期間においてノード２２の電位を「ＶＧＨ」に維持せずに、「ＶＧＨ」と「ＶＧＬ」に交互に遷移させることができるので、電圧シフトを抑制できる。

［電圧特性のシフトについて］
ここで、トランジスタの電圧特性がシフトした際に、誤動作や動作不良が発生する例について説明する。各トランジスタ１〜９のゲートに高い電圧が継続して印加された場合や、各トランジスタ１〜９が長期間使用された場合には、図２中の実線で示す電流特性が矢印方向にシフトし、図２中の点線で示す電流特性へと変化する。この結果、各トランジスタ１〜９において、ゲート電圧に対して流れる電流量が減少するので、各トランジスタ１〜９が完全なオフ状態やオン状態にならず、動作不良を引き起こす場合がある。

例えば、図２０に示す従来のシフトレジスタ回路３０は、非選択時においてノード４１の電位を「ＶＧＨ」状態に保持し、トランジスタ３３をオン（高）状態に保持する。しかし、トランジスタ３３を継続してオン（高）状態に保持すると、トランジスタ３３の電圧特性がシフトしてしまい、ノード４１の電位ではトランジスタ３３をオン（高）に保持することができなくなる場合がある。この結果、シフトレジスタ回路３０は、ノード４０の電位を「ＶＧＬ」状態に保持できなくなり、トランジスタ３５がオン状態となる結果、誤ったタイミングで「ＯＵＴ」を出力してしまう。

一方、本発明のシフトレジスタ回路２０は、非選択時において、ノード２１の電位を降下させるノード２２の電位を、周期的に「ＶＧＨ」と「ＶＧＬ」とに遷移させることができる。このため、シフトレジスタ回路２０は、ノード２１の電位を降下させるトランジスタ２や、各ＯＵＴの電位を降下させるトランジスタ６および７を継続してオン（高）にすることが無いので、トランジスタ２、６、７の電圧特性がシフトするのを防ぐことができる。この結果、シフトレジスタ回路２０は、非選択時においてノード２１の電位を安定して「ＶＧＬ」に保持し、誤動作や転送不良の発生を防ぐことができる。

具体的には、図１５を用いて、図２０に例示したシフトレジスタ回路３０のトランジスタ３３が正常に動作する場合、すなわち、電圧特性がシフトしていない際のシフトレジスタ回路３０の動作について説明する。

図１５は、電圧特性がシフトしていない場合のシミュレーション結果を説明する図である。なお、図１５に示す例では、横軸方向を時間（マイクロ秒）とし、縦軸方向に「ＯＵＴ」、ノード４０、ノード４１、「ｉｎ」の電位（ボルト）をプロットした。例えば、図１５に示す例では、トランジスタ３３には電圧特性のシフトが発生していないので、シフトレジスタ回路３０は、「ｉｎ」のパルスが入力されると、ノード４０の電圧を上昇させ、ノード４１の電位を下降させ、「ＯＵＴ」のパルスを出力する。その後、シフトレジスタ回路３０は、非選択状態に移行し、ノード４１の電位を「Ｈｉｇｈ」状態に保持するとともに、ノード４０の電位を「Ｌｏｗ」状態にする。

一方、図１６は、電圧特性がシフトした場合のシミュレーション結果を説明する図である。なお、図１６に示す例では、トランジスタ３３の電圧特性がシフトした際のシミュレーション結果を記載した。なお、図１６に示す例では、横軸方向を時間（マイクロ秒）とし、縦軸方向に「ＯＵＴ」、ノード４０、ノード４１、「ｉｎ」の電位（ボルト）をプロットした。

例えば、図１６に示す例では、図１５と同様、「ｉｎ」のパルスが入力されている。しかしながら、図１６に示す例では、「ｉｎ」のパルス入力により、ノード４０の電位が若干上昇するものの、トランジスタ３３の電圧特性がシフトしており、完全なオフ状態にすることができないため、ノード４１の電位が「Ｈｉｇｈ」状態にとどまってしまい、ノード４０の電位を上昇させることができず、「ＯＵＴ」を出力することができなくなり、誤動作を生じさせてしまう。

そこで、シフトレジスタ回路２０は、非選択状態において、トランジスタ２とトランジスタ６とトランジスタ７とを一定期間交互にオン（高）とオフ状態にするので、トランジスタ２、６、７の電圧特性がシフトすることを防止できる。

次に、図１７を用いて、ノード２２の電位を制御することで、トランジスタ２、６、７の電圧特性のシフトを防止できる点について説明する。ここで、図１７は、トランジスタの電圧特性の一例を説明する図である。なお、図１７には、横軸方向をトランジスタの動作時間とし、縦軸方向にトランジスタの電圧特性のシフト量、すなわち、ドレイン、ソース間に所定の量の電流を流すためにゲートに印加するＶｔｈ電圧の変化量をプロットした。

詳細には、図１７に示す例では、「ＶＧＨ」を連続してゲートに印加したトランジスタの電圧特性のシフト量を三角印でプロットし、「ＶＧＨ」と「ＶＧＬ」とをデューティー比が５０パーセントとなるようにゲートに印加したトランジスタの電圧特性のシフト量を四角印でプロットした。

図１７に示すように、「ＶＧＨ」を連続してゲートに印加しつづけた場合には、動作時間が１０時間を経過したあたりで、電圧特性のシフト量が８ボルトほどとなり、２０時間を経過したあたりで、電圧特性のシフト量が９ボルトほどとなった。また、「ＶＧＨ」を連続してゲートに印加しつづけた場合には、動作時間が８５時間を経過したあたりで、電圧特性のシフト量が８ボルト弱ほどとなった。

一方、「ＶＧＨ」と「ＶＧＬ」とをデューティー比が５０パーセントとなるようにゲートに印加した場合には、動作時間が２０時間を経過しても電圧特性のシフト量が１ボルト程度にとどまり、動作時間が８５時間を経過しても、電圧特性のシフト量が１ボルト程度に収まった。

このように、１つのトランジスタに連続して「ＶＧＨ」を印加した場合には、トランジスタの電圧特性のシフト量が大きく変化してしまう。例えば、トランジスタ２、６、７が継続してオン状態を維持することで、電圧特性がシフトした場合には、シフトレジスタ回路２０は、転送不良を生じさせてしまう。

一方、シフトレジスタ回路２０は、上述したように、非選択時において、トランジスタ２、６、７を継続してオン状態にしない回路構成となっている。このため、シフトレジスタ回路２０は、トランジスタ２、６、７の電圧特性がシフトすることがなくなり、各「ＯＵＴ」を出力してしまうような誤動作を防止することができる。

［適用範囲］
例えば、上記の実施形態で例示したシフトレジスタ回路２０は、液晶パネルや有機ＥＬパネルを用いた画像表示装置を動作させるドライバ回路に好適に適用される。また、シフトレジスタ回路２０は、上述したドライバ回路以外の回路にも適用することができる。また、シフトレジスタ回路２０は、複数のトランジスタと、各素子を順次駆動するためのドライバ回路とを有するセンサ装置、発光素子アレイ、サーマルヘッド等、任意の装置に適用することができる。

（液晶パネルへの適用）
以下の説明では、シフトレジスタ回路２０の適用例として、液晶パネルを用いた画像表示装置を動作させるドライバ回路にシフトレジスタ回路２０を適用する例について説明する。

図１８は、シフトレジスタ回路の適用例を説明する第１の図である。図１８に示す例では、画像表示装置５０は、制御回路５１とパネル５２とを有する。なお、画像表示装置５０は、バックライト等の光源装置、カラーフィルタ基板、偏光方向が互いに異なる偏光板等を有するが、図１８では、理解を容易にするため、それらの記載を省略した。

制御回路５１は、例えば、パネル５２に配置されるＦＰＣ（Flexible Printed Circuits）上に設けられたり、または、パネル５２の外部回路基板上に設けられており、パネル５２を駆動させるための制御信号を駆動回路５５に出力する。なお、図１８では、ＦＰＣ、または外部回路基板についての図示を省略した。

また、パネル５２には、液晶パネルが用いられており、一対の基板から構成されている。例えば、パネル５２は、アクティブエリア５７に薄膜トランジスタが形成されたアレイ基板とアレイ基板に対向するカラーフィルタ基板とからなる一対のガラス基板で構成されている。また、アクティブエリア５７のアレイ基板の周辺には、周辺部５４が形成されている。周辺部５４には、駆動回路５５および走査線駆動回路５６が設けられており、走査線駆動回路５６はアレイ基板のガラス上に形成されている。また、駆動回路５５と走査線駆動回路５６とは走査線制御線５３で接続されている。

駆動回路５５は、駆動用の半導体素子からなり、アクティブエリア上に延在されたデータ線に画像信号を出力する信号線駆動回路、走査線制御回路および対向電位駆動回路等で構成されている。なお、駆動回路５５は、アクティブエリア５７の周辺部５４にＣＯＧ（Chip On Glass）方式で実装されている。

また、パネル５２の周辺部５４に設けられた走査線駆動回路５６には、第１形態において説明したシフトレジスタ回路２０と同じ機能を発揮する複数の回路が適用されている。具体的には、走査線駆動回路５６には、シフトレジスタ回路２０と同様の機能を発揮するシフトレジスタ部２５、２５ａ、２５ｂが多段に接続されている。

なお、シフトレジスタ回路２５〜２５ｂは、パネル５２のアレイ基板上に一体的に形成された走査線駆動回路５６上に形成されている。また、走査線駆動回路５６は、シフトレジスタ部２５〜２５ｂ以外にも、複数のシフトレジスタ回路を有するが、図１８では、理解を容易にするため、記載を省略した。また、図１８に示す例では、理解を容易にするため、「ＣＬＫ_１」〜「ＣＬＫ_５」等の入力線等については、記載を省略した。

駆動回路５５は、走査線制御線５３で走査線駆動回路５６と接続されており、走査線制御線５３を介して初段のシフトレジスタ回路２５に制御信号を出力する。

アクティブエリア５７は、マトリックス状に配置した画素５８を複数有する。詳細には、アクティブエリア５７には、複数のデータ線が列方向に延在され、複数の走査線が行方向に延在されている。そして、アクティブエリア５７には、データ線と走査線との交差に対応して、それぞれ画素５８が形成されている。

ここで、画素５８は、アクティブ素子として動作する薄膜トランジスタ５９と、画素電極６０とを有する。画像表示装置５０は、アレイ基板に設けられた画素電極６０とカラーフィルタ基板に設けられた共通電極（図示せず）との間に印加された電圧によって液晶分子を制御して画像表示する。ここでは、パネル５２は、アレイ基板に画素電極６０が設けられ、カラーフィルタ基板に共通電極が設けられた縦電界方式で説明しているが、これに限らず、例えば、アレイ基板の画素５８内に画素電極６０および共通電極が設けられた横電界方式であってもよい。

走査線駆動回路５６は、第１形態に係るシフトレジスタ回路２０と同様のシフトレジスタ回路２５〜２５ｂを多段に接続した回路により構成される。ここで、走査線駆動回路５６は、上述したシフトレジスタ回路２０の動作により「ＯＵＴ_１」および「ＯＵＴ_２」をアクティブエリア５７上に延在する走査線に順次入力する。

また、シフトレジスタ回路２５が出力する「ＯＵＴ_２」は、シフトレジスタ回路２５ａに「ｉｎ」として入力されている。走査線駆動回路５６は、シフトレジスタ回路２５ａが出力する「ＯＵＴ_３」および「ＯＵＴ_４」をアクティブエリア５７上に延在する走査線に順次入力する。このように、多段に設置されたシフトレジスタ回路２５〜２５ｂが信号を順次シフトさせ、２つの信号を順次出力する。このため、走査線駆動回路５６は、駆動回路５５から走査線制御線５３を介して、制御信号が入力された場合には、アクティブエリア５７上の各走査線に対して上方向から順に電圧を印加する。

例えば、走査線駆動回路５６は、制御信号を受信すると、シフトレジスタ回路２５の動作により、「ＯＵＴ_１」を１段目の走査線に出力し、次に「ＯＵＴ_２」を２段目の走査線に出力する。次に、走査線駆動回路５６は、シフトレジスタ回路２５ａの動作により、「ＯＵＴ_３」を３段目の走査線に出力し、次に「ＯＵＴ_４」を４段目の走査線に出力する。この結果、走査線駆動回路５６は、アクティブエリア５７上の各走査線に対して、順番に電圧を印加する。

ここで、従来のシフトレジスタ回路を用いて、走査線駆動回路５６を構成する場合には、アクティブエリア５７上に延設された走査線と同数のシフトレジスタ回路を多段に接続し、各シフトレジスタ回路から各走査線上に信号を出力する。しかしながら、シフトレジスタ回路２５を用いて、走査線駆動回路５６を構成した場合には、１つのシフトレジスタ回路２５から２つの走査線に対して信号を出力することができるので、走査線駆動回路５６の回路規模を減少させ、画像表示装置５０の狭額縁化を実現することができる。

また、シフトレジスタ回路２５は、ブートストラップ効果により、出力する信号の電位を下げることなく出力することができるので、走査線駆動回路５６が各走査線に印加する電圧の低下を防ぐことができる。この結果、画像表示装置５０は、アクティブエリア５７の大型化や画素５８の細密化により走査線の数が増加した場合にも、各画素５８に印加する電圧の低下を防ぐことができるので、正常に動作することができる。

薄膜トランジスタ５９は、画素５８が形成された位置に応じたデータ線とソースとが接続され、画素５８が形成された位置に応じた走査線とゲートとが接続されている。そして、走査線駆動回路５６から対応する走査線に電圧が印加されるとともに、駆動回路５５から対応するデータ線に電圧が印加された場合に、データ線に印加された電圧が薄膜トランジスタ５９を介して画素電極６０に印加される。

なお、図１８では、液晶パネルを用いた画像表示装置５０にシフトレジスタ回路２０を適用する例について説明した。しかしながら、実施の形態はこれに限定されるものではない。例えば、有機ＥＬパネルを用いた画像表示装置にシフトレジスタ回路２０を適用してもよい。例えば、図１９は、シフトレジスタ回路２０の適用例を説明する第２の図である。

（有機ＥＬへの適用）
図１９に示す例では、シフトレジスタ回路２５を有する走査線駆動回路５６を有し、有機ＥＬパネルを用いた画像表示装置７０について記載した。なお、シフトレジスタ回路２５は、図１に示したシフトレジスタ回路２０と同様の機能を有する。また、図１９に示す例では、理解を容易にするため、シフトレジスタ回路２５を有する走査線駆動回路５６を記載したが、走査線駆動回路５６は、シフトレジスタ回路２０と同様の回路を複数有するものとする。具体的には、走査線駆動回路５６は、アクティブエリア５７上に延設する走査線の数の半分の数だけシフトレジスタ回路２０と同様の回路を多段に接続することで構成すればよい。なお、上述の液晶パネルを用いた画像表示装置５０と同様に、シフトレジスタ回路２５は、パネル５２のアレイ基板上の周辺部に一体的に形成されている。

図１９に示す例では、画素５８は、アノードが定電位供給回路７１と電気的に接続された発光素子８０と、発光素子８０のカソードに一方の電極が接続されたトランジスタ８１とを有する。また、画素５８は、ｎ型の薄膜トランジスタによって形成され、ドレインがトランジスタ８２のドレインに接続され、ソースが電源供給回路７２と電気的に接続されたドライバ素子８３とを有する。また、画素５８は、ドライバ素子８３を形成する薄膜トランジスタのゲート・ドレイン間の導通状態を制御するトランジスタ８２と静電容量８４とを有する。

また、図１９に示す例では、各画素５８内に備わる発光素子８０のアノードに対して一定のオン電位を供給する定電位供給回路７１と、制御線を介して、画素５８内に備わるトランジスタ８１の駆動を制御する駆動制御回路７３と、ドライバ素子８３のソースにオン電位または０電位を供給する電源供給回路７２とを有する。

発光素子８０は、電流注入によって発光する機構を有し、例えば有機ＥＬ素子によって形成される。有機ＥＬ素子は、Ａｌ、Ｃｕ、ＩＴＯ（Indium Tin Oxide）等によって形成されたアノード層およびカソード層と、アノード層とカソード層との間にフタルシアニン、トリスアルミニウム錯体、ベンゾキノリノラト、ベリリウム錯体等の有機系の材料によって形成された発光層とを少なくとも備えた構造を有し、発光層に注入された正孔と電子とが発光再結合することによって光を生じる機能を有する。

トランジスタ８１は、発光素子８０とドライバ素子８３との間の導通を制御する機能を有し、本実施形態１では、ｎ型の薄膜トランジスタによって形成される。すなわち、薄膜トランジスタのドレインとソースとがそれぞれ発光素子８０、ドライバ素子８３に接続される一方で、ゲートが駆動制御回路７３と電気的に接続された構成を有し、駆動制御回路７３から供給される電位に基づいて、発光素子８０とドライバ素子８３との間の導通状態を制御している。

ドライバ素子８３は、発光素子８０に流れる電流を制御するための機能を有する。具体的には、ドライバ素子８３は、閾値以上の電位差に応じて発光素子８０に流れる電流を制御する機能を有する。本実施形態１では、ドライバ素子８３は、ｎ型の薄膜トランジスタによって形成され、ゲートとソースとの間に印加される電位差に応じて発光素子８０の発光輝度を制御している。

このような画素５８においては、駆動回路５５が信号線に印加した電圧により静電容量８４に電荷が蓄積される。そして、駆動制御回路７３がトランジスタ８１のゲートに電圧を印加している間、静電容量８４に蓄積した電荷に応じた電流が発光素子８０に流れ、発光素子８０が発光する。

このように、各画素５８が発光素子８０を有する場合であっても、走査線駆動回路５６は、シフトレジスタ回路２５が、２つの走査線に各画素の出力信号を出力する。このため、画像表示装置７０は、画素５８が有機ＥＬパネルを有する場合にも、走査線駆動回路５６の回路規模を減少させ、狭額縁化を図ることができる。また、シフトレジスタ回路２５は、走査線上に出力する信号の電位の低下を防ぐので、アクティブエリア５７上の画素数に係わらず、画像表示装置７０を正常に動作させることができる。

１〜９トランジスタ
２０、２５、２５ａ、２５ｂシフトレジスタ回路
２１、２２ノード

Claims

ゲートが第１の導電経路に接続されて、ドレインが第２の導電経路に接続されるとともにソースが低電位端子に接続された、前記第１の導電経路の電位が上昇することに応じて前記第２の導電経路の電位を降下させる第１のトランジスタと、
ゲートが前記第２の導電経路に接続されて、ドレインが前記第１の導電経路に接続されるとともにソースが低電位端子に接続された、前記第２の導電経路の電位が上昇することに応じて前記第１の導電経路の電位を降下させる第２のトランジスタと、
前記第１の導電経路にゲートが接続され、ドレインに第１のクロック信号の入力端子が接続されるとともにソースに出力信号を出力する第１の出力端子が接続された、前記第１のクロック信号が入力された際に前記第１の導電経路の電位が上昇することに応じて前記第１の出力端子から出力信号を出力させる第３のトランジスタと、
前記第１の導電経路にゲートが接続され、ドレインに第２のクロック信号の入力端子が接続されるとともにソースに出力信号を出力する第２の出力端子が接続された、前記第２のクロック信号が入力された際に前記第１の導電経路の電位が上昇することに応じて前記第２の出力端子から出力信号を出力させる第４のトランジスタと
を有することを特徴とするシフトレジスタ回路。
ゲートが第３のクロック信号の入力端子に接続され、ドレインが第４のクロック信号の入力端子に接続されるとともにソースが前記第２の導電経路に接続された、前記第３のクロック信号および前記第４のクロック信号が入力された際に、前記第２の導電経路の電位を上昇させる第５のトランジスタをさらに有することを特徴とする請求項１に記載のシフトレジスタ回路。
ゲートが前記第２の導電経路に接続され、ドレインが前記第１の出力端子に接続されるとともにソースが低電位端子に接続された、前記第２の導電経路の電位が上昇することに応じて前記第１の出力端子の電位を降下させる第６のトランジスタと、
ゲートが前記第２の導電経路に接続され、ドレインが前記第２の出力端子に接続されるとともにソースが低電位端子に接続された、前記第２の導電経路の電位が上昇することに応じて前記第２の出力端子の電位を降下させる第７のトランジスタとをさらに有することを特徴とする請求項１または２に記載のシフトレジスタ回路。
ゲートが次段のシフトレジスタ回路が前記第１の出力信号に対応する信号を出力する出力端子に接続され、ドレインが前記第１の導電経路に接続されるとともにソースが低電位端子に接続された、前記第１の出力信号に対応する信号の出力に応じて前記第１の導電経路の電位を降下させる第８のトランジスタを有することを特徴とする請求項１乃至請求項３のいずれか１つに記載のシフトレジスタ回路。
ゲートが入力信号の入力端子に接続されて、ドレインが高電位端子に接続されるとともにソースが前記第１の導電経路に接続された、前記入力信号の入力に応じて前記第１の導電経路の電位を上昇させる第９のトランジスタを有することを特徴とする請求項１乃至請求項４のいずれか１つに記載のシフトレジスタ回路。
請求項１乃至請求項５のいずれか１つに記載のシフトレジスタ回路を有するドライバ回路と、
前記ドライバ回路が出力する信号に従って発光する発光素子によって画像を表示する表示パネルと
を備えたことを特徴とする画像表示装置。
請求項１乃至請求項５のいずれか１つに記載のシフトレジスタ回路を有するドライバ回路と、
前記ドライバ回路が出力する信号に従って画像を表示する液晶パネルと
を備えたことを特徴とする画像表示装置。