KR102423863B1 - 게이트 구동부 및 이를 구비한 평판 표시 장치 - Google Patents

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Abstract

본 발명은 하나의 GIP가 적어도 2개의 게이트 라인을 구동할 수 있도록 적어도 2개의 출력 버퍼를 구비하고, 각 출력 버퍼의 출력 편차를 줄일 수 있는 게이트 드라이버 및 이를 구비한 평판 표시 장치에 관한 것으로, 사기 게이트 구동부는, 복수개의 게이트 라인들 각각에 스캔 신호를 순차적으로 공급하기 위하여 복수개의 GIP를 포함하고, 각 GIP는 적어도 2개의 게이트 라인을 구동할 수 있도록 하나의 캐리 신호 출력부와 적어도 2개의 스캔 신호 출력부를 구비하며, 상기 캐리 신호 출력부는 제 1 노드의 전압에 의해 제어되는 풀업 트랜지스터와, 제 2 노드의 전압에 의해 제어되는 풀다운 트랜지스터와, 상기 풀업 트랜지스터의 게이트 전극과 소오스 전극 사이에 형성되는 부스팅 커패시터를 구비한 것이다.

Description

게이트 구동부 및 이를 구비한 평판 표시 장치{Gate driver and Flat Panel Display Device including the same}
본 발명은 표시 장치의 게이트 구동부에 관한 것으로, 특히 하나의 GIP에서 다수개의 출력을 출력하는 게이트 구동부 및 이를 구비한 평판 표시 장치에 관한 것이다.
정보화 사회가 발전하고, 이동통신 단말기 및 노트북 컴퓨터와 같은 각종 휴대용 전자기기가 발전함에 따라 이에 적용할 수 있는 평판 표시 장치(Flat Panel Display Device)에 대한 요구가 점차 증대되고 있다.
이와 같은 평판 표시 장치로는, 액정을 이용한 액정 표시 장치(LCD: Liquid Crystal Display)와 유기 발광 다이오드(Organic Light Emitting Diode; 이하 OLED)를 이용한 OLED 표시 장치가 활용되고 있다.
이러한 평판 표시 장치들은 영상을 표시하기 위해 복수개의 게이트 라인들 및 복수개의 데이터 라인들을 구비한 표시 패널과, 상기 표시 패널을 구동하기 위한 구동회로로 구성된다.
상기 구동회로는 상기 복수개의 게이트 라인들을 구동하는 게이트 구동부와, 상기 복수개의 데이터 라인들을 구동하는 데이터 구동부와, 상기 게이트 구동부와 상기 데이터 구동부에 영상 데이터 및 각종 제어신호를 공급하는 타이밍 컨트롤러 등으로 이루어진다.
상기 게이트 구동부는 상기 표시 패널의 상기 복수개의 게이트 라인들 및 복수개의 데이터 라인들과 화소를 형성하는 과정에서, 상기 표시 패널의 비표시 영역상에 동시에 형성될 수 있다.
즉, 상기 게이트 구동부를 상기 표시 패널에 직접화시키는 게이트-인-패널(Gate-In-Panel; 이하 “GIP”라고도 함) 방식이 적용되고 있다. 그리고, 상기 복수개의 게이트 라인들에 GIP가 1:1로 대응하도록 구성하고 있다.
그러나, 상기 평판 표시 장치의 고해상도, 좁은 베젤(Narrow Bezel)화 되어 감에 따라, 하나의 GIP가 2개 이상의 게이트 라인을 구동함이 요구되고 있다.
본 발명은 이와 같은 요구 사항을 해결하기 위해 안출한 것으로, 적어도 2개의 게이트 라인을 구동할 수 있도록 적어도 2개의 출력 버퍼를 구비하고, 각 출력 버퍼의 출력 편차를 줄일 수 있는 게이트 구동부 및 이를 구비한 평판 표시 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 게이트 구동부는, 복수개의 게이트 라인들 각각에 스캔 신호를 순차적으로 공급하기 위하여 복수개의 GIP를 포함하고, 각 GIP는 적어도 2개의 게이트 라인을 구동할 수 있도록 하나의 캐리 신호 출력부와 적어도 2개의 스캔 신호 출력부를 구비하며, 상기 캐리 신호 출력부는 제 1 노드의 전압에 의해 제어되는 풀업 트랜지스터와, 제 2 노드의 전압에 의해 제어되는 풀다운 트랜지스터와, 상기 풀업 트랜지스터의 게이트 전극과 소오스 전극 사이에 형성되는 부스팅 커패시터를 구비함에 그 특징이 있다.
여기서, 상기 적어도 2개의 스캔 신호 출력부는 2개의 게이트 라인을 구동할 수 있도록 제 1 및 제 2 스캔 신호 출력부를 구비하며, 상기 제 1 및 제 2 스캔 신호 출력부 각각에는 다수의 스캔 펄스 출력용 펄스 신호들 중 하나의 클럭 신호가 인가되고, 상기 캐리 신호 출력부에는 다수의 캐리 펄스 출력용 펄스 신호들 중 하나의 클럭 신호가 인가되며, 상기 다수의 캐리 펄스 출력용 클럭 신호들은 일정 기간씩 쉬프트 되고, 인접한 스캔 펄스 출력용 클럭 신호는 일정 기간 동안 서로 오버랩 되며, 각 캐리 펄스 출력용 클럭 신호는 인접한 2개의 스캔 펄스 출력용 클럭 신호의 하이 구간보다 더 긴 하이 구간을 가질 수 있고, 인접한 캐리 펄스 출력용 클럭 신호는 1수평 기간보다 더 긴 시간 동안 서로 오버랩 됨을 특징으로 한다.
상기 각 스캔 펄스 출력용 클럭 신호는 2수평 기간 동안 하이 구간을 갖고, 인접한 스캔 펄스 출력용 클럭 신호는 1수평 기간 동안 서로 오버랩 되며, 상기 각 캐리 펄스 출력용 클럭 신호는 3.5수평 구간 동안 하이 구간을 갖고, 인접한 캐리 펄스 출력용 클럭 신호는 1.5수평 기간 동안 서로 오버랩 됨을 특징으로 한다.
상기 적어도 2개의 스캔 신호 출력부는 4개의 게이트 라인을 구동할 수 있도록 제 1 내지 제 4 스캔 신호 출력부를 구비하며, 상기 제 1 내지 제 4 스캔 신호 출력부 각각에는 다수의 스캔 펄스 출력용 펄스 신호들 중 하나의 클럭 신호가 인가되고, 상기 캐리 신호 출력부에는 다수의 캐리 펄스 출력용 펄스 신호들 중 하나의 클럭 신호가 인가되며, 상기 다수의 캐리 펄스 출력용 클럭 신호들은 일정 기간씩 쉬프트 되고, 인접한 스캔 펄스 출력용 클럭 신호는 일정 기간 동안 서로 오버랩 되며, 각 캐리 펄스 출력용 클럭 신호는 인접한 4개의 스캔 펄스 출력용 클럭 신호의 하이 구간보다 더 긴 하이 구간을 가질 수 있고, 인접한 캐리 펄스 출력용 클럭 신호는 1수평 기간보다 더 긴 시간 동안 서로 오버랩 됨을 특징으로 한다.
상기 각 스캔 펄스 출력용 클럭 신호는 2수평 기간 동안 하이 구간을 갖고, 인접한 스캔 펄스 출력용 클럭 신호는 1수평 기간 동안 서로 오버랩 되며, 상기 각 캐리 펄스 출력용 클럭 신호는 6수평 구간 동안 하이 구간을 갖고, 인접한 캐리 펄스 출력용 클럭 신호는 2수평 기간 동안 서로 오버랩 됨을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 평판 표시 장치는, 복수개의 게이트 및 데이터 라인들이 배치되어 매트릭스 형태로 복수개의 서브 픽셀들을 구비하여, 각 게이트 라인들에 공급되는 스캔 펄스에 응답하여 상기 복수개의 데이터 라인들에 데이터 전압을 공굽하여 영상을 표시하는 표시 패널과, 각 게이트 라인들에 스캔 펄스를 순차적으로 공급하는 게이트 구동부와, 상기 데이터 전압을 상기 복수개의 데이터 라인들에 공급하는 데이터 구동부와, 외부로부터 입력되는 영상 데이터를 상기 표시 패널의 크기 및 해상도에 알맞게 정렬하여 상기 데이터 구동부에 공급하고, 외부로부터 입력되는 동기 신호들을 복수개의 게이트 제어신호들 및 복수개의 데이터 제어신호들을 상기 게이트 구동부 및 상기 데이터 구동부에 각각 공급하는 타이밍 컨트롤러를 구비하고, 상기 게이트 구동부는, 복수개의 게이트 라인들 각각에 스캔 신호를 순차적으로 공급하기 위하여 복수개의 GIP를 포함하고, 각 GIP는 적어도 2개의 게이트 라인을 구동할 수 있도록 하나의 캐리 신호 출력부와 적어도 2개의 스캔 신호 출력부를 구비하며, 상기 캐리 신호 출력부는 제 1 노드의 전압에 의해 제어되는 풀업 트랜지스터와, 제 2 노드의 전압에 의해 제어되는 풀다운 트랜지스터와, 상기 풀업 트랜지스터의 게이트 전극과 소오스 전극 사이에 형성되는 부스팅 커패시터를 구비함에 그 특징이 있다.
상기와 같은 특징을 갖는 본 발명에 따른 게이트 구동부 및 이를 구비한 평판 표시 장치에 있어서는 다음과 같은 효과가 있다.
본 발명의 각 실시예에 따른 게이트 구동부는 하나의 GIP가 적어도 2개의 게이트 라인을 구동할 수 있도록 하므로, 평판 표시 장치가 고해상도로 구현되더라도 좁은 베젤(Narrow Bezel)의 평판 표시 패널을 충족할 수 있다.
본 발명의 제 2 및 제 3 실시예에 따른 GIP의 출력부는 캐리 신호를 이용하여 상기 제 1 노드(Q)를 부스팅하는 방식을 이용하였다.
따라서, 상기 캐리 신호 출력부에만 부스팅 커패시터를 설치하므로 상기 각 스캔 신호 출력부의 트랜지스터의 영향을 줄이고, 상기 제 1 노드의 부스팅 레벨 편차를 감소시킬 수 있다. 이로 인하여 각 스캔 신호 출력부에서 출력되는 스캔 신호의 상승 시간(rising time)과 하강 시간(falling time)의 편차 및 평판 표시 패널에 표시되는 화상에서 주기적인 휘도 편차를 감소시킬 수 있다.
상기 제 1 노드의 부스팅 레벨 편차를 감소시키고, 상기 캐리 신호 출력용 클럭 신호의 폭을 늘려, 스캔 펄스가 출력되는 동안 상기 제 1 노드의 부스팅 레벨을 높게 유지하므로, 상기 출력부의 각 트랜지스터의 게이트-소오스 전압(Vgs)이 감소하고 이로 인해 GIP의 특성 및 신뢰성이 감소하게 되는 단점을 보완할 수 있다.
적어도 2개의 스캔 신호 출력부를 구비하더라도 스캔 신호 출력부 간의 커플링(coupling) 발생이 없으므로 신호 왜곡 발생을 방지할 수 있다.
또한, 상기 캐리 신호 출력부에만 부스팅 커패시터를 설치하므로 상기 부스팅 커패시터의 용량을 크게 하여 상기 제 1 노드의 부스팅 레벨을 확보할 수 있으므로, 각 출력부의 풀업 트랜지스터의 출력 특성 및 PBTS (Positive Bias Temperature Stress) 마진(margin)을 확보할 수 있다.
도 1은 본 발명에 따른 평판 표시 장치를 간략히 나타내는 구성도
도 2는 본 발명에 따른 게이트 구동부의 블록 구성도
도 3은 본 발명에 따른 도 2의 GIP의 구성 블럭도
도 4는 본 발명의 제 1 실시예에 따른 상기 출력부의 회로적 구성도
도 5는 도 4에 도시된 본 발명의 제 1 실시예에 따른 출력부에 인가된 다수의 클럭신호(SCCLKs, CRCLKs) 및 상기 제 1 노드(Q)의 전압 파형도
도 6은 본 발명의 제 2 실시예에 따른 상기 출력부의 회로적 구성도
도 7은 도 6에 도시된 본 발명의 제 2 실시예에 따른 출력부에 인가된 다수의 클럭신호(SCCLKs , CRCLKs) 및 상기 제 1 노드(Q)의 전압 파형도
도 8은 본 발명의 다른 실시예에 따른 게이트 구동부에서 n번째 GIP의 설명도
도 9는 도 8에 따른 본 발명의 제 3 실시예의 상기 출력부의 회로적 구성도
도 10은 도 9에 도시된 출력부에 인가된 다수의 클럭신호(SCCLKs , CRCLKs) 및 상기 제 1 노드(Q)의 전압 파형도
도 11a는 본 발명의 제 1 실시예에 따른 게이트 구동부의 제 1 노드(Q)와 캐리 신호 출력 파형도이고, 도 11b는 본 발명의 제 2 및 제3 실시예에 따른 게이트 구동부의 제 1 노드(Q)와 캐리 신호 출력 파형도
도 12a는 본 발명의 제 1 실시예에 따른 게이트 구동부의 스캔 신호들의 출력 파형도이고, 도 12b는 본 발명의 제 2 및 제3 실시예에 따른 게이트 구동부의 스캔 신호들의 출력 파형도
상기와 같은 특징을 갖는 본 발명에 따른 게이트 구동부 및 이를 구비한 평판 표시 장치를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 1은 본 발명에 따른 평판 표시 장치를 간략히 나타내는 구성도이다.
본 발명에 따른 평판 표시 장치는, 도 1에 도시한 바와 같이, 표시 패널(1), 게이트 구동부(2), 데이터 구동부(3) 및 타이밍 콘트롤러(4)를 포함하여 구성된다.
상기 표시 패널(1)은 복수개의 게이트 라인들(GL)과 복수개의 데이터 라인들(DL)이 배치되고, 상기 복수개의 게이트 라인들(GL)과 복수개의 데이터 라인들(DL)의 교차 영역에 복수개의 서브 픽셀들(P)이 매트릭스 형태로 배열된다. 상기 복수개의 서브 화소들(P)은 상기 게이트 라인들(GL)로부터 공급되는 스캔 펄스(G)에 응답하여 상기 복수개의 데이터 라인들(DL)로부터 공급되는 영상 신호(데이터 전압)에 따른 영상을 표시한다.
상기 게이트 구동부(2)는 GIP(gate in panel)형 게이트 드라이버로서, 표시 패널(2)의 비표시 영역에 배치된다.
이러한 게이트 구동부(2)는 상기 타이밍 컨트롤러(4)로부터 제공된 복수개의 게이트 제어 신호들(GCS)에 따라 각 게이트 라인들(GL)에 스캔 펄스 (게이트 구동 신호, Vgout)를 순차적으로 공급하는 게이트 쉬프트 레지스터로 구성된다.
상기 복수개의 게이트 제어신호들(GCS)는 서로 다른 위상을 갖는 복수개의 클럭 신호(CLK1-8), 상기 게이트 구동부(2)의 구동 시작을 지시하는 게이트 스타트 신호(VST), 게이트 하이 전압(VGH) 및 게이트 로우 전압(VGL) 등을 포함한다.
상기 데이터 구동부(3)는 상기 타이밍 컨트롤러(4)로부터 입력되는 디지털 영상 데이터(RGB)를 기준 감마 전압을 이용하여 아날로그 데이터 전압으로 변환하고, 변환된 아날로그 데이터 전압을 상기 복수개의 데이터 라인들(DL)에 공급한다. 이러한 데이터 구동부(3)는 상기 타이밍 컨트롤러(4)로부터 제공된 복수개의 데이터 제어 신호들(DCS)에 따라 제어된다.
상기 타이밍 컨트롤러(4)는 외부로부터 입력되는 영상 데이터(RGB)를 표시 패널(1)의 크기 및 해상도에 알맞게 정렬하여 상기 데이터 구동부(3)에 공급한다. 또한, 상기 타이밍 컨트롤러(4)는 외부로부터 입력되는 동기 신호(SYNC)들, 예를 들어 도트클럭(DCLK), 데이터 인에이블 신호(DE), 수평 동기신호(Hsync), 수직 동기신호(Vsync)를 이용하여 복수개의 게이트 제어신호들(GCS) 및 복수개의 데이터 제어신호들(DCS)를 생성하여 상기 게이트 구동부(2) 및 상기 데이터 구동부(3)에 각각 공급한다.
상기 게이트 구동부(2)는 상기 복수개의 게이트 라인들(GL) 각각에 스캔 신호 (게이트 구동 신호, Vgout)를 순차적으로 공급하기 위하여, 복수개의 스테이지(GIP)를 포함하여 구성된다.
그런데, 상기 복수개의 GIP가 상기 복수개의 게이트 라인과 일대일 대응되어 연결되면, 고해상도 및 좁은 베젤(Narrow Bezel)화가 요구되는 최근의 설계를 충족하지 못하게 된다.
따라서, 본 발명은 하나의 GIP가 적어도 2개의 게이트 라인을 구동할 수 있도록 하나의 캐리 신호 출력부와 적어도 2개의 스캔 신호 출력부를 구비함을 특징으로 한다.
도2는 본 발명에 따른 게이트 구동부의 블록 구성도이고, 도 3은 본 발명에 따른 GIP의 구성 블럭도이다.
도 2에 도시한 바와 같이, 본 발명에 따른 게이트 구동부(2)는, 종속적으로 접속된 복수개의 GIP를 포함하고, 하나의 GIP에 2개의 게이트 라인(GL)이 연결되어 타이밍 컨트롤러(4)로부터 인가되는 클럭신호(SCCLKs, CRCLKs)에 따라 순차적으로 2개의 스캔 신호(Vgout(n), Vgout(n+1)) 및 캐리 신호(Carry signal, COUT(n))를 생성하는 출력부를 포함한다.
구체적으로 상기 게이트 구동부(2)는 상기 타이밍 컨트롤러(4)로부터 다수의 클럭신호(SCCLKs, CRCLKs), 게이트 하이 전압(VGH), 다수의 게이트 로우 전압(VGLs) 및 게이트 스타트 펄스(VST) 등이 인가된다.
상기 다수의 클럭신호(SCCLKs, CRCLKs)는 스캔 펄스 출력용 클럭신호(SCCLKs)와 캐리 펄스 출력용 클럭신호(CRCLKs)를 포함한다.
상기 각 GIP에서 출력되는 2개의 게이트 구동 신호(Vgout(n), Vgout(n+1))는 해당 게이트 라인들을 순차적으로 구동하기 위한 것이고, 상기 각 GIP에서 출력되는 캐리 구동 신호(Carry signal, COUT(n))는 전단 GIP를 리세트(reset)시키거나, 다음 단 GIP를 세트(set)하기 위한 신호이다.
도 2에서는, n번째 GIP는 3번째 전단에서 출력되는 캐리 신호(COUT(n-3))에 의해 셋팅되고, 3번째 후단에서 출력되는 캐리 신호(COUT(n+3))에 의해 리셋팅됨을 도시하였다. 그러나, 이에 한정되지 않고, (n-4) 번째 전단에서 출력되는 캐리 신호(COUT(n-4))에 의해 셋팅되고, (n+4) 번째 후단에서 출력되는 캐리 신호(COUT(n+4))에 의해 리셋 되는 등 다양한 방법으로 설계할 수 있다. 상기 각 GIP는, 도 3에 도시한 바와 같이, 전단 GIP에서 출력되는 캐리 신호(COUT)에 의해 셋팅되고, 후단 GIP에서 출력되는 캐리 신호(COUT)에 의해 리셋팅되어 제 1 및 제 2 노드(Q, Qb)의 전압을 제어하는 노드 제어부(100)와, 상기 다수의 스캔 펄스 출력용 클럭신호(SCCLKs) 중 2개의 스캔 펄스 출력용 클럭신호와 상기 다수의 캐리 펄스 출력용 클럭신호(CRCLKs) 중 하나의 캐리 펄스 출력용 클럭 신호를 수신하여, 상기 제 1 및 제 2 노드(Q, Qb)의 전압 레벨에 따라 상기 스캔 신호((Vgout(n), Vgout(n+1)) 및 상기 캐리 신호(COUT(n))를 출력하는 출력부(200)를 포함하여 구성된다.
도 4는 본 발명의 제 1 실시예에 따른 상기 출력부(200)의 회로적 구성도이고, 도 5는 도 4에 도시된 본 발명의 제 1 실시예에 따른 출력부(200)에 인가된 다수의 클럭신호(SCCLKs, CRCLKs) 및 상기 제 1 노드(Q)의 전압 파형도이다.
본 발명의 제 1 실시예에 따른 GIP의 출력부(200)는, 도 4에 도시한 바와 같이, 캐리 신호 출력부(201), 제 1스캔 신호 출력부(202) 및 제 2 스캔 신호 출력부(203)을 구비하여 구성된다.
본 발명의 제 1 실시예에 따른 상기 캐리 신호 출력부(201)는 복수개의 캐리용 클럭 신호(CRCLKs) 중 하나의 캐리 펄스 출력용 클럭 신호가 인가되는 캐리 펄스 출력용 클럭 신호 단(CRCLK(n))과 제 1 게이트 로우 전압단(VGL1) 사이에 직렬 연결되는 제 1 풀업 트랜지스터(Tpc) 및 제 1 풀다운 트랜지스터(Tdc)로 구성되고, 상기 제 1 풀업 트랜지스터(Tpc)는 상기 제 1 노드(Q)의 전압 레벨에 따라 온/오프되고, 상기 제 1 풀다운 트랜지스터(Tdc)는 상기 제 2 노드(Qb)의 전압 레벨에 따라 온/오프되어 캐리 신호(CR(n))를 출력한다.
본 발명의 제 1 실시예에 따른 상기 제 1스캔 신호 출력부(202)는, 복수개의 스캔 펄스 출력용 클럭 신호(SCCLKs) 중 하나의 스캔 펄스 출력용 클럭 신호가 인가되는 스캔 펄스 출력용 클럭 신호 단(SCCLK(n))과 제 2 게이트 로우 전압단(VGL2) 사이에 직렬 연결되는 제 2 풀업 트랜지스터(Tp1) 및 제 2 풀다운 트랜지스터(Td1)와, 상기 제 2 풀업 트랜지스터(Tp1)의 게이트 전극과 소오스 전극 사이에 연결되는 부스팅(boosting)용 제 1 커패시터(C1)로 구성되고, 상기 제 2 풀업 트랜지스터(Tp1)는 상기 제 1 노드(Q)의 전압 레벨에 따라 온/오프되고, 상기 제 2 풀다운 트랜지스터(Td1)는 상기 제 2 노드(Qb)의 전압 레벨에 따라 온/오프되어 제 1 스캔 신호(Vout(n))를 출력한다.
본 발명의 제 1 실시예에 따른 상기 제 2스캔 신호 출력부(203)는, 복수개의 스캔 펄스 출력용 클럭 신호(SCCLKs) 중 다른 하나의 스캔 펄스 출력용 클럭 신호가 인가되는 스캔 펄스 출력용 클럭 신호 단(SCCLK(n+1))과 제 2 게이트 로우 전압단(VGL2) 사이에 직렬 연결되는 제 3 풀업 트랜지스터(Tp2) 및 제 3 풀다운 트랜지스터(Td2)와, 상기 제 3 풀업 트랜지스터(Tp2)의 게이트 전극과 소오스 전극 사이에 연결되는 부스팅용 제 2 커패시터(C2)로 구성되고, 상기 제 3 풀업 트랜지스터(Tp2)는 상기 제 1 노드(Q)의 전압 레벨에 따라 온/오프되고, 상기 제 3 풀다운 트랜지스터(Td2)는 상기 제 2 노드(Qb)의 전압 레벨에 따라 온/오프되어 제 2 스캔 신호(Vout(n+1)를 출력한다.
여기서, 상기 캐리 신호 출력부(201)의 풀업 트랜지스터(Tpc)의 채널 폭은 상기 제 1 및 제 2 스캔 신호 출력부(202, 203)의 풀업 트랜지스터(Tp1, Tp2)의 채널 폭보다 작게 설계한다.
도 5에 도시한 바와 같이, 본 발명의 제 1 실시예에 따른 상기 다수의 클럭신호(SCCLKs, CRCLKs)는 스캔 펄스 출력용 클럭신호(SCCLKs)와 캐리 펄스 출력용 클럭신호(CRCLKs)를 포함한다.
상기 다수의 스캔 펄스 출력용 클럭신호(SCCLKs)는 일정 기간씩 쉬프트 되어 출력되는 12상의 클럭신호, 즉 제 1 내지 제 12 클럭신호(SCCLK1- SCCLK12)를 포함할 수 있다. 상기 다수의 스캔 펄스 출력용 클럭신호(SCCLKs) 각각은 2수평 기간 동안(2H) 하이 구간을 가질 수 있고, 인접한 스캔 펄스 출력용 클럭신호(SCCLKs)는1수평 기간 동안(1H) 동안 서로 오버랩(overlap) 될 수 있다.
상기 캐리 펄스 출력용 클럭신호(CRCLKs)는 일정 기간씩 쉬프트 되어 출력되는 6상의 클럭 신호, 즉 제 1 내지 제 6 클럭신호(CRCLK1- CRCLK6)를 포함할 수 있다. 상기 다수의 캐리 펄스 출력용 클럭신호(CRCLKs) 각각은 2수평 기간 동안(2H) 하이 구간을 가질 수 있고, 인접한 캐리 펄스 출력용 클럭신호(CRCLKs)는 1수평 기간(1H) 동안 서로 오버랩(overlap) 될 수 있다.
도 5에서는, 도 4에 도시된 GIP의 상기 캐리 신호 출력부(201)의 상기 캐리 펄스 출력용 클럭 신호 단(CRCLK(n))에는 제 3 캐리 펄스 출력용 클럭 신호(CRCLK3)가 인가되고, 상기 제 1스캔 신호 출력부(202)의 상기 스캔 펄스 출력용 클럭 신호 단(SCCLK(n))에는 제 5 스캔 펄스 출력용 클럭 신호(SCCLK5)가 인가되며, 상기 제 2스캔 신호 출력부(203)의 상기 스캔 펄스 출력용 클럭 신호 단(SCCLK(n+1))에는 제 6 스캔 펄스 출력용 클럭 신호(SCCLK6)가 인가됨을 도시하였다.
도 5에서는, 도 4에 도시된 GIP의 상기 캐리 신호 출력부(201)의 상기 캐리 펄스 출력용 클럭 신호 단(CRCLK(n))에는 제 3 캐리 펄스 출력용 클럭 신호(CRCLK3)가 인가되고, 상기 제 1스캔 신호 출력부(202)의 상기 스캔 펄스 출력용 클럭 신호 단(SCCLK(n))에는 제 5 스캔 펄스 출력용 클럭 신호(SCCLK5)가 인가되며, 상기 제 2스캔 신호 출력부(203)의 상기 스캔 펄스 출력용 클럭 신호 단(SCCLK(n+1))에는 제 6 스캔 펄스 출력용 클럭 신호(SCCLK6)가 인가됨을 도시하였다.
또한, 도 5에서는, 도 3에 도시된 GIP(n)의 노드 제어부(100)는 3번째 전단의 GIP(GIP(n-3))에서 출력된 캐리 신호(COUT, GIP(n)이 제 3 캐리 펄스 출력용 클럭 신호(CRCLK3)에 의해 캐리 펄스를 출력하므로 CRCLK6에 의해 캐리 펄스를 출력하는 GIP(n-3)에서 출력된 캐리 신호)에 의해 셋팅되고, 2번째 후단 GIP(GIP(n+2)에서 출력되는 캐리 신호(COUT, CRCLK5)에 의해 리셋팅되어 제 1 및 제 2 노드(Q, Qb)의 전압을 제어함을 도시하였다.
도 2 내지 도 5에서 설명한 바와 같이, 본 발명의 제 1 실시예에 따른 평판 표시 장치는 하나의 GIP가 2개의 게이트 라인을 구동할 수 있도록 하므로, 평판 표시 장치가 고해상도로 구현되더라도 좁은 베젤(Narrow Bezel)의 평판 표시 패널을 충족할 수 있다.
그러나, 본 발명의 제 1 실시예에 따른 GIP의 출력부(200)는 스캔 신호를 이용하여 상기 제 1 노드(Q)를 부스팅하는 방식을 이용하였다.
따라서, 상기 제 1 및 제 2 스캔 신호 출력부(202, 203)에 비해 상기 캐리 신호 출력부(201)의 부스팅 커패시턴스가 작으므로 상기 제1 노드(Q)에 주는 영향이 적고, 상기 제 1 및 제 2스캔 신호 출력부(202, 203)에 형성되는 제 1 및 제 2 커패시터(C1, C2)가 서로 홀딩 커패시터(holding capacitor)로 작용하기 때문에, 상기 제 1 노드(Q)의 부스팅 레벨(h1과 h2의 차이)이 시간에 따라 편차가 발생한다. 이로 인하여 상기 제 1 및 제 2 스캔 신호 출력부(202, 203)에서 출력되는 스캔 신호의 상승 시간(rising time)과 하강 시간(falling time)의 편차가 발생하게 되어, 평판 표시 패널에 표시되는 화상에서 주기적인 휘도 편차가 발생될 수 있다.
또한, 상기 제 1 및 제 2스캔 신호 출력부(202, 203)의 출력 간에 커플링(coupling)이 발생하여 신호 왜곡이 발생할 수 있고, 상기 제 1 노드(Q) 전압이 부분적으로 낮아져 상기 출력부의 각 트랜지스터의 게이트-소오스 전압(Vgs)가 감소하고 이로 인해 GIP의 특성 및 신뢰성이 감소하게 될 수 있다.
따라서, 상기와 같은 단점들을 해소하기 위해 본 발명은 다른 실시예를 제공한다.
도 6은 본 발명의 제 2 실시예에 따른 상기 출력부(200)의 회로적 구성도이고, 도 7는 도 6에 도시된 본 발명의 제 2 실시예에 따른 출력부(200)에 인가된 다수의 클럭신호(SCCLKs, CRCLKs) 및 상기 제 1 노드(Q)의 전압 파형도이다.
본 발명의 제 2 실시예에 따른 GIP의 출력부(200)는, 도 6에 도시한 바와 같이, 캐리 신호 출력부(201), 제 1스캔 신호 출력부(202) 및 제 2 스캔 신호 출력부(203)을 구비하여 구성된다.
본 발명의 제 2 실시예에 따른 상기 캐리 신호 출력부(201)는, 복수개의 캐리용 클럭 신호(CRCLKs) 중 하나의 캐리 펄스 출력용 클럭 신호가 인가되는 캐리 펄스 출력용 클럭 신호 단(CRCLK(n))과 제 1 게이트 로우 전압단(VGL1) 사이에 직렬 연결되는 제 1 풀업 트랜지스터(Tpc) 및 제 1 풀다운 트랜지스터(Tdc)와, 상기 제 1 풀업 트랜지스터(Tpc)의 게이트 전극과 소오스 전극 사이에 연결되는 부스팅(boosting)용 커패시터(C)를 구비하여 구성되고, 상기 제 1 풀업 트랜지스터(Tpc)는 상기 제 1 노드(Q)의 전압 레벨에 따라 온/오프되고, 상기 제 1 풀다운 트랜지스터(Tdc)는 상기 제 2 노드(Qb)의 전압 레벨에 따라 온/오프되어 캐리 신호(CR(n))를 출력한다.
본 발명의 제 2 실시예에 따른 상기 제 1스캔 신호 출력부(202)는, 복수개의 스캔 펄스 출력용 클럭 신호(SCCLKs) 중 하나의 스캔 펄스 출력용 클럭 신호가 인가되는 스캔 펄스 출력용 클럭 신호 단(SCCLK(n))과 제 2 게이트 로우 전압단(VGL2) 사이에 직렬 연결되는 제 2 풀업 트랜지스터(Tp1) 및 제 2 풀다운 트랜지스터(Td1)를 구비하여 구성되고, 상기 제 2 풀업 트랜지스터(Tp1)는 상기 제 1 노드(Q)의 전압 레벨에 따라 온/오프되고, 상기 제 2 풀다운 트랜지스터(Td1)는 상기 제 2 노드(Qb)의 전압 레벨에 따라 온/오프되어 제 1 스캔 신호(Vout(n))를 출력한다.
본 발명의 제 2 실시예에 따른 상기 제 2스캔 신호 출력부(203)는, 복수개의 스캔 펄스 출력용 클럭 신호(SCCLKs) 중 다른 하나의 스캔 펄스 출력용 클럭 신호가 인가되는 스캔 펄스 출력용 클럭 신호 단(SCCLK(n+1))과 제 2 게이트 로우 전압단(VGL2) 사이에 직렬 연결되는 제 3 풀업 트랜지스터(Tp2) 및 제 3 풀다운 트랜지스터(Td2)를 구비하여 구성되고, 상기 제 3 풀업 트랜지스터(Tp2)는 상기 제 1 노드(Q)의 전압 레벨에 따라 온/오프되고, 상기 제 3 풀다운 트랜지스터(Td2)는 상기 제 2 노드(Qb)의 전압 레벨에 따라 온/오프되어 제 2 스캔 신호(Vout(n+1)를 출력한다.
도 7에 도시한 바와 같이, 본 발명의 제 2 실시예에 따른 상기 다수의 클럭신호(SCCLKs, CRCLKs)는 스캔 펄스 출력용 클럭신호(SCCLKs)와 캐리 펄스 출력용 클럭신호(CRCLKs)를 포함한다.
상기 다수의 스캔 펄스 출력용 클럭신호(SCCLKs)는 일정 기간씩 쉬프트 되어 출력되는 12상의 클럭신호, 즉 제 1 내지 제 12 클럭신호(SCCLK1- SCCLK12)를 포함할 수 있다. 상기 다수의 스캔 펄스 출력용 클럭신호(SCCLKs) 각각은 2수평 기간 동안(2H) 하이 구간을 가질 수 있고, 인접한 스캔 펄스 출력용 클럭신호(SCCLKs)는1수평 기간 동안(1H) 동안 서로 오버랩(overlap) 될 수 있다.
상기 캐리 펄스 출력용 클럭신호(CRCLKs)는 일정 기간씩 쉬프트 되어 출력되는 6상의 클럭 신호, 즉 제 1 내지 제 6 클럭신호(CRCLK1- CRCLK6)를 포함할 수 있다. 상기 다수의 캐리 펄스 출력용 클럭신호(CRCLKs) 각각은 3.5수평 기간 동안(3.5H) 하이 구간을 가질 수 있고, 인접한 캐리 펄스 출력용 클럭신호(CRCLKs)는 1.5수평 기간(1.5H) 동안 서로 오버랩(overlap) 될 수 있다.
상기에서, 설명의 편의를 위해, 상기 다수의 스캔 펄스 출력용 클럭신호(SCCLKs) 각각은 2수평 기간 동안(2H) 하이 구간을 가질 수 있고, 1수평 기간 동안(1H) 동안 서로 오버랩(overlap)됨을 감안하여, 상기 다수의 캐리 펄스 출력용 클럭신호(CRCLKs) 각각은 3.5수평 기간 동안(3.5H) 하이 구간을 가질 수 있고, 인접한 캐리 펄스 출력용 클럭신호(CRCLKs)는 1.5수평 기간 동안(1.5H) 동안 서로 오버랩(overlap) 될 수 있음을 설명하였다.
하지만, 이에 한정되지 않고, 상기 다수의 캐리 펄스 출력용 클럭신호(CRCLKs) 각각은 인접한 2개의 스캔 펄스 출력용 클럭신호(SCCLKs) 의 하이 구간(3H)보다 더 긴 시간 동안 하이 구간을 가질 수 있고, 인접한 캐리 펄스 출력용 클럭신호(CRCLKs)는 1수평 기간보다 더 긴 시간 동안 서로 오버랩(overlap) 될 수 있다.
도 7에서는, 도 6에 도시된 GIP의 상기 캐리 신호 출력부(201)의 상기 캐리 펄스 출력용 클럭 신호 단(CRCLK(n))에는 제 3 캐리 펄스 출력용 클럭 신호(CRCLK3)가 인가되고, 상기 제 1스캔 신호 출력부(202)의 상기 스캔 펄스 출력용 클럭 신호 단(SCCLK(n))에는 제 5 스캔 펄스 출력용 클럭 신호(SCCLK5)가 인가되며, 상기 제 2스캔 신호 출력부(203)의 상기 스캔 펄스 출력용 클럭 신호 단(SCCLK(n+1))에는 제 6 스캔 펄스 출력용 클럭 신호(SCCLK6)가 인가됨을 도시하였다.
또한, 도 7에서는, 도 3에 도시된 GIP(n)의 노드 제어부(100)는 3번째 전단의 GIP(GIP(n-3))에서 출력된 캐리 신호(COUT, GIP(n)이 제 3 캐리 펄스 출력용 클럭 신호(CRCLK3)에 의해 캐리 펄스를 출력하므로 CRCLK6에 의해 캐리 펄스를 출력하는 GIP(n-3)에서 출력된 캐리 신호)에 의해 셋팅되고, 3번째 후단 GIP(GIP(n+3)에서 출력되는 캐리 신호(COUT, CRCLK6)에 의해 리셋팅되어 제 1 및 제 2 노드(Q, Qb)의 전압을 제어함을 도시하였다.
한편, 본 발명의 제 1 및 제 2 실시예에서는 하나의 GIP가 2개의 게이트 라인을 구동할 수 있도록 하나의 캐리 신호 출력부와 2개의 스캔 신호 출력부를 구비함을 설명하였으나, 이에 한정되지 않고 2개 이상의 스캔 신호 출력부를 구비할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 게이트 구동부에서 n번째 GIP의 설명도이다.
도 2에서 설명한 바와 같이, 본 발명에 따른 게이트 구동부(2)는, 종속적으로 접속된 복수개의 GIP를 포함한다.
단, 하나의 GIP에 4개의 게이트 라인(GL)이 연결되어 타이밍 컨트롤러(4)로부터 인가되는 클럭신호(SCCLKs, CRCLKs)에 따라 순차적으로 4개의 스캔 신호(Vgout(4n-3), Vgout(4n-2), Vgout(4n-1), Vgout(4n)) 및 캐리 신호(Carry signal, COUT(n))를 생성하는 출력부를 포함한다.
도 8에서는, n번째 GIP(n)는 2번째 전단에서 출력되는 캐리 신호(COUT(n-2))에 의해 셋팅되고, 2번째 후단에서 출력되는 캐리 신호(COUT(n+2))에 의해 리셋팅됨을 도시하였다. 그러나, 상술한 바와 같이 이에 한정되지 않는다.
도 9은 도 8에 따른 본 발명의 제 3 실시예의 상기 출력부(200)의 회로적 구성도이고, 도 10는 도 9에 도시된 본 발명의 제 3 실시예에 따른 출력부(200)에 인가된 다수의 클럭신호(SCCLKs, CRCLKs) 및 상기 제 1 노드(Q)의 전압 파형도이다.
본 발명의 제 3 실시예에 따른 GIP의 출력부(200)는, 도 9에 도시한 바와 같이, 캐리 신호 출력부(201), 제 1스캔 신호 출력부(202), 제 2 스캔 신호 출력부(203), 제 3스캔 신호 출력부(204) 및 제 4 스캔 신호 출력부(205)를 구비하여 구성된다.
본 발명의 제 3 실시예에 따른 상기 캐리 신호 출력부(201)는, 복수개의 캐리용 클럭 신호(CRCLKs) 중 하나의 캐리 펄스 출력용 클럭 신호가 인가되는 캐리 펄스 출력용 클럭 신호 단(CRCLK(n))과 제 1 게이트 로우 전압단(VGL1) 사이에 직렬 연결되는 제 1 풀업 트랜지스터(Tpc) 및 제 1 풀다운 트랜지스터(Tdc)와, 상기 제 1 풀업 트랜지스터(Tpc)의 게이트 전극과 소오스 전극 사이에 연결되는 부스팅(boosting)용 커패시터(C)를 구비하여 구성되고, 상기 제 1 풀업 트랜지스터(Tpc)는 상기 제 1 노드(Q)의 전압 레벨에 따라 온/오프되고, 상기 제 1 풀다운 트랜지스터(Tdc)는 상기 제 2 노드(Qb)의 전압 레벨에 따라 온/오프되어 캐리 신호(CR(n))를 출력한다.
본 발명의 제 3 실시예에 따른 상기 제 1스캔 신호 출력부(202)는, 복수개의 스캔 펄스 출력용 클럭 신호(SCCLKs) 중 하나의 스캔 펄스 출력용 클럭 신호가 인가되는 스캔 펄스 출력용 클럭 신호 단(SCCLK(n))과 제 2 게이트 로우 전압단(VGL2) 사이에 직렬 연결되는 제 2 풀업 트랜지스터(Tp1) 및 제 2 풀다운 트랜지스터(Td1)를 구비하여 구성되고, 상기 제 2 풀업 트랜지스터(Tp1)는 상기 제 1 노드(Q)의 전압 레벨에 따라 온/오프되고, 상기 제 2 풀다운 트랜지스터(Td1)는 상기 제 2 노드(Qb)의 전압 레벨에 따라 온/오프되어 제 1 스캔 신호(Vout(n))를 출력한다.
본 발명의 제 3 실시예에 따른 상기 제 2스캔 신호 출력부(203)는, 복수개의 스캔 펄스 출력용 클럭 신호(SCCLKs) 중 다른 하나의 스캔 펄스 출력용 클럭 신호가 인가되는 스캔 펄스 출력용 클럭 신호 단(SCCLK(n+1))과 제 2 게이트 로우 전압단(VGL2) 사이에 직렬 연결되는 제 3 풀업 트랜지스터(Tp2) 및 제 3 풀다운 트랜지스터(Td2)를 구비하여 구성되고, 상기 제 3 풀업 트랜지스터(Tp2)는 상기 제 1 노드(Q)의 전압 레벨에 따라 온/오프되고, 상기 제 3 풀다운 트랜지스터(Td2)는 상기 제 2 노드(Qb)의 전압 레벨에 따라 온/오프되어 제 2 스캔 신호(Vout(n+1)를 출력한다.
본 발명의 제 3 실시예에 따른 상기 제 3스캔 신호 출력부(204)는, 복수개의 스캔 펄스 출력용 클럭 신호(SCCLKs) 중 하나의 스캔 펄스 출력용 클럭 신호가 인가되는 스캔 펄스 출력용 클럭 신호 단(SCCLK(n+2))과 제 2 게이트 로우 전압단(VGL2) 사이에 직렬 연결되는 제 3 풀업 트랜지스터(Tp2) 및 제 3 풀다운 트랜지스터(Td2)를 구비하여 구성되고, 상기 제 3 풀업 트랜지스터(Tp2)는 상기 제 1 노드(Q)의 전압 레벨에 따라 온/오프되고, 상기 제 3 풀다운 트랜지스터(Td3)는 상기 제 2 노드(Qb)의 전압 레벨에 따라 온/오프되어 제 3 스캔 신호(Vout(n+2))를 출력한다.
본 발명의 제 3 실시예에 따른 상기 제 4스캔 신호 출력부(205)는, 복수개의 스캔 펄스 출력용 클럭 신호(SCCLKs) 중 다른 하나의 스캔 펄스 출력용 클럭 신호가 인가되는 스캔 펄스 출력용 클럭 신호 단(SCCLK(n+3))과 제 2 게이트 로우 전압단(VGL2) 사이에 직렬 연결되는 제 4 풀업 트랜지스터(Tp3) 및 제 4 풀다운 트랜지스터(Td3)를 구비하여 구성되고, 상기 제 4 풀업 트랜지스터(Tp3)는 상기 제 1 노드(Q)의 전압 레벨에 따라 온/오프되고, 상기 제 4 풀다운 트랜지스터(Td3)는 상기 제 2 노드(Qb)의 전압 레벨에 따라 온/오프되어 제 4 스캔 신호(Vout(n+3)를 출력한다.
도 10에 도시한 바와 같이, 본 발명의 제 3 실시예에 따른 상기 다수의 클럭신호(SCCLKs, CRCLKs)는 스캔 펄스 출력용 클럭신호(SCCLKs)와 캐리 펄스 출력용 클럭신호(CRCLKs)를 포함한다.
상기 다수의 스캔 펄스 출력용 클럭신호(SCCLKs)는 일정 기간씩 쉬프트 되어 출력되는 16상의 클럭신호, 즉 제 1 내지 제 16 클럭신호(SCCLK1- SCCLK16)를 포함할 수 있다. 상기 다수의 스캔 펄스 출력용 클럭신호(SCCLKs) 각각은 2수평 기간 동안(2H) 하이 구간을 가질 수 있고, 인접한 스캔 펄스 출력용 클럭신호(SCCLKs)는1수평 기간 동안(1H) 동안 서로 오버랩(overlap) 될 수 있다.
상기 캐리 펄스 출력용 클럭신호(CRCLKs)는 일정 기간씩 쉬프트 되어 출력되는 4상의 클럭 신호, 즉 제 1 내지 제 4 클럭신호(CRCLK1- CRCLK4)를 포함할 수 있다. 상기 다수의 캐리 펄스 출력용 클럭신호(CRCLKs) 각각은 6수평 기간 동안(6H) 하이 구간을 가질 수 있고, 인접한 캐리 펄스 출력용 클럭신호(CRCLKs)는 2수평 기간(2H) 동안 서로 오버랩(overlap) 될 수 있다.
상기에서, 설명의 편의를 위해, 상기 다수의 스캔 펄스 출력용 클럭신호(SCCLKs) 각각은 2수평 기간 동안(2H) 하이 구간을 가질 수 있고, 1수평 기간 동안(1H) 동안 서로 오버랩(overlap)됨을 감안하여, 상기 다수의 캐리 펄스 출력용 클럭신호(CRCLKs) 각각은 6수평 기간 동안(6H) 하이 구간을 가질 수 있고, 인접한 캐리 펄스 출력용 클럭신호(CRCLKs)는 2수평 기간 동안(2H) 동안 서로 오버랩(overlap) 될 수 있음을 설명하였다.
하지만, 이에 한정되지 않고, 상기 다수의 캐리 펄스 출력용 클럭신호(CRCLKs) 각각은 인접한 4개의 스캔 펄스 출력용 클럭신호(SCCLKs) 의 하이 구간(5H)보다 더 긴 시간 동안 하이 구간을 가질 수 있고, 인접한 캐리 펄스 출력용 클럭신호(CRCLKs)는 1수평 기간보다 더 긴 시간 동안 서로 오버랩(overlap) 될 수 있다.
도 10에서는, 도 9에 도시된 GIP의 상기 캐리 신호 출력부(201)의 상기 캐리 펄스 출력용 클럭 신호 단(CRCLK(n))에는 제 3 캐리 펄스 출력용 클럭 신호(CRCLK3)가 인가되고, 상기 제 1스캔 신호 출력부(202)의 상기 스캔 펄스 출력용 클럭 신호 단(SCCLK(n))에는 제 9 스캔 펄스 출력용 클럭 신호(SCCLK9)가 인가되며, 상기 제 2스캔 신호 출력부(203)의 상기 스캔 펄스 출력용 클럭 신호 단(SCCLK(n+1))에는 제 10 스캔 펄스 출력용 클럭 신호(SCCLK10)가 인가되고, 상기 제 3스캔 신호 출력부(204)의 상기 스캔 펄스 출력용 클럭 신호 단(SCCLK(n+2))에는 제 11 스캔 펄스 출력용 클럭 신호(SCCLK11)가 인가되며, 상기 제 4스캔 신호 출력부(205)의 상기 스캔 펄스 출력용 클럭 신호 단(SCCLK(n+3))에는 제 12 스캔 펄스 출력용 클럭 신호(SCCLK12)가 인가됨을 도시하였다.
또한, 도 10에서는, 도 3에 도시된 GIP(n)의 노드 제어부(100)는 2번째 전단의 GIP(GIP(n-2))에서 출력된 캐리 신호(CRCLK1)에 의해 셋팅되고, 2번째 후단 GIP(GIP(n+2)에서 출력되는 캐리 신호(CRCLK1)에 의해 리셋팅되어 제 1 및 제 2 노드(Q, Qb)의 전압을 제어함을 도시하였다.
상기 본 발명의 각 실시예에서 상기 다수의 스캔 펄스 출력용 클럭신호(SCCLKs)의 개수 및 상기 다수의 캐리 펄스 출력용 클럭신호(CRCLKs)의 개수 및 각 클럭신호의 파형은 설계 방법에 따라 다양하게 가변 될 수 있다.
상기에서 설명한 바와 같이, 본 발명의 제 2 및 제 3 실시예에 따른 평판 표시 장치는 하나의 GIP가 적어도 2개의 게이트 라인을 구동할 수 있도록 하므로, 평판 표시 장치가 고해상도로 구현되더라도 좁은 베젤(Narrow Bezel)의 평판 표시 패널을 충족할 수 있을 뿐만 아니라, 본 발명의 제 1 실시예에 따른 단점을 보완할 수 있다.
도 11a는 본 발명의 제 1 실시예에 따른 게이트 구동부의 제 1 노드(Q)와 캐리 펄스 출력용 클럭 신호 파형도이고, 도 11b는 본 발명의 제 2 및 제3 실시예에 따른 게이트 구동부의 제 1 노드(Q)와 캐리 펄스 출력용 클럭 신호 파형도이다.
도 12a는 본 발명의 제 1 실시예에 따른 게이트 구동부의 스캔 신호들의 출력 파형도이고, 도 12b는 본 발명의 제 2 및 제3 실시예에 따른 게이트 구동부의 스캔 신호들의 출력 파형도이다.
도 11a에 도시한 바와 같이, 본 발명의 제 1 실시예에 따른 GIP의 출력부(200)는 스캔 신호를 이용하여 상기 제 1 노드(Q)를 부스팅하는 방식을 이용하고, 스캔 펄스 출력용 클럭 신호(SCCLK(n))와 캐리 펄스 출력용 클럭 신호(CRCLK(n))를 동일한 폭으로 구동하였다.
따라서, 본 발명의 제 1 실시예에 따른 GIP의 출력부(200)는 스캔 신호를 이용하여 상기 제 1 노드(Q)를 부스팅하는 방식을 이용하고, 스캔 펄스 출력용 클럭 신호(SCCLK(n))와 캐리 펄스 출력용 클럭 신호(CRCLK(n))를 동일한 폭으로 구동하므로, 상기 제 1 노드(Q)의 부스팅 레벨 편차(h1과 h2의 차이)가 약 14.8V 정도 였다.
한편, 도 11b에 도시한 바와 같이, 본 발명의 제 2 및 제 3 실시예에 따른 GIP의 출력부(200)는 캐리 신호를 이용하여 상기 제 1 노드(Q)를 부스팅하는 방식을 이용하고, 스캔 펄스 출력용 클럭 신호(SCCLK(n))의 폭보다 캐리 펄스 출력용 클럭 신호(CRCLK(n))의 폭을 더 크게 하여 구동하였다.
따라서, 본 발명의 제 2 및 제 3 실시예에 따른 GIP의 출력부(200)는 캐리 신호를 이용하여 상기 제 1 노드(Q)를 이용하여 부스팅하는 방식을 이용하고, 스캔 펄스 출력용 클럭 신호(SCCLK(n))의 폭보다 캐리 펄스 출력용 클럭 신호(CRCLK(n))의 폭을 더 크게 하여 구동하므로, 상기 제 1 노드(Q)의 부스팅 레벨 편차(h1과 h2의 차이)가 약 4.0V 정도 였다.
도 11a 및 11b에서 비교한 바와 같이, 본 발명의 제 2 및 제 3 실시예에 따른 GIP의 출력부(200)는 본 발명의 제 1실시예에 따른 GIP의 출력부(200)보다 상기 제 1 노드(Q)의 부스팅 레벨 편차(h1과 h2의 차이)를 감소시킬 수 있다.
또한, 본 발명의 제 1 실시예에 따른 GIP의 출력부(200)는 스캔 신호를 이용하여 상기 제 1 노드(Q)를 부스팅하는 방식을 이용한 반면, 본 발명의 제 2 및 제 3 실시예에 따른 GIP의 출력부(200)는 캐리 신호를 이용하여 상기 제 1 노드(Q)를 이용하여 부스팅하는 방식을 이용하였다. 따라서, 본 발명의 제 2 및 제 3 실시예에 따르면, 도 12a 및 도 12b에서 비교한 바와 같이, 상기 각 스캔 신호 출력부(202, 203, 204, 205)의 트랜지스터의 영향을 줄일 수 있다.
상기와 같이, 본 발명의 제 2 및 제 3 실시예에 따른 GIP의 출력부(200)는 본 발명의 제 1실시예에 따른 GIP의 출력부(200)에 비해 상기 각 스캔 신호 출력부(202, 203, 204, 205)의 트랜지스터의 영향을 줄이고, 상기 제 1 노드(Q)의 부스팅 레벨 편차(h1과 h2의 차이)를 감소시키므로, 이로 인하여 상기 각 스캔 신호 출력부(202, 203, 204, 205)에서 출력되는 스캔 신호의 상승 시간(rising time)과 하강 시간(falling time)의 편차 및 평판 표시 패널에 표시되는 화상에서 주기적인 휘도 편차를 감소시킬 수 있다.
또한, 본 발명의 제 2 및 제 3 실시예에 따른 GIP의 출력부(200)는 본 발명의 제 1실시예에 따른 GIP의 출력부(200)에 비해 스캔 펄스 출력용 클럭 신호(SCCLK(n))의 폭보다 캐리 펄스 출력용 클럭 신호(CRCLK(n))의 폭을 더 크게 하여 구동하여 상기 제 1 노드(Q)의 부스팅 레벨 편차(h1과 h2의 차이)를 감소시키므로, 스캔 펄스가 출력되는 동안 상기 제 1 노드(Q)의 부스팅 레벨을 높게 유지할 수 있고, 상기 출력부의 각 트랜지스터의 게이트-소오스 전압(Vgs)이 감소하고 이로 인해 GIP의 특성 및 신뢰성이 감소하게 되는 단점을 보완할 수 있다.
또한, 본 발명의 제 2 및 제 3 실시예에 따른 GIP의 출력부(200)는 상기 캐리 신호 출력부에만 부스팅 커패시터를 설치하고, 상기 제 1 노드(Q)의 부스팅 레벨 편차(h1과 h2의 차이)를 감소시키므로, 적어도 2개의 스캔 신호 출력부를 구비하더라도 스캔 신호 출력부 간의 커플링(coupling) 발생이 없으므로 신호 왜곡 발생을 방지할 수 있다.
즉, 본 발명의 제 1 실시예에 따른 GIP의 출력부(200)는, 도 12a에 도시한 바와 같이, 스캔 신호 출력부 간의 커플링(coupling) 발생에 의해 출력되는 스캔 신호 간에 신호 왜곡이 발생한다.
그러나, 본 발명의 제 2 및 제3 실시예에 따른 GIP의 출력부(200)는, 도 12b에 도시한 바와 같이, 스캔 신호 출력부 간의 커플링(coupling) 발생이 없으므로 출력되는 스캔 신호들 간에 신호 왜곡이 발생하지 않는다.
또한, 본 발명의 제 2 및 제 3 실시예에 따른 GIP의 출력부(200)는 상기 캐리 신호 출력부(201)에만 부스팅 커패시터(C)를 설치하므로 상기 부스팅 커패시터(C)의 용량을 크게 하여 상기 제 1 노드(Q)의 부스팅 레벨을 확보할 수 있으므로, 각 출력부의 풀업 트랜지스터의 출력 특성 및 PBTS (Positive Bias Temperature Stress) 마진(margin)을 확보할 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 노드 제어부 200: 출력부
201: 캐리 신호 출력부 202, 203, 204, 205: 스캔 신호 출력부

Claims (11)

  1. 복수개의 게이트 라인들 각각에 스캔 신호를 순차적으로 공급하기 위하여 복수개의 GIP를 포함하고,
    각 GIP는 적어도 2개의 게이트 라인을 구동할 수 있도록 하나의 캐리 신호 출력부와 적어도 2개의 스캔 신호 출력부를 구비하며,
    상기 캐리 신호 출력부는 제 1 노드의 전압에 의해 제어되는 풀업 트랜지스터와, 제 2 노드의 전압에 의해 제어되는 풀다운 트랜지스터와, 상기 풀업 트랜지스터의 게이트 전극과 소오스 전극 사이에 형성되는 부스팅 커패시터를 구비하고,
    상기 적어도 2개의 스캔 신호 출력부 각각에는 다수의 스캔 펄스 출력용 펄스 신호들 중 하나의 클럭 신호가 인가되고,
    상기 캐리 신호 출력부에는 다수의 캐리 펄스 출력용 펄스 신호들 중 하나의 클럭 신호가 인가되며,
    상기 다수의 스캔 펄스 출력용 클럭 신호들은 일정 기간씩 쉬프트 되고, 각 스캔 펄스 출력용 클럭 신호는 일정수평 기간 동안 하이 구간을 갖고, 인접한 스캔 펄스 출력용 클럭 신호는 일정 기간 동안 서로 오버랩 되고,
    상기 다수의 캐리 펄스 출력용 클럭 신호들은 일정 기간씩 쉬프트 되고, 각 캐리 펄스 출력용 클럭 신호는 인접한 2개의 스캔 펄스 출력용 클럭 신호의 하이 구간보다 더 긴 하이 구간을 가질 수 있고, 인접한 캐리 펄스 출력용 클럭 신호는 1수평 기간보다 더 긴 시간 동안 서로 오버랩 되는 게이트 구동부.
  2. 삭제
  3. 복수개의 게이트 라인들 각각에 스캔 신호를 순차적으로 공급하기 위하여 복수개의 GIP를 포함하고,
    각 GIP는 2개의 게이트 라인을 구동할 수 있도록 캐리 신호 출력부와 제 1 및 제 2 스캔 신호 출력부를 구비하며,
    상기 캐리 신호 출력부는 제 1 노드의 전압에 의해 제어되는 풀업 트랜지스터와, 제 2 노드의 전압에 의해 제어되는 풀다운 트랜지스터와, 상기 풀업 트랜지스터의 게이트 전극과 소오스 전극 사이에 형성되는 부스팅 커패시터를 구비하고,
    상기 제 1스캔 신호 출력부는 다수의 스캔 펄스 출력용 펄스 신호들 중 하나의 클럭 신호가 인가되고,
    상기 제 2스캔 신호 출력부는 다수의 스캔 펄스 출력용 펄스 신호들 중 다른 하나의 클럭 신호가 인가되며,
    상기 캐리 신호 출력부에는 다수의 캐리 펄스 출력용 펄스 신호들 중 하나의 클럭 신호가 인가되고,
    상기 다수의 스캔 펄스 출력용 클럭 신호들은 일정 기간씩 쉬프트 되고, 각 스캔 펄스 출력용 클럭 신호는 일정 기간 동안 하이 구간을 갖고, 인접한 스캔 펄스 출력용 클럭 신호는 일정 기간 동안 서로 오버랩 되며,
    상기 다수의 캐리 펄스 출력용 클럭 신호들은 일정 기간씩 쉬프트 되고, 각 캐리 펄스 출력용 클럭 신호는 인접한 2개의 스캔 펄스 출력용 클럭 신호의 하이 구간보다 더 긴 하이 구간을 가질 수 있고, 인접한 캐리 펄스 출력용 클럭 신호는 1수평 기간보다 더 긴 시간 동안 서로 오버랩 되는 게이트 구동부.
  4. 삭제
  5. 제 3 항에 있어서,
    상기 각 스캔 펄스 출력용 클럭 신호는 2수평 기간 동안 하이 구간을 갖고, 인접한 스캔 펄스 출력용 클럭 신호는 1수평 기간 동안 서로 오버랩 되며,
    상기 각 캐리 펄스 출력용 클럭 신호는 3.5수평 구간 동안 하이 구간을 갖고, 인접한 캐리 펄스 출력용 클럭 신호는 1.5수평 기간 동안 서로 오버랩 되는 게이트 구동부.
  6. 복수개의 게이트 라인들 각각에 스캔 신호를 순차적으로 공급하기 위하여 복수개의 GIP를 포함하고,
    각 GIP는 4개의 게이트 라인을 구동할 수 있도록, 캐리 신호 출력부와 제 1 내지 제 4 스캔 신호 출력부를 구비하며,
    상기 캐리 신호 출력부는 제 1 노드의 전압에 의해 제어되는 풀업 트랜지스터와, 제 2 노드의 전압에 의해 제어되는 풀다운 트랜지스터와, 상기 풀업 트랜지스터의 게이트 전극과 소오스 전극 사이에 형성되는 부스팅 커패시터를 구비하고,
    상기 제 1내지 제 4 스캔 신호 출력부는 다수의 스캔 펄스 출력용 펄스 신호들 중 서로 다른 하나의 클럭 신호가 인가되고,
    상기 캐리 신호 출력부에는 다수의 캐리 펄스 출력용 펄스 신호들 중 하나의 클럭 신호가 인가되며,
    상기 다수의 스캔 펄스 출력용 클럭 신호들은 일정 기간씩 쉬프트 되고, 각 스캔 펄스 출력용 클럭 신호는 일정 수평 기간 동안 하이 구간을 갖고, 인접한 스캔 펄스 출력용 클럭 신호는 일정 기간 동안 서로 오버랩 되며,
    상기 다수의 캐리 펄스 출력용 클럭 신호들은 일정 기간씩 쉬프트 되고, 각 캐리 펄스 출력용 클럭 신호는 인접한 4개의 스캔 펄스 출력용 클럭 신호의 하이 구간보다 더 긴 하이 구간을 가질 수 있고, 인접한 캐리 펄스 출력용 클럭 신호는 1수평 기간보다 더 긴 시간 동안 서로 오버랩 되는 게이트 구동부.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 각 스캔 펄스 출력용 클럭 신호는 2수평 기간 동안 하이 구간을 갖고, 인접한 스캔 펄스 출력용 클럭 신호는 1수평 기간 동안 서로 오버랩 되며,
    상기 각 캐리 펄스 출력용 클럭 신호는 6수평 구간 동안 하이 구간을 갖고, 인접한 캐리 펄스 출력용 클럭 신호는 2수평 기간 동안 서로 오버랩 되는 게이트 구동부.
  9. 복수개의 게이트 및 데이터 라인들이 배치되어 매트릭스 형태로 복수개의 서브 픽셀들을 구비하여, 각 게이트 라인들에 공급되는 스캔 펄스에 응답하여 상기 복수개의 데이터 라인들에 데이터 전압을 공굽하여 영상을 표시하는 표시 패널;
    각 게이트 라인들에 스캔 펄스를 순차적으로 공급하는 게이트 구동부;
    상기 데이터 전압을 상기 복수개의 데이터 라인들에 공급하는 데이터 구동부; 그리고
    외부로부터 입력되는 영상 데이터를 상기 표시 패널의 크기 및 해상도에 알맞게 정렬하여 상기 데이터 구동부에 공급하고, 외부로부터 입력되는 동기 신호들을 복수개의 게이트 제어신호들 및 복수개의 데이터 제어신호들을 상기 게이트 구동부 및 상기 데이터 구동부에 각각 공급하는 타이밍 컨트롤러를 구비하고,
    상기 게이트 구동부는, 복수개의 게이트 라인들 각각에 스캔 신호를 순차적으로 공급하기 위하여 복수개의 GIP를 포함하고,
    각 GIP는 적어도 2개의 게이트 라인을 구동할 수 있도록 하나의 캐리 신호 출력부와 적어도 2개의 스캔 신호 출력부를 구비하며,
    상기 캐리 신호 출력부는 제 1 노드의 전압에 의해 제어되는 풀업 트랜지스터와, 제 2 노드의 전압에 의해 제어되는 풀다운 트랜지스터와, 상기 풀업 트랜지스터의 게이트 전극과 소오스 전극 사이에 형성되는 부스팅 커패시터를 구비하고,
    상기 적어도 2개의 스캔 신호 출력부는 2개의 게이트 라인을 구동할 수 있도록 제 1 및 제 2 스캔 신호 출력부를 구비하고, 상기 제 1 및 제 2 스캔 신호 출력부 각각에는 다수의 스캔 펄스 출력용 펄스 신호들 중 하나의 클럭 신호가 인가되고,
    상기 캐리 신호 출력부에는 다수의 캐리 펄스 출력용 펄스 신호들 중 하나의 클럭 신호가 인가되며,
    상기 다수의 스캔 펄스 출력용 클럭 신호들은 일정 기간씩 쉬프트 되고, 각 스캔 펄스 출력용 클럭 신호는 일정 기간 동안 하이 구간을 갖고, 인접한 스캔 펄스 출력용 클럭 신호는 일정 기간 동안 서로 오버랩 되며,
    상기 다수의 캐리 펄스 출력용 클럭 신호들은 일정 기간씩 쉬프트 되고, 각 캐리 펄스 출력용 클럭 신호는 인접한 2개의 스캔 펄스 출력용 클럭 신호의 하이 구간보다 더 긴 하이 구간을 가질 수 있고, 인접한 캐리 펄스 출력용 클럭 신호는 1수평 기간보다 더 긴 시간 동안 서로 오버랩 되는 평판 표시 장치.
  10. 삭제
  11. 복수개의 게이트 및 데이터 라인들이 배치되어 매트릭스 형태로 복수개의 서브 픽셀들을 구비하여, 각 게이트 라인들에 공급되는 스캔 펄스에 응답하여 상기 복수개의 데이터 라인들에 데이터 전압을 공굽하여 영상을 표시하는 표시 패널;
    각 게이트 라인들에 스캔 펄스를 순차적으로 공급하는 게이트 구동부;
    상기 데이터 전압을 상기 복수개의 데이터 라인들에 공급하는 데이터 구동부; 그리고
    외부로부터 입력되는 영상 데이터를 상기 표시 패널의 크기 및 해상도에 알맞게 정렬하여 상기 데이터 구동부에 공급하고, 외부로부터 입력되는 동기 신호들을 복수개의 게이트 제어신호들 및 복수개의 데이터 제어신호들을 상기 게이트 구동부 및 상기 데이터 구동부에 각각 공급하는 타이밍 컨트롤러를 구비하고,
    상기 게이트 구동부는, 복수개의 게이트 라인들 각각에 스캔 신호를 순차적으로 공급하기 위하여 복수개의 GIP를 포함하고,
    각 GIP는 적어도 2개의 게이트 라인을 구동할 수 있도록 하나의 캐리 신호 출력부와 적어도 2개의 스캔 신호 출력부를 구비하며,
    상기 캐리 신호 출력부는 제 1 노드의 전압에 의해 제어되는 풀업 트랜지스터와, 제 2 노드의 전압에 의해 제어되는 풀다운 트랜지스터와, 상기 풀업 트랜지스터의 게이트 전극과 소오스 전극 사이에 형성되는 부스팅 커패시터를 구비하고,
    상기 적어도 2개의 스캔 신호 출력부는 4개의 게이트 라인을 구동할 수 있도록 제 1 내지 제 4 스캔 신호 출력부를 구비하고, 상기 제 1 내지 제 4 스캔 신호 출력부 각각에는 다수의 스캔 펄스 출력용 펄스 신호들 중 하나의 클럭 신호가 인가되고,
    상기 캐리 신호 출력부에는 다수의 캐리 펄스 출력용 펄스 신호들 중 하나의 클럭 신호가 인가되며,
    상기 다수의 스캔 펄스 출력용 클럭 신호들은 일정 기간씩 쉬프트 되고, 각 스캔 펄스 출력용 클럭 신호는 일정 수평 기간 동안 하이 구간을 갖고, 인접한 스캔 펄스 출력용 클럭 신호는 일정 기간 동안 서로 오버랩 되며,
    상기 다수의 캐리 펄스 출력용 클럭 신호들은 일정 기간씩 쉬프트 되고, 각 캐리 펄스 출력용 클럭 신호는 인접한 4개의 스캔 펄스 출력용 클럭 신호의 하이 구간보다 더 긴 하이 구간을 가질 수 있고, 인접한 캐리 펄스 출력용 클럭 신호는 1수평 기간보다 더 긴 시간 동안 서로 오버랩 되는 평판 표시 장치.
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