JP2022104589A - ゲート駆動回路及びこれを含む表示装置 - Google Patents

Abstract

【課題】本発明は、ゲート駆動回路（ＧＩＰ）を含む表示装置におけるゲート駆動回路の出力ライン間の電圧偏差を改善させる、ゲート駆動回路及びこれを含む表示装置に関する。【解決手段】本発明は、表示パネルの一方の側に第１のゲート駆動部が配置され、他方の側に第２のゲート駆動部が配置されて、第１のゲート駆動部の奇数（Ｏｄｄ）出力ラインは、第２のゲート駆動部の偶数（Ｅｖｅｎ）出力ラインと連結され、第１のゲート駆動部の偶数（Ｅｖｅｎ）出力ラインは、第２のゲート駆動部の奇数（Ｏｄｄ）出力ラインと連結された構造を有し得る。【効果】本発明は、ゲート駆動回路の出力ライン間の電圧偏差を改善することができる効果がある。【選択図】図１

Description

本発明は、ゲート駆動回路を含む表示装置におけるゲート駆動回路の出力ライン等間の電圧偏差を改善させるゲート駆動回路、及びこれを含む表示装置に関する。

表示装置は、発光素子と、発光素子を駆動するためのピクセル回路を有するピクセル等とを含んでいてもよい。

例えば、ピクセル回路は、発光素子に流れる駆動電流を制御する駆動トランジスタ、ゲート信号によって駆動トランジスタのゲート－ソース電圧を制御（又はプログラミング）する、少なくとも一つのスイッチングトランジスタを含む。

ピクセル回路のスイッチングトランジスタは、表示パネルの基板に配置されるゲート駆動回路（例、ＧＩＰ）から出力されるゲート信号によってスイッチングされうる。

表示装置は、映像の表示される領域である表示領域と、映像の表示されない領域である非表示領域とを含む。非表示領域の大きさが減るほど、表示装置の縁又はベゼルの大きさは減少し、表示領域の大きさは増加する。

表示装置におけるゲート駆動回路は、非表示領域に配置されるため、ゲート駆動回路の大きさが減少するほど、表示領域の大きさは増加する。

ゲート駆動回路は、複数のステージ回路を含む。各々のステージ回路は、ゲート信号を生成するための複数のトランジスタを含む。

ＬＣＤやＯＬＥＤなどの表示装置における出力端Ｑノード併合（Ｎｏｄｅ Ｍｅｒｇｅ）構造を使用するＧＩＰ回路は、構造的にＱノード内の出力ライン間に、例えば、ハイ信号からロー信号に切り替えられる時間偏差が存在する。

かかるＧＩＰ回路の出力ライン間の時間偏差は、回路の構造及びパネル負荷に影響を及ぼすため、負荷と関係なく出力偏差を改善するための方案が必要であった。

また、ＧＩＰ回路の出力ライン間の時間偏差が減少するようになれば、トランジスタの大きさを最小化して、低面積の設計が可能である。

このため、本明細書の発明者は、前述した要求事項を解決するために、第１のゲート駆動部と第２のゲート駆動部が表示パネルの両側にそれぞれ配置されて、一方の側の奇数（Ｏｄｄ）出力ラインは、他方の側の偶数（Ｅｖｅｎ）出力ラインと連結され、一方の側の偶数（Ｅｖｅｎ）出力ラインは、他方の側の奇数（Ｏｄｄ）出力ラインと連結されたゲート駆動回路を発明した。

また、本明細書の発明者たちは、第１のゲート駆動部の奇数（Ｏｄｄ）出力ラインと、第２のゲート駆動部の偶数（Ｅｖｅｎ）出力ラインとが互いに連結され、第１のゲート駆動部の偶数（Ｅｖｅｎ）出力ラインと、第２のゲート駆動部の奇数（Ｏｄｄ）出力ラインとが互いに連結されたゲート駆動回路に対して、第１のゲート駆動部が表示パネルの一方の側に配置され、第２のゲート駆動部が表示パネルの他方の側に配置されて、各々のゲートラインにスキャン信号を供給し、データ駆動回路を介して各々のデータラインにデータ電圧を供給して、タイミングコントローラをゲート駆動回路及びデータ駆動回路の駆動を制御する表示装置を発明した。

上記本発明の目的は、以上に言及した目的に制限されず、言及していない本発明の他の目的及び長所は、下記の説明によって理解されるし、本発明の実施形態によってより明らかに理解される。また、本発明の目的及び長所は、特許請求の範囲に示した手段及びその組み合わせによって実現できることが分かりやすい。

本発明の一実施形態によるゲート駆動回路を提供することができる。前記ゲート駆動回路は、表示パネルの一方の側に第１のゲート駆動部を配置し、表示パネルの他方の側に第２のゲート駆動部を配置して、第１のゲート駆動部の奇数（Ｏｄｄ）出力ラインは、第２のゲート駆動部の偶数（Ｅｖｅｎ）出力ラインと互いに連結され、第１のゲート駆動部の偶数（Ｅｖｅｎ）出力ラインは、第２のゲート駆動部の奇数（Ｏｄｄ）出力ラインと互いに連結された構造を有し得る。

また、本発明の一実施形態による表示装置を提供することができる。前記表示装置は、表示パネル；表示パネルの一方の側に配置された第１のゲート駆動部及び他方の側に配置された第２のゲート駆動部を含むゲート駆動回路；データ駆動回路；及びタイミングコントローラを含む表示装置において、第１のゲート駆動部の奇数（Ｏｄｄ）出力ラインと、第２のゲート駆動部の偶数（Ｅｖｅｎ）出力ラインとが互いに連結され、第１のゲート駆動部の偶数（Ｅｖｅｎ）出力ラインと、第２のゲート駆動部の奇数（Ｏｄｄ）出力ラインとが互いに連結された構造を有し得る。

本発明の実施形態によれば、表示装置における複数のゲート駆動部を表示パネルの両側にそれぞれ配置して、両側ゲート駆動部の出力ラインを連結するものの、一方の側の奇数（Ｏｄｄ）出力ラインと、他方の側の偶数（Ｅｖｅｎ）出力ラインとが互いに連結されるようにし、一方の側の偶数（Ｅｖｅｎ）出力ラインと、他方の側の奇数（Ｏｄｄ）出力ラインとが互いに連結されるように構成することができる。

よって、両側ゲート駆動部の出力ラインに対して、奇数出力ラインと偶数出力ラインとを互いに連結し、偶数出力ラインと奇数出力ラインとを互いに連結することによって、ゲート駆動回路の出力ライン等間の出力電圧偏差を減らせる効果がある。

本明細書の効果は、以上に言及した効果に制限されず、言及していないさらに他の効果は、下記の記載から当業者にとって明確に理解することができる。

上述した効果及び本発明の具体的な効果は、以下の発明を実施するための具体的な事項を説明すると共に記述する。

本発明の実施形態による表示装置の全体構成を概略的に示した構成図。 図１に示された第１のゲート駆動部及び第２のゲート駆動部における２ライン出力を有するステージの出力ラインを連結する構成を示した図面。 本発明の実施形態によるゲート駆動回路における４ライン出力のステージを有する第１のゲート駆動部及び第２のゲート駆動部を示した図面。 図３に示された各ステージの出力ラインを連結する構成を示した図面。 本発明の実施形態による第１のゲート駆動部及び第２のゲート駆動部の各ステージ間の出力ラインを連結する構成を示した図面。 本発明の実施形態による第１のゲート駆動部及び第２のゲート駆動部の出力ラインから出力される信号を示した信号波形図。 本発明の実施形態による表示装置におけるゲート駆動回路の出力ライン等が互い違いに連結されることによる出力ライン偏差を示したグラフ。

前述した目的、特徴及び長所は、添付の図面を参照して詳細に後述され、これによって、本発明の属する技術分野における通常の知識を有する者は、本発明の技術思想を容易に実施することができる。本発明の説明において、本発明に係る公知技術に対する具体的な説明が本発明の要旨を曖昧にすると判断される場合には詳細な説明を省略する。以下では、添付の図面を参照して、本発明による好ましい実施形態を詳説する。図面における同じ参照符号は、同一又は類似の構成要素を示すものに使われる。

また、ある構成要素が他の構成要素に「連結」、「結合」又は「接続」されると記載されている場合、上記構成要素は、互いに直接連結されるか又は接続されていてもよいものの、各構成要素の間に他の構成要素が「介在」するか、各構成要素が他の構成要素を介して「連結」、「結合」又は「接続」されていてもよいと理解しなければならない。

他の定義がなければ、本明細書において使われるあらゆる用語（技術及び科学的用語を含む）は、本発明の属する技術分野における通常の知識を有する者にとって共通して理解される意味に使うことができる。また、一般的に使われる辞書に定義されている用語は、明白、かつ、特に定義されていない限り、理想的又は過度に解釈されない。

本明細書の複数の実施形態のそれぞれの特徴は、部分的又は全体的に互いに結合又は組み合わせ可能であり、技術的に様々な連動及び駆動が可能で、各実施形態が相互に対して独立して実施されてもよく、２以上の実施形態が共に実施されてもよい。

本明細書における表示パネルの基板上に形成されるサブピクセル回路とゲート駆動回路は、ｎタイプＭＯＳＦＥＴ構造のトランジスタに具現することができるが、これに限定されず、ｐタイプＭＯＳＦＥＴ構造のトランジスタに具現することもできる。トランジスタは、ゲート（ｇａｔｅ）、ソース（ｓｏｕｒｃｅ）及びドレイン（ｄｒａｉｎ）を含んでいてもよい。トランジスタにおいて、キャリア（ｃａｒｒｉｅｒ）は、ソースからドレインへ流れうる。ｎタイプトランジスタの場合、キャリアが電子（ｅｌｅｃｔｒｏｎ）であるため、ソースからドレインへ電子が流れるように、ソース電圧は、ドレイン電圧よりも低い電圧を有する。ｎタイプトランジスタでは、電子がソースからドレインの方に流れるため、電流の方向は、ドレインからソースの方に流れる。ｐタイプトランジスタの場合、キャリアが正孔（ｈｏｌｅ）であるため、ソースからドレインに正孔が流れるように、ソース電圧は、ドレイン電圧よりも高い電圧を有する。ｐタイプトランジスタでは、正孔がソースからドレインの方に流れるため、電流の方向は、ソースからドレインの方に流れる。ＭＯＳＦＥＴ構造のトランジスタにおけるソースとドレインは、固定したものではなく、印加電圧によって変更し得る。よって、本明細書では、ソースとドレインのうちいずれかが第１のソース／ドレイン電極、ソースとドレインのうち他のいずれかが第２のソース／ドレイン電極と称される。

以下では、本明細書によるゲート駆動回路及びこれを含む表示装置の好ましい例を、添付の図面を参照して詳説する。たとえ他の図面上に示されたとしても、同じ構成要素は、同じ符号を有し得る。そして、添付の図面に示された構成要素のスケールは、説明の便宜のため実際と異なるスケールを有するため、図面に示されたスケールに限定されるものではない。

以下では、本明細書の実施形態によるゲート駆動回路及びこれを含む表示装置を説明する。

図１は、本発明の実施形態による表示装置の全体構成を概略的に示した構成図である。

図１を参照すれば、本発明の実施形態による表示装置１００は、表示パネル１１０、タイミングコントローラ１２０、データ駆動回路１３０、及びゲート駆動回路１４０を含んでいてもよい。

表示パネル１１０は、画像を有機発光ダイオード（ＯＬＥＤ）素子を介して発光させて表示するＯＬＥＤパネル、又は液晶（ＬＣＤ）素子を介して表示する液晶パネルを含んでいてもよい。

表示パネル１１０は、ガラスを用いた基板上に複数のゲートライン（ＧＬ）と複数のデータライン（ＤＬ）とがマトリックス状に交差し、交差地点に複数のピクセル（Ｐ）が定義されうる。各ピクセルには、薄膜トランジスタ（ＴＦＴ）及びストレージキャパシタ（Ｃｓｔ）が備えられ、あらゆるピクセルは、一つの表示領域（Ａ／Ａ）を構成して、ピクセルの定義されていない領域は、非表示領域（Ｎ／Ａ）に区分されうる。

表示パネル１１０は、ゲートライン（ＧＬ１～ＧＬｎ）及びデータライン（ＤＬ１～ＤＬｍ）の各交差領域に定義される複数のピクセル（Ｐ）を含んでいてもよい。一例による複数のピクセル（Ｐ）それぞれは、赤ピクセル、緑ピクセル又は青ピクセルであってもよい。この場合、隣接した赤ピクセル、緑ピクセル及び青ピクセルは、一つの単位ピクセルを具現することができる。他の例による複数のピクセル（Ｐ）それぞれは、赤ピクセル、緑ピクセル、青ピクセル又は白ピクセルであってもよい。この場合、隣接した赤ピクセル、緑ピクセル、青ピクセル及び白ピクセルは、一つのカラー映像を表示するための一つの単位ピクセルを具現することができる。

また、表示パネル１１０は、表示領域（Ａ／Ａ）、非表示領域（Ｎ／Ａ）及びベンディング（Ｂｅｎｄｉｎｇ）領域を含んでいてもよい。

表示領域（Ａ／Ａ）は、複数のゲートライン（ＧＬ１～ＧＬｎ）、複数のデータライン（ＤＬ１～ＤＬｍ）、複数のレファレンスライン（ＲＬ）、及び複数のピクセル（Ｐ）を含んでいてもよい。

表示パネル１１０の表示モードは、一定時間差を有する入力映像とブラック映像とを複数の水平ラインに順次に表示するための駆動であってもよい。一例による表示モードは、入力映像を表示する映像表示区間（又は、発光表示区間）（ＩＤＰ）と、ブラック映像を表示するブラック表示区間（又は、インパルス非発光区間）（ＢＤＰ）とを含んでいてもよい。

表示パネル１１０のセンシングモード（又は、リアルタイムセンシングモード）は、１フレーム内における映像表示区間（ＩＤＰ）以後、複数の水平ラインのいずれか水平ラインに配置されたピクセル（Ｐ）の駆動特性をセンシングし、センシング値に基づいて、該ピクセル（Ｐ）の駆動特性の変化を補償するためのピクセル別補償値を更新するためのリアルタイムセンシング駆動であってもよい。一例によるセンシングモードは、各フレームの垂直ブランク区間（ＶＢＰ）内において、不規則的な手順に従って複数の水平ラインのうちいずれか水平ラインに配置されたピクセル（Ｐ）の駆動特性をセンシングすることができる。表示モードによって発光しているピクセル（Ｐ）は、センシングモードで非発光されるため、センシングモードで順次に水平ラインをセンシングするとき、センシングされる水平ラインは、非発光によるラインディム（ｌｉｎｅ ｄｉｍ）現象が発生し得る。他方、センシングモードで不規則又はランダムな手順に従って水平ラインをセンシングする際には、視覚的分散効果によってラインディム現象を最小化するか防止し得る。

タイミングコントローラ１２０は、外部システムから伝送される映像信号（ＲＧＢ）と、クロック信号（ＣＬＫ）、水平同期信号（Ｈｓｙｎｃ）、垂直同期信号（Ｖｓｙｎｃ）、及びデータイネーブル信号（ＤＥ）などのタイミング信号を印加されて、データ駆動回路１３０及びゲート駆動回路１４０の制御信号を生成することができる。

ここで、水平同期信号（Ｈｓｙｎｃ）は、画面の一水平線を表示するのにかかる時間を示す信号であり、垂直同期信号（Ｖｓｙｎｃ）は、一フレームの画面を表示するのにかかる時間を示す信号である。また、データイネーブル信号（ＤＥ）は、表示パネル１１０に定義のピクセル（Ｐ）にデータ電圧を供給する期間を示す信号である。

また、タイミングコントローラ１２０は、入力されるタイミング信号に同期して、ゲート駆動回路１４０の制御信号（ＧＣＳ）及びデータ駆動回路１３０の制御信号（ＤＣＳ）を生成することができる。

その他、タイミングコントローラ１２０は、ゲート駆動回路１４０の各ステージの駆動タイミングを決定する複数のクロック信号（ＣＬＫ１～ＣＬＫ４）を生成して、ゲート駆動回路１４０に提供することができる。ここで、第１～第４のクロック信号（ＣＬＫ１～ＣＬＫ４）は、ハイ区間が２水平期間（２Ｈ）中に行われて、相互間に１水平期間（１Ｈ）が重畳する信号である。

また、タイミングコントローラ１２０は、入力された映像データ（ＲＧＢ）をデータ駆動回路１３０が処理可能な形態に整列及び変調して出力することができる。ここで、整列された映像データ（ＲＧＢ）は、画質の改善のため色座標補正アルゴリズムが適用された形態であってもよい。

データ駆動回路１３０は、タイミングコントローラ１２０から入力されるデータ制御信号（ＤＣＳ）に対応して入力されるデジタル形態の変調映像データ（ＲＧＢ）を、基準電圧（Ｖｒｅｆ）によって選択的にアナログ形態のデータ電圧（ＶＤＡＴＡ）に変換して提供することができる。データ電圧（ＶＤＡＴＡ）は、一つの水平配線ずつラッチされ、一つの水平期間（１Ｈ）中に、あらゆるデータ配線（ＤＬ１～ＤＬｍ）を介して表示パネル１１０に同時に入力されうる。

ゲート駆動回路１４０は、各々のゲートライン（ＧＬ１～ＧＬｎ）にスキャン信号を供給することができる。

ゲート駆動回路１４０は、第１のゲート駆動部１４０ａと第２のゲート駆動部１４０ｂとを含んでいてもよい。

ゲート駆動回路１４０は、表示パネル１１０の両端、非表示領域（Ｎ／Ａ）に第１のゲート駆動部１４０ａ及び第２のゲート駆動部１４０ｂの二つが配置されてもよい。

例えば、表示パネル１１０の一方の側（左側）に第１のゲート駆動部１４０ａが配置され、表示パネル１１０の他方の側（右側）に第２のゲート駆動部１４０ｂが配置されてもよい。

このとき、ゲート駆動回路１４０において、第１のゲート駆動部１４０ａの奇数（Ｏｄｄ）出力ラインは、第２のゲート駆動部１４０ｂの偶数（Ｅｖｅｎ）出力ラインと互いに連結され、第１のゲート駆動部１４０ａの偶数（Ｅｖｅｎ）出力ラインは、第２のゲート駆動部１４０ｂの奇数（Ｏｄｄ）出力ラインと互いに連結された構造を有し得る。

各ゲート駆動部１４０ａ、１４０ｂは、シフトレジスターを含む少なくとも一つ以上のステージ、すなわち、複数のステージからなってもよい。かかるゲート駆動回路１４０は、表示パネル１１０の基板製造時、薄膜パターン状に非表示領域上にゲート－イン－パネル（Ｇａｔｅ－Ｉｎ－Ｐａｎｅｌ，ＧＩＰ）方式で内装することができる。

かかる第１及び第２のゲート駆動部１４０ａ、１４０ｂは、タイミングコントローラ１２０から入力されるゲート制御信号（ＧＣＳ）に応答して、表示パネル１１０に形成された複数のゲートライン（ＧＬ１～ＧＬｎ）を介して２水平期間（２Ｈ）毎に交互にゲートハイ電圧（ＶＧＨ）を出力することができる。ここで、出力されたゲートハイ電圧（ＶＧＨ）は、２水平期間（２Ｈ）中に維持されて、前後ゲートハイ電圧（ＶＧＨ）が１水平期間（１Ｈ）中に重畳し得る。これは、ゲートライン（ＧＬ１～ＧＬｎ）をプリチャージ（ｐｒｅ－ｃｈａｒｇｉｎｇ）するためのものであって、データ電圧印加時よりも安定したピクセルの充電を行うことができる。

このために、第１のゲート駆動部１４０ａには、それぞれ２水平期間（２Ｈ）を有する第１及び第３のクロック信号（ＣＬＫ１、ＣＬＫ３）が印加され、第２のゲート駆動部１４０ｂには第１及び第３のクロック信号（ＣＬＫ１、ＣＬＫ３）と１水平期間（１Ｈ）が重畳して、２水平期間（２Ｈ）を有する第２及び第４のクロック信号（ＣＬＫ２、ＣＬＫ４）が印加されてもよい。

一例として、第１のゲート駆動部１４０ａがｎ番目のゲートライン（ＧＬｎ）にゲートハイ電圧（ＶＧＨ）を出力すると、１水平期間（１Ｈ）後、第２のゲート駆動部１４０ｂは、ｎ＋１番目のゲートライン（ＧＬｎ＋１）にゲートハイ電圧（ＶＧＨ）を出力することができる。

次に、１水平期間（１Ｈ）後、さらに第１のゲート駆動部１４０ａがｎ＋２番目のゲートライン（ＧＬｎ＋２）にゲートハイ電圧（ＶＧＨ）を出力すると、これと同時に、第１のゲート駆動部１４０ａは、ｎ番目のゲートライン（ＧＬｎ）にゲートロー電圧（ＶＧＬ）を出力して、薄膜トランジスタ（ＴＦＴ）をターンオフすることによって、ストレージキャパシタ（Ｃｓｔ）に充電されたデータ電圧が１フレーム中に維持されるようにすることができる。

本明細書の実施形態では、ゲートライン（ＧＬｎ）の電圧がゲートハイ電圧（ＶＧＨ）からロー電圧（ＶＧＬ）に切り替えられる時点で、放電回路（ＴＬ１～ＴＬｊ、ＴＲ１～ＴＲｊ）をさらに備えて、ゲートライン（ＧＬｎ）の放電遅延を最小化することができる。

このとき、放電回路は、各ゲートライン（ＧＬ１～ＧＬｎ）に対応して、その末端と連結され、奇数番目のゲートライン（ＧＬ２ｎ－１）と連結されるＲ放電回路（ＴＲ１～ＴＲｊ、ｊは自然数）は、第２のゲート駆動部１４０ｂに隣接して備えられて、偶数番目のゲートライン（ＧＬ２ｎ）と連結されるＬ放電回路（ＴＬ１～ＴＬｊ）は、第１のゲート駆動部１４０ａに隣接して配置されてもよい。

ここで、各放電回路（ＴＬ１～ＴＬｊ、ＴＲ１～ＴＲｊ）は、一つのゲートライン（ＧＬｎ）を基準に、２番目以後のライン（ＧＬｎ＋２）と連結されて、ゲートロー電圧（ＶＧＬ）を該ゲートライン（ＧＬｎ）に印加する構造であってもよい。

かかる放電回路（ＴＬ１～ＴＬｊ、ＴＲ１～ＴＲｊ）は、ゲート駆動部１４０を構成する各ステージの間に薄膜トランジスタで形成されることによって、各ゲート駆動部１４０ａ、１４０ｂが表示パネル１１０の非表示領域（Ｎ／Ａ）で占める面積（２×Ｎ２）の減るナローベゼル（ｎａｒｒｏｗ ｂｅｚｅｌ）を具現することができる。

図２は、図１に示された第１のゲート駆動部及び第２のゲート駆動部における２ライン出力を有するステージの出力ラインを連結する構成を示した図面である。

図２を参照すれば、本発明の実施形態による第１のゲート駆動部１４０ａは、少なくとも一つ以上のステージ（ＳＴａ１、ＳＴａ２、…、ＳＴａｎ）を含み、第２のゲート駆動部１４０ｂも、少なくとも一つ以上のステージ（ＳＴｂ１、ＳＴｂ２、ＳＴｂ３、…、ＳＴｂｎ）を含んでいてもよい。

第１のゲート駆動部１４０ａにおける各ステージ（ＳＴａ１、ＳＴａ２、…、ＳＴａｎ）は、奇数（Ｏｄｄ）出力ラインと偶数（Ｅｖｅｎ）出力ラインの２個の出力ラインを含んでいてもよい。

例えば、第１のゲート駆動部１４０ａにおける第１ステージ（ＳＴａ１）は、表示パネル１１０の左側Ｑノードを形成し、Ｎ番目の出力ライン（Ｖｇｏｕｔ［Ｎ］）と、Ｎ＋１番目の出力ライン（Ｖｇｏｕｔ［Ｎ＋１］）とを含んでいてもよい。ここで、Ｎ番目の出力ライン（Ｖｇｏｕｔ［Ｎ］）は、奇数出力ライン（Ｏｄｄ（Ｎ））で具現され、Ｎ＋１番目の出力ライン（Ｖｇｏｕｔ［Ｎ＋１］）は、偶数出力ライン（Ｅｖｅｎ（Ｎ＋１））で具現されうる。

例えば、第１のゲート駆動部１４０ａにおける第２ステージ（ＳＴａ２）は、表示パネル１１０の左側Ｑノードを形成し、Ｎ＋２番目の出力ライン（Ｖｇｏｕｔ［Ｎ＋２］）と、Ｎ＋３番目の出力ライン（Ｖｇｏｕｔ［Ｎ＋３］）とを含んでいてもよい。ここで、Ｎ＋２番目の出力ライン（Ｖｇｏｕｔ［Ｎ＋２］）は、奇数出力ライン（Ｏｄｄ（Ｎ＋２））で具現され、Ｎ＋３番目の出力ライン（Ｖｇｏｕｔ［Ｎ＋３］）は、偶数出力ライン（Ｅｖｅｎ（Ｎ＋３））で具現されうる。

第２のゲート駆動部１４０における各ステージ（ＳＴｂ１、ＳＴｂ２、ＳＴｂ３、…、ＳＴｂｎ）は、奇数（Ｏｄｄ）出力ラインと偶数（Ｅｖｅｎ）出力ラインの２個の出力ラインを含んでいてもよい。

例えば、第２のゲート駆動部１４０ｂにおける第１ステージ（ＳＴｂ１）は、表示パネル１１０の右側Ｑノードを形成し、Ｎ－１番目の出力ライン（Ｖｇｏｕｔ［Ｎ－１］）と、Ｎ番目の出力ライン（Ｖｇｏｕｔ［Ｎ］）とを含んでいてもよい。ここで、Ｎ－１番目の出力ライン（Ｖｇｏｕｔ［Ｎ－１］）は、奇数出力ライン（Ｏｄｄ（Ｎ－１））で具現され、Ｎ番目の出力ライン（Ｖｇｏｕｔ［Ｎ］）は、偶数出力ライン（Ｅｖｅｎ（Ｎ））で具現されうる。

例えば、第２のゲート駆動部１４０ｂにおける第２ステージ（ＳＴｂ２）は、表示パネル１１０の右側Ｑノードを形成し、Ｎ＋１番目の出力ライン（Ｖｇｏｕｔ［Ｎ＋１］）と、Ｎ＋２番目の出力ライン（Ｖｇｏｕｔ［Ｎ＋２］）とを含んでいてもよい。ここで、Ｎ＋１番目の出力ライン（Ｖｇｏｕｔ［Ｎ＋１］）は、奇数出力ライン（Ｏｄｄ（Ｎ＋１））で具現され、Ｎ＋２番目の出力ライン（Ｖｇｏｕｔ［Ｎ＋２］）は、偶数出力ライン（Ｅｖｅｎ（Ｎ＋２））で具現されうる。

例えば、第２のゲート駆動部１４０ｂにおける第３ステージ（ＳＴｂ３）は、表示パネル１１０の右側Ｑノードを形成し、Ｎ＋３番目の出力ライン（Ｖｇｏｕｔ［Ｎ＋３］）と、Ｎ＋４番目の出力ライン（Ｖｇｏｕｔ［Ｎ＋４］）とを含んでいてもよい。ここで、Ｎ＋３番目の出力ライン（Ｖｇｏｕｔ［Ｎ＋３］）は、奇数出力ライン（Ｏｄｄ（Ｎ＋３））で具現され、Ｎ＋４番目の出力ライン（Ｖｇｏｕｔ［Ｎ＋４］）は、偶数出力ライン（Ｅｖｅｎ（Ｎ＋４））で具現されうる。

前述した構成において、第１のゲート駆動部１４０ａの各ステージ（ＳＴａ１、ＳＴａ２、…、ＳＴａｎ）の奇数（Ｏｄｄ）出力ラインは、第２のゲート駆動部１４０ｂの各ステージ（ＳＴｂ１、ＳＴｂ２、ＳＴｂ３、…、ＳＴｂｎ）の偶数（Ｅｖｅｎ）出力ラインと連結されてもよい。

例えば、第１のゲート駆動部１４０ａにおける第１ステージ（ＳＴａ１）のＮ番目の奇数出力ライン（Ｏｄｄ［Ｎ］）は、第２のゲート駆動部１４０ｂの第１ステージ（ＳＴｂ１）のＮ番目の偶数出力ライン（Ｅｖｅｎ［Ｎ］）と連結されてもよい。

例えば、第１のゲート駆動部１４０ａにおける第２ステージ（ＳＴａ２）のＮ＋２番目の奇数出力ライン（Ｏｄｄ［Ｎ＋２］）は、第２のゲート駆動部１４０ｂの第２ステージ（ＳＴｂ２）のＮ＋２番目の偶数出力ライン（Ｅｖｅｎ［Ｎ＋２］）と連結されてもよい。

例えば、第１のゲート駆動部１４０ａの各ステージ（ＳＴａ１、ＳＴａ２、…、ＳＴａｎ）の偶数（Ｅｖｅｎ）出力ラインは、第２のゲート駆動部１４０ｂの各ステージ（ＳＴｂ１、ＳＴｂ２、ＳＴｂ３、…、ＳＴｂｎ）の奇数（Ｏｄｄ）出力ラインと連結されてもよい。

例えば、第１のゲート駆動部１４０ａにおける第１ステージ（ＳＴａ１）のＮ＋１番目の偶数出力ライン（Ｅｖｅｎ［Ｎ＋１］）は、第２のゲート駆動部１４０ｂの第２ステージ（ＳＴｂ２）のＮ＋１番目の奇数出力ライン（Ｏｄｄ［Ｎ＋１］）と連結されてもよい。

例えば、第１のゲート駆動部１４０ａにおける第２ステージ（ＳＴａ２）のＮ＋３番目の偶数出力ライン（Ｅｖｅｎ［Ｎ＋３］）は、第２のゲート駆動部１４０ｂの第３ステージ（ＳＴｂ３）のＮ＋３番目の奇数出力ライン（Ｏｄｄ［Ｎ＋３］）と連結されてもよい。

図３は、本発明の実施形態によるゲート駆動回路における４ライン出力のステージを有する第１のゲート駆動部及び第２のゲート駆動部を示した図面であり、図４は、図３に示された各ステージの出力ラインを連結する構成を示した図面である。

図３及び図４を参照すれば、本発明の実施形態による第１のゲート駆動部１４０ａは、少なくとも一つ以上のステージ（ＳＴａ１、ＳＴａ２、…、ＳＴａｎ）を含み、第２のゲート駆動部１４０ｂも、少なくとも一つ以上のステージ（ＳＴｂ１、ＳＴｂ２、ＳＴｂ３、…、ＳＴｂｎ）を含んでいてもよい。

第１のゲート駆動部１４０ａにおける一つのステージ（ＳＴａｎ）は、４個の出力ライン（Ｖｇｏｕｔ Ｎ、Ｖｇｏｕｔ Ｎ＋１、Ｖｇｏｕｔ Ｎ＋２、Ｖｇｏｕｔ Ｎ＋３）を含み、第２のゲート駆動部１４０ｂにおける一つのステージ（ＳＴｂｎ）も、４個の出力ライン（Ｖｇｏｕｔ Ｎ－１、Ｖｇｏｕｔ Ｎ、Ｖｇｏｕｔ Ｎ＋１、Ｖｇｏｕｔ Ｎ＋２）を含んでいてもよい。

例えば、表示パネル１１０の左側から電圧制御信号を出力する第１のゲート駆動部１４０ａにおけるＮ番目のステージ（ＳＴａｎ）は、Ｎ番目の出力ライン（Ｖｇｏｕｔ Ｎ）、Ｎ＋１番目の出力ライン（Ｖｇｏｕｔ Ｎ＋１）、Ｎ＋２番目の出力ライン（Ｖｇｏｕｔ Ｎ＋２）、Ｎ＋３番目の出力ライン（Ｖｇｏｕｔ Ｎ＋３）を含む４個の出力ラインを有し得る。また、表示パネル１１０の右側から電圧制御信号を出力する第２のゲート駆動部１４０ｂにおけるＮ番目のステージ（ＳＴｂｎ）は、Ｎ－１番目の出力ライン（Ｖｇｏｕｔ Ｎ－１）、Ｎ番目の出力ライン（Ｖｇｏｕｔ Ｎ）、Ｎ＋１番目の出力ライン（Ｖｇｏｕｔ Ｎ＋１）、及びＮ＋２番目の出力ライン（Ｖｇｏｕｔ Ｎ＋２）を含む４個の出力ラインを有し得る。

第１のゲート駆動部１４０ａの各ステージ（ＳＴａ１、ＳＴａ２、…、ＳＴａｎ）は、奇数（Ｏｄｄ）出力ラインと偶数（Ｅｖｅｎ）出力ラインを含む４個の出力ラインからなってもよい。

第２のゲート駆動部１４０ｂの各ステージ（ＳＴｂ１、ＳＴｂ２、ＳＴｂ３、…、ＳＴｂｎ）は、奇数（Ｏｄｄ）出力ラインと偶数（Ｅｖｅｎ）出力ラインを含む４個の出力ラインからなってもよい。

第１のゲート駆動部１４０ａの各ステージ（ＳＴａｎ）の奇数（Ｏｄｄ）出力ラインは、第２のゲート駆動部１４０ｂの各ステージ（ＳＴｂｎ）の偶数（Ｅｖｅｎ）出力ラインと連結されてもよい。

例えば、図４における第１のゲート駆動部１４０ａの第Ｎステージ（ＳＴａｎ）のＮ＋１番目の奇数出力ライン（Ｏｄｄ［Ｎ＋１］）は、第２のゲート駆動部１４０ｂの第Ｎステージ（ＳＴｂｎ）のＮ＋１番目の偶数出力ライン（Ｅｖｅｎ［Ｎ＋１］）と連結されてもよい。

また、第１のゲート駆動部１４０ａの各ステージ（ＳＴａｎ）の偶数（Ｅｖｅｎ）出力ラインは、第２のゲート駆動部１４０ｂの各ステージ（ＳＴｂｎ）の奇数（Ｏｄｄ）出力ラインと連結されてもよい。

例えば、図４における第１のゲート駆動部１４０ａの第Ｎステージ（ＳＴａｎ）のＮ番目の偶数出力ライン（Ｅｖｅｎ［Ｎ］）は、第２のゲート駆動部１４０ｂの第Ｎステージ（ＳＴｂｎ）のＮ番目の奇数出力ライン（Ｏｄｄ［Ｎ］）と連結されてもよい。また、図４における第１のゲート駆動部１４０ａの第Ｎステージ（ＳＴａｎ）のＮ＋２番目の偶数出力ライン（Ｅｖｅｎ［Ｎ＋２］）は、第２のゲート駆動部１４０ｂの第Ｎステージ（ＳＴｂｎ）のＮ＋２番目の奇数出力ライン（Ｏｄｄ［Ｎ＋２］）と連結されてもよい。

図５は、本発明の実施形態による第１のゲート駆動部及び第２のゲート駆動部の各ステージ間の出力ラインを連結する構成を示した図面である。

図５を参照すれば、本発明の実施形態による第１のゲート駆動部１４０ａ及び第２のゲート駆動部１４０ｂは、それぞれゲート制御信号ライン（ＧＣＳＬ）、ゲート駆動電圧ライン（ＧＤＶＬ）、及び第１～第ｍステージ回路（ＳＴ［１］～ＳＴ［ｍ］）を含んでいてもよい。

また、第１のゲート駆動部１４０ａ及び第２のゲート駆動部１４０ｂは、第１ステージ回路（ＳＴ［１］）の前端に配置された前端ダミーステージ回路部（ＤＳＴＰ１）、及び第ｍステージ回路（ＳＴ［ｍ］）の後端に配置された後端ダミーステージ回路部（ＤＳＴＰ２）をさらに含んでいてもよい。ここで、第２のゲート駆動部１４０ｂは、第１のゲート駆動部１４０ａの動作よりも時間的に半周期又は１周期をより早く始めるためのゼロステージ（ＳＴ［０］）をさらに含んでいてもよい。

第１のゲート駆動部１４０ａの第１ステージ回路（ＳＴ［１］）の第１の奇数出力ライン（ｏｄｄ １ａ）は、第２のゲート駆動部１４０ｂの第１ステージ回路（ＳＴ［１］）の第１の偶数出力ライン（ｅｖｅｎ １ｂ）と連結されてもよい。

第１のゲート駆動部１４０ａの第１ステージ回路（ＳＴ［１］）の第１の偶数出力ライン（ｅｖｅｎ １ａ）は、第２のゲート駆動部１４０ｂの第１ステージ回路（ＳＴ［１］）の第１の奇数出力ライン（ｏｄｄ １ｂ）と連結されてもよい。

第１のゲート駆動部１４０ａの第２ステージ回路（ＳＴ［２］）の第２の奇数出力ライン（ｏｄｄ ２ａ）は、第２のゲート駆動部１４０ｂの第２ステージ回路（ＳＴ［１］）の第２の偶数出力ライン（ｅｖｅｎ ２ｂ）と連結されてもよい。

第１のゲート駆動部１４０ａの第２ステージ回路（ＳＴ［２］）の第２の偶数出力ライン（ｅｖｅｎ ２ａ）は、第２のゲート駆動部１４０ｂの第２ステージ回路（ＳＴ［２］）の第２の奇数出力ライン（ｏｄｄ ２ｂ）と連結されてもよい。

第１のゲート駆動部１４０ａの第ｎステージ回路（ＳＴ［ｎ］）の第ｎの奇数出力ライン（ｏｄｄ ｎａ）は、第２のゲート駆動部１４０ｂの第ｎステージ回路（ＳＴ［ｎ］）の第ｎの偶数出力ライン（ｅｖｅｎ ｎｂ）と連結されてもよい。

第１のゲート駆動部１４０ａの第ｎステージ回路（ＳＴ［ｎ］）の第ｎの偶数出力ライン（ｅｖｅｎ ｎａ）は、第２のゲート駆動部１４０ｂの第ｎステージ回路（ＳＴ［ｎ］）の第ｎの奇数出力ライン（ｏｄｄ ｎｂ）と連結されてもよい。

第１のゲート駆動部１４０ａの第ｎ＋１ステージ回路（ＳＴ［ｎ＋１］）の第ｎ＋１の奇数出力ライン（ｏｄｄ［ｎ＋１］ａ）は、第２のゲート駆動部１４０ｂの第ｎ＋１ステージ回路（ＳＴ［ｎ＋１］）の第ｎの偶数出力ライン（ｅｖｅｎ ｎｂ）と連結されてもよい。

第１のゲート駆動部１４０ａの第ｎステージ回路（ＳＴ［ｎ］）の第ｎの偶数出力ライン（ｅｖｅｎ ｎａ）は、第２のゲート駆動部１４０ｂの第ｎ＋１ステージ回路（ＳＴ［ｎ＋１］）の第ｎ＋１の奇数出力ライン（ｏｄｄ［ｎ＋１］ｂ）と連結されてもよい。

第１のゲート駆動部１４０ａの第ｍ－１ステージ回路（ＳＴ［ｍ－１］）の第ｍ－１の奇数出力ライン（ｏｄｄ［ｍ－１］ａ）は、第２のゲート駆動部１４０ｂの第ｍ－１ステージ回路（ＳＴ［ｍ－１］）の第ｍ－１の偶数出力ライン（ｅｖｅｎ［ｍ－１］ｂ）と連結されてもよい。

第１のゲート駆動部１４０ａの第ｍ－１ステージ回路（ＳＴ［ｍ－１］）の第ｍ－１の偶数出力ライン（ｅｖｅｎ［ｍ－１］ａ）は、第２のゲート駆動部１４０ｂの第ｍ－１ステージ回路（ＳＴ［ｍ－１］）の第ｍ－１の奇数出力ライン（ｏｄｄ［ｍ－１］ｂ）と連結されてもよい。

第１のゲート駆動部１４０ａの第ｍステージ回路（ＳＴ［ｍ］）の第ｍの奇数出力ライン（ｏｄｄ［ｍ］ａ）は、第２のゲート駆動部１４０ｂの第ｍステージ回路（ＳＴ［ｍ］）の第ｍの偶数出力ライン（ｅｖｅｎ［ｍ］ｂ）と連結されてもよい。

第１のゲート駆動部１４０ａの第ｍステージ回路（ＳＴ［ｍ］）の第ｍの偶数出力ライン（ｅｖｅｎ［ｍ］ａ）は、第２のゲート駆動部１４０ｂの第ｍステージ回路（ＳＴ［ｍ］）の第ｍの奇数出力ライン（ｏｄｄ［ｍ］ｂ）と連結されてもよい。

ゲート制御信号ライン（ＧＣＳＬ）は、タイミングコントローラ１２０から供給されるゲート制御信号（ＧＣＳ）を受信する。一例によるゲート制御信号ライン（ＧＣＳＬ）は、ゲートスタート信号ライン、第１のリセット信号ライン、第２のリセット信号ライン、複数のゲート駆動クロックライン、表示パネルオン信号ライン、及びセンシング準備信号ラインを含んでいてもよい。

ゲートスタート信号ラインは、タイミングコントローラ１２０から供給されるゲートスタート信号（Ｖｓｔ）を受信することができる。例えば、ゲートスタート信号ラインは、前端ダミーステージ回路部（ＤＳＴＰ１）に連結されてもよい。

第１のリセット信号ラインは、タイミング制御部３００から供給される第１のリセット信号（ＲＳＴ１）を受信することができる。第２のリセット信号ラインは、タイミング制御部３００から供給される第２のリセット信号（ＲＳＴ２）を受信することができる。例えば、第１及び第２のリセット信号ラインそれぞれは、前端ダミーステージ回路部（ＤＳＴＰ１）、第１～第ｍステージ回路（ＳＴ［１］～ＳＴ［ｍ］）、及び後端ダミーステージ回路部（ＤＳＴＰ２）に共通して連結されてもよい。

複数のゲート駆動クロックラインは、タイミング制御部３００から供給される複数のキャリーシフトクロック、複数のスキャンシフトクロック、及び複数のセンスシフトクロックそれぞれを受信する複数のキャリークロックライン、複数のスキャンクロックライン、及び複数のセンスクロックラインを含んでいてもよい。かかる複数のゲート駆動クロックラインに含まれているクロックライン等は、前端ダミーステージ回路部（ＤＳＴＰ１）、第１～第ｍステージ回路（ＳＴ［１］～ＳＴ［ｍ］）、及び後端ダミーステージ回路部（ＤＳＴＰ２）に選択的に連結されてもよい。

表示パネルオン信号ラインは、タイミングコントローラ１２０から供給される表示パネルオン信号（ＰＯＳ）を受信することができる。例えば、表示パネルオン信号ラインは、前端ダミーステージ回路部（ＤＳＴＰ１）及び第１～第ｍステージ回路（ＳＴ［１］～ＳＴ［ｍ］）に共通して連結されてもよい。

センシング準備信号ラインは、タイミング制御部３００から供給されるラインセンシング準備信号（ＬＳＰＳ）を受信することができる。例えば、センシング準備信号ラインは、第１～第ｍステージ回路（ＳＴ［１］～ＳＴ［ｍ］）に共通して連結されてもよい。選択的に、センシング準備信号ラインは、前端ダミーステージ回路部（ＤＳＴＰ１）にさらに連結されてもよい。

ゲート駆動電圧ライン（ＧＤＶＬ）は、電源供給回路から相異する電圧レベルを有する第１～第４のゲート高電位電圧それぞれを受信する第１～第４のゲート高電位電圧ラインと、電源供給回路から相異する電圧レベルを第１～第３のゲート低電位電圧それぞれを受信する第１～第３のゲート低電位電圧ラインと、を含んでいてもよい。

一例によれば、第１のゲート高電位電圧は、第２のゲート高電位電圧よりも高い電圧レベルを有し得る。第３及び第４のゲート高電位電圧は、交流駆動のためハイ電圧（又は、ＴＦＴオン電圧又は第１電圧）とロー電圧（又は、ＴＦＴオフ電圧又は第２電圧）の間で互いに逆にスイングされるか互いに反転されうる。例えば、第３のゲート高電位電圧（又は、ゲート奇数高電位電圧）がハイ電圧を有するとき、第４のゲート高電位電圧（又は、ゲート偶数高電位電圧）は、ロー電圧を有し得る。そして、第３のゲート高電位電圧がロー電圧を有するとき、第４のゲート高電位電圧は、ハイ電圧を有し得る。

第１及び第２のゲート高電位電圧ラインそれぞれは、第１～第ｍステージ回路（ＳＴ［１］～ＳＴ［ｍ］）と、前端ダミーステージ回路部（ＤＳＴＰ１）と後端ダミーステージ回路部（ＤＳＴＰ２）に共通して連結されてもよい。

第３のゲート高電位電圧ラインは、第１～第ｍステージ回路（ＳＴ［１］～ＳＴ［ｍ］）のうち奇数番目のステージ回路に共通して連結されてもよく、前端ダミーステージ回路部（ＤＳＴＰ１）と後端ダミーステージ回路部（ＤＳＴＰ２）それぞれの奇数番目のダミーステージ回路に共通して連結されてもよい。

第４のゲート高電位電圧ラインは、第１～第ｍステージ回路（ＳＴ［１］～ＳＴ［ｍ］）のうち偶数番目のステージ回路に共通して連結されてもよく、前端ダミーステージ回路部（ＤＳＴＰ１）と後端ダミーステージ回路部（ＤＳＴＰ２）それぞれの偶数番目のダミーステージ回路に共通して連結されてもよい。

一例によれば、第１のゲート低電位電圧と第２のゲート低電位電圧は、実質的に同じ電圧レベルを有し得る。第３のゲート低電位電圧は、ＴＦＴオフ電圧レベルを有し得る。第１のゲート低電位電圧は、第３のゲート低電位電圧よりもさらに高い電圧レベルを有し得る。本明細書の一例は、第１のゲート低電位電圧を第３のゲート低電位電圧よりもさらに高い電圧レベルに設定することによって、後述するステージ回路の制御ノードに連結されたゲート電極を有するＴＦＴのオフ電流を確かに遮断して、該ＴＦＴの動作の安定性及び信頼性を確保することができる。

第１～第３のゲート低電位電圧ラインは、第１～第ｍステージ回路（ＳＴ［１］～ＳＴ［ｍ］）に共通して連結されてもよい。

前端ダミーステージ回路部（ＤＳＴＰ１）は、タイミングコントローラ１２０から供給されるゲートスタート信号（Ｖｓｔ）に応答し、複数の前端キャリー信号を順次に生成して、後端ステージのうちいずれかに前端キャリー信号又はゲートスタート信号として供給することができる。

後端ダミーステージ回路部（ＤＳＴＰ２）は、複数の後端キャリー信号を順次に生成して、前端ステージのうちいずれかに後端キャリー信号（又は、ステージリセット信号）を供給することができる。

第１～第ｍステージ回路（ＳＴ［１］～ＳＴ［ｍ］）は、互いに従属して連結されてもよい。第１～第ｍステージ回路（ＳＴ［１］～ＳＴ［ｍ］）は、第１～第ｍのスキャン信号（ＳＣ［１］～ＳＣ［ｍ］）と、第１～第ｍのセンス信号（ＳＥ［１］～ＳＥ［ｍ］）を生成して、発光表示パネル１００に配置された該ゲートライングループ（ＧＬＧ）に出力することができる。そして、第１～第ｍステージ回路（ＳＴ［１］～ＳＴ［ｍ］）は、第１～第ｍのキャリー信号（ＣＳ［１］～ＣＳ［ｍ］）を生成して、後端ステージのうちいずれかに前端キャリー信号（又は、ゲートスタート信号）として供給するとともに、前端ステージのうちいずれかに後端キャリー信号（又は、ステージリセット信号）として供給することができる。

第１～第ｍステージ回路（ＳＴ［１］～ＳＴ［ｍ］）は、隣接した２個のステージ（ＳＴ［ｎ］、ＳＴ［ｎ＋１］）同士にセンシング制御回路の一部と、制御ノード（Ｑｂｏ、Ｑｂｅ、Ｑｍ）を相互共有し得、これによって、ゲート駆動回路１４０の回路構成を簡素化することができ、表示パネル１１０におけるゲート駆動回路１４０の占める面積が減少し得る。

図６は、本発明の実施形態による第１のゲート駆動部及び第２のゲート駆動部の出力ラインから出力される信号を示した信号波形図である。

図６を参照すれば、本発明の実施形態による第１のゲート駆動部１４０ａ及び第２のゲート駆動部１４０ｂのゲート制御信号ラインに印加されるゲート制御信号（ＧＣＳ）は、ゲートスタート信号（Ｖｓｔ）、ラインセンシング準備信号（ＬＳＰＳ）、第１のリセット信号（ＲＳＴ１）、第２のリセット信号（ＲＳＴ２）、表示パネルオン信号（ＰＯＳ）、及び複数のゲート駆動クロック（ＧＤＣ）を含んでいてもよい。

ゲートスタート信号（Ｖｓｔ）は、毎フレームの映像表示区間（ＩＤＰ）とブラック表示区間（ＢＤＰ）それぞれの開始時点を制御する信号であって、映像表示区間（ＩＤＰ）とブラック表示区間（ＢＤＰ）それぞれの開始時点に発生し得る。例えば、ゲートスタート信号（Ｖｓｔ）は、フレーム毎に２回ずつ発生し得る。

一例によるゲートスタート信号（Ｖｓｔ）は、一フレーム内における映像表示区間（ＩＤＰ）の開始時点に発生する第１のゲートスタートパルス（又は、映像表示用ゲートスタートパルス）（Ｖｓｔ１）と、ブラック表示区間（ＢＤＰ）の開始時点に発生する第２のゲートスタートパルス（又は、ブラック表示用ゲートスタートパルス）（Ｖｓｔ２）と、を含んでいてもよい。

ラインセンシング準備信号（ＬＳＰＳ）は、毎フレームの映像表示区間（ＩＤＰ）内で不規則又はランダムに発生し得る。フレーム毎に発生するラインセンシング準備信号（ＬＳＰＳ）は、一フレームの開始時点から相違し得る。

一例によるラインセンシング準備信号（ＬＳＰＳ）は、ラインセンシング選択パルス（ＬＳＰ１）と、ラインセンシング解除パルス（ＬＳＰ２）とを含んでいてもよい。ラインセンシング選択パルス（ＬＳＰ１）は、複数の水平ラインのうち、センシングしようとするいずれか一水平ラインを選択するための信号であってもよい。ラインセンシング選択パルス（ＬＳＰ１）は、第１のゲートスタートパルス又はステージ回路（ＳＴ［１］～ＳＴ［ｍ］）のうちいずれかにゲートスタート信号として供給される前端キャリー信号と同期し得る。ラインセンシング選択パルス（ＬＳＰ１）は、センシングラインプリチャージ制御信号と表現することができる。ラインセンシング解除パルス（ＬＳＰ１）は、センシングの完了した水平ラインに対するラインセンシングの解除のための信号であってもよい。ラインセンシング解除パルス（ＬＳＰ１）は、センシング区間（ＲＳＰ）の終了時点と、ラインセンシング選択パルス（ＬＳＰ１）の発生時点との間に発生し得る。

第１のリセット信号（ＲＳＴ１）は、センシングモードの開始時点に発生し得る。第２のリセット信号（ＲＳＴ２）は、センシングモードの終了時点に発生し得る。選択的に、第２のリセット信号（ＲＳＴ２）は、省略されるか、第１のリセット信号（ＲＳＴ１）と同一であってもよい。

第１のゲート駆動部１４０ａの第１ステージ回路（ＳＴ［１］）の第１の奇数出力ライン（ｏｄｄ １ａ）から出力される出力パルス信号（Ｏｄｄ １ａ）は、同じ出力ライン上に連結された第２のゲート駆動部１４０ｂの第１ステージ回路（ＳＴ［１］）の第１の偶数出力ライン（ｅｖｅｎ １ｂ）から出力される出力パルス信号（Ｅｖｅｎ １ｂ）と同様の信号であって、同じ周期と同じ大きさを有し得る。

第１のゲート駆動部１４０ａの第１ステージ回路（ＳＴ［１］）の第１の偶数出力ライン（ｅｖｅｎ １ａ）から出力される出力パルス信号（Ｅｖｅｎ １ａ）は、同じ出力ライン上に連結された第２のゲート駆動部１４０ｂの第１ステージ回路（ＳＴ［１］）の第１の奇数出力ライン（ｏｄｄ １ｂ）から出力される出力パルス信号（Ｏｄｄ １ｂ）と同様の信号であって、同じ周期と同じ大きさを有し得る。

第１のゲート駆動部１４０ａの第ｍステージ回路（ＳＴ［ｍ］）の第ｍの奇数出力ライン（ｏｄｄ （ｍ）ａ）から出力される出力パルス信号（Ｏｄｄ （ｍ）ａ）は、同じ出力ライン上に連結された第２のゲート駆動部１４０ｂの第ｍステージ回路（ＳＴ［ｍ］）の第ｍの偶数出力ライン（ｅｖｅｎ（ｍ）ｂ）から出力される出力パルス信号（Ｅｖｅｎ（ｍ）ｂ）と同様の信号であって、同じ周期と同じ大きさを有し得る。

表示パネルオン信号（ＰＯＳ）は、発光表示装置のパワーオン（ｐｏｗｅｒ ｏｎ）されるときに発生し得る。表示パネルオン信号（ＰＯＳ）は、ゲート駆動回路１４０に具現されたあらゆるステージ回路に共通して供給されうる。これによって、ゲート駆動回路１４０に具現されたあらゆるステージ回路は、ハイ電圧の表示パネルオン信号（ＰＯＳ）によって同時に初期化するかリセットされうる。

複数のゲート駆動クロック（ＧＤＣ）は、相異する位相を有するか、順次にシフトされる位相を有する複数のキャリーシフトクロック（ＣＲＣＬＫ［１］～ＣＲＣＬＫ［ｘ］）、相異する位相を有するか、順次にシフトされる位相を有する複数のスキャンシフトクロック（ＳＣＣＬＫ［１］～ＳＣＣＬＫ［ｘ］）、及び相異する位相を有するか、順次にシフトされる位相を有する複数のセンスシフトクロック（ＳＥＣＬＫ［１］～ＳＥＣＬＫ［ｘ］）などを含んでいてもよい。

キャリーシフトクロック（ＣＲＣＬＫ［１］～ＣＲＣＬＫ［ｘ］）は、キャリー信号を生成するためのクロック信号であり、スキャンシフトクロック（ＳＣＣＬＫ［１］～ＳＣＣＬＫ［ｘ］）は、スキャンパルスを有するスキャン信号を生成するためのクロック信号で、センスシフトクロック（ＳＥＣＬＫ［１］～ＳＥＣＬＫ［ｘ］）は、センスパルスを有するセンス信号を生成するためのクロック信号であってもよい。

スキャンシフトクロック（ＳＣＣＬＫ［１］～ＳＣＣＬＫ［ｘ］）と、センスシフトクロック（ＳＥＣＬＫ［１］～ＳＥＣＬＫ［ｘ］）それぞれは、ハイ電圧とロー電圧との間でスイングされうる。一例によるキャリーシフトクロックのスイング電圧幅は、スキャンシフトクロック（ＳＣＣＬＫ［１］～ＳＣＣＬＫ［ｘ］）と、センスシフトクロック（ＳＥＣＬＫ［１］～ＳＥＣＬＫ［ｘ］）それぞれのスイング電圧幅よりも大きくてもよい。

表示モード中に、スキャンシフトクロック（ＳＣＣＬＫ［１］～ＳＣＣＬＫ［ｘ］）と、センスシフトクロック（ＳＥＣＬＫ［１］～ＳＥＣＬＫ［ｘ］）それぞれは、スイングされうる。センシングモード中に、スキャンシフトクロック（ＳＣＣＬＫ［１］～ＳＣＣＬＫ［ｘ］）のうち特定のスキャンシフトクロック（ＳＣＣＬＫ［１］）は、第３及び第４のスキャンパルス（ＳＣＰ３、ＳＣＰ４）に対応するようにスイングされ、その他は、ロー電圧を維持することができる。センシングモード中に、センスシフトクロック（ＳＥＣＬＫ［１］～ＳＥＣＬＫ［ｘ］）のうち特定のセンスシフトクロック（ＳＥＣＬＫ［１］）は、図５に示された第２のセンスパルス（ＳＥＰ２）に対応するようにスイングされ、その他は、ロー電圧を維持することができる。かかるクロックは、高速駆動時、充電時間を十分確保するために重畳し得る。隣接したクロックのハイ電圧区間は、設定済み区間だけ重畳し得る。

前述したように、本発明による表示装置１００は、第１のゲート駆動部１４０ａの各ステージ（ＳＴａｎ）の奇数（Ｏｄｄ）出力ラインは、第２のゲート駆動部１４０ｂの各ステージ（ＳＴｂｎ）の偶数（Ｅｖｅｎ）出力ラインと連結され、第１のゲート駆動部１４０ａの各ステージ（ＳＴａｎ）の偶数（Ｅｖｅｎ）出力ラインは、第２のゲート駆動部１４０ｂの各ステージ（ＳＴｂｎ）の奇数（Ｏｄｄ）出力ラインと連結されることによって、図７に示されたように、パネル（ＰＮＬ）Ｃｅｎｔｅｒを基準に、Ｑノード内のＯｄｄ出力ラインとＥｖｅｎ出力ラインとの間の出力遅延（Ｄｅｌａｙ）が同一になり得る。図７は、本発明の実施形態による表示装置におけるゲート駆動回路の出力ラインが互い違いに連結されることによる、出力ライン偏差を示したグラフである。通常、ゲート駆動回路のＮ番目の出力ライン（Ｖｇｏｕｔ［Ｎ］）の出力時間は、１．５３μｓであり、Ｎ＋１番目の出力ライン（Ｖｇｏｕｔ［Ｎ＋１］）の出力時間は、１．９０μｓである。この点、Ｎ番目の出力ライン（Ｖｇｏｕｔ［Ｎ］）とＮ＋１番目の出力ライン（Ｖｇｏｕｔ［Ｎ＋１］）との出力偏差は、０．３７μｓである。しかし、本発明の実施形態による表示装置１００におけるゲート駆動回路１４０のＮ番目の出力ライン（Ｖｇｏｕｔ［Ｎ］）の出力時間は、１．７０μｓであり、Ｎ＋１番目の出力ライン（Ｖｇｏｕｔ［Ｎ＋１］）の出力時間は、１．７１μｓであった。この点、Ｎ番目の出力ライン（Ｖｇｏｕｔ［Ｎ］）とＮ＋１番目の出力ライン（Ｖｇｏｕｔ［Ｎ＋１］）との出力偏差は、０．０１μｓである。よって、本発明の実施形態によれば、ゲート駆動回路１４０のＯｄｄ出力ラインとＥｖｅｎ出力ラインとの出力偏差は、既存に比べて減ったことが確認できた。

第１のゲート駆動部及び第２のゲート駆動部それぞれは、第１ステージ回路の前端に配置された前端ダミーステージ回路部、及び第ｍステージ回路の後端に配置された後端ダミーステージ回路部をさらに含んでいてもよい。前端ダミーステージ回路部は、ゲートスタート信号に応答して、複数の前端キャリー信号を順次に生成し、後端ステージのうちいずれかに前端キャリー信号又はゲートスタート信号として供給することができる。後端ダミーステージ回路部は、ゲートスタート信号に応答して、複数の後端キャリー信号を順次に生成し、前端ステージのうちいずれかに後端キャリー信号（又はステージリセット信号）を供給することができる。

第２のゲート駆動部は、第１のゲート駆動部の動作よりも時間的に１／２周期又は１周期をより早く始めるためのゼロステージをさらに含んでいてもよい。

図面には示していないが、各々のステージは、各々のゲートラインにゲート信号を供給し、Ｍノード、Ｑ１ノード、Ｑ２ノード及びＱＢノードを含む。

各々のステージは、ライン選択部、Ｑ１ノード制御部、Ｑ１ノード安定化部、インバータ部、ＱＢノード安定化部、ゲート信号出力部及びキャリー信号出力部を含む。

前記第１の低電位電圧レベル、前記第３の低電位電圧レベル、前記第４の低電位電圧レベルは、相異する大きさに設定される。

前記ライン選択部は、ラインセンシング準備信号の入力に応答して、前端キャリー信号に基づいて前記Ｍノードを充電し、リセット信号の入力に応答して、前記Ｑ１ノードを第１の高電位電圧レベルに充電するか、パネルオン信号の入力に応答して、前記Ｑ１ノードを第３の低電位電圧レベルに放電させる。

前記Ｑ１ノード制御部は、前端キャリー信号の入力に応答して、前記Ｑ１ノードを前記第１の高電位電圧レベルに充電し、後端キャリー信号の入力に応答して、前記Ｑ１ノードを前記第３の低電位電圧レベルに放電させる。

前記Ｑ１ノード安定化部は、前記ＱＢノードが前記第２の高電位電圧レベルに充電されるとき、前記Ｑ１ノードを前記第３の低電位電圧レベルに放電させる。

前記インバータ部は、前記Ｑ１ノードの電圧レベルに従って、前記ＱＢノードの電圧レベルを変更する。

前記ＱＢノード安定化部は、前記後端キャリー信号の入力、前記リセット信号の入力及び前記Ｍノードの充電電圧に応答して、前記ＱＢノードを第４の低電位電圧レベルに放電させる。

前記ゲート信号出力部は、前記Ｑ１ノードの電圧レベル又は前記ＱＢノードの電圧レベルに従って、スキャンクロック信号の電圧レベル又は第１の低電位電圧レベルに基づいてゲート信号を出力する。

前記キャリー信号出力部は、前記Ｑ２ノードの電圧レベル又は前記ＱＢノードの電圧レベルに従って、キャリークロック信号の電圧レベル又は前記第４の低電位電圧レベルに基づいてキャリー信号を出力する。

前記ライン選択部は、前記Ｑ１ノードと第３の低電位電圧との間に連結されて、パネルオン信号の入力に応答し、前記Ｑ１ノードを前記第３の低電位電圧レベルに放電させる第６のトランジスタを含む。

前記Ｑ１ノード制御部は、第１の高電位電圧と前記Ｑ１ノードとの間に連結されて、前記前端キャリー信号の入力に応答し、前記Ｑ１ノードを前記第１の高電位電圧レベルに充電する第１のトランジスタ；及び前記Ｑ１ノードと第３の低電位電圧との間に連結されて、前記後端キャリー信号の入力に応答し、前記Ｑ１ノードを第３の低電位電圧レベルに放電させる第２のトランジスタを含む。

前記Ｑ１ノード安定化部は、前記Ｑ１ノードと第３の低電位電圧との間に連結されて、前記ＱＢノードが前記第２の高電位電圧レベルに充電されるとき、前記Ｑ１ノードを前記第３の低電位電圧レベルに放電させる第１のランジスタを含む。

前記インバータ部は、前記ＱＢノードと第４の低電位電圧との間に連結されて、前記Ｑ２ノードが前記第１の高電位電圧レベルに充電されると、前記ＱＢノードを前記第４の低電位電圧に放電させる第５のトランジスタを含む。

前記インバータ部は、第２の連結ノードと第２の低電位電圧との間に連結される第４のトランジスタを含み、前記第２の低電位電圧の電圧レベルは、前記第１の低電位電圧レベル、前記第３の低電位電圧レベル、前記第４の低電位電圧レベルと相異する大きさで設定される。

前記Ｑ２ノード制御部は、前記Ｑ１ノードが前記第１の高電位電圧レベルに充電されると、前記Ｑ２ノードを前記第１の高電位電圧レベルに充電し、前記ＱＢノードが前記第２の高電位電圧レベルに充電されると、前記Ｑ２ノードを前記第４の低電位電圧レベルに放電させる。

前記Ｑ２ノード制御部は、第１の高電位電圧と前記Ｑ２ノードとの間に連結されて、前記Ｑ１ノードが前記第１の高電位電圧レベルに充電されると、前記Ｑ２ノードを前記第１の高電位電圧レベルに充電する第１のトランジスタ；及び前記Ｑ２ノードと第４の低電位電圧との間に連結されて、前記ＱＢノードが前記第２の高電位電圧レベルに充電されると、前記Ｑ２ノードを前記第４の低電位電圧レベルに放電させる第２のトランジスタを含んでいてもよい。

前述したように、本発明によれば、液晶表示パネル又はＯＬＥＤ表示パネルを有する表示装置におけるゲート駆動回路の出力ライン間の電圧偏差を改善させる、ゲート駆動回路及びこれを含む表示装置を提供することができる。

よって、本発明によれば、出力端ＱＮｏｄｅ ｍｅｒｇｅ構造を使用時、Ｑ Ｎｏｄｅ内の出力偏差を最小化することができる。

また、本発明の実施形態による表示装置は、２Ｌｉｎｅ Ｑ ｎｏｄｅ ｍｅｒｇｅ構造を基準に、左側ＧＩＰのＯｄｄ端と右側ＧＩＰのＥｖｅｎ端とを連結して、パネル（ＰＮＬ）Ｃｅｎｔｅｒを基準に、ＯｄｄラインとＥｖｅｎラインとの間のＧＩＰ出力特性を均等に合わせることができる。

よって、本発明によれば、パネル負荷（Ｐａｎｅｌ Ｌｏａｄ）による薄膜トランジスタの大きさ（Ｓｉｚｅ）が小くなることによって増加する出力ライン間の偏差を最小化することができる。そして、本発明によれば、低面積のＧＩＰ設計に有利である長所がある。

以上のように、本発明について例示した図面を参照にして説明したが、本明細書に開示の実施形態と図面によって本発明が限定されるものではなく、本発明の技術思想の範囲内で通常の技術者によって様々な変形が行われることは自明である。さらに、本発明の実施形態を前述しながら、本発明の構成による作用効果を明示的に記載して説明しなかったとしても、該構成によって予測可能な効果も認めなければならないことは当然である。

１００ 表示装置
１１０ 表示パネル
１２０ タイミングコントローラ
１３０ データ駆動回路
１４０ ゲート駆動回路
１４０ａ 第１のゲート駆動部
１４０ｂ 第２のゲート駆動部
Ａ／Ａ 表示領域
Ｎ／Ａ 非表示領域
ＴＦＴ 薄膜トランジスタ

Claims (18)

1. 表示パネルの一方の側に配置された第１のゲート駆動部、及び、
   前記表示パネルの他方の側に配置された第２のゲート駆動部、
   を含み、
   前記第１のゲート駆動部の奇数出力ラインは、前記第２のゲート駆動部の偶数出力ラインと互いに連結され、
   前記第１のゲート駆動部の偶数出力ラインは、前記第２のゲート駆動部の奇数出力ラインと互いに連結された、ゲート駆動回路。
2. 前記第１のゲート駆動部及び前記第２のゲート駆動部は、それぞれ少なくとも一つ以上のステージを含み、
   各ステージは、奇数出力ラインと偶数出力ラインの２個の出力ラインを含み、
   前記第１のゲート駆動部の各ステージの奇数出力ラインは、前記第２のゲート駆動部の各ステージの偶数出力ラインと連結され、
   前記第１のゲート駆動部の各ステージの偶数出力ラインは、前記第２のゲート駆動部の各ステージの奇数出力ラインと連結された、
   請求項１に記載のゲート駆動回路。
3. 前記第１のゲート駆動部及び前記第２のゲート駆動部は、それぞれ少なくとも一つ以上のステージを含み、
   各ステージは、奇数出力ラインと偶数出力ラインからなる４個の出力ラインを含み、
   前記第１のゲート駆動部の各ステージの奇数出力ラインは、前記第２のゲート駆動部の各ステージの偶数出力ラインと連結され、
   前記第１のゲート駆動部の各ステージの偶数出力ラインは、前記第２のゲート駆動部の各ステージの奇数出力ラインと連結された、
   請求項１に記載のゲート駆動回路。
4. 前記第１のゲート駆動部及び前記第２のゲート駆動部は、それぞれ少なくとも一つ以上のステージを含み、
   各々のステージは、各々のゲートラインにゲート信号を供給して、Ｍノード、Ｑ１ノード、Ｑ２ノード、ＱＢノードを含む、
   請求項１に記載のゲート駆動回路。
5. 前記各々のステージは、
   ラインセンシング準備信号の入力に応答して、前端キャリー信号に基づいて前記Ｍノードを充電し、リセット信号の入力に応答して、前記Ｑ１ノードを第１の高電位電圧レベルに充電するか、パネルオン信号の入力に応答して、前記Ｑ１ノードを第３の低電位電圧レベルに放電させるライン選択部、
   前端キャリー信号の入力に応答して、前記Ｑ１ノードを前記第１の高電位電圧レベルに充電し、後端キャリー信号の入力に応答して、前記Ｑ１ノードを前記第３の低電位電圧レベルに放電させるＱ１ノード制御部、
   前記ＱＢノードが前記第２の高電位電圧レベルに充電されるとき、前記Ｑ１ノードを前記第３の低電位電圧レベルに放電させるＱ１ノード安定化部、
   前記Ｑ１ノードの電圧レベルに従って、前記ＱＢノードの電圧レベルを変更するインバータ部、
   前記後端キャリー信号の入力、前記リセット信号の入力、及び前記Ｍノードの充電電圧に応答して、前記ＱＢノードを第４の低電位電圧レベルに放電させるＱＢノード安定化部、
   前記Ｑ１ノードの電圧レベル又は前記ＱＢノードの電圧レベルに従って、スキャンクロック信号の電圧レベル又は第１の低電位電圧レベルに基づいてゲート信号を出力するゲート信号出力部、及び、
   前記Ｑ２ノードの電圧レベル又は前記ＱＢノードの電圧レベルに従って、キャリークロック信号の電圧レベル又は前記第４の低電位電圧レベルに基づいてキャリー信号を出力するキャリー信号出力部を含み、
   前記第１の低電位電圧レベル、前記第３の低電位電圧レベル、前記第４の低電位電圧レベルは、相異する大きさに設定される、
   請求項４に記載のゲート駆動回路。
6. 前記ライン選択部は、
   前記Ｑ１ノードと第３の低電位電圧との間に連結され、パネルオン信号の入力に応答して、前記Ｑ１ノードを前記第３の低電位電圧レベルに放電させる第６のトランジスタを含む、
   請求項５に記載のゲート駆動回路。
7. 前記Ｑ１ノード制御部は、
   第１の高電位電圧と前記Ｑ１ノードとの間に連結され、前記前端キャリー信号の入力に応答して、前記Ｑ１ノードを前記第１の高電位電圧レベルに充電する第１のトランジスタ、及び、
   前記Ｑ１ノードと第３の低電位電圧との間に連結され、前記後端キャリー信号の入力に応答して、前記Ｑ１ノードを第３の低電位電圧レベルに放電させる第２のトランジスタを含む、
   請求項５に記載のゲート駆動回路。
8. 前記Ｑ１ノード安定化部は、
   前記Ｑ１ノードと第３の低電位電圧との間に連結され、前記ＱＢノードが前記第２の高電位電圧レベルに充電されるとき、前記Ｑ１ノードを前記第３の低電位電圧レベルに放電させる第１のトランジスタを含む、
   請求項５に記載のゲート駆動回路。
9. 前記インバータ部は、
   前記ＱＢノードと第４の低電位電圧との間に連結され、前記Ｑ２ノードが前記第１の高電位電圧レベルに充電されると、前記ＱＢノードを前記第４の低電位電圧に放電させる第５のトランジスタを含む、
   請求項５に記載のゲート駆動回路。
10. 前記インバータ部は、
    第２の連結ノードと第２の低電位電圧との間に連結される第４のトランジスタを含み、
    前記第２の低電位電圧の電圧レベルは、前記第１の低電位電圧レベル、前記第３の低電位電圧レベル、前記第４の低電位電圧レベルと相異する大きさに設定される、
    請求項５に記載のゲート駆動回路。
11. 前記Ｑ１ノードが前記第１の高電位電圧レベルに充電されると、前記Ｑ２ノードを前記第１の高電位電圧レベルに充電し、前記ＱＢノードが前記第２の高電位電圧レベルに充電されると、前記Ｑ２ノードを前記第４の低電位電圧レベルに放電させるＱ２ノード制御部をさらに含む、
    請求項５に記載のゲート駆動回路。
12. 前記Ｑ２ノード制御部は、
    第１の高電位電圧と前記Ｑ２ノードとの間に連結されて、前記Ｑ１ノードが前記第１の高電位電圧レベルに充電されると、前記Ｑ２ノードを前記第１の高電位電圧レベルに充電する第１のトランジスタ、及び、
    前記Ｑ２ノードと第４の低電位電圧との間に連結されて、前記ＱＢノードが前記第２の高電位電圧レベルに充電されると、前記Ｑ２ノードを前記第４の低電位電圧レベルに放電させる第２のトランジスタを含む、
    請求項１１に記載のゲート駆動回路。
13. ゲートライン及びデータラインの交差領域に形成されるサブピクセルを含む表示パネル、
    前記表示パネルの一方の側に配置された第１のゲート駆動部と、前記表示パネルの他方の側に配置された第２のゲート駆動部とを含み、各々のゲートラインにスキャン信号を供給するゲート駆動回路、
    前記データラインのそれぞれにデータ電圧を供給するデータ駆動回路、及び、
    前記ゲート駆動回路及び前記データ駆動回路の駆動を制御するタイミングコントローラを含み、
    前記第１のゲート駆動部の奇数出力ラインは、前記第２のゲート駆動部の偶数出力ラインと互いに連結され、
    前記第１のゲート駆動部の偶数出力ラインは、前記第２のゲート駆動部の奇数出力ラインと互いに連結された、表示装置。
14. 前記第１のゲート駆動部及び前記第２のゲート駆動部は、各々のゲートラインにゲート信号を供給して、Ｍノード、Ｑ１ノード、Ｑ２ノード、ＱＢノードを含む複数のステージを含み、
    各々のステージは、奇数出力ラインと偶数出力ラインの２個の出力ラインを含み、
    前記第１のゲート駆動部の各ステージの奇数出力ラインは、前記第２のゲート駆動部の各ステージの偶数出力ラインと連結され、
    前記第１のゲート駆動部の各ステージの偶数出力ラインは、前記第２のゲート駆動部の各ステージの奇数出力ラインと連結された、
    請求項１３に記載の表示装置。
15. 前記第１のゲート駆動部及び前記第２のゲート駆動部は、各々のゲートラインにゲート信号を供給して、Ｍノード、Ｑ１ノード、Ｑ２ノード、ＱＢノードを含む複数のステージを含み、
    各々のステージは、奇数出力ラインと偶数出力ラインを含む４個の出力ラインからなり、
    前記第１のゲート駆動部の各ステージの奇数出力ラインは、前記第２のゲート駆動部の各ステージの偶数出力ラインと連結され、
    前記第１のゲート駆動部の各ステージの偶数出力ラインは、前記第２のゲート駆動部の各ステージの奇数出力ラインと連結された、
    請求項１３に記載の表示装置。
16. 前記ゲート駆動回路は、薄膜パターン及びＧＩＰ（Ｇａｔｅ－ｉｎ－Ｐａｎｅｌ）の形態で前記表示パネルの非表示領域に配置される、
    請求項１３に記載の表示装置。
17. 各ゲートラインの末端に連結され、ゲートラインの放電遅延を最小化するために、ゲートラインの電圧がゲートハイ電圧からゲートロー電圧に切り替えられる時点に作動するように構成された放電回路をさらに含む、
    請求項１３に記載の表示装置。
18. 各ゲートラインの末端に連結され、ゲートラインの放電遅延を最小化するために、ゲートラインの電圧がゲートハイ電圧からゲートロー電圧に切り替えられる時点に作動するように構成された放電回路をさらに含み、
    前記放電回路は、前記第１のゲートドライバー及び前記第２のゲートドライバーそれぞれに含まれたステージのうち隣接したステージの間に薄膜トランジスタとして具現される、
    請求項１４又は請求項１５に記載の表示装置。
    

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