KR20210022808A - 표시 장치 및 그의 제조 방법 - Google Patents

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KR20210022808A
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active layer
scan
gate
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김근우
강미재
김두나
오윤정
이용수
주재환
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    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1229—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different crystal properties within a device or between different devices

Abstract

본 발명의 일 실시예는 게이트 구동부를 구비한 표시 장치를 제공한다. 본 발명의 일 실시예에 의한 표시 장치는, 게이트선들 및 데이터선들에 연결된 화소들; 상기 게이트선들로 게이트 신호를 공급하기 위한 게이트 구동부; 및 상기 데이터선들로 데이터 신호를 공급하기 위한 데이터 구동부를 구비한다. 상기 게이트 구동부는, 제1 층에 배치된 제1 활성층을 포함하는 제1 트랜지스터; 및 상기 제1 층 상의 제2 층에 배치된 제2 활성층을 포함하는 제2 트랜지스터를 구비한다.

Description

표시 장치 및 그의 제조 방법{DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명의 실시예는 표시 장치 및 그의 제조 방법에 관한 것이다.
표시 장치는, 표시 영역에 배치된 화소들과, 상기 화소들을 구동하기 위한 구동 회로를 포함한다. 상기 구동 회로는, 타이밍 제어 신호들에 대응하여 화소들의 구동 타이밍을 제어하기 위한 게이트 구동부와, 영상 데이터에 대응하여 화소들의 휘도를 제어하기 위한 데이터 구동부를 포함한다.
이러한 구동 회로는, 화소들과 함께 표시 패널에 배치되거나, 표시 패널의 외부에 배치될 수 있다. 일 예로, 게이트 구동부는 표시 패널의 비표시 영역에 배치될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 게이트 구동부를 구비한 표시 장치 및 그의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 의한 표시 장치는, 게이트선들 및 데이터선들에 연결된 화소들; 상기 게이트선들로 게이트 신호를 공급하기 위한 게이트 구동부; 및 상기 데이터선들로 데이터 신호를 공급하기 위한 데이터 구동부를 구비한다. 상기 게이트 구동부는, 제1 층에 배치된 제1 활성층을 포함하는 제1 트랜지스터; 및 상기 제1 층 상의 제2 층에 배치된 제2 활성층을 포함하는 제2 트랜지스터를 구비한다.
일 실시예에서, 상기 게이트선들은 주사선들 및 발광 제어선들을 포함하며, 상기 게이트 구동부는, 상기 주사선들로 주사 신호를 공급하기 위한 주사 구동부; 및 상기 발광 제어선들로 발광 제어 신호를 공급하기 위한 발광 제어 구동부를 포함할 수 있다.
일 실시예에서, 상기 주사 구동부는 상기 제2 트랜지스터를 구비한 주사 스테이지를 포함하며, 상기 발광 제어 구동부는 상기 제1 트랜지스터를 구비한 발광 제어 스테이지를 포함할 수 있다.
일 실시예에서, 상기 주사 구동부는 상기 제1 트랜지스터를 구비한 주사 스테이지를 포함하며, 상기 발광 제어 구동부는 상기 제2 트랜지스터를 구비한 발광 제어 스테이지를 포함할 수 있다.
일 실시예에서, 상기 게이트선들은 주사선들을 포함하고, 상기 게이트 구동부는 상기 주사선들로 순차적으로 주사 신호를 공급하기 위한 주사 스테이지들을 포함할 수 있다. 그리고, 각각의 주사 스테이지는, 상기 제2 트랜지스터를 포함하는 입력부; 및 상기 제1 트랜지스터를 포함하는 출력부를 구비할 수 있다.
일 실시예에서, 상기 게이트선들은 발광 제어선들을 포함하고, 상기 게이트 구동부는 상기 발광 제어선들로 순차적으로 발광 제어 신호를 공급하기 위한 발광 제어 스테이지들을 포함할 수 있다. 그리고, 각각의 발광 제어 스테이지는, 상기 제2 트랜지스터를 포함하는 입력부; 및 상기 제1 트랜지스터를 포함하는 출력부를 구비할 수 있다.
일 실시예에서, 상기 제1 활성층 및 상기 제2 활성층은 서로 중첩될 수 있다.
일 실시예에서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 서로 다른 특성을 가질 수 있다.
일 실시예에서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 서로 다른 문턱 전압을 가질 수 있다.
일 실시예에서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각 P형 트랜지스터로 형성되며, 상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압보다 높을 수 있다.
일 실시예에서, 상기 제1 활성층 및 상기 제2 활성층은 서로 다른 특성을 가질 수 있다.
일 실시예에서, 상기 제1 활성층은, 상기 제2 활성층보다 낮은 결정화도를 가질 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 화소들이 배치된 표시 영역과 상기 게이트 구동부가 배치된 비표시 영역을 포함한 표시 패널을 구비할 수 있다.
일 실시예에서, 상기 화소들 각각은 제3 활성층을 포함하는 화소 트랜지스터를 구비하며, 상기 제3 활성층은 상기 제1 활성층 및 상기 제2 활성층 중 적어도 하나의 활성층보다 낮은 결정화도를 가질 수 있다.
본 발명의 일 실시예에 의한 표시 장치는, 제1 트랜지스터 및 제2 트랜지스터를 포함한 게이트 구동부를 구비한다. 상기 표시 장치의 제조 방법은, 베이스 층 상에 상기 제1 트랜지스터의 활성층을 형성하는 단계; 및 상기 제1 트랜지스터의 활성층 상에 상기 제2 트랜지스터의 활성층을 형성하는 단계를 포함하며, 상기 제1 트랜지스터의 활성층과 상기 제2 트랜지스터의 활성층을 서로 다른 조건으로 결정화한다.
일 실시예에서, 상기 제1 트랜지스터의 활성층을 결정화하는 단계에서 상기 제1 트랜지스터의 활성층에 제1 피치로 레이저를 조사하고, 상기 제2 트랜지스터의 활성층을 결정화하는 단계에서 상기 제2 트랜지스터의 활성층에 제2 피치로 레이저를 조사할 수 있다.
일 실시예에서, 상기 제1 피치는 상기 제2 피치보다 크게 설정될 수 있다.
일 실시예에서, 상기 제2 트랜지스터의 활성층을 결정화하기 이전에 상기 제1 트랜지스터의 활성층을 결정화할 수 있다.
일 실시예에서, 상기 표시 장치의 제조 방법은, 상기 표시 장치의 표시 영역에 화소 트랜지스터를 형성하는 단계를 더 포함하며, 상기 제1 및 제2 트랜지스터들의 활성층들 중 적어도 하나의 활성층과 상이한 조건으로 상기 화소 트랜지스터의 활성층을 결정화할 수 있다.
일 실시예에서, 상기 제1 및 제2 트랜지스터들의 활성층들 중 적어도 하나의 활성층을 결정화하는 단계에서 제1 피치로 상기 적어도 하나의 활성층에 레이저를 조사하고, 상기 화소 트랜지스터의 활성층을 결정화하는 단계에서 상기 제1 피치보다 큰 제2 피치로 상기 화소 트랜지스터의 활성층에 레이저를 조사할 수 있다.
본 발명의 일 실시예에 의한 표시 장치 및 그의 제조 방법에 따르면, 게이트 구동부를 구성하는 제1 및 제2 트랜지스터들을 서로 다른 층에 나누어 배치함으로써, 고밀도의 적층형 게이트 구동부를 형성할 수 있다. 이에 따라, 게이트 구동부를 포함한 표시 패널의 비표시 영역을 효과적으로 축소할 수 있다.
또한, 본 발명의 일 실시예에 의한 표시 장치 및 그의 제조 방법에 따르면, 표시 패널에 배치되는 각각의 트랜지스터에서 요구되는 특성을 고려하여, 층별 또는 영역별로 트랜지스터들의 결정화 조건을 조절할 수 있다. 이에 따라, 표시 장치의 동작 특성은 확보하면서도 상기 표시 장치의 제조 효율을 향상시킬 수 있다.
도 1a 내지 도 1d는 각각 본 발명의 일 실시예에 의한 표시 장치를 나타낸다.
도 2a 및 도 2b는 각각 본 발명의 일 실시예에 의한 표시 패널을 나타낸다.
도 3a 내지 도 3c는 각각 본 발명의 일 실시예에 의한 화소를 나타낸다.
도 4는 본 발명의 일 실시예에 의한 화소의 구동 방법을 나타낸다.
도 5는 본 발명의 일 실시예에 의한 주사 구동부를 나타낸다.
도 6은 본 발명의 일 실시예에 의한 주사 스테이지를 나타낸다.
도 7은 본 발명의 일 실시예에 의한 주사 스테이지의 구동 방법을 나타낸다.
도 8은 본 발명의 일 실시예에 의한 발광 제어 구동부를 나타낸다.
도 9는 본 발명의 일 실시예에 의한 발광 제어 스테이지를 나타낸다.
도 10은 본 발명의 일 실시예에 의한 발광 제어 스테이지의 구동 방법을 나타낸다.
도 11a 내지 도 11c는 각각 본 발명의 일 실시예에 의한 게이트 구동부를 나타낸다.
도 12a 내지 도 12d는 각각 본 발명의 일 실시예에 의한 게이트 구동부의 단면을 나타낸다.
도 13은 본 발명의 일 실시예에 의한 게이트 구동부의 단면을 나타낸다.
도 14는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 나타낸다.
도 15는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 나타낸다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
한편, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다. 또한, 이하에서 개시되는 각각의 실시예는 단독으로 실시되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 실시될 수 있을 것이다.
도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
도 1a 내지 도 1d는 각각 본 발명의 일 실시예에 의한 표시 장치를 나타낸다. 예를 들어, 도 1a 내지 도 1d는 게이트선들(GL) 및 상기 게이트선들(GL)을 구동하기 위한 게이트 구동부(GD)와 관련하여 서로 다른 실시예들을 나타낸다.
도 1a를 참조하면, 본 발명의 일 실시예에 의한 표시 장치는, 표시 영역(DA)에 배치된 화소들(PXL)과, 상기 화소들(PXL)을 구동하기 위한 구동 회로(DRC)를 포함한다.
표시 영역(DA)은, 게이트선들(GL) 및 데이터선들(DL)과, 상기 게이트선들(GL) 및 데이터선들(DL)에 연결된 화소들(PXL)을 구비한다. 본 발명의 실시예를 설명함에 있어, "연결"이라 함은, 전기적 및/또는 물리적인 연결을 포괄적으로 의미할 수 있다.
게이트선들(GL)은, 표시 영역(DA)에서 각각 제1 방향(일 예로, 수평 방향 또는 행 방향)을 따라 연장되어, 상기 제1 방향과 교차하는 제2 방향(일 예로, 수직 방향 또는 열 방향)을 따라 순차적으로 배열된다. 이러한 게이트선들(GL)은 각각의 수평 라인("화소 행"이라고도 함)에 위치한 화소들(PXL)에 공통으로 연결될 수 있다. 실시예에 따라, 게이트선들(GL)은 적어도 주사선들(S)을 포함할 수 있으며, 상기 주사선들(S) 외에 적어도 한 종류의 다른 제어선들을 선택적으로 더 포함할 수 있다.
데이터선들(DL)은, 게이트선들(GL)과 교차하도록 표시 영역(DA)에서 각각 제2 방향(일 예로, 수직 방향 또는 열 방향)을 따라 연장되어, 상기 제2 방향과 교차하는 방향(일 예로, 제1 방향)을 따라 순차적으로 배열된다. 이러한 데이터선들(DL)은 각각의 수직 라인("화소 열"이라고도 함)에 위치한 화소들(PXL)에 공통으로 연결될 수 있다.
화소들(PXL)은 게이트선들(GL) 및 데이터선들(DL)에 연결되어, 상기 게이트선들(GL) 및 데이터선들(DL)로부터 각각의 게이트 신호 및 데이터 신호를 공급받는다. 일 예로, i(i는 자연수)번째 수평 라인 및 j(j는 자연수)번째 수직 라인에 위치된 화소(PXL)는 제i 주사선(Si) 및 제j 데이터선(DLj)에 연결되어, 상기 제i 주사선(Si) 및 제j 데이터선(DLj)으로부터 각 프레임의 주사 신호 및 데이터 신호를 공급받을 수 있다. 일 실시예에서, 화소들(PXL)은 그 구조 및/또는 구동 방식 등에 따라서는 주사선들(S) 및 데이터선들(DL) 외에도 다른 종류의 신호선들(일 예로, 각각의 발광 제어선, 초기화 제어선 및/또는 센싱 제어선)에 더 연결될 수 있고, 상기 신호선들로부터 공급되는 각각의 제어 신호에 의해 그 동작이 제어될 수 있다.
또한, 화소들(PXL)은 도시되지 않은 전원 공급부로부터 동작 전원을 더 공급받을 수 있다. 일 예로, 화소들(PXL)은 상기 전원 공급부로부터 서로 다른 전위의 제1 화소 전원 및 제2 화소 전원을 공급받아 구동될 수 있다. 또한, 화소들(PXL)은 그 구조 및/또는 구동 방식 등에 따라서는 제1 화소 전원 및 제2 화소 전원 외에 적어도 하나의 다른 전원(일 예로, 초기화 전원 및/또는 레퍼런스 전원)을 선택적으로 더 공급받을 수 있다.
이러한 화소들(PXL)은 각각의 게이트선(GL)으로부터 공급되는 게이트 신호에 의한 구동 타이밍에 따라 동작되며, 각각의 데이터선(DL)으로부터 공급되는 데이터 신호에 따른 휘도로 발광한다. 일 예로, i번째 수평 라인 및 j번째 수직 라인에 위치된 화소(PXL)는 제i 주사선(Si)으로부터 주사 신호가 공급될 때 제j 데이터선(DLj)으로부터 데이터 신호를 공급받고, 해당 프레임의 발광 기간 동안 상기 데이터 신호에 대응하는 휘도로 발광한다. 이에 따라, 표시 영역(DA)에서 각 프레임의 데이터 신호에 대응하는 영상이 표시될 수 있다.
구동 회로(DRC)는, 게이트선들(GL)을 구동하기 위한 게이트 구동부(GD)와, 데이터선들(DL)을 구동하기 위한 데이터 구동부(DD)와, 게이트 구동부(GD) 및 데이터 구동부(DD)를 제어하기 위한 타이밍 제어부(TCON)를 구비한다. 일 실시예에서, 구동 회로(DRC)는 화소들(PXL)과 함께 표시 패널에 배치되거나, 또는 표시 패널의 외부에 위치하여 패드부 및/또는 회로 기판 등을 통해 화소들(PXL)에 연결될 수 있다.
게이트 구동부(GD)는 타이밍 제어부(TCON)로부터 게이트 구동 제어 신호(GCS)를 공급받고, 상기 게이트 구동 제어 신호(GCS)에 대응하여 게이트선들(GL)로 각각의 게이트 신호를 공급한다. 실시예에 따라, 게이트 구동부(GD)는 적어도 주사 구동부를 포함할 수 있다. 또한, 게이트선들(GL)이 주사선들(S) 외에 적어도 한 종류의 다른 제어선들을 더 포함할 경우, 게이트 구동부(GD)는 상기 제어선들을 구동하기 위한 적어도 한 종류의 제어선 구동부(일 예로, 발광 제어 구동부)를 선택적으로 더 포함할 수 있다.
주사 구동부는 게이트 구동 제어 신호(GCS)에 포함된 주사 구동 제어 신호에 대응하여 주사선들(S)로 각각의 주사 신호를 공급한다. 일 예로, 주사 구동부는, 주사 구동 제어 신호에 대응하여 각각의 프레임 기간 동안 주사선들(S)로 순차적으로 주사 신호를 공급할 수 있다. 이를 위해, 주사 구동부는 복수의 주사 스테이지들을 포함할 수 있다. 주사선들(S)로 주사 신호가 공급되면, 상기 주사 신호가 공급되는 주사선(S)에 연결된 화소들(PXL)이 선택되어, 데이터선들(DL)로부터 데이터 신호를 공급받는다.
실시예에 따라, 주사 신호는 수평 라인 단위로 화소들(PXL)을 선택하기 위하여 이용될 수 있다. 예를 들어, 주사 신호는 데이터선들(DL)에 연결된 각 화소(PXL)의 스위칭 트랜지스터가 턴-온될 수 있는 게이트-온 전압(일 예로, 로우 전압)을 가질 수 있으며, 각각의 수평 기간에 대응하는 수평 라인의 화소들(PXL)로 공급될 수 있다. 주사 신호를 공급받는 화소들(PXL)은, 상기 주사 신호가 공급되는 기간 동안 데이터선들(DL)에 연결되어 각각의 데이터 신호를 공급받을 수 있다.
데이터 구동부(DD)는 타이밍 제어부(TCON)로부터 데이터 구동 제어 신호(DCS) 및 영상 데이터(RGB)를 공급받고, 상기 데이터 구동 제어 신호(DCS) 및 영상 데이터(RGB)에 대응하여 데이터선들(DL)로 데이터 신호를 공급한다. 데이터선들(DL)로 공급된 데이터 신호는 각각의 주사 신호에 의해 선택된 화소들(PXL)로 공급된다. 데이터 신호를 공급받는 화소들(PXL)은, 각 프레임의 발광 기간 동안 상기 데이터 신호에 대응하는 휘도로 발광한다. 한편, 화소(PXL)로 블랙 계조에 대응하는 데이터 신호가 공급될 경우, 상기 화소(PXL)는 해당 프레임의 발광 기간 동안에도 비발광 상태를 유지할 수 있다.
타이밍 제어부(TCON)는 외부(일 예로, 호스트 프로세서)로부터 각종 타이밍 신호들(일 예로, 수직/수평 동기신호, 메인 클럭 신호 등)을 공급받고, 상기 타이밍 신호들에 대응하여 게이트 구동 제어 신호(GCS) 및 데이터 구동 제어 신호(DCS)를 생성한다. 상기 게이트 구동 제어 신호(GCS) 및 데이터 구동 제어 신호(DCS)는, 각각 게이트 구동부(GD) 및 데이터 구동부(DD)로 공급된다.
게이트 구동 제어 신호(GCS)는 적어도 주사 구동 제어 신호를 포함할 수 있다. 상기 주사 구동 제어 신호는, 제1 스타트 펄스 및 적어도 하나의 주사 클럭 신호를 포함한다. 제1 스타트 펄스는 첫 번째 주사 신호(일 예로, 제1 주사선으로 공급되는 주사 신호)의 출력 타이밍을 제어하고, 주사 클럭 신호는 상기 제1 스타트 펄스를 순차적으로 쉬프트시키기 위하여 사용된다.
데이터 구동 제어 신호(DCS)는 소스 샘플링 펄스, 소스 샘플링 클럭 및 소스 출력 인에이블 신호를 포함한다. 이러한 데이터 구동 제어 신호(DCS)에 의해 데이터의 샘플링 동작이 제어된다.
또한, 타이밍 제어부(TCON)는 외부로부터 입력 영상 데이터를 공급받고, 상기 입력 영상 데이터를 재정렬하여 영상 데이터(RGB)를 생성한다. 이와 같은 타이밍 제어부(TCON)는 상기 영상 데이터(RGB)를 데이터 구동부(DD)로 공급한다. 데이터 구동부(DD)로 공급된 영상 데이터(RGB)는 데이터 신호의 생성에 이용된다.
도 1b를 참조하면, 게이트선들(GL)은, 주사선들(S)과 더불어 발광 제어선들(E)을 더 포함할 수 있다. 일 예로, i번째 수평 라인 및 j번째 수직 라인에 위치된 화소(PXL)는, 제i 주사선(Si) 및 제j 데이터선(DLj)과 더불어, 제i 발광 제어선(Ei)에 더 연결될 수 있다. 상기 제i 발광 제어선(Ei)으로부터 공급되는 발광 제어 신호에 의해 상기 화소(PXL)의 발광 기간이 제어될 수 있다. 일 예로, 상기 화소(PXL)는, 제i 발광 제어선(Ei)으로부터 게이트-오프 전압(일 예로, 하이 전압)의 발광 제어 신호가 공급될 때 비발광 상태를 유지하고, 그 외의 기간 동안 데이터 신호에 대응하는 휘도로 발광할 수 있다.
이 경우, 게이트 구동부(GD)는, 주사선들(S)을 구동하기 위한 주사 구동부와 더불어, 발광 제어선들(E) 구동하기 위한 발광 제어 구동부를 더 포함할 수 있다. 또한, 게이트 구동 제어 신호(GCS)는, 주사 구동 제어 신호와 더불어, 발광 구동 제어 신호를 더 포함할 수 있다.
발광 제어 구동부는, 발광 구동 제어 신호에 대응하여 발광 제어선들(E)로 각각의 발광 제어 신호를 공급한다. 일 예로, 발광 제어 구동부는 발광 구동 제어 신호에 대응하여 각각의 프레임 기간 동안 발광 제어선들(E)로 순차적으로 게이트-오프 전압의 발광 제어 신호를 공급할 수 있다. 이를 위해, 발광 제어 구동부는 복수의 발광 제어 스테이지들을 포함할 수 있다.
발광 제어 신호는 화소들(PXL)의 발광 기간(일 예로, 발광 시점 및/또는 발광 지속 시간)을 제어하기 위하여 이용될 수 있다. 예를 들어, 발광 제어 신호는 화소들(PXL) 각각의 전류 패스 상에 위치한 적어도 하나의 트랜지스터가 턴-오프될 수 있는 게이트-오프 전압을 가질 수 있다. 이 경우, 발광 제어 신호를 공급받은 화소(PXL)는, 상기 발광 제어 신호가 공급되는 기간 동안 비발광 상태로 설정되고, 그 외의 기간 동안 발광 상태로 설정될 수 있다.
발광 제어 구동부를 제어하기 위한 발광 구동 제어 신호는, 제2 스타트 펄스 및 적어도 하나의 발광 클럭 신호를 포함한다. 제2 스타트 펄스는 첫 번째 발광 제어 신호(일 예로, 제1 발광 제어선으로 공급되는 발광 제어 신호)의 출력 타이밍을 제어하고, 발광 클럭 신호는 상기 제2 스타트 펄스를 순차적으로 쉬프트시키기 위하여 사용된다.
도 1c를 참조하면, 표시 장치는 복수의 게이트 구동부들(GD)을 포함할 수 있다. 일 예로, 표시 장치는 표시 영역(DA)의 양측에 서로 대향되도록 배치된 두 개의 게이트 구동부들(GD)을 포함할 수 있다. 각각의 게이트 구동부(GD)는 주사 구동부 및/또는 발광 제어 구동부를 포함할 수 있다.
일 실시예에서, 복수의 게이트 구동부들(GD)은 실질적으로 동일한 구성을 가지며, 게이트선들(GL) 각각의 양단에 연결될 수 있다. 이 경우, 각각의 게이트선(GL)은 양단으로부터 동시에 게이트 신호를 공급받을 수 있다. 일 예로, 각각의 주사선(S)은 양단에 연결된 두 개의 주사 스테이지들로부터 동시에 주사 신호를 공급받고, 각각의 발광 제어선(E)은 양단에 연결된 두 개의 발광 제어 스테이지들로부터 동시에 발광 제어 신호를 공급받을 수 있다. 이 경우, 표시 장치가 대형화되더라도 게이트 신호들의 지연을 저감 또는 최소화할 수 있다.
다른 실시예에서, 게이트 구동부들(GD)은 각각 서로 다른 게이트선들(GL)의 일단에 연결될 수 있다. 일 예로, 표시 영역(DA)의 일 측에 배치된 게이트 구동부(GD)는, 일부의 주사선들(S)(일 예로, 홀수 번째 주사선들) 및/또는 일부의 발광 제어선들(E)(일 예로, 홀수 번째 발광 제어선들)에 연결되어 상기 일부의 주사선들(S) 및/또는 발광 제어선들(E)을 구동할 수 있다. 그리고, 표시 영역(DA)의 다른 일 측에 배치된 게이트 구동부(GD)는, 다른 일부의 주사선들(S)(일 예로, 짝수 번째 주사선들) 및/또는 다른 일부의 발광 제어선들(E)(일 예로, 짝수 번째 발광 제어선들)에 연결되어 상기 다른 일부의 주사선들(S) 및/또는 발광 제어선들(E)을 구동할 수 있다.
도 1d를 참조하면, 표시 장치는 표시 영역(DA)의 서로 다른 일 측에 배치되며, 서로 다른 회로적 구성을 가지는 제1 게이트 구동부(GD1) 및 제2 게이트 구동부(GD2)를 포함할 수 있다. 상기 제1 게이트 구동부(GD1) 및 제2 게이트 구동부(GD2)는 각각 제1 게이트선들(GL1)(일 예로, 주사선들(S)) 및 제2 게이트선들(GL2)(일 예로, 발광 제어선들(E))에 연결될 수 있다.
일 실시예에서, 제1 게이트 구동부(GD1)는 표시 영역(DA)의 일 측에 배치되어, 타이밍 제어부(TCON)로부터 공급되는 제1 게이트 구동 제어 신호(GCS1)에 대응하여 제1 게이트선들(GL1)을 구동할 수 있다. 상기 제1 게이트선들(GL1)은 주사선들(S)일 수 있으며, 제1 게이트 구동 제어 신호(GCS1)는 주사 구동 제어 신호일 수 있다. 이 경우, 제1 게이트 구동부(GD1)는 각각의 주사선(S)에 연결된 주사 스테이지들을 포함한 주사 구동부로 구성될 수 있다. 그리고, 제2 게이트 구동부(GD2)는 표시 영역(DA)의 다른 일 측에 배치되어, 타이밍 제어부(TCON)로부터 공급되는 제2 게이트 구동 제어 신호(GCS2)에 대응하여 제2 게이트선들(GL2)을 구동할 수 있다. 상기 제2 게이트선들(GL2)은 발광 제어선들(E)일 수 있으며, 제2 게이트 구동 제어 신호(GCS2)는 발광 구동 제어 신호일 수 있다. 이 경우, 제2 게이트 구동부(GD2)는 각각의 발광 제어선(E)에 연결된 발광 제어 스테이지들을 포함한 발광 제어 구동부로 구성될 수 있다.
상술한 실시예들에서와 같이, 표시 장치는 다양한 구조를 가질 수 있으며, 상기 표시 장치의 구동 방법은 다양하게 변경될 수 있다. 또한, 상술한 실시예들 외에도 표시 장치의 구조 및/또는 구동 방식은 다양하게 변경될 수 있다.
도 2a 및 도 2b는 각각 본 발명의 일 실시예에 의한 표시 패널(PNL)을 나타낸다. 예를 들어, 도 2a 및 도 2b는, 도 1a 내지 도 1d의 표시 장치에 구비될 수 있는 표시 패널(PNL)에 대한 서로 다른 실시예들을 나타내는 것으로서, 특히 게이트 구동부(GD)를 구비한 표시 패널(PNL)에 대한 서로 다른 실시예들을 나타낸다.
도 2a 및 도 2b를 참조하면, 본 발명의 일 실시예에 의한 표시 패널(PNL)은, 표시 영역(DA) 및 비표시 영역(NDA)을 포함하는 베이스 층(BSL)과, 상기 베이스 층(BSL)의 표시 영역(DA)에 배치된 화소들(PXL)과, 상기 화소들(PXL)의 주변에 위치하도록 상기 베이스 층(BSL)의 비표시 영역(NDA)에 배치된 게이트 구동부(GD)를 포함한다. 일 실시예에서, 표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 상기 표시 패널(PNL)의 외곽에 배치될 수 있다. 다만, 표시 영역(DA)의 위치 및/또는 크기 등은 실시예에 따라 다양하게 변경될 수 있다.
베이스 층(BSL)은 표시 패널(PNL)의 베이스 부재를 구성할 수 있다. 이러한 베이스 층(BSL)은 경성 또는 연성의 기판이나 필름일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 베이스 층(BSL)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연막일 수 있으며, 그 재료 및/또는 물성이 특별히 한정되지는 않는다.
또한, 베이스 층(BSL)은 투명할 수 있으나, 이에 한정되지는 않는다. 일 예로, 베이스 층(BSL)은 투명, 반투명, 불투명 및/또는 반사성의 베이스 부재일 수 있다.
표시 영역(DA)에는 다수의 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)에는 스트라이프 또는 펜타일 배열 구조 등에 따라 다수의 화소들(PXL)이 규칙적으로 배열될 수 있다. 다만, 화소들(PXL)의 배열 구조가 이에 한정되지는 않으며, 화소들(PXL)은 다양한 배치 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다. 이러한 표시 영역(DA)은 영상이 표시되는 화면을 구성한다.
비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다. 일 예로, 비표시 영역(NDA)에는 각종 전원 배선들 및/또는 신호 배선들과, 적어도 하나의 게이트 구동부(GD)가 배치될 수 있다.
일 실시예에서, 표시 패널(PNL)은 도 2a에 도시된 바와 같이 표시 영역(DA)의 일 측(일 예로, 좌측 또는 우측)에 배치된 단일의 게이트 구동부(GD)를 포함할 수 있다. 다른 실시예에서, 표시 패널(PNL)은 도 2b에 도시된 바와 같이 표시 영역(DA)의 서로 양측(일 예로, 좌측 및 우측)에 배치된 복수의 게이트 구동부들(GD)을 포함할 수 있다. 실시예에 따라, 복수의 게이트 구동부들(GD)은 표시 영역(DA)을 사이에 개재하고 서로 마주하도록 배치될 수 있고, 서로 동일 또는 상이한 회로 구성을 가질 수 있다.
도 3a 내지 도 3c는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타낸다. 예를 들어, 도 3a 내지 도 3c는 도 1a 내지 도 2b의 표시 영역(DA)에 배치될 수 있는 화소(PXL)에 대한 서로 다른 실시예들을 나타낸다.
실시예에 따라, 도 3a 내지 도 3c에서는 발광 표시 장치의 화소(PXL)에 대한 서로 다른 실시예들을 개시하기로 한다. 다만, 본 발명에 의한 표시 장치가 발광 표시 장치에 한정되지는 않으며, 화소(PXL)는 현재 공지된 다양한 구조 및/또는 구동 방식의 표시 장치에 구비되는 화소일 수 있다.
또한, 도 3a 내지 도 3c에서는 표시 영역(DA)의 i번째 수평 라인 및 j번째 수직 라인에 배치된 임의의 화소(PXL)를 도시하기로 하며, 표시 영역(DA)에 배치되는 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다. 상기 화소(PXL)는, 제i 주사선(Si) 및 제j 데이터선(DLj)에 연결되며, 실시예에 따라서는 제i 발광 제어선(Ei), 제i 초기화 제어선(GIi), 제i 센싱 제어선(SCLi) 및 제j 센싱선(SENj) 중 적어도 하나에 선택적으로 더 연결될 수 있다. 설명의 편의를 위하여, 이하에서는 "제i 주사선(Si)", "제j 데이터선(DLj)", "제i 발광 제어선(Ei)", "제i 초기화 제어선(GIi)", "제i 센싱 제어선(SCLi)" 및 "제j 센싱선(SENj)"을, 각각 "주사선(Si)", "데이터선(DLj)", "발광 제어선(Ei)", "초기화 제어선(GIi)", "센싱 제어선(SCLi)" 및 "센싱선(SENj)"이라 하기로 한다.
도 3a를 참조하면, 본 발명의 일 실시예에 의한 화소(PXL)는, 발광 소자(EL)와, 상기 발광 소자(EL)를 구동하기 위한 화소 회로(PXC)를 구비한다. 실시예에 따라, 발광 소자(EL)는 화소 회로(PXC)와 제2 화소 전원(ELVSS)의 사이에 연결될 수 있으나, 발광 소자(EL)의 위치가 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서, 발광 소자(EL)는 제1 화소 전원(ELVDD)과 화소 회로(PXC)의 사이에 연결될 수도 있다.
발광 소자(EL)는 제1 화소 전원(ELVDD)과 제2 화소 전원(ELVSS)의 사이에 순방향으로 연결된다. 예를 들어, 발광 소자(EL)의 애노드 전극은 화소 회로(PXC)를 경유하여 제1 화소 전원(ELVDD)에 연결되고, 상기 발광 소자(EL)의 캐소드 전극은 제2 화소 전원(ELVSS)에 연결될 수 있다. 제1 화소 전원(ELVDD)과 제2 화소 전원(ELVSS)은 발광 소자(EL)가 발광할 수 있도록 하는 전위 차를 가질 수 있다. 예를 들어, 제1 화소 전원(ELVDD)은 고전위 화소 전원일 수 있고, 제2 화소 전원(ELVSS)은 제1 화소 전원(ELVDD)보다 발광 소자(EL)의 문턱 전압 이상 낮은 전위를 가지는 저전위 화소 전원일 수 있다.
화소 회로(PXC)는 주사선(Si), 발광 제어선(Ei) 및 데이터선(DLj)에 연결된다. 이러한 화소 회로(PXC)는, 제1 화소 트랜지스터(TP1), 제2 화소 트랜지스터(TP2), 제3 화소 트랜지스터(TP3) 및 스토리지 커패시터(Cst)를 구비한다.
편의상, 도 3a의 실시예를 설명함에 있어 "제1, 제2 및 제3 화소 트랜지스터들(TP1, TP2, TP3)"을 각각 "제1, 제2 및 제3 트랜지스터들(TP1, TP2, TP3)"이라 하기로 한다. 또한, 제1, 제2 및 제3 트랜지스터들(TP1, TP2, TP3) 중 특정 트랜지스터를 지칭할 때에는 해당 트랜지스터를 "제1, 제2 및/또는 제3 트랜지스터들(TP1, TP2, TP3)"로 명기하고, 상기 제1, 제2 및 제3 트랜지스터들(TP1, TP2, TP3) 중 적어도 하나의 트랜지스터를 임의로 지칭하거나, 상기 제1, 제2 및 제3 트랜지스터들(TP1, TP2, TP3)을 포괄적으로 지칭할 때에는 "화소 트랜지스터(TP)" 또는 "화소 트랜지스터들(TP)"이라 하기로 한다.
제1 트랜지스터(TP1)는 제1 화소 전원(ELVDD)과 발광 소자(EL)의 사이에 연결된다. 예를 들어, 제1 트랜지스터(TP1)의 제1 전극(일 예로, 소스 전극)은 제1 화소 전원(ELVDD)에 연결되고, 제1 트랜지스터(TP1)의 제2 전극(일 예로, 드레인 전극)은 제3 트랜지스터(TP3)를 경유하여 발광 소자(EL)의 애노드 전극에 연결될 수 있다. 그리고, 제1 트랜지스터(TP1)의 게이트 전극은 제1 노드(N1)에 연결된다. 이와 같은 제1 트랜지스터(TP1)는 제1 노드(N1)의 전압에 대응하여 제1 화소 전원(ELVDD)으로부터 제3 트랜지스터(TP3) 및 발광 소자(EL)를 경유하여 제2 화소 전원(ELVSS)으로 흐르는 구동 전류를 제어한다. 즉, 제1 트랜지스터(TP1)는 화소(PXL)의 구동 트랜지스터일 수 있다.
제2 트랜지스터(TP2)는 데이터선(DLj)과 제1 노드(N1)의 사이에 연결된다. 예를 들어, 제2 트랜지스터(TP2)의 제1 전극(일 예로, 소스 전극)은 데이터선(DLj)에 연결되고, 상기 제2 트랜지스터(TP2)의 제2 전극(일 예로, 드레인 전극)은 제1 노드(N1)에 연결될 수 있다. 그리고, 제2 트랜지스터(TP2)의 게이트 전극은 주사선(Si)에 연결된다. 이와 같은 제2 트랜지스터(TP2)는 주사선(Si)으로 게이트-온 전압(일 예로, 로우 전압)의 주사 신호가 공급될 때 턴-온되어 데이터선(DLj)으로부터 공급되는 데이터 신호를 제1 노드(N1)로 전달한다.
제3 트랜지스터(TP3)는 제1 트랜지스터(TP1)와 발광 소자(EL)의 사이에 연결된다. 예를 들어, 제3 트랜지스터(TP3)의 제1 전극(일 예로, 소스 전극)은 제1 트랜지스터(TP1)의 제2 전극에 연결되고, 제3 트랜지스터(TP3)의 제2 전극(일 예로, 드레인 전극)은 발광 소자(EL)의 애노드 전극에 연결될 수 있다. 그리고, 제3 트랜지스터(TP3)의 게이트 전극은 발광 제어선(Ei)에 연결된다. 이와 같은 제3 트랜지스터(TP3)는 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 전압)의 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우(일 예로, 발광 제어 신호의 공급이 중단되어 발광 제어선(Ei)의 전압이 게이트-온 전압으로 유지되는 경우)에 턴-온된다.
제3 트랜지스터(TP3)가 턴-오프되면, 제1 트랜지스터(TP1)와 발광 소자(EL) 사이의 연결이 끊어지게 되고, 이에 따라 화소(PXL)의 내부에서 전류 패스가 차단되면서 화소(PXL)가 비발광하게 된다. 반대로, 제3 트랜지스터(TP3)가 턴-온되면, 제1 트랜지스터(TP1)와 발광 소자(EL)가 연결되고, 이에 따라 화소(PXL)의 내부에 구동 전류가 흐를 수 있는 전류 패스가 형성되면서 화소(PXL)가 발광할 수 있는 상태로 설정된다.
스토리지 커패시터(Cst)는 제1 화소 전원(ELVDD)과 제1 노드(N1)의 사이에 연결된다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)의 전압에 대응하는 전압(일 예로, 데이터 신호에 대응하는 전압)을 충전한다.
한편, 도 3a에서는 화소 트랜지스터들(TP)을 모두 P형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 적어도 하나의 화소 트랜지스터(TP)가 N형 트랜지스터일 수도 있다. 이 경우, 상기 적어도 하나의 화소 트랜지스터(TP)를 턴-온시키기 위한 게이트-온 전압은 하이 전압일 수 있다. 또한, 제1 트랜지스터(TP1)가 P형 트랜지스터일 경우 화소(PXL)는 보다 낮은 전압의 데이터 신호가 공급될수록 보다 높은 휘도로 발광할 수 있고, 제1 트랜지스터(TP1)가 N형 트랜지스터일 경우 화소(PXL)는 보다 높은 전압의 데이터 신호가 공급될수록 보다 높은 휘도로 발광할 수 있다.
또한, 화소(PXL)의 구조는 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 화소 회로(PXC)의 구조는 도 3b 또는 도 3c에 도시된 실시예와 같이 변경될 수도 있다. 이외에도, 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다.
도 3b를 참조하면, 화소 회로(PXC)는 주사선(Si), 데이터선(DLj), 센싱 제어선(SCLi) 및 센싱선(SENj)에 연결된다. 상기 화소 회로(PXC)는, 제1 화소 트랜지스터(TP1′), 제2 화소 트랜지스터(TP2′), 제3 화소 트랜지스터(TP3′) 및 스토리지 커패시터(Cst′)를 구비한다. 한편, 다른 실시예에서는 센싱선(SENj)이 생략되고, 데이터선(DLj)을 통해 각 화소(PXL)의 특성을 검출할 수도 있다.
편의상, 도 3b의 실시예에서도, "제1, 제2 및 제3 화소 트랜지스터들(TP1′, TP2′, TP3′)"을 각각 "제1, 제2 및 제3 트랜지스터들(TP1′, TP2′, TP3′)"이라 하기로 한다. 또한, 제1, 제2 및 제3 트랜지스터들(TP1′, TP2′, TP3′) 중 특정 트랜지스터를 지칭할 때에는 해당 트랜지스터를 "제1, 제2 및/또는 제3 트랜지스터들(TP1′, TP2′, TP3′)"로 명기하고, 상기 제1, 제2 및 제3 트랜지스터들(TP1′, TP2′, TP3′) 중 적어도 하나의 트랜지스터를 임의로 지칭하거나, 상기 제1, 제2 및 제3 트랜지스터들(TP1′, TP2′, TP3′)을 포괄적으로 지칭할 때에는 "화소 트랜지스터(TP′)" 또는 "화소 트랜지스터들(TP′)"이라 하기로 한다. 또한, 도 3b의 실시예를 설명함에 있어, 도 3a의 실시예와 유사 또는 동일한 구성에 대한 상세한 설명은 생략하기로 한다. 본 실시예에서, 각각의 화소 트랜지스터(TP′)는 N형 트랜지스터일 수 있으나, 이에 한정되지는 않는다.
제1 트랜지스터(TP1′)는 화소(PXL)의 구동 트랜지스터로서, 제1 화소 전원(ELVDD)과 발광 소자(EL)의 사이에 연결되어, 제1 노드(N1)의 전압에 대응하여 화소(PXL)의 구동 전류를 제어한다. 일 실시예에서, 제1 트랜지스터(TP1′)가 N형 트랜지스터인 경우, 제1 화소 전원(ELVDD)에 연결되는 제1 트랜지스터(TP1′)의 제1 전극은 드레인 전극이고, 발광 소자(EL)에 연결되는 제1 트랜지스터(TP1′)의 제2 전극은 소스 전극일 수 있다. 이 경우, 스토리지 커패시터(Cst′)는, 제1 노드(N1)와 제1 트랜지스터(TP1′)의 제2 전극 사이에 연결될 수 있다.
제2 트랜지스터(TP2′)는 데이터선(DLj)과 제1 노드(N1)의 사이에 연결된다. 이러한 제2 트랜지스터(TP2′)는 주사선(Si)으로부터 게이트-온 전압(일 예로, 하이 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(DLj)으로부터 공급되는 데이터 신호를 제1 노드(N1)로 전달한다.
제3 트랜지스터(TP3′)는 제1 트랜지스터(TP1′)의 제2 전극과 센싱선(SENj)의 사이에 연결된다. 한편, 센싱선(SENj)이 생략되고 데이터선(DLj)을 통해 각 화소(PXL)의 특성을 검출할 경우에는, 제3 트랜지스터(TP3′)가 제1 트랜지스터(TP1′)의 제2 전극과 데이터선(DLj)의 사이에 연결될 수도 있다.
제3 트랜지스터(TP3′)의 게이트 전극은 센싱 제어선(SCLi)에 연결된다. 이와 같은 제3 트랜지스터(TP3′)는 소정의 센싱 기간 동안 센싱 제어선(SCLi)으로 공급되는 게이트-온 전압(일 예로, 하이 전압)의 센싱 제어신호에 의해 턴-온되어 센싱선(SENj)과 제1 트랜지스터(TP1′)를 연결한다.
실시예에 따라, 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성(일 예로, 제1 트랜지스터(TP1′)의 문턱전압 등)을 추출하는 기간일 수 있다. 상기 센싱 기간 동안, 데이터선(DLj) 및 제2 트랜지스터(TP2′)를 통해 제1 노드(N1)에 제1 트랜지스터(TP1′)가 턴-온될 수 있는 소정의 기준 전압을 공급하거나, 각각의 화소(PXL)를 전류원 등에 연결함에 의해 제1 트랜지스터(TP1′)를 턴-온시킬 수 있다. 또한, 제3 트랜지스터(TP3′)로 게이트-온 전압의 센싱 제어신호를 공급하여 상기 제3 트랜지스터(TP3′)를 턴-온시킴에 의해 제1 트랜지스터(TP1′)를 센싱선(SENj)에 연결할 수 있다. 이후, 센싱선(SENj)을 통해 각각의 화소(PXL)로부터 센싱 신호를 획득하고, 상기 센싱 신호를 이용해 제1 트랜지스터(TP1′)의 문턱 전압 등을 비롯한 각 화소(PXL)의 특성을 검출할 수 있다.
각각의 센싱 기간 동안 화소들(PXL)로부터 검출된 특성 정보는, 표시 영역(DA)에 배치된 화소들(PXL) 사이의 특성 편차가 보상될 수 있도록 영상 데이터를 변환하는 데에 이용될 수 있다. 즉, 도 3b의 실시예에 의한 화소(PXL)를 구비하는 표시 장치는, 각각의 화소(PXL)로부터 특성 정보를 검출하고, 상기 특성 정보에 대응하여 데이터를 변경하는 외부 보상 방식을 적용하여 화질을 개선할 수 있다.
도 3c를 참조하면, 화소 회로(PXC)는 주사선(Si), 데이터선(DLj), 발광 제어선(Ei) 및 초기화 제어선(GIi)에 연결된다. 상기 화소 회로(PXC)는, 제1, 제2, 제3, 제4, 제5, 제6 및 제7 화소 트랜지스터들(TP1, TP2″, TP3″, TP4, TP5, TP6, TP7)과, 스토리지 커패시터(Cst)를 구비한다.
편의상, 도 3b의 실시예에서도, "제1, 제2, 제3, 제4, 제5, 제6 및 제7 화소 트랜지스터들(TP1, TP2″, TP3″, TP4, TP5, TP6, TP7)"을 각각 "제1, 제2, 제3, 제4, 제5, 제6 및 제7 트랜지스터들(TP1, TP2″, TP3″, TP4, TP5, TP6, TP7)"이라 하기로 한다. 또한, 제1 내지 제7 트랜지스터들(TP1, TP2″, TP3″, TP4, TP5, TP6, TP7) 중 특정 트랜지스터를 지칭할 때에는 해당 트랜지스터를 "제1, 제2, 제3, 제4, 제5, 제6 및/또는 제7 트랜지스터들(TP1, TP2″, TP3″, TP4, TP5, TP6, TP7)"로 명기하고, 상기 제1 내지 제7 트랜지스터들(TP1, TP2″, TP3″, TP4, TP5, TP6, TP7) 중 적어도 하나의 트랜지스터를 임의로 지칭하거나, 이들을 포괄적으로 지칭할 때에는 "화소 트랜지스터(TP)" 또는 "화소 트랜지스터들(TP)"이라 하기로 한다. 또한, 도 3c의 실시예를 설명함에 있어, 앞서 설명한 실시예들(일 예로, 도 3a의 실시예)과 유사 또는 동일한 구성에 대한 상세한 설명은 생략하기로 한다. 실시예에 따라, 각각의 화소 트랜지스터(TP)는 P형 트랜지스터일 수 있으나, 이에 한정되지는 않는다.
제1 트랜지스터(TP1)의 제1 전극은 제5 트랜지스터(TP5)를 경유하여 제1 화소 전원(ELVDD)에 연결되고, 상기 제1 트랜지스터(TP1)의 제2 전극은 제6 트랜지스터(TP6)를 경유하여 발광 소자(EL)의 애노드 전극에 연결된다. 그리고, 제1 트랜지스터(TP1)의 게이트 전극은 제1 노드(N1)에 연결된다. 이와 같은 제1 트랜지스터(TP1)는 제1 노드(N1)의 전압에 대응하여 제1 화소 전원(ELVDD)으로부터 발광 소자(EL)를 경유하여 제2 화소 전원(ELVSS)으로 흐르는 구동 전류를 제어한다.
제2 트랜지스터(TP2″)의 제1 전극은 데이터선(DLj)에 연결되고, 제2 트랜지스터(TP2″)의 제2 전극은 제1 트랜지스터(TP1)의 제1 전극에 연결된다. 상기 제2 트랜지스터(TP2″)의 제2 전극은, 제1 트랜지스터(TP1) 및 제3 트랜지스터(TP3″)를 경유하여 제1 노드(N1)에 연결된다. 그리고, 제2 트랜지스터(TP2″)의 게이트 전극은 주사선(Si)에 연결된다. 이와 같은 제2 트랜지스터(TP2″)는 주사선(Si)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어, 데이터선(DLj)과 제1 트랜지스터(TP1)의 제1 전극을 연결한다. 따라서, 제2 트랜지스터(TP2″)가 턴-온되면, 데이터선(DLj)으로부터의 데이터 신호가 제1 트랜지스터(TP1)의 제1 전극으로 전달될 수 있다. 한편, 제2 트랜지스터(TP2″)가 주사 신호에 의해 턴-온되는 기간 동안, 제1 트랜지스터(TP1)는 제3 트랜지스터(TP3″)에 의해 다이오드 연결된 형태로 턴-온된다. 이에 따라, 데이터선(DLj)으로부터의 데이터 신호가 제2 트랜지스터(TP2″), 제1 트랜지스터(TP1) 및 제3 트랜지스터(TP3″)를 경유하여 제1 노드(N1)로 전달될 수 있다. 그러면, 스토리지 커패시터(Cst)는 데이터 신호 및 제1 트랜지스터(TP1)의 문턱 전압에 대응하는 전압을 충전한다.
제3 트랜지스터(TP3″)는 제1 트랜지스터(TP1)와 제1 노드(N1)의 사이에 연결된다. 그리고, 제3 트랜지스터(TP3″)의 게이트 전극은 주사선(Si)에 연결된다. 이와 같은 제3 트랜지스터(TP3″)는 주사선(Si)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어, 제1 트랜지스터(TP1)의 제2 전극과 제1 노드(N1)를 연결한다. 따라서, 제3 트랜지스터(TP3″)가 턴-온되면, 제1 트랜지스터(TP1)가 다이오드 형태로 연결된다.
제4 트랜지스터(TP4)는 제1 노드(N1)와 초기화 전원(Vint)의 사이에 연결된다. 그리고, 제4 트랜지스터(TP4)의 게이트 전극은 초기화 제어선(GIi)에 연결된다. 이와 같은 제4 트랜지스터(TP4)는 초기화 제어선(GIi)으로 게이트-온 전압의 초기화 제어신호가 공급될 때 턴-온되어 제1 노드(N1)를 초기화 전원(Vint)에 연결한다.
일 실시예에서, 초기화 제어선(GIi)은 이전 주사선들 중 어느 하나의 주사선일 수 있다. 일 예로, 초기화 제어선(GIi)은 제i-1 주사선(Si-1)일 수 있다. 이 경우, 제4 트랜지스터(TP4)는 제i-1 주사선(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어, 제1 노드(N1)의 전압을 초기화 전원(Vint)의 전압으로 초기화한다. 한편, 초기화 제어선(GIi)이 어느 하나의 이전 주사선으로 한정되지는 않으며, 이는 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서는, 주사선들(S)과 별개로 구동되는 다른 종류의 제어선을 표시 영역(DA)에 형성하여 초기화 제어선(GIi)으로 이용할 수도 있다.
실시예에 따라, 초기화 전원(Vint)의 전압은 데이터 신호의 전압 이하로 설정될 수 있다. 예를 들어, 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하로 설정될 수 있다. 따라서, 각각의 화소(PXL)로 현재 프레임의 데이터 신호를 전달하기에 앞서 제1 노드(N1)의 전압을 초기화 전원(Vint)의 전압으로 초기화하게 되면, 이전 프레임의 데이터 신호와 무관하게, 현재 프레임의 주사 신호가 공급되는 기간 동안 제1 트랜지스터(TP1)가 순방향으로 다이오드 연결될 수 있다. 이에 따라, 각 프레임의 주사 신호가 공급되는 기간 동안, 상기 주사 신호에 의해 선택된 화소들(PXL) 각각의 제1 노드(N1)로 데이터 신호를 안정적으로 전달할 수 있다.
제5 트랜지스터(TP5)는 제1 화소 전원(ELVDD)과 제1 트랜지스터(TP1)의 사이에 연결된다. 그리고, 제5 트랜지스터(TP5)의 게이트 전극은 발광 제어선(Ei)에 연결된다. 이와 같은 제5 트랜지스터(TP5)는 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(TP6)는 제1 트랜지스터(TP1)와 발광 소자(EL)의 사이에 연결된다. 그리고, 제6 트랜지스터(TP6)의 게이트 전극은 발광 제어선(Ei)에 연결된다. 이와 같은 제6 트랜지스터(TP6)는 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
즉, 제5 및 제6 트랜지스터들(TP5, TP6)은 발광 제어 신호에 의해 동시에 턴-온 또는 턴-오프될 수 있다. 제5 및 제6 트랜지스터들(TP5, TP6)이 턴-온되면, 화소(PXL)에 구동 전류가 흐를 수 있는 전류 패스가 형성된다. 반대로, 제5 및 제6 트랜지스터들(TP5, TP6)이 턴-오프되면, 상기 전류 패스가 차단되면서 화소(PXL)가 비발광하게 된다.
제7 트랜지스터(TP7)는 초기화 전원(Vint)과 발광 소자(EL)의 애노드 전극 사이에 연결된다. 그리고, 제7 트랜지스터(TP7)의 게이트 전극은 주사선(Si)에 연결된다. 이와 같은 제7 트랜지스터(TP7)는 주사선(Si)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 발광 소자(EL)의 애노드 전압을 초기화 전원(Vint)의 전압으로 초기화한다. 이에 따라, 각각의 화소(PXL)가 이전 프레임의 발광 휘도와 무관하게 각 프레임의 발광 기간 동안 균일한 휘도 특성을 나타낼 수 있다.
한편, 도 3c의 실시예에서는 제7 트랜지스터(TP7)의 게이트 전극이 주사선(Si)에 연결되는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제7 트랜지스터(TP7)의 게이트 전극이 다음 주사선들 중 어느 하나(일 예로, 제i+1 주사선(Si+1))에 연결되거나, 상기 제7 트랜지스터(TP7)의 게이트 전극이 주사선들(S)과 별개로 형성된 다른 종류의 제어선에 연결되어 구동될 수도 있다.
스토리지 커패시터(Cst)는 제1 화소 전원(ELVDD)과 제1 노드(N1)의 사이에 연결된다. 이와 같은 스토리지 커패시터(Cst)는 데이터 신호 및 제1 트랜지스터(TP1)의 문턱 전압에 대응하는 전압을 충전한다.
상술한 실시예들에서와 같이, 화소(PXL)는 다양한 구조 및/또는 구동 방식의 화소 회로(PXC)를 포함할 수 있다. 또한, 본 발명에 적용될 수 있는 화소(PXL)의 종류, 구조 및 구동 방식이 상술한 실시예들에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서, 각각의 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 발광 소자(EL)가 주사선(Si), 데이터선(Dj), 제1 화소 전원선, 제2 화소 전원선 및/또는 이외의 다른 배선 등에 직접 연결될 수 있다. 또한, 본 발명의 또 다른 실시예에서, 표시 장치는 백라이트 유닛 등과 같은 별도의 광원부를 구비할 수도 있다. 이 경우, 각각의 화소(PXL)는 발광 소자(EL) 등을 포함하지 않을 수 있다.
도 4는 본 발명의 일 실시예에 의한 화소(PXL)의 구동 방법을 나타낸다. 예를 들어, 도 4는 도 3c의 화소(PXL)를 구동하기 위하여 상기 화소(PXL)에 연결된 신호선들로 공급되는 구동 신호들의 실시예적 파형을 나타낸다.
도 3c 및 도 4를 참조하면, 한 프레임 기간(1F)은, 비발광 기간(NEP) 및 발광 기간(EP)을 포함할 수 있다. 각 프레임 기간(1F)의 비발광 기간(NEP)은, 화소(PXL)의 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어 신호가 공급되는 기간으로서, 상기 비발광 기간(NEP) 동안 상기 화소(PXL)에 연결된 초기화 제어선(GIi)(일 예로, 제i-1 주사선(Si-1)) 및 주사선(Si)으로 순차적으로 게이트-온 전압의 주사 신호가 공급될 수 있다.
발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어 신호가 공급되면, 제5 및 제6 트랜지스터들(TP5, TP6)이 턴-오프된다. 이에 따라, 화소(PXL) 내에서 구동 전류가 흐를 수 있는 전류 패스가 차단되어, 화소(PXL)가 비발광 상태로 설정될 수 있다.
초기화 제어선(GIi)으로 게이트-온 전압의 초기화 제어신호(일 예로, 이전 주사 신호)가 공급되면, 제4 트랜지스터(TP4)가 턴-온된다. 이에 따라, 제1 노드(N1)가 초기화 전원(Vint)의 전압으로 초기화된다.
초기화 제어신호에 후속하여, 주사선(Si)으로 게이트-온 전압의 주사 신호가 공급되면, 제2, 제3 및 제7 트랜지스터들(TP2″, TP3″, TP7)이 턴-온된다. 또한, 제3 트랜지스터(TP3″)에 의해 제1 트랜지스터(TP1)가 다이오드 연결된 형태로 턴-온된다.
제1, 제2 및 제3 트랜지스터들(TP1, TP2″, TP3″)이 턴-온되면, 데이터선(DLj)으로부터의 데이터 신호가 제2 트랜지스터(TP2″), 제1 트랜지스터(TP1) 및 제3 트랜지스터(TP3″)를 차례로 경유하여 제1 노드(N1)로 전달될 수 있다. 이때, 제1 노드(N1)에는 데이터 신호 및 제1 트랜지스터(TP1)의 문턱 전압에 대응하는 전압(일 예로, 데이터 신호의 전압 및 제1 트랜지스터(TP1)의 문턱 전압의 차 전압)이 전달되고, 상기 제1 노드(N1)로 전달된 전압은 스토리지 커패시터(Cst)에 저장된다.
제7 트랜지스터(TP7)가 턴-온되면, 발광 소자(EL)의 애노드 전극으로 초기화 전원(Vint)의 전압이 전달된다. 이에 따라, 이전 프레임 기간 동안 상기 발광 소자(EL)의 기생 커패시터에 충전된 전하가 초기화된다.
이러한 비발광 기간(NEP)은 발광 제어선(Ei)의 전압이 게이트-온 전압으로 변경되면서 종료되고, 상기 비발광 기간(NEP)에 후속하여 발광 기간(EP)이 시작된다. 상기 발광 기간(EP) 동안 발광 제어선(Ei)의 전압은 게이트-온 전압으로 유지된다. 이에 따라, 제5 및 제6 트랜지스터들(TP5, TP6)이 턴-온되어, 화소(PXL) 내에 구동 전류가 흐를 수 있는 전류 패스가 형성된다.
이러한 발광 기간(EP) 동안, 제1 트랜지스터(TP1)는 제1 노드(N1)의 전압에 대응하는 구동 전류를 생성한다. 상기 구동 전류는 제1 화소 전원(ELVDD)으로부터 발광 소자(EL)를 경유하여 제2 화소 전원(ELVSS)으로 흐르게 된다. 이에 따라 발광 소자(EL)는 상기 구동 전류에 대응하는 휘도로 발광한다.
한편, 비발광 기간(NEP) 중 주사선(Si)으로 게이트-온 전압의 주사 신호가 공급되는 기간 동안, 화소(PXL)로 블랙 계조에 대응하는 데이터 신호가 공급된 경우에는, 해당 프레임 기간(1F) 동안 제1 트랜지스터(TP1)가 구동 전류를 발생하지 않게 된다. 이 경우, 화소(PXL)는 해당 프레임의 발광 기간(EP)에도 비발광 상태를 유지하여 블랙 계조를 표현할 수 있다.
도 5는 본 발명의 일 실시예에 의한 주사 구동부(SD)를 나타낸다. 예를 들어, 도 5는 도 1a 내지 도 2b에 도시된 게이트 구동부(GD)에 구비될 수 있는 주사 구동부(SD)의 일 실시예를 나타낸다. 편의상, 도 5에서는 4개의 주사 스테이지들, 일 예로, 제1 내지 제4 주사 스테이지들(SST1~SST4)만을 도시하기로 한다.
도 5를 참조하면, 본 발명의 일 실시예에 의한 주사 구동부(SD)는, 복수의 주사선들(S)로 각각의 주사 신호를 공급하기 위하여 복수의 주사 스테이지들을 구비한다. 예를 들어, 주사 구동부(SD)는 제1 스타트 펄스(SP1)의 입력 단자(일 예로, 제1 주사 스테이지(SST1)의 제1 입력 단자(101))에 종속적으로 연결되는 복수의 주사 스테이지들을 포함할 수 있다. 이하의 설명에서, 상기 주사 스테이지들 중 적어도 하나의 주사 스테이지를 임의로 지칭하거나, 상기 주사 스테이지들을 포괄적으로 지칭할 때, "주사 스테이지(SST)" 또는 "주사 스테이지들(SST)"이라 하기로 한다.
주사 스테이지들(SST)은 각각의 주사선(S)으로 주사 신호를 출력하며, 적어도 하나의 주사 클럭 신호에 대응하여 구동된다. 예를 들어, 제1 내지 제4 주사 스테이지들(SST1~SST4)은 각각 제1 내지 제4 주사선들(S1~S4)에 연결되며, 제1 및 제2 클럭 신호들(CLK1, CLK2)을 이용하여 각각의 주사 신호를 생성한다. 이와 같은 제1 내지 제4 주사 스테이지들(SST1~SST4)은 제1 내지 제4 주사선들(S1~S4)로 순차적으로 주사 신호(게이트-온 전압의 주사 신호)를 출력할 수 있다. 실시예에 따라, 주사 스테이지들(SST)은 실질적으로 서로 동일한 회로 구조를 가질 수 있다.
주사 스테이지들(SST) 각각은, 제1 입력 단자(101), 제2 입력 단자(102), 제3 입력 단자(103) 및 출력 단자(104)를 구비한다.
제1 입력 단자(101)는 제1 입력 신호를 공급받는다. 실시예에 따라, 제1 입력 신호는, 제1 스타트 펄스(SP1) 또는 이전 단 주사 스테이지의 출력 신호(즉, 이전 단의 주사 신호)일 수 있다. 예를 들어, 제1 주사 스테이지(SST1)는 제1 입력 단자(101)를 통해 제1 스타트 펄스(SP1)를 공급받고, 나머지 주사 스테이지들(SST)은 각각의 제1 입력 단자(101)를 통해 이전 단 주사 스테이지의 출력 신호를 공급받을 수 있다.
제2 입력 단자(102) 및 제3 입력 단자(103)는 각각 제2 입력 신호 및 제3 입력 신호를 공급받는다. 실시예에 따라, 제k(k는 홀수 또는 짝수) 주사 스테이지(SSTk)의 제2 입력 신호 및 제3 입력 신호는 각각 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)일 수 있다. 그리고, 제k+1 주사 스테이지(SSTk+1)의 제2 입력 신호 및 제3 입력 신호는 각각 제2 클럭 신호(CLK2) 및 제1 클럭 신호(CLK1)일 수 있다. 예를 들어, 제k 주사 스테이지(SSTk)(일 예로, 홀수 번째 주사 스테이지)는 제2 입력 단자(102) 및 제3 입력 단자(103)를 통해 각각 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)를 공급받고, 제k+1 주사 스테이지(SSTk+1)(일 예로, 짝수 번째 주사 스테이지)는 제2 입력 단자(102) 및 제3 입력 단자(103)를 통해 각각 제2 클럭 신호(CLK2) 및 제1 클럭 신호(CLK1)를 공급받을 수 있다.
제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 교번적으로 게이트-온 전압을 가질 수 있다. 예를 들어, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 동일한 주기를 가지며 위상이 서로 중첩되지 않는 신호일 수 있다. 일 예로, 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)를 반주기만큼 쉬프트한 형태의 클럭 신호일 수 있다.
추가적으로, 주사 스테이지들(SST)은 제1 구동 전원(VDD1) 및 제2 구동 전원(VSS1)을 공급받아 동작한다. 제1 구동 전원(VDD1)의 전압은 소정 레벨의 게이트-오프 전압(일 예로, 게이트-하이 전압)으로 설정되고, 제2 구동 전원(VSS1)의 전압은 소정 레벨의 게이트-온 전압(일 예로, 게이트-로우 전압)으로 설정될 수 있다. 이 경우, 각 주사 스테이지(SST)의 출력 단자(104)로 전달된 제2 구동 전원(VSS1)의 전압이 화소들(PXL)을 선택하기 위한 주사 신호로 이용될 수 있다.
도 6은 본 발명의 일 실시예에 의한 주사 스테이지(SST)를 나타낸다. 예를 들어, 도 6은 도 5의 주사 구동부(SD)에 구비될 수 있는 주사 스테이지들(SST)을 도시한 것으로서, 상기 주사 스테이지들(SST)을 대표하여 제1 주사 스테이지(SST1) 및 제2 주사 스테이지(SST2)를 도시하기로 한다.
도 6을 참조하면, 본 발명의 일 실시예에 의한 주사 스테이지(SST)는, 입력부(110), 제어부(120) 및 출력부(130)("버퍼부" 또는 "출력 버퍼"라고도 함)를 구비한다. 이와 같은 주사 스테이지(SST)는, 각각 제1, 제2 및 제3 입력 단자들(101, 102, 103)("제1, 제2 및 제3 주사 구동 입력 단자들"이라고도 함)을 통해 공급되는 제1, 제2 및 제3 입력 신호들(각각 "제1, 제2 및 제3 주사 구동 신호들"이라고도 함)을 이용하여 주사 신호를 생성하고, 상기 주사 신호를 출력 단자(104)로 공급한다. 예를 들어, 주사 스테이지(SST)는, 각각 제1, 제2 및 제3 입력 단자들(101, 102, 103)을 통해 공급되는, 제1 스타트 펄스(SP1) 또는 이전 단 주사 스테이지의 출력 신호, 제1 및 제2 클럭 신호들(CLK1, CLK2) 중 어느 하나, 및 제1 및 제2 클럭 신호들(CLK1, CLK2) 중 다른 하나를 이용하여 각각의 주사 신호를 출력할 수 있다.
또한, 주사 스테이지(SST)는, 제1 전원 단자(105) 및 제2 전원 단자(106)를 통해 각각 제1 구동 전원(VDD1) 및 제2 구동 전원(VSS1)을 공급받는다. 이와 같은 주사 스테이지(SST)는 제1 내지 제3 입력 신호들과 제1 및 제2 구동 전원들(VDD1, VSS1)의 전압을 이용하여 출력 단자(104)의 전압을 제어할 수 있다.
이를 위해, 주사 스테이지(SST)는 제1 내지 제8 트랜지스터들(TS1~TS8)과, 제1 및 제2 커패시터들(CS1, CS2)을 구비할 수 있다. 이하에서는, 상기 제1 내지 제8 트랜지스터들(TS1~TS8) 중 적어도 하나의 트랜지스터를 임의로 지칭할 때, "제1 구동부 트랜지스터(TS)" 또는 "제1 구동부 트랜지스터들(TS)"이라 하고, 상기 제1 및 제2 커패시터들(CS1, CS2) 중 적어도 하나의 커패시터를 임의로 지칭할 때, "제1 구동부 커패시터(CS)" 또는 "제1 구동부 커패시터들(CS)"이라 하기로 한다. 편의상, 이하에서는 제1 주사 스테이지(SST1)를 중심으로, 각 주사 스테이지(SST)의 회로 구조를 설명하기로 한다.
입력부(110)는 각각 제1, 제2 및 제3 입력 단자들(101, 102, 103)로 공급되는 제1, 제2 및 제3 입력 신호들에 대응하여 제3 노드(NS3)의 전압을 제어한다. 예를 들어, 입력부(110)는, 제1 입력 단자(101)로 공급되는 제1 스타트 펄스(SP1), 제2 입력 단자(102)로 공급되는 제1 클럭 신호(CLK1) 및 제3 입력 단자(103)로 공급되는 제2 클럭 신호(CLK2)에 대응하여 제3 노드(NS3)의 전압을 제어할 수 있다. 이를 위해, 입력부(110)는 제1, 제2 및 제3 트랜지스터들(TS1, TS2, TS3)을 구비한다.
제1 트랜지스터(TS1)는 제1 입력 단자(101)와 제3 노드(NS3)의 사이에 연결되며, 상기 제1 트랜지스터(TS1)의 게이트 전극은 제2 입력 단자(102)에 연결된다. 이와 같은 제1 트랜지스터(TS1)는 제2 입력 단자(102)로 게이트-온 전압(일 예로, 로우 전압)의 제1 클럭 신호(CLK1)가 공급될 때 턴-온되어, 제1 입력 단자(101)와 제3 노드(NS3)를 연결한다.
제2 트랜지스터(TS2) 및 제3 트랜지스터(TS3)는 제3 노드(NS3)와 제1 구동 전원(VDD1)의 사이에 연결된다. 예를 들어, 제2 트랜지스터(TS2) 및 제3 트랜지스터(TS3)는 제3 노드(NS3)와 제1 구동 전원(VDD1)의 사이에 직렬로 연결될 수 있다.
제2 트랜지스터(TS2)는 제3 트랜지스터(TS3)와 제3 노드(NS3)의 사이에 연결되며, 상기 제2 트랜지스터(TS2)의 게이트 전극은 제3 입력 단자(103)에 연결된다. 이와 같은 제2 트랜지스터(TS2)는 제3 입력 단자(103)로 게이트-온 전압(일 예로, 로우 전압)의 제2 클럭 신호(CLK2)가 공급될 때 턴-온되어, 제3 트랜지스터(TS3)와 제3 노드(NS3)를 연결한다.
제3 트랜지스터(TS3)는 제2 트랜지스터(TS2)와 제1 구동 전원(VDD1)의 사이에 연결되며, 상기 제3 트랜지스터(TS3)의 게이트 전극은 제1 노드(NS1)에 연결된다. 이와 같은 제3 트랜지스터(TS3)는 제1 노드(NS1)의 전압에 대응하여 제2 트랜지스터(TS2)와 제1 구동 전원(VDD1) 사이의 연결을 제어한다.
제어부(120)는 제2 입력 단자(102)로 공급되는 제2 입력 신호 및 제3 노드(NS3)의 전압에 대응하여 제1 노드(NS1) 및 제2 노드(NS2)의 전압을 제어한다. 예를 들어, 제어부(120)는 제2 입력 단자(102)로 공급되는 제1 클럭 신호(CLK1) 및 제3 노드(NS3)의 전압에 대응하여 제1 노드(NS1) 및 제2 노드(NS2)의 전압을 제어할 수 있다. 이를 위해, 제어부(120)는 제4, 제5 및 제6 트랜지스터들(TS4, TS5, TS6)과, 제1 및 제2 커패시터들(CS1, CS2)을 구비한다.
제4 트랜지스터(TS4)는 제1 노드(NS1)와 제2 입력 단자(102)의 사이에 연결되며, 상기 제4 트랜지스터(TS4)의 게이트 전극은 제3 노드(NS3)에 연결된다. 이와 같은 제4 트랜지스터(TS4)는 제3 노드(NS3)의 전압에 대응하여 제1 노드(NS1)와 제2 입력 단자(102) 사이의 연결을 제어한다.
제5 트랜지스터(TS5)는 제1 노드(NS1)와 제2 전원 단자(106)의 사이에 연결되며, 상기 제5 트랜지스터(TS5)의 게이트 전극은 제2 입력 단자(102)에 연결된다. 이와 같은 제5 트랜지스터(TS5)는 제2 입력 단자(102)로 게이트-온 전압의 제1 클럭 신호(CLK1)가 공급될 때 턴-온되어, 제1 노드(NS1)를 제2 전원 단자(106)에 연결한다. 따라서, 제5 트랜지스터(TS5)가 턴-온되면, 제1 노드(NS1)로 제2 구동 전원(VSS1)의 로우 전압이 전달된다.
제6 트랜지스터(TS6)는 제3 노드(NS3)와 제2 노드(NS2)의 사이에 연결되며, 상기 제6 트랜지스터(TS6)의 게이트 전극은 제2 전원 단자(106)에 연결된다. 이와 같은 제6 트랜지스터(TS6)는 제2 전원 단자(106)로 공급되는 제2 구동 전원(VSS1)의 로우 전압에 의해 턴-온 상태를 유지하면서, 제3 노드(NS3)와 제2 노드(NS2)를 연결한다. 이러한 제6 트랜지스터(TS6)에 의해 제3 노드(NS3)의 전압 하강 폭을 제한할 수 있다. 예를 들어, 제2 노드(NS2)의 전압이 제2 구동 전원(VSS1)의 전압보다 낮은 전압으로 하강하더라도 제3 노드(NS3)의 전압은 제2 구동 전원(VSS1)의 전압에서 제6 트랜지스터(TS6)의 문턱전압을 감한 전압보다 낮아지지 않는다.
제1 커패시터(CS1)는 제2 노드(NS2)와 출력 단자(104)의 사이에 연결된다. 이와 같은 제1 커패시터(CS1)는 제8 트랜지스터(TS8)의 턴-온 및 턴-오프에 대응하는 전압을 충전한다.
제2 커패시터(CS2)는 제1 노드(NS1)와 제1 전원 단자(105)의 사이에 연결된다. 이와 같은 제2 커패시터(CS2)는 제1 노드(NS1)에 인가되는 전압을 충전한다.
출력부(130)는 제1 노드(NS1) 및 제2 노드(NS2)의 전압에 대응하여 출력 단자(104)로 공급되는 전압을 제어한다. 예를 들어, 출력부(130)는 제1 노드(NS1) 및 제2 노드(NS2)의 전압에 대응하여 제1 구동 전원(VDD1)의 하이 전압 또는 제2 구동 전원(VSS1)의 로우 전압을 출력 단자(104)로 공급할 수 있다. 이를 위해, 출력부(130)는 제7 트랜지스터(TS7) 및 제8 트랜지스터(TS8)를 구비한다.
제7 트랜지스터(TS7)는 제1 전원 단자(105)와 출력 단자(104)의 사이에 연결되며, 상기 제7 트랜지스터(TS7)의 게이트 전극은 제1 노드(NS1)에 연결된다. 이와 같은 제7 트랜지스터(TS7)는 제1 노드(NS1)의 전압에 대응하여 턴-온 또는 턴-오프되면서, 제1 전원 단자(105)와 출력 단자(104) 사이의 연결을 제어한다. 제7 트랜지스터(TS7)가 턴-온되면, 출력 단자(104)로 제1 구동 전원(VDD1)의 하이 전압이 전달된다. 이에 따라, 상기 출력 단자(104)에 연결된 주사선(S)(일 예로, 제1 주사선(S1))으로 게이트-오프 전압이 출력될 수 있다.
제8 트랜지스터(TS8)는 출력 단자(104)와 제3 입력 단자(103)의 사이에 연결되며, 상기 제8 트랜지스터(TS8)의 게이트 전극은 제2 노드(NS2)에 연결된다. 이와 같은 제8 트랜지스터(TS8)는 제2 노드(NS2)의 전압에 대응하여 턴-온 또는 턴-오프되면서, 제3 입력 단자(103)와 출력 단자(104) 사이의 연결을 제어한다. 제8 트랜지스터(TS8)가 턴-온되면, 출력 단자(104)로 제2 클럭 신호(CLK2)의 전압이 전달된다. 제2 클럭 신호(CLK2)는 소정의 주기에 따라 반복적으로 하이 전압 및 로우 전압을 가지며, 제8 트랜지스터(TS8)가 턴-온된 상태에서 제2 클럭 신호(CLK2)가 로우 전압을 가지는 기간 동안, 상기 제2 클럭 신호(CLK2)의 로우 전압이 출력 단자(104)에 연결된 주사선(S)(일 예로, 제1 주사선(S1))으로 전달되어 주사 신호로 이용될 수 있다.
제2 주사 스테이지(SST2)는 제1, 제2 및 제3 입력 단자들(101, 102, 103)로 공급되는 제1, 제2 및 제3 입력 신호들이 제1 주사 스테이지(SST1)와 상이할 뿐, 제2 주사 스테이지(SST2)의 회로 구조 및 동작 과정은 제1 주사 스테이지(SST1)와 실질적으로 동일할 수 있다. 예를 들어, 제2 주사 스테이지(SST2)는 각각 제1, 제2 및 제3 입력 단자들(101, 102, 103)을 통해 제1 주사 스테이지(SST1)의 출력 신호(제1 주사선(S1)으로 공급되는 첫 번째 주사 신호), 제2 클럭 신호(CLK2) 및 제1 클럭 신호(CLK1)를 공급받고, 이를 이용해 주사 신호를 생성할 수 있다. 제2 주사 스테이지(SST2)에서 생성된 주사 신호는 제2 주사선(S2)으로 공급된다.
주사 스테이지들(SST)은 상술한 방식으로 동작하면서, 주사선들(S)로 순차적으로 주사 신호를 출력할 수 있다. 제2 주사 스테이지(SST2) 및 이에 후속되는 나머지 주사 스테이지들(SST) 각각의 회로 구조 및 동작 과정은 제1 주사 스테이지(SST1)와 실질적으로 동일할 수 있다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
한편, 본 발명의 실시예에 의한 주사 스테이지들(SST)의 구조가 도 6의 실시예에 한정되지는 않으며, 이는 다양하게 변경될 수 있다. 예를 들어, 각각의 주사 스테이지(SST)는, 현재 공지된 다양한 구조 및/또는 구동 방식의 스테이지 회로로 구성될 수 있다.
도 7은 본 발명의 일 실시예에 의한 주사 스테이지(SST)의 구동 방법을 나타낸다. 예를 들어, 도 7은 도 5 및 도 6의 주사 스테이지들(SST)의 입출력 신호들에 대한 실시예적 파형을 나타낸다. 편의상, 도 7에서는 제1 주사 스테이지(SST1)를 이용하여, 각 주사 스테이지(SST)의 동작 과정을 설명하기로 한다.
도 7을 참조하면, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 2 수평 기간(2H)의 주기를 가지며, 서로 다른 수평 기간에 공급될 수 있다. 편의상, 본 실시예를 설명함에 있어, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2) 각각이 게이트-온 전압을 가질 때, 상기 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2) 각각이 "공급"되는 것으로 설명하기로 한다. 유사하게, 제1 스타트 펄스(SP1)가 게이트-온 전압을 가질 때, 상기 제1 스타트 펄스(SP1)가 "공급"되는 것으로 설명하기로 한다. 도 6의 실시예에서, 제1 구동부 트랜지스터들(TS)은 P형 트랜지스터들로 형성되므로, 이하에서는 게이트-온 전압 및 게이트-오프 전압을 각각 "로우 전압" 및 "하이 전압"으로 설명하기로 한다.
실시예에 따라, 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)에서 반주기(즉, 1 수평 기간(1H))만큼 쉬프트된 신호로 설정될 수 있다. 그리고, 제1 입력 단자(101)로 공급되는 제1 스타트 펄스(SP1)는 제2 입력 단자(102)로 공급되는 제2 입력 신호, 즉 제1 클럭 신호(CLK1)와 동기되도록 공급된다.
일 실시예에서, 제1 스타트 펄스(SP1)가 공급될 때 제1 입력 단자(101)는 제2 구동 전원(VSS1)의 로우 전압으로 설정되고, 제1 스타트 펄스(SP1)가 공급되지 않을 때 제1 입력 단자(101)는 제1 구동 전원(VDD1)의 하이 전압으로 설정될 수 있다. 그리고, 제2 입력 단자(102) 및 제3 입력 단자(103)로 각각 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)가 공급될 때 제2 입력 단자(102) 및 제3 입력 단자(103)는 제2 구동 전원(VSS1)의 로우 전압으로 설정되고, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)가 공급되지 않을 때 제2 입력 단자(102) 및 제3 입력 단자(103)는 제1 구동 전원(VDD1)의 하이 전압으로 설정될 수 있다.
동작과정을 상세히 설명하면, 먼저 제1 클럭 신호(CLK1)와 동기되도록 제1 스타트 펄스(SP1)가 공급된다.
제1 클럭 신호(CLK1)가 공급되면, 제1 트랜지스터(TS1) 및 제5 트랜지스터(TS5)가 턴-온된다. 제1 트랜지스터(TS1)가 턴-온되면, 제1 입력 단자(101)와 제3 노드(NS3)가 전기적으로 연결된다. 여기서, 제6 트랜지스터(TS6)는 항상 턴-온 상태를 유지하므로, 제3 노드(NS3)는 제2 노드(NS2)와 연결된 상태를 유지한다.
제1 입력 단자(101)와 제3 노드(NS3)가 전기적으로 연결되면, 제1 입력 단자(101)로 공급되는 제1 스타트 펄스(SP1)에 의하여 제3 노드(NS3) 및 제2 노드(NS2)의 전압이 로우 전압으로 설정된다. 제3 노드(NS3) 및 제2 노드(NS2)의 전압이 로우 전압으로 설정되면, 제8 트랜지스터(TS8) 및 제4 트랜지스터(TS4)가 턴-온된다.
제8 트랜지스터(TS8)가 턴-온되면, 제3 입력 단자(103)와 출력 단자(104)가 전기적으로 연결된다. 여기서, 제3 입력 단자(103)는 하이 전압으로 설정되고(즉, 제2 클럭 신호(CLK2)가 공급되지 않음), 이에 따라 출력 단자(104)로도 하이 전압이 출력된다. 제4 트랜지스터(TS4)가 턴-온되면, 제2 입력 단자(102)와 제1 노드(NS1)가 전기적으로 연결된다. 그러면, 제2 입력 단자(102)로 공급되는 제1 클럭 신호(CLK1)의 전압, 즉 로우 전압이 제1 노드(NS1)로 공급된다.
추가적으로, 제1 클럭 신호(CLK1)가 공급되면, 제5 트랜지스터(TS5)가 턴-온된다. 제5 트랜지스터(TS5)가 턴-온되면, 제1 노드(NS1)로 제2 구동 전원(VSS1)의 로우 전압이 공급된다. 여기서, 제2 구동 전원(VSS1)의 로우 전압은 제1 클럭 신호(CLK1)와 동일(또는, 유사)한 전압으로 설정되고, 이에 따라 제1 노드(NS1)는 안정적으로 로우 전압을 유지한다.
제1 노드(NS1)가 로우 전압으로 설정되면, 제3 트랜지스터(TS3) 및 제7 트랜지스터(TS7)가 턴-온된다. 제3 트랜지스터(TS3)가 턴-온되면, 제1 구동 전원(VDD1)과 제2 트랜지스터(TS2)가 연결된다. 이때, 제2 트랜지스터(TS2)가 턴-오프 상태로 설정되므로, 제3 트랜지스터(TS3)가 턴-온되더라도 제3 노드(NS3)는 안정적으로 로우 전압을 유지한다. 제7 트랜지스터(TS7)가 턴-온되면, 출력 단자(104)로 제1 구동 전원(VDD1)의 하이 전압이 공급된다. 여기서, 제1 구동 전원(VDD1)의 전압은 제3 입력 단자(103)로 공급되는 하이 전압과 동일한 전압으로 설정되고, 이에 따라 출력 단자(104)는 안정적으로 하이 전압을 유지한다.
이후, 제1 스타트 펄스(SP1) 및 제1 클럭 신호(CLK1)의 공급이 중단된다. 제1 클럭 신호(CLK1)의 공급이 중단되면, 제1 트랜지스터(TS1) 및 제5 트랜지스터(TS5)가 턴-오프된다. 이때, 제1 커패시터(CS1)에 저장된 전압에 대응하여 제8 트랜지스터(TS8) 및 제4 트랜지스터(TS4)는 턴-온 상태를 유지한다. 즉, 제1 커패시터(CS1)에 저장된 전압에 의하여 제2 노드(NS2) 및 제3 노드(NS3)는 로우 전압을 유지한다.
제8 트랜지스터(TS8)가 턴-온 상태를 유지하는 경우, 출력 단자(104)는 제3 입력 단자(103)에 연결된 상태를 유지한다. 제4 트랜지스터(TS4)가 턴-온 상태를 유지하는 경우, 제1 노드(NS1)는 제2 입력 단자(102)에 연결된 상태를 유지한다. 여기서, 제2 입력 단자(102)의 전압은 제1 클럭 신호(CLK1)의 공급 중단에 대응하여 하이 전압으로 설정되고, 이에 따라 제1 노드(NS1)도 하이 전압으로 설정된다. 제1 노드(NS1)로 하이 전압이 공급되면, 제3 트랜지스터(TS3) 및 제7 트랜지스터(TS7)가 턴-오프된다.
이후, 제3 입력 단자(103)로 제2 클럭 신호(CLK2)가 공급된다. 이때, 제8 트랜지스터(TS8)가 턴-온 상태로 설정되므로, 제3 입력 단자(103)로 공급된 제2 클럭 신호(CLK2)는 출력 단자(104)로 공급된다. 이 경우, 출력 단자(104)는 로우 전압의 제2 클럭 신호(CLK2)를 게이트-온 전압의 주사 신호로서 제1 주사선(S1)으로 출력한다.
한편, 제2 클럭 신호(CLK2)가 출력 단자(104)로 공급되는 경우, 제1 커패시터(CS1)의 커플링에 의하여 제2 노드(NS2)의 전압이 제2 구동 전원(VSS1)의 로우 전압보다도 낮은 전압으로 하강되고, 이에 따라 제8 트랜지스터(TS8)는 안정적으로 턴-온 상태를 유지한다.
한편, 제2 노드(NS2)의 전압이 하강하더라도, 제6 트랜지스터(TS6)에 의하여 제3 노드(NS3)는 대략 제2 구동 전원(VSS1)의 전압(실제로, 제2 구동 전원(VSS1)의 로우 전압에서 제6 트랜지스터(TS6)의 문턱전압을 감한 전압)을 유지한다.
제1 주사선(S1)으로 주사신호가 출력된 후 제2 클럭 신호(CLK2)의 공급이 중단된다. 제2 클럭 신호(CLK2)의 공급이 중단되면, 출력 단자(104)는 하이 전압을 출력한다. 그리고, 제2 노드(NS2)의 전압은 출력 단자(104)의 하이 전압에 대응하여 대략 제2 구동 전원(VSS1)의 하이 전압으로 상승한다.
이후, 제1 클럭 신호(CLK1)가 공급된다. 제1 클럭 신호(CLK1)가 공급되면, 제1 트랜지스터(TS1) 및 제5 트랜지스터(TS5)가 턴-온된다. 제1 트랜지스터(TS1)가 턴-온되면, 제1 입력 단자(101)와 제3 노드(NS3)가 연결된다. 이때, 제1 입력 단자(101)로는 제1 스타트 펄스(SP1)가 공급되지 않고, 이에 따라 하이 전압으로 설정된다. 따라서, 제3 노드(NS3) 및 제2 노드(NS2)로 하이 전압이 공급되고, 이에 따라 제8 트랜지스터(TS8) 및 제4 트랜지스터(TS4)가 턴-오프된다.
제5 트랜지스터(TS5)가 턴-온되면, 제2 구동 전원(VSS1)의 로우 전압이 제1 노드(NS1)로 공급되고, 이에 따라 제3 트랜지스터(TS3) 및 제7 트랜지스터(TS7)가 턴-온된다. 제7 트랜지스터(TS7)가 턴-온되면, 출력 단자(104)로 제1 구동 전원(VDD1)의 하이 전압이 공급된다. 이후, 제3 트랜지스터(TS3) 및 제7 트랜지스터(TS7)는 제2 커패시터(CS2)에 충전된 전압에 대응하여 턴-온 상태를 유지하고, 이에 따라 출력 단자(104)는 제1 구동 전원(VDD1)의 하이 전압을 안정적으로 공급받는다.
추가적으로, 제2 클럭 신호(CLK2)가 공급될 때, 제2 트랜지스터(TS2)가 턴-온된다. 이때, 제3 트랜지스터(TS3)가 턴-온 상태로 설정되기 때문에 제3 노드(NS3) 및 제2 노드(NS2)로 제1 구동 전원(VDD1)의 하이 전압이 공급된다. 이 경우, 제8 트랜지스터(TS8) 및 제4 트랜지스터(TS4)는 안정적으로 턴-오프 상태를 유지한다.
제2 주사 스테이지(SST2)는 제2 클럭 신호(CLK2)와 동기되도록 제1 주사 스테이지(SST1)의 출력 신호(일 예로, 제1 주사선(S1)으로 공급되는 첫 번째 주사 신호)를 공급받는다. 또한, 제2 주사 스테이지(SST2)는 제1 클럭 신호(CLK1)와 동기되도록 제2 주사선(S2)으로 주사 신호를 출력한다. 본 발명의 실시예에 의한 주사 스테이지들(SST)은 상술한 과정을 반복하면서 주사선들(S)로 순차적으로 주사 신호를 출력한다.
도 8은 본 발명의 일 실시예에 의한 발광 제어 구동부(ED)를 나타낸다. 예를 들어, 도 8은 도 1a 내지 도 2b에 도시된 게이트 구동부(GD)에 구비될 수 있는 발광 제어 구동부(ED)의 일 실시예를 나타낸다. 편의상, 도 8에서는 4개의 발광 제어 스테이지들, 일 예로, 제1 내지 제4 발광 제어 스테이지들(EST1~EST4)만을 도시하기로 한다.
도 8을 참조하면, 본 발명의 일 실시예에 의한 발광 제어 구동부(ED)는, 복수의 발광 제어선들(E)로 각각의 발광 제어 신호를 공급하기 위하여 복수의 발광 제어 스테이지들을 구비한다. 예를 들어, 발광 제어 구동부(ED)는 제2 스타트 펄스(SP2)의 입력 단자(일 예로, 제1 발광 제어 스테이지(EST1)의 제1 입력 단자(201))에 종속적으로 연결되는 복수의 발광 제어 스테이지들을 포함할 수 있다. 이하의 설명에서, 상기 발광 제어 스테이지들 중 적어도 하나의 발광 제어 스테이지를 임의로 지칭하거나, 상기 발광 제어 스테이지들을 포괄적으로 지칭할 때, "발광 제어 스테이지(EST)" 또는 "발광 제어 스테이지들(EST)"이라 하기로 한다.
일 실시예에서, 발광 제어 스테이지들(EST)은 각각 어느 하나의 발광 제어선(S)에 연결되며, 적어도 하나의 발광 클럭 신호에 대응하여 구동된다. 예를 들어, 제1 내지 제4 발광 제어 스테이지들(EST1~EST4)은 각각 제1 내지 제4 발광 제어선들(E1~E4)에 연결되며, 제3 및 제4 클럭 신호들(CLK3, CLK4)을 이용하여 각각의 발광 제어 신호를 생성한다. 이와 같은 제1 내지 제4 발광 제어 스테이지들(EST1~EST4)는 제1 내지 제4 발광 제어선들(E1~E4)로 순차적으로 발광 제어 신호(게이트-오프 전압의 발광 제어 신호)를 출력할 수 있다. 실시예에 따라, 발광 제어 스테이지들(EST)은 실질적으로 서로 동일한 회로 구조를 가질 수 있다.
다른 실시예에서, 발광 제어 스테이지들(EST)은 각각 복수의 발광 제어선들(E)에 연결되어, 상기 복수의 발광 제어선들(E)로 동시에 발광 제어 신호를 공급할 수도 있다. 예를 들어, 제1 발광 제어 스테이지(EST1)는 출력 단자(204)를 통해 제1 및 제2 발광 제어선들(E1, E2)에 공통으로 연결되어, 상기 제1 및 제2 발광 제어선들(E1, E2)로 동시에 발광 제어 신호를 공급할 수 있다. 이 경우, 제1 및 제2 발광 제어선들(E1, E2)에 연결된 첫 번째 및 두 번째 수평 라인들의 화소들(PXL)이 동시에 발광 또는 비발광할 수 있다. 이때, 제1 발광 제어 스테이지(EST1)는, 첫 번째 및 두 번째 수평 라인들의 화소들(PXL)에 연결된 제1 및 제2 초기화 제어선들(GI1, GI2) 및 제1 및 제2 주사선들(S1, S2)로 공급되는 초기화 제어 신호들 및 주사 신호들과 중첩되도록, 제1 및 제2 발광 제어선들(E1, E2)로 동시에 발광 제어 신호를 공급할 수 있다. 이러한 방식으로, 제1 발광 제어 스테이지(EST1)는 제1 및 제2 발광 제어선들(E1, E2)을 동시에 구동할 수 있다.
유사한 방식으로, 나머지 발광 제어 스테이지들(EST)도 각각 복수의 발광 제어선들(E)을 동시에 구동할 수 있다. 예를 들어, 제2 발광 제어 스테이지(EST2), 제3 발광 제어 스테이지(EST3) 및 제4 발광 제어 스테이지(EST4)는, 각각 제3 및 제4 발광 제어선들(E3, E4), 제5 및 제6 발광 제어선들(E5, E6) 및 제7 및 제8 발광 제어선들(E7, E8)을 동시에 구동할 수 있다.
이와 같이, 각각의 발광 제어 스테이지(EST)가 복수의 발광 제어선들(E)을 동시 구동할 경우, 발광 제어 구동부(SD)의 회로 구조를 간소화하고, 그 면적을 축소할 수 있다. 다만, 편의상, 도 8의 실시예 및 이와 관련한 도 9 및 도 10의 실시예들을 설명함에 있어, 발광 제어 스테이지들(EST)이 각각 어느 하나의 발광 제어선(E)으로 발광 제어 신호를 공급하는 것으로 가정하기로 한다.
발광 제어 스테이지들(EST) 각각은, 제1 입력 단자(201), 제2 입력 단자(202), 제3 입력 단자(203) 및 출력 단자(204)를 구비한다.
제1 입력 단자(201)는 제1 입력 신호를 공급받는다. 실시예에 따라, 제1 입력 신호는, 제2 스타트 펄스(SP2) 또는 이전 단 발광 제어 스테이지의 출력 신호(즉, 이전 단의 발광 제어 신호)일 수 있다. 예를 들어, 제1 발광 제어 스테이지(EST1)는 제1 입력 단자(201)를 통해 제2 스타트 펄스(SP2)를 공급받고, 나머지 발광 제어 스테이지들(EST)은 각각의 제1 입력 단자(201)를 통해 이전 단 발광 제어 스테이지의 출력 신호를 공급받을 수 있다.
제2 입력 단자(202) 및 제3 입력 단자(203)는 각각 제2 입력 신호 및 제3 입력 신호를 공급받는다. 실시예에 따라, 제k(k는 홀수 또는 짝수) 발광 제어 스테이지(ESTk)의 제2 입력 신호 및 제3 입력 신호는 각각 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)일 수 있다. 그리고, 제k+1 발광 제어 스테이지(ESTk+1)의 제2 입력 신호 및 제3 입력 신호는 각각 제4 클럭 신호(CLK4) 및 제3 클럭 신호(CLK3)일 수 있다. 예를 들어, 제k 발광 제어 스테이지(ESTk)(일 예로, 홀수 번째 발광 제어 스테이지)는 제2 입력 단자(202) 및 제3 입력 단자(203)를 통해 각각 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)를 공급받고, 제k+1 발광 제어 스테이지(ESTk+1)(일 예로, 짝수 번째 발광 제어 스테이지)는 제2 입력 단자(202) 및 제3 입력 단자(203)를 통해 각각 제4 클럭 신호(CLK4) 및 제3 클럭 신호(CLK3)를 공급받을 수 있다.
제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)는 교번적으로 게이트-온 전압을 가질 수 있다. 예를 들어, 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)는 동일한 주기를 가지며 위상이 서로 중첩되지 않는 신호일 수 있다. 일 예로, 제4 클럭 신호(CLK4)는 제3 클럭 신호(CLK3)를 반주기만큼 쉬프트한 형태의 클럭 신호일 수 있다.
추가적으로, 발광 제어 스테이지들(EST)은 제3 구동 전원(VDD2) 및 제4 구동 전원(VSS2)을 공급받아 동작한다. 제3 구동 전원(VDD2)의 전압은 게이트-오프 전압(일 예로, 게이트-하이 전압)으로 설정되고, 제4 구동 전원(VSS2)은 게이트-온 전압(일 예로, 게이트-로우 전압)으로 설정될 수 있다. 이 경우, 각 발광 제어 스테이지(EST)의 출력 단자(204)로 전달된 제3 구동 전원(VDD2)의 하이 전압이 화소들(PXL)의 발광을 방지하는 발광 제어 신호로 이용될 수 있다.
실시예에 따라, 제3 구동 전원(VDD2)의 하이 전압은 주사 구동부(SD)로 공급되는 제1 구동 전원(VDD1)의 하이 전압과 동일 또는 상이할 수 있다. 유사하게, 제4 구동 전원(VSS2)의 로우 전압은 주사 구동부(SD)로 공급되는 제2 구동 전원(VSS1)의 로우 전압과 동일 또는 상이할 수 있다.
도 9는 본 발명의 일 실시예에 의한 발광 제어 스테이지(EST)를 나타낸다. 예를 들어, 도 9는 도 8의 발광 제어 구동부(ED)에 구비될 수 있는 발광 제어 스테이지들(EST)을 도시한 것으로서, 상기 발광 제어 스테이지들(EST)을 대표하여 제1 발광 제어 스테이지(EST1) 및 제2 발광 제어 스테이지(EST2)를 도시하기로 한다.
도 9를 참조하면, 본 발명의 일 실시예에 의한 발광 제어 스테이지(EST)는, 입력부(210), 제1 제어부(220), 제2 제어부(230) 및 출력부(240)를 구비한다. 이와 같은 발광 제어 스테이지(EST)는, 각각 제1, 제2 및 제3 입력 단자들(201, 202, 203)("제1, 제2 및 제3 발광 구동 입력 단자들"이라고도 함)을 통해 공급되는 제1, 제2 및 제3 입력 신호들(각각 "제1, 제2 및 제3 발광 구동 신호들"이라고도 함)을 이용하여 발광 제어 신호를 생성하고, 생성된 발광 제어 신호를 출력 단자(204)로 공급한다. 예를 들어, 발광 제어 스테이지(EST)는, 각각 제1, 제2 및 제3 입력 단자들(201, 202, 203)을 통해 공급되는, 제2 스타트 펄스(SP2) 또는 이전 단 발광 제어 스테이지의 출력 신호, 제3 및 제4 클럭 신호들(CLK3, CLK4) 중 어느 하나, 및 제3 및 제4 클럭 신호들(CLK3, CLK4) 중 다른 하나를 이용하여 각각의 발광 제어 신호를 출력할 수 있다.
또한, 발광 제어 스테이지(EST)는, 제1 전원 단자(205) 및 제2 전원 단자(206)를 통해 각각 제3 구동 전원(VDD2) 및 제4 구동 전원(VSS2)을 공급받는다. 이와 같은 발광 제어 스테이지(EST)는 제1 내지 제3 입력 신호들과 제3 및 제4 구동 전원들(VDD2, VSS2)의 전압을 이용하여 출력 단자(204)의 전압을 제어할 수 있다.
이를 위해, 발광 제어 스테이지(EST)는 제1 내지 제10 트랜지스터들(TE1~TE10)과, 제1 내지 제3 커패시터들(CE1~CE3)을 구비할 수 있다. 이하에서는, 상기 제1 내지 제10 트랜지스터들(TE1~TE10) 중 적어도 하나의 트랜지스터를 임의로 지칭할 때, "제2 구동부 트랜지스터(TE)" 또는 "제2 구동부 트랜지스터들(TE)"이라 하고, 상기 제1 내지 제3 커패시터들(CE1~CE3) 중 적어도 하나의 커패시터를 임의로 지칭할 때, "제2 구동부 커패시터(CE)" 또는 "제2 구동부 커패시터들(CE)"이라 하기로 한다. 편의상, 이하에서는 제1 발광 제어 스테이지(EST1)를 중심으로, 각 발광 제어 스테이지(EST)의 회로 구조를 설명하기로 한다.
입력부(210)는 제1 입력 단자(201)로 공급되는 제1 입력 신호 및 제2 입력 단자(202)로 공급되는 제2 입력 신호에 대응하여 제1 노드(NE1) 및 제2 노드(NE2)의 전압을 제어한다. 예를 들어, 제1 발광 제어 스테이지(EST1)의 입력부(210)는, 제1 입력 단자(201)로 공급되는 제2 스타트 펄스(SP2) 및 제2 입력 단자(202)로 공급되는 제3 클럭 신호(CLK3)에 대응하여 제1 노드(NE1) 및 제2 노드(NE2)의 전압을 제어할 수 있다. 이를 위해, 입력부(210)는 제1, 제2 및 제3 트랜지스터들(TE1, TE2, TE3)을 구비한다.
제1 트랜지스터(TE1)는 제1 입력 단자(201)와 제1 노드(NE1)의 사이에 연결되며, 상기 제1 트랜지스터(TE1)의 게이트 전극은 제2 입력 단자(202)에 연결된다. 이와 같은 제1 트랜지스터(TE1)는 제2 입력 단자(202)로 게이트-온 전압(일 예로, 로우 전압)의 제3 클럭 신호(CLK3)가 공급될 때 턴-온되어, 제1 입력 단자(201)와 제1 노드(NE1)를 연결한다.
제2 트랜지스터(TE2)는 제2 노드(NE2)와 제2 입력 단자(202)의 사이에 연결되며, 상기 제2 트랜지스터(TE2)의 게이트 전극은 제1 노드(NE1)에 연결된다. 이와 같은 제2 트랜지스터(TE2)는 제1 노드(NE1)의 전압에 대응하여 제2 노드(NE2)와 제2 입력 단자(202) 사이의 연결을 제어한다.
제3 트랜지스터(TE3)는 제2 노드(NE2)와 제4 구동 전원(VSS2)의 사이에 연결되며, 상기 제3 트랜지스터(TE3)의 게이트 전극은 제2 입력 단자(202)에 연결된다. 이와 같은 제3 트랜지스터(TE3)는 제2 입력 단자(202)로 게이트-온 전압의 제3 클럭 신호(CLK3)가 공급될 때 턴-온되어, 제2 노드(NE2)로 제4 구동 전원(VSS2)의 전압을 공급한다.
제1 제어부(220)는 제3 입력 단자(203)로 공급되는 제3 입력 신호(일 예로, 제4 클럭 신호(CLK4)) 및 제2 노드(NE2)의 전압에 대응하여 제1 노드(NE1) 및 제3 노드(NE3)의 전압을 제어한다. 이를 위해, 제1 제어부(220)는, 제4 내지 제7 트랜지스터들(TE4~TE7)과, 제1 및 제2 커패시터들(CE1, CE2)을 구비한다.
제4 트랜지스터(TE4) 및 제5 트랜지스터(TE5)는 제1 노드(NE1)와 제3 구동 전원(VDD2)의 사이에 연결된다. 예를 들어, 제4 트랜지스터(TE4) 및 제5 트랜지스터(TE5)는 제1 노드(NE1)와 제3 구동 전원(VDD2)의 사이에 직렬로 연결될 수 있다.
제4 트랜지스터(TE4)는 제1 노드(NE1)와 제5 트랜지스터(TE5)의 사이에 연결되며, 상기 제4 트랜지스터(TE4)의 게이트 전극은 제3 입력 단자(203)에 연결된다. 이와 같은 제4 트랜지스터(TE4)는 제3 입력 단자(203)로 게이트-온 전압(일 예로, 로우 전압)의 제4 클럭 신호(CLK4)가 공급될 때 턴-온되어, 제1 노드(NE1)와 제5 트랜지스터(TE5)를 연결한다.
제5 트랜지스터(TE5)는 제4 트랜지스터(TE4)와 제3 구동 전원(VDD2)의 사이에 연결되며, 상기 제5 트랜지스터(TE5)의 게이트 전극은 제2 노드(NE2)에 연결된다. 이와 같은 제5 트랜지스터(TE5)는 제2 노드(NE2)의 전압에 대응하여 제4 트랜지스터(TE4)와 제3 구동 전원(VDD2) 사이의 연결을 제어한다.
제6 트랜지스터(TE6)는 제7 트랜지스터(TE7)의 제1 전극과 제3 입력 단자(203)의 사이에 연결되며, 상기 제6 트랜지스터(TE6)의 게이트 전극은 제2 노드(NE2)에 연결된다. 이와 같은 제6 트랜지스터(TE6)는 제2 노드(NE2)의 전압에 대응하여 제7 트랜지스터(TE7)의 제1 전극과 제3 입력 단자(203) 사이의 연결을 제어한다.
제7 트랜지스터(TE7)는 제6 트랜지스터(TE6)의 제1 전극과 제3 노드(NE3)의 사이에 연결되며, 상기 제7 트랜지스터(TE7)의 게이트 전극은 제3 입력 단자(203)에 연결된다. 이와 같은 제7 트랜지스터(TE7)는 제3 입력 단자(203)로 게이트-온 전압의 제4 클럭 신호(CLK4)가 공급될 때 턴-온되어, 제6 트랜지스터(TE6)의 제1 전극과 제3 노드(NE3)를 연결한다.
제1 커패시터(CE1)는 제1 노드(NE1)와 제3 입력 단자(203)의 사이에 연결된다.
제2 커패시터(CE2)는 제2 노드(NE2)와 제7 트랜지스터(TE7)의 제1 전극의 사이에 연결된다.
제2 제어부(230)는 제1 노드(NE1)의 전압에 대응하여 제3 노드(NE3)의 전압을 제어한다. 이를 위해, 제2 제어부(230)는 제8 트랜지스터(TE8) 및 제3 커패시터(CE3)를 구비한다.
제8 트랜지스터(TE8)는 제3 노드(NE3)와 제3 구동 전원(VDD2)의 사이에 연결되며, 상기 제8 트랜지스터(TE8)의 게이트 전극은 제1 노드(NE1)에 연결된다. 이와 같은 제8 트랜지스터(TE8)는 제1 노드(NE1)의 전압에 대응하여 제3 노드(NE3)와 제3 구동 전원(VDD2) 사이의 연결을 제어한다.
제3 커패시터(CE3)는 제3 노드(NE3)와 제3 구동 전원(VDD2)의 사이에 연결된다.
출력부(240)는 제1 노드(NE1) 및 제3 노드(NE3)의 전압에 대응하여 출력 단자(204)로 공급되는 전압을 제어한다. 이를 위해, 출력부(240)는 제9 트랜지스터(TE9) 및 제10 트랜지스터(TE10)를 구비한다.
제9 트랜지스터(TE9)는 제1 전원 단자(205)와 출력 단자(204)의 사이에 연결되며, 상기 제9 트랜지스터(TE9)의 게이트 전극은 제3 노드(NE3)에 연결된다. 이와 같은 제9 트랜지스터(TE9)는 제3 노드(NE3)의 전압에 대응하여 턴-온 또는 턴-오프되면서, 제1 전원 단자(205)와 출력 단자(204) 사이의 연결을 제어한다. 제9 트랜지스터(TE9)가 턴-온되면, 출력 단자(204)로 제3 구동 전원(VDD2)의 하이 전압이 전달된다. 이에 따라, 상기 출력 단자(204)에 연결된 발광 제어선(E)(일 예로, 제1 발광 제어선(E1))으로 제3 구동 전원(VDD2)의 하이 전압이 공급된다. 상기 제3 구동 전원(VDD2)의 하이 전압은 게이트-오프 전압의 발광 제어 신호로 이용될 수 있다.
제10 트랜지스터(TE10)는 출력 단자(204)와 제2 전원 단자(206)의 사이에 연결되며, 상기 제10 트랜지스터(TE10)의 게이트 전극은 제1 노드(NE1)에 연결된다. 이와 같은 제10 트랜지스터(TE10)는 제1 노드(NE1)의 전압에 대응하여 턴-온 또는 턴-오프되면서, 제2 전원 단자(206)와 출력 단자(204) 사이의 연결을 제어한다. 제10 트랜지스터(TE10)가 턴-온되면, 출력 단자(204)로 제4 구동 전원(VSS2)의 로우 전압이 전달된다. 이에 따라, 상기 출력 단자(204)에 연결된 발광 제어선(E)(일 예로, 제1 발광 제어선(E1))으로 게이트-온 전압이 출력될 수 있다.
제2 발광 제어 스테이지(EST2)는 제1, 제2 및 제3 입력 단자들(201, 202, 203)로 공급되는 제1, 제2 및 제3 입력 신호들이 제1 발광 제어 스테이지(EST1)와 상이할 뿐, 제2 발광 제어 스테이지(EST2)의 회로 구조 및 동작 과정은 제1 발광 제어 스테이지(EST1)와 실질적으로 동일할 수 있다. 예를 들어, 제2 발광 제어 스테이지(EST2)는 각각 제1, 제2 및 제3 입력 단자들(201, 202, 203)을 통해 제1 발광 제어 스테이지(EST1)의 출력 신호(제1 발광 제어선(E1)으로 공급되는 첫 번째 발광 제어 신호), 제4 클럭 신호(CLK4) 및 제3 클럭 신호(CLK3)를 공급받고, 이를 이용해 발광 제어 신호를 생성할 수 있다. 제2 발광 제어 스테이지(EST2)에서 생성된 발광 제어 신호는 제2 발광 제어선(E2)으로 공급된다.
발광 제어 스테이지들(EST)은 상술한 방식으로 동작하면서, 발광 제어선들(E)로 순차적으로 발광 제어 신호를 출력할 수 있다. 제2 발광 제어 스테이지(EST2) 및 이에 후속되는 나머지 발광 제어 스테이지들(EST) 각각의 회로 구조 및 동작 과정은 제1 발광 스테이지(EST1)와 실질적으로 동일할 수 있다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
한편, 본 발명의 실시예에 의한 발광 제어 스테이지들(EST)의 구조가 도 9의 실시예에 한정되지는 않으며, 이는 다양하게 변경될 수 있다. 예를 들어, 각각의 발광 제어 스테이지(EST)는, 현재 공지된 다양한 구조 및/또는 구동 방식의 스테이지 회로로 구성될 수 있다.
도 10은 본 발명의 일 실시예에 의한 발광 제어 스테이지(EST)의 구동 방법을 나타낸다. 예를 들어, 도 10은 도 8 및 도 9의 발광 제어 스테이지들(EST)의 입출력 신호들에 대한 실시예적 파형을 나타낸다. 편의상, 도 10에서는 제1 발광 제어 스테이지(EST1)를 이용하여, 각 발광 제어 스테이지(EST)의 동작 과정을 설명하기로 한다.
도 10을 참조하면, 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)는 2 수평 기간(2H)의 주기를 가지며, 서로 다른 수평 기간에 공급될 수 있다. 예를 들어, 제4 클럭 신호(CLK4)는 제3 클럭 신호(CLK3)에서 반주기(즉, 1 수평 기간(1H))만큼 쉬프트된 신호일 수 있다. 편의상, 본 실시예를 설명함에 있어, 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4) 각각이 게이트-온 전압(일 예로, 로우 전압)을 가질 때, 상기 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4) 각각이 "공급"되는 것으로 설명하기로 한다. 예를 들어, 제2 입력 단자(202) 및 제3 입력 단자(203)로 각각 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)가 공급될 때 제2 입력 단자(202) 및 제3 입력 단자(203)는 제4 구동 전원(VSS2)의 로우 전압으로 설정되고, 상기 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)가 공급되지 않을 때 제2 입력 단자(202) 및 제3 입력 단자(203)는 제3 구동 전원(VDD2)의 하이 전압으로 설정될 수 있다.
제2 입력 단자(102)로 공급되는 제2 스타트 펄스(SP2)는 제2 입력 단자(202)로 공급되는 클럭 신호, 일 예로 제3 클럭 신호(CLK3)와 동기되도록 공급될 수 있다. 그리고, 제2 스타트 펄스(SP2)는 제3 클럭 신호(CLK3)보다 넓은 폭을 갖도록 설정된다. 일례로, 제2 스타트 펄스(SP2)는 4 수평 기간(4H) 동안 공급될 수 있다.
제2 스타트 펄스(SP2)는, 화소들(PXL)의 발광을 일시적으로 차단하기 위한 발광 제어 신호를 생성하기 위한 것으로서, 상기 제2 스타트 펄스(SP2)가 게이트-오프 전압(일 예로, 하이 전압)을 가질 때 상기 제2 스타트 펄스(SP2)가 "공급"되는 것으로 설명하기로 한다. 예를 들어, 제2 스타트 펄스(SP2)가 공급될 때 제1 입력 단자(201)는 제3 구동 전원(VDD2)의 하이 전압으로 설정되고, 제2 스타트 펄스(SP2)가 공급되지 않을 때 제1 입력 단자(201)는 제4 구동 전원(VSS2)의 로우 전압으로 설정될 수 있다. 도 9의 실시예에서, 제2 구동부 트랜지스터들(TE)은 P형 트랜지스터들로 형성되므로, 이하에서는 게이트-온 전압 및 게이트-오프 전압을 각각 "로우 전압" 및 "하이 전압"으로 설명하기로 한다.
동작과정을 상세히 설명하면, 먼저 제1 시점(t1)으로부터 소정의 기간 동안 제2 입력 단자(202)로 제3 클럭 신호(CLK3)가 공급된다. 제2 입력 단자(202)로 제3 클럭 신호(CLK3)가 공급되면, 제1 트랜지스터(TE1) 및 제3 트랜지스터(TE3)가 턴-온된다.
제1 트랜지스터(TE1)가 턴-온되면, 제1 입력 단자(201)와 제1 노드(NE1)가 연결된다. 이때, 제1 입력 단자(201)로 제2 스타트 펄스(SP2)가 공급되지 않으므로 제1 노드(NE1)로 로우 전압이 공급된다.
제1 노드(NE1)로 로우 전압이 공급되면, 제2 트랜지스터(TE2), 제8 트랜지스터(TE8) 및 제10 트랜지스터(TE10)가 턴-온된다.
제8 트랜지스터(TE8)가 턴-온되면, 제3 노드(NE3)로 제3 구동 전원(VDD2)의 하이 전압이 공급되고, 이에 따라 제9 트랜지스터(TE9)가 턴-오프된다. 이때, 제3 커패시터(CE3)는 제3 구동 전원(VDD2)의 하이 전압에 대응되는 전압을 충전하고, 이에 따라 제1 시점(t1) 이후에도 제9 트랜지스터(TE9)는 안정적으로 턴-오프 상태를 유지한다.
제10 트랜지스터(TE10)가 턴-온되면, 제4 구동 전원(VSS2)의 로우 전압이 출력 단자(204)로 공급된다. 따라서, 제1 시점(t1)에는 제1 발광 제어선(E1)으로 발광 제어 신호가 공급되지 않는다.
제2 트랜지스터(TE2)가 턴-온되면, 제2 노드(NE2)로 제3 클럭 신호(CLK3)가 공급된다. 그리고, 제3 트랜지스터(TE3)가 턴-온되면, 제4 구동 전원(VSS2)의 로우 전압이 제2 노드(NE2)로 공급된다. 여기서, 제3 클럭 신호(CLK3)는 제4 구동 전원(VSS2)의 로우 전압으로 설정되고, 이에 따라 제2 노드(NE2)는 안정적으로 제4 구동 전원(VSS2)의 로우 전압으로 설정될 수 있다. 한편, 제2 노드(NE2)의 전압이 제4 구동 전원(VSS2)의 로우 전압으로 설정될 때 제7 트랜지스터(TE7)는 턴-오프 상태로 설정된다. 따라서, 제2 노드(NE2)의 전압과 무관하게 제3 노드(NE3)는 제3 구동 전원(VDD2)의 하이 전압을 유지한다.
제2 시점(t2)에는 제3 클럭 신호(CLK3)의 공급이 중단된다. 제3 클럭 신호(CLK3)의 공급이 중단되면, 제1 트랜지스터(TE1) 및 제3 트랜지스터(TE3)가 턴-오프된다. 이때, 제1 노드(NE1)의 전압은 제1 커패시터(CE1)에 의하여 로우 전압을 유지하고, 이에 따라 제2 트랜지스터(TE2), 제8 트랜지스터(TE8) 및 제10 트랜지스터(TE10)는 턴-온 상태를 유지한다.
제2 트랜지스터(TE2)가 턴-온되면, 제2 입력 단자(202)와 제2 노드(NE2)가 연결된다. 이때, 제2 노드(NE2)는 하이 전압으로 설정된다.
제8 트랜지스터(TE8)가 턴-온되면, 제3 노드(NE3)로 제3 구동 전원(VDD2)의 하이 전압이 공급되고, 이에 따라 제9 트랜지스터(TE9)는 턴-오프 상태를 유지한다.
제10 트랜지스터(TE10)가 턴-온되면, 출력 단자(204)로 제4 구동 전원(VSS2)의 로우 전압이 공급된다.
제3 시점(t3)에는 제3 입력 단자(203)로 제4 클럭 신호(CLK4)가 공급된다. 제3 입력 단자(203)로 제4 클럭 신호(CLK4)가 공급되면, 제4 트랜지스터(TE4) 및 제7 트랜지스터(TE7)가 턴-온된다.
제7 트랜지스터(TE7)가 턴-온되면, 제2 커패시터(CE2)와 제3 노드(NE3)가 전기적으로 연결된다. 이때, 제3 노드(NE3)는 제3 구동 전원(VDD2)의 하이 전압을 유지한다. 그리고, 제4 트랜지스터(TE4)가 턴-온될 때 제5 트랜지스터(TE5)가 턴-오프 상태로 설정되기 때문에 제4 트랜지스터(TE4)가 턴-온되더라도 제1 노드(NE1)의 전압이 변화되지 않는다.
제3 입력 단자(203)로 제4 클럭 신호(CLK4)가 공급되면, 제1 커패시터(CE1)의 커플링에 의하여 제1 노드(NE1)의 전압이 제4 구동 전원(VSS2)의 로우 전압보다 낮은 전압으로 하강된다. 이와 같이 제1 노드(NE1)의 전압이 제4 구동 전원(VSS2)보다 낮은 전압으로 하강하는 경우, 제8 트랜지스터(TE8) 및 제10 트랜지스터(TE10)의 구동 특성이 향상된다.
제4 시점(t4)에는 제1 입력 단자(201)로 제2 스타트 펄스(SP2)가 공급되고, 제2 입력 단자(202)로 제3 클럭 신호(CLK3)가 공급된다. 제2 입력 단자(202)로 제3 클럭 신호(CLK3)가 공급되면, 제1 트랜지스터(TE1) 및 제3 트랜지스터(TE3)가 턴-온된다.
제1 트랜지스터(TE1)가 턴-온되면, 제1 입력 단자(201)와 제1 노드(NE1)가 연결된다. 이때, 제1 입력 단자(201)로 제2 스타트 펄스(SP2)가 공급되기 때문에 제1 노드(NE1)로 하이 전압이 공급된다. 제1 노드(NE1)로 하이 전압이 공급되면, 제2 트랜지스터(TE2), 제8 트랜지스터(TE8) 및 제10 트랜지스터(TE10)가 턴-오프된다.
제3 트랜지스터(TE3)가 턴-온되면, 제4 구동 전원(VSS2)의 로우 전압이 제2 노드(NE2)로 공급된다. 이때, 제4 트랜지스터(TE4)가 턴-오프 상태로 설정되기 때문에 제1 노드(NE1)는 하이 전압을 유지한다. 그리고, 제7 트랜지스터(TE7)가 턴-오프 상태로 설정되기 때문에 제3 노드(NE3)의 전압은 제3 커패시터(CE3)에 의하여 하이 전압을 유지한다. 따라서, 제9 트랜지스터(TE9)는 턴-오프 상태를 유지한다.
제5 시점(t5)에는 제3 입력 단자(203)로 제4 클럭 신호(CLK4)가 공급된다. 제3 입력 단자(203)로 제4 클럭 신호(CLK4)가 공급되면, 제4 트랜지스터(TE4) 및 제7 트랜지스터(TE7)가 턴-온된다. 또한, 제2 노드(NE2)의 전압이 제4 구동 전원(VSS2)의 로우 전압으로 설정되기 때문에 제5 트랜지스터(TE5) 및 제6 트랜지스터(TE6)가 턴-온된다.
제6 트랜지스터(TE6) 및 제7 트랜지스터(TE7)가 턴-온되면, 제4 클럭 신호(CLK4)가 제3 노드(NE3)로 공급된다. 제4 클럭 신호(CLK4)가 제3 노드(NE3)로 공급되면, 제9 트랜지스터(TE9)가 턴-온된다. 제9 트랜지스터(TE9)가 턴-온되면, 제3 구동 전원(VDD2)의 하이 전압이 출력 단자(204)로 공급된다. 출력 단자(204)로 공급된 제3 구동 전원(VDD2)의 하이 전압은 발광 제어 신호로서 제1 발광 제어선(E1)으로 공급된다.
한편, 제3 노드(NE3)로 제4 클럭 신호(CLK4)의 전압이 공급되면 제2 커패시터(CE2)의 커플링에 의하여 제2 노드(NE2)의 전압이 제4 구동 전원(VSS2)의 로우 전압보다 낮은 전압으로 하강되고, 이에 따라 제2 노드(NE2)와 연결된 트랜지스터들의 구동 특성이 향상될 수 있다.
제4 트랜지스터(TE4) 및 제5 트랜지스터(TE5)가 턴-온되면, 제1 노드(NE1)로 제3 구동 전원(VDD2)의 하이 전압이 공급된다. 제1 노드(NE1)로 제3 구동 전원(VDD2)의 하이 전압이 공급됨에 따라, 제10 트랜지스터(TE10)가 턴-오프 상태를 유지한다. 따라서, 제1 발광 제어선(E1)으로 제3 구동 전원(VDD2)의 하이 전압이 안정적으로 공급될 수 있다.
제6 시점(t6)에는 제2 입력 단자(202)로 제3 클럭 신호(CLK3)가 공급된다. 또한, 제6 시점(t6)에 제2 스타트 펄스(SP2)의 공급이 중단된다.
제2 입력 단자(202)로 제3 클럭 신호(CLK3)가 공급되면, 제1 트랜지스터(TE1) 및 제3 트랜지스터(TE3)가 턴-온된다.
제1 트랜지스터(TE1)가 턴-온되면, 제1 노드(NE1)와 제1 입력 단자(201)가 전기적으로 연결된다. 이에 따라, 제1 노드(NE1)의 전압이 로우 전압으로 설정된다. 제1 노드(NE1)의 전압이 로우 전압으로 설정되면, 제8 트랜지스터(TE8) 및 제10 트랜지스터(TE10)가 턴-온된다.
제8 트랜지스터(TE8)가 턴-온되면, 제3 노드(NE3)로 제3 구동 전원(VDD2)의 하이 전압이 공급되고, 이에 따라 제9 트랜지스터(TE9)가 턴-오프된다. 제10 트랜지스터(TE10)가 턴-온되면, 출력 단자(204)로 제4 구동 전원(VSS2)의 로우 전압이 공급된다. 출력 단자(204)로 공급된 제4 구동 전원(VSS2)의 로우 전압은 제1 발광 제어선(E1)으로 공급되고, 이에 따라 발광 제어 신호의 공급이 중단된다.
제2 발광 제어 스테이지(EST2)는 제4 클럭 신호(CLK4)와 동기되도록 제1 발광 제어 스테이지(EST1)의 출력 신호(일 예로, 제1 발광 제어선(E1)으로 공급되는 첫 번째 발광 제어 신호)를 공급받는다. 이 경우, 제2 발광 제어 스테이지(EST2)는 제3 클럭 신호(CLK3)와 동기되도록 제2 발광 제어선(E2)으로 발광 제어 신호를 출력한다. 본 발명의 실시예에 의한 발광 제어 스테이지들(EST)은 상술한 과정을 반복하면서 발광 제어선들(E)로 순차적으로 발광 제어 신호를 출력한다.
도 11a 내지 도 11c는 각각 본 발명의 일 실시예에 의한 게이트 구동부(GD)를 나타낸다. 예를 들어, 도 11a 내지 도 11c는 도 1a 내지 도 2b에 도시된 게이트 구동부(GD)와 관련한 서로 다른 실시예들을 나타낸다. 도 11a 내지 도 11c의 실시예들을 설명함에 있어, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대한 상세한 설명은 생략하기로 한다.
도 1a 내지 도 11a를 참조하면, 본 발명의 일 실시예에 의한 게이트선들(GL)은 주사선들(S)을 포함하고, 상기 게이트선들(GL)을 구동하기 위한 게이트 구동부(GD)는 주사 구동부(SD)를 포함할 수 있다. 주사 구동부(SD)는 각각의 주사선(S)으로 주사 신호를 공급하기 위한 주사 스테이지들(SST)을 포함한다.
실시예에 따라, 주사 구동부(SD)는 화소들(PXL)과 함께 표시 패널(PNL)에 배치될 수 있다. 예를 들어, 주사 스테이지들(SST)은, 표시 영역(DA)의 적어도 일 측(일 예로, 좌측 및/또는 우측)에 인접하도록 표시 패널(PNL)의 비표시 영역(NDA)에 배치되며, 일 방향(일 예로, 열 방향 또는 세로 방향)을 따라 순차적으로 배열될 수 있다.
도 11b를 참조하면, 본 발명의 일 실시예에 의한 게이트선들(GL)은 주사선들(S) 및 발광 제어선들(E)을 포함하고, 상기 게이트선들(GL)을 구동하기 위한 게이트 구동부(GD)는 주사 구동부(SD) 및 발광 제어 구동부(ED)를 포함할 수 있다. 주사 구동부(SD)는 각각의 주사선(S)으로 주사 신호를 공급하기 위한 주사 스테이지들(SST)을 포함한다. 발광 제어 구동부(ED)는 각각 적어도 하나의 발광 제어선(E)으로 발광 제어 신호를 공급하기 위한 발광 제어 스테이지들(EST)을 포함한다.
실시예에 따라, 발광 제어 구동부(ED)는, 주사 구동부(SD) 및 화소들(PXL)과 함께 표시 패널(PNL)에 배치될 수 있다. 예를 들어, 발광 제어 스테이지들(EST)은, 표시 영역(DA)의 적어도 일 측(일 예로, 좌측 및/또는 우측)에 인접하도록 표시 패널(PNL)의 비표시 영역(NDA)에 배치되며, 일 방향(일 예로, 열 방향 또는 세로 방향)을 따라 순차적으로 배열될 수 있다.
일 실시예에서, 발광 제어 스테이지들(EST)은, 주사 스테이지들(SST)에 이웃하도록 배치될 수 있다. 예를 들어, 발광 제어 스테이지들(EST)은, 주사 스테이지들(SST)과 함께 표시 영역(DA)의 어느 일 측(일 예로, 좌측 또는 우측)에 배치되거나, 상기 주사 스테이지들(SST)과 함께 표시 영역(DA)의 양측(일 예로, 좌측 및 우측)에 배치될 수 있다.
다른 실시예에서, 발광 제어 스테이지들(EST)과 주사 스테이지들(SST)은, 표시 영역(DA)의 서로 다른 일 측(일 예로, 각각 좌측 및 우측)에 배치될 수도 있다. 일 예로, 주사 스테이지들(SST)은 표시 영역(DA) 좌측의 비표시 영역(NDA)에 배치되고, 발광 제어 스테이지들(EST)은 상기 표시 영역(DA) 우측의 비표시 영역(NDA)에 배치될 수 있다.
또 다른 실시예에서, 일부의 발광 제어 스테이지들(EST)은, 일부의 주사 스테이지들(SST)과 함께 표시 영역(DA)의 일 측(일 예로, 좌측)에 위치한 비표시 영역(NDA)에 배치될 수 있다. 그리고, 나머지 발광 제어 스테이지들(EST)은, 나머지 주사 스테이지들(SST)과 함께 표시 영역(DA)의 다른 일 측(일 예로, 우측)에 위치한 비표시 영역(NDA)에 배치될 수 있다.
상술한 실시예들 외에도, 주사 스테이지들(SST) 및 발광 제어 스테이지들(EST)의 배치 구조는 실시예에 따라 다양하게 변경될 수 있다.
일 실시예에서, 발광 제어 구동부(ED)는, 각각 두 개의 발광 제어선들(E)로 동시에 발광 제어 신호를 공급하기 위한 발광 제어 스테이지들(EST)을 포함할 수 있다. 일 예로, 발광 제어 구동부(ED)는, 제1 및 제2 발광 제어선들(E1, E2)로 동시에 발광 제어 신호를 공급하기 위한 첫 번째 발광 제어 스테이지(EST1/2)와, 제3 및 제4 발광 제어선들(E3, E4)로 동시에 발광 제어 신호를 공급하기 위한 두 번째 발광 제어 스테이지(EST3/4)를 포함할 수 있다. 상술한 방식으로, 발광 제어 구동부(ED)는 각각 i번째 및 i+1번째 발광 제어선들(Ei, Ei+1)로 동시에 발광 제어 신호를 공급하기 위한 각각의 발광 제어 스테이지(ESTi/i+1)를 포함할 수 있다.
도 11c를 참조하면, 게이트선들(GL)은 주사선들(S) 및 발광 제어선들(E)을 포함하고, 게이트 구동부(GD)는 주사 구동부(SD) 및 발광 제어 구동부(ED)를 포함할 수 있다. 그리고, 주사 구동부(SD) 및 발광 제어 구동부(ED)는 서로 중첩되도록 배치될 수 있다.
예를 들어, 각각의 발광 제어 스테이지(EST)는 적어도 하나의 주사 스테이지(SST)와 중첩될 수 있다. 이를 위해, 각각의 주사 스테이지(SST)에 구비된 적어도 하나의 제1 구동부 트랜지스터(TS)는, 각각의 발광 제어 스테이지(EST)에 구비된 적어도 하나의 제2 구동부 트랜지스터(TE)와 상이한 층에 배치되어, 상기 적어도 하나의 제2 구동부 트랜지스터(TE)와 중첩될 수 있다.
이와 같이, 주사 구동부(SD) 및 발광 제어 구동부(ED)를 중첩하여 배치하게 되면, 게이트 구동부(GD)가 차지하는 면적을 줄일 수 있다. 이에 따라, 게이트 구동부(GD)를 표시 패널(PNL)에 배치하더라도 상기 게이트 구동부(GD)가 표시 패널(PNL) 상에서 차지하는 면적을 저감 또는 최소화함으로써, 표시 패널(PNL)의 비표시 영역(NDA)을 효과적으로 축소할 수 있다.
상술한 실시예들에서와 같이, 게이트 구동부(GD)의 구조는 다양하게 변경될 수 있다. 예를 들어, 게이트 구동부(GD)는 적어도 주사 구동부(SD)를 포함하며, 실시예에 따라 발광 제어 구동부(ED)를 선택적으로 더 포함할 수 있다. 또한, 주사 구동부(SD) 및 발광 제어 구동부(ED)는 서로 중첩되거나, 중첩되지 않을 수 있다.
도 12a 내지 도 12d는 각각 본 발명의 일 실시예에 의한 게이트 구동부(GD)의 단면을 나타낸다. 예를 들어, 도 12a 내지 도 12d는 앞서 설명한 적어도 하나의 실시예에 의한 게이트 구동부(GD)의 단면을 나타낸다. 그리고, 도 13은 본 발명의 일 실시예에 의한 게이트 구동부(GD)의 단면을 나타내는 것으로서, 일 예로 도 12a 내지 도 12d의 실시예들에 대한 변경 실시예를 나타낸다. 도 12a 내지 도 13의 실시예들에서, 서로 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 중복되는 구성에 대한 설명은 간소화 또는 생략하기로 한다.
도 12a 내지 도 13의 실시예들에 의한 게이트 구동부(GD)는, 서로 다른 층에 배치된 복수의 트랜지스터들을 포함한 적층 구조를 가질 수 있다. 예를 들어, 게이트 구동부(GD)는, 베이스 층(BSL) 상의 제1 층(일 예로, 버퍼층(BFL)의 바로 상부)에 배치된 제1 활성층(ACT1)을 포함하는 제1 트랜지스터(TR1)와, 상기 제1 층 상의 제2 층(일 예로, 제2 절연층(INS2)의 바로 상부)에 배치된 제2 활성층(ACT2)을 포함하는 제2 트랜지스터(TR2)를 구비할 수 있다.
편의상, 도 12a 내지 도 13에서는, 각각 하나의 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)만을 도시하기로 한다. 다만, 게이트 구동부(GD)는, 각각의 제1 활성층(ACT1)을 포함한 복수의 제1 트랜지스터들(TR1)과, 각각의 제2 활성층(ACT2)을 포함한 복수의 제2 트랜지스터들(TR2)을 구비할 수 있다. 예를 들어, 게이트 구동부(GD)는 하부 층에 배치된 복수의 제1 트랜지스터들(TR1)과, 상기 제1 트랜지스터들(TR1) 상의 상부 층에 배치된 복수의 제2 트랜지스터들(TR2)을 구비할 수 있다. 여기서, "하부 층" 및 "상부 층"이라 함은, 제1 및 제2 트랜지스터들(TR1, TR2) 각각의 제1 및 제2 활성층들(ACT1, ACT2) 및 제1 및 제2 게이트 전극들(GAT1, GAT2)을 기준으로 하여 상기 제1 및 제2 트랜지스터들(TR1, TR2)의 위치를 상대적으로 규정한 것이다.
도 1a 내지 도 12a를 참조하면, 본 발명의 일 실시예에 의한 게이트 구동부(GD)는, 서로 중첩되는 주사 구동부(SD) 및 발광 제어 구동부(ED)를 포함한다. 예를 들어, 주사 구동부(SD)는 발광 제어 구동부(ED)의 상부에 배치될 수 있다.
상술한 실시예에서, 발광 제어 구동부(ED)는 제1 트랜지스터(TR1)를 구비한 발광 제어 스테이지(EST)를 포함하고, 주사 구동부(SD)는 제2 트랜지스터(TR2)를 구비한 주사 스테이지(SST)를 포함할 수 있다. 일 예로, 각각의 발광 제어 스테이지(EST)는 복수의 제2 구동부 트랜지스터들(TE)을 포함하며, 각각의 제2 구동부 트랜지스터(TE)는 베이스 층(BSL) 상의 제1 층에 배치된 제1 활성층(ACT1)을 포함하는 제1 트랜지스터(TR1)일 수 있다. 그리고, 각각의 주사 스테이지(SST)는 복수의 제1 구동부 트랜지스터들(TS)을 포함하며, 각각의 제1 구동부 트랜지스터(TS)는 베이스 층(BSL) 상에서 제1 층보다 상부에 위치한 제2 층에 배치된 제2 활성층(ACT2)을 포함하는 제2 트랜지스터(TR2)일 수 있다.
본 발명의 일 실시예에 의한 게이트 구동부(GD)의 단면 구조를 보다 상세히 설명하면, 상기 게이트 구동부(GD)는, 서로 다른 층에 배치된 제1 및 제2 트랜지스터들(TR1, TR2)과 다수의 절연층들을 포함할 수 있다. 예를 들어, 게이트 구동부(GD)는, 베이스 층(BSL)의 일면 상에 순차적으로 배치되는 버퍼층(BFL), 제1 활성층(ACT1), 제1 절연층(INS1), 제1 게이트 전극(GAT1), 제2 절연층(INS2), 제2 활성층(ACT2), 제3 절연층(INS3), 제2 게이트 전극(GAT2), 제4 절연층(INS4), 제1 및 제2 소스/드레인 전극들(SE1, DE1, SE2, DE2)을 포함할 수 있다. 추가적으로, 게이트 구동부(GD)는 적어도 하나의 도전 패턴(CDP)을 선택적으로 더 포함할 수 있다.
실시예에 따라, 제1 트랜지스터(TR1)는, 적어도 제1 활성층(ACT1) 및 제1 게이트 전극(GAT1)을 포함하며, 제1 활성층(ACT1)의 서로 다른 일 영역(일 예로, 각각 소스 영역 및 드레인 영역)에 연결되는 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 선택적으로 더 포함할 수 있다. 예를 들어, 제1 활성층(ACT1) 및 제1 게이트 전극(GAT1)은 각각 제1 트랜지스터(TR1)의 활성층 및 게이트 전극을 구성할 수 있다. 그리고, 제1 소스 전극(SE) 및 제1 드레인 전극(DE1)은 각각 제1 트랜지스터(TR1)의 소스 전극 및 드레인 전극을 구성할 수 있다.
다만, 실시예에 따라서는 제1 소스 전극(SE1) 및/또는 제1 드레인 전극(DE1)이 생략되고, 제1 트랜지스터(TR1)의 소스 및/또는 드레인 전극이 제1 활성층(ACT1)(일 예로, 제1 활성층(ACT1)의 소스 및/또는 드레인 영역)과 일체로 구성될 수도 있다. 또는, 실시예에 따라서는 제1 소스 전극(SE1) 및/또는 제1 드레인 전극(DE1)이, 제1 트랜지스터(TR1)에 연결되는 배선(일 예로, 제1 배선(LI1) 및/또는 제2 배선(LI2)) 또는 다른 회로 소자의 전극(일 예로, 적어도 하나의 다른 트랜지스터 및/또는 커패시터의 전극)으로 간주될 수도 있다.
실시예에 따라, 제2 트랜지스터(TR2)는, 적어도 제2 활성층(ACT2) 및 제2 게이트 전극(GAT2)을 포함하며, 제2 활성층(ACT2)의 서로 다른 일 영역(일 예로, 각각 소스 영역 및 드레인 영역)에 연결되는 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 선택적으로 더 포함할 수 있다. 예를 들어, 제2 활성층(ACT2) 및 제2 게이트 전극(GAT2)은 각각 제2 트랜지스터(TR2)의 활성층 및 게이트 전극을 구성할 수 있다. 그리고, 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)은 각각 제2 트랜지스터(TR2)의 소스 전극 및 드레인 전극을 구성할 수 있다.
다만, 실시예에 따라서는 제2 소스 전극(SE2) 및/또는 제2 드레인 전극(DE2)이 생략되고, 제2 트랜지스터(TR2)의 소스 및/또는 드레인 전극이 제2 활성층(ACT2)(일 예로, 제2 활성층(ACT2)의 소스 및/또는 드레인 영역)과 일체로 구성될 수도 있다. 또는, 실시예에 따라서는 제2 소스 전극(SE2) 및/또는 제2 드레인 전극(DE2)이, 제2 트랜지스터(TR2)에 연결되는 배선(일 예로, 제3 배선(LI3) 및/또는 제4 배선(LI4)) 또는 다른 회로 소자의 전극(일 예로, 적어도 하나의 다른 트랜지스터 및/또는 커패시터의 전극)으로 간주될 수도 있다.
버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 이러한 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다.
제1 활성층(ACT1)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 제1 활성층(ACT1)은 버퍼층(BFL)이 형성된 베이스 층(BSL)의 일면 상에 배치될 수 있다. 이러한 제1 활성층(ACT1)은, 제1 게이트 전극(GAT1)과 중첩되는 채널 영역과, 상기 채널 영역의 양측에 위치한 소스 영역 및 드레인 영역을 포함할 수 있다.
실시예에 따라, 제1 활성층(ACT1)은 폴리 실리콘, 아모포스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 제1 활성층(ACT1)의 채널 영역은 불순물이 도핑되지 않은 진성 반도체 영역일 수 있고, 상기 제1 활성층(ACT1)의 소스 영역 및 드레인 영역은 각각 소정의 불순물이 도핑된 전도성 영역일 수 있다.
일 실시예에서, 각각의 발광 제어 스테이지(EST)를 구성하는 제1 트랜지스터들(TR1)(즉, 제2 구동부 트랜지스터들(TE))의 제1 활성층들(ACT1)은 실질적으로 서로 동일 또는 유사한 물질로 이루어질 수 있다. 예를 들어, 제1 활성층들(ACT1)은, 폴리 실리콘, 아모포스 실리콘 및 산화물 반도체 중 동일한 어느 하나의 물질로 이루어질 수 있다. 일 예로, 제1 활성층들(ACT1) 모두, 레이저를 이용한 결정화 과정을 통해 제조된 폴리 실리콘으로 이루어질 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서, 적어도 하나의 제1 트랜지스터(TR1)는 나머지 제1 트랜지스터들(TR1)의 제1 활성층들(ACT1)과 상이한 물질로 이루어진 제1 활성층(ACT1)을 포함할 수도 있다.
또한, 일 실시예에서 제1 트랜지스터(TR1)가 적어도 하나의 제2 트랜지스터(TR2)와 중첩될 때, 상기 제1 트랜지스터(TR1)의 제1 활성층(ACT1)은, 상기 적어도 하나의 제2 트랜지스터(TR2)의 제2 활성층(ACT2)과 중첩될 수 있다. 이에 따라, 게이트 구동부(GD)를 구성하는 회로 소자들을 비표시 영역(NDA)에 고밀도로 배치하여 상기 게이트 구동부(GD)의 면적을 축소 또는 최소화할 수 있다.
제1 절연층(INS1)은, 제1 활성층(ACT1)을 커버하도록 상기 제1 활성층(ACT1) 상에 배치될 수 있다. 일 예로, 제1 절연층(INS1)은 각각의 제1 활성층(ACT1) 및 제1 게이트 전극(GAT1)의 사이에 개재되는 제1 게이트 절연층일 수 있다. 이러한 제1 절연층(INS1)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연층(INS1)은, 실리콘 질화물(SiNx) 및/또는 실리콘 산화물(SiOx) 등을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 제1 절연층(INS1)의 구조 및/또는 구성 물질이 특별히 한정되지는 않는다.
제1 게이트 전극(GAT1)은 제1 절연층(INS1)을 사이에 개재하고 각각의 제1 활성층(ACT1)과 중첩되도록 배치될 수 있다. 예를 들어, 제1 게이트 전극(GAT1)은 각각의 제1 활성층(ACT1)의 일 영역(특히, 채널 영역)과 중첩되도록 제1 절연층(INS1) 상에 배치될 수 있다. 이러한 제1 게이트 전극(GAT1)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 도전 물질을 포함함으로써, 도전성을 가질 수 있다.
제2 절연층(INS2)은 제1 트랜지스터(TR1)(일 예로, 복수의 제1 트랜지스터들(TR1)) 및 제2 트랜지스터(TR2)(일 예로, 복수의 제2 트랜지스터들(TR2))의 사이에 개재될 수 있다. 예를 들어, 제2 절연층(INS2)은 제1 활성층(ACT1) 및 제1 게이트 전극(GAT1)을 커버하도록 제1 게이트 전극(GAT1)의 상부에 배치될 수 있다. 이러한 제2 절연층(INS2)은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제2 절연층(INS2)은 제1 게이트 전극(GAT1) 상에 직접적으로 배치된 하부 절연층(INS2_1)과, 상기 하부 절연층(INS2_1) 상에 배치된 상부 절연층(INS2_2)을 포함한 다중층으로 구성될 수 있다.
또한, 제2 절연층(INS2)은 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연층(INS2)의 하부 절연층(INS2_1) 및 상부 절연층(INS2_2) 각각은, 실리콘 질화물(SiNx) 및/또는 실리콘 산화물(SiOx) 등을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 제2 절연층(INS2)의 구조 및/또는 구성 물질이 특별히 한정되지는 않는다.
일 실시예에서, 제2 절연층(INS2)의 형성 이후, 화학적 기계 연마(chemical mechanical polishing) 공정 등을 통해 상기 제2 절연층(INS2)의 표면을 평탄화하는 공정이 더 실시될 수도 있다. 예를 들어, 제2 절연층(INS2)의 하부 절연층(INS2_1) 및/또는 상부 절연층(INS2_2)의 형성 이후, 화학적 기계 연마 공정과 같은 평탄화 공정을 실시할 수 있다.
또한, 실시예에 따라서는 제2 절연층(INS2)이 하부 절연층(INS2_1) 및 상부 절연층층(INS2_2)을 포함한 다중층으로 구성될 때, 상기 하부 절연층(INS2_1) 및 상부 절연층(INS2_2)의 사이에 적어도 하나의 도전 패턴(CDP)을 더 형성할 수도 있다. 예를 들어, 적어도 하나의 제1 및/또는 제2 트랜지스터들(TR1, TR2)과 중첩되거나 중첩되지 않도록, 제2 절연층(INS2)의 하부 절연층(INS2_1) 및 상부 절연층(INS2_2)의 사이에 적어도 하나의 도전 패턴(CDP)을 형성할 수 있다.
일 실시예에서, 도전 패턴(CDP)은, 적어도 하나의 제1 트랜지스터(TR1) 또는 제2 트랜지스터(TR2)와 중첩되도록 배치되어, 상기 적어도 하나의 제1 트랜지스터(TR1) 또는 제2 트랜지스터(TR2)의 차광 패턴 또는 일 전극(일 예로, 백-게이트 전극)을 구성할 수 있다. 다른 실시예에서, 도전 패턴(CDP)은, 적어도 하나의 제1 구동부 커패시터(CS) 또는 제2 구동부 커패시터(CE)의 일 전극을 구성할 수도 있다.
제2 활성층(ACT2)은 제2 절연막(INS2) 상에 배치될 수 있다. 이러한 제2 활성층(ACT2)은, 제2 게이트 전극(GAT2)과 중첩되는 채널 영역과, 상기 채널 영역의 양측에 위치한 소스 영역 및 드레인 영역을 포함할 수 있다.
실시예에 따라, 제2 활성층(ACT2)은 폴리 실리콘, 아모포스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 제2 활성층(ACT2)의 채널 영역은 불순물이 도핑되지 않은 진성 반도체 영역일 수 있고, 상기 제2 활성층(ACT2)의 소스 영역 및 드레인 영역은 각각 소정의 불순물이 도핑된 전도성 영역일 수 있다.
일 실시예에서, 각각의 주사 스테이지(SST)를 구성하는 제2 트랜지스터들(TR2)(즉, 제1 구동부 트랜지스터들(TS))의 제2 활성층들(ACT2)은 실질적으로 서로 동일 또는 유사한 물질로 이루어질 수 있다. 예를 들어, 제2 활성층들(ACT2)은, 폴리 실리콘, 아모포스 실리콘 및 산화물 반도체 중 동일한 어느 하나의 물질로 이루어질 수 있다. 일 예로, 제2 활성층들(ACT2)은 모두 레이저를 이용한 결정화 과정을 통해 제조된 폴리 실리콘으로 이루어질 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서, 적어도 하나의 제2 트랜지스터(TR2)는 나머지 제2 트랜지스터들(TR2)의 제2 활성층들(ACT2)과 상이한 물질로 이루어진 제2 활성층(ACT2)을 포함할 수도 있다. 또한, 일 실시예에서 적어도 하나의 제2 트랜지스터(TR2)에 포함된 제2 활성층(ACT2)은, 적어도 하나의 제1 트랜지스터(TR1)에 포함된 제1 활성층(ACT1)과 중첩되도록 배치될 수 있다.
제3 절연층(INS3)은, 제2 활성층(ACT2)을 커버하도록 상기 제2 활성층(ACT2) 상에 배치될 수 있다. 일 예로, 제3 절연층(INS3)은 각각의 제2 활성층(ACT2) 및 제2 게이트 전극(GAT2)의 사이에 개재되는 제2 게이트 절연층일 수 있다. 이러한 제3 절연층(INS3)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제3 절연층(INS3)은, 실리콘 질화물(SiNx) 및/또는 실리콘 산화물(SiOx) 등을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 제3 절연층(INS3)의 구조 및/또는 구성 물질이 특별히 한정되지는 않는다.
제2 게이트 전극(GAT2)은, 제3 절연층(INS3)을 사이에 개재하고 제2 활성층(ACT2)과 중첩되도록 배치될 수 있다. 예를 들어, 제2 게이트 전극(GAT2)은 각각의 제2 활성층(ACT2)의 일 영역(특히, 채널 영역)과 중첩되도록 제3 절연층(INS3) 상에 배치될 수 있다. 이러한 제2 게이트 전극(GAT2)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 도전 물질을 포함함으로써, 도전성을 가질 수 있다.
제4 절연층(INS4)은, 제2 트랜지스터(TR2)(일 예로, 복수의 제2 트랜지스터들(TR2))의 제2 활성층(ACT2) 및 제2 게이트 전극(GAT2)을 커버하도록 제2 게이트 전극(GAT2)의 상부에 배치될 수 있다. 이러한 제4 절연층(INS4)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제4 절연층(INS4)은, 실리콘 질화물(SiNx) 및/또는 실리콘 산화물(SiOx) 등을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 제4 절연층(INS4)의 구조 및/또는 구성 물질이 특별히 한정되지는 않는다. 일 실시예에서, 제4 절연층(INS4)의 형성 이후, 화학적 기계 연마 공정 등을 통해 상기 제4 절연층(INS4)의 표면을 평탄화하는 공정이 더 실시될 수도 있다.
제1 및 제2 소스 전극들(SE1, SE2)과 제1 및 제2 드레인 전극들(DE1, DE2)은 제4 절연층(INS4) 상에 서로 이격되어 배치될 수 있다. 이러한 제1 및 제2 소스 전극들(SE1, SE2)과 제1 및 제2 드레인 전극들(DE1, DE2)은 각각의 활성층(제1 또는 제2 활성층(ACT1, ACT2))의 일 영역에 연결된다.
제1 소스 전극(SE1)은, 제1 내지 제4 절연층들(INS1~INS4)을 사이에 개재하고, 제1 활성층(ACT1) 상에 배치될 수 있다. 이러한 제1 소스 전극(SE1)은, 제1 내지 제4 절연층들(INS1~INS4)을 관통하는 적어도 하나의 컨택홀을 통해 제1 활성층(ACT1)의 일 영역(일 예로, 소스 영역)에 연결될 수 있다. 한편, 실시예에 따라서는 제1 소스 전극(SE1)이, 제1 활성층(ACT1)과 별개로 구성되지 않고, 상기 제1 활성층(ACT1)과 일체로 형성될 수도 있다. 일 예로, 본 발명의 다른 실시예에서는, 적어도 하나의 제1 활성층(ACT1)의 소스 영역이 다른 회로 소자(일 예로, 다른 트랜지스터 및/또는 커패시터)의 일 전극이나 소정의 배선(일 예로, 제1 배선(LI1))에 바로 연결될 수도 있다.
제1 드레인 전극(DE1)은, 제1 내지 제4 절연층들(INS1~INS4)을 사이에 개재하고, 제1 활성층(ACT1) 상에 배치될 수 있다. 이러한 제1 드레인 전극(DE1)은, 제1 내지 제4 절연층들(INS1~INS4)을 관통하는 적어도 하나의 컨택홀을 통해 제1 활성층(ACT1)의 다른 일 영역(일 예로, 드레인 영역)에 연결될 수 있다. 한편, 실시예에 따라서는 제1 드레인 전극(DE1)이, 제1 활성층(ACT1)과 별개로 구성되지 않고, 상기 제1 활성층(ACT1)과 일체로 형성될 수도 있다. 일 예로, 본 발명의 다른 실시예에서는, 적어도 하나의 제1 활성층(ACT1)의 드레인 영역이 다른 회로 소자(일 예로, 다른 트랜지스터 및/또는 커패시터)의 일 전극이나 소정의 배선(일 예로, 제2 배선(LI2))에 바로 연결될 수도 있다.
제2 소스 전극(SE2)은, 제3 및 제4 절연층들(INS3, INS4)을 사이에 개재하고, 제2 활성층(ACT2) 상에 배치될 수 있다. 이러한 제2 소스 전극(SE2)은, 제3 및 제4 절연층들(INS3, INS4)을 관통하는 적어도 하나의 컨택홀을 통해 제2 활성층(ACT2)의 일 영역(일 예로, 소스 영역)에 연결될 수 있다. 한편, 실시예에 따라서는 제2 소스 전극(SE2)이, 제2 활성층(ACT2)과 별개로 구성되지 않고, 상기 제2 활성층(ACT2)과 일체로 형성될 수도 있다. 일 예로, 본 발명의 다른 실시예에서는, 적어도 하나의 제2 활성층(ACT2)의 소스 영역이 다른 회로 소자(일 예로, 다른 트랜지스터 및/또는 커패시터)의 일 전극이나 소정의 배선(일 예로, 제3 배선(LI3))에 바로 연결될 수도 있다.
제2 드레인 전극(DE2)은, 제3 및 제4 절연층들(INS3, INS4)을 사이에 개재하고, 제2 활성층(ACT2) 상에 배치될 수 있다. 이러한 제2 드레인 전극(DE2)은, 제3 및 제4 절연층들(INS3, INS4)을 관통하는 적어도 하나의 컨택홀을 통해 제2 활성층(ACT2)의 다른 일 영역(일 예로, 드레인 영역)에 연결될 수 있다. 한편, 실시예에 따라서는 제2 드레인 전극(DE2)이, 제2 활성층(ACT2)과 별개로 구성되지 않고, 상기 제2 활성층(ACT2)과 일체로 형성될 수도 있다. 일 예로, 본 발명의 다른 실시예에서는, 적어도 하나의 제2 활성층(ACT2)의 드레인 영역이 다른 회로 소자(일 예로, 다른 트랜지스터 및/또는 커패시터)의 일 전극이나 소정의 배선(일 예로, 제4 배선(LI4))에 바로 연결될 수도 있다.
도 1a 내지 도 12b를 참조하면, 본 발명의 일 실시예에 의한 게이트 구동부(GD)는 서로 중첩되는 주사 구동부(SD) 및 발광 제어 구동부(ED)를 포함하되, 발광 제어 구동부(ED)가 주사 구동부(SD)의 상부에 배치될 수 있다. 예를 들어, 주사 구동부(SD)는 제1 트랜지스터(TR1)를 구비한 주사 스테이지(SST)를 포함하고, 발광 제어 구동부(ED)는 제2 트랜지스터(TR2)를 구비한 발광 제어 스테이지(EST)를 포함할 수 있다.
일 예로, 각각의 주사 스테이지(SST)는 복수의 제1 구동부 트랜지스터들(TS)을 포함하며, 각각의 제1 구동부 트랜지스터(TS)는 베이스 층(BSL) 상의 제1 층에 배치된 제1 활성층(ACT1)을 포함하는 제1 트랜지스터(TR1)일 수 있다. 그리고, 각각의 발광 제어 스테이지(EST)는 복수의 제2 구동부 트랜지스터들(TE)을 포함하며, 각각의 제2 구동부 트랜지스터(TE)는 베이스 층(BSL) 상에서 제1 층보다 상부에 위치한 제2 층에 배치된 제2 활성층(ACT2)을 포함하는 제2 트랜지스터(TR2)일 수 있다.
도 12a 및 도 12b의 실시예들에서와 같이, 게이트 구동부(GD)는 서로 중첩되도록 배치된 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 포함할 수 있다. 그리고, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2) 중 하나는 주사 구동부(SD)의 제1 구동부 트랜지스터(TS) 및 발광 제어 구동부(ED)의 제2 구동부 트랜지스터(TE) 중 하나일 수 있고, 상기 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2) 중 다른 하나는 상기 제1 구동부 트랜지스터(TS) 및 상기 제2 구동부 트랜지스터(TE) 중 다른 하나일 수 있다. 즉, 실시예에 따라, 주사 구동부(SD)와 발광 제어 구동부(ED)는 게이트 구동부(GD)의 내부에서 서로 다른 층에 나뉘어 배치될 수 있다
실시예에 따라, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)는 서로 다른 특성을 가질 수 있다. 예를 들어, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)는 서로 다른 문턱 전압을 가질 수 있다.
일 실시예에서, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)는 각각 P형 트랜지스터로 형성되며, 제1 트랜지스터(TR1)의 문턱 전압은 제2 트랜지스터(TR2)의 문턱 전압보다 높을 수 있다. 예를 들어, 소정 값 또는 범위의 문턱 전압을 가지도록 제1 활성층(ACT1)을 결정화한 이후, 상기 제1 활성층(ACT1)의 상부에 제2 활성층(ACT2)을 형성 및 결정화하는 단계 등의 후속 공정에서 상기 제1 활성층(ACT1)의 문턱 전압이 상승하는 포지티브 쉬프트(positive shift)가 발생할 수 있다. 따라서, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)의 특성 차이를 고려하여 게이트 구동부(GD)의 적층 구조를 설계할 수 있다.
예를 들어, 각각의 주사 스테이지(SST)를 구성하는 제1 구동부 트랜지스터들(TS)과 각각의 발광 제어 스테이지(EST)를 구성하는 제2 구동부 트랜지스터들(TE) 각각에 대하여 문턱 전압 변화에 대한 동작 특성을 검사하고, 그 결과에 따라 제1 구동부 트랜지스터들(TS)과 제2 구동부 트랜지스터들(TE)의 층별 위치를 결정할 수 있다. 일 예로, 검사 결과, 제1 구동부 트랜지스터들(TS)이 문턱 전압 하강에 대응하는 네거티브 쉬프트(negative shift)에 대하여 제2 구동부 트랜지스터들(TE)보다 양호한 동작 특성을 나타내고, 제2 구동부 트랜지스터들(TE)이 문턱 전압 상승에 대응하는 포지티브 쉬프트에 대하여 제1 구동부 트랜지스터들(TS)보다 양호한 동작 특성을 나타내었다고 가정하기로 한다. 이 경우, 제2 구동부 트랜지스터들(TE)을 각각의 제1 트랜지스터(TR1)로서 하부 층에 형성하고, 제1 구동부 트랜지스터들(TS)을 각각의 제2 트랜지스터(TR2)로서 상부 층에 형성할 수 있다.
반대로, 제2 구동부 트랜지스터들(TE)이 문턱 전압의 네거티브 쉬프트에 대하여 보다 양호한 동작 특성을 나타내고, 제1 구동부 트랜지스터들(TS)이 문턱 전압의 포지티브 쉬프트에 대하여 보다 양호한 동작 특성을 나타내었을 경우, 제1 구동부 트랜지스터들(TS)을 각각의 제1 트랜지스터(TR1)로서 하부 층에 형성하고, 제2 구동부 트랜지스터들(TE)을 각각의 제2 트랜지스터(TR2)로서 상부 층에 형성할 수 있다.
또한, 이외에도 다양한 요인을 고려하여, 제1 구동부 트랜지스터들(TS)과 제2 구동부 트랜지스터들(TE)을 서로 다른 층에 나누어 배치할 수 있다. 이와 같이 제1 구동부 트랜지스터들(TS)과 제2 구동부 트랜지스터들(TE)이 서로 다른 층에 배치되면, 상기 제1 구동부 트랜지스터들(TS)의 특성과 상기 제2 구동부 트랜지스터들(TE)의 특성을 독립적으로 제어할 수 있다.
도 1a 내지 도 12c를 참조하면, 게이트 구동부(GD)는 적어도 주사 구동부(SD)를 포함하며, 상기 주사 구동부(SD)는, 제1 층 상의 제1 활성층(ACT1)을 포함한 제1 트랜지스터(TR1)와, 제2 층 상의 제2 활성층(ACT2)을 포함한 제2 트랜지스터(TR2)를 구비한 적층형 주사 구동부로 형성될 수 있다. 예를 들어, 각각의 주사 스테이지(SST)를 구성하는 제1 구동부 트랜지스터들(TS) 중 일부는 각각의 제1 트랜지스터(TR1)로서 하부 층에 형성되고, 상기 제1 구동부 트랜지스터들(TS) 중 다른 일부는 각각의 제2 트랜지스터(TR2)로서 상부 층에 배치될 수 있다.
일 예로, 도 6의 주사 스테이지(SST)를 구성하는 제1 구동부 트랜지스터들(TS) 중, 보다 높은 온-전류를 확보하여야 하며 상대적으로 넓은 면적을 차지하는 출력부(130)의 트랜지스터들(일 예로, 주사 스테이지(SST)의 제7 및 제8 트랜지스터들(TS7, TS8))을 하부 층의 제1 트랜지스터들(TR1)로 형성할 수 있다. 그리고, 상기 제1 구동부 트랜지스터들(TS) 중, 주사 구동부(SD)의 오동작이 방지되도록 안정적인 문턱 전압 특성을 확보하여야 하는 입력부(110) 및 제어부(120)의 트랜지스터들(일 예로, 주사 스테이지(SST)의 제1 내지 제6 트랜지스터들(TS1~TS6)) 중 적어도 일부를 상부 층의 제2 트랜지스터들(TR2)로 형성할 수 있다.
예를 들어, 각각의 주사 스테이지(SST)는, 제2 트랜지스터들(TR2)을 포함하는 입력부(110), 다른 제2 트랜지스터들(TR2)을 포함하는 제어부(120), 및 제1 트랜지스터들(TR1)을 포함하는 출력부(130)를 구비할 수 있다. 한편, 제1 구동부 커패시터들(CS1) 각각은, 제1 및 제2 트랜지스터들(TR1, TR2)의 전극들 중 일부와 동일한 층에 배치되는 적어도 하나의 전극을 포함할 수 있다.
도 1a 내지 도 12d를 참조하면, 게이트 구동부(GD)는 적어도 발광 제어 구동부(ED)를 포함하며, 상기 발광 제어 구동부(ED)는, 제1 층 상의 제1 활성층(ACT1)을 포함한 제1 트랜지스터(TR1)와, 제2 층 상의 제2 활성층(ACT2)을 포함한 제2 트랜지스터(TR2)를 구비한 적층형 발광 제어 구동부로 형성될 수 있다. 예를 들어, 각각의 발광 제어 스테이지(EST)를 구성하는 제2 구동부 트랜지스터들(TE) 중 일부는 각각의 제1 트랜지스터(TR1)로서 하부 층에 배치되고, 상기 제2 구동부 트랜지스터들(TE) 중 다른 일부는 각각의 제2 트랜지스터(TR2)로서 상부 층에 배치될 수 있다.
일 예로, 도 9의 발광 제어 스테이지(EST)를 구성하는 제2 구동부 트랜지스터들(TE) 중, 보다 높은 온-전류를 확보하여야 하며 상대적으로 넓은 면적을 차지하는 출력부(240)의 트랜지스터들(일 예로, 발광 제어 스테이지(EST)의 제9 및 제10 트랜지스터들(TE9, TE10))을 하부 층의 제1 트랜지스터들(TR1)로 형성할 수 있다. 그리고, 상기 제2 구동부 트랜지스터들(TE) 중, 발광 제어 구동부(ED)의 오동작이 방지되도록 안정적인 문턱 전압 특성을 확보하여야 하는 입력부(210), 제1 제어부(220) 및 제2 제어부(230)의 트랜지스터들(일 예로, 발광 제어 스테이지(EST)의 제1 내지 제8 트랜지스터들(TE1~TE8)) 중 적어도 일부를 상부 층의 제2 트랜지스터들(TR2)로 형성할 수 있다.
예를 들어, 각각의 발광 제어 스테이지(EST)는, 제2 트랜지스터들(TR2)을 포함하는 입력부(210), 다른 제2 트랜지스터들(TR2)을 포함하는 제1 제어부(220), 또 다른 제2 트랜지스터들(TR2)을 포함하는 제2 제어부(230), 및 제1 트랜지스터들(TR1)을 포함하는 출력부(240)를 구비할 수 있다. 한편, 제2 구동부 커패시터들(CE) 각각은, 제1 및 제2 트랜지스터들(TR1, TR2)의 전극들 중 일부와 동일한 층에 배치되는 적어도 하나의 전극을 포함할 수 있다.
도 12c 및 도 12d의 실시예들에서와 같이, 주사 구동부(SD) 및/또는 발광 제어 구동부(ED) 각각은, 서로 다른 층에 나뉘어 배치된 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 포함할 수 있다. 예를 들어, 각각의 제1 구동부 트랜지스터(TS)에서 요구되는 특성을 고려하여 제1 구동부 트랜지스터들(TS)을 하부 층 및 상부 층에 나누어 배치할 수 있다. 유사하게, 각각의 제2 구동부 트랜지스터(TE)에서 요구되는 특성을 고려하여 제2 구동부 트랜지스터들(TE)을 하부 층 및 상부 층에 나누어 배치할 수 있다.
도 1a 내지 도 13을 참조하면, 제1 및 제2 소스 전극들(SE1, SE2)과 제1 및 제2 드레인 전극들(DE1, DE2) 중 적어도 하나의 전극은, 적어도 하나의 브릿지 패턴을 통한 다단의 컨택 구조를 통해 각각의 활성층(일 예로, 제1 또는 제2 활성층(ACT1, ACT2))에 연결될 수 있다. 예를 들어, 제1 소스 전극(SE1)은 제1 및 제2 브릿지 패턴들(BRP1, BRP2)을 통해 제1 활성층(ACT1)의 소스 영역에 연결되고, 제1 드레인 전극(DE1)은 제3 및 제4 브릿지 패턴들(BRP3, BRP4)을 통해 제1 활성층(ACT1)의 드레인 영역에 연결될 수 있다. 이 경우, 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)과 제1 활성층(ACT1) 사이의 거리가 증가하더라도, 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 제1 활성층(ACT1)에 안정적으로 연결할 수 있다.
일 실시예에서, 각각의 브릿지 패턴은 제1 및 제2 게이트 전극들(GAT1, GAT2) 및 도전 패턴(CDP) 중 어느 하나와 동일한 층에 배치될 수 있다. 일 예로, 제1 및 제3 브릿지 패턴들(BRP1, BRP3)은 도전 패턴(CDP)과 동일한 층에 배치되고, 제2 및 제4 브릿지 패턴들(BRP2, BRP4)은 제2 게이트 전극(GAT2)과 동일한 층에 배치될 수 있다. 이 경우, 게이트 구동부(GD)를 구성하는 도전층들의 수를 늘리지 않고도, 상기 게이트 구동부(GD)의 내부에 브릿지 패턴들을 용이하게 형성할 수 있다.
상술한 실시예들에 의하면, 게이트 구동부(GD)를 구성하는 각각의 트랜지스터에서 요구되는 특성을 고려하여, 상기 게이트 구동부(GD)를 구성하는 트랜지스터들을 적어도 두 개의 그룹으로 나누어 서로 다른 층에 배치할 수 있다. 이에 따라, 축소된 면적을 가지는 고밀도의 게이트 구동부(GD)를 구성하면서도, 상기 게이트 구동부(GD)의 동작 특성을 확보할 수 있다.
도 14는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 나타낸다. 예를 들어, 도 14는 앞서 설명한 실시예들에 의한 적층형 게이트 구동부(GD)의 제1 및 제2 활성층들(ACT1, ACT2)을 결정화하는 방법과 관련한 일 실시예를 나타낸다. 편의상, 도 14에서는 제1 및 제2 활성층들(ACT1, ACT2)의 결정화 조건을 조절하기 위한 방법적 특징이 강조될 수 있도록 도면을 구성하며, 결정화 단계에서의 단면 구조는 개략적으로만 도시하기로 한다.
도 1a 내지 도 14를 참조하면, 제1 활성층(ACT1) 및 제2 활성층(ACT2)은 서로 다른 층에 배치된다. 이 경우, 제1 활성층(ACT1) 및 제2 활성층(ACT2)을 서로 다른 조건으로 결정화할 수 있다. 예를 들어, 본 발명의 일 실시예에 의한 표시 장치는 서로 다른 층에 배치된 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 포함한 게이트 구동부(GD)를 구비할 수 있다. 그리고, 상기 표시 장치의 제조 방법은, 베이스 층(BSL) 상에 제1 트랜지스터(TR1)의 제1 활성층(ACT1)을 형성하는 단계와, 상기 제1 활성층(ACT1) 상에 제2 트랜지스터(TR2)의 제2 활성층(ACT2)을 형성하는 단계를 포함하며, 제1 활성층(ACT1) 및 제2 활성층(ACT2)을 서로 다른 조건으로 결정화할 수 있다. 일 예로, 레이저 조사 장치(LID)를 이용하여 제1 및 제2 활성층들(ACT1, ACT2)을 결정화하는 단계에서 제1 및 제2 활성층들(ACT1, ACT2)에 조사되는 레이저의 피치를 상이하게 설정할 수 있다.
실시예에 따라, 제1 활성층(ACT1)을 결정화하는 단계는, 버퍼층(BFL)이 형성된 베이스 층(BSL)의 일면 상에 제1 활성층(ACT1)을 형성한 이후, 상기 제1 활성층(ACT1)에 제1 피치(pt1)로 레이저를 조사하여 제1 활성층(ACT1)을 결정화하는 단계를 포함할 수 있다. 상기 제1 활성층(ACT1)의 결정화 단계는 제2 활성층(ACT2)의 형성 이전에 실시될 수 있다. 즉, 제1 활성층(ACT1)과 제2 활성층(ACT2)은 서로 다른 공정 단계에서 순차적으로 결정화될 수 있다.
실시예에 따라, 제2 활성층(ACT2)을 결정화하는 단계는, 버퍼층(BFL), 제1 활성층(ACT1), 제1 절연층(INS1), 제1 게이트 전극(GAT1) 및 제2 절연층(INS2)이 순차적으로 형성된 베이스 층(BSL)의 일면 상에 제2 활성층(ACT2)을 형성한 이후, 상기 제2 활성층(ACT2)에 제2 피치(pt2)로 레이저를 조사하여 제2 활성층(ACT2)을 결정화하는 단계를 포함할 수 있다. 또한, 제2 활성층(ACT2)의 결정화 단계에서, 앞서 결정화된 제1 활성층(ACT1)의 적어도 일 영역에 추가적으로 레이저가 조사될 수도 있다.
실시예에 따라, 제1 활성층(ACT1) 및 제2 활성층(ACT2)은 순차적으로 형성 및 결정화되는 것으로서, 제1 활성층(ACT1)은 결정화 공정이 완료된 이후에도 후속 공정에 의해 그 특성이 일부 변화될 수 있다. 일 예로, 후속 공정의 영향으로 인해, 제1 활성층(ACT1)의 문턱 전압이 변화(쉬프트)될 수 있다.
일 실시예에서, 제1 활성층(ACT1)의 문턱 전압 쉬프트를 고려하여, 상대적으로 문턱 전압 쉬프트에 강건한 트랜지스터들을 제1 트랜지스터들(TR1)로서 하부 층에 배치할 수 있다. 예를 들어, 주사 스테이지(SST) 및/또는 발광 제어 스테이지(EST)의 출력부들(130, 240)에 배치된 버퍼 트랜지스터들(일 예로, 주사 스테이지(SST)의 제7 및 제8 트랜지스터들(TS7, TS8) 및/또는 발광 제어 스테이지(EST)의 제9 및 제10 트랜지스터들(TE9, TE10))을 제1 트랜지스터들(TR1)로서 하부 층에 배치할 수 있다.
이 경우, 제1 및 제2 트랜지스터들(TR1, TR2) 각각에서 요구되는 특성을 고려하여, 제1 활성층(ACT1)을 결정화하기 위한 레이저의 제1 피치(pt1)를, 제2 활성층(ACT2)을 결정화하기 위한 레이저의 제2 피치(pt2)보다 크게 설정할 수 있다. 일 실시예에서, 제1 피치(pt1)는 대략 20.3㎛일 수 있으며, 제2 피치(pt2)는 20.3㎛보다 클 수 있으나, 결정화 단계에서 조사되는 레이저의 피치가 이에 한정되지는 않는다.
이에 따라, 각각의 제1 활성층(ACT1)은, 각각의 제2 활성층(ACT2)과 상이한 특성을 가질 수 있다. 예를 들어, 제1 활성층(ACT1)은 제2 활성층(ACT2)보다 낮은 결정화도를 가질 수 있다.
다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 활성층(ACT1) 및 제2 활성층(ACT2)의 결정화 조건과, 이에 따른 제1 활성층(ACT1) 및 제2 활성층(ACT2)의 결정화도는, 각각 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)에서 요구되는 특성에 따라 달라질 수 있다.
상술한 실시예에 의하면, 게이트 구동부(GD)의 동작 특성은 확보하면서도 적어도 일부의 활성층(일 예로, 제1 활성층들(ACT1))의 결정화 공정에서 소요되는 시간을 단축할 수 있다. 이에 따라, 표시 장치의 택트 타임을 저감하고, 제조 효율을 향상시킬 수 있다.
또한, 각각의 제1 트랜지스터(TR1)가 각각의 제2 트랜지스터(TR2)에 비해 상대적으로 넓은 면적을 가지는 경우, 적어도 하나의 제2 트랜지스터(TR2)를 어느 하나의 제1 트랜지스터(TR1)와 완전히 중첩되는 영역 내에 형성할 수 있다. 이 경우, 상기 적어도 하나의 제2 활성층(ACT2)의 단차를 최소화하여 단선을 방지할 수 있다.
상술한 실시예에 의하면, 게이트 구동부(GD)를 구성하는 각각의 트랜지스터에서 요구되는 특성을 고려하여, 제1 활성층(ACT1) 및 제2 활성층(ACT2)의 결정화 조건을 층별로 독립적으로 조절할 수 있다. 이에 따라, 게이트 구동부(GD)의 동작 특성을 확보하면서도 상기 게이트 구동부(GD)의 제조 효율을 높일 수 있다.
도 15는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 나타낸다. 예를 들어, 도 15는 표시 영역(DA) 및 비표시 영역(NDA)에 각각 화소들(PXL) 및 게이트 구동부(GD)를 구비한 표시 패널(PNL)에서, 상기 표시 영역(DA) 및 비표시 영역(NDA)의 활성층들을 결정화하는 방법과 관련한 일 실시예를 나타낸다. 편의상, 도 15에서도 상기 활성층들의 결정화 조건을 조절하기 위한 방법적 특징이 강조될 수 있도록 도면을 구성하며, 결정화 단계에서의 단면 구조는 개략적으로만 도시하기로 한다.
도 1a 내지 도 15를 참조하면, 게이트 구동부(GD)는 베이스 층(BSL)의 소정 층에 배치된 제1 및/또는 제2 활성층들(ACT1, ACT2)을 포함한 제1 및/또는 제2 트랜지스터들(TR1, TR2)을 구비할 수 있다. 상기 제1 및/또는 제2 활성층들(ACT1, ACT2)은 비표시 영역(NDA)의 내장 회로 영역(특히, 게이트 구동부 영역)에 형성될 수 있다.
또한, 각각의 화소(PXL)는 베이스 층(BSL)의 소정 층(일 예로, 버퍼층(BFL)의 상부)에 배치된 각각의 제3 활성층(ACT3)을 포함한 화소 트랜지스터들(TP)을 구비할 수 있다. 화소들(PXL) 각각의 제3 활성층들(ACT3)은 표시 영역(DA)(특히, 각각의 화소 영역)에 형성될 수 있다.
실시예에 따라, 비표시 영역(NDA)의 제1 활성층들(ACT1) 및/또는 제2 활성층들(ACT2)과, 표시 영역(DA)의 제3 활성층들(ACT3)은 서로 다른 조건으로 결정화될 수 있다. 예를 들어, 본 발명의 일 실시예에 의한 표시 장치의 제조 방법은, 비표시 영역(NDA)에 각각 제1 및 제2 활성층들(ACT1, ACT2)을 포함한 제1 및 제2 트랜지스터들(TR1, TR2)을 형성하고, 표시 영역(DA)에는 각각의 제3 활성층(ACT3)을 포함한 화소 트랜지스터들(TP)을 형성하는 단계를 포함할 수 있다. 또한, 상기 표시 장치를 제조함에 있어, 제1 및 제2 활성층들(ACT1, ACT2) 중 적어도 하나의 활성층과 상이한 조건으로 제3 활성층들(ACT3)을 결정화할 수 있다.
일 실시예에서, 화소 트랜지스터들(TP)에 비해, 게이트 구동부(GD)를 구성하는 제1 및/또는 제2 트랜지스터들(TR1, TR2)에서 보다 안정적인 문턱 전압 특성이 요구될 수 있다. 예를 들어, 각각의 화소(PXL)는 도 3b의 실시예와 같이 구성되고, 외부 보상 방식을 통해 화소들(PXL)의 특성 편차를 보상할 수 있다. 이 경우, 화소들(PXL)의 구동 트랜지스터들 간에 문턱 전압 편차가 발생하더라도, 상기 문턱 전압 편차가 보상되도록 영상 데이터를 변환함으로써, 화소들(PXL)이 각각의 데이터 신호에 대응하여 균일한 휘도로 발광할 수 있다.
이 경우, 제1 및 제2 활성층들(ACT1, ACT2) 중 적어도 하나의 활성층을 결정화하는 단계에서 상기 적어도 하나의 활성층에 상대적으로 작은 제1 피치(pt1')(일 예로, 대략 20.3㎛)로 조밀하게 레이저를 조사하고, 제3 활성층들(ACT3)을 결정화하는 단계에서는 제3 활성층들(ACT3)에 상기 제1 피치(pt1')보다 큰 제2 피치(pt2')(일 예로, 20.3㎛보다 큰 피치)로 레이저를 조사할 수 있다. 이에 따라, 각각의 제3 활성층(ACT3)은 제1 및 제2 활성층들(ACT1, ACT2) 중 적어도 하나의 활성층보다 낮은 결정화도를 가질 수 있다.
다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 및/또는 제2 활성층들(ACT1, ACT2) 및 제3 활성층들(ACT3)의 결정화 조건은, 각각 게이트 구동부(GD) 및 화소들(PXL)에서 요구되는 트랜지스터 특성에 따라 달라질 수 있다.
또한, 실시예에 따라서는, 화소 트랜지스터들(TP)도 적층 구조로 형성될 수 있다. 예를 들어, 각각의 화소(PXL)를 구성하는 복수의 화소 트랜지스터들(TP) 중 일부는, 제1 활성층(ACT1)과 동일한 층에 배치된 각각의 활성층을 포함하도록 하부 층에 배치하고, 상기 화소 트랜지스터들(TP) 중 다른 일부는, 제2 활성층(ACT2)과 동일한 층에 배치된 각각의 활성층을 포함하도록 상부 층에 배치할 수 있다.
상술한 실시예에 의하면, 게이트 구동부(GD) 및 화소들(PXL) 각각에 구비된 트랜지스터들에서 요구되는 특성 및 표시 장치의 제조 효율을 고려하여, 표시 패널(PNL)에 형성되는 활성층들(일 예로, 제1 및 제2 활성층들(ACT1, ACT2)과 제3 활성층들(ACT3))의 결정화 조건을 영역별로 독립적으로 조절할 수 있다. 이에 따라, 게이트 구동부(GD) 및 화소들(PXL) 각각에서 요구되는 동작 특성은 확보하면서도 활성층들의 결정화 공정에서 소요되는 시간을 단축할 수 있다. 일 예로, 표시 영역(DA)의 제3 활성층들(ACT3)을 결정화하는 단계에서 보다 큰 피치로 레이저를 조사함으로써, 상기 제3 활성층들(ACT3)의 결정화 공정에서 소요되는 시간을 단축할 수 있다. 이에 따라, 표시 장치의 택트 타임을 저감하고, 제조 효율을 향상시킬 수 있다. 특히, 표시 장치가 대형화될 경우, 상술한 실시예를 적용함에 따라 표시 영역(DA)의 화소 트랜지스터들(TP)을 결정화하는 데에 소요되는 시간을 보다 획기적으로 단축할 수 있다.
전술한 바와 같은 본 발명의 다양한 실시예들에 의한 표시 장치 및 그의 제조 방법에 따르면, 게이트 구동부(GD)를 구성하는 제1 및 제2 트랜지스터들(TR1, TR2)을 서로 다른 층에 나누어 배치함으로써, 공간 활용도를 높이고 고밀도의 적층형 게이트 구동부(GD)를 형성할 수 있다. 이에 따라, 게이트 구동부(GD)를 표시 패널(PNL)에 배치하더라도, 상기 게이트 구동부(GD)가 차지하는 면적을 저감하여 표시 패널(PNL)의 비표시 영역(NDA)을 효과적으로 축소할 수 있다.
또한, 본 발명의 다양한 실시예들에 의한 표시 장치 및 그의 제조 방법에 따르면, 게이트 구동부(GD)를 구성하는 트랜지스터들(일 예로, 제1 구동부 트랜지스터들(TS) 및/또는 제2 구동부 트랜지스터들(TE)) 각각에서 요구되는 특성을 고려하여, 상기 게이트 구동부(GD)의 트랜지스터들을 서로 다른 층에 나누어, 각각의 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 구성할 수 있다. 또한, 상기 제1 및 제2 트랜지스터들(TR1, TR2)의 활성층들, 즉, 제1 및 제2 활성층들(ACT1, ACT2)을 서로 다른 층에 배치함으로써, 상기 제1 및 제2 활성층들(ACT1, ACT2)의 결정화 조건을 층별로 조절할 수 있다. 이에 따라, 게이트 구동부(GD)에서 요구되는 특성을 만족하도록 제1 및 제2 트랜지스터들(TR1, TR2)을 형성하면서도, 표시 장치의 제조 효율을 향상시킬 수 있다.
추가적으로, 본 발명의 일 실시예에 의한 표시 장치 및 그의 제조 방법에 따르면, 게이트 구동부(GD)를 구성하는 제1 및 제2 트랜지스터들(TR1, TR2)과 화소 트랜지스터들(TP) 각각에서 요구되는 특성을 고려하여, 표시 패널(PNL)의 영역별로 상이한 조건으로 활성층들을 결정화할 수 있다. 예를 들어, 제1 및 제2 트랜지스터들(TR1, TR2) 중 적어도 하나의 활성층(즉, 제1 및/또는 제2 활성층들(ACT1, ACT2))과 상이한 조건으로, 화소 트랜지스터들(TP)의 활성층들(즉, 제3 활성층들(ACT3))을 결정화할 수 있다. 이에 따라, 표시 장치의 동작 특성을 확보하면서도 상기 표시 장치의 제조 효율을 향상시킬 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
ACT1: 제1 활성층 ACT2: 제2 활성층
ACT3: 제3 활성층 BSL: 베이스 층
DA: 표시 영역 DD: 데이터 구동부
DL: 데이터선 DRC: 구동 회로
E: 발광 제어선 ED: 발광 제어 구동부
EST: 발광 제어 스테이지 GAT1: 제1 게이트 전극
GAT2: 제2 게이트 전극 GD: 게이트 구동부
GL: 게이트선 NDA: 비표시 영역
PNL: 표시 패널 PXL: 화소
S: 주사선 SD: 주사 구동부
SST: 주사 스테이지 TCON: 타이밍 제어부
TE: 제2 구동부 트랜지스터 TP: 화소 트랜지스터
TS: 제1 구동부 트랜지스터 TR1: 제1 트랜지스터
TR2: 제2 트랜지스터

Claims (20)

  1. 게이트선들 및 데이터선들에 연결된 화소들;
    상기 게이트선들로 게이트 신호를 공급하기 위한 게이트 구동부; 및
    상기 데이터선들로 데이터 신호를 공급하기 위한 데이터 구동부를 구비하며,
    상기 게이트 구동부는,
    제1 층에 배치된 제1 활성층을 포함하는 제1 트랜지스터; 및
    상기 제1 층 상의 제2 층에 배치된 제2 활성층을 포함하는 제2 트랜지스터를 구비하는, 표시 장치.
  2. 제1항에 있어서,
    상기 게이트선들은 주사선들 및 발광 제어선들을 포함하며,
    상기 게이트 구동부는,
    상기 주사선들로 주사 신호를 공급하기 위한 주사 구동부; 및
    상기 발광 제어선들로 발광 제어 신호를 공급하기 위한 발광 제어 구동부를 포함하는, 표시 장치.
  3. 제2항에 있어서,
    상기 주사 구동부는 상기 제2 트랜지스터를 구비한 주사 스테이지를 포함하며,
    상기 발광 제어 구동부는 상기 제1 트랜지스터를 구비한 발광 제어 스테이지를 포함하는, 표시 장치.
  4. 제2항에 있어서,
    상기 주사 구동부는 상기 제1 트랜지스터를 구비한 주사 스테이지를 포함하며,
    상기 발광 제어 구동부는 상기 제2 트랜지스터를 구비한 발광 제어 스테이지를 포함하는, 표시 장치.
  5. 제1항에 있어서,
    상기 게이트선들은 주사선들을 포함하고,
    상기 게이트 구동부는 상기 주사선들로 순차적으로 주사 신호를 공급하기 위한 주사 스테이지들을 포함하며,
    각각의 주사 스테이지는,
    상기 제2 트랜지스터를 포함하는 입력부; 및
    상기 제1 트랜지스터를 포함하는 출력부를 구비하는, 표시 장치.
  6. 제1항에 있어서,
    상기 게이트선들은 발광 제어선들을 포함하고,
    상기 게이트 구동부는 상기 발광 제어선들로 순차적으로 발광 제어 신호를 공급하기 위한 발광 제어 스테이지들을 포함하며,
    각각의 발광 제어 스테이지는,
    상기 제2 트랜지스터를 포함하는 입력부; 및
    상기 제1 트랜지스터를 포함하는 출력부를 구비하는, 표시 장치.
  7. 제1항에 있어서,
    상기 제1 활성층 및 상기 제2 활성층은 서로 중첩되는, 표시 장치.
  8. 제1항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 서로 다른 특성을 가지는, 표시 장치.
  9. 제8항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 서로 다른 문턱 전압을 가지는, 표시 장치.
  10. 제9항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각 P형 트랜지스터로 형성되며,
    상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압보다 높은, 표시 장치.
  11. 제1항에 있어서,
    상기 제1 활성층 및 상기 제2 활성층은 서로 다른 특성을 가지는, 표시 장치.
  12. 제11항에 있어서,
    상기 제1 활성층은, 상기 제2 활성층보다 낮은 결정화도를 가지는, 표시 장치.
  13. 제1항에 있어서,
    상기 화소들이 배치된 표시 영역과 상기 게이트 구동부가 배치된 비표시 영역을 포함한 표시 패널을 구비하는, 표시 장치.
  14. 제13항에 있어서,
    상기 화소들 각각은 제3 활성층을 포함하는 화소 트랜지스터를 구비하며,
    상기 제3 활성층은 상기 제1 활성층 및 상기 제2 활성층 중 적어도 하나의 활성층보다 낮은 결정화도를 가지는, 표시 장치.
  15. 제1 트랜지스터 및 제2 트랜지스터를 포함한 게이트 구동부를 구비하는 표시 장치의 제조 방법에 있어서,
    베이스 층 상에 상기 제1 트랜지스터의 활성층을 형성하는 단계; 및
    상기 제1 트랜지스터의 활성층 상에 상기 제2 트랜지스터의 활성층을 형성하는 단계를 포함하며,
    상기 제1 트랜지스터의 활성층과 상기 제2 트랜지스터의 활성층을 서로 다른 조건으로 결정화하는, 표시 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 제1 트랜지스터의 활성층을 결정화하는 단계에서, 상기 제1 트랜지스터의 활성층에 제1 피치로 레이저를 조사하고,
    상기 제2 트랜지스터의 활성층을 결정화하는 단계에서, 상기 제2 트랜지스터의 활성층에 제2 피치로 레이저를 조사하는, 표시 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 제1 피치는 상기 제2 피치보다 크게 설정되는, 표시 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 제2 트랜지스터의 활성층을 결정화하기 이전에 상기 제1 트랜지스터의 활성층을 결정화하는, 표시 장치의 제조 방법.
  19. 제15항에 있어서,
    상기 표시 장치의 표시 영역에 화소 트랜지스터를 형성하는 단계를 더 포함하며,
    상기 제1 및 제2 트랜지스터들의 활성층들 중 적어도 하나의 활성층과 상이한 조건으로, 상기 화소 트랜지스터의 활성층을 결정화하는, 표시 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 및 제2 트랜지스터들의 활성층들 중 적어도 하나의 활성층을 결정화하는 단계에서, 제1 피치로 상기 적어도 하나의 활성층에 레이저를 조사하고,
    상기 화소 트랜지스터의 활성층을 결정화하는 단계에서, 상기 제1 피치보다 큰 제2 피치로 상기 화소 트랜지스터의 활성층에 레이저를 조사하는, 표시 장치의 제조 방법.
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