KR102565930B1 - 게이트 구동회로 및 이를 이용한 표시장치 - Google Patents

Abstract

본 명세서의 실시예에 따른 표시장치는 복수의 게이트 라인들 각각에 연결된 복수의 화소들을 갖는 표시 영역을 포함한 표시패널, 표시 영역에 인접한 비표시 영역에 배치되고, 게이트 라인들에 게이트 신호를 공급하는 복수의 스테이지들을 포함하는 게이트 구동회로, 및 복수의 스테이지들 중 적어도 한 개의 스테이지에 연결되고, 비표시 영역에 있는 보조 부하를 포함하며, 복수의 게이트 라인들 중 적어도 두 개의 게이트 라인들에 연결된 복수의 화소들의 수가 상이함으로써, 게이트 구동회로의 출력 노드에 걸리는 부하의 크기를 균일하게 하여 표시장치의 화면 이상을 방지할 수 있다.

Description

게이트 구동회로 및 이를 이용한 표시장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE USING THE SAME}

본 명세서는 게이트 구동회로 및 이를 이용한 표시장치로서, 보다 구체적으로는 게이트 구동회로에 연결된 부하의 크기의 불균형으로 인한 표시장치의 화면 이상을 방지할 수 있는 게이트 구동회로 및 이를 이용한 표시장치에 관한 것이다.

현재 다양한 표시장치들이 개발 및 시판되고 있다. 예를 들어, 액정 표시장치(liquid crystal display device; LCD), 전계방출 표시장치(field emission display device; FED), 전기영동 표시장치(electro phoretic display device; EPD), 전기습윤 표시장치(electro-wetting display device; EWD) 및 유기발광 표시장치(organic light emitting display device; OLED), 양자점 표시장치(quantum dot display device; QD) 등의 표시장치가 있다.

표시장치들을 구현하기 위한 기술이 발전하면서 많은 제품들이 양산됨에 따라, 표시장치를 구현하기 위한 기술을 넘어서 표시장치는 소비자가 원하는 디자인을 구현하기 위한 기술 위주로 발전하고 있다. 그 중 한가지는 표시 영역의 형태의 다양화이다. 표시 영역은 실질적으로 화소가 발광하여 영상이 표시되는 영역으로 사각형의 형태에서 벗어나 다양한 형태가 요구된다. 예를 들어, 웨어러블(wearable) 표시 장치와 같이 다양한 목적을 가진 표시장치의 표시 영역의 형태를 다변화 시킴으로써 제품 디자인의 유연성을 확보하기 위한 기술을 확보하기 위한 노력이 필요하다.

표시장치는 화소들이 발광하여 영상이 표시되는 표시 영역과 영상이 표시되지 않는 비표시 영역으로 구분되는 표시패널을 구비한다. 비표시 영역에는 표시 영역을 구성하는 화소 어레이에 구동 신호를 전달하기 위한 회로들이 배치된다. 화소 어레이의 게이트 라인에 게이트 신호를 전달하기 위해서 게이트 구동회로가 배치되고, 화소 어레이의 데이터 라인에 데이터 신호를 전달하기 위해서 데이터 구동회로가 배치된다.

게이트 구동회로는 화소 어레이와 함께 표시패널에 내장되는 기술이 적용될 수 있는데, 표시패널에 내장된 게이트 구동회로는 GIP(gate driver in panel) 방식의 회로, 즉, GIP 회로로 알려져 있다. GIP 회로는 시프트 레지스터(shift register)를 포함하고, 시프트 레지스터를 구성하는 스테이지(stage)들은 스타트 펄스(start pulse)에 응답하여 출력을 발생하며, 그 출력을 클럭 신호에 따라 시프트시킬 수 있다. 즉, 게이트 구동회로는 다수의 박막 트랜지스터(thin film transistor; TFT)를 포함하는 스테이지들을 구비하고, 스테이지들은 종속적(cascading)으로 접속되어 출력을 순차적으로 발생할 수 있다. 이하에서, 박막 트랜지스터는 트랜지스터의 한 종류로 트랜지스터로 언급될 수 있다.

트랜지스터는 N타입 트랜지스터와 P타입 트랜지스터를 포함한다. 예를 들어, 트랜지스터의 종류가 P타입인 경우, 스테이지들은 각각 풀업 트랜지스터(pull-up transistor)를 제어하기 위한 Q 노드, 풀다운 트랜지스터(pull-down transistor)를 제어하기 위한 QB(Q bar) 노드를 포함할 수 있다. 또한, 스테이지들 각각은 전단 스테이지로부터 입력된 스타트 전압 신호, 후단 스테이지로부터 입력된 리셋신호, 및 클럭 신호에 응답하여 Q 노드와 QB 노드 전압을 서로 반대로 충방전시키는 스위칭 트랜지스터들을 포함할 수 있다.

QB 노드는 Q 노드와 반대로 충방전된다. 즉, Q 노드가 로직 하이 전압일때 QB 노드는 로직 로우 전압이 되고, Q 노드가 로직 로우 전압일때 QB 노드는 로직 하이 전압이 된다. Q 노드 또는 QB 노드에 로직 로우 전압이 인가되면 풀업 트랜지스터 또는 풀다운 트랜지스터가 턴온(turn-on)되고, Q 노드 또는 QB 노드에 로직 하이 전압이 인가되면 풀업 트랜지스터 또는 풀다운 트랜지스터가 턴오프(turn-off)되므로, 화소 어레이로 인가되는 게이트 신호를 온(on)/오프(off)시켜줄 수 있다. 풀업 트랜지스터 및 풀다운 트랜지스터의 일전극은 화소 어레이로 게이트 신호를 제공하기 위한 게이트 라인에 연결되므로, 풀업 트랜지스터 및 풀다운 트랜지스터는 화소 어레이에 의한 부하(load)의 영향을 받는다.

표시 영역의 형태가 다양화되면 복수의 게이트 라인들 각각에 걸리는 부하의 크기가 일정하지 않게 된다. 예를 들면, 부하의 크기의 변화로 인해 화소 어레이로 인가되는 게이트 신호의 오류가 발생하고, 이는 화면 이상 또는 화면의 화질이 저하되는 문제를 발생시킬 수 있다.

이에 본 명세서의 발명자들은 위에서 언급한 문제점들을 인식하고, 게이트 구동회로의 각 스테이지들이 받는 부하의 크기의 차이를 줄이기 위한 게이트 구동회로 및 이를 적용한 표시장치를 발명하였다.

본 명세서의 실시예에 따른 해결 과제는 게이트 구동회로의 각 스테이지들이 받는 부하의 불균형에 의한 이상 구동 현상을 개선하고 출력 특성을 균일화할 수 있는 표시장치를 제공하는 것이다.

본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 명세서의 일 실시예에 따른 표시장치에 있어서, 표시장치는 복수의 게이트 라인들 각각에 연결된 복수의 화소들을 갖는 표시 영역을 포함하는 표시패널, 표시 영역에 인접한 비표시 영역에 배치되고, 복수의 게이트 라인들에 게이트 신호를 공급하는 복수의 스테이지들을 포함하는 게이트 구동회로, 및 복수의 스테이지들 중 적어도 한 개의 스테이지에 연결되고, 비표시 영역에 있는 보조 부하를 포함하며, 복수의 게이트 라인들 중 적어도 두 개의 게이트 라인들에 연결된 복수의 화소들의 수는 상이하다. 따라서, 게이트 구동회로의 각 스테이지들이 받는 부하의 불균형에 의한 이상 구동 현상을 방지하고 출력 특성을 균일화시킨 표시장치를 구현할 수 있다.

본 명세서의 일 실시예에 따른 표시장치에 있어서, 표시장치는 정상 구조 영역 및 이형 구조 영역으로 구분되는 표시 영역 및 상기 표시 영역에 인접한 비표시 영역을 포함하는 표시패널을 포함한다. 표시패널은 게이트 라인들, 게이트 라인들에 각각 연결된 복수의 화소들, 비표시 영역에서 게이트 라인들에 게이트 신호를 공급하는 스테이지들을 포함하는 게이트 구동회로, 및 이형 구조 영역에 배치된 복수의 화소들에 연결된 스테이지들에 연결되며, 비표시 영역에 있는 더미 부하를 포함한다. 따라서, 게이트 구동회로의 각 스테이지들이 받는 부하의 불균형에 의한 이상 구동 현상을 방지하고 출력 특성을 균일화시킨 표시장치를 구현할 수 있다.

본 명세서의 일 실시예에 따른 표시장치에 있어서, 표시장치는 복수의 게이트 라인들에 연결된 복수의 화소들을 갖는 화소 어레이를 포함하는 표시 영역, 표시 영역에 인접하며, 게이트 구동회로를 포함하는 비표시 영역, 및 표시 영역의 부하 불균형에 의한 게이트 구동회로의 출력 이상 현상을 개선하기 위해 게이트 구동회로의 출력 노드에 더미 부하를 포함한다. 따라서, 게이트 구동회로가 받는 부하의 불균형에 의한 이상 구동 현상을 방지하고 출력 특성을 균일화시킨 표시장치를 구현할 수 있다.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 명세서의 실시예들에 따르면, 스테이지가 받는 화소 부하의 크기가 감소된 경우 스테이지의 출력 노드에 보조 부하를 배치하여 출력 노드에 걸리는 부하의 크기를 증가시킴으로써, 부하의 감소로 인하여 발생할 수 있는 이상 구동 현상을 방지할 수 있다.

또한, 본 명세서의 실시예들에 따르면, 비표시 영역에 화소 부하의 크기가 감소된 에미션 스테이지의 출력 노드에 연결된 보조 부하를 배치함으로써, 발광 기간 동안에 화소 어레이의 게이트 전극에 게이트 턴온 전압을 제공할 수 있다.

또한, 본 명세서의 실시예들에 따르면, 비표시 영역에 화소 부하의 크기가 감소된 스캔 스테이지의 출력 노드에 연결된 보조 부하를 배치함으로써, 보상시간의 지연을 방지하여 구동 트랜지스터의 신뢰성을 확보할 수 있다.

또한, 본 명세서의 실시예들에 따르면, 이형 구조 영역에 배치된 스테이지들에 더미 부하를 연결하고, 더미 부하를 이형 구조의 형태를 따라 배치함으로써, 이형 구조 영역에서 스테이지들에 걸리는 부하의 감소로 인하여 발생할 수 있는 이상 구동 현상을 방지할 수 있다.

또한, 본 명세서의 실시예들에 따르면, 이형 구조 영역에 배치된 스테이지의 출력 노드 및 이형 구조 영역에 배치된 스테이지에 연결된 화소에 더미 부하를 배치함으로써, 이형 구조 영역에서 스테이지들에 걸리는 부하의 감소로 인하여 발생할 수 있는 이상 구동 현상을 방지할 수 있다.

또한, 본 명세서의 실시예들에 따르면, 이형 구조 영역에 배치된 스테이지들을 구성하는 제1 트랜지스터 및 제2 트랜지스터 중 어느 하나의 액티브층의 크기는 정상 구조 영역에 배치된 스테이지들을 구성하는 제1 트랜지스터 및 제2 트랜지스터 중 어느 하나의 액티브층의 크기보다 작게함으로써, 이형 구조 영역에 배치된 스테이지들에 연결된 더미 부하의 크기를 감소시켜 네로우 베젤 표시장치를 구현할 수 있고, 부하의 편차로 인한 휘도의 불균일을 방지할 수 있다.

또한, 본 명세서의 실시예들에 따르면, 트랜지스터 및 라우팅 배선들과 동일층에 동일 물질을 사용하여 보조 부하의 보조 저항 및 보조 캐패시터를 형성함으로써, 추가되는 공정 없이 보조 부하를 형성하여 표시장치의 이상 구동 현상을 방지할 수 있다.

또한, 본 명세서의 실시예들에 따르면, 세 개의 전극을 이용하여 보조 캐패시터를 형성함으로써, 두 개의 전극을 이용하여 형성된 보조 캐패시터보다 정전용량의 크기를 향상시켜, 화소 부하의 크기에 따른 보조 캐패시터의 정전용량의 크기를 효과적으로 조절할 수 있다.

또한, 본 명세서의 실시예들에 따르면, 공간의 부족으로 인해 보조 부하의 부하량이 충분하지 못한 경우, 이형 구조 영역에 배치된 버퍼 트랜지스터의 크기를 정상 구조 영역에 배치된 버퍼 트랜지스터의 크기보다 작게 함으로써, 부하의 편차로 인한 휘도의 불균일을 방지할 수 있다.

이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.

도 1은 본 명세서의 일 실시예에 따른 표시장치를 나타낸 도면이다.
도 2는 본 명세서의 다른 실시예에 따른 표시장치를 나타낸 도면이다.
도 3은 도 1 또는 도 2의 클럭 라인의 제1 지점, 제2 지점, 및 제3 지점에서 클럭 신호들을 나타낸 파형도이다.
도 4는 본 명세서의 일 실시예에 따른 표시패널을 개략적으로 보여주는 블록도이다.
도 5는 도 1 또는 도 2의 A 부분을 확대하여 개략적으로 나타낸 도면이다.
도 6은 도 5의 각 스테이지 및 각 스테이지에 연결된 부하를 간략히 나타낸 회로도이다.
도 7은 도 1 또는 도 2의 A 부분을 확대하여 개략적으로 나타낸 본 명세서의 일 실시예에 따른 도면이다.
도 8은 도 7의 이형 구조 영역에 배치된 각 스테이지 및 각 스테이지에 연결된 부하를 간략히 나타낸 회로도이다.
도 9는 도 2의 A 부분을 확대하여 개략적으로 나타낸 본 명세서의 다른 실시예에 따른 도면이다.
도 10은 도 9의 이형 구조 영역에 배치된 각 스테이지 및 각 스테이지에 연결된 부하를 간략히 나타낸 회로도이다.
도 11은 도 2의 A 부분에 대한 본 명세서의 또 다른 실시예에 따른 도면을 나타낸 회로도이다.
도 12는 도 5의 스테이지에서 출력되는 Vout의 파형도이다.
도 13은 도 7, 도 9, 또는 도 11의 각 스테이지에서 출력되는 Vout의 파형도이다.
도 14a는 도 8, 도 10, 또는 도 11에 도시된 보조 부하의 적층구조를 나타낸 본 명세서의 제1 실시예에 따른 도면이다.
도 14b는 도 8, 도 10, 또는 도 11에 도시된 보조 부하의 적층구조를 나타낸 본 명세서의 제2 실시예에 따른 도면이다.
도 14c는 도 8, 도 10, 또는 도 11에 도시된 보조 부하의 적층구조를 나타낸 본 명세서의 제3 실시예에 따른 도면이다.
도 15는 버퍼 트랜지스터의 크기별 지연 시간을 나타낸 그래프이다.
도 16은 도 5를 적용한 표시장치에서 영역별 유기발광소자의 전류 크기를 나타낸 그래프이다.
도 17은 도 7, 도 9, 또는 도 11을 적용한 표시장치에서 영역별 유기발광소자의 전류 크기를 나타낸 그래프이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하, 첨부된 도면을 참조하여 본 명세서의 실시예에 따른 게이트 구동회로 및 이를 이용한 표시장치에 대하여 설명하기로 한다.

도 1은 본 명세서의 일 실시예에 따른 표시장치를 나타낸 도면이고, 도 3은 도 1 또는 도 2의 클럭 라인의 제1 지점, 제2 지점, 및 제3 지점에서 클럭 신호들을 나타낸 파형도이다. 도 1은 도 3을 참고하여 설명하고자 한다.

도 1을 참고하면, 표시장치(100)는 복수의 화소들이 배치되어 영상을 표시하는 표시 영역(DA)과 영상이 표시되지 않는 비표시 영역(NDA)을 포함하는 기판(110)을 포함한다. 비표시 영역(NDA)은 표시 영역(DA)의 주변에 위치하며 화소 어레이에 구동 신호를 전달하기 위한 구동회로 및 신호 라인들이 배치된다.

표시 영역(DA)에 배치된 화소 어레이는 데이터 라인 및 게이트 라인을 통해 각각 데이터 신호 및 게이트 신호를 전달받아 동작한다. 게이트 구동회로(130)는 GIP 방식으로 비표시영역에 형성될 수 있다. 예를 들어, 게이트 구동회로(130)는 표시 영역(DA)의 좌우 바깥쪽에 배치될 수 있으며, 좌우에 배치된 게이트 구동회로(130) 중 어느 하나는 생략될 수 있다. 게이트 구동회로(130)는 클럭 라인(131) 및 스타트 전압 라인(132)으로부터 인가받는 클럭 신호들을 이용하여 게이트 라인들에 게이트 신호들을 공급한다. 도 1에서는 설명의 편의를 위해 클럭 라인(131) 및 스타트 전압 라인(132) 각각 하나의 클럭 라인만을 도시하였다.

예를 들어, 표시장치(100)가 n개의 화소 행을 포함하는 경우, 클럭 라인(131)은 1번째 화소 행부터 n번재 화소 행까지 순차적으로 신호를 인가하기 위해 1번째 화소 행부터 n번째 화소 행까지 연장되어 연결된다. 이 경우, n번째 화소 행으로 갈수록 클럭 라인(131)의 부하(load)가 증가하게 되고, 클럭 라인(131)의 부하 증가는 클럭 신호의 지연(delay)을 초래할 수 있다.

도 1 및 도 3을 참고하면, 클럭 신호는 도 1과 같이 데이터 구동회로와 타이밍 제어부의 기능을 통합한 통합 구동회로(120)로부터 공급될 수 있다. 이 경우, 통합 구동회로(120)로부터 가장 근접한 제1 지점(P1)에서 통합 구동회로(120)로부터 가장 멀리 떨어진 제3 지점(P3)으로 갈수록 클럭 신호는 게이트 오프 전압(Voff)에서 게이트 온 전압(Von)으로 변경되는 시간이 길어지며, 게이트 온 전압(Von)에서 게이트 오프 전압(Voff)으로 변경되는 시간이 길어질 수 있다. 예를 들어, 화소 어레이에 배치되어 화소를 구동하는 화소 구동회로가 복수의 P타입 트랜지스터로 형성될 경우, 게이트 온 전압(Von)은 게이트 로우 전압이고, 게이트 오프 전압(Voff)은 게이트 하이 전압이다. 즉, 클럭 라인(131)의 부하로 인한 클럭 신호의 지연에 의해 게이트 구동회로(130)의 이상 구동 또는 화소들의 데이터 전압 공급 기간 부족으로 인한 표시장치(100)의 휘도 균일도 저하 등의 문제가 발생할 수 있다.

통합 구동회로(120)는 구동칩(driver-ic chip)의 형태로 제작되어 기판(110)의 상단부에 부착될 수 있으며, 통합 구동회로(120)의 위치나 형태가 이에 한정되지는 않는다. 통합 구동회로(120)는 전원 라인을 통해 전원 전압들을 제공받는다. 전원 전압들은 기판(110)의 외부에 있는 전원 공급부(150)로부터 제공될 수 있다. 전원 공급부(150)는 기판(110)에 부착된 연성 인쇄회로 기판(140)에 부착되며, 연성 인쇄회로 기판(140)을 통해서 구동회로 및 화소 어레이에 전원 전압들을 제공할 수 있다.

도 2는 본 명세서의 다른 실시예에 따른 표시장치(200)를 나타낸 도면이다. 도 2는 도 1에 나타낸 일 실시예의 변형예이며, 도 1과 중복되는 구성요소는 생략하거나 간략히 설명될 수 있다.

도 2는 도 1에서 나타낸 표시장치(100)의 표시 영역(DA)의 형태가 변형된 예이다. 도 2의 표시 영역(DA)은 제3 지점(P3)의 근처인 표시 영역(DA)의 하단부가 안쪽으로 오목하게 들어간 형태로, 표시 영역(DA)의 경계가 오목하게 들어간 자리에는 화소가 배치되지 않으므로 영상이 표시되지 않는다. 이 영역에는 물리적인 구성요소, 예를 들어, 버튼, 스피커, 및 스위치 등이 배치되어 표시장치(200)의 다른 기능들이 구현될 수 있다. 도 2에서는 사각형의 형태인 표시 영역(DA)의 변형예로 사각형의 한 변의 일부가 오목하게 들어간 형태를 나타냈으나, 이에 한정되지 않고 여러가지 형태로 구현될 수 있다. 예를 들어, 표시 영역(DA) 내부에 다양한 형태의 구멍이 형성될 수 있다. 구멍 안의 영역은 화소들이 배치되지 않아 영상을 표시하지 않는 영역이므로 비표시 영역(NDA)에 포함될 수 있다. 이하에서는, 원, 삼각형, 사각형, 마름모, 오각형, 육각형 등 다각형이 변형되어 다각형으로 정의하기 어려운 변형된 형태 및 표시 영역 내부에 화소가 배치되지 않아 영상을 표시할 때 화소가 배치되지 않은 영역이 시인될 수 있도록 구성된 형태를 이형 구조라고 지칭하고자 한다.

이형 구조로 인해 클럭 라인(131)의 제 2 지점(P2)에 비해서 제3 지점(P3)의 게이트 라인에 연결된 화소들의 수가 급격히 줄어든다. 즉, 제3 지점(P3)에서 게이트 라인의 부하(load)의 크기가 급격히 감소하면서 게이트 라인간의 부하의 격차가 커지고, 게이트 라인간의 부하의 격차는 게이트 구동회로(130)의 동작에 영향을 미칠 수 있다. 이 경우, 게이트 라인간의 부하의 격차는 화소 구동회로에 입력되는 게이트 신호의 지연을 발생시킬 수 있다.

그리고, 도 3을 참고하면, 도 1과 마찬가지로 통합 구동회로(120)로부터 가장 근접한 제1 지점(P1)에서 통합 구동회로(120)로부터 가장 멀리 떨어진 제3 지점(P3)으로 갈수록 클럭 신호는 게이트 오프 전압(Voff)에서 게이트 온 전압(Von)으로 변경되는 시간 및 게이트 온 전압(Von)에서 게이트 오프 전압(Voff)으로 변경되는 시간이 길어진다.

따라서, 게이트 라인에 걸리는 부하의 크기의 급격한 감소 및 클럭 신호의 지연으로 인해 게이트 구동회로(130)의 출력 신호의 지연 또는 화소들의 데이터 전압 공급 기간이 부족하게 되며, 이로 인해 휘도 균일도 저하 등의 문제가 발생할 수 있다.

도 4는 본 명세서의 일 실시예에 따른 표시패널을 개략적으로 보여주는 블록도이다.

기판(110)에는 p개의 열을 이루는 데이터 라인들(D1~Dp, p는 2 이상의 양의 정수), n개의 행을 이루는 게이트 라인들(G1~Gn, n은 2 이상의 양의 정수), 및 화소(P)들을 포함하는 표시 영역(DA)이 형성된다. 각 화소(P)는 데이터 라인들(D1~Dp) 중 어느 하나, 및 게이트 라인들(G1~Gn) 중 어느 하나에 접속될 수 있다. 화소(P)는 애노드 전극, 발광층, 및 캐소드 전극을 포함하는 유기발광소자로 구현되어 광을 발광할 수 있다. 그리고, 게이트 라인들(G1~Gn) 각각에 연결된 데이터 라인들(D1~Dp)의 개수는 p개로 동일하지 않을 수 있다. 즉, 게이트 라인들(G1~Gn) 각각에 연결된 화소(P)의 수가 서로 다를 수 있다. 예를 들어, 도 2의 실시예의 경우, 표시 영역(DA)의 둥근 모서리 및 이형 구조로 인해 n번째 행의 게이트 라인(Gn)에 연결된 데이터 라인들 및 화소들의 개수는 p개보다 작다.

본 명세서의 일 실시예에서는 통합 구동회로에 가까운 지점부터 구동을 실시하는 방법을 나타내지만, 통합 구동회로에서 먼 지점부터 구동을 실시할 수도 있다. 통합 구동회로에서 먼 지점부터 구동을 실시하는 경우, 통합 구동회로에서 먼 지점에 제1 게이트 라인(G1)이 배치된다.

게이트 구동회로(130)는 게이트 라인들(G1~Gn)에 접속되어 게이트 신호들을 공급한다. 구체적으로, 게이트 구동회로(130)는 레벨 쉬프터(level shifter, 122)로부터 클럭 신호들(CLKs) 및 스타트 전압(VST)를 포함하는 게이트 제어 신호를 입력받는다. 게이트 구동회로(130)는 클럭 신호들(CLKs) 및 스타트 전압(VST)에 따라 게이트 신호들을 생성하여 게이트 라인들(G1~Gn)에 제공한다.

레벨 쉬프터(122)는 타이밍 제어부(123)로부터 입력되는 클럭 신호들(CLKs) 및 스타트 전압(VST)의 전압 레벨을 표시패널에 형성된 트랜지스터를 스위칭시킬 수 있는 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 전압 레벨로 쉬프트시킨다. 레벨 쉬프터(122)는 레벨 쉬프트된 클럭 신호들(CLKs)을 클럭 라인들을 통해 게이트 구동회로(130)에 공급하고, 레벨 쉬프트된 스타트 전압(VST)을 스타트 전압 라인을 통해 게이트 구동회로(130)에 공급한다. 클럭 라인들과 스타트 전압 라인은 게이트 제어 신호에 해당하는 클럭 신호들(CLKs)과 스타트 전압(VST)을 전송하는 라인이므로, 본 명세서에서는 클럭 라인들과 스타트 전압 라인을 게이트 제어 라인으로 통칭하기로 한다.

데이터 구동회로(121)는 데이터 라인들(D1~Dp)에 접속된다. 데이터 구동회로(121)는 타이밍 제어부(123)로부터 디지털 영상 데이터(DATA)와 데이터 제어신호(data control signal; DCS)를 제공 받는다. 데이터 구동회로(121)는 데이터 제어신호(DCS)에 따라 디지털 영상 데이터(DATA)를 아날로그 데이터 전압들로 변환한다. 데이터 구동회로(121)는 아날로그 데이터 전압들을 데이터 라인들(D1~Dp)에 공급한다.

타이밍 제어부(123)는 외부의 시스템 보드로부터 디지털 영상 데이터(DATA)와 타이밍 신호(timing signal; TS)들을 입력받는다. 타이밍 신호들(TS)은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 및 데이터 인에이블 신호(data enable signal)를 포함할 수 있다.

타이밍 제어부(123)는 타이밍 신호들(TS)에 기초하여 게이트 구동회로(130)의 동작 타이밍을 제어하기 위한 게이트 제어 신호와 데이터 구동회로(121)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DCS)를 생성한다.

데이터 구동회로(121), 레벨 쉬프터(122), 및 타이밍 제어부(123)는 도 1 또는 도 2의 통합 구동회로(120)와 같이 하나의 구동 IC로 형성될 수 있다. 하지만, 본 명세서의 실시예는 이에 한정되지 않으며, 데이터 구동회로(121), 레벨 쉬프터(122), 및 타이밍 제어부(123) 각각은 별도의 구동 IC로 형성될 수도 있다. 또한, 통합 구동회로(120)는 COG(chip on glass) 방식 또는 COP(chip on plastic) 방식으로 표시패널의 기판(110) 상에 직접 접착되거나, COF(chip on film) 방식으로 기판(110)에 부착될 수 있다.

도 1 또는 도 2의 전원 공급부(150)는 고전위 전원 전압 및 저전위 전원 전압과 같이 화소(P)들을 구동하기 위해 필요한 복수의 전원 전압들, 게이트 온 전압(Von) 및 게이트 오프 전압(Voff)과 같이 게이트 구동회로(130)를 구동하기 위해 필요한 게이트 구동 전압들, 데이터 구동회로(121)를 구동하기 위해 필요한 소스 구동 전압, 및 타이밍 제어부(123)를 구동하기 위해 필요한 구동 전압 등을 생성한다.

도 5는 도 1 또는 도 2의 A 부분을 확대하여 개략적으로 나타낸 본 명세서의 일 실시예에 따른 도면이다.

게이트 구동회로(130)는 n개의 스테이지들(ST1 내지 STn)을 포함한다. A 부분은 정상 구조 영역(NSA) 및 이형 구조 영역(HSA)을 포함할 수 있다. 정상 구조 영역은 각 게이트 라인에 연결된 화소들의 개수가 동일하고, 이형 구조 영역은 게이트 라인에 연결된 화소들의 개수가 동일하지 않은 게이트 라인들을 포함한다. 이형 구조 영역은 표시 영역(DA)의 형태가 정상 영역과 다른 영역일 수 있다. 예를 들면, 표시 영역(DA)의 모서리가 둥글거나 표시 영역(DA)의 하단부가 안쪽으로 오목하게 들어가 있는 구조를 포함할 수 있다. 예를 들어, A 부분의 정상 구조 영역(NSA)은 제m-1 스테이지(STm-1) 및 제m 스테이지(STm)를 포함하고, 이형 구조 영역(HSA)은 제m+1 스테이지(STm+1) 내지 제n 스테이지(STn)의 총 n-m개의 스테이지를 포함한다. 각 스테이지들(STm-1 내지 STn)은 게이트 라인에 연결되어 복수의 화소들에 게이트 신호를 제공한다. 제m-1 스테이지(STm-1)는 제m-1 게이트 라인(Gm-1), 제m 스테이지(STm)는 제m 게이트 라인(Gm), 제m+1 스테이지(STm+1)는 제m+1 게이트 라인(Gm+1), 제m+2 스테이지(STm+2)는 제m+2 게이트 라인(Gm+2), 제n-2 스테이지(STn-2)는 제n-2 게이트 라인(Gm-2), 제n-1 스테이지(STn-1)는 제 n-1 게이트 라인(Gn-1), 그리고 제n 스테이지(STn)는 제n 게이트 라인(Gn)에 연결된다.

스테이지들은 제1 클럭 라인(131a) 및 제2 클럭 라인(131b)으로부터 교대로 연결되어 클럭 신호를 제공받을 수 있다. 또한, 스타트 전압 라인(132)은 제1 스테이지에 연결되어 게이트 구동회로(130)의 구동을 시작할 수 있도록 스타트 전압을 제공할 수 있다. 각 스테이지에 연결된 클럭 라인의 수 및 연결 방법이 도 5에 도시된 예시에 한정되지는 않는다. 다만, 각 스테이지에 연결된 클럭 라인의 수를 한 개로 형성함으로써 비표시 영역(NDA)의 크기를 최소화할 수 있다.

도 5를 참고하면, 본 명세서의 실시예에 따라 기판(110)의 모서리가 둥근 형태로 형성되므로 표시 영역(DA)의 모서리도 둥글게 형성된다. 따라서, 제n 스테이지(STn)에 가까워질수록 제n 스테이지(STn)를 포함한 스테이지들은 표시 영역(DA)에 인접하도록 우측으로 쉬프트되어 배치된다. 이에 의해, 스테이지들이 표시 영역(DA)과 최대한 가깝게 배치됨으로써 스테이지들이 받는 게이트 신호의 부하를 최소화할 수 있다.

도 6은 도 5의 각 스테이지 및 각 스테이지에 연결된 부하를 간략히 나타낸 회로도이다.

게이트 구동회로의 스테이지들은 스캔 스테이지와 에미션 스테이지를 포함할 수 있다. 도 6에 도시된 회로도는 변형하여 스캔 스테이지 및 에미션 스테이지에 모두 적용될 수 있다.

예를 들어, 스테이지를 구성하는 트랜지스터들은 P타입 트랜지스터이다. 스테이지는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 부스팅 캐패시터(Cb), 및 노드 제어부(NC)를 포함한다. 제1 트랜지스터(T1)는 풀업 트랜지스터이고, 제1 트랜지스터(T1)는 제1 트랜지스터(T1)를 제어하기 위한 Q 노드(Q)가 게이트 온 전압으로 충전되는 경우 턴온된다. 제2 트랜지스터(T2)는 풀다운 트랜지스터이고, 제2 트랜지스터(T2)는 제2 트랜지스터(T2)를 제어하기 위한 QB 노드(QB)가 게이트 온 전압으로 충전되는 경우 턴온된다. 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 출력 노드(Vout)를 공유하며 서로 직렬 연결된다.

노드 제어부(NC)는 Q 노드(Q)와 QB 노드(QB)의 충방전을 제어한다. 노드 제어부(NC)는 스타트 전압(VST) 또는 전단 스테이지의 출력 신호가 입력되는 스타트 단자 및 클럭 신호(CLK)가 입력되는 클럭 단자에 따라 Q 노드(Q)와 QB 노드(QB)의 충방전을 제어할 수 있다. 예를 들어, 노드 제어부(NC)는 스테이지의 출력을 안정적으로 제어하기 위해 Q 노드(Q)가 게이트 온 전압으로 충전되는 경우 QB 노드(QB)를 게이트 오프 전압으로 방전시키고, QB 노드(QB)가 게이트 온 전압으로 충전되는 경우 Q 노드(Q)를 게이트 오프 전압으로 방전시킨다. 노드 제어부(NC)는 Q 노드(Q)와 QB 노드(QB)의 충방전을 제어하기 위해 후단 스테이지의 출력 신호가 입력되는 리셋 단자를 더 포함할 수 있다.

제1 트랜지스터(T1)는 Q 노드(Q)가 게이트 온 전압으로 충전되는 경우 턴온되어 게이트 로우 전압(VGL)을 출력 노드(Vout)로 인가한다. 제2 트랜지스터(T2)는 QB 노드(QB)가 게이트 온 전압으로 충전되는 경우 턴온되어 게이트 하이 전압(VGH)을 출력 노드(Vout)로 인가한다. 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 P형 트랜지스터이므로, 게이트 온 전압은 게이트 로우 전압(VGL)이고 게이트 오프 전압은 게이트 하이 전압(VGH)이다.

부스팅 캐패시터(Cb)는 Q 노드(Q)와 출력 노드(Vout) 사이에 배치된다. 제1 트랜지스터(T1)가 턴온될 때 부스팅 캐패시터(Cb)는 Q 노드(Q)를 부스팅(boosting)시킴으로써 제1 트랜지스터(T1)가 안정적으로 턴온 상태를 유지할 수 있게 한다. 따라서, 출력 노드(Vout)의 출력 전압이 게이트 로우 전압(VGL)으로 안정적으로 유지될 수 있다.

도 1 또는 도 2, 도 4, 및 도 5를 참고하면, 출력 노드(Vout)는 표시 영역(DA)의 화소(P)들에 게이트 신호를 제공하는 게이트 전극과 연결된다. 그리고, 한 개의 스테이지에 연결된 화소(P)의 개수는 p개 이하일 수 있다. 한 개의 스테이지에 연결된 화소(P)의 개수에 따라 출력 노드(Vout)에 걸리는 부하(loading)의 크기가 변동된다. 예를 들어, 이형 구조 영역(HSA)에 배치된 제n 스테이지(STn)의 출력 단자에 걸리는 부하의 크기는 정상 구조 영역(NSA)에 배치된 제m 스테이지(STm)의 출력 단자에 걸리는 부하의 크기보다 작다. 이형 구조 영역(HSA)에 배치된 제n 스테이지(STn)에 연결된 화소(P)들의 개수가 정상 구조 영역(NSA)에 배치된 제m 스테이지(STm)에 연결된 화소(P)들의 개수보다 적기 때문이다. 또한, 이형 구조의 존재로 제n 스테이지(STn)에 연결된 화소(P)들의 개수는 제m 스테이지(STm)에 연결된 화소(P)들의 개수보다 현격히 줄어든다. 이 경우, 이형 구조는 제m+1 스테이지(STm+1) 내지 제n 스테이지(STn)에 연결된 화소(P)들 사이에 존재할 수 있다.

도 6을 참고하면, 스테이지의 출력 노드(Vout)에 연결된 화소들은 부하로 표시될 수 있으며, 부하는 저항(R)과 캐패시터(C)로 나타낼 수 있다. 이 경우, 부하는 화소 부하(L)라고 언급하고자 한다. 앞에서 언급한 바와 같이, 이형 구조 영역(HSA)에 배치된 스테이지들에 연결된 부하의 크기는, 이형 구조 영역(HSA)에 배치되지 않은 스테이지들에 연결된 부하의 크기보다 작다.

노드 제어부(NC)는 제3 트랜지스터(T3)를 포함할 수 있다. 제3 트랜지스터(T3)는 Q 노드(Q) 및 스타트 전압(VST) 단자 사이에 연결되어, 제3 트랜지스터(T3)의 게이트 전극에 연결된 클럭 신호(CLK)에 따라 제3 트랜지스터(T3)의 턴온/턴오프가 제어된다. 즉, 클럭 신호(CLK)에 따라 Q 노드(Q)의 충방전을 제어하여, 제1 트랜지스터(T1)의 턴온/턴오프를 제어할 수 있다.

도 7은 도 1 또는 도 2의 A 부분을 확대하여 개략적으로 나타낸 본 명세서의 일 실시예에 따른 도면이다. 또한, 도 7은 도 5에 나타낸 실시예의 변형예이며, 도 5와 중복되는 구성요소는 생략하거나 간략히 설명할 수 있다.

앞서 설명한 바와 같이, A 부분의 정상 구조 영역(NSA)은 제m-1 스테이지(STm-1) 및 제m 스테이지(STm)를 포함하고, 이형 구조 영역(HSA)은 제m+1 스테이지(STm+1) 내지 제n 스테이지(STn)의 총 n-m개의 스테이지를 포함한다. 제m+1 스테이지(STm+1) 내지 제n 스테이지(STn) 각각에 연결된 화소(P)들로 인한 화소 부하(L)의 크기는 제m 스테이지(STm) 및 제m 스테이지(STm) 이전의 스테이지들 중 어느 하나에 연결된 화소 부하의 크기보다 작을 수 있다.

각 스테이지들에 연결된 부하의 크기의 차이는 출력 신호의 이상을 발생시킬 수 있으므로 부하의 크기의 차이를 완화하기 위하여 보조 부하(La)를 각 스테이지들과 표시 영역(DA) 사이에 배치한다. 이 경우, 보조 부하(La)는 더미 부하로 지칭될 수도 있다. 보조 부하(La)를 배치하기 위해서는 게이트 구동회로(130)를 좌측으로 이동하여 스테이지들과 표시 영역(DA) 사이에 공간을 확보한다. 스테이지에 연결된 화소(P)들로 인한 화소 부하(L)의 크기가 작을수록 보조 부하(La)의 크기는 크게 설계하여 배치할 수 있다. 예를 들어, 스테이지에 연결된 보조 부하(La)의 크기는 제m+1 스테이지(STm+1), 제m+2 스테이지(STm+2), 제n-2 스테이지(STn-2), 제n-1 스테이지(STn-1), 제n 스테이지(STn) 순으로 커질 수 있다. 또는, 인접한 스테이지들에 연결된 화소 부하(L)의 크기의 차이가 크기 않은 경우 보조 부하(La)의 크기는 같을 수도 있다. 보조 부하(La)는 비표시 영역(NDA)에 배치되며 게이트 구동회로(130)의 일부로서 구현될 수도 있다.

즉, 이형 구조 영역(HSA)에 배치된 스테이지들에 더미 부하를 연결하고, 더미 부하를 이형 구조의 형태를 따라 배치함으로써, 이형 구조 영역(HSA)에서 스테이지들에 걸리는 부하의 감소로 인하여 발생할 수 있는 이상 구동 현상을 방지할 수 있다.

도 8은 도 7의 이형 구조 영역에 배치된 각 스테이지 및 각 스테이지에 연결된 부하를 간략히 나타낸 회로도이다. 또한, 도 8은 도 6에 나타낸 일 실시예의 변형예이며, 도 6과 중복되는 구성요소는 생략하거나 간략히 설명할 수 있다.

도 6에서 설명한 바와 같이, 도 8의 게이트 구동회로의 스테이지들은 각각 스캔 스테이지와 에미션 스테이지를 포함할 수 있다. 따라서, 도 8에 나타낸 회로도를 스캔 스테이지 및 에미션 스테이지에 적용할 경우, 변형하여 스캔 스테이지 및 에미션 스테이지에 모두 적용될 수 있다.

스테이지를 구성하는 트랜지스터들은 P타입 트랜지스터를 예로 들어 설명한다. 스테이지는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 부스팅 캐패시터(Cb), 및 노드 제어부(NC)를 포함한다. 제1 트랜지스터(T1)는 풀업 트랜지스터라고 일컫으며, 제1 트랜지스터(T1)는 제1 트랜지스터(T1)를 제어하기 위한 Q 노드(Q)가 게이트 온 전압으로 충전되는 경우 턴온된다. 제2 트랜지스터(T2)는 풀다운 트랜지스터라고 일컫으며, 제2 트랜지스터(T2)는 제2 트랜지스터(T2)를 제어하기 위한 QB 노드(QB)가 게이트 온 전압으로 충전되는 경우 턴온된다. 그리고, 노드 제어부(NC)는 Q 노드(Q)와 QB 노드(QB)의 충방전을 제어한다.

도 7 및 도 8을 참고하면, 출력 노드(Vout)와 표시 영역(DA)의 화소(P)들에 의한 화소 부하(L) 사이에 보조 부하(La)가 연결된다. 보조 부하(La)는 보조 저항(Ra)과 보조 캐패시터(Ca)로 나타낼 수 있다. 보조 부하(La)를 배치함으로써 출력 노드(Vout)에 걸리는 총 부하의 크기가 증가하게 된다. 즉, 출력 노드(Vout)에 걸리는 부하의 크기는 보조 부하(La)와 화소 부하(L)의 합이다.

도 9는 도 2의 A 부분을 확대하여 개략적으로 나타낸 본 명세서의 다른 실시예에 따른 도면이다. 또한, 도 9는 도 7에 나타낸 실시예의 변형예이며, 도 7과 중복되는 구성요소는 생략하거나 간략히 설명할 수 있다.

앞서 설명한 바와 같이, A 부분의 정상 구조 영역(NSA)은 제m-1 스테이지(STm-1) 및 제m 스테이지(STm)를 포함하고, 이형 구조 영역(HSA)은 제m+1 스테이지(STm+1) 내지 제n 스테이지(STn)의 총 n-m개의 스테이지를 포함한다. 제m+1 스테이지(STm+1) 내지 제n 스테이지(STn) 각각에 연결된 화소(P)들로 인한 화소 부하(L)의 크기는 제m 스테이지(STm) 및 제m 스테이지(STm) 이전의 스테이지들 중 어느 하나에 연결된 화소 부하의 크기보다 작을 수 있다.

각 스테이지들에 연결된 부하의 크기의 차이는 출력 신호의 이상을 발생시킬 수 있으므로 부하의 크기의 차이를 완화하기 위하여 보조 부하(Lb)를 각 스테이지들의 출력 노드에 연결한다. 이 경우, 보조 부하(Lb)는 더미 부하로 지칭될 수도 있다. 도 7의 실시예와 다르게 보조 부하(Lb)는 스테이지들에 연결된 게이트 라인의 끝부분에 배치된다. 이 경우, 보조 부하(Lb)를 배치하기 위해 게이트 구동회로(130)를 좌측으로 이동하지 않아도 되므로 베젤 사이즈를 축소할 수 있다. 이형 구조 영역(HSA)에 배치된 화소들은 이형 구조의 형태를 따라 표시 영역(DA)에 배치된다. 따라서, 보조 부하(Lb)는 이형 구조 영역(HSA)의 비표시 영역(NDA)에 이형 구조의 형태를 따라 배치될 수 있다. 표시 영역(DA)의 하단부가 안쪽으로 오목하게 들어감으로써 형성된 비표시 영역(NDA)에는 부품(CA)이 배치될 수 있으므로, 보조 부하(Lb)는 부품(CA)이 배치될 영역과 표시 영역(DA) 사이의 빈 공간에 배치될 수 있다. 예를 들어, 부품(CA)은 버튼, 스피커, 구동칩, 카메라, LED 일 수 있다. 앞서 언급한 바와 같이, 보조 부하(Lb)는 보조 저항 및 보조 캐패시터로 구현될 수 있는데, 부품(CA)과 표시 영역(DA) 사이의 공간이 충분하지 않을 경우 보조 부하(Lb)는 표시 영역(DA)의 하단부에 배치될 수도 있다. 스테이지에 연결된 화소(P)들로 인한 화소 부하(L)의 크기가 작을수록 보조 부하(Lb)의 크기는 크게 설계하여 배치할 수 있다. 예를 들어, 스테이지에 연결된 보조 부하(Lb)의 크기는 제m+1 스테이지(STm+1), 제m+2 스테이지(STm+2), 제n-2 스테이지(STn-2), 제n-1 스테이지(STn-1), 제n 스테이지(STn) 순으로 커질 수 있다. 또는, 인접한 스테이지들에 연결된 화소 부하(L)의 크기의 차이가 크기 않은 경우 보조 부하(Lb)의 크기는 같을 수도 있다.

즉, 이형 구조 영역(HSA)에 배치된 스테이지들에 더미 부하를 연결하고, 더미 부하를 이형 구조의 형태를 따라 배치함으로써, 이형 구조 영역(HSA)에서 스테이지들에 걸리는 부하의 감소로 인하여 발생할 수 있는 이상 구동 현상을 방지할 수 있다.

도 10은 도 9의 이형 구조 영역에 배치된 각 스테이지 및 각 스테이지에 연결된 부하를 간략히 나타낸 회로도이다. 또한, 도 10은 도 8에 나타낸 실시예의 변형예이며, 도 8과 중복되는 구성요소는 생략하거나 간략히 설명할 수 있다.

도 8에서 설명한 바와 같이, 도 10의 게이트 구동회로의 스테이지들은 각각 스캔 스테이지와 에미션 스테이지를 포함할 수 있다. 따라서, 도 10에 나타낸 회로도를 스캔 스테이지 및 에미션 스테이지에 적용할 경우, 변형하여 스캔 스테이지 및 에미션 스테이지에 모두 적용될 수 있다.

스테이지를 구성하는 트랜지스터들은 P타입 트랜지스터를 예로 들어 설명한다. 스테이지는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 부스팅 캐패시터(Cb), 및 노드 제어부(NC)를 포함한다. 제1 트랜지스터(T1)는 풀업 트랜지스터라고 일컫으며, 제1 트랜지스터(T1)는 제1 트랜지스터(T1)를 제어하기 위한 Q 노드(Q)가 게이트 온 전압으로 충전되는 경우 턴온된다. 제2 트랜지스터(T2)는 풀다운 트랜지스터라고 일컫으며, 제2 트랜지스터(T2)는 제2 트랜지스터(T2)를 제어하기 위한 QB 노드(QB)가 게이트 온 전압으로 충전되는 경우 턴온된다. 그리고, 노드 제어부(NC)는 Q 노드(Q)와 QB 노드(QB)의 충방전을 제어한다.

도 9 및 도 10을 참고하면, 스테이지의 출력 노드(Vout)에 연결된 표시 영역(DA)의 화소(P)들의 끝부분에 보조 부하(Lb)가 연결된다. 회로도에서 표시 영역(DA)에 배치된 화소(P)들은 화소 부하(L)로 표시된다. 보조 부하(Lb)는 화소 부하(L)에 인접한 비표시 영역(NDA)에 배치되고, 보조 저항(Rb)과 보조 캐패시터(Cb)로 나타낼 수 있다. 보조 부하(Lb)를 배치함으로써 출력 노드(Vout)에 걸리는 총 부하의 크기가 증가하게 된다. 즉, 출력 노드(Vout)에 걸리는 부하의 크기는 보조 부하(Lb)와 화소 부하(L)의 합이다.

도 11은 도 2의 A 부분에 대한 본 명세서의 또 다른 실시예에 따른 도면을 나타낸 회로도이다. 또한, 도 11은 도 8 또는 도 10에 나타낸 실시예의 변형예이며, 도 8 또는 도 10과 중복되는 구성요소는 생략하거나 간략히 설명할 수 있다. 또한, 도 11은 도 8 및 도 10을 조합하여 구성된 실시예이므로 표시장치에 대한 설명은 도 7 및 도 9를 참고할 수 있다.

앞서 설명한 바와 같이, A 부분의 정상 구조 영역(NSA)은 제m-1 스테이지(STm-1) 및 제m 스테이지(STm)를 포함하고, 이형 구조 영역(HSA)은 제m+1 스테이지(STm+1) 내지 제n 스테이지(STn)의 총 n-m개의 스테이지를 포함한다. 제m+1 스테이지(STm+1) 내지 제n 스테이지(STn) 각각에 연결된 화소(P)들로 인한 화소 부하(L)의 크기는 제m 스테이지(STm) 및 제m 스테이지(STm) 이전의 스테이지들 중 어느 하나에 연결된 화소 부하(L)의 크기보다 작을 수 있다.

각 스테이지들에 연결된 부하의 크기의 차이는 출력 신호의 이상을 발생시킬 수 있으므로 부하의 크기의 차이를 완화하기 위하여 보조 부하(La, Lb)를 각 스테이지들의 출력 노드에 연결한다. 이 경우, 보조 부하(La, Lb)는 더미 부하로 지칭될 수도 있으며, 보조 부하(La, Lb)는 제1 보조 부하(La)와 제2 보조 부하(Lb)를 포함할 수 있다. 제1 보조 부하(La)는 스테이지들과 표시 영역(DA) 사이에 배치되고, 제2 보조 부하(Lb)는 스테이지들에 연결된 게이트 라인의 끝부분에 배치된다. 보조 부하(La, Lb)를 제1 보조 부하(La)와 제2 보호 부하(Lb)로 나누어 배치하는 경우 게이트 구동회로(130)를 좌측으로 이동해야 하는 양이, 제1 보조 부하(La) 한 개만 배치했을 때 게이트 구동회로(130)를 좌측으로 이동해야 하는 양보다 작아도 되므로, 보조 부하(La, Lb)를 제1 보조 부하(La)와 제2 보조 부하(Lb)로 나누어 배치하여 베젤 사이즈를 감소시킬 수 있다. 이형 구조 영역(HSA)에 배치된 화소들은 이형 구조의 형태를 따라 표시 영역(DA)에 배치된다. 따라서, 제2 보조 부하(Lb)는 이형 구조 영역(HSA)의 비표시 영역(NDA)에 이형 구조의 형태를 따라 배치될 수 있다. 표시 영역(DA)의 하단부가 안쪽으로 오목하게 들어감으로써 볼록하게 형성된 비표시 영역(NDA)에는 부품(CA)이 배치될 수 있으므로, 제2 보조 부하(Lb)는 부품(CA)이 배치될 영역과 표시 영역(DA) 사이의 빈 공간에 배치될 수 있다. 예를 들어, 부품(CA)은 버튼, 스피커, 구동칩, 카메라, LED 일 수 있다. 앞서 언급한 바와 같이, 보조 부하(La, Lb)는 보조 저항(Ra, Rb) 및 보조 캐패시터(Ca, Cb)로 구현될 수 있는데, 부품(CA)과 표시 영역(DA) 사이의 공간이 충분하지 않을 경우 제2 보조 부하(Lb)는 표시 영역(DA)의 하단부에 배치될 수도 있다. 스테이지에 연결된 화소(P)들로 인한 화소 부하(L)의 크기가 작을수록 보조 부하(La, Lb)의 크기는 크게 설계하여 배치할 수 있다. 예를 들어, 스테이지에 연결된 보조 부하(La, Lb)의 크기는 제m+1 스테이지(STm+1), 제m+2 스테이지(STm+2), 제n-2 스테이지(STn-2), 제n-1 스테이지(STn-1), 제n 스테이지(STn) 순으로 커질 수 있다. 또는, 인접한 스테이지들에 연결된 화소 부하(L)의 크기의 차이가 크지 않은 경우, 보조 부하(La, Lb)의 크기는 같을 수도 있다. 이 경우, 보조 부하(La, Lb)의 크기는 제1 보조 부하(La)의 크기와 제2 보조 부하(Lb)의 크기의 합이다.

즉, 이형 구조 영역(HSA)에 배치된 스테이지의 출력 노드 및 이형 구조 영역(HSA)에 배치된 스테이지에 연결된 화소(P)에 더미 부하를 배치함으로써, 이형 구조 영역(HSA)에서 스테이지들에 걸리는 부하의 감소로 인하여 발생할 수 있는 이상 구동 현상을 방지할 수 있다.

도 8 및 도 10에서 설명한 바와 같이, 도 11의 게이트 구동회로의 스테이지들은 각각 스캔 스테이지와 에미션 스테이지를 포함할 수 있다. 따라서, 도 11에 나타낸 회로도를 스캔 스테이지 및 에미션 스테이지에 적용할 경우, 변형하여 스캔 스테이지 및 에미션 스테이지에 모두 적용될 수 있다.

스테이지를 구성하는 트랜지스터들은 P타입 트랜지스터를 예로 들어 설명한다. 스테이지는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 부스팅 캐패시터(Cb), 및 노드 제어부(NC)를 포함한다. 제1 트랜지스터(T1)는 풀업 트랜지스터라고 일컫으며, 제1 트랜지스터(T1)는 제1 트랜지스터(T1)를 제어하기 위한 Q 노드(Q)가 게이트 온 전압으로 충전되는 경우 턴온된다. 제2 트랜지스터(T2)는 풀다운 트랜지스터라고 일컫으며, 제2 트랜지스터(T2)는 제2 트랜지스터(T2)를 제어하기 위한 QB 노드(QB)가 게이트 온 전압으로 충전되는 경우 턴온된다. 그리고, 노드 제어부(NC)는 Q 노드(Q)와 QB 노드(QB)의 충방전을 제어한다.

도 11을 참고하면, 출력 노드(Vout)와 표시 영역(DA)의 화소들에 의한 화소 부하(L) 사이에 제1 보조 부하(La)가 연결되고, 출력 노드(Vout)에 연결된 표시 영역(DA)의 화소들의 끝부분에 제2 보조 부하(Lb)가 연결된다. 제1 보조 부하(La)는 제1 보조 저항(Ra)과 제1 보조 캐패시터(Ca)로 나타낼 수 있고, 제2 보조 부하(Lb)는 제2 보조 저항(Rb)과 제2 보조 캐패시터(Cb)로 나타낼 수 있다. 제1 보조 부하(La) 및 제2 보조 부하(Lb)를 배치함으로써 출력 노드(Vout)에 걸리는 총 부하의 크기가 증가하게 된다. 즉, 출력 노드(Vout)에 걸리는 부하의 크기는 제1 보조 부하(La), 제2 보조 부하(Lb), 및 화소 부하(L)의 합이다.

도 12는 도 5의 스테이지에서 출력되는 Vout의 파형도이다. 구체적으로, 도 12는 이형 구조 영역(HSA)에 배치된 스테이지들의 출력 노드(Vout)에서 출력되는 파형도이다. 예를 들어, 이형 구조 영역(HSA)에 배치된 스테이지들은 제n 스테이지(STn)로서 에미션 스테이지이고, 게이트 로우 전압(VGL)은 -8V, 게이트 하이 전압(VGH)은 +8V이다.

도 6 및 도 12를 참고하면, 각 스테이지들의 동작은 초기화 기간, 샘플링 기간, 및 발광 기간을 포함할 수 있다. 초기화 기간, 샘플링 기간, 및 발광 기간을 한 프레임(frame)으로 정의할 수 있다. 한 프레임의 대부분은 발광 기간이 차지하고, 한 프레임이 시작하거나 끝날 때 초기화 기간 및 샘플링 기간을 갖는다. 초기화 기간 및 샘플링 기간에서 제2 트랜지스터(T2)가 턴온되고, 발광 기간에서 제1 트랜지스터(T1)가 턴온된다. 즉, 한 프레임의 대부분의 기간에서 제1 트랜지스터(T1)가 턴온된다. 제n 스테이지(STn)를 예를 들면, 제1 프레임(1frame)이 끝나고 제2 프레임(2frame)이 시작할 때, 제2 트랜지스터(T2)가 턴온되어 제n 스테이지(STn)에 연결된 화소(P)들을 구동하기 위한 화소 구동회로의 초기화 및 샘플링을 진행한다. 이 경우, 출력 노드(Vout)에는 게이트 하이 전압(VGH)이 제공된다. 그리고, 초기화 기간 및 샘플링 기간에 이어서 화소(P)들을 발광시키기 위한 발광 기간이 진행된다. 언급한 바와 같이, 발광 기간에는 제1 트랜지스터(T1)가 턴온되어 게이트 로우 전압(VGL)이 출력 노드(Vout)에 인가되어야 한다. 따라서, 제3 트랜지스터(T3)는 클럭 신호(CLK)의 게이트 로우 전압(VGL)에 의해 턴온되어 Q 노드(Q)에 게이트 로우 전압(VGL)을 제공한다. 동시에 Q 노드(Q)에 인가된 게이트 로우 전압(VGL)에 의해 제1 트랜지스터(T1)가 턴온되어 게이트 로우 전압(VGL)을 출력 노드(Vout)에 제공한다. 이 경우, Q 노드(Q)는 플로팅(floating)된 상태이므로 출력 노드(Vout)가 게이트 로우 전압(VGL)으로 인가되면서 플로팅된 Q 노드(Q)는 부스팅(boosting)되어 게이트 로우 전압(VGL)보다 더 낮은 전압으로 떨어진다. 따라서, 출력 노드(Vout)에 연결된 화소(P)들의 게이트 전극에 게이트 로우 전압(VGL)이 안정적으로 제공된다.

그리고, 제n 스테이지(STn)에 입력되는 클럭 신호(CLK)는 통합 구동회로(120)로부터 멀리 떨어져 있으므로, 클럭 라인의 부하의 증가로 Q 노드(Q)에 게이트 로우 전압(VGL)의 입력이 지연된다. 그리고, Q 노드(Q)가 플로팅되지 못한 상태에서 게이트 로우 전압(VGL)이 빠르게 출력 노드(Vout)에 인가되므로 Q 노드(Q)는 부스팅되지 못한다. 따라서, 출력 노드(Vout)에 게이트 로우 전압(VGL)이 제공되지 못하기때문에 제2 프레임(2frame)의 발광 기간 동안에도 초기화 기간 및 샘플링 기간에 출력 노드(Vout)에 제공되었던 게이트 하이 전압(VGH)이 계속 유지되는 이상 구동 현상이 발생할 수 있다. 제1 트랜지스터(T1)를 통해서 출력 노드(Vout)의 전압이 빠르게 떨어진 이유는 출력 노드(Vout)에 걸리는 화소 부하(L)의 크기가 작기 때문이다. 또한, 클럭 신호(CLK)가 하나이므로, 한 클럭 내에서 Q 노드(Q)의 플로팅과 Q 노드(Q)의 부스팅이 진행되어야 하기 때문이다. 그리고, 하나 이상의 클럭 신호(CLK)를 사용하더라도, 화소 부하(L)의 크기의 급격한 감소는 스테이지들로부터 이상 신호(B)를 발생시킬 수 있다. 따라서, 이형 구조를 포함하는 이형 구조 영역(HSA)에 배치되어 화소 부하(L)가 감소된 스테이지들은 출력 노드(Vout)에 이상 신호(B)를 제공하여 화면 깜박임 등의 문제를 발생시킬 수 있다.

도 13은 도 7, 도 9, 또는 도 11의 각 스테이지에서 출력되는 Vout의 파형도이다. 구체적으로, 도 13은 이형 구조 영역(HSA)에 배치된 스테이지들의 출력 노드(Vout)에서 출력되는 파형도이다. 예를 들어, 이형 구조 영역(HSA)에 배치된 스테이지들은 제n 스테이지(STn)로서 에미션 스테이지이고, 게이트 로우 전압(VGL)은 -8V, 게이트 하이 전압(VGH)은 +8V이다.

도 8 또는 도 10, 그리고 도 13을 참고하면, 각 스테이지들의 동작은 초기화 기간, 샘플링 기간, 및 발광 기간을 포함할 수 있다. 초기화 기간, 샘플링 기간, 및 발광 기간을 한 프레임(frame)으로 정의할 수 있다. 그리고, 화소를 구동하기 위한 화소 구동회로는 구동 트랜지스터, 발광 트랜지스터, 및 구동 트랜지스터를 샘플링하고 데이터 신호를 입력시켜주는 트랜지스터들을 포함할 수 있다. 구동 트랜지스터는 데이터 신호에 따라 화소에 일정한 크기의 전류를 제공하고, 발광 트랜지스터는 발광 기간 동안에만 화소가 발광할 수 있도록 화소에 인가되는 전류의 흐름을 제어할 수 있다. 이 경우, 샘플링 기간 동안에 턴온되어 구동 트랜지스터의 문턱전압을 보상해주는 트랜지스터를 샘플링 트랜지스터라고 지칭하도록 한다.

예를 들어, 출력 노드(Vout)가 화소 구동회로의 발광 트랜지스터의 게이트 전극에 연결된 경우를 설명한다. 즉, 발광 기간 동안에 발광 트랜지스터의 게이트 전극에는 턴온 전압이 제공되고, 비발광 기간 동안에 발광 트랜지스터의 게이트 전극에는 턴오프 전압이 제공된다.

따라서, 도 13의 파형도를 참고하면, 한 프레임의 대부분은 발광 기간이 차지하고, 한 프레임이 시작하거나 끝날 때 초기화 기간 및 샘플링 기간을 갖는다. 초기화 기간 및 샘플링 기간에서 제2 트랜지스터(T2)가 턴온되고, 발광 기간에서 제1 트랜지스터(T1)가 턴온된다. 즉, 한 프레임의 대부분의 기간에서 제1 트랜지스터(T1)가 턴온된다. 예를 들어, 제1 프레임(1frame)이 끝나고 제2 프레임(2frame)이 시작할 때, 제2 트랜지스터(T2)가 턴온되어 제n 스테이지(STn)에 연결된 화소(P)들을 구동하기 위한 화소 구동회로의 초기화 및 샘플링을 진행한다. 이 경우, 출력 노드(Vout)에는 게이트 하이 전압(VGH)이 제공된다. 그리고, 초기화 기간 및 샘플링 기간에 이어서 화소(P)들을 발광시키기 위한 발광 기간이 진행된다. 언급한 바와 같이, 발광 기간에는 제1 트랜지스터(T1)가 턴온되어 게이트 로우 전압(VGL)이 출력 노드(Vout)에 인가된다. 제3 트랜지스터(T3)는 클럭 신호(CLK)의 게이트 로우 전압(VGL)에 의해 턴온되어 Q 노드(Q)에 게이트 로우 전압(VGL)을 제공한다. 동시에 Q 노드(Q)에 인가된 게이트 로우 전압(VGL)에 의해 제1 트랜지스터(T1)가 턴온되어 게이트 로우 전압(VGL)을 출력 노드(Vout)에 제공한다. 이 경우, Q 노드(Q)는 플로팅(floating)된 상태이므로 출력 노드(Vout)가 게이트 로우 전압(VGL)으로 인가되면서 플로팅된 Q 노드(Q)는 부스팅(boosting)되어 게이트 로우 전압(VGL)보다 더 낮은 전압으로 떨어진다. 따라서, 출력 노드(Vout)에 연결된 화소(P)들의 게이트 전극에 게이트 로우 전압(VGL)이 안정적으로 제공된다.

따라서, 비표시 영역(NDA)에 화소 부하의 크기가 감소된 에미션 스테이지의 출력 노드(Vout)에 연결된 보조 부하(La, Lb)를 배치함으로써, 발광 기간 동안에 화소 어레이의 게이트 전극에 게이트 턴온 전압을 제공할 수 있다.

이하에서는 예를 들어, 출력 노드(Vout)가 샘플링 기간 동안 턴온되는 샘플링 트랜지스터의 게이트 전극에 연결된 경우를 설명한다. 즉, 샘플링 기간 동안에 샘플링 트랜지스터의 게이트 전극에는 턴온 전압이 제공되고, 샘플링 기간 이외의 기간 동안에 샘플링 트랜지스터의 게이트 전극에는 턴오프 전압이 제공된다.

앞서 언급한 바와 같이, 출력 노드(Vout)에 연결된 부하의 감소로 인하여 구동 트랜지스터의 샘플링(또는 보상시간)이 지연되는 문제가 발생할 수 있다. 즉, 샘플링 기간 동안에 출력 노드(Vout)에 게이트 로우 전압(VGL)이 아닌 게이트 하이 전압(VGH)이 인가되는 이상 구동 현상이 발생할 수 있다. 이상 구동 현상은 본 명세서의 실시예들에 따라 비표시 영역에 화소 부하의 크기가 감소된 스캔 스테이지의 출력 노드(Vout)에 연결된 보조 부하(La, Lb)를 배치함으로써, 보상시간의 지연을 방지하여 구동 트랜지스터의 신뢰성을 확보함으로써 해결할 수 있다.

도 14a는 도 8, 도 10, 또는 도 11에 도시된 보조 부하의 적층구조를 나타낸 본 명세서의 제1 실시예에 따른 도면이다. 화소 어레이에 배치된 화소 구동회로를 구성하는 구동 트랜지스터 및 도 8 또는 도 10의 보조 부하(La, Lb) 중 보조 캐패시터(Ca, Cb)를 나타낸 도면이다.

예를 들어, 구동 트랜지스터는 탑게이트(top gate)형태의 코플라나(coplanar) 구조로 도시하였으나 이에 한정되지는 않는다. 구동 트랜지스터는 게이트 전극, 액티브층, 소스 전극, 및 드레인 전극으로 구성된다.

기판(110) 상에 구동 트랜지스터의 액티브층(101)이 배치되고, 액티브층(101) 상에 게이트 절연층(112)이 배치됨으로써, 게이트 절연층(112)은 게이트 절연층(112) 상에 배치되는 게이트 전극(102)과 액티브층(101)을 절연시킨다. 게이트 전극(102)은 제1 게이트 전극으로 지칭할 수도 있다.

기판(110)은 구동회로, 유기발광소자 등을 적층하기 위한 베이스 기판으로서, 유리 또는 플라스틱, 금속 등 기판(110)을 구부리거나 접기 용이한 재료로 이루어질 수 있으며, 기판(110)과 액티브층(101) 사이에 버퍼층(111)과 같은 절연층이 배치될 수도 있다. 버퍼층(111)은 기판(110)과 액티브층(101)의 결합을 용이하게 할 수 있다.

액티브층(101)은 산화물 반도체로 형성할 경우, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), 또는 ITZO(Indium Tin Zinc Oxide) 등으로 형성할 수 있으나, 이에 한정되지 않는다. 또한, 액티브층(101)은 비정질 실리콘(amorphous silicon, a-Si), 다결정 실리콘(polycrystalline silicon, poly-Si), 또는 유기물(organic) 반도체 등으로 형성할 수 있다.

게이트 전극(102) 상에는 제1 중간층(113)이 배치되고, 구동 트랜지스터의 액티브층(101)은 게이트 절연층(112)과 제1 중간층(113)에 형성된 컨택홀들을 통해 각각 소스 전극(103a) 및 드레인 전극(103b)과 접촉한다. 그리고, 소스 전극(103a) 및 드레인 전극(103b) 상에 보호층(114)이 배치된다. 보호층(114)은 구동 트랜지스터를 오염이나 손상으로부터 보호할 수 있다. 보호층(114) 상에는 평탄화층(116)이 배치되어 구동 트랜지스터 및 배선의 형성에 의한 기판(110) 상의 단차를 완만하게 할 수 있다.

게이트 전극(102), 소스 전극(103a), 및 드레인 배선(103b)은 실리콘(Si) 등의 반도체 또는 도전성의 금속, 예를 들어 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중층일 수 있다.

게이트 절연층(112) 및 제1 중간층(113)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있으며, 보호층(114) 및 평탄화층(116)은 아크릴계 수지, 에폭시 수지, 페놀 수지, 폴리아미드계 수지, 폴리이미드계 수지, 불포화 폴리에스테르계 수지, 폴리페닐렌계 수지, 폴리페닐렌설파이드계 수지, 벤조사이클로부텐 및 포토레지스트 중 하나로 형성될 수 있으나, 이에 한정되지는 않는다.

평탄화층(116) 상에는 애노드 전극(105)이 배치되고, 애노드 전극(105)은 보호층(115) 및 평탄화층(116)에 형성된 컨택홀을 통해 구동 트랜지스터의 드레인 전극(103b)에 연결될 수 있다. 애노드 전극(105)은 반투명 또는 투명의 금속성 물질로 이루어질 수 있다. 예를 들어, 애노드 전극(105)은 TO(Tin Oxide), ITO(Indium Tim Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxdie) 등과 같은 투명 도전성 물질로 이루어질 수 있으나, 이에 한정되지는 않는다. 유기발광소자가 상부발광 방식의 표시패널에 적용되는 경우, 애노드 전극(105)은 상술한 바와 같은 투명 도전층 하부에 은(Ag) 또는 은 합금(Ag alloy)과 같은 반사성이 우수한 물질로 이루어지는 반사층을 더 포함할 수 있다. 이에 따라, 애노드 전극(105)은 유기발광층에서 발생한 광을 상부로 반사할 수 있다.

제1 실시예에 따른 보조 캐패시터(Ca)는 제1 전극(101c) 및 제2 전극(102c), 그리고 제2 전극(102c) 및 제3 전극(103c)으로 구현된다. 제1 전극(101c) 및 제2 전극(102c)으로 형성되는 보조 캐패시터는 제1 보조 캐패시터이고, 제2 전극(102c) 및 제3 전극(103c)으로 형성되는 보조 캐패시터는 제2 보조 캐패시터라고 일컫을 수 있다. 제1 전극(101c)은 구동 트랜지스터의 액티브층(101)과 동일층에 동일 물질로 형성되고, 제2 전극(102c)은 구동 트랜지스터의 게이트 전극(102)과 동일층에 동일 물질로 형성되며, 제3 전극은 소스 전극(103a) 및 드레인 전극(103b)과 동일층에 동일 물질로 형성될 수 있다. 제1 전극(101c), 제2 전극(102c), 및 제3 전극(103c)이 캐패시터로서의 역할을 하기 위해서는 모두 도전체여야 한다. 따라서, 구동 트랜지스터의 액티브층(101)과 동일 물질로 형성되는 제1 전극(101c)은 증착 후 도핑(doping)을 하여 도체화시킬 수 있다. 제1 전극(101c)을 도핑하기 위해서는 액티브층(101)의 도핑 공정과 별도의 도핑 공정이 필요하므로, 별도의 도핑 공정을 추가하지 않고 보조 캐패시터로서의 역할을 수행할 때 제1 전극(101c)에 정전압을 인가함으로써 보조 캐패시터의 일 전극으로서 역할을 하게 할 수도 있다. 즉, 정전압이 인가되는 제3 전극(103c)을 제1 전극(101c)에 연결시켜 도전체의 역할을 하게 할 수 있다. 제1 전극(101c)은 게이트 절연층(112) 및 제1 중간층(113)에 컨택홀을 형성함으로써, 제3 전극(103c)과 연결되어 정전압을 제공받고, 제2 전극(102c)과 제1 정전용량을 형성한다. 그리고, 제2 전극(102c)과 제3 전극(103c)은 제2 정전용량을 형성한다. 보조 캐패시터의 정전용량은 제1 정전용량과 제2 정전용량의 합이다. 제1 전극(101c)과 제2 전극(102c) 사이에 형성되는 제1 정전용량은 제1 전극(101c) 또는 제2 전극(102c)의 면적에 비례하고 제1 전극(101c)과 제2 전극(102c) 사이의 거리에 반비례 한다. 제1 전극(101c)과 제2 전극(102c) 사이의 거리는 게이트 절연층(112)의 두께에 대응될 수 있다. 그리고, 제2 전극(102c)과 제3 전극(103c) 사이에 형성되는 제2 정전용량은 제2 전극(102c) 또는 제3 전극(103c)의 면적에 비례하고 제2 전극(102c)과 제3 전극(103c) 사이의 거리에 반비례 한다. 제2 전극(102c)과 제3 전극(103c) 사이의 거리는 제1 중간층(113)의 두께에 대응될 수 있다.

도 8을 참고하면, 제2 전극(102c)은 제1 노드(Na)와 연결되어, 보조 배선을 통해 출력 노드(Vout)에 연결된다. 보조 배선은 제2 전극(102c)과 동일층에 동일 물질로 형성될 수 있고, 보조 저항(Ra)을 형성한다. 그리고, 제1 전극(101c) 및 제3 전극(103c)은 제2 노드(Nb)로써 제1 전극(101c) 및 제3 전극(103c)에 정전압이 인가된다. 예를 들어, 정전압은 고전위 구동 전압일 수 있으나, 이에 한정되지는 않는다. 보조 캐패시터(Ca)의 제2 전극(102c)은 표시 영역(DA)의 게이트 전극으로서 연장되어 배치될 수 있다.

도 10을 참고하면, 출력 노드(Vout)에 연결되어 화소들에 게이트 신호를 전달하는 게이트 전극은 연장되어 보조 캐패시터(Cb)의 일 전극인 제2 전극(102c)과 연결된다. 비표시 영역(NDA)으로 연장된 게이트 전극의 일부분은 보조 저항(Rb)을 형성할 수 있다. 그리고, 제1 전극(101c) 및 제3 전극(103c)은 보조 캐패시터(Cb)의 타 전극으로서 정전압이 인가된다. 예를 들어, 정전압은 고전위 구동 전압일 수 있으나, 이에 한정되지는 않는다.

도 14b는 도 8에 도시된 보조 부하의 적층구조를 나타낸 본 명세서의 제2 실시예에 따른 도면이다. 도 14b는 도 14a의 제1 실시예의 변형예이며, 도 14a와 중복되는 구성요소는 생략하거나 간략히 설명할 수 있다.

본 명세서의 제2 실시예에 따른 보조 캐패시터(Ca)는 제2 전극(102c) 및 제4 전극(104c)으로 구현된다. 제2 전극(102c)은 게이트 전극(102)과 동일층에 동일 물질로 형성된다. 제4 전극(104c)은 제1 중간층(113) 상에 배치되고, 제2 중간층(115)은 제4 전극(104c)과 소스 전극(103a) 및 드레인 전극(103b) 사이에 배치되며, 제2 전극(102c) 또는 제3 전극(103c)과 동일 물질로 형성될 수 있다.

고해상도의 표시장치의 경우, 통합 구동회로와 표시 영역에 배치된 데이터 라인에 데이터 신호를 인가하는 데이터 라우팅 라인의 수가 증가하게 된다. 데이터 라우팅 라인을 증착하는 과정 중 노광 공정은 데이터 라우팅 라인들 사이에 일정한 노광 간격이 요구된다. 하지만, 데이터 라우팅 라인을 단일 금속으로 형성할 경우, 노광 간격의 확보가 어렵다. 따라서, 제2 전극(102c) 이외에 제4 전극(104c)을 추가 배치하여 데이터 라우팅 라인으로 사용함으로써, 데이터 라우팅 라인의 증착을 용이하게 할 수 있다. 이 경우, 제4 전극(104c)은 제2 게이트 전극으로 지칭될 수도 있다.

도 8을 참고하면, 제2 전극(102c)은 제1 노드(Na)로서, 보조 배선을 통해 출력 노드(Vout)에 연결된다. 보조 배선은 제2 전극(102c)과 동일층에 동일 물질로 형성될 수 있고, 보조 저항(Ra)을 형성한다. 그리고, 제4 전극(104c)은 제2 노드(Nb)로서 정전압이 인가된다. 제4 전극(104c)에 정전압을 인가하기 위해서 제4 전극(104c)에 제3 전극(103c)을 연결시켜서 고전위 전원 전압을 인가할 수 있다. 제3 전극(103c)은 제2 중간층(115)에 형성된 컨택홀을 통해 제4 전극(104c)과 연결될 수 있다. 보조 캐패시터(Ca)의 제2 전극(102c)은 표시 영역(DA)의 게이트 전극으로서 연장되어 배치될 수 있다.

도 10을 참고하면, 출력 노드(Vout)에 연결되어 화소들에 게이트 신호를 전달하는 게이트 전극은 연장되어 보조 캐패시터(Cb)의 일 전극인 제2 전극(102c)과 연결된다. 비표시 영역(NDA)으로 연장된 게이트 전극의 일부분은 보조 저항(Rb)을 형성할 수 있다. 그리고, 제4 전극(104c)은 보조 캐패시터(Cb)의 타 전극으로서 정전압이 인가된다. 제4 전극(104c)에 정전압을 인가하기 위해서 제4 전극(104c)에 제3 전극(103c)을 연결시켜서 고전위 구동 전압을 인가할 수 있다. 제3 전극(103c)은 제2 중간층(115)에 형성된 컨택홀을 통해 제4 전극(104c)과 연결될 수 있다.

앞서 언급한 바와 같이, 제2 전극(102c)과 제4 전극(104c) 사이에 형성되는 정전용량은 전극의 면적에 비례하고 제2 전극(102c)과 제4 전극(104c) 사이의 거리에 반비례 한다. 제2 전극(102c)과 제4 전극(104c) 사이의 거리는 제1 중간층(113)의 두께에 대응될 수 있다. 그리고, 제1 중간층(113)의 두께는 게이트 절연층(112)의 두께보다 얇을 수 있다. 따라서, 제1 실시예 및 제2 실시예의 보조 캐패시터를 형성하는 전극의 면적이 동일하다면 제2 실시예의 보조 캐패시터의 정전용량은 제1 실시예의 보조 캐패시터의 정전용량보다 크다.

도 14c는 도 8 또는 도 10에 도시된 보조 부하의 적층구조를 나타낸 본 명세서의 제3 실시예에 따른 도면이다. 도 14c는 도 14a의 제1 실시예의 변형예이며, 도 14a와 중복되는 구성요소는 생략하거나 간략히 설명할 수 있다.

제3 실시예에 따른 보조 캐패시터(Ca)는 제1 전극(101c) 및 제4 전극(104c), 그리고 제3 전극(103c) 및 제4 전극(104c)으로 구현된다. 제1 전극(101c) 및 제4 전극(104c)으로 형성되는 보조 캐패시터는 제3 보조 캐패시터이고, 제3 전극(103c) 및 제4 전극(104c)으로 형성되는 보조 캐패시터는 제4 보조 캐패시터라고 일컫을 수 있다. 제1 전극(101c)은 액티브층(101)과 동일층에 동일 물질로 형성되고, 제3 전극(103c)은 소스 전극(103a) 및 드레인 전극(103b)과 동일층에 동일 물질로 형성되며, 제4 전극(104c)은 제1 전극(101c)과 제3 전극(103c) 사이에 배치되어, 제2 전극(102c) 또는 제3 전극(103c)과 동일 물질로 형성될 수 있다. 앞서 언급한 바와 같이, 제1 전극(101c), 제3 전극(103c), 및 제4 전극(104c)이 보조 캐패시터로서의 역할을 하기 위해서는 모두 도전체여야 한다. 따라서, 구동 트랜지스터의 액티브층(101)과 동일 물질로 형성되는 제1 전극(101c)은 증착 후 도핑(doping)을 하여 도체화시킬 수 있다. 보조 캐패시터(Ca)의 제1 전극(101c)을 도체화하는 공정은, 구동 트랜지스터의 소스 전극(103a) 및 드레인 전극(103b)과 접촉하는 부분의 액티브층(101)을 도체화하는 공정 진행시 동시에 수행될 수 있으므로, 별도의 공정을 추가로 진행하지 않을 수 있다. 또는, 도 14a의 제1 실시예에서와 같이 보조 캐패시터로서의 역할을 할 때 제1 전극(101c)에 정전압을 인가함으로써 보조 캐패시터의 일 전극으로서 역할을 하게 할 수도 있다.

도 8을 참고하면, 제4 전극(104c)은 제1 노드(Na)로서, 보조 배선을 통해 출력 노드(Vout)에 연결된다. 보조 배선은 제4 전극(104c)과 동일층에 동일 물질로 형성될 수 있고, 보조 저항(Ra)을 형성한다. 그리고, 제1 전극(101c) 또는 제3 전극(103c)은 제2 노드(Nb)로서 정전압이 인가된다. 제1 전극(101c)에 정전압을 인가하기 위해서 제1 전극(101c)에 제3 전극(103c)을 연결시켜서 고전위 전원 전압을 인가할 수 있다. 제1 전극(101c)은 게이트 절연층(112), 제1 중간층(113), 및 제2 중간층(115)에 형성된 컨택홀을 통해 제3 전극(103c)과 연결될 수 있다. 보조 캐패시터(Ca)의 제4 전극(104c)은 표시 영역(DA)의 게이트 전극으로서 연장되어 배치될 수 있다.

도 10을 참고하면, 출력 노드(Vout)에 연결되어 화소들에 게이트 신호를 전달하는 게이트 전극은 연장되어 보조 캐패시터(Cb)의 일 전극인 제4 전극(104c)과 연결된다. 비표시 영역(NDA)으로 연장된 게이트 전극의 일부분은 보조 저항(Rb)을 형성할 수 있다. 그리고, 제1 전극(101c) 또는 제3 전극(103c)은 보조 캐패시터(Cb)의 타 전극으로서 정전압이 인가된다. 제1 전극(101c)에 정전압을 인가하기 위해서 제1 전극(101c)에 제3 전극(103c)을 연결시켜서 고전위 구동 전압을 인가할 수 있다. 제1 전극(101c)은 게이트 절연층(112), 제1 중간층(113), 및 제2 중간층(115)에 형성된 컨택홀을 통해 제3 전극(103c)과 연결될 수 있다.

제1 전극(101c)과 제4 전극(104c)은 제3 정전용량을 형성하고, 제3 전극(103c)과 제4 전극(104c)은 제4 정전용량을 형성한다. 따라서, 보조 캐패시터의 정전용량은 제3 정전용량과 제4 정전용량의 합이다. 제1 전극(101c)과 제4 전극(104c) 사이에 형성되는 제3 정전용량은 제1 전극(101c) 또는 제4 전극(104c)의 면적에 비례하고 제1 전극(101c)과 제4 전극(104c) 사이의 거리에 반비례 한다. 제1 전극(101c)과 제4 전극(104c) 사이의 거리는 게이트 절연층(112)과 제1 중간층(113)의 두께에 대응될 수 있다. 그리고, 제3 전극(103c)과 제4 전극(104c) 사이에 형성되는 제4 정전용량은 제3 전극(103c) 또는 제4 전극(104c)의 면적에 비례하고 제3 전극(103c)과 제4 전극(104c) 사이의 거리에 반비례 한다. 제3 전극(103c)과 제4 전극(104c) 사이의 거리는 제2 중간층(115)의 두께에 대응될 수 있다. 제1 중간층(113)의 두께는 게이트 절연층(112)의 두께보다 얇고, 제2 중간층(115)의 두께는 게이트 절연층(112)의 두께보다 두껍다. 따라서, 제1 실시예, 제2 실시예, 및 제3 실시예의 보조 캐패시터를 형성하는 전극의 면적이 동일하다면 제3 실시예의 보조 캐패시터의 정전용량은 제1 실시예의 보조 캐패시터의 정전용량과 유사하고, 제2 실시예의 보조 캐패시터의 정전용량보다 작을 수 있다. 그리고, 보조 캐패시터를 형성하는 두 전극 사이의 거리가 너무 가까우면 제조공정 중에 두 전극 사이에 정전기가 발생하여 다른 소자들, 예를 들어, 캐패시터, 구동 트랜지스터 등에 영향을 줄 수 있다. 따라서, 정전용량의 크기가 가장 크진 않지만 제조공정 시 안정적으로 소자를 형성할 수 있는 제3 실시예의 보조 캐패시터가 더 효과적일 수 있다.

도 15는 버퍼 트랜지스터의 크기별 지연 시간을 나타낸 그래프이다.

버퍼 트랜지스터는 스테이지들을 구성하는 제1 트랜지스터 및 제2 트랜지스터를 일컫는다. 예를 들어, 화소 구동회로의 스캔 트랜지스터의 게이트 전극에 신호를 제공하는 스캔 스테이지들의 경우, 게이트 라인별 화소 부하의 차이로 인해 스캔 스테이지들의 출력 신호의 지연 시간에 차이가 발생할 수 있다. 그리고, 출력 신호의 지연 시간의 차이에 의해 샘플링 기간에서 구동 트랜지스터의 게이트-소스간의 전압차의 편차가 발생하므로 화소들간의 휘도차이가 발생할 수 있으므로, 이형 구조 영역에 보조 부하를 배치함으로써 화소 부하의 편차를 줄일 수 있다. 하지만, 도 7 및 도 9의 실시예에 따르면 네로우 베젤의 표시장치를 구현하기 위한 표시패널에서 보조 부하(La)가 배치될 수 있는 영역에 한계가 있을 수 있다. 공간의 부족으로 보조 부하(La)를 충분하게 형성하지 못하면 게이트 라인간의 화소 부하(L) 및 보조 부하(La)의 합의 편차를 줄일 수 없다. 공간의 부족으로 인해 보조 부하의 부하량이 충분하지 못한 경우, 이형 구조 영역에 배치된 버퍼 트랜지스터의 크기를 정상 구조 영역에 배치된 버퍼 트랜지스터의 크기보다 작게함으로써, 부하의 편차로 인한 휘도의 불균일을 방지할 수 있다.

도 15를 참고하면, 버퍼 트랜지스터의 크기를 작게 할수록 스테이지에서 출력되는 출력 신호의 지연이 증가한다. 출력 신호의 지연 정도는 폴링 타임(falling time) 및 라이징 타임(rising time)의 지연 정도에 따라 결정된다. 본 명세서의 실시예에 따르면, 버퍼 트랜지스터의 지연 시간이 1㎲ 이하가 되도록 버퍼 트랜지스터의 크기를 결정할 수 있다. 출력 신호의 라이징 타임 및 폴링 타임의 지연 시간이 1㎲ 이하가 되기 위해서 버퍼 트랜지스터의 크기는 80㎛ 이상일 수 있다. 그리고, 버퍼 트랜지스터의 크기가 커질수록 출력 신호의 지연 시간은 0.5㎲에 수렴하므로, 버퍼 트랜지스터의 크기는 240㎛ 이하일 수 있다. 이 경우, 버퍼 트랜지스터의 크기는 버퍼 트랜지스터의 액티브층의 폭(width)의 크기일 수 있다. 따라서, 이형 구조 영역에 배치된 버퍼 트랜지스터의 액티브층의 크기를 80㎛ 이상 240㎛ 이하로 형성함으로써, 부하의 편차로 인한 휘도의 불균일을 방지할 수 있다.

도 16은 도 5를 적용한 표시장치에서 영역별 유기발광소자의 전류 크기를 나타낸 그래프이다.

도 5는 이형 구조 영역(HSA)에 보조 부하가 배치되지 않은 표시장치로, 유기발광소자를 이용한 표시장치를 예로 들어 설명한다. 도 4를 참고하여 예를 들면, 표시장치의 하단부에 배치된 제n 게이트 라인(Gn)을 1번째 행(row), 제1 게이트 라인(G1)을 n번째 행(row)이라고 했을 때, 이형 구조 영역(HSA)은 1번째 행부터 90번째 행까지를 포함하고, 정상 구조 영역(NSA)은 91번째 행 이상을 포함할 수 있다. 표시장치에는 300nit, 150nit, 및 4nit 세 가지의 휘도를 인가해주었을 때, 정상 구조 영역(NSA)에서 100%인 휘도가 이형 구조 영역(HSA)에서 95% 이하로 급격히 떨어지는 것을 확인할 수 있다. 또한, 이형 구조 영역(HSA)내에서도 90번째 행에서 1번째 행으로 갈수록 휘도가 감소하는 경향을 보이며, 휘도의 감소는 휘도의 크기가 작은 경우에 더 크게 감소한다.

도 17은 도 7 또는 도 9를 적용한 표시장치에서 영역별 유기발광소자의 전류 크기를 나타낸 그래프이다.

도 7, 도 9, 또는 도 11은 이형 구조 영역(HSA)에 보조 부하가 배치된 표시장치로, 유기발광소자를 이용한 표시장치를 예로 들어 설명한다. 도 16의 표시장치와 마찬가지로, 표시장치의 하단부의 게이트 라인이 1번째 행이고, 표시장치의 상단부의 게이트 라인이 n번째 행이다. 이형 구조 영역(HSA)은 1번째 행부터 90번째 행까지를 포함하고, 정상 구조 영역(NSA)은 91번째 행 이상을 포함할 수 있다. 표시장치에는 300nit, 150nit, 및 4nit 세 가지의 휘도를 인가해주었을 때, 정상 구조 영역(NSA)에서 100%인 휘도는 이형 구조 영역(HSA)에서도 감소하지 않고 100%임을 확인할 수 있다.

따라서, 스테이지가 받는 화소 부하의 크기가 감소된 경우 스테이지의 출력 노드에 보조 부하를 배치함으로써, 부하의 감소로 인하여 발생할 수 있는 휘도 저하 현상을 방지할 수 있다.

본 명세서의 실시예에 따른 게이트 구동회로 및 이를 이용한 표시장치는 다음과 같이 설명될 수 있다.

본 명세서의 일 실시예에 따른 표시장치에 있어서, 표시장치는 복수의 게이트 라인들 각각에 연결된 복수의 화소들을 갖는 표시 영역을 포함하는 표시패널, 표시 영역에 인접한 비표시 영역에 배치되고, 복수의 게이트 라인들에 게이트 신호를 공급하는 복수의 스테이지들을 포함하는 게이트 구동회로, 및 복수의 스테이지들 중 적어도 한 개의 스테이지에 연결되고, 비표시 영역에 있는 보조 부하를 포함하며, 복수의 게이트 라인들 중 적어도 두 개의 게이트 라인들에 연결된 복수의 화소들의 수는 상이하다. 따라서, 게이트 구동회로의 각 스테이지들이 받는 부하의 불균형에 의한 이상 구동 현상을 방지하고 출력 특성을 균일화시킨 표시장치를 구현할 수 있다.

보조 부하는 복수의 스테이지들 중 적어도 한 개의 스테이지와 표시 영역 사이 또는 상기 게이트 라인의 끝부분에 위치할 수 있다.

복수의 게이트 라인들에 연결된 복수의 화소들의 수가 작을수록 보조 부하의 크기가 클 수 있다.

보조 부하는 적어도 두 개의 전극이 서로 중첩되어 배치될 수 있다.

두 개의 전극 중 일 전극은 보조 부하가 배치된 스테이지의 출력 노드 및 게이트 라인에 연결되고, 두 개의 전극 중 다른 전극에는 정전압이 인가되어 두 개의 전극은 캐패시터를 형성할 수 있다.

복수의 스테이지들은 각각 직렬 연결된 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 제1 트랜지스터 및 제2 트랜지스터는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 스테이지의 출력 노드에 연결되며, 보조 부하는 출력 노드에 연결되어 출력 노드와 복수의 스테이지들 각각에 대응되는 복수의 화소들 사이에 위치하거나, 게이트 라인의 끝부분에 위치할수 있다.

표시패널은 적어도 두 개의 게이트 라인들이 각각 포함된 이형 구조 영역 및 정상 구조 영역을 포함하고, 이형 구조 영역에 대응하는 스테이지들에 포함된 제1 트랜지스터 및 제2 트랜지스터 중 어느 하나의 트랜지스터의 액티브층의 크기는 정상 구조 영역에 대응하는 스테이지들에 포함된 제1 트랜지스터 및 제2 트랜지스터 중 어느 하나의 트랜지스터의 액티브층의 크기보다 작을 수 있다.

이형 구조 영역에 대응하는 각각의 스테이지들에 포함된 제1 트랜지스터 및 제2 트랜지스터 중 어느 하나의 트랜지스터의 액티브층의 폭의 크기는 80㎛ 이상 240㎛ 이하일 수 있다.

복수의 스테이지들은 복수의 게이트 라인들에 각각 연결된 에미션 스테이지들을 포함하고, 복수의 화소들을 구동시키는 화소 구동회로는 구동 트랜지스터 및 복수의 화소들의 발광을 제어하는 발광 트랜지스터를 포함하며, 복수의 화소들이 발광하는 동안에 발광 트랜지스터가 턴온 상태일 수 있다.

본 명세서의 일 실시예에 따른 표시장치에 있어서, 표시장치는 정상 구조 영역 및 이형 구조 영역으로 구분되는 표시 영역 및 표시 영역에 인접한 비표시 영역을 포함하는 표시패널을 포함한다. 표시패널은 게이트 라인들, 게이트 라인들에 각각 연결된 복수의 화소들, 비표시 영역에서 게이트 라인들에 게이트 신호를 공급하는 스테이지들을 포함하는 게이트 구동회로, 및 이형 구조 영역에 배치된 복수의 화소들에 연결된 스테이지들에 연결되며, 비표시 영역에 있는 더미 부하를 포함한다. 따라서, 게이트 구동회로의 각 스테이지들이 받는 부하의 불균형에 의한 이상 구동 현상을 방지하고 출력 특성을 균일화시킨 표시장치를 구현할 수 있다.

이형 구조 영역은 다각형으로 정의되지 않는 형태의 이형 구조를 포함하고, 더미 부하는 이형 구조의 형태를 따라 복수의 화소들에 인접하여 배치될 수 있다.

스테이지들은 직렬로 연결된 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 제1 트랜지스터 및 제2 트랜지스터가 서로 공유하는 노드로부터 게이트 신호가 출력되며, 이형 구조 영역에 배치된 스테이지들에 포함된 제1 트랜지스터 및 제2 트랜지스터 중 어느 하나의 액티브층의 크기는 정상 구조 영역에 배치된 스테이지들에 포함된 제1 트랜지스터 및 제2 트랜지스터 중 어느 하나의 액티브층의 크기보다 작을 수 있다.

이형 구조 영역에 배치된 스테이지들에 포함된 제1 트랜지스터 및 제2 트랜지스터 중 어느 하나의 액티브층의 폭의 크기는 80㎛ 이상 240㎛ 이하일 수 있다.

표시패널은 구동 트랜지스터 및 데이터 라우팅 라인을 포함하고, 구동 트랜지스터 및 데이터 라우팅 라인은 액티브층, 제1 게이트 전극, 제2 게이트 전극, 소스 전극, 및 드레인 전극을 포함하며, 더미 부하는 액티브층, 제1 게이트 전극, 제2 게이트 전극, 소스 전극, 및 드레인 전극 중 두 개 이상의 전극으로 구현된 캐패시터를 포함할 수 있다.

표시패널은, 액티브층과 제1 게이트 전극 사이에 있는 제1 절연층, 제1 게이트 전극 및 제2 게이트 전극 사이에 있는 제2 절연층, 및 제2 게이트 전극 및 소스 전극 또는 드레인 전극 사이에 있는 제3 절연층을 포함하고, 제1 절연층의 두께는 제2 절연층의 두께보다 두껍고, 제1 절연층의 두께는 제3 절연층의 두께보다 얇을 수 있다.

캐패시터는 제1 전극, 제2 전극, 및 제3 전극을 포함하고, 제1 전극은 액티브층이고, 제2 전극은 제1 게이트 전극 또는 제2 게이트 전극이고, 제3 전극은 소스 전극 또는 드레인 전극이며, 제1 전극 및 제3 전극은 서로 연결되거나, 제1 전극은 제1 게이트 전극이고, 제2 전극은 제2 게이트 전극이며, 제3 전극은 소스 전극 또는 드레인 전극이고, 제2 전극 및 제3 전극은 서로 연결될 수 있다.

더미 부하를 구성하는 액티브층은 도핑되어 도체화될 수 있다.

본 명세서의 일 실시예에 따른 표시장치에 있어서, 표시장치는 복수의 게이트 라인들에 연결된 복수의 화소들을 갖는 화소 어레이를 포함하는 표시 영역, 표시 영역에 인접하며, 게이트 구동회로를 포함하는 비표시 영역, 및 표시 영역의 부하 불균형에 의한 게이트 구동회로의 출력 이상 현상을 개선하기 위해 게이트 구동회로의 출력 노드에 더미 부하를 포함한다. 따라서, 게이트 구동회로가 받는 부하의 불균형에 의한 이상 구동 현상을 방지하고 출력 특성을 균일화시킨 표시장치를 구현할 수 있다.

표시 영역의 부하 불균형은 게이트 라인들에 연결된 화소들의 개수의 변화에 따라 발생하고, 부하 불균형이 발생한 영역에 배치된 더미 부하의 크기는 화소들의 개수의 변화에 따라 상이할 수 있다.

화소들의 개수가 작을수록 더미 부하의 크기가 클 수 있다.

더미 부하는 저항 및 캐패시터로 구현되고, 화소 어레이는 액티브층, 게이트 전극, 소스 전극, 및 드레인 전극을 포함하는 복수의 트랜지스터들을 포함하며, 캐패시터는 액티브층 또는 게이트 전극과 동일층에 형성된 제1 전극을 포함할 수 있다.

캐패시터는 소스 전극 또는 드레인 전극과 동일층에 형성된 제2 전극을 더 포함하고, 제3 전극은 제1 전극과 제2 전극 사이에 있고, 제2 전극은 제1 전극 및 제3 전극 중 하나에 연결될 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (22)

1. 복수의 게이트 라인들 각각에 연결된 복수의 화소들을 갖는 표시 영역을 포함하는 표시패널;
   상기 표시 영역에 인접한 비표시 영역에 배치되고, 상기 게이트 라인들에 게이트 신호를 공급하는 복수의 스테이지들을 포함하는 게이트 구동회로; 및
   상기 복수의 스테이지들 중 적어도 한 개의 스테이지에 연결되고, 상기 비표시 영역에 있는 보조 부하를 포함하며,
   상기 복수의 게이트 라인들 중 적어도 두 개의 게이트 라인들에 연결된 상기 복수의 화소들의 수는 상이하고,
   상기 보조 부하는 적어도 두 개의 전극이 서로 중첩되어 배치되고,
   상기 두 개의 전극 중 일 전극은 상기 보조 부하가 배치된 스테이지의 출력 노드 및 상기 게이트 라인에 연결되고,
   상기 두 개의 전극 중 다른 전극에는 정전압이 인가되어 상기 두 개의 전극은 캐패시터를 형성하는, 표시장치.
2. 제1 항에 있어서,
   상기 보조 부하는 상기 복수의 스테이지들 중 적어도 한 개의 스테이지와 상기 표시 영역 사이 또는 상기 게이트 라인의 끝부분에 위치한, 표시장치.
3. 제1 항에 있어서,
   상기 복수의 게이트 라인들에 연결된 상기 복수의 화소들의 수가 작을수록 상기 보조 부하의 크기가 큰, 표시장치.
4. 삭제
5. 삭제
6. 제1 항에 있어서,
   상기 복수의 스테이지들은 각각 직렬 연결된 제1 트랜지스터 및 제2 트랜지스터를 포함하고,
   상기 제1 트랜지스터 및 상기 제2 트랜지스터는 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 포함하는 스테이지의 출력 노드에 연결되며,
   상기 보조 부하는 상기 출력 노드에 연결되어 상기 출력 노드와 상기 복수의 스테이지들 각각에 대응되는 상기 복수의 화소들 사이에 위치하거나, 상기 게이트 라인의 끝부분에 위치하는, 표시장치.
7. 제6 항에 있어서,상기 표시패널은 상기 적어도 두 개의 게이트 라인들이 각각 포함된 이형 구조 영역 및 정상 구조 영역을 포함하고,
   상기 이형 구조 영역에 대응하는 스테이지들에 포함된 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 어느 하나의 트랜지스터의 액티브층의 크기는 상기 정상 구조 영역에 대응하는 스테이지들에 포함된 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 어느 하나의 트랜지스터의 액티브층의 크기보다 작은, 표시장치.
8. 제7 항에 있어서,
   상기 이형 구조 영역에 대응하는 각각의 스테이지들에 포함된 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 어느 하나의 트랜지스터의 액티브층의 폭의 크기는 80㎛ 이상 240㎛ 이하인, 표시장치.
9. 제1 항에 있어서,
   상기 복수의 스테이지들은 상기 복수의 게이트 라인들에 각각 연결된 에미션 스테이지들을 포함하고,
   상기 복수의 화소들을 구동시키는 화소 구동회로는 구동 트랜지스터 및 상기 복수의 화소들의 발광을 제어하는 발광 트랜지스터를 포함하며,
   상기 복수의 화소들이 발광하는 동안에 상기 발광 트랜지스터가 턴온 상태인, 표시장치.
10. 정상 구조 영역 및 이형 구조 영역으로 구분되는 표시 영역 및 상기 표시 영역에 인접한 비표시 영역을 포함하는 표시패널을 포함하고,
    상기 표시패널은,
    게이트 라인들;
    상기 게이트 라인들에 각각 연결된 복수의 화소들;
    상기 비표시 영역에서 상기 게이트 라인들에 게이트 신호를 공급하는 스테이지들을 포함하는 게이트 구동회로; 및
    상기 이형 구조 영역에 배치된 상기 복수의 화소들에 연결된 스테이지들에 연결되며, 상기 비표시 영역에 있는 더미 부하를 포함하고,
    상기 더미 부하는 적어도 두 개의 전극이 서로 중첩되어 배치되고,
    상기 두 개의 전극 중 일 전극은 상기 더미 부하가 배치된 스테이지의 출력 노드 및 상기 게이트 라인에 연결되고,
    상기 두 개의 전극 중 다른 전극에는 정전압이 인가되어 상기 두 개의 전극은 캐패시터를 형성하는, 표시장치.
11. 제10 항에 있어서,
    상기 이형 구조 영역은 다각형으로 정의되지 않는 형태의 이형 구조를 포함하고,
    상기 더미 부하는 상기 이형 구조의 형태를 따라 상기 복수의 화소들에 인접하여 배치된, 표시장치.
12. 제10 항에 있어서,
    상기 스테이지들은 직렬로 연결된 제1 트랜지스터 및 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터가 서로 공유하는 노드로부터 상기 게이트 신호가 출력되며,
    상기 이형 구조 영역에 배치된 스테이지들에 포함된 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 어느 하나의 액티브층의 크기는 상기 정상 구조 영역에 배치된 스테이지들에 포함된 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 어느 하나의 액티브층의 크기보다 작은, 표시장치.
13. 제12 항에 있어서,
    상기 이형 구조 영역에 배치된 상기 스테이지들에 포함된 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 어느 하나의 액티브층의 폭의 크기는 80㎛ 이상 240㎛ 이하인, 표시장치.
14. 제10 항에 있어서,
    상기 표시패널은 구동 트랜지스터 및 데이터 라우팅 라인을 포함하고,
    상기 구동 트랜지스터 및 상기 데이터 라우팅 라인은 액티브층, 제1 게이트 전극, 제2 게이트 전극, 소스 전극, 및 드레인 전극을 포함하며,
    상기 더미 부하는 상기 액티브층, 상기 제1 게이트 전극, 상기 제2 게이트 전극, 상기 소스 전극, 및 상기 드레인 전극 중 두 개 이상의 전극으로 구현된 캐패시터를 포함하는, 표시장치.
15. 제14 항에 있어서,
    상기 표시패널은,
    상기 액티브층과 상기 제1 게이트 전극 사이에 있는 제1 절연층;
    상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 있는 제2 절연층; 및
    상기 제2 게이트 전극 및 상기 소스 전극 또는 상기 드레인 전극 사이에 있는 제3 절연층을 포함하고,
    상기 제1 절연층의 두께는 상기 제2 절연층의 두께보다 두껍고, 상기 제1 절연층의 두께는 상기 제3 절연층의 두께보다 얇은, 표시장치.
16. 제14 항에 있어서,
    상기 캐패시터는 제1 전극, 제2 전극, 및 제3 전극을 포함하고,
    상기 제1 전극은 상기 액티브층이고, 상기 제2 전극은 상기 제1 게이트 전극 또는 상기 제2 게이트 전극이고, 상기 제3 전극은 상기 소스 전극 또는 상기 드레인 전극이며, 상기 제1 전극 및 상기 제3 전극은 서로 연결되거나,
    상기 제1 전극은 상기 제1 게이트 전극이고, 상기 제2 전극은 상기 제2 게이트 전극이고, 상기 제3 전극은 상기 소스 전극 또는 상기 드레인 전극이며, 상기 제2 전극 및 상기 제3 전극은 서로 연결된, 표시장치.
17. 제14 항에 있어서,
    상기 더미 부하를 구성하는 상기 액티브층은 도핑되어 도체화된, 표시장치.
18. 복수의 게이트 라인들에 연결된 복수의 화소들을 갖는 화소 어레이를 포함하는 표시 영역;
    상기 표시 영역에 인접하며, 게이트 구동회로를 포함하는 비표시 영역; 및
    상기 표시 영역의 부하 불균형에 의한 상기 게이트 구동회로의 출력 이상 현상을 개선하기 위해 상기 게이트 구동회로의 출력 노드에 연결된 더미 부하를 포함하고,
    상기 더미 부하는 적어도 두 개의 전극이 서로 중첩되어 배치되고,
    상기 두 개의 전극 중 일 전극은 상기 더미 부하가 배치된 스테이지의 출력 노드 및 상기 게이트 라인에 연결되고,
    상기 두 개의 전극 중 다른 전극에는 정전압이 인가되어 상기 두 개의 전극은 캐패시터를 형성하는, 표시장치.
19. 제18 항에 있어서,
    상기 표시 영역의 부하 불균형은 상기 게이트 라인들에 연결된 화소들의 개수의 변화에 따라 발생하고,
    상기 부하 불균형이 발생한 영역에 배치된 상기 더미 부하의 크기는 상기 화소들의 개수의 변화에 따라 상이한, 표시장치.
20. 제19 항에 있어서,
    상기 화소들의 개수가 작을수록 상기 더미 부하의 크기가 큰, 표시장치.
21. 제18 항에 있어서,
    상기 더미 부하는 저항 및 캐패시터로 구현되고,
    상기 화소 어레이는 액티브층, 게이트 전극, 소스 전극, 및 드레인 전극을 포함하는 복수의 트랜지스터들을 포함하며,
    상기 캐패시터는 상기 액티브층 또는 상기 게이트 전극과 동일층에 형성된 제1 전극을 포함하는 표시장치.
22. 제21 항에 있어서,
    상기 캐패시터는 상기 소스 전극 또는 상기 드레인 전극과 동일층에 형성된 제2 전극을 더 포함하고, 제3 전극은 상기 제1 전극과 상기 제2 전극 사이에 있고,
    상기 제2 전극은 상기 제1 전극 및 상기 제3 전극 중 하나에 연결된, 표시장치.

Images