CN109087608B - 选通驱动电路和利用该选通驱动电路的显示装置 - Google Patents

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Abstract

选通驱动电路和利用该选通驱动电路的显示装置。根据本公开的实施方式的一种显示装置包括：显示面板，该显示面板包括显示区，所述显示区具有与多条选通线连接的多个像素；选通驱动电路，该选通驱动电路在与所述显示区相邻的非显示区中并且包括向所述多条选通线供应选通信号的多个级；以及辅助负载，该辅助负载与所述非显示区中的所述多个级中的至少一个级连接，与所述多条选通线之中的至少两条选通线连接的所述多个像素的数量有变化。因此，施加到选通驱动电路的输出节点的负载被一致地调整，使得能够抑制显示装置的画面异常。

Description

选通驱动电路和利用该选通驱动电路的显示装置
技术领域
本公开涉及选通驱动电路和使用该选通驱动电路的显示装置，更详细地，涉及抑制由于与选通驱动电路连接的负载不平衡而导致的显示装置画面异常的选通驱动电 路和使用该选通驱动电路的显示装置。
背景技术
目前，已经开发了各种显示装置并且将其投入市场。例如，存在诸如液晶显示装置(LCD)、场发射显示装置(FED)、电泳显示装置(EPD)、电润湿显示装置(EWD)、 有机发光显示装置(OLED)和量子点显示装置(QD)的各种显示装置。
随着用于实现显示装置的技术发展，制造出大量的产品。因此，除了用于实现显示装置的技术之外，主要针对用于实现消费者所期望的设计的技术来开发显示装置。 这些技术中的一种是显示区形状的多样性。该显示区是其中像素发射光以显示图像的 区域，使得还需要除了四边形形状之外的各种形状。例如，需要努力确保用于通过使 具有各种目的的诸如可穿戴显示装置的显示装置的显示区的形状多样化来确保产品 设计灵活性的技术。
发明内容
一种显示装置包括显示面板，显示面板被划分成其中像素发光以显示图像的显示区和其中不显示图像的非显示区。在非显示区中，设置用于将驱动信号传输到配置显 示区的像素阵列的电路。选通驱动电路被设置成将选通信号传输到像素阵列的选通 线，数据驱动电路被设置成将数据信号传输到像素阵列的数据线。
与像素阵列一起安装在显示面板中的技术可以应用于选通驱动电路。安装在显示面板中的选通驱动电路被称为板内选通驱动器型电路，也就是说，GIP电路。GIP电 路包括响应于起始脉冲而产生输出并且根据时钟信号将输出移位的移位寄存器和各 级。也就是说，选通驱动电路包括含有多个薄膜晶体管(TFT)的各级并且这些级以 级联方式连接，以依次产生输出。下文中，薄膜晶体管是一种类型的晶体管并且可以 被称为晶体管。
晶体管包括N型晶体管和P型晶体管。例如，当晶体管是P型晶体管时，这些级可 以分别包括用于控制上拉晶体管的Q节点和用于控制下拉晶体管的QB(Q bar)节点。 另外，这些级可以包括开关晶体管，该开关晶体管响应于从前一级输入的启动电压信 号和从后一级输入的复位信号和时钟信号而对Q节点和QB节点的电压彼此反向地进 行充电和放电。可以省略复位信号。
对QB节点与Q节点相反地进行充电和放电。例如，当Q节点具有逻辑高电压时， QB节点具有逻辑低电压，而当Q节点具有逻辑低电压时，QB节点具有逻辑高电压。 当逻辑低电压被施加到Q节点或QB节点时，上拉晶体管或下拉晶体管导通，而当逻辑 高电压被施加到Q节点或QB节点时，上拉晶体管或下拉晶体管截止。通过这样做，施 加到像素阵列的选通信号可以使像素阵列中包括的晶体管导通/截止。上拉晶体管和 下拉晶体管的一个电极连接至用于向像素阵列供应选通信号的选通线，使得上拉晶体 管和下拉晶体管受到像素阵列所形成的负载影响。
当显示区的形状多样化时，施加到多条选通线中的每条的负载不一致。例如，由于负载变化，招致施加到像素阵列的选通信号有误差，从而造成诸如画面异常或画面 图像质量下降的问题。
因此，本说明书的发明人认识到以上提到的问题，并且发明了一种选通驱动电路，该选通驱动电路减小了施加到选通驱动电路的每个级的负载和应用了选通驱动电路 的显示装置之间的差异。
本公开的实施方式要实现的目的是提供一种显示装置，该显示装置改善了由于施加到选通驱动电路的各级的负载的不平衡而导致的异常驱动现象并且提供了一致的 输出特性。
本公开的目的不限于以上提到的目的，本领域的技术人员可以根据以下描述而清楚地理解以上没有提到的其它目的。
根据本公开的一方面，提供了一种显示装置。该显示装置包括：显示面板，该显 示面板包括具有与多条选通线连接的多个像素；选通驱动电路，该选通驱动电路在与 显示区相邻的非显示区中，包括向多条选通线供应选通信号的多个级；以及辅助负载， 该辅助负载与所述非显示区中的所述多个级中的至少一个级连接。与多条选通线中的 至少两条选通线连接的多个像素的数量是变化的。因此，能够实现一种显示装置，该 显示装置抑制了由于施加到选通驱动电路的各级的负载的不平衡而导致的异常驱动 现象并且提供了一致的输出特性。
根据本公开的另一方面，提供了一种显示装置。该显示装置包括显示区和与所述显示区相邻的非显示区，所述显示区具有正常结构区域和异质结构区域。该显示面板 包括：选通线；多个像素，所述多个像素与所述选通线连接；选通驱动电路，该选通 驱动电路具有向非显示区中的选通线供应选通信号的级；以及虚设负载，该虚设负载 与连接至异质结构区域中的多个像素的级连接，虚设负载处于非显示区中。因此，能 够实现一种显示装置，该显示装置抑制了由于施加到选通驱动电路的各级的负载的不 平衡而导致的异常驱动现象并且提供了一致的输出特性。
根据本公开的另一方面，提供了一种显示装置。该显示装置包括：显示区，该显 示区包括具有与多条选通线连接的多个像素的像素阵列；非显示区，该非显示区与显 示区相邻，非显示区具有选通驱动电路；以及虚设负载，该虚设负载与选通驱动电路 的输出节点连接，以改善由于显示区的负载不平衡而导致的选通驱动电路的错误输出 现象。因此，能够实现抑制了由于施加到选通驱动电路的负载的不平衡而导致的异常 驱动现象并且提供了一致的输出特性的显示装置。
实施方式的其它详细内容被包括在具体实施方式和附图中。
根据本公开的实施方式，当施加于级的像素负载减小时，在级的输出节点中设置辅助负载，以增加施加到输出节点的负载，使得能够抑制因负载减小而造成的异常驱 动现象。
并且，根据本公开的实施方式，与具有减小的像素负载的发射级的输出节点连接的辅助负载设置在非显示区中，以便在发射时间段期间，向像素阵列的栅极提供选通 导通电压。
并且，根据本公开的实施方式，与具有减小的像素负载的扫描级的输出节点连接的辅助负载设置在非显示区中，以便抑制补偿时间的延迟，由此确保驱动晶体管的可 靠性。
因此，根据本公开的实施方式，虚设负载连接至设置在异质结构区域中的级，并且虚设负载根据异质结构的形状设置，使得能够抑制由于施加到异质结构区域中的级 的负载减小而造成的异常驱动现象。
并且，根据本公开的实施方式，虚设负载设置在布置在异质结构区域中的级的输出节点中，并且像素连接至布置在异质结构区域中的级，使得能够抑制由于施加到异 质结构区域中的级的负载减小而造成的异常驱动现象。
并且，根据本公开的实施方式，构成异质结构区域中的级的第一晶体管和第二晶体管中的任一个的有源层的大小小于配置正常结构区域中设置的级的第一晶体管和 第二晶体管中的任一个的有源层的大小，使得与设置在异质结构区域中的级连接的虚 设负载的大小减小，以实现窄边框显示装置并且抑制由于负载偏差而导致的亮度不均 匀。
并且，根据本公开的实施方式，辅助电阻器和辅助负载的辅助电容器与晶体管和走线在同一层上由相同材料形成，使得能够在不执行附加工序的情况下形成辅助负 载，由此抑制显示装置的异常驱动现象。
并且，根据本公开的实施方式，使用三个电极来形成辅助电容器，使得与使用两个电极形成的辅助电容器相比，电容提高，使得可以有效调节根据像素负载的辅助电 容器的电容。
因此，根据本公开的实施方式，当由于空间不足而导致辅助负载不足时，使设置在异质结构区域中的缓冲晶体管的大小小于设置在正常结构区域中的缓冲晶体管的 大小，由此抑制由于负载偏差而导致的亮度不均匀。
本公开所要实现的目的、用于实现目的的手段和上述本公开的效果并没有指定权利要求书的基础特征，因此，权利要求书的范围不限于本开的公开内容。
附图说明
根据以下结合附图进行的详细描述，将更清楚地理解本公开的以上和其它方面、特征和其它优点，在附图中：
图1是例示根据本公开的实施方式的显示装置的视图；
图2是例示根据本公开的另一个实施方式的显示装置的视图；
图3是例示图1或图2的时钟线的第一点、第二点和第三点处的时钟信号的波形；
图4是例示根据本公开的实施方式的显示装置的框图；
图5是图1或图2中的部分A的放大视图；
图6是例示图5的每个级和与每个级连接的负载的电路图；
图7是根据本公开的实施方式的图1或图2的部分A的放大视图；
图8是例示图7的异质结构区域中的每个级和与每个级连接的负载的电路图；
图9是根据本公开的另一个实施方式的图2的部分A的放大视图；
图10是例示图9的异质结构区域中的每个级和与每个级连接的负载的电路图；
图11是例示根据图2的部分A的本公开的另一实施方式的视图的电路图；
图12是从图5的级输出的Vout的波形；
图13是从图7、图9或图11的每个级输出的Vout的波形；
图14A是根据本公开的第一实施方式的视图，例示了图8、图10或图11中例示的 辅助负载的结构；
图14B是根据本公开的第二实施方式的视图，例示了图8、图10或图11中例示的 辅助负载的结构；
图14C是根据本公开的第三实施方式的视图，例示了图8、图10或图11中例示的 辅助负载的结构；
图15是例示根据缓冲晶体管的尺寸的延迟时间的曲线图；
图16是例示了应用图5的显示装置中的每个区域的有机发光元件的电流大小的曲线图；以及
图17是例示了应用图7、图9或图11的显示装置中的每个区域的有机发光元件的电流大小的曲线图。
具体实施方式
通过以下连同附图一起详细描述的示例性实施方式，本公开的优点和特性和实现这些优点和特性的方法将是清楚的。然而，本公开不限于本文中公开的示例性实施方 式，但将按各种形式来实现。示例性实施方式只作为示例提供，使得本领域的普通技 术人员能够完全理解本公开的公开内容和本公开的范围。因此，本公开将仅由所附权 利要求书的范围限定。
附图中为了描述本公开的示例性实施方式而例示的形状、大小、比率、角度、数 目等仅仅是示例，本公开不限于此。在通篇说明书中，类似的附图标记通常表示类似 的元件。另外，在以下对本公开的描述中，可省略对已知相关技术的详细说明，以避 免不必要地混淆本公开的主题。本文中使用的诸如“包括”、“具有”和“包含”的术语通 常旨在允许添加其它组件，除非这些术语与术语“只”一起使用。除非另有明确说明， 否则任何对单数的引用可包括复数。
组件被解释为包括一般误差范围，即使没有明确说明。
当使用诸如“上”、“上方”、“下方”和“旁边”的术语来描述两个部件之间的位置关系时，一个或更多个部件可以位于这两个部件之间，除非这些术语与术语“直接地” 或“恰好地”一起使用。
当使用诸如“之后”、“接着”、“接近”和“之前”的术语来描述时间顺序次序的关系时，该次序可以不连续，除非这些术语与术语“直接地”或“恰好地”一起使用。
虽然使用术语“第一”、“第二”等来描述各种组件，但这些组件不应该受这些术语约束。这些术语仅仅用来将一个组件与其它组件区分开。因此，在本公开的技术构 思中，下面将提到的第一组件可以是第二组件。
本公开的各种实施方式的特征可以部分或全部地彼此接合或组合，并且可以以各种技术方式互锁和操作，并且这些实施方式可以独立于彼此或彼此关联地执行。
下文中，将参照附图来描述根据本公开的实施方式的选通驱动电路和使用该选通驱动电路的显示装置。
图1是例示根据本公开的实施方式的显示装置的视图。图3是例示图1或图2的时钟线的第一点、第二点和第三点处的时钟信号的波形。将参照图3来描述图1。
参照图1，显示装置100包括基板110，基板110包括显示区DA和非显示区NDA， 在显示区DA中设置多个像素来显示图像，在非显示区NDA中不显示图像。非显示区 NDA位于显示区DA的附近或显示区DA的周围，在非显示区中设置用于向像素阵列传 输驱动信号的驱动电路和信号线。
设置在显示区DA中的像素阵列通过数据线和选通线分别接收将进行操作的数据信号和选通信号。选通驱动电路130可以以GIP方式形成在非显示区中。例如，选通驱 动电路130可以设置在显示区DA的左和右外侧，并且可以省略设置在左侧和右侧的选 通驱动电路130中的任一个。选通驱动电路130使用从时钟线131和启动电压线132施加 的时钟信号向选通线供应选通信号。为了便于描述，在图1中，分别例示了仅一条时 钟线131和一条启动电压线132。
例如，当显示装置100包括n个像素行时，时钟线131延伸，从第一像素行连接到 第n像素行，以顺序施加来自第一像素行和第n像素行的信号。在这种情况下，时钟线131的负载向着第n像素行增加，并且时钟线131的增加负载会造成时钟信号的延迟。
参照图1和图3，如图1中例示的，可以从其中组合了数据驱动电路和定时控制单元的功能的集成驱动电路120供应时钟信号。在这种情况下，当从最接近集成驱动电 路120的第一点P1到最远离集成驱动电路120的第三点P3时，时钟信号从选通截止电压 Voff变成选通导通电压Von并且时钟信号从选通导通电压Von变成选通截止电压Voff 要花费较长时间。例如，当设置在像素阵列中用于驱动像素的像素驱动电路由多个P 型晶体管形成时，选通导通电压Von是选通低电压并且选通截止电压Voff是选通高电 压。也就是说，由于时钟线131的负载引起的时钟信号的延迟，导致选通驱动电路130 会被错误地驱动，或者由于像素的数据电压供应时间段不足，导致显示装置100的亮 度一致性会劣化。
集成驱动电路120以附接在基板110的上部部分上的驱动器IC芯片的形式制造，但是集成驱动电路120的位置或形状不限于此。通过电力线向集成驱动电路120供应电源 电压。可以从基板110外部的电源单元150供应电源电压。电源单元150附接在基板110 上附接的柔性印刷电路板140上，并且通过柔性印刷电路板140向驱动电路和像素阵列 供应电源电压。
图2是例示根据本发明的另一个实施方式的显示装置200的视图。图2是图1中例示的实施方式的修改实施方式，并且将省略或简要描述与图1中的组件交叠的组件。
图2是其中图1中例示的显示装置100的显示区DA的形状被修改的实施方式。图2的显示区DA被形成为，使得接近第三点P3的显示区DA的下部部分向内凹陷。在显示 区DA的边界为凹陷的位置，不设置像素，使得不显示图像。在该区域中，设置物理 组件(例如，按钮、扬声器、开关等)以实现显示装置200的其它功能。在图2中，作 为四边形显示区DA的修改实施方式，四边形一侧的部分向内凹陷，但是不限于此， 并且可以用各种形状来实现。例如，可以在显示区DA中形成各种形状的孔。像素没 有设置在孔内的区域中，使得不显示图像。因此，孔中的区域可以被包括作为非显示 区NDA。下文中，修改诸如圆形、三角形、矩形、菱形、五边形或六边形的多边形 使得难以被限定为多边形时获得的形状和被配置成使得当像素没有设置在显示区中 使得当显示图像时可视地识别其中没有设置像素的区域的形状将被称为异质结构。
由于异质结构，导致与时钟线131的第二点P2相比，与第三点P3的选通线连接的像素的数目快速减少。也就是说，随着选通线的负载在第三点P3处快速减小，选通线 之间的负载差异增大，并且选通线之间的负载差异会影响选通驱动电路130的操作。 在这种情况下，选通线之间的负载差会造成输入到像素驱动电路的选通信号的延迟。
参照图3，类似于图1，当从最接近集成驱动电路120的第一点P1到最远离集成驱动电路120的第三点P3时，时钟信号从选通截止电压Voff变成选通导通电压Von并且时 钟信号从选通导通电压Von变成选通截止电压Voff要花费较长时间。
因此，由于施加到选通线的负载的快速减小和时钟信号的延迟，会造成选通驱动电路130的输出信号延迟或像素的数据电压供应时间段不足。因此，亮度的一致性会 劣化。
图4是例示根据本公开的实施方式的显示面板的框图。
在基板110中，形成了形成p列的数据线D1至Dp(p是等于或大于2的正整数)和 形成n行的选通线G1至Gn(n是等于或大于2的正整数)和包括像素P的显示区DA。每 个像素P可以连接至数据线D1到Dp中的任一条和选通线G1到Gn中的任一条。通过包 括阳极、发光层和发光的阴极的有机发光元件来实现像素P。与选通线G1到Gn中的每 条连接的数据线D1到Dp的数目是p，p可以变化。也就是说，与选通线G1到Gn中的每 条连接的像素P的数目可以变化。例如，在图2的实施方式中，由于显示区DA和异质 结构的倒圆拐角，导致与第n行中的数据线和与选通线Gn连接的像素的数目可以小于 p。
即使在本公开的实施方式中，从靠近集成驱动电路的点起，执行驱动，但是可以从远离集成驱动电路的点起，执行驱动。当从远离集成驱动电路的点执行驱动时，第 一选通线G1设置在远离集成驱动电路的点。
选通驱动电路130连接至选通线G1至Gn，以供应选通信号。详细地，选通驱动电 路130从电平转换器122接收包括时钟信号CLK和启动电压VST的选通控制信号。选通 驱动电路130根据时钟信号CLK和启动电压VST来生成选通信号，以将选通信号供应 到选通线G1至Gn。
电平转换器122将从时序控制单元123输入的时钟信号CLK和启动电压VST的电 压电平移位至可以使形成在显示面板上的晶体管切换的选通导通电压Von和选通截止 电压Voff的电压电平。电平转换器122通过时钟线将电平移位后的时钟信号CLK供应 到选通驱动电路130，并且通过启动电压线将电平移位后的启动电压VST供应到选通 驱动电路130。时钟线和启动电压线是通过其传输时钟信号CLK和与选通控制信号对 应的启动电压VST的线，使得时钟线和启动电压线在本公开中被共同地称为选通控制 线。
数据驱动电路121连接至数据线D1至Dp。数据驱动电路121被供应来自定时控制器123的数字图像数据DATA和数据控制信号DCS。数据驱动电路121根据数据控制信 号DCS将数字图像数据DATA转换成模拟数据电压。数据驱动电路121将模拟数据电压 供应到数据线D1至Dp。
定时控制单元123从外部系统板接收数字图像数据DATA和定时信号TS。定时信 号TS可以包括垂直同步信号、水平同步信号和数据使能信号。
基于定时信号TS，时序控制单元113生成用于控制选通驱动电路130的操作时间的选通控制信号和用于控制数据驱动电路121的操作时间的数据控制信号DCS。
类似于图1或图2的集成驱动电路120，数据驱动电路121、电平转换器122和定时控制单元123可以被形成为一个驱动器IC。然而，本公开的实施方式不限于此，数据 驱动电路121、电平转换器122和定时控制单元123可以被形成为单独驱动器IC。并且， 集成驱动电路120可以通过玻璃上芯片(COG)方法或塑料上芯片(COP)方法直接 附接于显示面板的基板110上或者通过膜上芯片(COF)方法附接于基板110上。
图1或图2的电源单元150产生驱动像素P所需的多个电源电压(诸如，高电势电源电压和低电位电源电压)、驱动选通驱动电路所需的选通驱动电压(诸如，选通导通 电压Von和选通截止电压Voff)、驱动数据驱动电路121所需的源驱动电压、驱动定时 控制单元123所需的驱动电压等。
图5是图1或图2的部分A的放大视图。
选通驱动电路130包括n级ST1至STn。部分A可以包括正常结构区域NSA和异质结构区域HSA。在正常结构区域中，与选通线中的每条连接的像素的数目是相同的。在 异质结构区域中，与选通线中的每条连接的像素的数目是变化的。并且，在异质结构 区域中，显示区DA的形状可以不同于正常区域中的形状。例如，异质结构区域可以 包括其中显示区DA的拐角被倒圆并且显示区DA的下部部分向内凹陷的结构。例如， 部分A的正常结构区域NSA包括第m-1级STm-1和第m级STm，并且异质结构区域HSA 包括总计n-m级，包括第m+1级STm+1至第n级STn。级STm-1到STn中的每个连接至选 通线，以将选通信号供应到多个像素。第m-1级STm-1连接至第m-1选通线Gm-1，第m 级STm连接至第m选通线Gm，第m+1级STm+1连接至第m+1选通线Gm+1，第m+2级STm+2连接至第m+2选通线Gm+2，第n-2级STn-2连接至第n-2选通线Gn-2，第n-1级 STn-1连接至第n-1选通线Gn-1，第n级STn连接至第n选通线Gn。
这些级从第一时钟线131a和第二时钟线131b交替连接，以被供应时钟信号。并且，启动电压线132连接至第一级，以供应用于启动选通驱动电路130的驱动的启动电压。 与每个级连接的时钟线的数目和连接方法不限于图5中例示的实施方式。与每个级连 接的时钟线的数目被形成为一个，使得非显示区NDA的尺寸可以减小。
参照图5，根据本公开的实施方式，基板110的拐角被形成为倒圆的形式，使得显示区DA的拐角也被形成为是倒圆的。因此，随着它靠近第n级STn，包括第n级STn的 级被设置成向右偏移，以与显示区DA相邻。通过这样做，这些级被设置成尽可能长 地更靠近显示区DA，使得施加到这些级的选通信号的负载能够减小。
图6是例示图5的每个级和与每个级连接的负载的电路图。
选通驱动电路的级可以包括扫描级和发射级。图6中例示的电路图被修改为应用于扫描级和发射级。
例如，配置该级的晶体管是P型晶体管。该级包括第一晶体管T1、第二晶体管T2、升压电容器Cb和节点控制单元NC。第一晶体管T1是上拉晶体管。当用选通导通电压 对用于控制第一晶体管T1的Q节点Q进行充电时，第一晶体管T1导通。第二晶体管T2 是下拉晶体管。当用选通导通电压对用于控制第二晶体管T2的QB节点QB进行充电 时，第二晶体管T2导通。第一晶体管T1和第二晶体管T2共用输出节点Vout并且串联 连接。
节点控制单元NC控制Q节点Q和QB节点QB的充电和放电。节点控制单元NC可以 根据输入前一级的启动电压VST和输出信号的启动端子和被输入时钟信号CLK的时 钟端子来控制Q节点Q和QB节点QB的充电和放电。例如，为了稳定地控制级的输出， 当用选通导通电压对Q节点Q进行充电时，节点控制单元NC将QB节点QB放电至选通 截止电压。当用选通导通电压对QB节点QB进行充电时，节点控制单元NC将Q节点Q 放电至选通截止电压。节点控制单元NC还可以包括复位端子，后一级的输出信号被 输入复位端子，以便控制Q节点Q和QB节点QB的充电和放电。
当用选通导通电压对Q节点Q进行充电时，第一晶体管T1导通，以向输出节点Vout施加选通低电压VGL。当用选通导通电压对QB节点QB进行充电时，第二晶体管T2 导通，以向输出节点Vout施加选通高电压VGH。由于第一晶体管T1和第二晶体管T2 是P型晶体管，因此选通导通电压是选通低电压VGL并且选通截止电压是选通高电压 VGH。
升压电容器Cb设置在Q节点Q和输出节点Vout之间。当第一晶体管T1导通时，升 压电容器Cb将Q节点Q升压，使得第一晶体管T1可以稳定地保持在导通状态。因此， 输出节点Vout的输出电压可以被稳定地保持于选通低电压VGL。
参照图1或图2、图4和图5，输出节点Vout连接至将选通信号供应到显示区DA的 像素P的栅极。并且，与一个级连接的像素P的数目可以是p或更小。施加到输出节点 Vout的负载根据与一个级连接的像素P的数目而变化。例如，施加到异质结构区域HSA 中设置的第n级STn的输出端子的负载小于施加到正常结构区域NSA中设置的第m级 STm的输出端子的负载。这是因为，与设置在异质结构区域HSA中的第n级STn连接的 像素P的数目小于与设置在正常结构区域NSA中的第m级STm连接的像素P的数目。并 且，由于异质结构，导致相比于与第m级STm连接的像素P的数目，与第n级STn连接 的像素P的数目显著减少。在这种情况下，可以在与第m+1级STm+1至第n级STn连接 的像素P之间，设置异质结构。
参照图6，与级的输出节点Vout连接的像素可以被表示为负载并且负载可以被表示为电阻器R和电容器C。在这种情况下，负载可以被称为像素负载L。如上所述，与 设置在异质结构区域HSA中的级连接的负载小于没有设置在异质结构区域HSA中的 级连接的负载。
节点控制单元NC可以包括第三晶体管T3。第三晶体管T3连接在Q节点Q和启动电压VST端子之间，使得根据与第三晶体管T3的栅极连接的时钟信号CLK来控制第三晶 体管T3的导通/截止。也就是说，节点控制单元NC根据时钟信号CLK来控制Q节点Q 的充电和放电，以控制第一晶体管T1导通/截止。
图7是根据本公开的实施方式的图1或图2的部分A的放大视图。图7是图5中例示的实施方式的修改实施方式，并且将省略或简要描述与图5中的组件交叠的组件。
如上所述，部分A的正常结构区域NSA包括第m-1级STm-1和第m级STm，并且异 质结构区域HSA包括总计n-m级，包括第m+1级STm+1至第n级STn。与第m+1级STm+1 至第n级STn中的每个连接的像素导致的像素负载L可以小于与第m级STm和第m级 STm的前级中的任一个连接的像素负载。
与每个级连接的负载的差异会造成输出信号异常，使得为了减轻负载差异，在各级和显示区DA之间设置辅助负载La。在这种情况下，辅助负载La也可以被称为虚设 负载。为了设置辅助负载La，选通驱动电路130左移，以确保各级和显示区DA之间的 空间。由与级连接的像素P而导致的像素负载L越小，将要设计和设置的辅助负载La 则越大。例如，与级连接的辅助负载La可以按第m+1级STm+1、第m+2级STm+2、第 n-2级STn-2、第n-1级STn-1和第n级STn的次序增大。另选地，当与相邻级连接的像素 负载L的差异不太大时，辅助负载La可以彼此相等。辅助负载La设置在非显示区NDA 中并且可以被实现为选通驱动电路130的部分。
也就是说，虚设负载连接至设置在异质结构区域HSA中的级，虚设负载根据异质结构的形状设置，使得能够抑制由于施加到异质结构区域HSA中的级的负载减小而造 成的异常驱动现象。
图8是例示图7的异质结构区域中的每个级和与每个级连接的负载的电路图。图8是图6中例示的实施方式的修改实施方式，并且将省略或简要描述与图6中的组件交叠 的组件。
如参照图6描述的，图8的选通驱动电路的每个级可包括扫描级和发射级。因此，当将图8中例示的电路图应用于扫描级和发射级时，电路图被修改，以应用于扫描级 和发射级二者。
作为构成该级的晶体管的示例，将描述P型晶体管。该级包括第一晶体管T1、第 二晶体管T2、升压电容器Cb和节点控制单元NC。第一晶体管T1被称为上拉晶体管。 当用选通导通电压对用于控制第一晶体管T1的Q节点Q进行充电时，第一晶体管T1导 通。第二晶体管T2被称为下拉晶体管。当用选通导通电压对用于控制第二晶体管T2 的QB节点QB进行充电时，第二晶体管T2导通。并且，节点控制单元NC控制Q节点Q 和QB节点QB的充电和放电。
参照图7和图8，辅助负载La通过显示区DA的像素P连接在输出节点Vout和像素负载L之间。辅助负载La可以被表示为辅助电阻器Ra和辅助电容器Ca。辅助负载La被设 置成，使得施加到输出节点Vout的总负载增加。也就是说，施加到输出节点Vout的负 载是辅助负载La和像素负载L之和。
图9是根据本发明的另一个实施方式的图2的部分A的放大视图。图9是图7中例示的实施方式的修改实施方式，并且将省略或简要描述与图7中的组件交叠的组件。
如上所述，部分A的正常结构区域NSA包括第m-1级STm-1和第m级STm，并且异 质结构区域HSA包括总计n-m级，包括第m+1级STm+1至第n级STn。与第m+1级STm+1 至第n级STn中的每个连接的像素P导致的像素负载L可以小于与第m级STm和第m级 STm的前级中的任一个连接的像素负载。
与每个级连接的负载的差异会造成输出信号异常，使得为了减轻负载差异，辅助负载Lb与各级的输出节点连接。在这种情况下，辅助负载Lb也可以被称为虚设负载。 与图7的实施方式不同，图9的实施方式的辅助负载Lb设置在与这些级连接的选通线的 端部。在这种情况下，不需要将选通驱动电路130向左移动以设置辅助负载Lb，使得 能够减小边框尺寸。设置在异质结构区域HSA中的像素根据异质结构的形状设置在显 示区DA中。因此，辅助负载Lb可以根据异质结构的形状而设置在异质结构区域HSA 的非显示区NDA中。由于组件CA可以设置在由向内凹陷的显示区DA的下部部分形成 的非显示区中，因此辅助负载Lb可以设置在其中将设置组件CA的区域和显示区DA之 间的空的空间中。例如，组件CA可以是按钮、扬声器、驱动芯片、相机和LED。如 上所述，辅助负载Lb由辅助电阻器和辅助电容器实现。当组件CA和显示区DA之间的 空间不足时，辅助负载Lb可以设置在显示区DA的下部部分中。由与级连接的像素P 而导致的像素负载L越小，将要设计和设置的辅助负载Lb则越大。例如，与级连接的 辅助负载Lb可以按第m+1级STm+1、第m+2级STm+2、第n-2级STn-2、第n-1级STn-1 和第n级STn的次序增大。另选地，当与相邻级连接的像素负载L的差异不太大时，辅 助负载Lb可以彼此相等。
因此，虚设负载连接至设置在异质结构区域HSA中的级，虚设负载根据异质结构的形状设置，使得能够抑制由于施加到异质结构区域HSA中的级的负载减小而造成的 异常驱动现象。
图10是例示图9的异质结构区域中的每个级和与每个级连接的负载的电路图。图10是图8中例示的实施方式的修改实施方式，并且将省略或简要描述与图8中的组件交 叠的组件。
如参照图8描述的，图10的选通驱动电路的每个级可包括扫描级和发射级。因此，当将图10中例示的电路图应用于扫描级和发射级时，电路图被修改，以应用于扫描级 和发射级二者。
作为构成该级的晶体管的示例，将描述P型晶体管。该级包括第一晶体管T1、第 二晶体管T2、升压电容器Cb和节点控制单元NC。第一晶体管T1被称为上拉晶体管。 当用选通导通电压对用于控制第一晶体管T1的Q节点Q进行充电时，第一晶体管T1导 通。第二晶体管T2被称为下拉晶体管。当用选通导通电压对用于控制第二晶体管T2 的QB节点QB进行充电时，第二晶体管T2导通。并且，节点控制单元NC控制Q节点Q 和QB节点QB的充电和放电。
参照图9和图10，辅助负载Lb连接至与级的输出节点Vout连接的显示区DA的像素P的端部。在电路图中，设置在显示区DA中的像素P被表示为像素负载L。辅助负载 Lb设置在与像素负载L相邻的非显示区NDA中，并且被表示为辅助电阻器Rb和辅助电 容器Cb。辅助负载Lb被设置成，使得施加到输出节点Vout的负载的总和增加。也就 是说，施加到输出节点Vout的负载是辅助负载Lb和像素负载L之和。
图11是例示根据图2的部分A的本公开的另一实施方式的视图的电路图。并且， 图11是在图8或图10中例示的实施方式的修改例，并且为了简明，将省略与在图8或图 10中重复的组件。并且，图11是通过组合图8和图10所得到的实施方式，因而将参照 图7和图9来描述显示装置。
如上所述，部分A的正常结构区域NSA包括第m-1级STm-1和第m级STm，并且异 质结构区域HSA包括总计n-m级，包括第m+1级STm+1至第n级STn。由与第m+1级 STm+1至第n级STn中的每个连接的像素P所导致的像素负载L的大小可以小于与第m 级STm和第m级STm的前级中的任一个连接的像素负载L的大小。
与每个级连接的负载的差异会造成输出信号异常。因此，为了减轻负载的大小差异，辅助负载La和Lb与各级的输出节点连接。在这种情况下，辅助负载La和Lb也可 以被称为虚设负载，并且可以包括第一辅助负载La和第二辅助负载Lb。第一辅助负 载La布置在级和显示区域DA之间，并且第二辅助负载Lb布置在连接至级的选通线的 端部处。当辅助负载La和Lb被布置为划分为第一辅助负载La和第二辅助负载Lb时， 选通驱动电路130需要向左移动的量可以小于当仅布置有一个第一辅助负载时选通驱 动电路130需要向左移动的量。因此，辅助负载La和Lb被布置为划分为第一辅助负载 La和第二辅助负载Lb，使得边框尺寸可以减小。设置在异质结构区域HSA中的像素 根据异质结构的形状设置在显示区DA中。因此，第二辅助负载Lb可以根据异质结构 的形状而设置在异质结构区域HSA的非显示区NDA中。由于组件CA可以设置在由向 内凹陷的显示区DA的下部部分形成的非显示区中，因此第二辅助负载Lb可以设置在 其中将要设置组件CA的区域和显示区DA之间的空的空间中。例如，组件CA可以是 按钮、扬声器、驱动芯片、相机和LED。如上所述，辅助负载La和Lb由辅助电阻器 Ra、Rb和辅助电容器Ca、Cb实现。当组件CA和显示区DA之间的空间不足时，第二 辅助负载Lb可以设置在显示区DA的下部部分中。由与级连接的像素P而导致的像素负 载L的大小越小，将要设计和设置的辅助负载La和Lb的大小则越大。例如，与级连接 的辅助负载La和Lb可以按第m+1级STm+1、第m+2级STm+2、第n-2级STn-2、第n-1 级STn-1和第n级STn的次序增大。另选地，当与相邻级连接的像素负载L的大小差异 不太大时，辅助负载La和Lb的大小可以彼此相等。在这种情况下，辅助负载La和Lb 的大小是第一辅助负载La的大小和第二辅助负载Lb的大小的和。
也就是说，虚设负载布置在异质结构区域HSA中的级的输出节点中，并且像素P 连接至布置在异质结构区域HSA中的级，使得能够抑制由于施加到异质结构区域HSA 中的级的负载减小而造成的异常驱动现象。
如参照图8和图10所描述的，图11的选通驱动电路的每个级可包括扫描级和发射级。因此，当将图11中例示的电路图应用于扫描级和发射级时，电路图被修改，以应 用于扫描级和发射级二者。
作为构成该级的晶体管的示例，将描述P型晶体管。该级包括第一晶体管T1、第 二晶体管T2、升压电容器Cb和节点控制单元NC。第一晶体管T1被称为上拉晶体管。 当用选通导通电压对用于控制第一晶体管T1的Q节点Q进行充电时，第一晶体管T1导 通。第二晶体管T2被称为下拉晶体管。当用选通导通电压对用于控制第二晶体管T2 的QB节点QB进行充电时，第二晶体管T2导通。并且，节点控制单元NC控制Q节点Q 和QB节点QB的充电和放电。
参照图11，第一辅助负载La连接在输出节点Vout和显示区域DA中的像素的像素负载L之间，并且第二辅助负载Lb连接至与输出节点Vout连接的显示区DA的像素P的 端部。可以由第一辅助电阻器Ra和第一辅助电容器Ca来表示第一辅助负载La，并且 可以由第二辅助电阻器Rb和第二辅助电容器Cb来表示第二辅助负载Lb。施加至输出 节点Vout的负载的总大小可以通过布置第一辅助负载La和第二辅助负载Lb而增大。也 就是说，施加到输出节点Vout的负载的大小是第一辅助负载La、第二辅助负载Lb和像 素负载L之和。
图12是从图5的级输出的Vout的波形。详细地，图12是设置在异质结构区域HSA 中的级的输出节点Vout输出的波形。例如，设置在异质结构区域HSA中的级是作为第n级STn的发射级，并且选通低电压VGL是-8V而选通高电压VGH是+8V。
参照图6和图12，每个阶段的操作可以包括初始化时间段、采样时间段和发射时间段。初始化时间段、采样时间段和发射时间段可以被定义为一帧。一帧中的大部分 被发射时间段占据。当一帧开始或结束时，设置初始化时间段和采样时间段。在初始 化期间和采样期间，第二晶体管T2导通，并且在发射时间段期间，第一晶体管T1导 通。也就是说，在一帧的大部分时间段期间，第一晶体管T1导通。例如，在第n级STn 中，当第一帧1frame结束并且第二帧2frame开始时，第二晶体管T2导通，以执行用于 驱动与第n级STn连接的像素P的像素驱动电路的初始化和采样。在这种情况下，输出 节点Vout被供应选通高电压VGH。并且，在初始化时间段和采样时间段之后，执行用 于允许像素P发光的发射时间段。如上所述，在发射时间段期间，第一晶体管T1导通， 使得需要将选通低电压VGL施加到输出节点Vout。因此，第三晶体管T3因时钟信号 CLK的选通低电压VGL导通，以将选通低电压VGL供应到Q节点Q。同时，第一晶体 管T1因施加于Q节点Q的选通低电压VGL而导通，以将选通低电压VGL供应到输出节 点Vout。在这种情况下，由于Q节点Q浮置，因此输出节点Vout被施加选通低电压VGL， 使得浮置的Q节点Q升压并且Q节点的电压下降至比选通低电压VGL低的电压。因此， 选通低电压VGL稳定地供应到与输出节点Vout连接的像素P的栅极。
并且，由于输入到第n级STn的时钟信号CLK远离集成驱动电路120，因此由于时 钟线的负载增加，导致选通低电压VGL到Q节点Q的输入被延迟。并且，在Q节点Q未 浮置的状态下，选通低电压VGL被快速施加到输出节点Vout，使得Q节点Q未升压。 因此，由于选通低电压VGL没有被提供到输出节点Vout，因此会产生以下异常驱动现 象：即使在第二帧2frame的发射时间段期间，也连续保持在初始化时间段和采样时间 段期间供应到输出节点Vout的选通高电压VGH。输出节点Vout的电压通过第一晶体管 T1快速下降的原因是因为施加到输出节点Vout的像素负载L的大小是小的。并且，由 于时钟信号CLK是1，因此Q节点的浮置和Q节点Q的升压需要在一个时钟内执行。即 使使用了一个或更多个时钟信号CLK，像素负载L的快速减小也可以从这些级来生成 异常信号B。因此，设置在包括异质结构的异质结构区域HSA中具有减小的像素负载 的级向输出节点Vout提供异常信号B，以致使诸如画面闪烁的问题。
图13是从图7、图9或图11的每个级输出的Vout的波形。详细地，图13是设置在异质结构区域HSA中的级的输出节点Vout输出的波形。例如，设置在异质结构区域HSA 中的级是作为第n级STn的发射级，并且选通低电压VGL是-8V而选通高电压VGH是 +8V。
参照图8或图10和图13，每个阶段的操作可以包括初始化时间段、采样时间段和发射时间段。初始化时间段、采样时间段和发射时间段可以被定义为一帧。并且，用 于驱动像素的像素驱动电路可以包括驱动晶体管、发射晶体管以及对驱动晶体管进行 采样并且输入数据信号的晶体管。驱动晶体管根据数据信号向像素供应具有预定振幅 的电流，并且发射晶体管可以控制施加到像素的电流的流动，使得像素只在发射时段 期间发光。在这种情况下，在采样时间段期间导通以补偿驱动晶体管的阈值电压的晶 体管被称为采样晶体管。
例如，将描述输出节点Vout与像素驱动电路的发射晶体管的栅极连接的情况。也就是说，在发射时间段期间，导通电压被供应到发射晶体管的栅极。并且，在非发射 时间段期间，截止电压被供应到发射晶体管的栅极。
因此，参照图13的波形，一帧中的大部分被发射时间段占据。当一帧开始或结束时，设置初始化时间段和采样时间段。在初始化时间段和采样时间段期间，第二晶体 管T2导通，并且在发射时间段期间，第一晶体管T1导通。也就是说，在一帧的大部 分时间段期间，第一晶体管T1导通。例如，当第一帧1frame结束并且第二帧2frame开 始时，第二晶体管T2导通，以执行用于驱动与第n级STn连接的像素P的像素驱动电路 的初始化和采样。在这种情况下，输出节点Vout被供应选通高电压VGH。并且，在初 始化时间段和采样时间段之后，进行用于允许像素P发光的发射时间段。如上所述， 在发射时间段期间，第一晶体管T1导通，使得选通低电压VGL被施加到输出节点Vout。 第三晶体管T3因时钟信号CLK的选通低电压VGL导通，以将选通低电压VGL供应到Q 节点Q。同时，第一晶体管T1因施加于Q节点Q的选通低电压VGL而导通，以将选通 低电压VGL供应到输出节点Vout。在这种情况下，由于Q节点Q浮置，因此输出节点 Vout被施加选通低电压VGL，使得浮置的Q节点Q升压并且Q节点的电压下降至比选通 低电压VGL低的电压。因此，选通低电压VGL稳定地供应到与输出节点Vout连接的像 素P的栅极。
因此，通过在非显示区NDA中以减小的像素负载设置与发射级的输出节点Vout 连接的辅助负载La或Lb，选通导通电压可以在发射时间段期间被供应到像素阵列的 栅极。
下文中，例如，将描述输出节点Vout与在采样时间段期间导通的采样晶体管的栅极连接的情况。也就是说，在采样时间段期间，导通电压被供应到采样晶体管的栅极， 并且在除了采样时间段以外的时间段期间，截止电压被供应到采样晶体管的栅极。
如上所述，由于与输出节点Vout连接的负载减小，因此驱动晶体管的采样(或补偿时间)可以被延迟。也就是说，会出现其中不是选通低电压VGL而是选通高电压 VGH在采样时间段期间被施加到输出节点Vout的异常驱动现象。通过根据本公开的实 施方式将与具有减小的像素负载的扫描级的输出节点Vout连接的辅助负载La或Lb设 置在非显示区中以抑制补偿时间的延迟来确保驱动晶体管的可靠性，能够解决异常驱 动现象。
图14A是根据本公开的第一实施方式的视图，例示了图8、图10或图11中例示的 辅助负载的结构。在图14A中，例示了驱动晶体管，该驱动晶体管将设置在像素阵列 中的像素驱动电路和辅助电容器Ca和Cb配置在图8或图10的辅助负载La和Lb中的驱 动晶体管。
例如，驱动晶体管被例示为具有顶栅型的共面结构，但是不限于此。驱动晶体管包括栅极、有源层、源极和漏极。
驱动晶体管的有源层101设置在基板110上并且栅绝缘层112设置在有源层101上，使得栅绝缘层112可以将栅绝缘层112上的栅极102和有源层101彼此绝缘。栅极102也 可以被称为第一栅极。
基板110是其上层叠驱动电路和有机发光元件的基底基板，并且由诸如玻璃、或塑料或金属的材料形成，以便允许基板110弯曲或弯折。诸如缓冲层111的绝缘层可以 设置在基板110和有源层101之间。缓冲层111可以允许基板110和有源层101容易彼此 结合。
当有源层101由氧化物半导体形成时，有源层101可以由铟锡氧化物(ITO)、铟 锌氧化物(IZO)、铟镓锌氧化物(IGZO)、铟锡锌氧化物(ITZO)等形成，但是不 限于此。有源层101可以由非晶硅(a-Si)、多晶硅(poly-Si)、有机半导体等形成。
第一中间层113设置在栅极102上并且驱动晶体管的有源层101通过分别形成在栅绝缘层112和第一中间层113中的接触孔与源极103a和漏极103b接触。并且，在源极 103a和漏极103b上设置钝化层114。钝化层114能够保护驱动晶体管免受污染或免于受 损。平整层116设置在钝化层114上，使得由于形成驱动晶体管和布线而导致的基板110 上的台阶可以是平缓的。
栅极102、源极103a和漏极103b可以是诸如硅Si的半导体或者诸如钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜Cu或其两种或更多种 的合金的导电金属中的任一种或其多个层。
栅绝缘层112和第一中间层113可以是氧化硅SiOx、氮化硅SiNx或其多个层。钝化层114和平整层116可以由丙烯酸类树脂、环氧树脂、酚醛树脂、聚酰胺类树脂、聚酰 亚胺类树脂、不饱和聚酯类树脂、聚苯醚类树脂、聚苯硫醚类树脂、苯并环丁烯和电 泳中的一种形成，但不限于此。
在平整层116上设置阳极105。阳极105可以通过形成在钝化层115和平整层116中的接触孔与驱动晶体管的漏极103b连接。阳极105可由半透明或透明的金属塑料形成。 例如，阳极105可以由诸如锡氧化物TO、铟锡氧化物ITO、铟锌氧化物IZO、铟锡锌 氧化物ITZO等透明导电材料形成，但是不限于此。当有机发光元件应用于顶部发射 型显示面板时，阳极105还可以包括反射层，反射层由如上所述透明导电层下方的诸 如银Ag或银合金(Ag合金)的具有优异反射性的材料形成。因此，阳极105可以向上 反射从有机发光层产生的光。
根据第一实施方式的辅助电容器Ca由第一电极101c和第二电极102c以及第二电极102c和第三电极103c实现。由第一电极101c和第二电极102c形成的辅助电容器可以 被称为第一辅助电容器，由第二电极102c和第三电极103c形成的辅助电容器可以被称 为第二辅助电容器。第一电极101c在与驱动晶体管的有源层101相同的层上由相同的 材料形成。第二电极102c在与驱动晶体管的栅极102相同的层上由相同的材料形成。 第三电极103c在与源极103a和漏极103b相同的层上由相同的材料形成。第一电极 101c、第二电极102c和第三电极103c全都需要是导体，以便用作电容器。因此，由与 驱动晶体管的有源层101相同的材料形成的第一电极101c可以在沉积之后被掺杂，以 具有导电性。为了掺杂第一电极101c，除了有源层101的掺杂工序以外，必需用单独 的掺杂工艺。因此，当第一电极用作辅助电容器而不增加单独的掺杂工艺时，恒定电 压被施加到第一电极，使得第一电极可以用作辅助电容器的一个电极。也就是说，被 施加恒定电压的第三电极103c连接至第一电极101c，以用作导体。第一电极101c在栅 绝缘层112和第一中间层113中形成接触孔，以连接至第三电极103c从而被供应恒定电 压，并且与第二电极102c一起形成第一电容。并且，第二电极102c和第三电极103c形 成第二电容。辅助电容器的电容是第一电容和第二电容之和。在第一电极101c和第二 电极102c之间形成的第一电容与第一电极101c或第二电极102c的面积成正比，并且与 第一电极101c和第二电极102c之间的距离成反比。第一电极101c和第二电极102c之间 的距离可以对应于栅绝缘层112的厚度。并且，在第二电极102c和第三电极103c之间 形成的第二电容与第二电极102c或第三电极103c的面积成正比，并且与第二电极102c 和第三电极103c之间的距离成反比。第二电极102c和第三电极103c之间的距离可以对 应于第一中间层113的厚度。
参照图8，第二电极102c连接至第一节点Na，以通过辅助线连接至输出节点Vout。辅助线可以与第二电极102c在同一层上由相同材料形成并且形成辅助电阻器Ra。并 且，第一电极101c和第三电极103c用作第二节点Nb，并且恒定电压被施加到第一电极 101c和第三电极103c。例如，恒定电压可以是高电位驱动电压，但不限于此。辅助电 容器Ca的第二电极102c作为显示区DA的栅极延伸。
参照图10，与输出节点Vout连接以向像素传输选通信号的栅极延伸，以与作为辅助电容器Cb的一个电极的第二电极102c连接。栅极延伸到非显示区NDA的部分可以 形成辅助电阻器Rb。并且，第一电极101c和第三电极103c是辅助电容器Cb的另一个 电极并且被施加恒定电压。例如，恒定电压可以是高电位驱动电压，但不限于此。
图14B是根据本公开的第二实施方式的视图，例示了图8中例示的辅助负载的结构。图14B是图14A中例示的第一实施方式的修改实施方式，并且将省略或简要描述 与图14A中的组件交叠的组件。
由第二电极102c和第四电极104c来实现根据本公开的第二实施方式的辅助电容器Ca。第二电极102c与栅极102在同一层上由相同材料形成。第四电极104c设置在第 一中间层113上。第二中间层115设置在第四电极104c和源极103a之间，并且漏极103b 和第四电极104c可以由与第二电极102c或第三电极103c相同的材料形成。
在高分辨率显示装置的情况下，增加将数据信号从集成驱动电路施加到设置在显示区中的数据线的数据走线的数量。沉积数据走线的处理的曝光工序需要数据走线之 间有预定的曝光间隔。例如，当数据走线由单种金属形成时，难以确保曝光间隔。因 此，除了第二电极102c之外，第四电极104c被另外设置成被用作数据走线，使得容易 沉积数据走线。在这种情况下，第四电极104c也可以被称为第二栅极。
参照图8，第二电极102c用作第一节点Na并且通过辅助线连接至输出节点Vout。辅助线可以与第二电极102c在同一层上由相同材料形成并且形成辅助电阻器Ra。并 且，第四电极104c用作第二节点Nb并且被施加恒定电压。为了向第四电极104c施加恒 定电压，第三电极103c连接至第四电极104c，以施加高电位电源电压。第三电极103c 可以通过形成在第二中间层115中的接触孔连接至第四电极104c。辅助电容器Ca的第 二电极102c作为显示区DA的栅极延伸。
参照图10，与输出节点Vout连接以向像素传输选通信号的栅极延伸，以与作为辅助电容器Cb的一个电极的第二电极102c连接。栅极延伸到非显示区NDA的部分可以 形成辅助电阻器Rb。并且，第四电极104c用作辅助电容器Cb的另一个电极并且被施 加恒定电压。为了向第四电极104c施加恒定电压，第三电极103c连接至第四电极104c， 以施加高电位驱动电压。第三电极103c可以通过形成在第二中间层115中的接触孔连 接至第四电极104c。
如上所述，在第二电极102c和第四电极104c之间形成的电容与电极的面积成正比并且与第二电极102c和第四电极104c之间的距离成反比。第二电极102c和第四电极 104c之间的距离可以对应于第一中间层113的厚度。并且，第一中间层113的厚度可以 小于栅绝缘层112的厚度。因此，当电极中的根据第一实施方式和第二实施方式形成 辅助电容器的面积彼此相等时，第二实施方式的辅助电容器的电容大于第一实施方式 的辅助电容器的电容。
图14C是根据本公开的第三实施方式的视图，例示了图8或图10中例示的辅助负载的结构。图14C是图14A中例示的第一实施方式的修改实施方式，并且将省略或简 要描述与图14A中的组件交叠的组件。
根据第三实施方式的辅助电容器Ca由第一电极101c和第四电极104c以及第三电极103c和第四电极104c实现。由第一电极101c和第四电极104c形成的辅助电容器可以 被称为第三辅助电容器，由第三电极103c和第四电极103c形成的辅助电容器可以被称 为第四辅助电容器。第一电极101c与有源层101在同一层上由相同材料形成，并且第 三电极103c与源极103c和漏极103c在同一层上由相同材料形成。并且，第四电极104c 设置在第一电极101c和第三电极103c之间，并由与第二电极102c或第三电极103c相同 的材料形成。如以上提到的，第一电极101c、第三电极103c和第四电极104c全都是导 体，以便用作辅助电容器。因此，由与驱动晶体管的有源层101相同的材料形成的第 一电极101c可以在沉积之后被掺杂，以具有导电性。可以在与将要导电的驱动晶体管 的源极103a和漏极103b接触的一部分中，与形成有源层101的处理同时地执行将要导 电的辅助电容器Ca的第一电极101c的形成工序。因此，不需要另外执行单独的工序。 另选地，当第一电极101c、第三电极103c和第四电极104c与图14A的第一实施方式类 似地用作辅助电容器时，恒定电压被施加到第一电极101c，使得电极可以用作辅助电 容器的一个电极。
参照图8，第四电极104c用作第一节点Na并且通过辅助线连接至输出节点Vout。辅助线可以与第四电极104c在同一层上由相同材料形成并且形成辅助电阻器Ra。并 且，第一电极101c或第三电极103c用作第二节点Nb并且被施加恒定电压。为了向第一 电极101c施加恒定电压，第三电极103c连接至第一电极101c，以施加高电位电源电压。 第一电极101c可以通过形成在栅绝缘层112、第一中间层113和第二中间层115中的接 触孔与第三电极103c连接。辅助电容器Ca的第四电极104c作为显示区DA的栅极延伸。
参照图10，与输出节点Vout连接以向像素传输选通信号的栅极延伸，以与作为辅助电容器Cb的一个电极的第四电极104c连接。栅极延伸到非显示区NDA的部分可以 形成辅助电阻器Rb。并且，第一电极101c或第三电极103c是辅助电容器Cb的另一个 电极并且被施加恒定电压。为了向第一电极101c施加恒定电压，第三电极103c连接至 第一电极101c，以施加高电位驱动电压。第一电极101c可以通过形成在栅绝缘层112、 第一中间层113和第二中间层115中的接触孔与第三电极103c连接。
第一电极101c和第四电极104c形成第三电容，第三电极103c和第四电极104c形成第四电容。因此，辅助电容器的电容是第三电容和第四电容之和。在第一电极101c 和第四电极104c之间形成的第三电容与第一电极101c或第四电极104c的面积成正比， 而与第一电极101c和第四电极104c之间的距离成反比。第一电极101c和第四电极104c 之间的距离可以对应于栅绝缘层112和第一中间层113的厚度。并且，在第三电极103c 和第四电极104c之间形成的第四电容与第三电极103c或第四电极104c的面积成正比， 而与第三电极101c和第四电极104c之间的距离成反比。第三电极103c和第四电极104c 之间的距离可以对应于第二中间层115的厚度。第一中间层113的厚度小于栅绝缘层 112的厚度，第二中间层115的厚度大于栅绝缘层112的厚度。因此，当形成第一实施 方式、第二实施方式和第三实施方式的辅助电容器的电极的面积彼此相等时，第三实 施方式的辅助电容器的电容近似于第一实施方式的辅助电容器的电容并且小于第二 实施方式的辅助电容器的电容。当形成辅助电容器的两个电极之间的距离太近时，在 制造处理期间在两个电极之间产生静电，这会影响其它组件，例如，电容器、驱动晶 体管等。因此，即使电容的尺寸不是最大，在制造工序期间可稳定形成组件的第三实 施方式的辅助电容器可以更有效。
图15是例示根据缓冲晶体管的尺寸的延迟时间的曲线图。
缓冲晶体管是指构成这些级的第一晶体管和第二晶体管。例如，在向像素驱动电路的扫描晶体管的栅极供应信号的扫描阶段的情况下，由于每条选通线的像素负载存 在差异，导致在扫描级的输出信号的延迟时间之间会存在差异。在采样时间段期间， 由于输出信号的延迟时间有差异，导致在驱动晶体管的栅极和源极之间产生电压差的 偏差。因此，在像素之间会产生亮度差。因此，辅助负载被设置在异质结构区域中， 以便使像素负载的偏差减小。根据图7或图9的实施方式，显示区中可以设置辅助负载 La来实现窄边框显示装置的区域会受到限制。当由于空间不足而不能充分形成辅助负 载La时，选通线之间的像素负载L和辅助负载La的偏差不会减小。当由于空间不足而 导致辅助负载的负载量不足时，设置在异质结构区域中的缓冲晶体管的大小被形成为 小于设置在正常结构区域中的缓冲晶体管的大小，由此抑制由于负载偏差而导致的亮 度不规则。
参照图15，缓冲晶体管的大小越小，从该级输出的输出信号的延迟越长。根据下降时间和上升时间的延迟程度来确定输出信号的延迟程度。根据本公开的实施方式， 可以确定缓冲晶体管的大小，使得缓冲晶体管的延迟时间为1μs或更短。为了将输出 信号的上升时间和下降时间的延迟时间形成为1μs或更短，缓冲晶体管的大小可以是 80μm或更大。并且，随着缓冲晶体管的大小增大，输出信号的延迟时间收敛到0.5μs， 使得缓冲晶体管的大小可以是240μm或更小。在这种情况下，缓冲晶体管的大小可以 是缓冲晶体管的有源层的宽度。因此，设置在异质结构区域中的缓冲器晶体管的有源 层被形成为具有大于或等于80μm并且小于或等于240μm的大小，使得能够抑制由于 负载偏差而导致亮度不一致。
图16是例示了应用图5的显示装置中的每个区域的有机发光元件的电流大小的曲线图。
在图5中，将描述使用有机发光元件的显示装置作为在异质结构区域HSA中没有设置辅助负载的显示装置的示例。参照图4，例如，当设置在显示装置下部部分处的 第n选通线Gn是第一行并且第一选通线G1是第n行时，异质结构区域HSA包括第一行 至第九十行并且正常结构区域NSA包括九十一行或更高行。当将300尼特、150尼特和 4尼特这三个亮度施加到显示装置时，经确认，正常结构区域NSA中的100％亮度急剧 下降至异质结构区域HSA中的95％或更低。并且，在异质结构区域HSA中，亮度往往 会从第九十行降低至第一行，并且当亮度低时，亮度的降低更明显。
图17是例示了应用图7或图9的显示装置中的每个区域的有机发光元件的电流大小的曲线图。
在图7、图9或图11中，将描述使用有机发光元件的显示装置作为在异质结构区域HSA中设置辅助负载的显示装置的示例。与图15的显示装置类似，显示装置的下部部 分中的选通线是第一行，并且显示装置的上部部分中的选通线是第n行。异质结构区 域HSA包括从第一行到第九十行，正常结构区域NSA包括第九十一行或更高行。当将 300尼特、150尼特和4尼特这三个亮度施加到显示装置时，经确认，正常结构区域NSA 中的100％亮度没有下降，另外在异质结构区域HSA中也是100％。
因此，当施加到该级的像素负载减小时，在级的输出节点中设置辅助负载，使得能够抑制由负载减小而造成的亮度降低现象。
还可以如下地描述根据本公开的实施方式的选通驱动电路和使用该选通驱动电路的显示装置。
根据本公开的实施方式，该显示装置包括：显示面板，该显示面板包括具有与多条选通线连接的多个像素；选通驱动电路，该选通驱动电路设置在与显示区相邻的非 显示区中并且包括向多条选通线供应选通信号的多个级；以及辅助负载，该辅助负载 与所述非显示区中的所述多个级中的至少一个级连接。与多条选通线中的至少两条选 通线连接的多个像素的数量是变化的。因此，能够实现一种显示装置，该显示装置抑 制了由于施加到选通驱动电路的各级的负载的不平衡而导致的异常驱动现象并且提 供了一致的输出特性。
根据一个或更多个实施方式，辅助负载可以包括电容器和电阻器，并且位于显示区和多个级之中的至少一个级之间或者位于选通线的端部。
根据一个或更多个实施方式，与多条选通线连接的多个像素的数量越少，辅助负载越大。
根据一个或更多个实施方式，辅助负载可以包括至少两个电极，至少两个电极可以彼此交叠。
根据一个或更多个实施方式，至少两个电极中的一个电极可以连接至其中设置辅助负载的级的输出节点和选通线，并且恒定电压可以被施加到至少两个电极中的另一 个电极，使得至少两个电极形成电容器。
根据一个或更多个实施方式，多个级中的每个级可以包括串联连接的第一晶体管和第二晶体管，第一晶体管和第二晶体管可以连接至具有第一晶体管和第二晶体管的 级的输出节点，并且辅助负载可以连接至输出节点，并且辅助负载可以位于输出节点 与对应于多个级中的各个级的像素之间，或者辅助负载可以位于选通线的端部。
根据一个或更多个实施方式，包括在与显示面板的异质结构相对应的级中的第一晶体管和第二晶体管中的任何一个的有源层的大小可以小于包括在与显示面板的正 常结构相对应的级中的第一晶体管和第二晶体管中的任何一个的有源层的大小。
根据一个或更多个实施方式，在与异质结构区域相对应的多个级中的各个级中的第一晶体管和第二晶体管中的任何一个的有源层的宽度可以是大于或等于80μm并且 小于或等于240μm。
根据一个或更多个实施方式，多个级可以包括分别与多条选通线连接的发射级，驱动多个像素的像素驱动电路可以包括控制多个像素的发射的驱动晶体管和发射晶 体管，并且在多个像素发光时，发射晶体管可以导通。
根据本公开的另一实施方式，显示装置包括显示面板，显示面板包括具有正常结构区域和异质结构区域的显示区和与显示区相邻的非显示区。该显示面板包括：选通 线；多个像素，所述多个像素与选通线连接；选通驱动电路，该选通驱动电路具有向 非显示区中的选通线供应选通信号的级；以及虚设负载，该虚设负载与连接至异质结 构区域中的多个像素的级连接，虚设负载处于非显示区中。因此，能够实现一种显示 装置，该显示装置抑制了由于施加到选通驱动电路的各级的负载的不平衡而导致的异 常驱动现象并且提供了一致的输出特性。
根据一个或更多个实施方式，异质结构区域可以包括没有被定义为多边形的异质结构，并且可以根据异质结构的形状使虚设负载与多个像素相邻。
根据一个或更多个实施方式，这些级可以包括串联连接的第一晶体管和第二晶体管，选通信号可以从第一晶体管和第二晶体管共享的节点输出，并且包括在与显示面 板的异质结构相对应的级中的第一晶体管和第二晶体管中的任何一个的有源层的大 小可以小于包括在与显示面板的正常结构相对应的级中的第一晶体管和第二晶体管 中的任何一个的有源层的大小。
根据一个或更多个实施方式，在与异质结构区域相对应的多个级中的各个级中的第一晶体管和第二晶体管中的任一个的有源层的宽度可以是大于或等于80μm并且小 于或等于240μm。
根据一个或更多个实施方式，显示面板可以包括驱动晶体管和数据走线，驱动晶体管和数据走线可以包括有源层、第一栅极、第二栅极、源极和漏极，并且虚设负载 可以包括有源层、第一栅极、第二栅极、源极和漏极之间的具有两个或更多个电极的 电容器。
根据一个或更多个实施方式，显示面板可以包括在有源层和第一栅极之间的第一绝缘层，在第一栅极和第二栅极之间的第二绝缘层以及在第二栅极和源极或漏极之间 的第三绝缘层。第一绝缘层的厚度可以大于第二绝缘层的厚度，并且第一绝缘层的厚 度可以小于第三绝缘层的厚度。
根据一个或更多个实施方式，电容器可以包括第一电极、第二电极和第三电极，第一电极可以是有源层，第二电极可以是第一栅极或第二栅极，并且第三电极可以是 源极或漏极，并且第一电极和第三电极可以彼此连接，或者第一电极可以是第一栅极， 第二电极可以是第二栅极，并且第三电极可以是源极或漏极，并且第二电极和第三电 极可以彼此连接。
根据一个或更多个实施方式，虚设负载中的有源层可以被掺杂，以具有导电性。
根据本公开的实施方式，显示装置包括：显示区，该显示区包括具有与多条选通线连接的多个像素的像素阵列；非显示区，该非显示区与显示区相邻，非显示区具有 选通驱动电路；以及虚设负载，该虚设负载与选通驱动电路的输出节点连接，以改善 由于显示区的负载不平衡而导致的选通驱动电路的错误输出现象。因此，能够实现抑 制了由于施加到选通驱动电路的负载的不平衡而导致的异常驱动现象并且提供了一 致的输出特性的显示装置。
根据一个或更多个实施方式，可以根据与选通线连接的像素的数目改变，致使显示区的负载不平衡，并且其中产生负载不平衡的区域中设置的虚设负载根据像素数目 的改变而变化。
根据一个或更多个实施方式，像素的数目越小，虚设负载越大。
根据一个或更多个实施方式，虚设负载可以包括电阻器和电容器，像素阵列可以包括多个晶体管，晶体管各自包括有源层、栅极、源极和漏极，并且电容器可以包括 第一电极，第一电极与有源层或栅极形成在同一层上。
根据一个或更多个实施方式，电容器还可以包括形成在与源极或漏极同一层的第二电极以及在第一电极和第二电极之间的第三电极，并且第一电极可以连接至第二电 极或者第三电极连接至第二电极。
虽然已经参考附图详细描述了本公开的实施方式，但是本公开不限于此并且可以在不脱离本公开的技术构思的情况下以许多不同形式来实施。因此，本公开的实施 方式只是出于例示目的，而不旨在限制本公开的技术精神。本公开的技术精神的范围 不限于此。因此，应该理解，上述实施方式在所有方面都是例示性的，并不限制本 公开。应该基于以下随附权利要求书来解释本公开的保护范围，并且应该理解，包 括在其等同范围内的所有技术精神被包括在本公开的保护范围内。
相关申请的交叉引用
本申请要求在韩国知识产权局于2017年6月14日提交的韩国专利申请第 10-2017-0075045号的优先权和2017年7月27日提交的韩国专利申请第 10-2017-0095523号的优先权以及2017年10月30日提交的韩国专利申请第 10-2017-0142529号的优先权，这三个专利申请的公开内容以引用方式并入本文中。

Claims (19)

1.一种显示装置，该显示装置包括：
显示面板，该显示面板包括显示区，所述显示区具有与多条选通线连接的多个像素；
选通驱动电路，该选通驱动电路在与所述显示区相邻的非显示区中并且包括多个级，所述多个级向所述多条选通线供应选通信号；以及
辅助负载，该辅助负载连接至所述非显示区中的所述多个级中的至少一个级，
其中，与所述多条选通线之中的至少两条选通线连接的所述多个像素的数量是变化的，
其中，所述显示面板包括驱动晶体管和数据走线，
所述驱动晶体管和所述数据走线包括有源层、第一栅极、第二栅极、源极和漏极，并且
所述辅助负载包括具有所述有源层、所述第一栅极、所述第二栅极、所述源极和所述漏极之中的两个或更多个电极的电容器。
2.根据权利要求1所述的显示装置，其中，所述辅助负载还包括电阻器，并且所述辅助负载位于所述显示区和所述多个级之中的至少一个级之间或者位于所述选通线的端部。
3.根据权利要求1所述的显示装置，其中，与所述多条选通线连接的所述多个像素的数量越少，所述辅助负载越大。
4.根据权利要求1所述的显示装置，其中，所述辅助负载包括至少两个电极，并且所述至少两个电极彼此交叠。
5.根据权利要求4所述的显示装置，其中，所述至少两个电极中的一个电极连接至所述选通线和其中设置有所述辅助负载的级的输出节点，并且
恒定电压被施加到所述至少两个电极中的另一个电极，使得所述至少两个电极形成所述电容器。
6.根据权利要求1所述的显示装置，其中，所述多个级中的每个级包括串联连接的第一晶体管和第二晶体管，
所述第一晶体管和所述第二晶体管连接至具有所述第一晶体管和所述第二晶体管的级的输出节点，并且
所述辅助负载连接至所述输出节点并且位于所述输出节点和与所述多个级中的每个级对应的像素之间，或者所述辅助负载位于所述选通线的端部。
7.根据权利要求6所述的显示装置，其中，包括在与所述显示面板的异质结构区域对应的所述级中的所述第一晶体管和所述第二晶体管中的任一个晶体管的有源层的大小小于包括在与所述显示面板的正常结构区域对应的所述级中的所述第一晶体管和所述第二晶体管中的任一个晶体管的有源层的大小。
8.根据权利要求7所述的显示装置，其中，与所述异质结构区域对应的所述多个级中的每个级中的所述第一晶体管和所述第二晶体管中的任一个晶体管的所述有源层的宽度大于或等于80μm并且小于或等于240μm。
9.根据权利要求1所述的显示装置，其中，所述多个级包括分别与所述多条选通线连接的发射级，
驱动所述多个像素的像素驱动电路包括驱动晶体管和发射晶体管，所述发射晶体管控制所述多个像素的发射，并且
在所述多个像素发光时，所述发射晶体管导通。
10.一种显示装置，该显示装置包括：
显示面板，该显示面板包括显示区和与所述显示区相邻的非显示区，所述显示区具有正常结构区域和异质结构区域，
其中，所述显示面板包括：
选通线；
多个像素，所述多个像素连接至所述选通线；
选通驱动电路，该选通驱动电路在所述非显示区中具有向所述选通线供应选通信号的级；以及
虚设负载，该虚设负载连接至所述异质结构区域中的所述多个像素，所述虚设负载处于所述非显示区中，
其中，所述显示面板包括驱动晶体管和数据走线，
所述驱动晶体管和所述数据走线包括有源层、第一栅极、第二栅极、源极和漏极，并且
所述虚设负载包括具有所述有源层、所述第一栅极、所述第二栅极、所述源极和所述漏极之中的两个或更多个电极的电容器。
11.根据权利要求10所述的显示装置，其中，所述异质结构区域包括未被限定为多边形的异质结构，并且
所述虚设负载根据所述异质结构的形状与所述多个像素相邻。
12.根据权利要求10所述的显示装置，其中，所述级包括串联连接的第一晶体管和第二晶体管，
从由所述第一晶体管和所述第二晶体管共用的节点输出所述选通信号，并且
包括在与所述显示面板的所述异质结构区域对应的所述级中的所述第一晶体管和所述第二晶体管中的任一个晶体管的有源层的大小小于包括在与所述显示面板的所述正常结构区域对应的所述级中的所述第一晶体管和所述第二晶体管中的任一个晶体管的有源层的大小。
13.根据权利要求12所述的显示装置，其中，与所述异质结构区域对应的多个级中的每个级中的所述第一晶体管和所述第二晶体管中的任一个晶体管的所述有源层的宽度大于或等于80μm并且小于或等于240μm。
14.根据权利要求10所述的显示装置，其中，所述显示面板包括：
第一绝缘层，该第一绝缘层在所述有源层和所述第一栅极之间；
第二绝缘层，该第二绝缘层在所述第一栅极和所述第二栅极之间；以及
第三绝缘层，该第三绝缘层在所述第二栅极和所述源极之间或所述第二栅极和所述漏极之间，
其中，所述第一绝缘层的厚度大于所述第二绝缘层的厚度，并且所述第一绝缘层的厚度小于所述第三绝缘层的厚度。
15.根据权利要求10所述的显示装置，其中，所述电容器包括第一电极、第二电极和第三电极，
所述第一电极是所述有源层，所述第二电极是所述第一栅极或所述第二栅极，并且所述第三电极是所述源极或所述漏极，并且
所述第一电极和所述第三电极彼此连接，或者
所述第一电极是所述第一栅极，所述第二电极是所述第二栅极，并且所述第三电极是所述源极或所述漏极，并且
所述第二电极和所述第三电极彼此连接。
16.根据权利要求10所述的显示装置，其中，所述虚设负载中的所述有源层被掺杂，以具有导电性。
17.一种显示装置，该显示装置包括：
显示区，该显示区包括像素阵列，所述像素阵列具有与多条选通线连接的多个像素；
非显示区，该非显示区与所述显示区相邻，所述非显示区具有选通驱动电路；以及
虚设负载，该虚设负载与所述选通驱动电路的输出节点连接，以改善由于所述显示区的负载不平衡而导致的所述选通驱动电路的错误输出现象，
其中，所述虚设负载包括至少两个电极，并且所述至少两个电极彼此交叠，
其中，所述虚设负载包括电阻器和电容器，
所述像素阵列包括多个晶体管，所述多个晶体管中的各个晶体管包括有源层、栅极、源极和漏极，
所述电容器包括与所述有源层或所述栅极形成在同一层上的第一电极、与所述源极或所述漏极形成在同一层上的第二电极、以及在所述第一电极和所述第二电极之间的第三电极，并且
所述第一电极连接至所述第二电极或者所述第三电极连接至所述第二电极。
18.根据权利要求17所述的显示装置，其中，所述显示区的所述负载不平衡是由与所述选通线连接的像素的数量的改变造成的，并且
设置在产生所述负载不平衡的区域中的所述虚设负载根据像素的数量的改变而变化。
19.根据权利要求18所述的显示装置，其中，所述像素的数量越少，所述虚设负载越大。
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