KR20180110805A - 게이트 구동회로 및 이를 이용한 표시패널 - Google Patents

Abstract

본 명세서는 게이트 구동회로를 이용한 표시패널에 있어서, 표시패널은 복수 개의 스테이지들로 구성된 게이트 구동회로를 구비하고, 각각의 스테이지들은 제1 노드에 입력되는 전압에 따라 온/오프가 제어되고, 출력 단자를 통해 게이트 신호를 출력하는 제1 트랜지스터, 게이트 스타트 전압 또는 전단 스테이지의 출력 신호를 제1 노드에 제공하는 제2 트랜지스터, 제1 노드와 출력 단자 사이에 연결된 커패시터, 및 게이트 전원 전압을 출력 단자로 인가시키는 저항을 포함함으로써, 게이트 구동회로의 신뢰성을 향상시킬 수 있고, 게이트 구동회로가 배치되는 면적이 최소화될 수 있으므로 네로우 베젤의 표시패널을 구현할 수 있다.

Description

게이트 구동회로 및 이를 이용한 표시패널{GATE DRIVING CIRCUIT AND DISPLAY PANEL USING THE SAME}

본 명세서는 게이트 구동회로 및 이를 이용한 표시패널로서, 보다 구체적으로는 게이트 구동회로를 구성하는 트랜지스터의 개수를 최소화하여 네로우 베젤의 표시패널을 구현하기 위한 게이트 구동회로 및 이를 이용한 표시패널에 관한 것이다.

현재 다양한 표시장치들(Display device)이 개발되고, 시판되고 있다. 예를 들어, 액정 표시장치(Liquid Crystal Display device; LCD), 전계방출 표시장치(Field Emission Display device; FED), 전기영동 표시장치(Electro Phoretic Display device; EPD), 전기습윤 표시장치(Electro-Wetting Display device; EWD) 및 유기발광 표시장치(Organic Light Emitting Display device; OLED), 양자점 표시장치(Quantum dot Display device; QD) 등의 표시장치가 있다.

표시장치들을 구현하기 위한 다양한 기술이 개발되면서 다양한 제품들이 양산됨에 따라, 표시장치를 구현하기 위한 기술보다는 표시장치는 소비자가 원하는 디자인을 구현하기 위한 기술 위주로 발전하고 있다. 그 중 한가지는 표시화면의 극대화이다. 이는 표시화면을 둘러싸고 있는 비표시영역, 즉 베젤을 최소화하고 표시화면의 크기를 최대화하여 사용자로 하여금 표시화면에 대한 몰입감을 향상시킬 수 있고, 제품의 디자인의 유연성을 확보할 수 있기 때문이다.

베젤에는 표시화면을 구성하는 화소 어레이에 구동 신호를 전달하기 위한 회로들이 배치된다. 화소 어레이의 게이트 라인에 게이트 신호를 전달하기 위해서 게이트 구동회로가 배치되고, 화소 어레이의 데이터 라인에 데이터 신호를 전달하기 위해서 데이터 구동회로가 배치된다. 따라서, 게이트 구동회로 및 데이터 구동회로가 배치되는 면적을 줄임으로써 베젤을 최소화할 수 있다.

게이트 구동회로는 화소 어레이와 함께 표시패널에 내장하는 기술이 적용될 수 있는데, 표시패널에 내장된 게이트 구동회로는 GIP(Gate In Panel) 회로로 알려져 있다. GIP 회로는 시프트 레지스터(shift register)를 포함하고, 시프트 레지스터를 구성하는 스테이지(stage)들은 스타트 펄스(start pulse)에 응답하여 출력을 발생하며, 그 출력을 클럭신호에 따라 시프트시킬 수 있다. 즉, 게이트 구동회로는 다수의 박막트랜지스터(Thin Film Transistor; TFT, 또는 트랜지스터)를 포함하는 스테이지들을 구비하고, 스테이지들은 종속적(cascade)으로 접속되어 출력을 순차적으로 발생한다.

스테이지들은 각각 풀업 트랜지스터(Pull-up TFT)를 제어하기 위한 Q 노드, 풀다운 트랜지스터(Pull-down TFT)를 제어하기 위한 QB(Q bar) 노드를 포함한다. 또한, 스테이지들 각각은 전단 스테이지로부터 입력된 스타트 신호, 후단 스테이지로부터 입력된 리셋신호, 및 클럭신호에 응답하여 Q 노드와 QB 노드 전압을 서로 반대로 충방전시키는 스위칭 트랜지스터들을 포함할 수 있다.

QB 노드는 Q 노드와 반대로 충방전된다. 즉, Q 노드가 고전위 전압을 가질때 QB 노드는 저전위 전압을 가지고, Q 노드가 저전위 전압을 가질때 QB 노드는 고전위 전압을 가지게된다. 이때, 풀업 트랜지스터 및 풀다운 트랜지스터가 턴온(turn-on)되고 턴오프(turn-off)됨으로써 화소 어레이로 인가되는 게이트 신호를 온(on)/오프(off)시켜주기 때문에 풀업 트랜지스터 및 풀다운 트랜지스터는 화소 어레이의 게이트 라인의 부하(load)를 견딜 수 있어야한다. 따라서, 표시패널에서 풀업 트랜지스터 및 풀다운 트랜지스터가 차지하는 면적은 스위칭 트랜지스터들이 차지하는 면적보다 상대적으로 크다.

또한, 풀다운 트랜지스터는 한 프레임의 대부분동안 턴온(turn-on)상태로 유지되므로, QB 노드의 전위에 따라 스위칭되는 풀다운 트랜지스터의 게이트 전극에는 바이어스 스트레스(bias stress)가 쌓인다. 바이어스 스트레스는 구동시간의 경과에 비례하여 증가하므로 풀다운 트랜지스터를 열화시킨다. 따라서, 풀다운 트랜지스터를 더블 또는 더블 이상의 게이트 구조의 트랜지스터로 구현하여 교번적으로 구동시킴으로써 풀다운 트랜지스터들의 열화를 방지할 수 있다. 하지만 풀다운 트랜지스터의 개수가 증가함으로써 풀다운 트랜지스터의 배치 면적이 증가되고, 풀다운 트랜지스터의 신뢰성이 감소될 수 있다.

따라서, 풀업 트랜지스터 및 풀다운 트랜지스터를 사용하는 게이트 구동회로는 게이트 구동회로의 크기를 줄이는데 한계가 발생할 수 있다. 즉, 표시패널에서 네로우 베젤(narrow bezel)을 구현하는데 어려움이 있다.

이에 본 발명의 발명자들은 위에서 언급한 문제점들을 인식하고, 게이트 구동회로의 크기를 최소화하기 위한 게이트 구동회로를 고안하고, 이를 적용한 표시패널을 발명하였다.

본 명세서의 실시예에 따른 해결 과제는 풀다운 트랜지스터를 제거한 게이트 구동회로를 제공하는 것이다.

본 명세서의 실시예에 따른 해결 과제는 풀업 트랜지스터의 게이트 전극과 출력 단자 사이에 커패시터가 배치된 게이트 구동회로를 제공하는 것이다.

본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 명세서의 일 실시예에 따른 표시패널에 있어서, 표시패널은 복수 개의 스테이지들로 구성된 게이트 구동회로를 구비하고, 각각의 스테이지들은 제1 노드에 입력되는 전압에 따라 온/오프가 제어되고, 출력 단자를 통해 게이트 신호를 출력하는 제1 트랜지스터, 게이트 스타트 전압 또는 전단 스테이지의 출력 신호를 제1 노드에 제공하는 제2 트랜지스터, 제1 노드와 출력 단자 사이에 연결된 커패시터, 및 게이트 전원 전압을 출력 단자로 인가시키는 저항을 포함함으로써, 게이트 구동회로의 신뢰성을 향상시킬 수 있고, 게이트 구동회로가 배치되는 면적이 최소화될 수 있으므로 네로우 베젤의 표시패널을 구현할 수 있다.

본 명세서의 일 실시예에 따른 게이트 구동회로에 있어서, 게이트 구동회로는 게이트 신호를 시프트하여 출력시키는 복수의 게이트 스테이지를 포함하고, 게이트 스테이지는 제1 노드의 전압에 대응하여 출력 단자로 게이트 신호를 공급하기 위한 풀업 트랜지스터, 풀업 트랜지스터와 직렬 연결된 저항, 및 제1 노드와 제2 노드 사이에 있는 커패시터를 포함하고, 제2 노드는 풀업 트랜지스터와 저항 사이의 노드이며, 제2 노드를 통해 게이트 신호가 출력됨으로써, 게이트 구동회로의 신뢰성을 향상시킬 수 있고, 게이트 구동회로가 차지하는 면적이 최소화될 수 있으므로 네로우 베젤의 표시패널을 구현할 수 있다.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 명세서의 실시예들에 따르면, GIP 회로의 각각의 스테이지에서 풀다운 트랜지스터 대신 저항을 이용하여 회로를 구성함으로써, GIP 회로가 차지하는 면적을 줄일 수 있으므로, 네로우 베젤의 표시패널을 구현할 수 있다.

또한, 본 명세서의 실시예들에 따르면, 커패시터를 풀업 트랜지스터의 게이트 전극과 출력 단자 사이에 배치함으로써, Q 노드를 부스팅(boosting)시켜 출력 전압을 안정적으로 유지시켜줄 수 있고, 네로우 베젤의 표시패널을 구현할 수 있다.

또한, 본 명세서의 실시예들에 따르면, Q 노드와 Q_A 노드 사이에 스위칭 트랜지스터를 배치시킴으로써, 스위칭 트랜지스터가 바이어스 스트레스(bias stress)에 대한 완충 역할을하고 Q 노드와 Q_A 노드를 항상 도통시킬 수 있으므로, Q 노드와 Q_A 노드를 동일한 전압으로 유지시킬 수 있다.

이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.

도 1은 일 실시예에 따른 표시패널을 나타낸 도면이다.
도 2는 도 1에 도시된 표시패널에 적용될 수 있는 일 실시예에 따른 게이트 구동회로를 나타낸 도면이다.
도 3은 도 2에 도시된 스테이지들 각각에 적용될 수 있는 제1 실시예에 따른 회로도이다.
도 4는 도 3에 도시된 회로도의 구동파형을 나타낸 도면이다.
도 5는 도 2에 도시된 스테이지들 각각에 적용될 수 있는 제2 실시예에 따른 회로도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 ?泰?이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, '~ 후에', '~ 에 이어서', '~ 다음에', '~ 전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하, 첨부된 도면을 참조하여 본 명세서의 실시예에 따른 게이트 구동회로 및 이를 사용한 표시패널에 대하여 설명하기로 한다.

도 1은 일 실시예에 따른 표시패널을 나타낸 도면이다.

표시패널(100)은 복수의 화소들이 배치되어 화면을 표시하는 표시영역(D)과 화면이 표시되지 않는 비표시영역(ND)으로 구분되는 기판(110)을 포함한다. 비표시영역(ND)은 표시영역(D)의 주변에 위치하며 화소 어레이에 구동 신호를 전달하기 위한 구동회로 및 신호배선(DL, GL)들이 배치된다.

표시영역(D)에 배치된 화소 어레이는 데이터 배선(DL) 및 게이트 배선(GL)을 통해 각각 데이터 신호 및 게이트 신호를 전달받아 동작한다. 데이터 배선(DL)은 기판(110)의 상부면 또는 하부면에 배치된 데이터 구동회로(data driver, 120)에 연결되어 신호를 인가받을 수 있다. 데이터 구동회로(120)는 구동칩(driver-ic chip)의 형태로 제작되어 기판(110) 상에 부착될 수 있으나, 데이터 구동회로(120)의 위치나 형태는 이에 한정되지는 않는다.

게이트 배선(GL)은 화소의 발광을 제어하는 트랜지스터의 게이트 전극을 제어하는 에미션 배선(emission line)을 포함할 수 있으며 에미션 배선은 에미션 구동회로(emission driver)에 연결되어 에미션 신호를 인가받는다. 게이트 배선(GL)은 화소의 발광을 제어하는 트랜지스터 이외에 신호를 스위칭하는 스위칭 트랜지스터의 게이트 전극을 제어하는 스캔 배선(scan line)을 포함하고, 스캔 배선을 게이트 배선(gate line)이라고 지칭할 수도 있다. 스캔 배선은 스캔 구동회로(scan driver)에 연결되어 스캔 신호를 인가받는다. 즉, 게이트 구동회로(130)는 에미션 구동회로와 스캔 구동회로를 포함할 수 있다. 게이트 구동회로(130)는 기판(110) 상에 직접 증착되어 형성된 GIP(Gate In Panel) 회로일 수 있다. 게이트 구동회로(130)는 기판(110)의 좌우에 대칭으로 배치될 수 있지만, 이에 한정되지는 않는다.

표시영역(D)에는 화소 어레이가 배치된다. 화소 어레이는 복수의 화소들로 이루어지고, 복수의 화소들은 복수의 서브화소들로 구성된다. 서브화소들은 적색(R), 녹색(G), 및 청색(B)을 발광하는 서브화소들로 구성되거나, 자발광소자를 구현하는 방법에 따라 또는 표시패널의 휘도를 향상시키기 위해 백색(W)의 서브화소를 더 포함할 수도 있다.

각각의 화소들에는 서브화소들을 구동시키기 위한 화소 회로(pixel circuit)를 포함한다. 화소 회로는 복수의 트랜지스터 및 커패시터들을 포함할 수 있다. 복수의 트랜지스터 및 커패시터들을 구동시키기 위해, 데이터 배선(DL)을 통해 데이터 구동회로(120)로부터 데이터 신호를 제공받고, 게이트 배선(GL)을 통해 게이트 구동회로(130)로부터 게이트 신호를 제공받는다. 그리고, 화소 회로는 전원배선을 통해 전원 전압들을 제공받는다. 예를 들어, 전원 전압들은 기준 전원 전압(Vref), 고전위 전원 전압(VDD), 저전위 전원 전압(VSS), 및 초기화 전압(Vini)을 포함할 수 있다. 상기 전원 전압들은 기판(110)의 외부에 있는 파워블록(power block ic)으로부터 전원 전압들을 제공받을 수 있다. 파워블록은 기판(110)에 부착된 연성인쇄회로기판(140)을 통해서 화소 회로에 전원 전압들을 제공할 수 있다. 연성인쇄회로기판(140)은 제1 패드(141)들을 통해 기판(110)과 연결되고, 제2 패드(142)들을 통해 파워블록과 연결될 수 있다.

또한, 타이밍 컨트롤러(timing controller)가 파워블록과 함께 기판(110)의 외부에 위치하거나, 데이터 구동회로(120)와 통합되어 구현될 수 있다. 타이밍 컨트롤러는 외부의 시스템으로부터 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호 및 클럭 신호 등의 타이밍 신호를 수신한다. 타이밍 컨트롤러는 입력된 타이밍 신호를 기준으로 데이터 구동회로 및 게이트 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호를 생성한다.

도 2는 도 1에 도시된 표시패널에 적용될 수 있는 일 실시예에 따른 게이트 구동회로를 나타낸 도면이다. 예를 들어, 게이트 구동회로(130)에 포함된 스캔 구동회로의 시프트 레지스터이다.

시프트 레지스터는 복수의 스테이지들(ST1 내지 ST4), 클럭 신호(CLK1, CLK2), 및 게이트 스타트 전압(Gate Start Voltage; GVST)을 구비한다. 스테이지들(ST1 내지 ST4)은 적어도 하나의 클럭 신호에 대응하여 게이트 스타트 전압(GVST)을 시프트하면서 출력 단자(131)를 통해 출력 신호(Vout1 내지 Vout4, 또는 출력 전압)를 출력한다. 출력 단자(131)들에 입력된 신호들은 각각 화소 어레이의 게이트 라인(GL)으로 인가된다. 이때, 게이트 스타트 전압(GVST)은 첫번째 스테이지에만 인가되고, 후단의 스테이지들에는 게이트 스타트 전압(GVST) 대신에 이전 스테이지의 출력 신호가 인가될 수 있다.

시프트 레지스터를 구성하는 스테이지들(ST1 내지 ST4)과 클럭 신호(CLK1, CLK2)는 도 2에 한정되지 않는다. 스테이지들(ST1 내지 ST4) 각각이 두 개의 클럭 신호를 입력받고, n(n은 자연수)번째 스테이지(STn)가 n-1번째 스테이지(STn-1)의 클럭 신호(또는 캐리 신호)를 공급받는 것으로 도시되었지만, 이에 한정되지는 않는다. 본 명세서의 실시예에서 스테이지들은 다양한 회로로 구성될 수 있으며, 회로 구성에 대응하여 클럭 신호들을 포함하여 다양한 신호들이 추가로 입력될 수 있다. 예를 들어, 본 명세서의 클럭 신호는 2상이지만, 4상, 5상, 8상, 또는 12상일 수도 있다.

각각의 스테이지들을 동작시키는데 기본적으로 필요한 신호는 언급한 두 개의 클럭 신호인 클럭 신호1(CLK1), 클럭 신호2(CLK2), 및 게이트 스타트 전압(GVST) 이외에도 게이트 하이 전압(Gate High Voltage; VGH) 및 게이트 로우 전압(Gate Low Voltage; VGL)을 포함할 수 있다. 이때, 클럭 신호(CLK1, CLK2)는 게이트 하이 전압과 게이트 로우 전압 사이에서 스윙한다.

이러한 신호들이 스테이지 각각에 입력신호로 인가되면 각 스테이지가 출력신호를 발생시켜서 각 행에 배열된 화소들의 구동을 제어할 수 있다.

도 3은 도 2에 도시된 스테이지들에 적용될 수 있는 제1 실시예에 따른 회로도이다. n번째 행의 게이트 라인에 게이트 신호를 제공하기 위한 출력 신호(Voutn)를 발생시키는 n번째 스테이지를 예로 설명하고자 한다.

스테이지들 각각은 풀업 트랜지스터(Tpu), 제1 스위칭 트랜지스터(T1), 커패시터(C), 및 저항(R)을 포함한다. 이하에서 언급되는 회로에서 사용되는 트랜지스터는 P형 트랜지스터를 예로 설명하지만 N형 트랜지스터로도 사용될 수 있다. N형 트랜지스터로 대체될 경우, 트랜지스터들의 턴온(turn-on) 전압은 게이트 로우 전압으로 변경되므로 스테이지에 입력되는 게이트 하이 전압은 게이트 로우 전압으로, 게이트 로우 전압은 게이트 하이 전압으로 변경된다. 이때, 게이트 하이 전압 및 게이트 로우 전압은 게이트 전원 전압으로 지칭될 수 있다.

도 2에서 언급된 신호들 각각은 신호 라인들을 통해 각각의 소자에 제공된다. 이때, 소자는 화소 회로를 구성하는 트랜지스터, 커패시터, 저항 등을 일컫는다. 즉, 클럭 신호 1(CLK1)은 클럭 신호 라인1, 클럭 신호 2(CLK2)는 클럭 신호 라인2, 게이트 스타트 전압(GVST)은 게이트 스타트 전압 라인, 그리고 게이트 하이 전압(VGH)은 게이트 하이 전압 라인을 통해 각각의 신호를 제공한다.

풀업 트랜지스터(Tpu)는 클럭 신호 라인과 출력 단자(131) 사이에 연결된다. 그리고, 풀업 트랜지스터(Tpu)의 게이트 전극은 Q 노드(Q)에 연결된다. 풀업 트랜지스터(Tpu)는 Q 노드(Q)의 전압에 대응하여 클럭 신호1(CLK1)의 게이트 로우 전압(VGL)을 출력 단자(131)로 공급한다. 그리고, 풀업 트랜지스터(Tpu)의 게이트 전극과 출력 단자(131) 사이에 커패시터(C)가 배치된다. 커패시터(C)는 Q 노드(Q)를 부스팅(boosting)시킴으로써 풀업 트랜지스터(Tpu)가 안정적으로 턴온(turn-on)상태를 유지할 수 있게 한다. 이때, 커패시터(C)를 사용하지 않고 Q 노드(Q)를 부스팅시키기 위해서는 여러 개의 트랜지스터 및 저항이 요구되므로, 네로우 베젤의 표시패널을 구현하는데 어려움이 있을 수 있다. 따라서, 커패시터(C)를 풀업 트랜지스터(Tpu)의 게이트 전극과 출력 단자(131) 사이에 배치함으로써 Q 노드(Q)를 부스팅시켜 출력 전압(Voutn)을 안정적으로 유지시키고 네로우 베젤의 표시패널을 구현할 수 있다.

제1 스위칭 트랜지스터(T1)는 게이트 스타트 전압 라인과 Q 노드(Q) 사이에 연결된다. 그리고, 제1 스위칭 트랜지스터(T1)의 게이트 전극은 클럭 신호 라인2에 연결된다. 제1 스위칭 트랜지스터(T1)는 클럭 신호2(CLK2)의 전압에 대응하여 게이트 스타트 전압(GVST)을 Q 노드(Q)로 공급한다.

저항(R)은 출력 단자(131)와 게이트 하이 전압 라인 사이에 연결된다. 즉, 저항(R)은 풀업 트랜지스터(Tpu)와 직렬 연결된다. 저항(R)은 풀업 트랜지스터(Tpu)가 턴오프(turn-off)되는 동안 게이트 하이 전압(VGH)을 출력 단자(131)에 제공한다. 저항(R)이 없을 경우, 게이트 하이 전압 라인에 흐르는 전류가 상승하게 되므로 과전류에 의한 화소 어레이의 손상이 발생할 수 있다. 이때, 저항의 크기를 조절하여 과전류가 흐르지 않게 해야한다. 저항의 크기는 출력 전압(Voutn)이 게이트 하이 전압(VGH)의 90% 이상 100% 미만이 되도록 조절될 수 있다. 출력 전압(Voutn)이 게이트 하이 전압(VGH)의 95% 미만이 될 경우, 화소 어레이에 포함된 트랜지스터들을 턴온(turn-on)시키기 위한 게이트 전압이 제대로 인가되지 않으므로 트랜지스터들의 동작에 오류가 발생할 수 있다. 그리고, 출력 전압(Voutn)은 게이트 하이 전압(VGH)과 유사할수록 화소 어레이가 원활히 동작하게 할 수 있다. 즉, 출력 전압(Voutn)은 게이트 하이 전압(VGH)의 90% 보다는 99%가 되었을 때, 화소 어레이의 동작 성능이 더 향상될 수 있다. 따라서, 화소 어레이에 과전류가 흐르지 않게 하면서 화소 어레이의 동작 성능을 향상시키기 위해 저항의 크기는, 출력 전압(Voutn)이 게이트 하이 전압(VGH)의 약 95%가 되도록 조절될 수 있다.

예를 들어, 애노드, 유기발광층, 및 캐소드를 포함하는 표시패널에 배치되는 트랜지스터의 액티브층이 비정질 실리콘(a-Si) 또는 산화물(Oxide)인 경우, 저항(R)은 비저항값이 큰 인듐주석산화물(Indium Tin Oxide; ITO), 인듐아연산화물(Indium Zinc Oxide; IZO) 등의 재료를 사용할 수 있다. 이때, 저항(R)은 애노드와 동일한 재료로 형성할 수 있고, 저항의 크기는 저항(R)의 폭(width)과 길이(length)의 비율로써 조절될 수 있다. 저항(R)의 폭이 클수록 저항의 크기는 작아지고, 저항의 길이가 클수록 저항의 크기는 커진다. 그리고, 트랜지스터의 액티브층이 다결정 실리콘(p-Si)인 경우, 액티브층을 도핑(doping)하여 저항(R)으로 사용할 수 있다. 이때, 저항의 크기는 도핑 농도를 통해 조절될 수 있다. 도핑 농도가 증가할수록 액티브층은 도전체에 가까워지므로 저항의 크기는 감소하고, 도핑 농도가 감소할수록 액티브층은 부도체에 가까워지므로 저항의 크기는 증가한다.

풀업 트랜지스터(Tpu)는 화소 어레이에 제공되는 게이트 신호를 온(on)/오프(off) 시켜주는 역할을 하므로, 버퍼 트랜지스터라고도 일컫을 수 있다. 따라서, 풀업 트랜지스터(Tpu)는 화소 어레이의 부하(load)를 감당할 수 있어야 하므로 풀업 트랜지스터(Tpu)의 저항의 크기는 스위칭 트랜지스터들의 저항의 크기보다 작아야한다. 즉, 표시패널에서 풀업 트랜지스터(Tpu)가 차지하는 면적은 스위칭 트랜지스터들 각각이 차지하는 면적보다 크게 설계된다. 예를 들어, 모바일 제품의 경우, 표시패널에서 풀업 트랜지스터(Tpu)가 차지하는 면적은 제1 스위칭 트랜지스터(T1)가 차지하는 면적의 약 30배로 제작되어 저항의 크기를 감소시킴으로써 화소 어레이의 부하(load)를 감당할 수 있게한다. 다시말하면, 풀업 트랜지스터(Tpu)의 저항의 크기를 감소시킴으로써, 화소 어레이를 턴온(turn-on)시킬 수 있는 전류가 화소 어레이에 흐르게 할 수 있다. 표시패널의 크기에 따라 화소 어레이의 부하(load)가 달라지므로, 풀업 트랜지스터(Tpu)와 제1 스위칭 트랜지스터(T1)의 저항의 크기 및 풀업 트랜지스터(Tpu)와 제1 스위칭 트랜지스터(T1)가 차지하는 면적의 비율은 표시패널의 크기에 따라 달라지고, 표시패널의 크기가 커질수록 풀업 트랜지스터(Tpu)의 저항의 크기는 작아진다. 이때, 풀업 트랜지스터(Tpu) 또는 제1 스위칭 트랜지스터(T1)의 저항의 크기는 트랜지스터의 채널의 폭(width) 및 길이(length)의 크기에 따라 조절될 수 있다. 채널의 폭이 클수록 저항은 작아지고, 채널의 길이가 클수록 저항은 커진다. 즉, 풀업 트랜지스터(Tpu)의 채널의 폭의 길이는 제1 스위칭 트랜지스터(T1)의 채널의 폭의 길이보다 크다.

풀업 트랜지스터(Tpu)와 마찬가지로 풀다운 트랜지스터도 화소 어레이에 제공되는 게이트 신호를 온(on)/오프(off) 시켜주는 역할을 하므로, 표시패널에서 풀다운 트랜지스터가 차지하는 면적은 스위칭 트랜지스터들 각각이 차지하는 면적보다 크게 설계되어, 풀다운 트랜지스터는 GIP 회로에서 큰 면적을 차지한다. 이때, GIP 회로에 저항(R)을 배치함으로써 기존의 GIP 회로에서 사용하던 풀다운 트랜지스터의 기능을 대체할 수 있다. 예를 들어, 기판 상에서 풀다운 트랜지스터가 차지하는 면적은 제1 스위칭 트랜지스터(T1)가 차지하는 면적의 약 15배로 제작되어 저항의 크기를 감소시킴으로써 화소 어레이의 부하(load)를 감당할 수 있다. 기판 상에서 저항(R)이 차지하는 면적은 풀다운 트랜지스터가 차지하는 면적의 약 1/4의 크기로 저항(R)을 구현할 수 있으므로, 풀다운 트랜지스터 대신 저항(R)을 사용함으로써 표시패널에서 GIP 회로가 차지하는 면적을 줄이고, 네로우 베젤을 구현할 수 있다.

또한, GIP 회로에 풀다운 트랜지스터를 사용하는 경우, 풀다운 트랜지스터는 장시간 턴온(turn-on) 상태를 유지해야하므로 풀다운 트랜지스터의 게이트 전극에 게이트 로우 전압을 안정적으로 인가해야 한다. 따라서, 풀다운 트랜지스터의 게이트 전극에 게이트 로우 전압을 안정적으로 인가하기 위해서 스위칭 트랜지스터들, 커패시터 등이 추가로 배치되어야 하므로 소자의 개수가 증가하게된다. 따라서, GIP 회로의 신뢰성이 떨어지고 GIP 회로가 차지하는 면적도 증가하게 된다.

즉, GIP 회로 각각의 스테이지에서 풀다운 트랜지스터 대신 저항(R)을 이용함으로써, GIP 회로를 구성하는 소자의 개수를 최소화하여 GIP 회로의 신뢰성 및 수율을 향상시키고, GIP 회로가 차지하는 면적을 줄여주므로 네로우 베젤의 표시패널을 구현할 수 있다.

도 4는 도 3에 도시된 회로도의 구동파형을 나타낸 도면이다. 이하에서 언급되는 게이트 스타트 전압(GVST), 클럭 신호1(CLK1), 클럭 신호2(CLK2), 및 출력 전압(Voutn)의 게이트 하이 전압은 약 +8V, 게이트 로우 전압은 약 -8V이고, Q 노드(Q)의 전압은 약 -20V 내지 +10V 사이에서의 변화량을 나타낸다. 게이트 스타트 전압(GVST), 클럭 신호1(CLK1), 클럭 신호2(CLK2), 출력 전압(Voutn), 및 Q 노드(Q)의 전압의 범위는 이에 한정되지 않는다.

스테이지를 구성하는 도 2의 회로도를 참고하면, 스테이지들 각각은 클럭 신호1(CLK1)의 게이트 로우 전압을 출력 단자(131)로 제공해준다. 그리고, 시프트 레지스터는 게이트 스타트 전압(GVST)에 대응하여 게이트 신호를 출력한다. 이때, 스테이지를 구성하는 트랜지스터들이 P형 트랜지스터이므로 게이트 스타트 전압(GVST)은 게이트 하이 전압에서 게이트 로우 전압으로 반전된다. 클럭 신호1(CLK1)과 클럭 신호2(CLK2)는 서로 싱크가 다른 클럭 신호이다. 즉, 게이트 스타트 전압(GVST)이 게이트 로우 전압일 때, 클럭 신호2(CLK2)는 게이트 하이 전압에서 게이트 로우 전압으로 반전되고, 클럭 신호1(CLK1)은 게이트 로우 전압에서 게이트 하이 전압으로 반전된다. 클럭 신호2(CLK2)의 게이트 로우 전압에따라 제1 트랜지스터(T1)가 턴온(turn-on)되고 게이트 스타트 전압(GVST)이 Q 노드(Q)에 인가된다. 즉, Q 노드(Q)에는 게이트 로우 전압이 인가된다. 예를 들어, Q 노드(Q)의 전압은 약 -8V가 인가되지만, 게이트 스타트 전압(GVST)의 영향으로 약 -4V로 상승할 수 있다. 이때, 출력 단자(131)에는 저항(R)에 연결된 게이트 하이 전압(VGH)의 약 95% 수준의 전압이 출력된다.

이어서, 클럭 신호2(CLK2)의 게이트 하이 전압에 대응하여 제1 트랜지스터(T1)는 턴오프(turn-off)된다. Q 노드(Q)에 인가된 게이트 로우 전압에 대응하여 풀업 트랜지스터(Tpu)가 턴온(turn-on)되어 클럭 신호1(CLK1)의 게이트 로우 전압이 출력 단자(131)에 인가된다. 그리고, 게이트 로우 전압은 화소 어레이의 게이트 전극에 제공된다. 이때, 커패시터(C)의 일단자에 연결된 출력 단자(131)가 게이트 로우 전압이 됨으로써 커패시터(C)의 다른 일단자에 연결된 Q 노드(Q)가 부스팅(boosting)되어 출력 단자(131)의 전압의 변화량만큼 Q 노드(Q)의 전압을 하강시킨다. 출력 단자(131)의 전압은 게이트 하이 전압에서 게이트 로우 전압으로 하강할 수 있다. 이때, 게이트 하이 전압과 게이트 로우 전압의 차이는 약 16V이다. Q 노드(Q)는 약 -4V에서 약 16V만큼 전압이 하강하므로, Q 노드(Q)는 게이트 로우 전압보다 더 낮은 전압인 약 -20V가 된다. 따라서, 부스팅된 Q 노드(Q)에 의해 풀업 트랜지스터(Tpu)는 턴온(turn-on) 상태를 안정적으로 유지할 수 있다.

이어서, 클럭 신호2(CLK2)가 턴온(turn-on)되어 게이트 스타트 전압(GVST)을 Q 노드(Q)에 제공한다. 이때, 게이트 스타트 전압(GVST)은 게이트 하이 전압이므로 Q 노드(Q)에는 게이트 하이 전압이 인가되고, 풀업 트랜지스터(Tpu)는 턴오프(turn-off)된다. 따라서, 출력 단자(131)에는 다시 게이트 하이 전압이 인가된다.

도 5는 도 2에 도시된 스테이지들에 적용될 수 있는 제2 실시예에 따른 회로도이다. 도 3의 회로도에서 제2 트랜지스터(T2)가 추가된 회로도이다. 도 3과 마찬가지로, n번째 행의 화소들의 게이트 라인에 게이트 신호를 제공하기 위한 출력 신호(Voutn)를 공급하는 n번째 스테이지를 예로 설명하고자 한다. 이때, 도 3과 동일한 구성에 대해서는 설명을 간략히하거나, 생략할 수 있다.

스테이지들 각각은 풀업 트랜지스터(Tpu), 제1 스위칭 트랜지스터(T1), 커패시터(C), 및 저항(R)을 포함한다. 이하에서 언급되는 회로에서 사용되는 트랜지스터는 P형 트랜지스터를 예로 설명하지만 N형 트랜지스터로도 사용될 수 있다.

풀업 트랜지스터(Tpu)는 클럭 신호 라인과 출력 단자(131) 사이에 연결된다. 그리고, 풀업 트랜지스터(Tpu)의 게이트 전극은 Q 노드(Q)에 연결된다. 풀업 트랜지스터(Tpu)는 Q 노드(Q)의 전압에 대응하여 게이트 로우 전압(VGL)을 출력 단자(131)로 공급한다. 그리고, 풀업 트랜지스터(Tpu)의 게이트 전극과 출력 단자(131) 사이에 커패시터(C)가 배치된다. 커패시터(C)는 Q 노드(Q)를 부스팅(boosting)시킴으로써 풀업 트랜지스터(Tpu)가 턴온(turn-on)상태를 유지할 수 있게 한다. 이때, 커패시터(C)를 사용하지 않고 Q 노드(Q)를 부스팅시키기 위해서는 여러 개의 트랜지스터 및 저항이 요구되므로, 네로우 베젤의 표시패널을 구현하는데 어려움이 있을 수 있다. 따라서, 커패시터(C)를 풀업 트랜지스터(Tpu)의 게이트 전극과 출력 단자(131) 사이에 배치함으로써, Q 노드(Q)를 부스팅시켜 출력 전압(Voutn)을 안정적으로 유지시킬 수 있고, 네로우 베젤의 표시패널을 구현할 수 있다.

제1 스위칭 트랜지스터(T1)는 게이트 스타트 전압 라인과 Q_A 노드(Q_A) 사이에 연결된다. 그리고, 제1 스위칭 트랜지스터(T1)의 게이트 전극은 클럭 신호 라인2에 연결된다. 제1 스위칭 트랜지스터(T1)는 클럭 신호2(CLK2)의 전압에 대응하여 게이트 스타트 전압(GVST)을 Q_A 노드(Q_A)로 공급한다.

도 4에서 언급한바와 같이, 출력 단자(131)에 출력 신호가 제공되는 순간에 부스팅(boosting)되므로 Q 노드(Q)가 게이트 로우 전압보다 낮은 전압으로 감소하게 된다. 이때, Q 노드(Q)와 연결된 제1 트랜지스터(T1)가 영향을 받아 임계 특성이 크게 바이어스(bias)될 수 있기 때문에, 제2 스위칭 트랜지스터(T2)를 배치하여 바이어스 스트레스(bias stress)에 의한 제1 스위칭 트랜지스터(T1)의 신뢰성을 향상시킬 수 있다. 구체적으로, 제2 스위칭 트랜지스터(T2)는 Q 노드(Q)와 Q_A 노드(Q_A) 사이에 연결된다. 그리고, 제2 스위칭 트랜지스터(T2)의 게이트 전극은 게이트 로우 전압에 연결되어 항상 턴온(turn-on) 상태가 유지된다. Q 노드(Q)는 전압 스윙폭이 크기 때문에 제1 트랜지스터(T1)가 받는 스트레스가 크다. 즉, 제2 스위칭 트랜지스터(T2)는 바이어스 스트레스(bias stress)에 대한 완충 역할을하고, Q 노드(Q)와 Q_A 노드(Q_A)를 항상 도통시킴으로써 Q 노드(Q)와 Q_A 노드(Q_A)를 동일한 전압으로 유지시킬 수 있다.

저항(R)은 출력 단자(131)와 게이트 하이 전압 라인 사이에 연결된다. 즉, 저항(R)은 풀업 트랜지스터(Tpu)와 직렬 연결된다. 저항(R)은 풀업 트랜지스터(Tpu)가 턴오프(turn-off)되는 동안 게이트 하이 전압(VGH)을 출력 단자(131)에 제공한다. 저항(R)이 없을 경우, 게이트 하이 전압 라인에 흐르는 전류가 상승하게 되므로 과전류에 의한 화소 어레이의 손상이 발생할 수 있다. 이때, 저항의 크기를 조절하여 과전류가 흐르지 않게 해야하고, 저항의 크기는 출력 전압(Voutn)이 게이트 하이 전압(VGH)의 90% 이상 100% 미만이 되도록 조절될 수 있다. 그리고, 출력 전압(Voutn)은 게이트 하이 전압(VGH)과 유사할수록 화소 어레이가 원활히 동작하게 할 수 있다. 따라서, 화소 어레이에 과전류가 흐르지 않게 하면서 화소 어레이의 동작 성능을 향상시키기 위해 저항의 크기는 출력 전압(Voutn)이 게이트 하이 전압(VGH)의 약 95%가 되도록 조절될 수 있다.

도 3의 설명에서 언급한바와 같이, 풀업 트랜지스터(Tpu) 및 풀다운 트랜지스터는 화소 어레이에 제공되는 게이트 신호를 온(on)/오프(off) 시켜주는 역할을 하므로, 표시패널 상에 풀업 트랜지스터(Tpu) 및 풀다운 트랜지스터가 차지하는 면적은 스위칭 트랜지스터들이 차지하는 면적보다 크게 설계될 수 있다. 이때, 저항(R)은 기존의 GIP 회로에서 사용하던 풀다운 트랜지스터의 기능을 대체할 수 있다. 저항(R)은 풀다운 트랜지스터가 차지하는 면적의 약 1/4의 크기로 구현할 수 있으므로, 풀다운 트랜지스터 대신 저항(R)을 사용함으로써 GIP 회로가 차지하는 면적을 줄일 수 있다.

또한, 풀다운 트랜지스터를 사용하는 경우, 풀다운 트랜지스터는 장시간 턴온(turn-on) 상태를 유지해야하므로 풀다운 트랜지스터의 게이트 전극의 안정화를 위해 스위칭 트랜지스터들 또는 커패시터 등이 추가적으로 배치될 수 있다. 따라서, 기판 상에 소자의 개수가 증가하므로 GIP 회로의 신뢰성이 떨어지고 GIP 회로가 차지하는 면적도 증가하게 된다.

즉, GIP 회로의 각각의 스테이지에서 풀다운 트랜지스터 대신 저항을 이용함으로써, GIP 회로를 구성하는 소자의 개수를 최소화하여 GIP 회로의 신뢰성 및 수율을 향상시킬 수 있고, GIP 회로가 차지하는 면적을 줄여주므로 네로우 베젤의 표시패널을 구현할 수 있다.

본 명세서의 실시예에 따른 표시패널에 있어서, 표시패널은 복수 개의 스테이지들로 구성된 게이트 구동회로를 구비하고, 각각의 스테이지들은 제1 노드에 입력되는 전압에 따라 온/오프가 제어되고, 출력 단자를 통해 게이트 신호를 출력하는 제1 트랜지스터, 게이트 스타트 전압 또는 전단 스테이지의 출력 신호를 제1 노드에 제공하는 제2 트랜지스터, 제1 노드와 출력 단자 사이에 연결된 커패시터, 및 게이트 전원 전압을 출력 단자로 인가시키는 저항을 포함함으로써, 게이트 구동회로의 신뢰성을 향상시킬 수 있고, 게이트 구동회로가 배치되는 면적이 최소화될 수 있으므로 네로우 베젤의 표시패널을 구현할 수 있다.

제2 트랜지스터는 클럭 신호에 따라 온/오프가 제어될 수 있다.

제1 트랜지스터 및 제2 트랜지스터는 P형 트랜지스터일 수 있고, 게이트 전원 전압은 게이트 로우 전압일 수 있다.

저항은 제1 트랜지스터 및 제2 트랜지스터의 액티브층과 동일한 재료로 형성될 수 있고, 제1 트랜지스터 및 제2 트랜지스터의 액티브층보다 도핑농도가 높을 수 있다.

제1 트랜지스터 및 제2 트랜지스터의 액티브층은 다결정 실리콘일 수 있다.

애노드, 유기발광층, 및 캐소드로 구성된 유기발광소자를 더 포함할 수 있고, 저항은 애노드와 동일한 재료일 수 있다.

애노드는 ITO 또는 IZO일 수 있다.

제1 트랜지스터 및 제2 트랜지스터의 액티브층은 비정질 실리콘 또는 산화물일 수 있다.

각각의 스테이지들은 제1 노드와 제2 트랜지스터 사이에 제3 트랜지스터를 더 포함할 수 있다.

제3 트랜지스터의 게이트 전극에는 제3 트랜지스터를 턴온시키는 전압이 인가될 수 있다.

제1 트랜지스터가 턴오프 상태일 때, 출력 단자에 인가되는 전압은 게이트 전원 전압의 90% 이상 100% 미만일 수 있다.

본 명세서의 일 실시예에 따른 게이트 구동회로에 있어서, 게이트 구동회로는 게이트 신호를 시프트하여 출력시키는 복수의 게이트 스테이지를 포함하고, 게이트 스테이지는 제1 노드의 전압에 대응하여 출력 단자로 게이트 신호를 공급하기 위한 풀업 트랜지스터, 풀업 트랜지스터와 직렬 연결된 저항, 및 제1 노드와 제2 노드 사이에 있는 커패시터를 포함하고, 제2 노드는 풀업 트랜지스터와 저항 사이의 노드이며, 제2 노드를 통해 게이트 신호가 출력됨으로써, 게이트 구동회로의 신뢰성을 향상시킬 수 있고, 게이트 구동회로가 배치되는 면적이 최소화될 수 있으므로 네로우 베젤의 표시패널을 구현할 수 있다.

게이트 구동회로는 제1 스위칭 트랜지스터를 더 포함할 수 있다. 게이트 구동회로의 게이트 전극 및 풀업 트랜지스터의 일단자에는 클럭 신호가 인가될 수 있고, 저항의 일단자에는 게이트 하이 전압이 인가될 수 있다.

풀업 트랜지스터는 게이트 로우 전압에 의해 턴온될 수 있다.

제1 노드에 인가되는 전압은 게이트 로우 전압보다 더 낮은 전압이 인가될 수 있다.

저항을 통해 출력 단자로 인가되는 전압은 게이트 하이 전압의 90% 이상 100% 미만일 수 있다.

제1 노드와 제1 스위칭 트랜지스터 사이에 제2 스위칭 트랜지스터를 더 포함할 수 있다.

제2 스위칭 트랜지스터의 게이트 전극은 게이트 로우 전압이 인가되는 게이트 로우 전압 라인과 연결될 수 있다.

게이트 구동회로의 풀업 트랜지스터의 저항의 크기는 상기 제1 스위칭 트랜지스터의 저항의 크기보다 작을 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100 : 표시패널 110 : 기판
120 : 데이터 구동회로 130 : 게이트 구동회로
131 : 출력 단자 140 : 연성 인쇄회로 기판
141 : 제1 패드 142 : 제2 패드
D : 표시영역 ND : 비표시영역
DL : 데이터 라인 GL : 게이트 라인
T1 : 제1 트랜지스터 T2 : 제2 컨트롤 트랜지스터
Tup : 풀업 트랜지스터

Claims (19)

1. 복수 개의 스테이지들로 구성된 게이트 구동회로를 구비하고,
   상기 각각의 스테이지들은,
   제1 노드에 입력되는 전압에 따라 온/오프가 제어되고, 출력 단자를 통해 게이트 신호를 출력하는 제1 트랜지스터;
   게이트 스타트 전압 또는 전단 스테이지의 출력 신호를 상기 제1 노드에 제공하는 제2 트랜지스터;
   상기 제1 노드와 상기 출력 단자 사이에 연결된 커패시터; 및
   게이트 전원 전압을 상기 출력 단자로 인가시키는 저항을 포함하는 표시패널.
2. 제1 항에 있어서,
   상기 제2 트랜지스터는 클럭 신호에 따라 온/오프가 제어되는 표시패널.
3. 제1 항에 있어서,
   상기 제1 트랜지스터 및 상기 제2 트랜지스터는 P형 트랜지스터이고, 상기 게이트 전원 전압은 게이트 로우 전압인 표시패널.
4. 제1 항에 있어서,
   상기 저항은 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 액티브층과 동일한 재료로 형성되고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 액티브층보다 도핑농도가 높은 표시패널.
5. 제4 항에 있어서,
   상기 제1 트랜지스터 및 상기 제2 트랜지스터의 액티브층은 다결정 실리콘인 표시패널.
6. 제1 항에 있어서,
   애노드, 유기발광층, 및 캐소드로 구성된 유기발광소자를 더 포함하고,
   상기 저항은 상기 애노드와 동일한 재료인 표시패널.
7. 제6 항에 있어서,
   상기 애노드는 ITO 또는 IZO인 표시패널.
8. 제7 항에 있어서,
   상기 제1 트랜지스터 및 상기 제2 트랜지스터의 액티브층은 비정질 실리콘 또는 산화물인 표시패널.
9. 제1 항에 있어서,
   상기 각각의 스테이지들은 상기 제1 노드와 상기 제2 트랜지스터 사이에 제3 트랜지스터를 더 포함하는 표시패널.
10. 제9 항에 있어서,
    상기 제3 트랜지스터의 게이트 전극에는 상기 제3 트랜지스터를 턴온시키는 전압이 인가되는 표시패널.
11. 제1 항에 있어서,
    상기 제1 트랜지스터가 턴오프 상태일 때, 상기 출력 단자에 인가되는 전압은 상기 게이트 전원 전압의 90% 이상 100% 미만인 표시패널.
12. 게이트 신호를 시프트하여 출력시키는 복수의 게이트 스테이지를 포함하고,
    상기 게이트 스테이지는,
    제1 노드의 전압에 대응하여 출력 단자로 게이트 신호를 공급하기 위한 풀업 트랜지스터;
    상기 풀업 트랜지스터와 직렬 연결된 저항; 및
    상기 제1 노드와 제2 노드 사이에 있는 커패시터를 포함하고,
    상기 제2 노드는 상기 풀업 트랜지스터와 상기 저항 사이의 노드이며, 상기 제2 노드를 통해 상기 게이트 신호가 출력되는 게이트 구동회로.
13. 제12 항에 있어서,
    상기 게이트 구동회로는 제1 스위칭 트랜지스터를 더 포함하고,
    상기 게이트 구동회로의 게이트 전극 및 상기 풀업 트랜지스터의 일단자에는 클럭 신호가 인가되고,
    상기 저항의 일단자에는 게이트 하이 전압이 인가되는 게이트 구동회로.
14. 제13 항에 있어서,
    상기 풀업 트랜지스터는 게이트 로우 전압에 의해 턴온되는 게이트 구동회로.
15. 제14 항에 있어서,
    상기 제1 노드에 인가되는 전압은 상기 게이트 로우 전압보다 더 낮은 전압이 인가되는 게이트 구동회로.
16. 제13 항에 있어서,
    상기 저항을 통해 상기 출력 단자로 인가되는 전압은 상기 게이트 하이 전압의 90% 이상 100% 미만인 게이트 구동회로.
17. 제13 항에 있어서,
    상기 제1 노드와 상기 제1 스위칭 트랜지스터 사이에 제2 스위칭 트랜지스터를 더 포함하는 게이트 구동회로.
18. 제17 항에 있어서,
    상기 제2 스위칭 트랜지스터의 게이트 전극은 게이트 로우 전압이 인가되는 게이트 로우 전압 라인과 연결된 게이트 구동회로.
19. 제13 항에 있어서,
    상기 풀업 트랜지스터의 저항의 크기는 상기 제1 스위칭 트랜지스터의 저항의 크기보다 작은 게이트 구동회로.

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