KR20100007727A - 반도체 디바이스, 표시 패널 및 전자 기기 - Google Patents

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Abstract

단일 채널의 박막 트랜지스터로 형성되는 버퍼는 제 1 및 제 2의 박막 트랜지스터의 직렬 접속으로 구성되는 제 1의 출력 스테이지와, 한쪽의 주전극이 제 1의 박막 트랜지스터의 제어 배선(제 1의 제어 배선)에 접속되고, 다른쪽의 주전극이 제 2의 박막 트랜지스터의 전원에 접속되고, 제어 전극이 제 2의 제어 배선에 접속되는 제 7의 박막 트랜지스터와, 한쪽의 주전극이 제 2의 박막 트랜지스터의 제어 배선(제 2의 제어 배선)에 접속되고, 다른쪽의 주전극이 제 2의 박막 트랜지스터의 전원에 접속되고, 제어 전극이 제 1의 제어 배선에 접속되는 제 8의 박막 트랜지스터와, (d) 제 1의 출력 스테이지와 병렬로 접속되는 제 2의 출력 스테이지의 출력 터미널이 제어 전극에 접속되고, 한쪽의 주전극이 제 1의 제어 배선에 접속되는 제 11의 박막 트랜지스터를 포함한다.
Figure P1020090060151
반도체 디바이스, 표시 패널, 전자 기기

Description

반도체 디바이스, 표시 패널 및 전자 기기{SEMICONDUCTOR DEVICE, DISPLAY PANEL, AND ELECTRONIC APPARATUS}
본 발명은 절연 기판상에 단일 채널의 박막 트랜지스터를 이용하여 형성되는 범용형의 버퍼를 탑재하는 반도체 디바이스에 관한 것이다. 본 발명에 관한 버퍼는 특정한 용도로 한정되는 것이 아니고, 다양한 용도, 디바이스, 제품에 사용할 수 있다.
저온 폴리실리콘(LTPS : Low-temperaturepoly-silicon) 프로세스에서는 NMOS형의 박막 트랜지스터(TFT : thin filmtransistor)와 PMOS형의 박막 트랜지스터의 양쪽을 이용하여 회로를 형성할 수 있다. 따라서 저온 폴리실리콘 프로세스에서는 이들 2종류의 박막 트랜지스터를 이용하여 회로(이른바, CMOS 회로)를 제조하는 것이 일반적이다.
CMOS 회로의 경우, 2종류의 박막 트랜지스터를 이용하기 때문에, 어떻게 하여도 공정 수가 증가하여 버린다. 이 공정 수의 증가는 생산 효율을 저하시키고, 제조 비용을 상승시키는 하나의 원인이 된다.
따라서, 폴리실리콘 프로세스를 이용하는 경우에도, 가능하면, 단일 채널의 박막 트랜지스터(NMOS 또는 PMOS)만으로 CMOS 회로와 같은 기능의 회로를 실현할 수 있는 것이 요망된다.
이런 종류의 단일 채널 회로는 어모퍼스 실리콘이나 유기 반도체로 회로를 형성하는 경우에도 응용할 수 있다.
예를 들면 어모퍼스 실리콘으로는 NMOS형의 박막 트랜지스터밖에 회로를 제조할 수 없고, 유기 TFT로는 PMOS형의 박막 트랜지스터밖에 회로를 제조할 수 없다.
이와 같은 배경에 의해, 단일 채널의 박막 트랜지스터(NMOS 또는 PMOS)만으로 CMOS 회로와 같은 기능의 동작을 실행 가능한 회로의 실현이 요망되고 있다.
본 명세서에서는 특히 버퍼에 주목한다. 버퍼는 실로 다양한 회로 내에 탑재되는 범용적인 회로이다. 따라서, 버퍼는 기본적으로, 특정한 용도로 한정되는 회로가 아니다. 단, 이하의 설명에서는 편의적으로, 표시 패널을 구동하는 드라이버에 의 응용을 전제로 설명한다.
이하에서는 일본국 특개2005-149624호 공보에 개시된 액티브 매트릭스 구동형의 유기 EL 패널의 드라이버에 적용한 버퍼의 종래 회로에 관해 설명한다.
도 1에, 유기 EL 패널의 시스템 구성예를 도시한다. 도 1에 도시하는 유기 EL 패널(1)에는 패널 기판상에 화소 어레이(3)와, 신호선 드라이버(5)와, 제 1의 제어선 드라이버(7)와, 제 2의 제어선 드라이버(9)가 배치되어 있다.
화소 어레이(3)에는 서브 화소(11)가 표시 해상도에 따라 매트릭스형상으로 배치되어 있다. 도 2 및 도 3에 서브 화소(11)의 등가 회로예를 도시한다. 또한, 각 도면에 도시하는 서브 화소(11)는 모두 박막 트랜지스터가 NMOS만으로 구성되는 경우의 회로예이다.
도 2 및 도 3에 도시된 바와 같이 N1은 샘플링 트랜지스터, N2는 구동 트랜지스터, N3은 점등 제어 트랜지스터, Cs는 보존 용량이다. 또한, WSL은 기록 제어선, LSL은 점등 제어선, PSL은 전류 공급선에 대응한다.
도 2는 유기 EL 소자(OLED)의 점등 동작과 소등 동작을 점등 제어 트랜지스터(N3)의 온·오프 제어에 의해 실현하는 구동 방식을 채용하는 경우의 회로 구성에 대응한다.
한편, 도 3은 유기 EL 소자(OLED)의 점등 동작과 소등 동작을 점등 제어선(LSL)의 전위 변화에 의해 실현하는 구동 방식을 채용하는 경우의 회로 구성에 대응한다. 또한, 도 3의 경우, 점등 제어선(LSL)은 전류 공급선으로서도 기능한다.
도 4에, 도 2 및 도 3에 도시하는 서브 화소(11)에 신호 전위(Vsig)(Data)를 기록할 때의 타이밍 차트를 도시한다. 도 4는 신호선(DTL)의 구동 파형이다. 신호선(DTL)에는 화소 계조(Data)에 대응하는 신호 전위(Vsig)가 주어진다. 여기서의 신호 전위(Vsig)의 크기에 의해, 구동 트랜지스터(N2)가 공급하는 구동 전류의 크기가 결정된다. 유기 EL 소자(OLED)는 전류 구동 소자이고, 여기서의 구동 전류가 클수록 휘도가 높아진다.
도 4는 기록 제어선(WSL)의 구동 파형이다. H레벨인 기간에 샘플링 트랜지스터(N1)가 온 제어되고, 신호선(DTL)의 전위가 구동 트랜지스터(N2)의 게이트 전극에 기록된다.
도 4는 점등 제어선(LSL)의 구동 파형이다. 점등 제어선(LSL)은 H레벨과 L레벨의 2치로 구동된다. 이 전위의 전환에 의해, 유기 EL 소자(OLED)의 점등과 소등이 전환 제어된다.
도 2에 도시하는 서브 화소(11)와 도 3에 도시하는 서브 화소(11)에서는 점등 제어선(LSL)의 제어 진폭이 다르다. 도 2의 경우, 점등 제어선(LSL)은 점등 제어 트랜지스터(N3)를 구동할 수 있다면 좋지만, 도 3의 경우, 점등 제어선(LSL)은 구동 트랜지스터(N2)와 유기 EL소자(OLED)의 동작 전압을 공급할 필요가 있기 때문이다.
도 4에 도시하는 바와 같이 신호 전위(Vsig)의 기록이 종료된 후는 점등 제어선(LSL)이 H레벨인 때 유기 EL 소자(OLED)는 점등하고, 점등 제어선(LSL)이 L레벨인 때 유기 EL 소자(OLED)는 소등한다.
또한, 1필드 기간에 차지하는 점등 기간의 비율(Duty)을 가변 제어함에 의해, 피크 휘도 레벨을 제어할 수 있다.
이 밖에, 점등 제어선(LSL)(도 4)은 동화 특성의 조정에도 이용된다. 동화 특성의 조정에는 1필드 기간 내의 점등 회수나 점등 기간의 타이밍을 조정하는 것이 요구된다.
따라서 제 2의 제어선 드라이버(9)에는 복수종류의 펄스를 출력할 수 있는 것이 요구된다.
액티브 매트릭스 구동 방식에서 일반적인 선순차(line-at-a-time) 기록 방식에 적용하는 경우에는 이들의 펄스 파형을 선순차로 전송할 수 있어야 한다.
즉, 이런 종류의 제어선 드라이버에는 제어 펄스의 펄스 길이를 자유롭게 설정할 수 있는 기능과, 선순차로 다음 단(段)에 전송할 수 있는 기능의 2개를 탑재하는 것이 요구된다.
도 2 및 도 3에 도시하는 서브 화소(11)에서는 전술한 신호 전위(Vsig)의 기록 동작시에, 구동 트랜지스터(N2)의 임계치 보정 동작과 이동도 보정 동작을 수반하는 경우가 있다. 도 5에, 도 2에 대응하는 서브 화소(11)의 타이밍 차트를 도시한다. 그와 관련하여, 도 2의 서브 화소(11)에 보정 기능이 있는 경우, 전류 공급선(PSL)은 도 5에 도시하는 바와 같이 구동된다. 또한 도 6에, 도 3에 대응하는 서브 화소(11)의 타이밍 차트를 도시한다. 그리고, 도 2에 도시하는 서브 화소(11)와 도 3에 도시하는 서브 화소(11)의 차이는 초기화 동작과 발광 기간 제어를 분리하는지의 여부이다.
발광 기간 제어에서는 피크 휘도를 조절하기 위해 발광 기간과 소등 기간의 비율(Duty)을 가변하는 동작이 요구된다. 또한, 발광 기간 제어에서는 동화 표시 특성을 조정하기 위해, 1필드 기간 내에서의 발광 기간과 소등 기간의 전환 회수를 변경하는 동작이 요구된다. 이들의 용도를 위해, 제 2의 제어선 드라이버(9)의 회로 구성은 일반적으로 복잡하게 된다.
따라서 임계치 보정 기간의 준비 타이밍을 주는 초기화 펄스의 공급선(PSL)과 점등 기간 제어 펄스의 공급선(LSL)을 별도로 준비하는 도 2의 회로 구성은 제어인터페이스의 단순화에 유리하다. 단, 도 2의 회로 구성에서는 제어선으로서 기록 제어선(WSL), 점등 제어선(LSL), 전류 공급선(PSL)의 3개가 필요해진다.
이하에서는 임계치 보정 동작과, 이동도 보정 동작과, 발광 기간 제어를 포함하는 서브 화소(11)의 제어 동작을 도 3에 도시하는 화소 회로의 경우에 관해 설명한다. 따라서, 도 6을 참조하면서 설명한다.
또한, 도 2에 도시하는 화소 회로에 관해 사용하는 제어 동작은 전술한 바와 같이 초기화 동작과 발광 기간 제어를 분리하는 이외는 공통이기 때문에 설명을 생략한다.
도 6은 기록 제어선(WSL)의 구동 파형이다. 예를 들면 H레벨인 기간에 샘플링 트랜지스터(N1)가 온 제어되고, 신호선(DTL)의 전위가 구동 트랜지스터(N2)의 게이트 전극에 기록된다.
또한, 도면중의 1회째의 H레벨 기간은 구동 트랜지스터(N2)의 임계치 전위(Vth)의 편차 보정에 이용된다.
한편, 도면중의 2회째의 H레벨 기간은 화소 계조에 대응하는 신호 전위(Vsig)의 기록에 이용됨과 함께, 구동 트랜지스터(N2)의 이동도(μ)의 편차 보정에 이용된다.
그와 관련하여, 2회째의 H레벨 기간의 하강시의 파형이 비스듬히 되어 있는 것은 고휘도(고 신호 전위)로부터 저휘도(저 신호 전위)까지 모든 계조에서 최적의 이동도 보정 기간을 설정하기 위해서다.
이동도 보정이란 이동도(μ)가 높은 구동 트랜지스터(N2)와 이동도(μ)가 작은 구동 트랜지스터(N2)의 이동도 차를 보정하기 위한 동작이고, 그 보정 시간을 이 기록 제어선(WSL)의 H레벨의 길이로 정하고 있다. 그리고, 이 보정 기간은 원리 상, 저휘도(저 신호 전위)일수록 긴 기간이 필요해진다.
도 6은 신호선(DTL)의 구동 파형이다. 신호선(DTL)에는 2종류의 전위가 인가된다. 오프셋 전위(Vofs)는 구동 트랜지스터(N2)의 임계치 보정용이다. 신호 전위(Vsig)는 화소 계조를 주는 전위이다. 여기서의 신호 전위(Vsig)의 크기에 의해, 구동 트랜지스터(N2)가 공급하는 구동 전류의 크기가 정해진다. 유기 EL 소자(OLED)는 전류 구동 소자이고, 여기서의 구동 전류가 클수록 휘도가 높아진다.
도 6은 점등 제어선(LSL)의 구동 파형이다. 점등 제어선(LSL)은 H레벨과 L레벨의 2치(two level)로 구동된다. 도면중의 1회째의 L레벨 기간은 초기화 기간을 주는데 이용된다. 도면중의 2회째의 L레벨 기간은 발광 시작 후의 소등 기간을 주는데 이용된다.
여기서의 초기화 동작은 구동 트랜지스터(N2)의 게이트·소스 사이 전압(Vgs)을 임계치 전압(Vth)보다도 넓히기 위한 동작이다. 이 동작은 임계치 보정의 실행 전에 불가결한 동작이다. 이하에서는 보정 준비 동작이라고 한다.
이 보정 준비 동작의 후에, 구동 트랜지스터(N2)의 게이트 전극에 오프셋 전위(Vofs)가 인가됨과 함께, 점등 제어선(LSL)의 전위가 H레벨로 전환 제어된다. 이 전위 관계에서의 동작이 임계치 보정 동작이다. 임계치 보정 동작이 시작하면, 구동 트랜지스터(N2)의 소스 전위(Vs)는 서서히 상승한다. 이윽고, 구동 트랜지스터(N2)의 게이트·소스 사이 전압(Vgs)이 임계치 전압(Vth)에 달한 시점에서, 소스 전위(Vs)의 상승은 정지한다.
또한, 신호 전위(Vsig)의 기록이 종료되면, 다음회의 기록 기간까지 발광 기 간이 시작된다. 발광 기간에서는 점등 제어선(LSL)이 H레벨인 때, 유기 EL 소자(OLED)가 점등하고, L레벨인 때 유기 EL 소자(OLED)가 소등한다. 1필드 기간 내에서의 점등 기간 길이의 비율을 가변 제어함에 의해, 피크 휘도 레벨을 제어하는 것이 가능하다.
도 6은 구동 트랜지스터(N2)의 게이트 전극에 나타나는 전위(Vg)를 도시하고 있다. 도 6은 구동 트랜지스터(N2)의 소스 전극(유기 EL 소자(OLED)의 양극(positive electrode))에 나타나는 전위(Vs)를 도시하고 있다.
전술한 바와 같이 기록 제어 신호나 점등 제어 신호(도 6)의 펄스 길이는 구동 동작이 목적에 따라 길이가 다를 필요가 있다.
예를 들면 전자의 경우라면, 임계치 보정 동작과 신호 기록겸 이동도 보정 동작에서는 펄스 길이가 다를 필요가 있다. 또한 예를 들면 후자의 경우라면, 보정 준비 동작의 기간과 발광 기간중의 점등/소등 제어의 경우에서는 펄스 길이가 다를 필요가 있다.
따라서 제 1의 제어선 드라이버(7)와 제 2의 제어선 드라이버(9)의 각각에는 복수종류의 펄스 길이를 출력할 수 있는 것이 요구된다. 게다가, 액티브 매트릭스 구동 방식에서 일반적인 선순차 기록 방식의 경우에는 이들의 펄스 파형을 선순차로 전송할 수 있어야 한다. 즉, 이런 종류의 제어선 드라이버에는 제어 펄스의 펄스 길이를 자유롭게 설정할 수 있는 기능과, 선순차로 다음 단에 전송할 수 있는 기능의 2개를 탑재하는 것이 요구된다.
도 7 내지 도 14에, 전술한 구동 조건을 충족시키는 제어선 드라이버의 회로 예와 구동 동작예를 도시한다. 또한, 제어선 드라이버는 시프트 레지스터로 구성된다.
도 7에 도시하는 시프트 레지스터는 2N개의 시프트 스테이지(stage)(SR(1) 내지 SR(2N))의 종렬 접속으로 구성된다. 각 시프트 스테이지는 각각 전후 스테이지에 위치하는 다른 시프트 스테이지의 출력 펄스를 구동 펄스로서 사용하고, 자기 스테이지에 입력되는 클록 신호를 출력 펄스로서 취출하도록 동작한다.
도 8에, 시프트 레지스터의 구동 펄스 파형을 도시한다. 또한 도 8은 시프트 레지스터가 NMOS형의 박막 트랜지스터로만 구성된 경우의 펄스파형이다.
도 8은 1단째의 시프트 스테이지를 구동하기 위한 스타트 펄스(st)이고, 도 8은 2N단째의 시프트 스테이지를 구동하기 위한 엔드 펄스(end)이다. 도 8은 짝수단째에 위치하는 시프트 스테이지용의 클록 신호(ck1)이다.
도 8은 홀수단째에 위치하는 시프트 스테이지용의 클록 신호(ck2)이다. 도 8은 1단째의 시프트 스테이지(SR)(1)의 출력 펄스(o1)이다. 도 8은 k-1단째의 시프트 스테이지(SR(k-1))의 출력 펄스(o(k-1))이다. 이하, 도 8은 도면중에 도시하는 부호단째의 출력 펄스(o)이다.
도 9는 k단째에 위치하는 시프트 스테이지(SR)의 내부 회로예이다. 도 9에 도시하는 바와 같이 시프트 스테이지(SR)를 구성하는 박막 트랜지스터는 전부 NMOS형이다. 이 시프트 스테이지(SR)의 출력 스테이지는 전원 전위(VSS)와 클록 입력 터미널 사이에 직렬 접속된 NMOS형의 박막 트랜지스터(N11 및 N12)로 구성된다. 또한, 박막 트랜지스터(N11과 N12)의 접속중점이 출력 터미널에 접속된다. 또한, 박 막 트랜지스터(N11)의 게이트 전극과 전원 전위(VSS) 사이에는 보간 용량(Cb1)이 접속된다. 한편, 박막 트랜지스터(N12)의 게이트 전극과 클록 입력 터미널 사이에는 보간 용량(Cb2)이 접속된다. 이 보간 용량(Cb2)이 부트스트랩 동작을 보간하는 용량이다.
도 10에, 시프트 스테이지(SR)에 관련되는 입출력 펄스와 노드(A점 및 B점)의 전위 관계를 도시한다. 또한, 도 10은 클록 신호(ck)의 파형이다. 도 10은 제 1의 구동 펄스(in1(k))(앞 시프트 스테이지)에 위치하는 시프트 스테이지의 출력 펄스(out(k-1)))의 파형이다. 또한, 도 10은 제 2의 구동 펄스(in1(k))(후단에 위치하는 시프트 스테이지의 출력 펄스(out(k+1)))의 파형과, 노드(B)의 전위(박막 트랜지스터(N11)의 제어 배선 전위)의 파형과, 노드(A)의 전위(박막 트랜지스터(N12)의 제어 배선 전위)의 파형과, 출력 터미널에 나타나는 출력 펄스(out)의 파형을 나타낸다.
도 10에 도시하는 바와 같이 노드(A)와 노드(B)의 전위는 제 1의 구동 펄스(in1(k))가 H레벨로 상승하는 타이밍과 제 2의 구동 펄스(in2(k))가 H레벨로 상승하는 타이밍의 각각에서 상보적으로 변환된다.
이러한 상보 동작을 실현하는 것이 박막 트랜지스터(N13 내지 N16)이다.
예를 들면 제 1의 구동 펄스(in1(k))가 H레벨이고 제 2의 구동 펄스(in2(k))가 L레벨인 때, 박막 트랜지스터(N13과 N14)가 온 동작하고, 박막 트랜지스터(N15와 N16)는 오프 동작한다. 또한 예를 들면, 제 1의 구동 펄스(in1(k))가 L레벨이고 제 2의 구동 펄스(in2(k))가 H레벨인 때, 박막 트랜지스터(N15와 N16)가 온 동작하 고, 박막 트랜지스터(N13과 N14)는 오프 동작한다.
그런데, 노드(A)의 H레벨인 동안, 보간 용량(Cb2)은 충전 동작된다. 이 때문에, 노드(A)가 H레벨인 기간에, 클록 신호(ck)가 H레벨로 전환된 타이밍에서, 출력 펄스(out)(k)에 H레벨이 나타나고, 노드(A)의 전위는 보간 용량(Cb2)의 충전 전압분만큼 솟아오르도록 변화한다. 이 때, 박막 트랜지스터(N12)의 게이트·소스 사이 전압(Vgs)은 부트스트랩 동작에 의해 임계치 전압(Vth) 이상으로 확보되기 때문에, 출력 펄스(out)(k)의 전위 파형은 클록 신호(ck)와 완전히 같은 전위 파형이 된다.
즉, 도 7에 도시하는 시프트 레지스터는 1단째의 시프트 스테이지부터 순번대로 클록 신호(ck)를 뽑아내어 출력 스테이지에 출력하도록 동작한다. 따라서, 이 시프트 레지스터의 경우에는 출력 펄스(out)의 펄스 폭의 가변 범위는 클록 신호(ck)의 펄스 폭을 가변 가능한 1H 기간(1수평 주사 기간)의 범위로 한정된다.
또한, 1H 기간 내라면, 이 시프트 레지스터는 복수의 펄스 신호를 전송할 수도 있다.
도 11에, 클록 신호(ck)가 2개의 펄스 신호로 구성되는 경우의 전송 동작예를 도시한다. 또한, 도 11에 도시하는 파형은 모두 도 8의 파형에 대응한다.
또한, 도 12에, 이 경우에 대응하는 시프트 스테이지(SR)의 동작 파형을 도시한다. 도 12의 파형은 모두 도 10의 파형에 대응한다. 도 12에 도시하는 바와 같이 부트스트랩 동작도, 2개의 펄스 신호에 관해 실행된다.
또한, 도 7에 도시하는 시프트 레지스터는 클록 신호(ck)의 상승 속도와 하강 속도의 조정에 의해, 출력 펄스(out)에 같은 파형 변화를 재현할 수 있다.
도 13에, 클록 신호(ck)에, 사다리꼴 형상의 클록 신호(ck)가 입력되는 경우의 전송 동작예를 도시한다. 또한, 도 13에 도시하는 파형은 모두 도 8의 파형에 대응한다.
또한, 도 14에, 이 경우에 대응하는 시프트 스테이지(SR)의 동작 파형을 도시한다. 도 14의 파형은 모두 도 10의 파형에 대응한다. 부트스트랩 동작도, 펄스 신호(ck)와 완전히 같은 사다리꼴 파형이 되고, 그 파형이 출력 펄스(out)로서 취출된다.
그런데, 도 7(도 9)에서 설명한 시프트 레지스터의 출력 스테이지를 구성하는 박막 트랜지스터(N11 및 N12)는 상보적으로 동작한다. 따라서 출력 스테이지에 관통 전류가 흐르는 일은 없고, 그 소비 전력도 작아도 된다.
그러나, 도 7(도 9)에서 설명한 시프트 레지스터는 전술한 바와 같이, 외부로부터 입력되는 클록 신호(ck)가 그대로 출력 클록(전송 클록)으로서 출력된다. 따라서, 도 15에 도시하는 바와 같이, 제 1의 제어선 드라이버(7)(시프트 레지스터)에 클록 신호를 공급하는 버퍼(21)에는 출력 펄스의 공급처인 전(全) 화소를 구동할 수 있을 만큼의 구동 능력이 요구되게 된다.
한편, 제 1의 제어선 드라이버(7)에 스타트 펄스(st)나 엔드 펄스(end)를 공급하는 버퍼(23)의 경우는 시프트 레지스터 내의 시프트 스테이지(SR)만을 구동할 수 있으면 좋다.
이 때문에, 버퍼(21)의 회로 사이즈는 버퍼(23)의 회로 사이즈보다도 커지지 않을 수 없다.
결과적으로, 도 7(도 9)에 도시하는 시프트 레지스터(제 1의 제어선 드라이버(7))의 내부에서 소비되는 전력은 저하될 수 있지만, 그 앞 스테이지에 위치하는 버퍼(21)에서 소비되는 전력이 커지는 결점이 있다.
게다가, 클록 신호(ck)는 전술한 바와 같이, 수평 라인상에 위치하는 모든 화소를 구동할 필요가 있다. 따라서, 수평 라인상에 나열하는 화소 수가 많을수록 또는 각 화소의 부하가 클수록, 버퍼(21)의 화소 사이즈가 대형화하고, 소비 전력도 커지는 문제가 있다.
전술한 바와 같이, 현재 제안되어 있는 제어선 드라이버(반도체 디바이스)에는 아직도 해결하여야 할 기술상의 문제가 잔존한다. 그래서, 발명자는 구동하여야 할 부하가 큰 경우에도, 앞 스테이지 회로에 요구되는 구동 능력이 작아도 되는 회로 구성의 채용이 가능한 버퍼를 제안한다.
발명자가 제안한 절연 기판상에 단일 채널의 박막 트랜지스터로 형성되고 버퍼를 포함하는 반도체 디바이스에 있어서,
상기 버퍼는,
(a) 제 1 및 제 2의 박막 트랜지스터가 직렬로 접속된 회로 구성을 가지며, 제 1 및 제 2의 박막 트랜지스터의 접속중점을 출력 터미널로 하는 제 1의 출력 스테이지와,
(b) 세트 펄스로 제어되는 제 3의 박막 트랜지스터와, 리셋 펄스로 제어되는 제 4의 박막 트랜지스터가 직렬로 접속된 회로 구성을 가지며, 제 3 및 제 4의 박막 트랜지스터의 접속중점에 나타나는 전위에 응답하여, 제 1의 박막 트랜지스터의 제어 전극에 접속되는 제 1의 제어 배선의 전위 상태를 세트 펄스의 인가 시작 타이밍부터 리셋 펄스의 인가 시작 타이밍까지의 기간과 그 이외의 기간으로 전환 제어하는 제 1의 입력 스테이지와,
(c) 세트 펄스로 제어되는 제 6의 박막 트랜지스터와, 리셋 펄스로 제어되는 제 5의 박막 트랜지스터가 직렬로 접속된 회로 구성을 가지며, 제 5 및 제 6의 박막 트랜지스터의 접속중점에 나타나는 전위에 응답하여, 제 2의 박막 트랜지스터의 제어 전극에 접속되는 제 2의 제어 배선의 전위 상태를 제 1의 제어 배선의 전위 변화와는 역위상의 관계가 되도록 전환 제어하는 제 2의 입력 스테이지와,
(d) 한쪽의 주전극이 제 1의 제어 배선에 접속되고, 다른쪽의 주전극이 제 2, 제 4 및 제 6의 박막 트랜지스터에 공통의 전원에 접속되고, 제어 전극이 제 2의 제어 배선에 접속되는 제 7의 박막 트랜지스터와,
(e) 한쪽의 주전극이 제 2의 제어 배선에 접속되고, 다른쪽의 주전극이 제 2, 제 4 및 제 6의 박막 트랜지스터에 공통의 전원에 접속되고, 제어 전극이 제 1의 제어 배선에 접속되는 제 8의 박막 트랜지스터와,
(f) 제 1의 제어 배선에 제어 전극이 접속되는 제 9의 박막 트랜지스터와, 제 2의 제어 배선에 제어 전극이 접속되는 제 10의 박막 트랜지스터가 직렬로 접속된 회로 구성을 가지며, 제 9 및 제 10의 박막 트랜지스터의 접속중점에 나타나는 전위를 제 3의 제어 배선에 주는 제 2의 출력 스테이지와,
(g) 한쪽의 주전극이 제 1의 제어 배선에 접속되고, 제어 전극이 제 3의 제어 배선에 접속되는 회로 구성을 가지며, 출력 터미널에 출력 펄스가 나타나고 있는 기간, 세트 펄스와 같은 논리 레벨의 전위를 제 1의 제어 배선에 인가하는 제 11의 박막 트랜지스터를 포함한다.
또한, 전술한 구조를 갖는 버퍼는 출력 터미널에 나타나는 출력 펄스의 진폭에 대해, 세트 펄스 및 리셋 펄스의 진폭이 작은 것이 바람직하다. 입력 펄스의 진 폭이 작으면, 그 만큼, 앞 스테이지 회로의 소비 전력을 작게 할 수 있다.
그와 관련하여, 세트 펄스 및 리셋 펄스는 각각 대응하는 시프트 레지스터 회로로부터 공급되는 것이 바람직하다. 세트 펄스용의 시프트 레지스터 회로와 리셋 펄스용의 시프트 레지스터를 이용함으로써, 다수의 부하를 순번대로 고속 구동하는 것이 요구되는 용도에 이용할 수 있다.
예를 들면, 전술한 구조를 갖는 버퍼의 출력 펄스는 표시 패널에서의 샘플링 타이밍의 제어에 사용되는 것이 바람직하다.
또한 예를 들면, 전술한 구조를 갖는 버퍼의 출력 펄스는 표시 패널에서의 전류 공급선의 제어에 사용되는 것이 바람직하다.
또한 예를 들면, 전술한 구조를 갖는 버퍼의 출력 펄스는 자발광형의 표시 패널의 점등 제어에 사용되고, 세트 펄스 인가 시작 타이밍부터 리셋 펄스의 인가시작 타이밍까지의 기간이, 1필드 기간 내에 배치되는 각 발광 기간 길이를 주는 것이 바람직하다.
또한, 전술한 구조를 갖는 버퍼에서는 제 1의 박막 트랜지스터의 한쪽의 주전극에, 세트 펄스의 인가 시작 타이밍부터 리셋 펄스의 인가 시작 타이밍까지의 기간에 복수의 출력 펄스를 발생시키는 펄스 신호가 입력되는 것이 바람직하다. 이구조의 채용에 의해, 복잡한 펄스 제어가 가능해진다.
또한, 전술한 구조를 갖는 버퍼의 경우, 제 9의 박막 트랜지스터가 다이오드 접속인 것이 바람직하다. 이 경우, 제 9의 박막 트랜지스터의 한쪽의 주전극을 접속하는 전원선이 불필요하게 되고, 그 만큼, 버퍼의 레이아웃 면적을 작게 할 수 있다.
또한, 전술한 구조를 갖는 버퍼를 탑재하는 반도체 디바이스는 화소 어레이를 구성하는 드라이버의 적어도 일부에 탑재하는 것이 바람직하다.
또한, 이 표시 패널은 전자 기기에 탑재하는 것이 바람직하다. 전자 기기는 화소 어레이와, 시스템 전체의 동작을 제어하는 시스템 컨트롤러와, 시스템 컨트롤러에 대한 조작 입력을 받아들이는 조작 입력부로 구성한다.
전술한 구조를 갖는 버퍼의 경우, 제 1 및 제 2의 입력 스테이지의 각 출력 전위가, 출력 스테이지를 구성하는 제 1 및 제 2의 박막 트랜지스터의 제어 배선에 인가된다. 여기서, 세트 펄스 및 리셋 펄스의 구동 대상은 제 1 및 제 2의 입력 스테이지를 구성하는 각 박막 트랜지스터이다. 따라서, 세트 펄스 및 리셋 펄스의 공급원에 요구되는 구동 능력은 작아도 된다.
또한, 제 1 및 제 2의 입력 스테이지를 배치함에 의해, 세트 펄스와 리셋 펄스의 유의 레벨(effective level)이 인가되지 않는 기간에도, 출력 스테이지를 구성하는 제 1 및 제 2의 박막 트랜지스터의 제어 배선의 전위 상태를 계속 유지할 수 있다. 이로써, 출력 스테이지에 전류 부하가 접속되는 경우에도, 출력 펄스의 전위를 계속 유지할 수 있다.
또한, 제 7 및 제 8의 박막 트랜지스터의 양쪽을 준비함에 의해, 2개의 제어 배선중 한쪽의 제어선의 전위에 의해 다른쪽의 제어선의 전위를 이상적인 오프 전위로 고정할 수 있다. 이 결과, 출력 스테이지에서의 관통 전류를 확실하게 억제할 수 있다. 또한, 제어 배선의 전위가 고정됨으로써, 외부로부터의 뛰어들어오는 신호에 대한 내성을 높일 수 있다. 즉, 동작의 신뢰성을 높일 수 있다.
또한, 전술한 구조를 갖는 버퍼에서는 제 1의 출력 스테이지와 병렬로 제 2의 출력 스테이지를 배치하고, 제 1의 출력 터미널에 나타나는 출력 펄스와 동위상의 출력 펄스로 제 11의 박막 트랜지스의 동작을 제어한다. 제 11의 박막 트랜지스터의 한쪽의 주전극은 제 1의 제어 배선에 접속되어 있다. 이 때문에, 출력 터미널에 출력 펄스가 나타나고 있는 기간중, 제 1의 제어 배선의 전위을 이상적인 온 전위에 고정할 수 있다. 이 결과, 외부로부터의 뛰어들어오는 신호에 대한 내성을 높일 수 있다. 즉, 동작의 신뢰성을 높일 수 있다.
이하, 본 발명은 액티브 매트릭스 구동형의 표시 패널에서의 드라이버에 적용하는 경우에 관해 설명한다.
또한, 본 명세서에서 특히 도시 또는 기재되지 않은 부분에는 해당 기술 분야의 주지 또는 공지 기술을 적용한다.
또한 이하에 설명하는 실시예는 발명의 하나의 실시예이고, 이들로 한정되는 것이 아니다.
이하의 실시예는 유기 EL 패널에 관해 설명한다. 도 16에, 실시예에 관한 유기 EL 패널의 시스템 구성예를 도시한다. 또한, 도 16에는 도 1과의 대응 부분에 동일 부호를 붙여서 나타낸다.
실시예에 관한 유기 EL 패널(31)은 패널 기판상에 화소 어레이(3)와, 신호선 드라이버(5)와, 제 1의 제어선 드라이버(33)와, 제 2의 제어선 드라이버(35)에 의해 구성된다.
본 실시예에 관한 버퍼는 수직 방향으로 구동 펄스를 전송하는 제 1 및 제 2의 제어선 드라이버(33 및 35)에 탑재한다.
이 실시예에서 제안하는 제어선 드라이버는 도 17에 도시하는 바와 같이, 클록 신호에 의거하여 펄스 신호를 전송하는 시프트 레지스터와, 그 펄스 신호에 의거하여 제어선을 구동하는 버퍼의 2단 구조를 상정한다.
후술하는 바와 같이, 실시예에 관한 버퍼는 시프트 레지스터의 출력을 세트 펄스와 리셋 펄스로서 사용한다. 즉, 시프트 레지스터의 출력 펄스는 제어선에 접속하는 모든 서브 화소(11)가 아니고, 버퍼만을 구동하는 능력을 구비하고 있으면 좋다.
이 때문에, 시프트 레지스터의 앞 스테이지에 배치하는 클록 신호용의 버퍼(21)는 스타트 펄스(st)나 엔드 펄스(end)용의 버퍼(23)와 같은 정도의 구동 능력이면 좋다
또한, 이 실시예에 있어서, 세트 펄스는 버퍼의 출력 펄스의 전위를 세트 전위로 전환하는 타이밍을 주는 신호를 말한다.
또한, 리셋 펄스는 버퍼의 출력 펄스의 전위를 리셋 전위로 전환하는 타이밍을 주는 신호를 말한다.
도 18에, NMOS형의 박막 트랜지스터만으로 형성되는 제어선 드라이버의 구성예를 도시한다.
도 18에 도시하는 제어선 드라이버는 세트 펄스 전송용의 시프트 레지스터(41)와, 리셋 펄스 전송용의 시프트 레지스터(43)와, 각 시프트 스테이지로부터 출력되는 세트 펄스와 리셋 펄스에 의거하여 상보 동작하는 버퍼(45)로 구성된다.
또한, 버퍼(45)는 세트 펄스의 입력에 의해 H레벨(세트 전위)을 출력하고, 리셋 펄스의 입력에 의해 L레벨(리셋 전위)을 출력한다.
도 19에, 이 제어선 드라이버의 구동 펄스 파형을 도시한다. 또한, 도 19는 세트 신호 전송용의 시프트 레지스터(41)의 출력 펄스(scan1)를 도시한다. 또한, 도 19는 리셋 신호 전송용의 시프트 레지스터(43)의 출력 펄스(scan2)를 도시한다. 또한, 도 19는 버퍼(45)의 출력 펄스(out)를 도시한다.
버퍼(45)의 출력 펄스(out)의 펄스 폭은 버퍼(45)에 입력되는 세트 펄스와 리셋 펄스의 입력 타이밍의 시간차에 일치한다. 따라서, 세트 펄스와 리셋 펄스의 전송 간격을 제어함에 의해, 버퍼(45)의 출력 펄스(out)의 펄스 폭을 자유롭게 설정하는 것이 가능해진다.
이하에서는 본 발명의 버퍼(45)의 실시예가 설명된다.
실시예 1
도 20에 버퍼(45)의 1번째의 실시예를 도시하고, 도 21에 대응하는 구동 파형을 도시한다.
도 20에 도시하는 버퍼(45)는 출력 스테이지(51)와, 제 1의 입력 스테이지(53)와, 제 2의 입력 스테이지(55)로 구성된다.
출력 스테이지(51)는 고위 전원(VDD1)과 저위 전원(VSS) 사이에, NMOS형의 박막 트랜지스터(N31 및 N32)를 직렬로 접속한 회로 구성을 갖고 있다. 이 중, 박막 트랜지스터(N31)는 고위 전원(VDD1)측에 접속되고, 박막 트랜지스터(N32)는 저위 전원(VSS)측에 접속된다. 또한, 박막 트랜지스터(N31과 N32)의 접속중점이 버퍼(45)의 출력 터미널(OUT)이 된다.
이 실시예의 경우, 박막 트랜지스터(N31)의 게이트 전극과 출력 터미널 사이에는 부트스트랩 보조 용량(Cb31)을 접속한다. 가장, 박막 트랜지스터(N31)의 게이트 용량이 충분히 큰 경우, 부트스트랩 보조 용량(Cb31)은 배치하지 않아도 좋다.
또한, 출력 스테이지(51)에는 박막 트랜지스터(N31)의 부트스트랩시의 게이트 전위(Vg)와 제 1의 입력 스테이지(53)의 출력 전위와의 전위차를 흡수하기 위한 박막 트랜지스터(N51)가 배치된다. 여기서, NMOS형의 박막 트랜지스터(N51)의 주전극의 한쪽은 박막 트랜지스터(N31)의 게이트 전극 배선(제어 배선인 노드(A))에 접속되고, 다른쪽은 제어 배선인 노드(B)에 접속된다. 또한, 박막 트랜지스터(N51)의 게이트 전극은 고위 전원(VDD1)에 접속된다.
또한, 노드(B)에는 전위 유지용의 용량(이하, "보존 용량" 이라고 한다)(Cs1)이 접속된다. 마찬가지로, 박막 트랜지스터(N32)의 게이트 전극 배선(제어 배선인 노드(C))에는 보존 용량(Cs2)이 접속된다. 이들은 노드(B 및 C)의 배선 용량이 작은 경우에, 그 보완용으로 접속된다. 이들의 보조 용량을 배치함에 의해, 박막 트랜지스터의 오프 리크나 배선 사이 용량을 통한 간섭 등의 오동작의 요인이 되는 노드 전위의 변동을 작게 할 수 있다.
제 1의 입력 스테이지(53)와 제 2의 입력 스테이지(55) 각각은 기본적으로 출력 스테이지(51)와 같은 회로 구성이다.
우선, 제 1의 입력 스테이지(53)의 회로 구성을 설명한다. 제 1의 입력 스테이지(53)는 고위 전원(VDD1)과 저위 전원(VSS) 사이에, NMOS형의 박막 트랜지스터(N33 및 N34)를 직렬로 접속한 회로 구성을 갖고 있다. 이 중, 박막 트랜지스터(N33)는 고위 전원(VDD1)측에 접속되고, 박막 트랜지스터(N34)는 저위 전원(VSS)측에 접속된다. 또한, 박막 트랜지스터(N33과 N34)의 접속중점이 출력 터미널이 되고, 노드(B)에 접속된다.
또한, 박막 트랜지스터(N33)의 게이트 전극과 출력 터미널 사이에는 부트스트랩 보조 용량(Cb32)이 접속된다. 박막 트랜지스터(N33)의 게이트 용량이 충분히 큰 경우에는 부트스트랩 보조 용량(Cb32)은 배치하지 않아도 좋다. 상기 출력 스테이지(53)는 박막 트랜지스터(N33)의 부트스트랩시의 게이트 전위(Vg)와 세트 펄스용의 입력 터미널(INs)에 나타나는 전위 사이에 생기는 전위차를 흡수하는 박막 트랜지스터(N52)를 포함한다. 여기서, NMOS형의 박막 트랜지스터(N52)의 주전극의 한쪽은 박막 트랜지스터(N33)의 게이트 전극 배선(제어 배선인 노드(D))에 접속되고, 다른쪽은 세트 펄스용의 입력 터미널(INs)에 접속된다. 또한, 박막 트랜지스터(N52)의 게이트 전극은 고위 전원(VDD1)에 접속된다.
한편, 박막 트랜지스터(N34)의 게이트 전극은 리셋 펄스용의 입력 터미널(INr)에 접속된다. 이와 같이, 제 1의 입력 스테이지(53)는 세트 펄스와 리셋 펄스에 의해 동작이 제어된다.
다음에, 제 2의 입력 스테이지(55)의 회로 구성을 설명한다. 제 2의 입력 스 테이지(55)는 고위 전원(VDD1)과 저위 전원(VSS) 사이에, NMOS형의 박막 트랜지스터(N35 및 N36)를 직렬로 접속한 회로 구성을 갖고 있다. 이 중, 박막 트랜지스터(N35)는 고위 전원(VDD1)측에 접속되고, 박막 트랜지스터(N36)는 저위 전원(VSS)측에 접속된다. 또한, 박막 트랜지스터(N35와 N36)의 접속중점이 출력 터미널이 되고, 노드(C)에 접속된다.
또한, 박막 트랜지스터(N35)의 게이트 전극과 출력 터미널 사이에는 부트스트랩 보조 용량(Cb33)이 접속된다. 역시, 박막 트랜지스터(N35)의 게이트 용량이 충분히 큰 경우에는 부트스트랩 보조 용량(Cb33)은 배치하지 않아도 좋다.
또한, 박막 트랜지스터(N35)의 부트스트랩시의 게이트 전위(Vg)와 리셋 펄스용의 입력 터미널에 나타나는 전위 사이에 생기는 전위차를 흡수하는 박막 트랜지스터(N53)가 배치된다.
여기서, NMOS형의 박막 트랜지스터(N53)의 주전극의 한쪽은 박막 트랜지스터(N35)의 게이트 전극 배선(제어 배선인 노드(E))에 접속되고, 다른쪽은 리셋 펄스용의 입력 터미널(INr)에 접속된다. 또한, 박막 트랜지스터(N53)의 게이트 전극은 고위 전원(VDD1)에 접속된다.
한편, 박막 트랜지스터(N36)의 게이트 전극은 세트 펄스용의 입력 터미널(INs)에 접속된다. 이와 같이, 제 2의 입력 스테이지(55)에 있어서의 세트 펄스와 리셋 펄스의 박막 트랜지스터와의 접속 관계는 제 1의 입력 스테이지(53)의 접속 관계와 반대의 관계로 설정된다.
또한, 각 박막 트랜지스터(N31)(N33, N35)의 부트 게인(gb)은 다음 식으로 주어진다.
gb=(Cg+Cb)/(Cg+Cb+Cp)
여기서, Cg는 게이트 용량이고, Cb는 박막 트랜지스터의 게이트 전극에 접속하는 부트스트랩 보조 용량이고, Cp는 노드(A)(노드(D), 노드(E))의 기생 용량(Cg, Cb를 제외한 배선 용량)이다.
기생 용량(Cp)의 존재가 부트스트랩 게인을 열화시키는 원인이다. 따라서, 전술한 바와 같이, 부트스트랩 보조 용량을 배치하여 부트스트랩 게인을 올리는 것이, 각 박막 트랜지스터의 온 동작을 확실하게 하는데 바람직하다.
계속해서, 도 21에 의거하여, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 설명한다.
도 21은 세트 펄스(입력 터미널(INs))의 전위 상태를 도시한다. 도 21은 리셋 펄스(입력 터미널(INr))의 전위 상태를 도시한다.
도 21은 박막 트랜지스터(N33)의 게이트 전극 배선(노드(D))의 전위 상태를 도시한다.
도 21은 박막 트랜지스터(N35)의 게이트 전극 배선(노드(E))의 전위 상태와, 제 1의 입력 스테이지(53)의 출력 터미널이 접속되는 제어 배선(노드 B)의 전위 상태와, 박막 트랜지스터(N31)의 게이트 전극 배선(노드(A))의 전위 상태를 도시한다. 도 21은 또한 제 2의 입력 스테이지(55)의 출력 터미널이 접속되는 제어 배선(노드(C))의 전위 상태와, 출력 스테이지(51)의 출력 터미널(OUT)에 나타나는 전위 상태를 도시한다.
도 21에 도시하는 바와 같이, 세트 펄스(입력 터미널(INs))의 신호 진폭은 VSS와 VDD1의 2치로 주어진다. 한편, 리셋 펄스(입력 터미널(INr))의 신호 진폭은 VSS와 VDD1의 2치로 주어진다. 이와 같이, 시프트 레지스터(41 및 43)로부터 주어지는 펄스 신호는 버퍼(45)에 공급되는 2개의 전원 전위와 같다.
이 실시예의 경우, 세트 펄스가 H레벨로 상승하는 타이밍은 출력 스테이지(51)의 출력 터미널에 나타나는 출력 펄스의 상승 타이밍을 주는 타이밍으로서 규정되어 있다. 한편, 리셋 펄스가 H레벨로 상승하는 타이밍은 출력 스테이지(51)의 출력 터미널에 나타나는 출력 펄스의 하강 타이밍을 주는 타이밍으로서 규정되어 있다. 도 21에 도시하는 바와 같이, 세트 펄스가 우선 H레벨로 상승하고, 지연되어서 리셋 펄스가 H레벨로 상승한다.
우선, 세트 펄스가 H레벨로 상승하는 타이밍에서, 제 1의 입력 스테이지(53)의 노드(D)가 H레벨로 상승한다. 이로써, 박막 트랜지스터(N33)가 온 동작하고, 노드(B)의 전위가 상승한다(도 21).
또한, 노드(B)의 전위의 상승에 수반하여, 박막 트랜지스터(N33)의 게이트 전위(노드(D)의 전위)는 부트스트랩 보조 용량(Cb32)의 축적 전하분만큼 상승한다(도 21(C)). 이 상승 후의 전위가 Vd이다. 이 전위(Vd)가, Vd-VDD1>Vth(N33)를 충족시킬 때, 박막 트랜지스터(N33)의 온 동작시에 노드(B)의 전위가 고위 전원(VDD1)이 된다(도 21).
전술한 바와 같이 노드(B)가 고위 전원(VDD1)까지 상승하면, 노드(A)의 전위도 H레벨로 상승하여 박막 트랜지스터(N31)가 온 동작하고, 출력 터미널(OUT)의 전 위가 상승한다(도 21).
또한, 출력 터미널(OUT)의 전위의 상승에 수반하여, 박막 트랜지스터(N31)의 게이트 전위(노드(A)의 전위)는 부트스트랩 보조 용량(Cb31)의 축적 전하분만큼 상승한다(도 21). 이 상승 후의 전위가 Va이다. 이 전위(Va)가, Va-VDD1>Vth(N31)를 충족시킬 때, 박막 트랜지스터(N31)의 온 동작시에 출력 터미널(OUT)의 전위가 고위 전원(VDD1)이 된다(도 21).
그런데, 이 세트 펄스가 H레벨인 기간에는 박막 트랜지스터(N36)도 온 동작하고 있다. 이 때문에, 출력 스테이지(51)를 구성하는 박막 트랜지스터(N32)의 게이트 전위(노드(C)의 전위)는 저위 전원(VSS)으로 제어된다(도 21).
이윽고, 세트 펄스는 H레벨에서 L레벨로 하강한다. 그러나, 노드(B 및 C)에는 보존 용량(Cs1 및 Cs2)이 접속되어 있고, 세트 펄스가 H레벨인 때의 전위 상태가 유지되어 있다. 따라서, 이 전위 상태가, 리셋 펄스가 L레벨에서 H레벨로 전환될 때까지 유지된다.
리셋 펄스가 H레벨이 되면(도 21), 이번에는 박막 트랜지스터(N35)가 온 동작하고, 노드(C)의 전위가 상승한다(도 21). 또한, 노드(C)의 전위의 상승에 수반하여, 박막 트랜지스터(N35)의 게이트 전위(노드(E)의 전위)는 부트스트랩 보조 용량(Cb33)의 축적 전하분만큼 상승한다(도 21(D)). 이 상승 후의 전위가 Ve이다. 이 전위(Ve)가, Ve-VDD1>Vth(N35)를 충족시킬 때, 박막 트랜지스터(N35)의 온 동작시에 노드(C)의 전위가 고위 전원(VDD1)이 된다(도 21).
전술한 바와 같이 노드(C)가 고위 전원(VDD1)까지 상승하면, 박막 트랜지스 터(N32)가 온 동작하고, 출력 터미널(OUT)의 전위가 저위 전원(VSS)으로 하강한다(도 21).
그런데, 이 리셋 펄스가 H레벨인 기간에는 박막 트랜지스터(N34)도 온 동작하고 있다. 이 때문에, 노드(B)의 전위는 저위 전원(VSS)으로 제어된다(도 21). 또한, 이에 수반하여, 출력 스테이지(51)를 구성하는 박막 트랜지스터(N31)의 게이트 전위(노드(A)의 전위)도, 저위 전원(VSS)으로 저하된다.
이윽고, 리셋 펄스는 H레벨에서 L레벨로 하강한다. 그러나, 노드(B 및 C)에는 보존 용량(Cs1 및 Cs2)이 접속되어 있고, 리셋 펄스가 H레벨인 때의 전위 상태가 유지되어 있다. 따라서, 이 전위 상태가, 세트 펄스가 L레벨에서 H레벨로 전환될 때까지 유지된다.
이상의 동작에 의해, 세트 펄스가 H레벨로 상승하는 타이밍에서 출력 펄스가 H레벨로 상승하고, 리셋 펄스가 H레벨로 상승하는 타이밍에서 출력 펄스가 L레벨로 하강하는 버퍼(45)가 실현된다.
이상 설명한 바와 같이, 실시예에 관한 회로 구성의 버퍼(45)의 채용에 의해, 세트 펄스와 리셋 펄스가 구동하여야 할 부하는 각각 박막 트랜지스터(N33, N36과 N34 및 N35)의 게이트 용량으로 한정할 수 있다. 따라서, 세트 펄스 및 리셋 펄스의 공급원에 요구되는 구동 능력을 작게 할 수 있다. 이 때문에, 해당 구동 펄스의 공급원에 있어서의 소비 전력을 작게 할 수 있다.
또한, 제 1 및 제 2의 입력 스테이지를 배치함에 의해, 세트 펄스와 리셋 펄스가 함께 L레벨인 기간에도, 출력 스테이지(51)를 구성하는 박막 트랜지스터(N31 및 N32)의 제어 배선(노드(A 및 C))에 대한 전위의 공급을 계속할 수 있다. 이 때문에, 출력 스테이지(51)에 전류 부하가 접속되는 경우에도, 출력 펄스의 전위를 계속 유지할 수 있다.
즉, 실시예에 관한 버퍼를 도 2에 도시하는 서브 화소(11)의 전류 공급선(PSL)을 구동하는 제 2의 제어선 드라이버(35)나 도 3에 도시하는 서브 화소(11)의 점등 제어선(LSL)을 구동하는 제 2의 제어선 드라이버(35)에 실장할 수 있다. 물론, 그 밖의 제어선을 구동하는 제어선 드라이버에 대해서도 적용할 수 있다. 예를 들면 서브 화소(11) 내의 박막 트랜지스터의 게이트 전극 전압을 제어하는 제 1의 제어선 드라이버(33)에도 실시예에 관한 버퍼에 적용할 수 있다.
또한, 도 21(F) 및 (G)에 도시하는 바와 같이, 2개의 박막 트랜지스터(N31과 N32)가 동시에 온 상태로 제어되는 일은 없다. 즉, 박막 트랜지스터(N31과 N32)는 상보적으로 동작한다. 따라서, 출력 스테이지(51)에 관통 전류가 흐르는 일은 없고, CMOS형의 출력 버퍼와 같은 저소비 전력형의 동작이 가능한 편(片)채널형의 버퍼를 실현할 수 있다.
실시예 2
전술한 바와 같이, 실시예 1에 관한 회로 구성의 버퍼(45)는 기본적으로 관통 전류가 흐르지 않는 저소비 전력형의 회로 디바이스이다. 그런데, 실시예 1에 관한 버퍼(45)의 경우에는 부트스트랩 게인을 높이기 위해, 박막 트랜지스터(N33 및 N35)의 게이트 용량이나 부트스트랩 보조 용량(Cb32 및 Cb33)의 용량치를 큰 값으로 정하고 있다.
그러나, 용량이 크다는 것은 세트 펄스나 리셋 펄스의 전위 변화가, 각 입력 스테이지의 출력 터미널(노드(B 및 C))에 뛰어들어오기 쉽게 되는 것을 의미한다. 구체적으로는 세토 펄스나 리셋 펄스가 H레벨에서 L레벨로 변화할 때의 전위 변화에 의해, 출력 터미널(노드(B 및 C))의 전위가 상정(intended voltage) 전위로부터 저하되는 현상이 발생한다. 이 때, 게이트 확산 용량이나 부트스트랩 보조 용량(Cb32 및 Cb33)은 커플링 용량으로서 기능한다. 여기서, 게이트 확산 용량이란 박막 트랜지스터의 게이트와 소스(또는 게이트와 드레인) 사이의 기생 용량인 것이고, 게이트 용량은 박막 트랜지스터가 온 동작하고 있을 때에 생기는 채널과 게이트 사이의 용량이다.
도 22에, 게이트 확산 용량이나 부트스트랩 보조 용량(Cb32 및 Cb33)을 통과하여 발생하는 펄스의 간섭을 고려한 타이밍 차트를 도시한다.
노드(B)(도 22)에서는 고위 전원(VDD1)이어야 할 전위가 Vb1로 저하되고, 저위 전원(VSS)이어야 할 전위가 Vb2로 저하되는 것을 알 수 있다. 또한, 노드(C)(도 22(G))에서는 고위 전원(VDD1)이어야 할 전위가 Vc2로 저하되고, 저위 전원(VSS)이어야 할 전위가 Vc1로 저하되는 것을 알 수 있다.
도 22에 도시하는 바와 같이, 세트 펄스와 리셋 펄스가 함께 L레벨인 기간은 노드(B)나 노드(C)가 플로팅 상태에서 동작한다. 이 때문에, 펄스의 간섭에 의한 전위 저하는 도 20에 도시하는 회로 구성을 채용하는 한, 피할 수 없는 것이다. 가장, 펄스의 뛰어들어오는 양이 작으면, 버퍼(45)의 동작상 문제가 되는 일은 없다. 구동 동작에 문제가 생기지 않는 것은 VDD1-Vb1<Vth(N51) 및 Vc2-VSS>Vth(N32)를 충족시키는 경우이다.
VDD1-Vb1<Vth(N51)를 충족시키면, 노드(A)의 플로팅 기간중에도, 박막 트랜지스터(N51)가 온 동작하는 일은 없고, 노드(A)는 고위 전원(VDD1)을 유지할 수 있다. 따라서, 출력 펄스의 H레벨로서 고위 전원(VDD1)이 출력된다.
또한, Vc2-VSS>Vth(N32)를 충족시키면, 박막 트랜지스터(N32)의 온 동작이 가능해지고, 출력 펄스를 확실하게 저위 전원(VSS)으로 끌어내릴 수 있다.
단, 저소비 전력화를 고려하면, 노드(B 및 C)의 전위가 펄스의 간섭에 의해 저위 전원(VSS)보다 낮은 전위로 저하되는 것이 문제가 된다.
도 23에, NMOS 트랜지스터에 있어서의 Ids-Vgs 특성을 도시한다. 도 23에 도시하는 바와 같이, 일반적인 구조의 NMOS 트랜지스터에서는 게이트·소스 사이 전압(Vgs)이 부(<0)인 영역에서 전류(Ids)가 증가하는 경향이 있다. 이 현상을 Iback이 튄다고 표현한다. 도 24에, NMOS 박막 트랜지스터의 Ids-Vgs 특성의 측정 결과를 도시한다.
도 24로부터는 Iback이 튀고 있는 것, Iback이 튀는 것에 편차가 있음을 알 수 있다.
소비 전력의 관점에서는(관통 전류를 최소화하는 관점에서는), 오프 동작시에 있어서의 박막 트랜지스터(N31 및 N32)의 게이트·소스 사이 전압(Vgs)이, Ids가 가장 낮아지는 Vgs=0 부근인 것이 바람직한다.
그런데, 전술한 바와 같이, 펄스의 간섭에 의해 노드(B)(A 및 C)의 전위가 저위 전원(VSS)(=0V)보다 낮아지면, 박막 트랜지스터(N31 및 N32)의 동작점은 Iback의 튀고 있는 영역으로 천이하여 버린다. 게다가, 도 24에 도시한 바와 같이, 이 영역의 리크 전류(Ids)는 박막 트랜지스터의 특성 편차의 영향을 받는다.
통상, 상보 회로에서는 온 전류에 대해 오프 전류가 충분히 작으면 구동상 문제 없지만, 출력 펄스의 상승하강(트랜지언트) 특성을 생각하면, 그 리크 전류(Ids)의 차가 출력 펄스의 파형에 영향을 준다.
또한, 펄스의 뛰어들어오는 양이 상정한 것 이상이 될 가능성도 있다. 예를 들면 노드(D)로부터 노드(B)로의 커플링 양이 상정량 이상으로 커지고, 노드(B)의 전위(Vb1)가 박막 트랜지스터(N51)의 컷오프 전위보다 저하될 가능성이 있다. 이 경우, VDD1-Vb1>Vth(N51)가 되고, 박막 트랜지스터(N51)가 온 동작한다.
도 25에, 노드(D)로부터 노드(B)로의 커플링 양이 큰 경우의 타이밍차트를 도시한다. 또한, 도 25는 도 22에 대응한다.
이 경우, 세트 펄스가 H레벨에서 L레벨로 하강한 후의 노드(A)의 전위와 노드(B)의 전위는 같아진다. 즉, 도 25에 도시하는 바와 같이, 노드(A)의 전위는 Vb1까지 저하되다. 그런데, Vb1은 박막 트랜지스터(N31)를 온 상태로 제어할 수 없다. 즉, 박막 트랜지스터(N31)는 오프 동작한다. 그 결과, 도 25에 도시하는 바와 같이, 출력 터미널(OUT)은 플로팅 상태가 되어 버린다.
그런데, 플로팅 상태에 있는 출력 터미널(OUT)은 당연하지만 리크나 간섭에 약하다. 즉, 리크나 간섭에 의해 출력 터미널(OUT)의 전위가 변동하고, 후단 회로가 정상적으로 동작하지 않을 가능성이 있다. 특히, 도 20에 도시하는 회로 구성의 버퍼(45)가, 도 3에 도시하는 서브 화소(11)의 점등 제어선(LSL)의 구동에 사용되 는 경우에는 리크 전류에 의해 출력 스테이지 전위의 저하를 초래하고, 구동 전류의 공급을 계속할 수 없게 된다.
본 실시예 2에서는 리크 전류가 적고, 또한, 리크 전류의 편차도 적은 오프 동작점에서 박막 트랜지스터(N31 및 N32)를 동작시킬 수 있는 회로 구성을 제안한다. 구체적으로는 노드(B) 및 노드(C)가 L레벨인 기간에 플로팅 상태가 되는 것을 없애는 구성, 즉 노드(B) 및 노드(C)의 L레벨을 저위 전원(VSS)에 고정할 수 있는 회로 구성을 제안한다.
본 실시예 2에서는 출력 펄스의 출력 기간중에 있어서의 박막 트랜지스터(N31)의 부트스트랩 동작을 확보하고, 해당 기간중에 있어서의 박막 트랜지스터(N31)의 온 동작을 보증할 수 있는 회로 구성을 제안한다. 구체적으로는 노드(B)가 H레벨인 기간에 플로팅 상태가 되는 것을 없애는 구성, 즉 노드(B)를 H레벨로 고정할 수 있는 회로 구성을 제안한다.
도 26에, 버퍼(45)의 2번째의 실시예를 도시한다. 또한, 도 26에는 도 20과의 대응 부분에 동일 부호를 붙여서 나타낸다.
이 실시예에 관한 버퍼(45)의 기본적인 회로 구성은 실시예 1에 관한 버퍼회로(45)의 회로 구성과 같다. 즉, 이 실시예에 관한 버퍼(45)도, 제 1의 출력 스테이지(N31, N32, N51), 제 1의 입력 스테이지(N33, N34, N52), 제 2의입력 스테이지(N35, N36, N53)로 구성된다.
이 실시예에 관한 버퍼(45)와 실시예 1에 관한 버퍼(45)의 구조상의 차이는 4개이다.
1번째의 상위점은 노드(C)가 H레벨인 기간, 노드(B)에 저위 전원(VSS)의 공급을 계속하는 박막 트랜지스터(N37)를 배치하는 것이다.
2번째의 상위점은 노드(B)가 H레벨인 기간, 노드(C)에 저위 전원(VSS)의 공급을 계속하는 박막 트랜지스터(N38)를 배치하는 것이다.
3번째의 상위점은 제 1의 출력 스테이지에 대해 병렬로 제 2의 출력 스테이지를 접속하는 것이다. 4번째의 상위점은 제 1의 출력 스테이지로부터 출력 펄스가 출력되고 있는 기간, 노드(B)에 H레벨의 전위를 인가할 수 있는 박막 트랜지스터(N41)를 배치하는 것이다. 또한, 노드(C)의 보존 용량(Cs2)은 필요에 따라 배치한다. 노드(B)는 플로팅 기간이 없어지기 때문에, 보존 용량(Cs1)은 필요가 없다.
이 중, 박막 트랜지스터(N37)는 한쪽의 주전극이 노드(B)에 접속되고, 다른쪽의 주전극이 저위 전원(VSS)에 접속되고, 게이트 전극이 노드(C)에 접속된다.
또한, 박막 트랜지스터(N38)는 한쪽의 주전극이 노드(C)에 접속되고, 다른쪽의 주전극이 저위 전원(VSS)에 접속되고, 게이트 전극이 노드(B)에 접속된다.
이 접속 형태에 의해, 노드(B)가 H레벨인 기간중, 박막 트랜지스터(N38)가 노드(C)의 전위를 L레벨로 고정할 수 있다. 반대로, 노드(C)가 H레벨인 기간중, 박막 트랜지스터(N37)가 노드(B)의 전위를 L레벨로 고정할 수 있다.
또한, 제 2의 출력 스테이지는 박막 트랜지스터(N39와 N40)의 직렬 접속으로 구성된다. 이 중, 박막 트랜지스터(N39)는 고전위측(H레벨의 전위를 공급하는 전원측)에 접속되고, 박막 트랜지스터(N40)는 저전위측(L레벨의 전위를 공급하는 전원측)에 접속된다.
이 실시예의 경우, 박막 트랜지스터(N39)의 게이트 전극과 한쪽의 주전극은 노드(A)에 접속된다. 즉, 박막 트랜지스터(N39)는 다이오드 접속 구조를 채용한다.
또한, 박막 트랜지스터(N39)의 다른쪽의 주전극은 제 2의 출력 스테이지의 출력 터미널(제어 배선인 노드(F))에 접속된다. 여기서의 출력 터미널은 박막 트랜지스터(N39와 N40)의 접속중점에 해당한다.
한편, 박막 트랜지스터(N40)의 게이트 전극은 노드(C)에 접속되고, 한쪽의 주전극은 제 2의 출력 스테이지의 출력 터미널(제어 배선인 노드(F))에 접속되고, 다른쪽의 주전극은 저위 전원(VSS)에 접속된다.
또한, 해당 제 2의 출력 스테이지의 출력 터미널은 제어 배선(노드(F))을 통과하고, 박막 트랜지스터(N41)의 게이트 전극에 접속된다.
박막 트랜지스터(N41)는 한쪽의 주전극이 제 1의 고위 전원(VDD1)에 접속되고, 다른쪽의 주전극이 노드(B)에 접속된다. 이 접속 형태 때문에, 박막 트랜지스터(N41)가 온 동작하면, 노드(B)에 제 1의 고위 전원(VDD1)을 계속적으로 인가하는 것이 가능해진다. 이 인가 동작에 의해, 이 실시예에 관한 버퍼(45)는 제 1의 출력 스테이지(N31, N32, N51)의 출력 터미널(OUT)에 H레벨(고위 전원(VDD1))이 출현하는 기간, 노드(B)가 플로팅 상태가 되지 않도록 제어할 수 있다.
도 27에 의거하여, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 설명한다.
또한, 도 27은 세트 펄스(입력 터미널(INs))의 전위 상태와, 리셋 펄스(입력 터미널(INr))의 전위 상태와, 박막 트랜지스터(N33)의 게이트 전극 배선(노드(D)) 의 전위 상태와, 박막 트랜지스터(N35)의 게이트 전극 배선(노드(E))의 전위 상태와, 제 1의 입력 스테이지의 출력 터미널이 접속되는 제어 배선(노드 B)의 전위 상태와, 제 2의 출력 스테이지의 출력 터미널이 접속되는 제어 배선(노드(F))의 전위 상태와, 박막 트랜지스터(N31)의 게이트 전극 배선(노드(A))의 전위 상태와, 제 2의 입력 스테이지의 출력 터미널이 접속되는 제어 배선(노드(C))의 전위 상태와, 제 1의 출력 스테이지의 출력 터미널(OUT)에 나타나는 전위 상태를 도시한다.
이 실시예의 경우도, 세트 펄스(입력 터미널(INs))의 신호 진폭과 리셋 펄스(입력 터미널(INr))의 신호 진폭은 VSS와 VDD1의 2치로 주어진다.
우선, 세트 펄스가 H레벨로 상승하는 타이밍에서, 제 1의 입력 스테이지의 노드(D)가 H레벨로 상승한다(도 27). 이로써, 박막 트랜지스터(N33)가 온 동작하고, 노드(B)의 전위가 상승한다(도 27).
이 노드(B)의 전위의 상승에 수반하여, 박막 트랜지스터(N33)의 게이트 전위(노드(D)의 전위)는 부트스트랩 보조 용량(Cb32)의 축적 전하분만큼 상승한다(도 27). 상승 후의 전위(Vd)가, Vd-VDD1>Vth(N33)를 충족시킬 때, 박막 트랜지스터(N33)의 온 동작시에 노드(B)의 전위가 고위 전원(VDD1)이 된다(도 27).
전술한 바와 같이 노드(B)가 고위 전원(VDD1)까지 상승하면, 노드(A)의 전위도 H레벨로 상승한다. 이 때, 박막 트랜지스터(N31 및 N39)가 온 동작하고, 출력 터미널(OUT)의 전위와 노드(F)의 전위가 함께 상승한다(도 27).
또한, 출력 터미널(OUT)이나 노드(F)의 전위의 상승에 수반하여, 노드(A)의 전위는 부트스트랩 보조 용량(Cb31)의 축적 전하분만큼 상승한다(도 27).
상승 후의 전위(Va)가, Va-VDD1>Vth(N31)를 충족시킬 때, 박막 트랜지스터(N31)의 온 동작시에 출력 터미널(OUT)의 전위가 고위 전원(VDD1)이 된다(도 27).
이 때, 노드(F)의 전위는 Va-Vth(N39)로 주어지는 전위까지 상승한다(도 27). 박막 트랜지스터(N39)는 다이오드 접속되어 있기 때문이다.
따라서 이 실시예의 경우에는 Va-Vth(N39)-VDD1>Vth(N41)를 충족시키는 것을 조건으로, 박막 트랜지스터(N41)가 온 동작하고, 노드(B)에 제 1의 고위 전원(VDD1)을 공급하는 상태가 된다. 그런데, 이 세트 펄스가 H레벨인 기간, 박막 트랜지스터(N36)도 온 동작하고 있다. 이 때문에, 출력 스테이지를 구성하는 박막 트랜지스터(N32)의 게이트 전위(노드(C)의 전위)는 저위 전원(VSS)으로 제어된다(도 27).
이윽고, 세트 펄스는 H레벨에서 L레벨로 하강한다. 이 전위의 변화시에, 용량 커플링에 의해, 세트 펄스의 전위 변화가 노드(B)와 노드(C) 양쪽에 간섭한다.
그런데, 전술한 바와 같이, 박막 트랜지스터(N41)의 게이트 전극에는 노드(F)를 통과하여 Va-Vth(N39)로 주어지는 전위가 인가되어 있다(도 27). 이 때문에, 온 동작을 계속하는 박막 트랜지스터(N41)에 의해 노드(B)의 전위는 제 1의 고위 전원(VDD1)에 고정적으로 유지된다(도 27). 이 동작이, 이 실시예에 관한 특징적인 전위 상태이다.
따라서 세트 펄스가 L레벨로 하강한 후도, 노드(A, B 및 F)의 전위는 세트 펄스가 H레벨인 경우와 같은 전위 상태로 유지된다.
또한, 노드(B)의 전위가 고위 전원(VDD1)을 유지함으로써, 온 동작한 박막 트랜지스터(N38)를 통과하여, 노드(C)에 대한 저위 전원(VSS)의 인가가 계속된다(도 27).
이것은 노드(C)가 세트 펄스의 전위 변화에 수반하는 간섭의 영향을 받지 않는 것(박막 트랜지스터(N32)의 오프 동작점이 어긋나지 않는 것)을 의미한다.
이 전위 상태는 노드(B)의 전위가 고위 전원(VDD1)인 동안 유지된다. 즉, 리셋 펄스가 H레벨로 전환될 때까지, 노드(C)는 저위 전원(VSS)으로 유지된다. 결과적으로, 박막 트랜지스터(N32)의 리크 전류는 최소화된다.
또한, 노드(B)의 전위가 고위 전원(VDD1)이라는 것은 박막 트랜지스터(N51)가 컷오프 상태에 있는 것을 의미한다. 따라서, 노드(A)의 플로팅 상태가 유지되고, 노드(A)의 전위는 부트스트랩 전위(즉, Va)를 유지한다(도 27). 이 때문에, 제 1의 출력 스테이지의 출력 터미널(OUT)에는 고위 전원(VDD1)이 계속적으로 나타난다(도 27).
이윽고, 리셋 펄스가 L레벨에서 H레벨이 되면(도 27), 이번에는 박막 트랜지스터(N35)가 온 동작하고, 노드(C)의 전위가 상승한다(도 27). 또한, 노드(C)의 전위의 상승에 수반하여, 박막 트랜지스터(N35)의 게이트 전위(노드(E)의 전위)는 부트스트랩 보조 용량(Cb33)의 축적 전하분만큼 상승한다(도 27). 이 상승 후의 전위가 Ve이다. 이 전위(Ve)가, Ve-VDD1>Vth(N35)를 충족시킬 때, 박막 트랜지스터(N35)의 온 동작시에 노드(C)의 전위가 고위 전원(VDD1)이 된다(도 27).
전술한 바와 같이 노드(C)가 고위 전원(VDD1)까지 상승하면, 박막 트랜지스 터(N32와 N40)가 온 동작한다. 이로써, 출력 터미널(OUT)의 전위와 노드(F)의 전위가 저위 전원(VSS)으로 하강한다(도 27).
그런데, 이 리셋 펄스가 H레벨인 기간, 박막 트랜지스터(N34)도 온 동작하고 있다. 이 때문에, 노드(B)의 전위는 저위 전원(VSS)으로 제어된다(도 27). 또한, 이에 수반하여, 제 1의 출력 스테이지를 구성하는 박막 트랜지스터(N31)의 게이트 전위(노드(A)의 전위)도, 저위 전원(VSS)으로 저하된다.
이윽고, 리셋 펄스는 H레벨에서 L레벨로 하강한다. 이 전위의 변화시에, 용량 커플링에 의해, 리셋 펄스의 전위 변화가 노드(B)와 노드(C) 양쪽에 간섭한다.
이 때, 노드(C)의 전위는 H레벨을 유지하면서도, 그 전위는 고위 전원(VDD1)으로부터 Vc2로 저하된다(도 27).
이 때, 노드(C)의 전위(Vc2)는 Vc2-VSS>Vth(N32)를 충족시킨다. 이로써, 박막 트랜지스터(N32)의 온 상태가 계속되고, 출력 터미널(OUT)의 전위가 저위 전원(VSS)에 유지된다(도 27). 또한, 노드(C)의 전위(Vc2)는 Vc2-VSS>Vth(N40)를 충족시킨다. 이로써, 박막 트랜지스터(N40)의 온 상태가 계속되고, 노드(F)의 전위가 저위 전원(VSS)으로 유지된다(도 27).
또한, 노드(C)의 전위(Vc2)는 Vc2-VSS>Vth(N37)를 충족시킨다. 이로써, 박막 트랜지스터(N37)가 온 동작하고, 노드(B)에 대한 저위 전원(VSS)의 인가를 계속한다.
이것은 노드(B)가 세트 펄스의 간섭의 영향을 받지 않는 것(박막 트랜지스터(N31)의 오프 동작점이 어긋나지 않는 것)을 의미한다(도 27).
이 전위 상태는 노드(C)의 전위가 Vc2인 동안 유지된다. 즉, 다음에 세트 펄스가 H레벨로 전환될 때까지 노드(B)의 전위는 저위 전원(VSS)으로 유지된다. 결과적으로, 박막 트랜지스터(N31)의 리크 전류를 최소화할 수 있다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(45)의 경우에도, 실시예 1의 경우와 같은 동작과 효과를 실현할 수 있다.
또한, 이 실시예의 경우에는 노드(B와 C)의 어느 한쪽이 H레벨인 기간에, 다른쪽의 노드 전위를 저위 전원(VSS)에 고정할 수 있다. 이로써, 박막 트랜지스터(N31 및 N32)의 오프 동작점이 변동하는 것을 막을 수 있다. 즉, 인접 배선으로부터의 펄스의 간섭에 강하고, 리크 전류도 적게 되는 버퍼를 실현할 수 있다.
또한, 이 실시예에 관한 회로 구성의 버퍼(45)의 경우에는 세트 펄스가 H레벨로 상승하고 나서 리셋 펄스가 H레벨로 상승하기까지의 기간(출력 터미널(OUT)에 H레벨의 출력 펄스가 나타나고 있는 기간), 노드(B)에 대한 H레벨 전위의 공급을 계속할 수 있다.
이로써, 세트 펄스의 전위 변화가 노드(B)에 뛰어들어오는 것을 확실하게 방지할 수 있다. 즉, 노드(A)의 전위를 부트스트랩 전위(Va)로 계속 유지할 수 있다. 이로써, 출력 터미널(OUT)에 대한 제 1의 고위 전원(VDD1)의 공급을 계속할 수 있다. 이렇게 하여, 버퍼(45)에 전류 부하를 접속하는 경우에도, 출력 터미널(OUT)의 전위를 계속 유지할 수 있고, 전류 부하에 대한 구동 전류의 공급도 계속할 수 있다.
실시예 3
여기서는 실시예 2의 변형 실시예에 관하여 버퍼(45)를 설명한다.
도 28에 버퍼(45)의 3번째의 실시예를 도시한다. 또한, 도 28에는 도 26과의 대응 부분에 동일 부호를 붙여서 나타낸다.
이 실시예에 관한 버퍼(45)는 실시예 2에 관한 회로 구성에서 박막 트랜지스터(N53)를 제외한 회로 구성과 같다. 즉, 제 2의 입력 스테이지에서의 부트스트랩 회로를 생략한 회로 구성에 대응한다. 이 회로 구성의 채용에 의해, 실시예 2보다도 소자 수가 적은 버퍼를 실현한다.
도 29에, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 도시한다.
또한, 도 29는 세트 펄스(입력 터미널(INs))의 전위 상태와, 리셋 펄스(입력 터미널(INr))의 전위 상태를 도시한다.
도 29는 박막 트랜지스터(N33)의 게이트 전극 배선(노드(D))의 전위 상태를 도시한다.
또한, 도 29는 제 1의 입력 스테이지의 출력 터미널이 접속되는 제어 배선(노드 B)의 전위 상태와, 제 2의 출력 스테이지의 출력 터미널이 접속되는 제어 배선(노드(F))의 전위 상태와, 박막 트랜지스터(N31)의 게이트 전극 배선(노드(A))의 전위 상태와, 제 2의 입력 스테이지의 출력 터미널이 접속되는 제어 배선(노드C)의 전위 상태와, 제 1의 출력 스테이지의 출력 터미널(OUT)에 나타나는 전위 상태를 도시한다.
본 실시예 3의 경우에도, 세트 펄스(입력 터미널(INs))와 리셋 펄스(INr)의 신호 진폭은 VSS와 VDD1의 2치로 주어진다.
도 29에 도시하는 바와 같이, 이 실시예에 관한 버퍼(45)의 동작중, 세트 펄스가 H레벨로 상승하고 나서 리셋 펄스가 H레벨로 상승하기까지의 동작은 실시예 2와 같다.
그래서, 이하에서는 리셋 펄스가 상승하는 타이밍부터 실시예에 관한 동작을 설명한다.
리셋 펄스가 L레벨에서 H레벨로 상승하면, 이번에는 박막 트랜지스터(N34와 N35)가 온 동작한다.
이에 수반하여, 노드(B)의 전위는 저위 전원(VSS)으로 저하되고(도 29(D)), 노드(C)의 전위는 상승한다(도 29). 단, 노드(C)의 전위는 고위 전원(VDD1)에 대해 박막 트랜지스터(N35)의 임계치 전압(Vth)(N35)만큼 낮은 전위로 주어진다. 즉, VDD1-Vth(N35)까지 상승한다.
또한, 여기서의 H레벨(VDD1-Vth(N35))은 이하의 3개의 조건을 충족시키는 것이 요구된다.
VDD1-Vth(N35)-VSS>Vth(N32)
VDD1-Vth(N35)-VSS>Vth(N37)
VDD1-Vth(N35)-VSS>Vth(N40)
일반적으로, 펄스의 진폭(VDD1-VSS)은 임계치 전압(Vth)에 비하여 충분히 크다. 따라서, 상기 모든 조건은 충족된다.
그런데, 노드(C)가 H레벨로 상승하면, 박막 트랜지스터(N32)가 온 동작하고, 출력 터미널(OUT)의 전위가 저위 전원(VSS)으로 하강한다(도 29).
이윽고, 리셋 펄스는 H레벨에서 L레벨로 하강한다. 이 전위의 변화시, 박막 트랜지스터(N35)의 용량 커플링에 의해, 리셋 펄스의 전위 변화가 노드(C)에 간섭한다(도 29). 이 영향에 의해, 노드(C)의 전위는 H레벨을 유지하면서도, 그 전위는 Vc2로 저하된다(도 29).
여기서, Vc2는 이하의 3개의 조건을 충족시키는 것이 요구된다.
Vc2-VSS>Vth(N32)
Vc2-VSS>Vth(N37)
Vc2-VSS>Vth(N40)
이들의 조건을 충족시키는 한, 박막 트랜지스터(N32, N37 및 N40)의 온 동작이 계속된다.
즉, 박막 트랜지스터(N32)에 의해, 출력 터미널(OUT)에 대한 저위 전원(VSS)의 인가가 계속된다.
또한, 박막 트랜지스터(N37)에 의해, 노드(B)에 대한 저위 전원(VSS)의 인가가 계속된다. 따라서, 박막 트랜지스터(N34)를 통과하여 리셋 펄스의 전위 변화가 노드(A)에 간섭하지 않지 않고, 박막 트랜지스터(N31)의 오프 동작점은 어긋나지 않게 된다.
이 전위 상태는 노드(C)의 전위가 Vc2인 동안 유지된다. 즉, 다음에 세트 펄스가 H레벨로 전환될 때까지 노드(A)의 전위는 저위 전원(VSS)으로 유지된다. 결과적으로, 박막 트랜지스터(N31)의 리크 전류를 최소화할 수 있다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(45)의 경우에는 실시예 2와 같은 동작과 효과를 얻을 수 있는 버퍼를 보다 적은 소자 수로 실현할 수 있다.
실시예 4
여기서도, 실시예 2의 변형 실시예에 관한 버퍼(45)를 설명한다.
도 30에 버퍼(45)의 4번째의 실시예를 도시한다. 또한, 도 30에는 도 28과의 대응 부분에 동일 부호를 붙여서 나타낸다.
이 실시예에 관한 버퍼(45)는 실시예 3에 관한 회로 구성에서 박막 트랜지스터(N52)를 제외한 회로 구성과 같다. 즉, 실시예 2에 관한 회로 구성의 제 1 및 제 2의 입력 스테이지로부터 부트스트랩 회로를 생략한 회로 구성에 대응한다. 이 회로 구성의 채용에 의해, 실시예 3보다도 더욱 소자 수가 적은 버퍼를 실현할 수 있다.
도 31에, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 도시한다.
또한, 도 31은 세트 펄스(입력 터미널(INs))의 전위 상태와, 리셋 펄스(입력 터미널(INr))의 전위 상태를 도시한다.
또한, 도 31은 제 1의 입력 스테이지의 출력 터미널이 접속되는 제어 배선(노드 B)의 전위 상태를 도시한다.
또한, 도 31은 제 2의 출력 스테이지의 출력 터미널이 접속되는 제어 배선(노드(F))의 전위 상태와, 박막 트랜지스터(N31)의 게이트 전극 배선(노드(A))의 전위 상태와, 제 2의 입력 스테이지의 출력 터미널이 접속되는 제어 배선(노드(C))의 전위 상태와, 제 1의 출력 스테이지의 출력 터미널(OUT)에 나타나는 전위 상태를 도시한다.
이 실시예 4의 경우도, 세트 펄스(입력 터미널(INs))와 리셋 펄스(INr)의 신호 진폭은 VSS와 VDD1의 2치로 주어진다.
전술한 바와 같이, 이 실시예에 관한 버퍼(45)는 박막 트랜지스터(N53)를 갖지 않는 점에서, 실시예 3에 관한 버퍼(45)와 공통된다. 따라서, 리셋 펄스가 H레벨로 상승하는 타이밍 이후의 동작은 실시예 3의 구동 동작과 같게 된다.
그래서, 이하에서는 세트 펄스가 H레벨로 상승하고 나서 리셋 펄스가 H레벨로 상승하기까지의 동작을 설명한다.
세트 펄스가 L레벨에서 H레벨로 상승하면, 박막 트랜지스터(N33과 N36)가 온 동작한다.
이에 수반하여, 노드(B)의 전위는 상승하고(도 31(C)), 노드(C)의 전위는 저위 전원(VSS)으로 저하된다(도 31).
그런데, 이 실시예의 경우에는 박막 트랜지스터(N33)의 게이트 전극측에 부트스트랩 회로가 존재하지 않는다. 따라서, 세트 펄스의 H레벨로의 상승 직후에 있어서의 노드(B)의 전위는 VDD1-Vth(N33)로 주어지는 H레벨까지밖에 상승할 수 없다.
단, 이 노드(B)의 H레벨로의 상승에 수반하는 노드(A)의 부트스트랩 동작에 의해, 노드(F)의 전위는 Va-Vth(N39)까지 상승한다.
이 상승 후의 전위(Va-Vth(N39))는 Va-Vth(N39)-VDD1>Vth(N41)를 충족시킨다. 따라서, 박막 트랜지스터(N41)가 온 동작하고, 노드(B)에 제 1의 고위 전원(VDD1)이 공급되는 상태가 된다(도 31).
이 동작이, 이 실시예 4의 특유한 동작이다.
세트 펄스가 H레벨에서 L레벨로 하강할 때에도, 박막 트랜지스터(N41)에 의해, 노드(B)의 전위는 고위 전원(VDD1)으로 유지된다. 또한, 마찬가지로 노드(B)가 H레벨인 동안, 노드(C)는 박막 트랜지스터(N38)에 의해 저위 전원(VSS)으로 고정된다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(45)의 경우에는 실시예 2와 같은 동작과 효과를 얻을 수 있는 버퍼를 보다 적은 소자 수로 실현할 수 있다.
실시예 5
여기서도, 실시예 2의 변형 실시예에 관한 버퍼(45)를 설명한다.
도 32에 버퍼(45)의 5번째의 실시예를 도시한다. 또한, 도 32에는 도 26과의 대응 부분에 동일 부호를 붙여서 나타낸다.
이 실시예에 관한 버퍼(45)는 실시예 2에 관한 회로 구성중 제 1 및 제 2의 입력 스테이지의 부분에서 레벨 시프트를 실현하는 회로 구성에 대응한다.
이 때문에, 제 1 및 제 2의 입력 스테이지의 부트스트랩 회로를 구성하는 박막 트랜지스터(N52 및 N53)의 게이트 전극을 제 2의 고위 전원(VDD2)(<VDD1)에 접속하는 구조을 채용한다. 이로써, 세트 펄스와 리셋 펄스를 저(低)진폭화하여, 앞 스테이지 회로에 있어서의 더한층의 저소비 전력화를 실현한다.
제 1 및 제 2의 입력 스테이지와 제 1의 출력 스테이지의 각 출력 스테이지에, 부트스트랩 보조 용량(Cb31, Cb32 및 Cb33)을 접속한다.
단지, 박막 트랜지스터(N31, N33 및 N35)의 게이트 용량이 충분히 큰 경우에는 부트스트랩 보조 용량(Cb31, Cb32 및 Cb33)은 배치하지 않아도 좋다.
도 33에 의거하여, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 설명한다. 또한, 도 33에 도시하는 파형은 각각 도 27의 각 파형에 대응한다.
이 실시예 5의 경우, 세트 펄스(입력 터미널(INs))와 리셋 펄스(입력 터미널(INr))의 신호 진폭은 VSS와 VDD2(<VDD1)의 2치로 주어진다.
우선, 세트 펄스가 H레벨로 상승하는 타이밍에서, 제 1의 입력 스테이지의 노드(D)가 H레벨로 상승한다(도 33(C)). 이로써, 박막 트랜지스터(N33)가 온 동작하고, 노드(B)의 전위가 상승한다(도 33).
이 노드(B)의 전위의 상승에 수반하여, 박막 트랜지스터(N33)의 게이트 전위(노드(D)의 전위)는 부트스트랩 보조 용량(Cb32)의 축적 전하분만큼 상승한다(도 33). 상승 후의 전위(Vd)가, Vd-VDD1>Vth(N33)를 충족시킬 때, 박막 트랜지스터(N33)의 온 동작시에 노드(B)의 전위가 고위 전원(VDD1)이 된다(도 33).
전술한 바와 같이 노드(B)가 고위 전원(VDD1)까지 상승하면, 노드(A)의 전위도 H레벨로 상승한다. 이 때, 박막 트랜지스터(N31 및 N39)가 온 동작하고, 출력 터미널(OUT)의 전위와 노드(F)의 전위가 함께 상승한다(도 33).
또한, 출력 터미널(OUT)이나 노드(F)의 전위의 상승에 수반하여, 노드(A)의 전위는 부트스트랩보조 용량(Cb31)의 축적 전하분만큼 상승한다(도 33).
상승 후의 전위(Va)가, Va-VDD1>Vth(N31)를 충족시킬 때, 박막 트랜지스터(N31)의 온 동작시에 출력 터미널(OUT)의 전위가 고위 전원(VDD1)이 된다(도 33).
이 때, 노드(F)의 전위는 Va-Vth(N39)로 주어지는 전위까지 상승한다(도 33). 박막 트랜지스터(N39)는 다이오드 접속되어 있기 때문이다.
따라서 이 실시예의 경우에는 Va-Vth(N39)-VDD1>Vth(N41)를 충족시키는 것을 조건으로, 박막 트랜지스터(N41)가 온 동작하고, 노드(B)에 제 1의 고위 전원(VDD1)을 공급하는 상태가 된다. 그런데, 이 세트 펄스가 H레벨인 기간, 박막 트랜지스터(N36)도 온 동작하고 있다. 이 때문에, 출력 스테이지를 구성하는 박막 트랜지스터(N32)의 게이트 전위(노드(C)의 전위)는 저위 전원(VSS)으로 제어된다(도 33).
이윽고, 세트 펄스는 H레벨에서 L레벨로 하강한다. 이 전위의 변화시에, 용량 커플링에 의해, 세트 펄스의 전위 변화가 노드(B)와 노드(C) 양쪽에 간섭한다.
그런데, 전술한 바와 같이, 박막 트랜지스터(N41)의 게이트 전극에는 노드(F)를 통과하여 Va-Vth(N39)로 주어지는 전위가 인가되어 있다(도 33). 이 때문에, 온 동작을 계속하는 박막 트랜지스터(N41)에 의해 노드(B)의 전위는 제 1의 고위 전원(VDD1)에 고정적으로 유지된다(도 33).
따라서 세트 펄스가 L레벨로 하강한 후도, 노드(A, B 및 F)의 전위는 세트 펄스가 H레벨인 경우와 같은 전위 상태로 유지된다.
또한, 노드(B)의 전위가 고위 전원(VDD1)을 유지함으로써, 온 동작한 박막 트랜지스터(N38)를 통과하여, 노드(C)에 대한 저위 전원(VSS)의 인가가 계속된다(도 33).
이것은 노드(C)가 세트 펄스의 전위 변화에 수반하는 간섭의 영향을 받지 않는 것(박막 트랜지스터(N32)의 오프 동작점이 어긋나지 않는 것)을 의미한다.
이 전위 상태는 노드(B)의 전위가 고위 전원(VDD1)인 동안 유지된다. 즉, 리셋 펄스가 H레벨로 전환될 때까지, 노드(C)는 저위 전원(VSS)으로 유지된다. 결과적으로, 박막 트랜지스터(N32)의 리크 전류는 최소화된다.
또한, 노드(B)의 전위가 고위 전원(VDD1)이라는 것은 박막 트랜지스터(N51)가 컷오프 상태에 있는 것을 의미한다. 따라서, 노드(A)의 플로팅 상태는 유지되고, 노드(A)의 전위는 부트스트랩 전위(즉, Va)를 유지한다(도 33). 이 때문에, 제 1의 출력 스테이지의 출력 터미널(OUT)에는 고위 전원(VDD1)이 계속적으로 나타난다(도 33).
이윽고, 리셋 펄스가 L레벨에서 H레벨이 되면(도 33), 이번에는 박막 트랜지스터(N35)가 온 동작하고, 노드(C)의 전위가 상승한다(도 33). 또한, 노드(C)의 전위의 상승에 수반하여, 박막 트랜지스터(N35)의 게이트 전위(노드(E)의 전위)는 부트스트랩 보조 용량(Cb33)의 축적 전하분만큼 상승한다(도 33). 이 상승 후의 전위가 Ve이다. 이 전위(Ve)가, Ve-VDD1>Vth(N35)를 충족시킬 때, 박막 트랜지스터(N35)의 온 동작시에 노드(C)의 전위가 고위 전원(VDD1)이 된다(도 33).
전술한 바와 같이 노드(C)가 고위 전원(VDD1)까지 상승하면, 박막 트랜지스터(N32와 N40)가 온 동작한다. 이로써, 출력 터미널(OUT)의 전위와 노드(F)의 전위가 저위 전원(VSS)으로 하강한다(도 33).
그런데, 이 리셋 펄스가 H레벨인 기간, 박막 트랜지스터(N34)도 온 동작하고 있다. 이 때문에, 노드(B)의 전위는 저위 전원(VSS)으로 제어된다(도 33). 또한, 이에 수반하여, 제 1의 출력 스테이지를 구성하는 박막 트랜지스터(N31)의 게이트 전위(노드(A)의 전위)도, 저위 전원(VSS)으로 저하된다.
이윽고, 리셋 펄스는 H레벨에서 L레벨로 하강한다. 이 전위의 변화시에, 용량 커플링에 의해, 리셋 펄스의 전위 변화가 노드(B)와 노드(C)의 양쪽에 뛰어들어올려고 한다.
이 때, 노드(C)의 전위는 H레벨을 유지하면서도, 그 전위는 고위 전원(VDD1)으로부터 Vc2로 저하된다(도 33).
이 때, 노드(C)의 전위(Vc2)는 Vc2-VSS>Vth(N32)를 충족시킨다. 이로써, 박막 트랜지스터(N32)의 온 상태가 계속되고, 출력 터미널(OUT)의 전위가 저위 전원(VSS)으로 유지된다(도 33). 또한, 노드(C)의 전위(Vc2)는 Vc2-VSS>Vth(N40)를 충족시킨다. 이로써, 박막 트랜지스터(N40)의 온 상태가 계속되고, 노드(F)의 전위가 저위 전원(VSS)으로 유지된다(도 33).
또한, 노드(C)의 전위(Vc2)는 Vc2-VSS>Vth(N37)를 충족시킨다. 이로써, 박막 트랜지스터(N37)가 온 동작하고, 노드(B)에 대한 저위 전원(VSS)의 인가를 계속한다.
이것은 노드(B)가 세트 펄스의 간섭의 영향을 받지 않는 것(박막 트랜지스터(N31)의 오프 동작점이 어긋나지 않는 것)을 의미한다(도 33).
이 전위 상태는 노드(C)의 전위가 Vc2인 동안 유지된다. 즉, 다음에 세트 펄스가 H레벨로 전환될 때까지 노드(B)의 전위는 저위 전원(VSS)으로 유지된다. 결과적으로, 박막 트랜지스터(N31)의 리크 전류를 최소화할 수 있다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(45)의 경우에도, 실시예 2와 같은 효과를 실현할 수 있다.
게다가, 이 실시예에 관한 회로 구성의 버퍼(45)의 경우에는 출력 펄스의 신호진폭에 대해 세트 펄스나 리셋 펄스의 신호 진폭을 작게 할 수 있다. 이 때문에, 앞 스테이지 회로(예를 들면 시프트 레지스터)에서의 소비 전력을 다른 실시예 이상으로 작게 할 수 있다.
실시예 6
여기서도, 실시예 2의 변형 실시예에 관한 버퍼(45)를 설명한다.
도 34에 버퍼(45)의 6번째의 실시예를 도시한다. 또한, 도 34에는 도 32와의 대응 부분에 동일 부호를 붙여서 나타낸다.
이 실시예 6에 관한 버퍼(45)는 제 1의 출력 스테이지에서 레벨 시프트를 실현하는 회로 구성에 대응한다.
이 때문에, 제 1의 출력 스테이지의 최후미에 위치하는 박막 트랜지스터(N31 및 N32)에만 제 1의 고위 전원(VDD1)을 인가하고, 그 앞 스테이지에 위치하는 박막 트랜지스터에는 제 2의 고위 전원(VDD2)(<VDD1)을 인가하는 구조를 채용한다. 이로 써, 세트 펄스와 리셋 펄스의 저진폭화에 더하여, 버퍼(45) 내에 있어서의 더한층의 저소비 전력화를 실현한다.
도 35에 의거하여, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 설명한다. 또한, 도 35에 도시하는 파형은 각각 도 27의 각 파형에 대응한다.
이 실시예의 경우도, 도 35에 도시하는 바와 같이, 세트 펄스(입력 터미널(INs))와 리셋 펄스(입력 터미널(INr))의 신호 진폭은 VSS와 VDD2(<VDD1)의 2치로 주어진다.
우선, 세트 펄스가 H레벨로 상승하는 타이밍에서, 제 1의 입력 스테이지의 노드(D)가 H레벨로 상승한다(도 35). 이로써, 박막 트랜지스터(N33)가 온 동작하고, 노드(B)의 전위가 상승한다(도 35).
이 노드(B)의 전위의 상승에 수반하여, 박막 트랜지스터(N33)의 게이트 전위(노드(D)의 전위)는 부트스트랩 보조 용량(Cb32)의 축적 전하분만큼 상승한다(도 35). 상승 후의 전위(Vd)가, Vd-VDD2>Vth(N33)를 충족시킬 때, 박막 트랜지스터(N33)의 온 동작시에 노드(B)의 전위가 제 2의 고위 전원(VDD2)이 된다(도 35).
전술한 바와 같이 노드(B)가 제 2의 고위 전원(VDD2)까지 상승하면, 노드(A)의 전위도 H레벨로 상승한다. 이 때, 박막 트랜지스터(N31 및 N39)가 온 동작하고, 출력 터미널(OUT)의 전위와 노드(F)의 전위가 함께 상승한다(도 35).
또한, 출력 터미널(OUT)이나 노드(F)의 전위의 상승에 수반하여, 노드(A)의 전위는 부트스트랩 보조 용량(Cb31)의 축적 전하분만큼 상승한다(도 35).
상승 후의 전위(Va)가, Va-VDD1>Vth(N31)를 충족시킬 때, 박막 트랜지스터(N31)의 온 동작시에 출력 터미널(OUT)의 전위가 제 1의 고위 전원(VDD1)이 된다(도 35). 즉, 펄스 진폭의 레벨 변환이 실행된다.
이 때, 노드(F)의 전위는 Va-Vth(N39)로 주어지는 전위까지 상승한다(도 35(F)). 박막 트랜지스터(N39)는 다이오드 접속되어 있기 때문이다.
따라서, 이 실시예의 경우에는 Va-Vth(N39)-VDD2>Vth(N41)를 충족시키는 것을 조건으로, 박막 트랜지스터(N41)가 온 동작하고, 노드(B)에 제 2의 고위 전원(VDD2)을 공급하는 상태가 된다. 그런데, 이 세트 펄스가 H레벨인 기간, 박막 트랜지스터(N36)도 온 동작하고 있다. 이 때문에, 출력 스테이지를 구성하는 박막 트랜지스터(N32)의 게이트 전위(노드(C)의 전위)는 저위 전원(VSS)으로 제어된다(도 35).
이윽고, 세트 펄스는 H레벨에서 L레벨로 하강한다. 이 전위의 변화시에, 용량 커플링에 의해, 세트 펄스의 전위 변화가 노드(B)와 노드(C) 양쪽에 간섭한다.
그런데, 전술한 바와 같이, 박막 트랜지스터(N41)의 게이트 전극에는 노드(F)를 통과하여 Va-Vth(N39)로 주어지는 전위가 인가되어 있다(도 35). 이 때문에, 온 동작을 계속하는 박막 트랜지스터(N41)에 의해 노드(B)의 전위는 제 2의 고위 전원(VDD2)에 고정적으로 유지된다(도 35).
따라서 세트 펄스가 L레벨로 하강한 후도, 노드(A, B 및 F)의 전위는 세트 펄스가 H레벨인 경우와 같은 전위 상태로 유지된다.
또한, 노드(B)의 전위가 제 2의 고위 전원(VDD2)을 유지함으로써, 온 동작한 박막 트랜지스터(N38)를 통과하여, 노드(C)에 대한 저위 전원(VSS)의 인가가 계속된다(도 35).
이것은 노드(C)가 세트 펄스의 전위 변화에 수반하는 간섭의 영향을 받지 않는 것(박막 트랜지스터(N32)의 오프 동작점이 어긋나지 않는 것)을 의미한다.
이 전위 상태는 노드(B)의 전위가 제 2의 고위 전원(VDD2)인 동안 유지된다. 즉, 리셋 펄스가 H레벨로 전환될 때까지, 노드(C)는 저위 전원(VSS)으로 유지된다. 결과적으로, 박막 트랜지스터(N32)의 리크 전류는 최소화된다.
또한, 노드(B)의 전위가 제 2의 고위 전원(VDD2)이라는 것은 박막 트랜지스터(N51)가 컷오프 상태에 있는 것을 의미한다. 따라서, 노드(A)의 플로팅 상태는 유지되고, 노드(A)의 전위는 부트스트랩 전위(즉, Va)를 유지한다(도 35). 이 때문에, 제 1의 출력 스테이지의 출력 터미널(OUT)에는 고위 전원(VDD1)이 계속적으로 나타난다(도 35).
이윽고, 리셋 펄스가 L레벨에서 H레벨이 되면(도 35), 이번에는 박막 트랜지스터(N35)가 온 동작하고, 노드(C)의 전위가 상승한다(도 35). 또한, 노드(C)의 전위의 상승에 수반하여, 박막 트랜지스터(N35)의 게이트 전위(노드(E)의 전위)는 부트스트랩 보조 용량(Cb33)의 축적 전하분만큼 상승한다(도 35). 이 상승 후의 전위가 Ve이다. 이 전위(Ve)가, Ve-VDD2>Vth(N35)를 충족할 때, 박막 트랜지스터(N35)의 온 동작시에 노드(C)의 전위가 제 2의 고위 전원(VDD2)이 된다(도 35).
전술한 바와 같이 노드(C)가 제 2의 고위 전원(VDD2)까지 상승하면, 박막 트랜지스터(N32와 N40)가 온 동작한다. 이로써, 출력 터미널(OUT)의 전위와 노드(F) 의 전위가 저위 전원(VSS)으로 하강한다(도 35).
그런데, 이 리셋 펄스가 H레벨인 기간, 박막 트랜지스터(N34)도 온 동작하고 있다. 이 때문에, 노드(B)의 전위는 저위 전원(VSS)으로 제어된다(도 35). 또한, 이에 수반하여, 제 1의 출력 스테이지를 구성하는 박막 트랜지스터(N31)의 게이트 전위(노드(A)의 전위)도 저위 전원(VSS)으로 저하된다.
이윽고, 리셋 펄스는 H레벨에서 L레벨로 하강한다. 이 전위의 변화시에, 용량 커플링에 의해, 리셋 펄스의 전위 변화가 노드(B)와 노드(C) 양쪽에 간섭한다.
이 때, 노드(C)의 전위는 H레벨을 유지하면서도, 그 전위는 제 2의 고위 전원(VDD2)으로부터 Vc2로 저하된다(도 35).
이 때, 노드(C)의 전위(Vc2)는 Vc2-VSS>Vth(N32)를 충족시킨다. 이로써, 박막 트랜지스터(N32)의 온 상태가 계속되고, 출력 터미널(OUT)의 전위가 저위 전원(VSS)에 유지된다(도 35). 또한, 노드(C)의 전위(Vc2)는 Vc2-VSS>Vth(N40)를 충족시킨다. 이로써, 박막 트랜지스터(N40)의 온 상태가 계속되고, 노드(F)의 전위가 저위 전원(VSS)으로 유지된다(도 35).
또한, 노드(C)의 전위(Vc2)는 Vc2-VSS>Vth(N37)를 충족시킨다. 이로써, 박막 트랜지스터(N37)가 온 동작하고, 노드(B)에 대한 저위 전원(VSS)의 인가를 계속한다.
이것은 노드(B)가 세트 펄스의 간섭의 영향을 받지 않는 것(박막 트랜지스터(N31)의 오프 동작점이 어긋나지 않는 것)을 의미한다(도 35).
이 전위 상태는 노드(C)의 전위가 Vc2인 동안 유지된다. 즉, 다음에 세트 펄 스가 H레벨로 전환될 때까지 노드(B)의 전위는 저위 전원(VSS)으로 유지된다. 결과적으로, 박막 트랜지스터(N31)의 리크 전류를 최소화할 수 있다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(45)의 경우에는 출력 펄스의 신호 진폭에 대해 세트 펄스나 리셋 펄스의 신호 진폭을 작게 할 수 있을뿐만 아니라, 버퍼의 내부에 대해서도 최종 출력 스테이지 이외에서 저진폭화를 실현할 수 있다. 이 때문에, 앞 스테이지 회로(예를 들면 시프트 레지스터)뿐만 아니라, 버퍼(45)에서 소비되는 전력에 대해서도 다른 실시예 이상으로 작게 할 수 있다.
실시예 7
여기서도, 실시예 2의 변형 실시예에 관한 버퍼(45)를 설명한다.
도 36에 버퍼(45)의 7번째의 실시예를 도시한다. 또한, 도 36에는 도 34와의 대응 부분에 동일 부호를 붙여서 나타낸다.
이 실시예에 관한 버퍼(45)는 실시예 6에 관한 회로 구성에서 박막 트랜지스터(N53)를 제외한 회로 구성과 같다. 즉, 제 2의 입력 스테이지에서의 부트스트랩 회로를 생략한 회로 구성에 대응한다. 이 회로 구성의 채용에 의해, 실시예 6보다도 소자 수가 적은 버퍼를 실현한다.
계속해서, 도 37에 의거하여, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 설명한다.
또한, 도 37은 세트 펄스(입력 터미널(INs))의 전위 상태와, 리셋 펄스(입력 터미널(INr))의 전위 상태를 도시한다.
도 37은 또한 박막 트랜지스터(N33)의 게이트 전극 배선(노드(D))의 전위 상태를 도시한다.
도 37은 또한 제 1의 입력 스테이지의 출력 터미널이 접속되는 제어 배선(노드 B)의 전위 상태와, 제 2의 출력 스테이지의 출력 터미널이 접속되는 제어 배선(노드(F))의 전위 상태와, 박막 트랜지스터(N31)의 게이트 전극 배선(노드(A))의 전위 상태와, 제 2의 입력 스테이지의 출력 터미널이 접속되는 제어 배선(노드C)의 전위 상태와, 제 1의 출력 스테이지의 출력 터미널(OUT)에 나타나는 전위 상태를 도시한다.
이 실시예의 경우도, 펄스 진폭의 레벨 변환을 제 1의 출력 스테이지의 최후단에서 실현한다. 이 때문에, 세트 펄스(입력 터미널(INs))와 리셋 펄스(INr)의 신호 진폭은 VSS와 VDD2(<VDD1)의 2치로 주어진다.
도 37에 도시하는 바와 같이, 이 실시예에 관한 버퍼(45)의 동작중, 세트 펄스가 H레벨로 상승하고 나서 리셋 펄스가 H레벨로 상승하기까지의 동작은 실시예 6과 같다.
그래서, 이하에서는 리셋 펄스가 상승하는 타이밍부터 실시예에 관한 동작을 설명한다. 리셋 펄스가 L레벨에서 H레벨로 상승하면, 이번에는 박막 트랜지스터(N34와 N35)가 온 동작한다.
이에 수반하여, 노드(B)의 전위는 저위 전원(VSS)으로 저하되고(도 37(D)), 노드(C)의 전위는 상승한다(도 37). 단, 노드(C)의 전위는 제 2의 고위 전원(VDD2)에 대해 박막 트랜지스터(N35)의 임계치 전압(Vth)(N35)만큼 낮은 전위로 주어진 다. 즉, VDD2-Vth(N35)까지 상승한다.
또한, 여기서의 H레벨(VDD2-Vth(N35))은 이하의 3개의 조건을 충족시키는 것이 요구된다.
VDD2-Vth(N35)-VSS>Vth(N32)
VDD2-Vth(N35)-VSS>Vth(N37)
VDD2-Vth(N35)-VSS>Vth(N40)
일반적으로, 펄스의 진폭(VDD2-VSS)은 임계치 전압(Vth)에 비하여 충분히 크다. 따라서, 상기 모든 조건은 충족된다.
그런데, 노드(C)가 H레벨로 상승하면, 박막 트랜지스터(N32)가 온 동작하고, 출력 터미널(OUT)의 전위가 저위 전원(VSS)으로 하강한다(도 37). 또한, 박막 트랜지스터(N40)가 온 동작하고, 노드(F)의 전위가 저위 전원(VSS)으로 하강한다(도 37).
또한, 이 때, 온 동작한 박막 트랜지스터(N34)에 의해, 노드(B)의 전위는 저위 전원(VSS)으로 제어된다(도 37). 이 결과, 노드(A)도 저위 전원(VSS)으로 제어된다(도 37).
이윽고, 리셋 펄스는 H레벨에서 L레벨로 하강한다. 이 전위의 변화시, 박막 트랜지스터(N35)의 용량 커플링에 의해, 리셋 펄스의 전위 변화가 노드(C)에 간섭한다(도 37). 이 영향에 의해, 노드(C)의 전위는 H레벨을 유지하면서도, 그 전위는 Vc2로 저하된다.
여기서, Vc2는 이하의 3개의 조건을 충족시키는 것이 요구된다.
Vc2-VSS>Vth(N32)
Vc2-VSS>Vth(N37)
Vc2-VSS>Vth(N40)
이들의 조건을 충족시키는 한, 박막 트랜지스터(N32, N37 및 N40)의 온 동작이 계속된다.
즉, 박막 트랜지스터(N32)에 의해, 출력 터미널(OUT)에 대한 저위 전원(VSS)의 인가가 계속된다.
또한, 박막 트랜지스터(N37)에 의해, 노드(B)에 대한 저위 전원(VSS)의 인가가 계속된다. 따라서, 박막 트랜지스터(N34)를 통과하여 노드(A)에 리셋 펄스의 전위 변화가 간섭하는 일이 없고, 박막 트랜지스터(N31)의 오프 동작점은 어긋나지 않게 된다.
이 전위 상태는 노드(C)의 전위가 Vc2인 동안 유지된다. 즉, 다음에 세트 펄스가 H레벨로 전환될 때까지 노드(A)의 전위는 저위 전원(VSS)으로 유지된다. 결과적으로, 박막 트랜지스터(N31)의 리크 전류를 최소화할 수 있다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(45)의 경우에는 실시예 6과 같은 동작과 효과를 보다 적은 소자 수로 실현할 수 있다.
실시예 8
여기서도, 실시예 2의 변형 실시예에 관한 버퍼(45)를 설명한다.
도 38에 버퍼(45)의 8번째의 실시예를 도시한다. 또한, 도 38에는 도 36과의 대응 부분에 동일 부호를 붙여서 나타낸다.
이 실시예에 관한 버퍼(45)는 실시예 7에 관한 회로 구성에서 박막 트랜지스터(N52)를 제외한 회로 구성과 같다.
즉, 실시예 6에 관한 회로 구성의 제 1 및 제 2의 입력 스테이지로부터 부트스트랩 회로를 생략한 회로 구성에 대응한다. 이 회로 구성의 채용에 의해, 실시예 7보다도 더욱 소자 수가 적은 버퍼를 실현한다.
도 39에, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 도시한다.
또한, 도 39는 세트 펄스(입력 터미널(INs))의 전위 상태와, 리셋 펄스(입력 터미널(INr))의 전위 상태를 도시한다.
또한, 도 39는 제 1의 입력 스테이지의 출력 터미널이 접속되는 제어 배선(노드 B)의 전위 상태를 도시한다.
또한, 도 39는 제 2의 출력 스테이지의 출력 터미널이 접속되는 제어 배선(노드(F))의 전위 상태와, 박막 트랜지스터(N31)의 게이트 전극 배선(노드(A))의 전위 상태와, 제 2의 입력 스테이지의 출력 터미널이 접속되는 제어 배선(노드(C))의 전위 상태와, 제 1의 출력 스테이지의 출력 터미널(OUT)에 나타나는 전위 상태를 도시한다.
이 실시예의 경우도, 세트 펄스(입력 터미널(INs))와 리셋 펄스(INr)의 신호 진폭은 VSS와 VDD2(<VDD1)의 2치로 주어진다.
전술한 바와 같이, 이 실시예에 관한 버퍼(45)는 박막 트랜지스터(N53)를 갖지 않는 점에서, 실시예 7에 관한 버퍼(45)와 공통된다. 따라서, 리셋 펄스가 H레 벨로 상승하는 타이밍 이후의 동작은 실시예 7의 구동 동작과 같게 된다.
그래서, 이하에서는 세트 펄스가 H레벨로 상승하고 나서 리셋 펄스가 H레벨로 상승하기까지의 동작을 설명한다.
세트 펄스가 L레벨에서 H레벨로 상승하면, 박막 트랜지스터(N33과 N36)가 온 동작한다.
이에 수반하여, 노드(B)의 전위는 상승하고(도 39), 노드(C)의 전위는 저위 전원(VSS)으로 저하된다(도 39).
그런데, 이 실시예의 경우에는 박막 트랜지스터(N33)의 게이트 전극측에 부트스트랩 회로가 존재하지 않는다. 따라서, 세트 펄스의 H레벨로의 상승 직후에 있어서의 노드(B)의 전위는 VDD2-Vth(N33)로 주어지는 H레벨까지밖에 상승할 수 없다.
단, 노드(B)가 H레벨로 상승하면, 출력 터미널(OUT)의 전위도 H레벨로 상승하고, 노드(A)의 부트스트랩 동작에 의해, 노드(F)의 전위는 Va-Vth(N39)까지 상승한다.
이 상승 후의 전위(Va-Vth(N39))는 Va-Vth(N39)-VDD2>Vth(N41)를 충족시킨다. 따라서, 박막 트랜지스터(N41)가 온 동작하고, 노드(B)에 제 2의 고위 전원(VDD2)이 공급되는 상태가 된다(도 39(C)).
이 동작이, 이 실시예의 특유한 동작이다.
이 후는 세트 펄스가 H레벨에서 L레벨로 하강할 때에도, 박막 트랜지스터(N41)에 의해, 노드(B)의 전위는 제 2의 고위 전원(VDD2)으로 유지된다. 또한, 마찬가지로 노드(B)가 H레벨인 동안, 노드(C)는 박막 트랜지스터(N38)에 의해 저위 전원(VSS)에 고정된다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(45)의 경우에는 실시예 7과 같은 동작과 효과를 얻을 수 있는 버퍼를 보다 적은 소자 수로 실현할 수 있다.
실시예 9
여기서도, 실시예 2의 변형 실시예에 관한 버퍼(45)를 설명한다.
도 40에 버퍼(45)의 9번째의 실시예를 도시한다. 또한, 도 40에는 도 28과의 대응 부분에 동일 부호를 붙여서 나타낸다.
이 실시예에 관한 버퍼(45)는 실시예 3에 관한 회로 구성중 제 1의 입력 스테이지의 부분에서 레벨 시프트를 실현하는 회로 구성에 대응한다. 이 때문에, 제 2의 입력 스테이지를 구성하는 박막 트랜지스터(N35)의 주전극과 제 1의 입력 스테이지를 구성하는 박막 트랜지스터(N52)의 게이트 전극을 제 2의 고위 전원(VDD2)(<VDD1)에 접속하는 구조를 채용한다. 이로써, 세트 펄스와 리셋 펄스를 저진폭화하여, 실시예 3보다도 소비 전력이 적게 되는 버퍼를 실현한다.
도 41에, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 도시한다. 또한, 도 41은 도 29에 대응한다.
이 실시예의 경우도, 도 35에 도시하는 바와 같이, 세트 펄스(입력 스테이지INs)와 리셋 펄스(입력 터미널(INr))의 신호 진폭은 VSS와 VDD2(<VDD1)의 2치로 주어진다.
우선, 세트 펄스가 H레벨로 상승하는 타이밍에서, 제 1의 입력 스테이지의 노드(D)가 H레벨로 상승한다(도 41). 이로써, 박막 트랜지스터(N33)가 온 동작하고, 노드(B)의 전위가 상승한다(도 41).
이 노드(B)의 전위의 상승에 수반하여, 박막 트랜지스터(N33)의 게이트 전위(노드(D)의 전위)는 부트스트랩 보조 용량(Cb32)의 축적 전하분만큼 상승한다(도 41). 상승 후의 전위(Vd)가, Vd-VDD1>Vth(N33)를 충족시킬 때, 박막 트랜지스터(N33)의 온 동작시에 노드(B)의 전위가 제 1의 고위 전원(VDD1)이 된다(도 41). 즉, 펄스 진폭의 레벨 변환이 실행된다.
전술한 바와 같이 노드(B)가 제 1의 고위 전원(VDD1)까지 상승하면, 노드(A)의 전위도 H레벨로 상승한다. 이 때, 박막 트랜지스터(N31 및 N39)가 온 동작하고, 출력 터미널(OUT)의 전위와 노드(F)의 전위가 함께 상승한다(도 41).
또한, 출력 터미널(OUT)이나 노드(F)의 전위의 상승에 수반하여, 노드(A)의 전위는 부트스트랩 보조 용량(Cb31)의 축적 전하분만큼 상승한다(도 41).
상승 후의 전위(Va)가, Va-VDD1>Vth(N31)를 충족시킬 때, 박막 트랜지스터(N31)의 온 동작시에 출력 터미널(OUT)의 전위가 제 1의 고위 전원(VDD1)이 된다(도 41).
이 때, 노드(F)의 전위는 Va-Vth(N39)로 주어지는 전위까지 상승한다(도 41(E)). 박막 트랜지스터(N39)는 다이오드 접속되어 있기 때문이다.
따라서 이 실시예의 경우에는 Va-Vth(N39)-VDD1>Vth(N41)를 충족시키는 것을 조건으로, 박막 트랜지스터(N41)가 온 동작하고, 노드(B)에 제 1의 고위 전 원(VDD1)을 공급하는 상태가 된다. 그런데, 이 세트 펄스가 H레벨인 기간, 박막 트랜지스터(N36)도 온 동작하고 있다. 이 때문에, 출력 스테이지를 구성하는 박막 트랜지스터(N32)의 게이트 전위(노드(C)의 전위)는 저위 전원(VSS)으로 제어된다(도 41).
이윽고, 세트 펄스는 H레벨에서 L레벨로 하강한다. 이 전위의 변화시에, 용량 커플링에 의해, 세트 펄스의 전위 변화가 노드(B)와 노드(C) 양쪽에 간섭한다.
그런데, 전술한 바와 같이, 박막 트랜지스터(N41)의 게이트 전극에는 노드(F)를 통과하여 Va-Vth(N39)로 주어지는 전위가 인가되어 있다(도 41). 이 때문에, 온 동작을 계속하는 박막 트랜지스터(N41)에 의해 노드(B)의 전위는 제 1의 고위 전원(VDD1)에 고정적으로 유지된다(도 41(D)). 이 동작이, 이 실시예에 관한 특징적인 전위 상태이다.
따라서 세트 펄스가 L레벨로 하강한 후도, 노드(A, B 및 F)의 전위는 세트 펄스가 H레벨인 경우와 같은 전위 상태로 유지된다.
또한, 노드(B)의 전위가 제 1의 고위 전원(VDD1)을 유지함으로써, 온 동작한 박막 트랜지스터(N38)를 통과하여, 노드(C)에 대한 저위 전원(VSS)의 인가가 계속된다(도 41).
이것은 노드(C)가 세트 펄스의 전위 변화에 수반하는 간섭의 영향을 받지 않는 것(박막 트랜지스터(N32)의 오프 동작점이 어긋나지 않는 것)을 의미한다.
이 전위 상태는 노드(B)의 전위가 제 1의 고위 전원(VDD1)인 동안 유지된다. 즉, 리셋 펄스가 H레벨로 전환될 때까지, 노드(C)는 저위 전원(VSS)으로 유지된다. 결과적으로, 박막 트랜지스터(N32)의 리크 전류는 최소화된다.
또한, 노드(B)의 전위가 제 1의 고위 전원(VDD1)이라는 것은 박막 트랜지스터(N51)가 컷오프 상태에 있는 것을 의미한다. 따라서, 노드(A)의 플로팅 상태는 유지되고, 노드(A)의 전위는 부트스트랩 전위(즉, Va)를 유지한다(도 41). 이 때문에, 제 1의 출력 스테이지의 출력 터미널(OUT)에는 고위 전원(VDD1)이 계속적으로 나타난다(도 41).
이윽고, 리셋 펄스가 L레벨에서 H레벨이 되면(도 41), 이번에는 박막 트랜지스터(N35)가 온 동작하고, 노드(C)의 전위가 상승한다(도 41). 단, 노드(C)의 전위는 제 2의 고위 전원(VDD2)에 대해 박막 트랜지스터(N35)의 임계치 전압(Vth)(N35)만큼 낮은 전위로 주어진다. 즉, VDD2-Vth(N35)까지 상승한다.
또한, 여기서의 H레벨(VDD2-Vth(N35))은 이하의 3개의 조건을 충족시키는 것이 요구된다.
VDD2-Vth(N35)-VSS>Vth(N32)
VDD2-Vth(N35)-VSS>Vth(N37)
VDD2-Vth(N35)-VSS>Vth(N40)
일반적으로, 펄스의 진폭(VDD2-VSS)은 임계치 전압(Vth)에 비하여 충분히 크다. 따라서, 상기 모든 조건은 충족된다.
그런데, 노드(C)가 H레벨로 상승하면, 박막 트랜지스터(N32)가 온 동작하고, 출력 터미널(OUT)의 전위가 저위 전원(VSS)으로 하강한다(도 41).
이윽고, 리셋 펄스는 H레벨에서 L레벨로 하강한다. 이 전위의 변화시, 박막 트랜지스터(N35)의 용량 커플링에 의해, 리셋 펄스의 전위 변화가 노드(C)에 간섭한다(도 41). 이 영향에 의해, 노드(C)의 전위는 H레벨을 유지하면서도, 그 전위는 Vc2로 저하된다.
여기서, Vc2는 이하의 3개의 조건을 충족시키는 것이 요구된다.
Vc2-VSS>Vth(N32)
Vc2-VSS>Vth(N37)
Vc2-VSS>Vth(N40)
이들의 조건을 충족시키는 한, 박막 트랜지스터(N32, N37 및 N40)의 온 동작이 계속된다.
즉, 박막 트랜지스터(N32)에 의해, 출력 터미널(OUT)에 대한 저위 전원(VSS)의 인가가 계속된다.
또한, 박막 트랜지스터(N37)에 의해, 노드(B)에 대한 저위 전원(VSS)의 인가가 계속된다. 따라서, 박막 트랜지스터(N34)를 통과하여 노드(A)에 리셋 펄스의 전위 변화가 간섭하지 않고, 박막 트랜지스터(N31)의 오프 동작점은 어긋나지 않게 된다.
이 전위 상태는 노드(C)의 전위가 Vc2인 동안 유지된다. 즉, 다음에 세트 펄스가 H레벨로 전환될 때까지 노드(A)의 전위는 저위 전원(VSS)으로 유지된다. 결과적으로, 박막 트랜지스터(N31)의 리크 전류를 최소화할 수 있다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(45)의 경우에는 실시예 3과 같은 동작과 효과를 얻을 수 있는 버퍼이고, 그 앞 스테이지 회로(예를 들면 시프트 레지스터)에서의 소비 전력이 적게 되는 버퍼를 실현할 수 있다.
실시예 10
여기서도, 실시예 2의 변형 실시예에 관한 버퍼(45)를 설명한다.
도 42에 버퍼(45)의 10개째의 실시예를 도시한다. 또한, 도 42에는 도 30과의 대응 부분에 동일 부호를 붙여서 나타낸다.
도 42와 도 30을 대비하여 알 수 있는 바와 같이, 이 실시예에 관한 회로 구성과 실시예 4에 관한 회로 구성은 같다.
차이점은 이 실시예에 관한 세트 펄스와 리셋 펄스의 진폭이, 실시예 4에 비하여 저 진폭화되어 있는 점이다. 즉, 이 실시예의 경우에는 세트 펄스와 리셋 펄스를 VSS와 VDD2(<VDD1)의 2치로 구동하는 점이다.
도 43에 의거하여, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 설명한다. 또한, 도 43에 도시하는 파형은 각각 도 31의 각 파형에 대응한다.
이 실시예의 경우도, 도 43에 도시하는 바와 같이, 세트 펄스(입력 터미널(INs))와 리셋 펄스(입력 터미널(INr))의 신호 진폭은 VSS와 VDD2(<VDD1)의 2치로 주어진다.
우선, 세트 펄스가 H레벨로 상승하는 타이밍에서, 박막 트랜지스터(N33과 N36)가 온 동작한다.
이에 수반하여, 노드(B)의 전위가 상승하고(도 43), 노드(C)의 전위는 저위 전원(VSS)으로 저하된다(도 43).
그런데, 이 실시예의 경우에는 박막 트랜지스터(N33)의 게이트 전극측에 부트스트랩 회로가 존재하지 않는다. 따라서, 세트 펄스의 H레벨로의 상승 직후에 있어서의 노드(B)의 전위는 VDD2-Vth(N33)로 주어지는 H레벨까지밖에 상승할 수 없다.
단, 노드(B)가 H레벨로 상승하면, 출력 터미널(OUT)의 전위도 H레벨로 상승하고, 노드(A)의 전위는 부트스트랩 전위(Va)까지 상승한다(도 43). 이 부트스트랩 전위(Va)는 Va-VDD1>Vth(N31)를 충족시키기 때문에, 출력 터미널(OUT)의 전위는 제 1의 고위 전원(VDD1)으로 상승한다(도 43).
또한, 박막 트랜지스터(N39)는 다이오드 접속이기 때문에, 노드(F)의 전위는 Va-Vth(N39)까지 상승한다(도 43). 이 상승 후의 전위(Va-Vth(N39))는 Va-Vth(N39)-VDD1>Vth(N41)를 충족시킨다. 따라서, 박막 트랜지스터(N41)가 온 동작하고, 노드(B)에 제 1의 고위 전원(VDD1)이 공급되는 상태가 된다(도 43). 이 동작이, 이 실시예의 특유한 동작이다.
그런데, 이 세트 펄스가 H레벨인 기간, 박막 트랜지스터(N36)도 온 동작하고 있다. 이 때문에, 출력 스테이지를 구성하는 박막 트랜지스터(N32)의 게이트 전위(노드(C)의 전위)는 저위 전원(VSS)으로 제어된다(도 43).
이윽고, 세트 펄스는 H레벨에서 L레벨로 하강한다. 이 전위의 변화시에, 용량 커플링에 의해, 세트 펄스의 전위 변화가 노드(B)와 노드(C) 양쪽에 간섭한다.
그런데, 전술한 바와 같이, 박막 트랜지스터(N41)의 게이트 전극에는 노드(F)를 통과하여 Va-Vth(N39)로 주어지는 전위가 인가되어 있다(도 43).
이 때문에, 온 동작을 계속하는 박막 트랜지스터(N41)에 의해 노드(B)의 전위는 제 1의 고위 전원(VDD1)에 고정적으로 유지된다(도 43). 이 동작이, 이 실시예에 관한 특징적인 전위 상태이다.
따라서 세트 펄스가 L레벨로 하강한 후도, 노드(A, B 및 F)의 전위는 세트 펄스가 H레벨인 경우와 같은 전위 상태로 유지된다.
또한, 노드(B)의 전위가 제 1의 고위 전원(VDD1)을 유지함으로써, 온 동작한 박막 트랜지스터(N38)를 통과하여, 노드(C)에 대한 저위 전원(VSS)의 인가가 계속된다(도 43).
이것은 노드(C)가 세트 펄스의 전위 변화에 수반하는 간섭의 영향을 받지 않는 것(박막 트랜지스터(N32)의 오프 동작점이 어긋나지 않는 것)을 의미한다.
이 전위 상태는 노드(B)의 전위가 제 1의 고위 전원(VDD1)인 동안 유지된다. 즉, 리셋 펄스가 H레벨로 전환될 때까지, 노드(C)는 저위 전원(VSS)으로 유지된다. 결과적으로, 박막 트랜지스터(N32)의 리크 전류는 최소화된다.
또한, 노드(B)의 전위가 제 1의 고위 전원(VDD1)이라는 것은 박막 트랜지스터(N51)가 컷오프 상태에 있는 것을 의미한다. 따라서, 노드(A)의 플로팅 상태는 유지되고, 노드(A)의 전위는 부트스트랩 전위(즉, Va)를 유지한다(도 43). 이 때문에, 제 1의 출력 스테이지의 출력 터미널(OUT)에는 고위 전원(VDD1)이 계속적으로 나타난다(도 43).
이윽고, 리셋 펄스가 L레벨에서 H레벨이 되면(도 43), 이번에는 박막 트랜지스터(N35)가 온 동작하고, 노드(C)의 전위가 H레벨로 상승한다(도 43). 단, 노 드(C)의 전위는 제 2의 고위 전원(VDD2)에 대해 박막 트랜지스터(N35)의 임계치 전압(Vth)(N35)만큼 낮은 전위로 주어진다. 즉, VDD2-Vth(N35)까지 상승한다.
또한, 여기서의 H레벨(VDD2-Vth(N35))은 이하의 3개의 조건을 충족시키는 것이 요구된다.
VDD2-Vth(N35)-VSS>Vth(N32)
VDD2-Vth(N35)-VSS>Vth(N37)
VDD2-Vth(N35)-VSS>Vth(N40)
일반적으로, 펄스의 진폭(VDD2-VSS)은 임계치 전압(Vth)에 비하여 충분히 크다. 따라서, 상기 모든 조건은 충족된다.
그런데, 노드(C)가 H레벨로 상승하면, 박막 트랜지스터(N32)가 온 동작하고, 출력 터미널(OUT)의 전위가 저위 전원(VSS)으로 하강한다(도 43).
또한, 박막 트랜지스터(N40)가 온 동작하고, 노드(F)의 전위가 저위 전원(VSS)으로 하강한다(도 43).
또한, 이 때, 온 동작한 박막 트랜지스터(N34)에 의해, 노드(B)의 전위는 저위 전원(VSS)으로 제어된다(도 43). 이 결과, 노드(A)도 저위 전원(VSS)으로 제어된다(도 43).
이윽고, 리셋 펄스는 H레벨에서 L레벨로 하강한다. 이 전위의 변화시, 박막 트랜지스터(N35)의 용량 커플링에 의해, 리셋 펄스의 전위 변화가 노드(C)에 간섭한다(도 43(F)). 이 영향에 의해, 노드(C)의 전위는 H레벨을 유지하면서도, 그 전위는 Vc2로 저하된다.
여기서, Vc2는 이하의 3개의 조건을 충족시키는 것이 요구된다.
Vc2-VSS>Vth(N32)
Vc2-VSS>Vth(N37)
Vc2-VSS>Vth(N40)
이들의 조건을 충족시키는 한, 박막 트랜지스터(N32, N37 및 N40)의 온 동작이 계속된다.
즉, 박막 트랜지스터(N32)에 의해, 출력 터미널(OUT)에 대한 저위 전원(VSS)의 인가가 계속된다.
또한, 박막 트랜지스터(N37)에 의해, 노드(B)에 대한 저위 전원(VSS)의 인가가 계속된다. 따라서, 박막 트랜지스터(N34)를 통과하여 노드(A)에 리셋 펄스의 전위 변화가 간섭하는 일이 없고, 박막 트랜지스터(N31)의 오프 동작점은 어긋나지 않게 된다.
이 전위 상태는 노드(C)의 전위가 Vc2인 동안 유지된다. 즉, 다음에 세트 펄스가 H레벨로 전환될 때까지 노드(A)의 전위는 저위 전원(VSS)으로 유지된다. 결과적으로, 박막 트랜지스터(N31)의 리크 전류를 최소화할 수 있다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(45)의 경우에는 실시예 4와 같은 동작과 효과를 얻을 수 있는 버퍼이고, 그 앞 스테이지 회로(예를 들면 시프트 레지스터)에서의 소비 전력이 적게 되는 버퍼를 실현할 수 있다.
실시예 11
여기서도, 실시예 2의 변형 실시예에 관한 버퍼(45)를 설명한다.
도 44에 버퍼(45)의 11개째의 실시예를 도시한다. 또한, 도 44에는 도 26과의 대응 부분에 동일 부호를 붙여서 나타낸다.
이 실시예에 관한 버퍼(45)는 제 2의 출력 스테이지의 회로 구성을 제외하고, 실시예 2에 관한 회로 구성과 기본적으로 같다. 즉, 이 실시예의 경우에도, 제 1 및 제 2의 입력 스테이지와 제 1의 출력 스테이지에 있어서, 각각 부트스트랩 회로를 채용한다.
차이는 제 2의 출력 스테이지를 구성하는 박막 트랜지스터(N39)의 접속 형태이다. 이 실시예의 경우, 고위 전원측의 주전극을 제 3의 고위 전원(VDD3)(>VDD1+Vth(N41))에 접속하는 구성을 채용한다.
도 45에 의거하여, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 설명한다. 또한, 도 45에 도시하는 파형은 각각 도 27의 각 파형에 대응한다.
이 실시예의 경우, 세트 펄스(입력 터미널(INs))의 신호 진폭과 리셋 펄스(입력 터미널(INr))의 신호 진폭은 VSS와 VDD1의 2치로 주어진다.
우선, 세트 펄스가 H레벨로 상승하는 타이밍에서, 제 1의 입력 스테이지의 노드(D)가 H레벨로 상승한다(도 45). 이로써, 박막 트랜지스터(N33)가 온 동작하고, 노드(B)의 전위가 상승한다(도 45).
이 노드(B)의 전위의 상승에 수반하여, 박막 트랜지스터(N33)의 게이트 전위(노드(D)의 전위)는 부트스트랩 보조 용량(Cb32)의 축적 전하분만큼 상승한다(도 45). 상승 후의 전위(Vd)가, Vd-VDD1>Vth(N33)를 충족시킬 때, 박막 트랜지스 터(N33)의 온 동작시에 노드(B)의 전위가 고위 전원(VDD1)이 된다(도 45).
전술한 바와 같이 노드(B)가 고위 전원(VDD1)까지 상승하면, 노드(A)의 전위도 H레벨로 상승한다. 이 때, 박막 트랜지스터(N31 및 N39)가 온 동작하고, 출력 터미널(OUT)의 전위와 노드(F)의 전위가 함께 상승한다(도 45).
또한, 출력 터미널(OUT)이나 노드(F)의 전위의 상승에 수반하여, 노드(A)의 전위는 부트스트랩 보조 용량(Cb31)의 축적 전하분만큼 상승한다(도 45).
상승 후의 전위(Va)가, Va-VDD1>Vth(N31)를 충족시킬 때, 박막 트랜지스터(N31)의 온 동작시에 출력 터미널(OUT)의 전위가 제 1의 고위 전원(VDD1)이 된다(도 45).
또한, 상승 후의 전위(Va)가, Va-VDD3>Vth(N39)를 충족시킬 때, 박막 트랜지스터(N39)의 온 동작시에 있어서의 노드(F)의 전위가 제 3의 고위 전원(VDD3)이 된다(도 45).
전술한 바와 같이, 제 3의 고위 전원(VDD3)은 VDD3-VDD1>Vth(N41)를 충족시키도록 주어져 있다.
따라서 노드(F)의 전위가 H레벨로 상승함으로써, 박막 트랜지스터(N41)가 온 동작하고, 노드(B)에 제 1의 고위 전원(VDD1)이 공급되는 상태가 된다.
그런데, 이 세트 펄스가 H레벨인 기간, 박막 트랜지스터(N36)도 온 동작하고 있다. 이 때문에, 출력 스테이지를 구성하는 박막 트랜지스터(N32)의 게이트 전위(노드(C)의 전위)는 저위 전원(VSS)으로 제어된다(도 45).
이윽고, 세트 펄스는 H레벨에서 L레벨로 하강한다. 이 전위의 변화시에, 용 량 커플링에 의해, 세트 펄스의 전위 변화가 노드(B)와 노드(C) 양쪽에 간섭한다.
그런데, 전술한 바와 같이, 박막 트랜지스터(N41)의 게이트 전극에는 노드(F)를 통과하여 제 3의 고위 전원(VDD3)이 주어져 있다(도 45). 이 때문에, 온 동작을 계속하는 박막 트랜지스터(N41)에 의해 노드(B)의 전위는 제 1의 고위 전원(VDD1)에 고정적으로 유지된다(도 45).
따라서 세트 펄스가 L레벨로 하강한 후도, 노드(A, B 및 F)의 전위는 세트 펄스가 H레벨인 경우와 같은 전위 상태로 유지된다.
또한, 노드(B)의 전위가 고위 전원(VDD1)을 유지함으로써, 온 동작한 박막 트랜지스터(N38)를 통과하여, 노드(C)에 대한 저위 전원(VSS)의 인가가 계속된다(도 45).
이것은 노드(C)가 세트 펄스의 전위 변화에 수반하는 간섭의 영향을 받지 않는 것(박막 트랜지스터(N32)의 오프 동작점이 어긋나지 않는 것)을 의미한다.
이 전위 상태는 노드(B)의 전위가 제 1의 고위 전원(VDD1)인 동안 유지된다. 즉, 리셋 펄스가 H레벨로 전환될 때까지, 노드(C)는 저위 전원(VSS)으로 유지된다. 결과적으로, 박막 트랜지스터(N32)의 리크 전류는 최소화된다.
또한, 노드(B)의 전위가 제 1의 고위 전원(VDD1)이라는 것은 박막 트랜지스터(N51)가 컷오프 상태에 있는 것을 의미한다. 따라서, 노드(A)의 플로팅 상태는 유지되고, 노드(A)의 전위는 부트스트랩 전위(즉, Va)를 유지한다(도 45). 이 때문에, 제 1의 출력 스테이지의 출력 터미널(OUT)에는 제 1의 고위 전원(VDD1)이 계속적으로 나타난다(도 45).
이윽고, 리셋 펄스가 L레벨에서 H레벨이 되면(도 45), 이번에는 박막 트랜지스터(N35)가 온 동작하고, 노드(C)의 전위가 상승한다(도 45). 또한, 노드(C)의 전위의 상승에 수반하여, 박막 트랜지스터(N35)의 게이트 전위(노드(E)의 전위)는 부트스트랩 보조 용량(Cb33)의 축적 전하분만큼 상승한다(도 45). 이 상승 후의 전위가 Ve이다. 이 전위(Ve)가, Ve-VDD1>Vth(N35)를 충족시킬 때, 박막 트랜지스터(N35)의 온 동작시에 노드(C)의 전위가 제 1의 고위 전원(VDD1)이 된다(도 45).
전술한 바와 같이 노드(C)가 제 1의 고위 전원(VDD1)까지 상승하면, 박막 트랜지스터(N32와 N40)가 온 동작한다. 이로써, 출력 터미널(OUT)의 전위와 노드(F)의 전위가 저위 전원(VSS)으로 하강한다(도 45)).
그런데, 이 리셋 펄스가 H레벨인 기간, 박막 트랜지스터(N34)도 온 동작하고 있다. 이 때문에, 노드(B)의 전위는 저위 전원(VSS)으로 제어된다(도 45). 또한, 이에 수반하여, 제 1의 출력 스테이지를 구성하는 박막 트랜지스터(N31)의 게이트 전위(노드(A)의 전위)도, 저위 전원(VSS)으로 저하된다.
이윽고, 리셋 펄스는 H레벨에서 L레벨로 하강한다. 이 전위의 변화시에, 용량 커플링에 의해, 리셋 펄스의 전위 변화가 노드(B)와 노드(C) 양쪽에 간섭한다.
이 때, 노드(C)의 전위는 H레벨을 유지하면서도, 그 전위는 제 1의 고위 전원(VDD1)으로부터 Vc2로 저하된다(도 45).
이 때, 노드(C)의 전위(Vc2)는 Vc2-VSS>Vth(N32)를 충족시킨다. 이로써, 박막 트랜지스터(N32)의 온 상태가 계속되고, 출력 터미널(OUT)의 전위가 저위 전원(VSS)으로 유지된다(도 45). 또한, 노드(C)의 전위(Vc2)는 Vc2-VSS>Vth(N40)를 충족시킨다. 이로써, 박막 트랜지스터(N40)의 온 상태가 계속되고, 노드(F)의 전위가 저위 전원(VSS)으로 유지된다(도 45).
또한, 노드(C)의 전위(Vc2)는 Vc2-VSS>Vth(N37)를 충족시킨다. 이로써, 박막 트랜지스터(N37)가 온 동작하고, 노드(B)에 대한 저위 전원(VSS)의 인가를 계속한다.
이것은 노드(B)가 세트 펄스의 간섭의 영향을 받지 않는 것(박막 트랜지스터(N31)의 오프 동작점이 어긋나지 않는 것)을 의미한다(도 45(E)).
이 전위 상태는 노드(C)의 전위가 Vc2인 동안 유지된다. 즉, 다음에 세트 펄스가 H레벨로 전환될 때까지 노드(B)의 전위는 저위 전원(VSS)으로 유지된다. 결과적으로, 박막 트랜지스터(N31)의 리크 전류를 최소화할 수 있다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(45)의 경우에도, 실시예 2와 같은 동작과 효과를 얻을 수 있는 버퍼를 실현할 수 있다.
실시예 12
여기서는 실시예 2의 변형 실시예에 관한 버퍼(45)를 설명한다.
도 46에 버퍼(45)의 12개째의 실시예를 도시한다. 또한, 도 46에는 도 28과의 대응 부분에 동일 부호를 붙여서 나타낸다.
이 실시예에 관한 버퍼(45)는 실시예 11에 관한 회로 구성에서 박막 트랜지스터(N53)를 제외한 회로 구성과 같다. 즉, 제 2의 입력 스테이지에서의 부트스트랩 회로를 생략한 회로 구성에 대응한다. 이 회로 구성의 채용에 의해, 실시예 11보다도 소자 수가 적은 버퍼를 실현할 수 있다. 또한, 이 실시예는 실시예 3에 대 응한다.
도 47에, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 도시한다.
또한, 도 47)에 도시하는 각 파형은 각각 도 29에 도시하는 각 파형에 대응한다.
이 실시예의 경우도, 세트 펄스(입력 터미널(INs))와 리셋 펄스(INr)의 신호 진폭은 VSS와 VDD1의 2치로 주어진다. 도 47에 도시하는 바와 같이, 이 실시예에 관한 버퍼(45)의 동작중, 세트 펄스가 H레벨로 상승하고 나서 리셋 펄스가 H레벨로 상승하기까지의 동작은 실시예 11과 같다.
그래서, 이하에서는 리셋 펄스가 상승하는 타이밍부터 실시예에 관한 동작을 설명한다.
리셋 펄스가 L레벨에서 H레벨로 상승하면, 이번에는 박막 트랜지스터(N34와 N35)가 온 동작한다.
이에 수반하여, 노드(B)의 전위는 저위 전원(VSS)으로 저하되고(도 47)), 노드(C)의 전위는 상승한다(도 47). 단, 노드(C)의 전위는 제 1의 고위 전원(VDD1)에 대해 박막 트랜지스터(N35)의 임계치 전압(Vth)(N35)만큼 낮은 전위로 주어진다. 즉, VDD1-Vth(N35)까지 상승한다.
또한, 여기서의 H레벨(VDD1-Vth(N35))은 이하의 3개의 조건을 충족시키는 것이 요구된다.
VDD1-Vth(N35)-VSS>Vth(N32)
VDD1-Vth(N35)-VSS>Vth(N37)
VDD1-Vth(N35)-VSS>Vth(N40)
일반적으로, 펄스의 진폭(VDD1-VSS)은 임계치 전압(Vth)에 비하여 충분히 크다. 따라서, 상기 모든 조건은 충족된다.
그런데, 노드(C)가 H레벨로 상승하면, 박막 트랜지스터(N32)가 온 동작하고, 출력 터미널(OUT)의 전위가 저위 전원(VSS)으로 하강한다(도 47).
이윽고, 리셋 펄스는 H레벨에서 L레벨로 하강한다. 이 전위의 변화시, 박막 트랜지스터(N35)의 용량 커플링에 의해, 리셋 펄스의 전위 변화가 노드(C)에 간섭한다(도 47). 이 영향에 의해, 노드(C)의 전위는 H레벨을 유지하면서도, 그 전위는 Vc2로 저하된다.
여기서, Vc2는 이하의 3개의 조건을 충족시키는 것이 요구된다.
Vc2-VSS>Vth(N32)
Vc2-VSS>Vth(N37)
Vc2-VSS>Vth(N40)
이들의 조건을 충족시키는 한, 박막 트랜지스터(N32, N37 및 N40)의 온 동작이 계속된다.
즉, 박막 트랜지스터(N32)에 의해, 출력 터미널(OUT)에 대한 저위 전원(VSS)의 인가가 계속된다.
또한, 박막 트랜지스터(N37)에 의해, 노드(B)에 대한 저위 전원(VSS)의 인가가 계속된다. 따라서, 박막 트랜지스터(N34)를 통과하여 노드(A)에 리셋 펄스의 전 위 변화가 간섭하는 일이 없고, 박막 트랜지스터(N31)의 오프 동작점은 어긋나지 않게 된다.
이 전위 상태는 노드(C)의 전위가 Vc2인 동안 유지된다. 즉, 다음에 세트 펄스가 H레벨로 전환될 때까지 노드(A)의 전위는 저위 전원(VSS)으로 유지된다. 결과적으로, 박막 트랜지스터(N31)의 리크 전류를 최소화할 수 있다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(45)의 경우에는 실시예 11과 같은 동작과 효과를 얻을 수 있는 버퍼를 보다 적은 소자 수로 실현할 수 있다.
실시예 13
여기서도, 실시예 2의 변형 실시예에 관한 버퍼(45)를 설명한다.
도 48에 버퍼(45)의 13개째의 실시예를 도시한다. 또한, 도 48에는 도 30과의 대응 부분에 동일 부호를 붙여서 나타낸다.
이 실시예에 관한 버퍼(45)는 실시예 12에 관한 회로 구성에서 박막 트랜지스터(N52)를 제외한 회로 구성과 같다. 즉, 실시예 11에 관한 회로 구성의 제 1 및 제 2의 입력 스테이지로부터 부트스트랩 회로를 생략한 회로 구성에 대응한다. 이 회로 구성의 채용에 의해, 실시예 12보다도 더욱 소자 수가 적은 버퍼를 실현할 수 있다. 또한, 이 실시예는 실시예 4에 대응한다.
도 49에, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 도시한다.
또한, 도 49에 도시하는 파형은 각각 도 31의 각 파형에 대응한다.
이 실시예의 경우도, 세트 펄스(입력 터미널(INs))와 리셋 펄스(INr)의 신호 진폭은 VSS와 VDD1의 2치로 주어진다.
전술한 바와 같이, 이 실시예에 관한 버퍼(45)는 박막 트랜지스터(N53)를 갖지 않는 점에서, 실시예 12에 관한 버퍼(45)와 공통된다. 따라서, 리셋 펄스가 H레벨로 상승하는 타이밍 이후의 동작은 실시예 12의 구동 동작과 같게 된다.
그래서, 이하에서는 세트 펄스가 H레벨로 상승하고 나서 리셋 펄스가 H레벨로 상승하기까지의 동작을 설명한다.
세트 펄스가 L레벨에서 H레벨로 상승하면, 박막 트랜지스터(N33과 N36)가 온 동작한다.
이에 수반하여, 노드(B)의 전위는 상승하고(도 49), 노드(C)의 전위는 저위 전원(VSS)으로 저하된다(도 49).
그런데, 이 실시예의 경우에는 박막 트랜지스터(N33)의 게이트 전극측에 부트스트랩 회로가 존재하지 않는다. 따라서, 세트 펄스의 H레벨로의 상승 직후에 있어서의 노드(B)의 전위는 VDD1-Vth(N33)로 주어지는 H레벨까지밖에 상승할 수 없다.
단, 이 노드(B)의 H레벨로의 상승에 수반하는 노드(A)의 부트스트랩 동작에 의해, 노드(F)의 전위는 제 3의 고위 전원(VDD3)까지 상승한다.
이 제 3의 고위 전원(VDD3)은 전술한 바와 같이, VDD3-VDD1>Vth(N41)를 충족시킨다. 따라서, 박막 트랜지스터(N41)가 온 동작하고, 노드(B)에 제 1의 고위 전원(VDD1)이 공급되는 상태가 된다(도 49).
이 후는 세트 펄스가 H레벨에서 L레벨로 하강할 때에도, 박막 트랜지스터(N41)에 의해, 노드(B)의 전위는 제 1의 고위 전원(VDD1)으로 유지된다. 또한, 마찬가지로 노드(B)가 H레벨인 동안, 노드(C)는 박막 트랜지스터(N38)에 의해 저위 전원(VSS)에 고정된다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(45)의 경우에는 실시예 12와 같은 동작과 효과를 얻을 수 있는 버퍼를 보다 적은 소자 수로 실현할 수 있다.
실시예 14
여기서도, 실시예 2의 변형 실시예에 관한 버퍼(45)를 설명한다.
도 50에 버퍼(45)의 14개째의 실시예를 도시한다. 또한, 도 50에는 도 44와의 대응 부분에 동일 부호를 붙여서 나타낸다.
이 실시예에 관한 버퍼(45)는 실시예 11에 관한 회로 구성중 제 1 및 제 2의 입력 스테이지의 부분에서 레벨 시프트를 실현하는 회로 구성에 대응한다.
이 때문에, 제 1 및 제 2의 입력 스테이지의 부트스트랩 회로를 구성하는 박막 트랜지스터(N52 및 N53)의 게이트 전극을 제 2의 고위 전원(VDD2)(<VDD1)에 접속하는 구조를 채용한다. 이로써, 세트 펄스와 리셋 펄스를 저진폭화하여, 앞 스테이지 회로에 있어서의 더한층의 저소비 전력화를 실현한다.
제 1 및 제 2의 입력 스테이지와 제 1의 출력 스테이지의 각 출력 스테이지에, 부트스트랩 보조 용량(Cb31, Cb32 및 Cb33)을 접속한다. 다만, 박막 트랜지스터(N31, N33 및 N35)의 게이트 용량이 충분히 큰 경우에는 부트스트랩 보조 용 량(Cb31, Cb32 및 Cb33)은 배치하지 않아도 좋다. 또한, 이 실시예는 실시예 5에 대응한다.
도 51에 의거하여, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 설명한다. 또한, 도 51에 도시하는 파형은 각각 도 33의 각 파형에 대응한다.
이 실시예의 경우, 도 51)에 도시하는 바와 같이, 세트 펄스(입력 터미널(INs))와 리셋 펄스(입력 터미널(INr))의 신호 진폭은 VSS와 VDD2(<VDD1)의 2치로 주어진다.
우선, 세트 펄스가 H레벨로 상승하는 타이밍에서, 제 1의 입력 스테이지의 노드(D)가 H레벨로 상승한다(도 51). 이로써, 박막 트랜지스터(N33)가 온 동작하고, 노드(B)의 전위가 상승한다(도 51).
이 노드(B)의 전위의 상승에 수반하여, 박막 트랜지스터(N33)의 게이트 전위(노드(D)의 전위)는 부트스트랩 보조 용량(Cb32)의 축적 전하분만큼 상승한다(도 51). 상승 후의 전위(Vd)가, Vd-VDD1>Vth(N33)를 충족시킬 때, 박막 트랜지스터(N33)의 온 동작시에 노드(B)의 전위가 제 1의 고위 전원(VDD1)이 된다(도 51).
전술한 바와 같이 노드(B)가 제 1의 고위 전원(VDD1)까지 상승하면, 노드(A)의 전위도 H레벨로 상승한다. 이 때, 박막 트랜지스터(N31 및 N39)가 온 동작하고, 출력 터미널(OUT)의 전위와 노드(F)의 전위가 함께 상승한다(도 51).
또한, 출력 터미널(OUT)이나 노드(F)의 전위의 상승에 수반하여, 노드(A)의 전위는 부트스트랩 보조 용량(Cb31)의 축적 전하분만큼 상승한다(도 51).
상승 후의 전위(Va)가, Va-VDD1>Vth(N31)를 충족시킬 때, 박막 트랜지스터(N31)의 온 동작시에 있어서의 출력 터미널(OUT)의 전위가, 제 1의 고위 전원(VDD1)이 된다(도 51).
또한, 상승 후의 전위(Va)는 Va-VDD3>Vth(N39)를 충족시킨다. 이로써, 박막 트랜지스터(N39)의 온 동작시에 있어서의 노드(F)의 전위가 제 3의 고위 전원(VDD3)이 된다(도 51).
전술한 바와 같이, 제 3의 고위 전원(VDD3)은 VDD3-VDD1>Vth(N41)를 충족시키도록 주어져 있다.
따라서 박막 트랜지스터(N41)가 온 동작하고, 노드(B)에 제 1의 고위 전원(VDD1)을 공급하는 상태가 된다.
그런데, 이 세트 펄스가 H레벨인 기간, 박막 트랜지스터(N36)도 온 동작하고 있다. 이 때문에, 출력 스테이지를 구성하는 박막 트랜지스터(N32)의 게이트 전위(노드(C)의 전위)는 저위 전원(VSS)으로 제어된다(도 51).
이윽고, 세트 펄스는 H레벨에서 L레벨로 하강한다. 이 전위의 변화시에, 용량 커플링에 의해, 세트 펄스의 전위 변화가 노드(B)와 노드(C) 양쪽에 간섭한다.
그런데, 전술한 바와 같이, 박막 트랜지스터(N41)의 게이트 전극에는 노드(F)를 통과하여, 제 3의 고위 전원(VDD3)이 주어져 있다(도 55). 이 때문에, 온 동작을 계속하는 박막 트랜지스터(N41)에 의해 노드(B)의 전위는 제 1의 고위 전원(VDD1)에 고정적으로 유지된다(도 55).
따라서 세트 펄스가 L레벨로 하강한 후도, 노드(A, B 및 F)의 전위는 세트 펄스가 H레벨인 경우와 같은 전위 상태로 유지된다.
또한, 노드(B)의 전위가 제 1의 고위 전원(VDD1)을 유지함으로써, 온 동작한 박막 트랜지스터(N38)를 통과하여, 노드(C)에 대한 저위 전원(VSS)의 인가가 계속된다(도 55).
이것은 노드(C)가 세트 펄스의 전위 변화에 수반하는 간섭의 영향을 받지 않는 것(박막 트랜지스터(N32)의 오프 동작점이 어긋나지 않는 것)을 의미한다.
이 전위 상태는 노드(B)의 전위가 제 1의 고위 전원(VDD1)인 동안 유지된다. 즉, 리셋 펄스가 H레벨로 전환될 때까지, 노드(C)는 저위 전원(VSS)으로 유지된다. 결과적으로, 박막 트랜지스터(N32)의 리크 전류는 최소화된다.
또한, 노드(B)의 전위가 제 1의 고위 전원(VDD1)이라는 것은 박막 트랜지스터(N51)가 컷오프 상태에 있는 것을 의미한다. 따라서, 노드(A)의 플로팅 상태는 유지되고, 노드(A)의 전위는 부트스트랩 전위(즉, Va)를 유지한다(도 51). 이 때문에, 제 1의 출력 스테이지의 출력 터미널(OUT)에는 제 1의 고위 전원(VDD1)이 계속적으로 나타난다(도 51).
이윽고, 리셋 펄스가 L레벨에서 H레벨이 되면(도 51), 이번에는 박막 트랜지스터(N35)가 온 동작하고, 노드(C)의 전위가 상승한다(도 33). 또한, 노드(C)의 전위의 상승에 수반하여, 박막 트랜지스터(N35)의 게이트 전위(노드(E)의 전위)는 부트스트랩 보조 용량(Cb33)의 축적 전하분만큼 상승한다(도 51). 이 상승 후의 전위가 Ve이다. 이 전위(Ve)가, Ve-VDD1>Vth(N35)를 충족시킬 때, 박막 트랜지스터(N35)의 온 동작시에 노드(C)의 전위가 제 1의 고위 전원(VDD1)이 된다(도 51).
전술한 바와 같이 노드(C)가 제 1의 고위 전원(VDD1)까지 상승하면, 박막 트랜지스터(N32와 N40)가 온 동작한다. 이로써, 출력 터미널(OUT)의 전위와 노드(F)의 전위가 저위 전원(VSS)으로 하강한다(도 51).
그런데, 이 리셋 펄스가 H레벨인 기간, 박막 트랜지스터(N34)도 온 동작하고 있다. 이 때문에, 노드(B)의 전위는 저위 전원(VSS)으로 제어된다(도 51(E)). 또한, 이에 수반하여, 제 1의 출력 스테이지를 구성하는 박막 트랜지스터(N31)의 게이트 전위(노드(A)의 전위)도, 저위 전원(VSS)으로 저하된다.
이윽고, 리셋 펄스는 H레벨에서 L레벨로 하강한다. 이 전위의 변화시에, 용량 커플링에 의해, 리셋 펄스의 전위 변화가 노드(B)와 노드(C) 양쪽에 간섭한다.
이 때, 노드(C)의 전위는 H레벨을 유지하면서도, 그 전위는 제 1의 고위 전원(VDD1)으로부터 Vc2로 저하된다(도 51).
이 때, 노드(C)의 전위(Vc2)는 Vc2-VSS>Vth(N32)를 충족시킨다. 이로써, 박막 트랜지스터(N32)의 온 상태가 계속되고, 출력 터미널(OUT)의 전위가 저위 전원(VSS)으로 유지된다(도 51). 또한, 노드(C)의 전위(Vc2)는 Vc2-VSS>Vth(N40)를 충족시킨다. 이로써, 박막 트랜지스터(N40)의 온 상태가 계속되고, 노드(F)의 전위가 저위 전원(VSS)으로 유지된다(도 51).
또한, 노드(C)의 전위(Vc2)는 Vc2-VSS>Vth(N37)를 충족시킨다. 이로써, 박막 트랜지스터(N37)가 온 동작하고, 노드(B)에 대한 저위 전원(VSS)의 인가를 계속한다.
이것은 노드(B)가 세트 펄스의 간섭의 영향을 받지 않는 것(박막 트랜지스 터(N31)의 오프 동작점이 어긋나지 않는 것)을 의미한다(도 51).
이 전위 상태는 노드(C)의 전위가 Vc2인 동안 유지된다. 즉, 다음에 세트 펄스가 H레벨로 전환될 때까지 노드(B)의 전위는 저위 전원(VSS)으로 유지된다. 결과적으로, 박막 트랜지스터(N31)의 리크 전류를 최소화할 수 있다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(45)의 경우에도, 실시예 2와 같은 효과를 실현할 수 있다.
게다가, 이 실시예에 관한 회로 구성의 버퍼(45)의 경우에는 출력 펄스의 신호 진폭에 대해 세트 펄스나 리셋 펄스의 신호 진폭을 작게 할 수 있다. 이 때문에, 앞 스테이지 회로(예를 들면 시프트 레지스터)에서의 소비 전력을 다른 실시예 이상으로 작게 할 수 있다.
실시예 15
여기서도, 실시예 2의 변형 실시예에 관한 버퍼(45)를 설명한다.
도 52에 버퍼(45)의 15개째의 실시예를 도시한다. 또한, 도 52에는 도 44와의 대응 부분에 동일 부호를 붙여서 나타낸다.
이 실시예에 관한 버퍼(45)는 제 1의 출력 스테이지의 부분에서 레벨 시프트를 실현하는 회로 구성에 대응한다.
이 때문에, 출력 스테이지의 최후미에 위치하는 박막 트랜지스터(N31 및 N32)에만 제 1의 고위 전원(VDD1)을 인가하고, 그 앞 스테이지에 위치하는 박막 트랜지스터에는 제 2의 고위 전원(VDD2)(<VDD1)을 인가하는 구조를 채용한다. 이로써, 세트 펄스와 리셋 펄스의 저진폭화에 더하여, 버퍼(45) 내에 있어서의 더한층 의 저소비 전력화를 실현한다. 또한, 이 실시예는 실시예 6에 대응한다.
도 53에 의거하여, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 설명한다. 또한, 도 53에 도시하는 파형은 각각 도 35의 각 파형에 대응한다.
이 실시예의 경우도, 도 53에 도시하는 바와 같이, 세트 펄스(입력 터미널(INs))와 리셋 펄스(입력 터미널(INr))의 신호 진폭은 VSS와 VDD2(<VDD1)의 2치로 주어진다.
우선, 세트 펄스가 H레벨로 상승하는 타이밍에서, 제 1의 입력 스테이지의 노드(D)가 H레벨로 상승한다(도 53). 이로써, 박막 트랜지스터(N33)가 온 동작하고, 노드(B)의 전위가 상승한다(도 53).
이 노드(B)의 전위의 상승에 수반하여, 박막 트랜지스터(N33)의 게이트 전위(노드(D)의 전위)는 부트스트랩 보조 용량(Cb32)의 축적 전하분만큼 상승한다(도 53). 상승 후의 전위(Vd)가, Vd-VDD2>Vth(N33)를 충족시킬 때, 박막 트랜지스터(N33)의 온 동작시에 있어서의 노드(B)의 전위가 제 2의 고위 전원(VDD2)이 된다(도 53).
전술한 바와 같이 노드(B)가 제 2의 고위 전원(VDD2)까지 상승하면, 노드(A)의 전위도 H레벨로 상승한다. 이 때, 박막 트랜지스터(N31 및 N39)가 온 동작하고, 출력 터미널(OUT)의 전위와 노드(F)의 전위가 함께 상승한다(도 53).
또한, 출력 터미널(OUT)이나 노드(F)의 전위의 상승에 수반하여, 노드(A)의 전위는 부트스트랩 보조 용량(Cb31)의 축적 전하분만큼 상승한다(도 53).
상승 후의 전위(Va)가, Va-VDD1>Vth(N31)를 충족시킬 때, 박막 트랜지스터(N31)의 온 동작시에 있어서의 출력 터미널(OUT)의 전위가 제 1의 고위 전원(VDD1)이 된다(도 53). 즉, 펄스 진폭의 레벨 변환이 실행된다.
또한, 상승 후의 전위(Va)는 Va-VDD3>Vth(N39)를 충족시킨다. 이로써, 박막 트랜지스터(N39)의 온 동작시에 있어서의 노드(F)의 전위가 제 3의 고위 전원(VDD3)이 된다(도 53).
전술한 바와 같이, 제 3의 고위 전원(VDD3)은 VDD3-VDD1>Vth(N41)를 충족시키도록 주어져 있다.
따라서 이 실시예의 경우에는 VDD3-VDD2>Vth(N41)를 충족시키고, 박막 트랜지스터(N41)가 온 동작한다. 이로써, 박막 트랜지스터(N41)는 노드(B)에 제 2의 고위 전원(VDD2)을 공급하는 상태가 된다.
그런데, 이 세트 펄스가 H레벨인 기간, 박막 트랜지스터(N36)도 온 동작하고 있다. 이 때문에, 출력 스테이지를 구성하는 박막 트랜지스터(N32)의 게이트 전위(노드(C)의 전위)는 저위 전원(VSS)으로 제어된다(도 53). 이윽고, 세트 펄스는 H레벨에서 L레벨로 하강한다. 이 전위의 변화시에, 용량 커플링에 의해, 세트 펄스의 전위 변화가 노드(B)와 노드(C) 양쪽에 간섭한다.
그런데, 전술한 바와 같이, 박막 트랜지스터(N41)의 게이트 전극에는 노드(F)를 통과하여 제 3의 고위 전원(VDD3)이 인가되어 있다(도 35). 이 때문에, 온 동작을 계속하는 박막 트랜지스터(N41)에 의해, 노드(B)의 전위는 제 2의 고위 전원(VDD2)에 고정적으로 유지된다(도 53).
따라서 세트 펄스가 L레벨로 하강한 후도, 노드(A, B 및 F)의 전위는 세트 펄스가 H레벨인 경우와 같은 전위 상태로 유지된다.
또한, 노드(B)의 전위가 제 2의 고위 전원(VDD2)을 유지함으로써, 온 동작한 박막 트랜지스터(N38)를 통과하여, 노드(C)에 대한 저위 전원(VSS)의 인가가 계속된다(도 53).
이것은 노드(C)가 세트 펄스의 전위 변화에 수반하는 간섭의 영향을 받지 않는 것(박막 트랜지스터(N32)의 오프 동작점이 어긋나지 않는 것)을 의미한다.
이 전위 상태는 노드(B)의 전위가 제 2의 고위 전원(VDD2)인 동안 유지된다. 즉, 리셋 펄스가 H레벨로 전환될 때까지, 노드(C)는 저위 전원(VSS)으로 유지된다. 결과적으로, 박막 트랜지스터(N32)의 리크 전류는 최소화된다.
또한, 노드(B)의 전위가 제 2의 고위 전원(VDD2)이라는 것은 박막 트랜지스터(N51)가 컷오프 상태에 있는 것을 의미한다. 따라서, 노드(A)의 플로팅 상태는 유지되고, 노드(A)의 전위는 부트스트랩 전위(즉, Va)를 유지한다(도 53). 이 때문에, 제 1의 출력 스테이지의 출력 터미널(OUT)에는 고위 전원(VDD1)이 계속적으로 나타난다(도 53).
이윽고, 리셋 펄스가 L레벨에서 H레벨이 되면(도 53), 이번에는 박막 트랜지스터(N35)가 온 동작하고, 노드(C)의 전위가 상승한다(도 53). 또한, 노드(C)의 전위의 상승에 수반하여, 박막 트랜지스터(N35)의 게이트 전위(노드(E)의 전위)는 부트스트랩 보조 용량(Cb33)의 축적 전하분만큼 상승한다(도 53(D)). 이 상승 후의 전위가 Ve이다. 이 전위(Ve)가, Ve-VDD2>Vth(N35)를 충족시킬 때, 박막 트랜지스 터(N35)의 온 동작시에 노드(C)의 전위가 제 2의 고위 전원(VDD2)이 된다(도 53).
전술한 바와 같이 노드(C)가 제 2의 고위 전원(VDD2)까지 상승하면, 박막 트랜지스터(N32와 N40)가 온 동작한다. 이로써, 출력 터미널(OUT)의 전위와 노드(F)의 전위가 저위 전원(VSS)으로 하강한다(도 53).
그런데, 이 리셋 펄스가 H레벨인 기간, 박막 트랜지스터(N34)도 온 동작하고 있다. 이 때문에, 노드(B)의 전위는 저위 전원(VSS)으로 제어된다(도 53). 또한, 이에 수반하여, 제 1의 출력 스테이지를 구성하는 박막 트랜지스터(N31)의 게이트 전위(노드(A)의 전위)도, 저위 전원(VSS)으로 저하된다.
이윽고, 리셋 펄스는 H레벨에서 L레벨로 하강한다. 이 전위의 변화시에, 용량 커플링에 의해, 리셋 펄스의 전위 변화가 노드(B)와 노드(C) 양쪽에 간섭한다.
이 때, 노드(C)의 전위는 H레벨을 유지하면서도, 그 전위는 제 2의 고위 전원(VDD2)으로부터 Vc2로 저하된다(도 53).
이 때, 노드(C)의 전위(Vc2)는 Vc2-VSS>Vth(N32)를 충족시킨다. 이로써, 박막 트랜지스터(N32)의 온 상태가 계속되고, 출력 터미널(OUT)의 전위가 저위 전원(VSS)으로 유지된다(도 53). 또한, 노드(C)의 전위(Vc2)는 Vc2-VSS>Vth(N40)를 충족시킨다. 이로써, 박막 트랜지스터(N40)의 온 상태가 계속되고, 노드(F)의 전위가 저위 전원(VSS)으로 유지된다(도 53).
또한, 노드(C)의 전위(Vc2)는 Vc2-VSS>Vth(N37)를 충족시킨다. 이로써, 박막 트랜지스터(N37)가 온 동작하고, 노드(B)에 대한 저위 전원(VSS)의 인가를 계속한다.
이것은 노드(B)가 세트 펄스의 간섭의 영향을 받지 않는 것(박막 트랜지스터(N31)의 오프 동작점이 어긋나지 않는 것)을 의미한다(도 53).
이 전위 상태는 노드(C)의 전위가 Vc2인 동안 유지된다. 즉, 다음에 세트 펄스가 H레벨로 전환될 때까지 노드(B)의 전위는 저위 전원(VSS)으로 유지된다. 결과적으로, 박막 트랜지스터(N31)의 리크 전류를 최소화할 수 있다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(45)의 경우에는 출력 펄스의 신호 진폭에 대해 세트 펄스나 리셋 펄스의 신호 진폭을 작게 할 수 있을 뿐만 아니라, 버퍼의 내부에 대해서도 최종 출력 스테이지 이외에서 저진폭화를 실현할 수 있다. 이 때문에, 앞 스테이지 회로(예를 들면 시프트 레지스터)뿐만 아니라, 버퍼(45)에서 소비된 전력에 대해서도 다른 실시예 이상으로 작게 할 수 있다.
실시예 16
여기서도, 실시예 2의 변형 실시예에 관한 버퍼(45)를 설명한다.
도 54에 버퍼(45)의 16개째의 실시예를 도시한다. 또한, 도 54에는 도 44와의 대응 부분에 동일 부호를 붙여서 나타낸다.
이 실시예에 관한 버퍼(45)는 실시예 15에 관한 회로 구성에서 박막 트랜지스터(N53)를 제외한 회로 구성과 같다. 즉, 제 2의 입력 스테이지에서의 부트스트랩 회로를 생략한 회로 구성에 대응한다. 이 회로 구성의 채용에 의해, 실시예 15보다도 소자 수가 적은 버퍼를 실현한다. 또한, 이 실시예는 실시예 7에 대응한다.
도 55에 의거하여, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상 태의 관계를 설명한다.
또한, 도 55에 도시하는 파형은 각각 도 37에 도시하는 각 파형에 대응한다.
이 실시예의 경우도, 펄스 진폭의 레벨 변환을 제 1의 출력 스테이지의 최후단에서 실현한다. 이 때문에, 세트 펄스(입력 터미널(INs))와 리셋 펄스(INr)의 신호 진폭은 VSS와 VDD2(<VDD1)의 2치로 주어진다.
도 55에 도시하는 바와 같이, 이 실시예에 관한 버퍼(45)의 동작중, 세트 펄스가 H레벨로 상승하고 나서 리셋 펄스가 H레벨로 상승하기까지의 동작은 실시예 15와 같다.
그래서, 이하에서는 리셋 펄스가 상승하는 타이밍부터 실시예에 관한 동작을 설명한다.
리셋 펄스가 L레벨에서 H레벨로 상승하면, 이번에는 박막 트랜지스터(N34와 N35)가 온 동작한다.
이에 수반하여, 노드(B)의 전위는 저위 전원(VSS)으로 저하되고(도 55), 노드(C)의 전위는 상승한다(도 55). 단, 노드(C)의 전위는 제 2의 고위 전원(VDD2)에 대해 박막 트랜지스터(N35)의 임계치 전압(Vth)(N35)만큼 낮은 전위로 주어진다. 즉, VDD2-Vth(N35)까지 상승한다.
또한, 여기서의 H레벨(VDD2-Vth(N35))은 이하의 3개의 조건을 충족시키는 것이 요구된다.
VDD2-Vth(N35)-VSS>Vth(N32)
VDD2-Vth(N35)-VSS>Vth(N37)
VDD2-Vth(N35)-VSS>Vth(N40)
일반적으로, 펄스의 진폭(VDD2-VSS)은 임계치 전압(Vth)에 비하여 충분히 크다. 따라서, 상기 모든 조건은 충족된다.
그런데, 노드(C)가 H레벨로 상승하면, 박막 트랜지스터(N32)가 온 동작하고, 출력 터미널(OUT)의 전위가 저위 전원(VSS)으로 하강한다(도 55). 또한, 박막 트랜지스터(N40)가 온 동작하고, 노드(F)의 전위가 저위 전원(VSS)으로 하강한다(도 55).
또한, 이 때, 온 동작한 박막 트랜지스터(N34)에 의해, 노드(B)의 전위는 저위 전원(VSS)으로 제어된다(도 55). 이 결과, 노드(A)도 저위 전원(VSS)으로 제어된다(도 55).
이윽고, 리셋 펄스는 H레벨에서 L레벨로 하강한다. 이 전위의 변화시, 박막 트랜지스터(N35)의 용량 커플링에 의해, 리셋 펄스의 전위 변화가 노드(C)에 간섭한다(도 55). 이 영향에 의해, 노드(C)의 전위는 H레벨을 유지하면서도, 그 전위는 Vc2로 저하된다.
여기서, Vc2는 이하의 3개의 조건을 충족시키는 것이 요구된다.
Vc2-VSS>Vth(N32)
Vc2-VSS>Vth(N37)
Vc2-VSS>Vth(N40)
이들의 조건을 충족시키는 한, 박막 트랜지스터(N32, N37 및 N40)의 온 동작이 계속된다.
즉, 박막 트랜지스터(N32)에 의해, 출력 터미널(OUT)에 대한 저위 전원(VSS)의 인가가 계속된다.
또한, 박막 트랜지스터(N37)에 의해, 노드(B)에 대한 저위 전원(VSS)의 인가가 계속된다. 따라서, 박막 트랜지스터(N34)를 통과하여 노드(A)에 리셋 펄스의 전위 변화가 간섭하는 일이 없고, 박막 트랜지스터(N31)의 오프 동작점은 어긋나지 않게 된다.
이 전위 상태는 노드(C)의 전위가 Vc2인 동안 유지된다. 즉, 다음에 세트 펄스가 H레벨로 전환될 때까지 노드(A)의 전위는 저위 전원(VSS)으로 유지된다. 결과적으로, 박막 트랜지스터(N31)의 리크 전류를 최소화할 수 있다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(45)의 경우에는 실시예 15와 같은 동작과 효과를 보다 적은 소자 수로 실현할 수 있다.
실시예 17
여기서도, 실시예 2의 변형 실시예에 관한 버퍼(45)를 설명한다.
도 56에 버퍼(45)의 17개째의 실시예를 도시한다. 또한, 도 56에는 도 52와의 대응 부분에 동일 부호를 붙여서 나타낸다.
이 실시예에 관한 버퍼(45)는 실시예 16에 관한 회로 구성에서 박막 트랜지스터(N52)를 제외한 회로 구성과 같다. 즉, 실시예 15에 관한 회로 구성의 제 1 및 제 2의 입력 스테이지로부터 부트스트랩 회로를 생략한 회로 구성에 대응한다. 이 회로 구성의 채용에 의해, 실시예 16보다도 더욱 소자 수가 적은 버퍼를 실현한다. 또한, 이 실시예는 실시예 8에 대응한다.
도 57에, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 도시한다.
또한, 도 57에 도시하는 파형은 각각 도 39에 도시하는 각 파형에 대응한다.
이 실시예의 경우도, 세트 펄스(입력 터미널(INs))와 리셋 펄스(INr)의 신호 진폭은 VSS와 VDD2(<VDD1)의 2치로 주어진다.
전술한 바와 같이, 이 실시예에 관한 버퍼(45)는 박막 트랜지스터(N53)를 갖지 않는 점에서, 실시예 16에 관한 버퍼(45)와 공통된다. 따라서, 리셋 펄스가 H레벨로 상승하는 타이밍 이후의 동작은 실시예 16의 구동 동작과 같게 된다.
그래서, 이하에서는 세트 펄스가 H레벨로 상승하고 나서 리셋 펄스가 H레벨로 상승하기까지의 동작을 설명한다.
세트 펄스가 L레벨에서 H레벨로 상승하면, 박막 트랜지스터(N33과 N36)가 온 동작한다.
이에 수반하여, 노드(B)의 전위는 상승하고(도 57), 노드(C)의 전위는 저위 전원(VSS)으로 저하된다(도 57).
그런데, 이 실시예의 경우에는 박막 트랜지스터(N33)의 게이트 전극측에 부트스트랩 회로가 존재하지 않는다. 따라서, 세트 펄스의 H레벨로의 상승 직후에 있어서의 노드(B)의 전위는 VDD2-Vth(N33)로 주어지는 H레벨까지밖에 상승할 수 없다.
단, 노드(B)가 H레벨로 상승하면, 출력 터미널(OUT)의 전위도 H레벨로 상승하고, 노드(A)의 부트스트랩 동작에 의해, 노드(F)의 전위는 제 3의 고위 전 원(VDD3)까지 상승한다.
이 상승 후의 제 3의 고위 전원(VDD3)은 VDD3-VDD2>Vth(N41)를 충족시킨다. 따라서, 박막 트랜지스터(N41)가 온 동작하고, 노드(B)에 제 2의 고위 전원(VDD2)이 공급되는 상태가 된다(도 57).
이 후는 세트 펄스가 H레벨에서 L레벨로 하강할 때에도, 박막 트랜지스터(N41)에 의해, 노드(B)의 전위는 제 2의 고위 전원(VDD2)으로 유지된다. 또한, 마찬가지로 노드(B)가 H레벨인 동안, 노드(C)는 박막 트랜지스터(N38)에 의해 저위 전원(VSS)에 고정된다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(45)의 경우에는 실시예 16과 같은 동작과 효과를 얻을 수 있는 버퍼를 보다 적은 소자 수로 실현할 수 있다.
실시예 18
여기서도, 실시예 2의 변형 실시예에 관한 버퍼(45)를 설명한다.
도 58에 버퍼(45)의 18개째의 실시예를 도시한다. 또한, 도 58에는 도 46과의 대응 부분에 동일 부호를 붙여서 나타낸다.
이 실시예에 관한 버퍼(45)는 실시예 12에 관한 회로 구성중 제 1의 입력 스테이지의 부분에서 레벨 시프트를 실현하는 회로 구성에 대응한다. 이 때문에, 제 2의 입력 스테이지를 구성하는 박막 트랜지스터(N35)의 주전극과 제 1의 입력 스테이지를 구성하는 박막 트랜지스터(N52)의 게이트 전극을 제 2의 고위 전원(VDD2)(<VDD1)에 접속하는 구조를 채용한다. 이로써, 세트 펄스와 리셋 펄스를 저진폭화하여, 실시예 12보다도 소비 전력이 적게 되는 버퍼를 실현한다. 또한, 이 실시예는 실시예 9에 대응한다.
도 59에, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 도시한다. 또한, 도 59는 도 41에 대응한다.
이 실시예의 경우도, 도 59에 도시하는 바와 같이, 세트 펄스(입력 터미널(INs))와 리셋 펄스(입력 터미널(INr))의 신호 진폭은 VSS와 VDD2(<VDD1)의 2치로 주어진다.
우선, 세트 펄스가 H레벨로 상승하는 타이밍에서, 제 1의 입력 스테이지의 노드(D)가 H레벨로 상승한다(도 59). 이로써, 박막 트랜지스터(N33)가 온 동작하고, 노드(B)의 전위가 상승한다(도 59).
이 노드(B)의 전위의 상승에 수반하여, 박막 트랜지스터(N33)의 게이트 전위(노드(D)의 전위)는 부트스트랩 보조 용량(Cb32)의 축적 전하분만큼 상승한다(도 59). 상승 후의 전위(Vd)가, Vd-VDD1>Vth(N33)를 충족시킬 때, 박막 트랜지스터(N33)의 온 동작시에 노드(B)의 전위가 제 1의 고위 전원(VDD1)이 된다(도 59). 즉, 펄스 진폭의 레벨 변환이 실행된다.
전술한 바와 같이 노드(B)가 제 1의 고위 전원(VDD1)까지 상승하면, 노드(A)의 전위도 H레벨로 상승한다. 이 때, 박막 트랜지스터(N31 및 N39)가 온 동작하고, 출력 터미널(OUT)의 전위와 노드(F)의 전위가 함께 상승한다(도 59).
또한, 출력 터미널(OUT)이나 노드(F)의 전위의 상승에 수반하여, 노드(A)의 전위는 부트스트랩 보조 용량(Cb31)의 축적 전하분만큼 상승한다(도 59).
상승 후의 전위(Va)가, Va-VDD1>Vth(N31)를 충족시킬 때, 박막 트랜지스터(N31)의 온 동작시에 출력 터미널(OUT)의 전위가 제 1의 고위 전원(VDD1)이 된다(도 59).
또한, 상승 후의 전위(Va)는 Va-VDD3>Vth(N39)를 충족시킨다. 이로써, 박막 트랜지스터(N39)의 온 동작시에 있어서의 노드(F)의 전위가 제 3의 고위 전원(VDD3)이 된다(도 59).
전술한 바와 같이, 제 3의 고위 전원(VDD3)은 VDD3-VDD1>Vth(N41)를 충족시키도록 주어져 있다.
따라서 박막 트랜지스터(N41)가 온 동작하고, 노드(B)에 제 1의 고위 전원(VDD1)을 공급하는 상태가 된다.
그런데, 이 세트 펄스가 H레벨인 기간, 박막 트랜지스터(N36)도 온 동작하고 있다. 이 때문에, 출력 스테이지를 구성하는 박막 트랜지스터(N32)의 게이트 전위(노드(C)의 전위)는 저위 전원(VSS)으로 제어된다(도 59).
이윽고, 세트 펄스는 H레벨에서 L레벨로 하강한다. 이 전위의 변화시에, 용량 커플링에 의해, 세트 펄스의 전위 변화가 노드(B)와 노드(C) 양쪽에 간섭한다.
그런데, 전술한 바와 같이, 박막 트랜지스터(N41)의 게이트 전극에는 노드(F)를 통과하여 제 3의 고위 전원(VDD3)이 인가되어 있다(도 59). 이 때문에, 온 동작을 계속하는 박막 트랜지스터(N41)에 의해 노드(B)의 전위는 제 1의 고위 전원(VDD1)에 고정적으로 유지된다(도 59). 이 동작이, 이 실시예에 관한 특징적인 전위 상태이다.
따라서 세트 펄스가 L레벨로 하강한 후도, 노드(A, B 및 F)의 전위는 세트 펄스가 H레벨인 경우와 같은 전위 상태로 유지된다.
또한, 노드(B)의 전위가 제 1의 고위 전원(VDD1)을 유지함으로써, 온 동작한 박막 트랜지스터(N38)를 통과하여, 노드(C)에 대한 저위 전원(VSS)의 인가가 계속된다(도 59).
이것은 노드(C)가 세트 펄스의 전위 변화에 수반하는 간섭의 영향을 받지 않는 것(박막 트랜지스터(N32)의 오프 동작점이 어긋나지 않는 것)을 의미한다.
이 전위 상태는 노드(B)의 전위가 제 1의 고위 전원(VDD1)인 동안 유지된다. 즉, 리셋 펄스가 H레벨로 전환될 때까지, 노드(C)는 저위 전원(VSS)으로 유지된다. 결과적으로, 박막 트랜지스터(N32)의 리크 전류는 최소화된다.
또한, 노드(B)의 전위가 제 1의 고위 전원(VDD1)이라는 것은 박막 트랜지스터(N51)가 컷오프 상태에 있는 것을 의미한다. 따라서, 노드(A)의 플로팅 상태는 유지되고, 노드(A)의 전위는 부트스트랩 전위(즉, Va)를 유지한다(도 59). 이 때문에, 제 1의 출력 스테이지의 출력 터미널(OUT)에는 고위 전원(VDD1)이 계속적으로 나타난다(도 59).
이윽고, 리셋 펄스가 L레벨에서 H레벨이 되면(도 59), 이번에는 박막 트랜지스터(N35)가 온 동작하고, 노드(C)의 전위가 상승한다(도 59). 단, 노드(C)의 전위는 제 2의 고위 전원(VDD2)에 대해 박막 트랜지스터(N35)의 임계치 전압(Vth)(N35)만큼 낮은 전위로 주어진다. 즉, VDD2-Vth(N35)까지 상승한다.
또한, 여기서의 H레벨(VDD2-Vth(N35))은 이하의 3개의 조건을 충족시키는 것 이 요구된다.
VDD2-Vth(N35)-VSS>Vth(N32)
VDD2-Vth(N35)-VSS>Vth(N37)
VDD2-Vth(N35)-VSS>Vth(N40)
일반적으로, 펄스의 진폭(VDD2-VSS)은 임계치 전압(Vth)에 비하여 충분히 크다. 따라서, 상기 모든 조건은 충족된다.
그런데, 노드(C)가 H레벨로 상승하면, 박막 트랜지스터(N32)가 온 동작하고, 출력 터미널(OUT)의 전위가 저위 전원(VSS)으로 하강한다(도 59).
이윽고, 리셋 펄스는 H레벨에서 L레벨로 하강한다. 이 전위의 변화시, 박막 트랜지스터(N35)의 용량 커플링에 의해, 리셋 펄스의 전위 변화가 노드(C)에 간섭한다(도 59). 이 영향에 의해, 노드(C)의 전위는 H레벨을 유지하면서도, 그 전위는 Vc2로 저하된다.
여기서, Vc2는 이하의 3개의 조건을 충족시키는 것이 요구된다.
Vc2-VSS>Vth(N32)
Vc2-VSS>Vth(N37)
Vc2-VSS>Vth(N40)
이들의 조건을 충족시키는 한, 박막 트랜지스터(N32, N37 및 N40)의 온 동작이 계속된다.
즉, 박막 트랜지스터(N32)에 의해, 출력 터미널(OUT)에 대한 저위 전원(VSS)의 인가가 계속된다.
또한, 박막 트랜지스터(N37)에 의해, 노드(B)에 대한 저위 전원(VSS)의 인가가 계속된다. 따라서, 박막 트랜지스터(N34)를 통과하여 노드(A)에 리셋 펄스의 전위 변화가 간섭하는 일이 없고, 박막 트랜지스터(N31)의 오프 동작점은 어긋나지 않게 된다.
이 전위 상태는 노드(C)의 전위가 Vc2인 동안 유지된다. 즉, 다음에 세트 펄스가 H레벨로 전환될 때까지 노드(A)의 전위는 저위 전원(VSS)으로 유지된다. 결과적으로, 박막 트랜지스터(N31)의 리크 전류를 최소화할 수 있다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(45)의 경우에는 실시예 12와 같은 동작과 효과를 얻을 수 있는 버퍼이고, 그 앞 스테이지 회로(예를 들면 시프트 레지스터)에서의 소비 전력이 적게 되는 버퍼를 실현할 수 있다.
실시예 19
여기서도, 실시예 2의 변형 실시예에 관한 버퍼(45)를 설명한다.
도 60에 버퍼(45)의 실시예 19를 도시한다. 또한, 도 60에는 도 48과의 대응 부분에 동일 부호를 붙여서 나타낸다.
도 60과 도 48을 대비하여 알 수 있는 바와 같이, 이 실시예에 관한 회로 구성과 실시예 13에 관한 회로 구성은 같다.
차이는 이 실시예에 관한 세트 펄스와 리셋 펄스의 진폭이, 실시예 13에 비하여 저 진폭화되어 있는 점이다. 즉, 이 실시예의 경우에는 세트 펄스와 리셋 펄스를 VSS와 VDD2(<VDD1)의 2치로 구동하는 점이다. 또한, 이 실시예는 실시예 10에 대응한다.
도 61에 의거하여, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 설명한다. 또한, 도 61에 도시하는 파형은 각각 도 43의 각 파형에 대응한다.
이 실시예의 경우도, 도 61에 도시하는 바와 같이, 세트 펄스(입력 터미널(INs))와 리셋 펄스(입력 터미널(INr))의 신호 진폭은 VSS와 VDD2(<VDD1)의 2치로 주어진다.
우선, 세트 펄스가 H레벨로 상승하는 타이밍에서, 박막 트랜지스터(N33과 N36)가 온 동작한다.
이에 수반하여, 노드(B)의 전위가 상승하고(도 61), 노드(C)의 전위는 저위 전원(VSS)으로 저하된다(도 61).
그런데, 이 실시예의 경우에는 박막 트랜지스터(N33)의 게이트 전극측에 부트스트랩 회로가 존재하지 않는다. 따라서, 세트 펄스의 H레벨로의 상승 직후에 있어서의 노드(B)의 전위는 VDD2-Vth(N33)로 주어지는 H레벨까지밖에 상승할 수 없다.
단, 노드(B)가 H레벨로 상승하면, 출력 터미널(OUT)의 전위도 H레벨로 상승하고, 노드(A)의 전위는 부트스트랩 전위(Va)까지 상승한다(도 61). 이 부트스트랩 전위(Va)는 Va-VDD1>Vth(N31)를 충족시키기 때문에, 출력 터미널(OUT)의 전위는 제 1의 고위 전원(VDD1)으로 상승한다(도 61).
또한, 상승 후의 전위(Va)는 Va-VDD3>Vth(N39)를 충족시킨다. 이로써, 박막 트랜지스터(N39)의 온 동작시에 있어서의 노드(F)의 전위가 제 3의 고위 전 원(VDD3)이 된다(도 61).
전술한 바와 같이, 제 3의 고위 전원(VDD3)은 VDD3-VDD1>Vth(N41)를 충족시키도록 주어져 있다.
따라서 박막 트랜지스터(N41)가 온 동작하고, 노드(B)에 제 1의 고위 전원(VDD1)이 공급되는 상태가 된다(도 61).
그런데, 이 세트 펄스가 H레벨인 기간, 박막 트랜지스터(N36)도 온 동작하고 있다. 이 때문에, 출력 스테이지를 구성하는 박막 트랜지스터(N32)의 게이트 전위(노드(C)의 전위)는 저위 전원(VSS)으로 제어된다(도 61).
이윽고, 세트 펄스는 H레벨에서 L레벨로 하강한다. 이 전위의 변화시에, 용량 커플링에 의해, 세트 펄스의 전위 변화가 노드(B)와 노드(C) 양쪽에 간섭한다.
그런데, 전술한 바와 같이, 박막 트랜지스터(N41)의 게이트 전극에는 노드(F)를 통과하여 제 3의 고위 전원(VDD3)이 인가되어 있다(도 61).
이 때문에, 온 동작을 계속하는 박막 트랜지스터(N41)에 의해 노드(B)의 전위는 제 1의 고위 전원(VDD1)에 고정적으로 유지된다(도 61). 이 동작이, 이 실시예에 관한 특징적인 전위 상태이다.
따라서 세트 펄스가 L레벨로 하강한 후도, 노드(A, B 및 F)의 전위는 세트 펄스가 H레벨인 경우와 같은 전위 상태로 유지된다.
또한, 노드(B)의 전위가 제 1의 고위 전원(VDD1)을 유지함으로써, 온 동작한 박막 트랜지스터(N38)를 통과하여, 노드(C)에 대한 저위 전원(VSS)의 인가가 계속된다(도 61).
이것은 노드(C)가 세트 펄스의 전위 변화에 수반하는 간섭의 영향을 받지 않는 것(박막 트랜지스터(N32)의 오프 동작점이 어긋나지 않는 것)을 의미한다.
이 전위 상태는 노드(B)의 전위가 제 1의 고위 전원(VDD1)인 동안 유지된다. 즉, 리셋 펄스가 H레벨로 전환될 때까지, 노드(C)는 저위 전원(VSS)으로 유지된다. 결과적으로, 박막 트랜지스터(N32)의 리크 전류는 최소화된다.
또한, 노드(B)의 전위가 제 1의 고위 전원(VDD1)이라는 것은 박막 트랜지스터(N51)가 컷오프 상태에 있는 것을 의미한다. 따라서, 노드(A)의 플로팅 상태는 유지되고, 노드(A)의 전위는 부트스트랩 전위(즉, Va)를 유지한다(도 61). 이 때문에, 제 1의 출력 스테이지의 출력 터미널(OUT)에는 고위 전원(VDD1)이 계속적으로 나타난다(도 61).
이윽고, 리셋 펄스가 L레벨에서 H레벨이 되면(도 61), 이번에는 박막 트랜지스터(N35)가 온 동작하고, 노드(C)의 전위가 H레벨로 상승한다(도 61). 단, 노드(C)의 전위는 제 2의 고위 전원(VDD2)에 대해 박막 트랜지스터(N35)의 임계치 전압(Vth)(N35)만큼 낮은 전위로 주어진다. 즉, VDD2-Vth(N35)까지 상승한다.
또한, 여기서의 H레벨(VDD2-Vth(N35))은 이하의 3개의 조건을 충족시키는 것이 요구된다.
VDD2-Vth(N35)-VSS>Vth(N32)
VDD2-Vth(N35)-VSS>Vth(N37)
VDD2-Vth(N35)-VSS>Vth(N40)
일반적으로, 펄스의 진폭(VDD2-VSS)은 임계치 전압(Vth)에 비하여 충분히 크 다. 따라서, 상기 모든 조건은 충족된다.
그런데, 노드(C)가 H레벨로 상승하면, 박막 트랜지스터(N32)가 온 동작하고, 출력 터미널(OUT)의 전위가 저위 전원(VSS)으로 하강한다(도 61).
또한, 박막 트랜지스터(N40)가 온 동작하고, 노드(F)의 전위가 저위 전원(VSS)으로 하강한다(도 61).
또한, 이 때, 온 동작한 박막 트랜지스터(N34)에 의해, 노드(B)의 전위는 저위 전원(VSS)으로 제어된다(도 61). 이 결과, 노드(A)도 저위 전원(VSS)으로 제어된다(도 61).
이윽고, 리셋 펄스는 H레벨에서 L레벨로 하강한다. 이 전위의 변화시, 박막 트랜지스터(N35)의 용량 커플링에 의해, 리셋 펄스의 전위 변화가 노드(C)에 간섭한다(도 61). 이 영향에 의해, 노드(C)의 전위는 H레벨을 유지하면서도, 그 전위는 Vc2로 저하된다.
여기서, Vc2는 이하의 3개의 조건을 충족시키는 것이 요구된다.
Vc2-VSS>Vth(N32)
Vc2-VSS>Vth(N37)
Vc2-VSS>Vth(N40)
이들의 조건을 충족시키는 한, 박막 트랜지스터(N32, N37 및 N40)의 온 동작이 계속된다.
즉, 박막 트랜지스터(N32)에 의해, 출력 터미널(OUT)에 대한 저위 전원(VSS)의 인가가 계속된다.
또한, 박막 트랜지스터(N37)에 의해, 노드(B)에 대한 저위 전원(VSS)의 인가가 계속된다. 따라서, 박막 트랜지스터(N34)를 통과하여 노드(A)에 리셋 펄스의 전위 변화가 간섭하는 일이 없고, 박막 트랜지스터(N31)의 오프 동작점은 어긋나지 않게 된다.
이 전위 상태는 노드(C)의 전위가 Vc2인 동안 유지된다. 즉, 다음에 세트 펄스가 H레벨로 전환될 때까지 노드(A)의 전위는 저위 전원(VSS)으로 유지된다. 결과적으로, 박막 트랜지스터(N31)의 리크 전류를 최소화할 수 있다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(45)의 경우에는 실시예 13과 같은 동작과 효과를 얻을 수 있는 버퍼이고, 그 앞 스테이지 회로(예를 들면 시프트 레지스터)에서의 소비 전력이 적게 되는 버퍼를 실현할 수 있다.
실시예 20
전술한 각 실시예의 경우에서는 1조로 이루어진 세트 펄스와 리셋 펄스가 입력되는 버퍼(45)에 관해 설명하였지만, 복수조의 세트 펄스와 리셋 펄스를 입력하는 버퍼도 구성할 수 있다. 여기서는 2조의 세트 펄스와 리셋 펄스가 버퍼에 입력되는 경우에 관해 생각한다.
도 62에, 실시예 2에 관한 버퍼(45)(도 26)에 있어서의 제 1 및 제 2의 입력 스테이지를 병렬로 접속한 회로예를 도시한다. 또한, 도 62에서는 각 스테이지의 출력 터미널에 부트스트랩 보조 용량(Cb)을 접속하여 도시하고 있다. 도 62에서는 제 1조의 세트 펄스와 리셋 펄스에 대응하는 박막 트랜지스터(N33, N34, N35, N36, N52 및 N53)를 N331, N341, N351, N361, N521 및 N531로 나타낸다.
또한, 도 62에서는 제 2조의 세트 펄스와 리셋 펄스에 대응하는 박막 트랜지스터(N33, N34, N35, N36, N52 및 N53)를 N332, N342, N352, N362, N522 및 N532로 나타낸다. 이와 같이, 2조의 세트 펄스와 리셋 펄스를 입력할 수 있으면, 출력 펄스의 펄스 폭이나 펄스의 출력 타이밍을 복합적으로 가변할 수 있는 버퍼를 실현할 수 있다.
또한, 세트 펄스와 리셋 펄스의 입력 수는 각각 필요에 따라 정하면 좋다. 또한, 세트 펄스와 리셋 펄스의 입력 수가 동수일 필요도 없다. 이런 종류의 회로 구성의 채용에 의해, 제어 신호(세트 펄스, 리셋 펄스) 수가 복수 있는 멀티 입력의 버퍼를 실현할 수 있다.
또한, 도 37의 경우에는 제 1 및 제 2의 입력 스테이지를 구성하는 N331과 N332, N341과 N342, N351과 N352, N361과 N362가 각각 출력 터미널에 관해 병렬로 접속되어 있지만, 이들의 일부 또는 전부가, 2개의 동작 전원(예를 들면 VDD1과 VSS) 사이에 직렬로 접속되어도 좋다.
물론, 이 실시예의 구조는 이 명세서에서 제안하는 그 밖의 실시예에 대해서도 적용 가능하다. 예를 들면 도 63에 도시하는 바와 같이, 실시예 11에 관한 회로 구성을 갖는 버퍼(45)(도 44)에 있어서의 제 1 및 제 2의 입력 스테이지를 병렬로 접속한 회로 구성을 채용하여도 좋다. 이 도 63에도, 각 스테이지의 출력 터미널에는 부트스트랩 보조 용량(Cb)이 접속되어 있는 것으로 한다.
도 63에서도, 제 1조의 세트 펄스와 리셋 펄스에 대응하는 박막 트랜지스터(N33, N34, N35, N36, N52 및 N53)를 N331, N341, N351, N361, N521 및 N531로 나타낸다.
또한, 도 63에서도, 제 2조의 세트 펄스와 리셋 펄스에 대응하는 박막 트랜지스터(N33, N34, N35, N36, N52 및 N53)를 N332, N342, N352, N362, N522 및 N532로 나타낸다.
실시예 21
전술한 각 실시예의 경우에는 제 1의 출력 스테이지를 구성하는 박막 트랜지스터(N31)의 한쪽의 주전극에 제 1의 고위 전원(VDD1)이 접속되는 경우에 관해 설명하였다.
그러나, 이 제 1의 고위 전원(VDD1)의 인가에 대신하여, 펄스 신호선(임의의 제어 펄스가 주어지는 신호선)을 접속할 수도 있다.
도 64에, 실시예 2의 출력 스테이지를 구성하는 박막 트랜지스터(N31)에 제어 펄스(Vpulse)를 인가하는 경우의 회로 구성을 도시한다.
도 65에, 이 회로예에 관한 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 도시한다.
또한, 도 65는 세트 펄스(입력 터미널(INs))의 전위 상태를 도시한다. 도 65는 리셋 펄스(입력 터미널(INr))의 전위 상태를 도시한다.
도 65는 박막 트랜지스터(N33)의 게이트 전극 배선(노드(D))의 전위 상태를 도시한다.
도 65는 박막 트랜지스터(N35)의 게이트 전극 배선(노드(E))의 전위 상태와, 제 1의 입력 스테이지의 출력 터미널이 접속되는 제어 배선(노드 B)의 전위 상태 와, 제 2의 출력 스테이지의 출력 터미널이 접속되는 제어 배선(노드(F))의 전위 상태와, 박막 트랜지스터(N31)의 게이트 전극 배선(노드(A))의 전위 상태와, 제 2의 입력 스테이지의 출력 터미널이 접속되는 제어 배선(노드(C))의 전위 상태와, 별도 배선에 인가되는 제어 펄스(Vpulse)의 전위 상태와, 출력 스테이지의 출력 터미널(OUT)에 나타나는 전위 상태를 도시한다.
우선, 세트 펄스가 H레벨로 상승하는 타이밍부터 설명한다.
세트 펄스가 H레벨(제 1의 고위 전원(VDD1))로 상승하면, 제 1의 입력 스테이지의 노드(D)가 H레벨로 상승한다(도 65). 이로써, 박막 트랜지스터(N33)가 온 동작하고, 노드(B)의 전위가 상승한다(도 65).
또한, 노드(B)의 전위의 상승에 수반하여, 박막 트랜지스터(N33)의 게이트 전위(노드(D)의 전위)는 부트스트랩 보조 용량(Cb32)의 축적 전하분만큼 상승한다(도 65). 이 상승 후의 전위가 Vd이다. 이 전위(Vd)가, Vd-VDD1>Vth(N33)를 충족시킬 때, 박막 트랜지스터(N33)의 온 동작시에 있어서의 노드(B)의 전위가 제 1의 고위 전원(VDD1)이 된다(도 65).
전술한 바와 같이 노드(B)가 제 1의 고위 전원(VDD1)까지 상승하면, 노드(A)의 전위가 VDD1-Vth(N51)로 주어지는 전위로 변화한다(도 65).
단, 펄스 신호선에 인가되는 제어 펄스(Vpulse)의 전위는 저위 전원(VSS)이기 때문에(도 65), 출력 터미널(OUT)의 전위는 저위 전원(VSS)인 채이다(도 65).
한편, 박막 트랜지스터(N39)는 이 노드(A)의 전위에 의해 온 동작한다. 이 때, 노드(F)의 전위는 VDD1-Vth(N51)-Vth(N39)로 주어진다.
이 노드(F)의 전위에 의해 박막 트랜지스터(N41)는 온 동작하고, 노드(B)에 제 1의 고위 전원(VDD1)을 인가하는 상태가 된다.
또한, 이 세트 펄스가 H레벨인 기간, 박막 트랜지스터(N36)가 온 동작하고 있기 때문에, 박막 트랜지스터(N32)의 게이트 전위(노드(C)의 전위)는 저위 전원(VSS)으로 제어된다(도 65).
이윽고, 세트 펄스는 H레벨에서 L레벨로 하강한다. 이 전위의 변화시에, 용량 커플링에 의해, 세트 펄스의 전위 변화가 노드(B와 C)의 양쪽으로 뛰어들어오도록 작용한다.
단, 이 때, 노드(B)에 대해서는 온 상태에 있는 박막 트랜지스터(N41)로부터 H레벨의 전위의 공급이 계속하고 있다. 따라서, 세트 펄스의 전위 변화의 간섭의 영향은 경미하다.
또한, 노드(B)가 H레벨을 유지함으로써, 박막 트랜지스터(N38)가 온 동작하고, 노드(C)의 전위는 저위 전원(VSS)에 고정된다. 이 때문에, 노드(C)가 세트 펄스의 간섭의 영향을 받는 일은 없다. 결과적으로, 박막 트랜지스터(N32)의 오프 동작점이 어긋나지 않게 된다.
이 전위 상태는 기본적으로, 리셋 펄스가 H레벨로 전환될 때까지 유지된다.
그런데, 이 실시예의 경우, 세트 펄스가 저위 전원(VSS)으로 하강한 타이밍 이후에, H레벨을 고위 전원(VDD1)으로 하는 제어 펄스(Vpulse)가 펄스 신호선에 입력된다(도 65). 이 실시예의 경우, 제어 펄스(Vpulse)는 2개의 펄스로 구성된다. 1번째의 펄스는 상승과 하강의 양쪽이 구형의 펄스이다. 2번째의 펄스는 상승만 구 형이고, 하강은 완만하다.
이 제어 펄스(Vpulse)의 입력에 의해 박막 트랜지스터(N31)는 온 동작하고, 출력 터미널(OUT)의 전위가 상승한다. 이 출력 터미널(OUT)의 전위의 상승에 수반하여, 박막 트랜지스터(N31)의 게이트 전위(노드(A)의 전위)는 부트스트랩 보조 용량(Cb31)의 축적 전하분만큼 상승한다(도 65(G)). 상승 후의 전위(Va)가, Va-VDD1>Vth(N31)를 충족시킬 때, 박막 트랜지스터(N31)의 온 동작시에 출력 터미널(OUT)의 전위가 고위 전원(VDD1)이 된다(도 65).
또한, 이 노드(A)의 전위 상승에 수반하여, 노드(F)의 전위는 Va-Vth(N39)로 상승한다. 물론, 이 상승 후의 전위는 박막 트랜지스터(N41)를 온 동작시키는데 충분한 전위이다.
이윽고, 리셋 펄스가 L레벨에서 H레벨이 되면(도 65), 이번에는 박막 트랜지스터(N35)가 온 동작하고, 노드(C)의 전위가 상승한다(도 65). 또한, 노드(C)의 전위의 상승에 수반하여, 박막 트랜지스터(N35)의 게이트 전위(노드(E)의 전위)는 부트스트랩 보조 용량(Cb33)의 축적 전하분만큼 상승한다(도 65). 이 상승 후의 전위가 Ve이다. 이 전위(Ve)가, Ve-VDD1>Vth(N35)를 충족시킬 때, 박막 트랜지스터(N35)의 온 동작시에 있어서의 노드(C)의 전위가 제 1의 고위 전원(VDD1)이 된다(도 65).
전술한 바와 같이 노드(C)가 제 1의 고위 전원(VDD1)까지 상승하면, 박막 트랜지스터(N32와 N40)가 온 동작한다. 이로써, 출력 터미널(OUT)과 노드(F)의 전위는 저위 전원(VSS)으로 천이한다(도 65).
그런데, 이 리셋 펄스가 H레벨인 기간, 박막 트랜지스터(N34)도 온 동작하고 있다. 따라서, 노드(B)의 전위는 저위 전원(VSS)으로 제어된다(도 65). 또한, 이에 수반하여, 출력 스테이지를 구성하는 박막 트랜지스터(N31)의 게이트 전위(노드(A)의 전위)도, 저위 전원(VSS)으로 저하된다.
이윽고, 리셋 펄스는 H레벨에서 L레벨로 하강한다. 이 전위의 변화시에, 용량 커플링에 의해, 리셋 펄스의 전위 변화가 노드(C)에 간섭한다.
도 65 에 도시하는 바와 같이, 노드(C)의 전위는 H레벨을 유지하면서도, 그 전위는 고위 전원(VDD1)으로부터 Vc2로 저하된다.
이 때, 노드(C)의 전위(Vc2)가, Vc2-VSS>Vth(N32)를 충족시킬 때, 박막 트랜지스터(N32)의 온 상태가 계속되고, 출력 터미널(OUT)의 전위가 저위 전원(VSS)으로 유지된다(도 65).
또한, 노드(C)의 전위(Vc2)가, Vc2-VSS>Vth(N37)를 충족시킴으로써, 박막 트랜지스터(N37)가 온 동작하고, 노드(B)에 대한 저위 전원(VSS)의 인가를 계속한다.
이것은 노드(C)가 세트 펄스의 간섭의 영향을 받지 않는 것(박막 트랜지스터(N31)의 오프 동작점이 어긋나지 않는 것)을 의미한다. 이 전위 상태는 노드(C)의 전위가 Vc2인 동안 유지된다. 즉, 다음에 세트 펄스가 H레벨로 전환될 때까지 노드(B)의 전위는 저위 전원(VSS)으로 유지된다. 결과적으로, 박막 트랜지스터(N31)의 리크 전류를 최소화할 수 있다.
이 회로 구성의 채용에 의해, 노드(A)의 부트스트랩 동작은 펄스 신호선에 인가되는 제어 펄스(Vpulse)(도 65)가 제 1의 고위 전원(VDD1)으로 상승하는 타이 밍에서 동기하여 실행된다. 따라서, 도 65 에 도시하는 바와 같이, 세트 신호의 상승 타이밍과 리셋 신호의 상승 타이밍으로 끼워진 기간에 입력되는 제어 펄스(Vpulse)의 전위 변화를 뽑아낸 출력 펄스가 출력 터미널(OUT)에 나타나게 된다.
이와 같이, 이 실시예에 관한 회로 구성의 채용에 의해, 출력 펄스의 파형의 조정이 가능해진다. 예를 들면 출력 펄스를 복수회의 펄스로 분할하거나, 트랜지언트(상승·하강) 특성을 조정하는 것이 가능해진다.
도 66에, 실시예 11의 출력 스테이지를 구성하는 박막 트랜지스터(N31)에 제어 펄스(Vpulse)를 인가하는 경우의 회로 구성을 도시한다.
도 67에, 이 회로예에 관한 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 도시한다.
또한, 도 67의 파형은 각각 도 65의 각 파형에 대응한다.
도 67과 도 65를 비교하여 알 수 있는 바와 같이, 기본적인 동작은 같다. 차이는 세트 펄스가 H레벨에서 L레벨로 하강하고 나서 리셋 펄스가 H레벨로 상승하기까지의 기간에 있어서의 노드(F)(도 67)의 전위이다. 이하에서는 이 상위점에 관한 전위 변화에 관해서만 설명한다.
세트 펄스가 H레벨에서 L레벨로 하강할 때, 용량 커플링에 의해, 세트 펄스의 전위 변화가 노드(B와 C)의 양쪽으로 뛰어들어오도록 작용한다.
이 회로예의 경우도, 노드(B)에 대해서는 온 상태에 있는 박막 트랜지스터(N41)로부터 H레벨의 전위의 공급이 계속한다. 이 때문에, 이 회로예의 경우도, 세트 펄스의 전위 변화의 간섭의 영향은 경미하게 된다.
이 상태에서, H레벨을 고위 전원(VDD1)으로 하는 제어 펄스(Vpulse)가 펄스 신호선에 입력된다(도 67). 이 제어 펄스(Vpulse)의 입력에 의해 박막 트랜지스터(N31)는 온 동작하고, 출력 터미널(OUT)의 전위가 상승한다. 이 출력 터미널(OUT)의 전위의 상승에 수반하여, 박막 트랜지스터(N31)의 게이트 전위(노드(A)의 전위)는 부트스트랩 보조 용량(Cb31)의 축적 전하분만큼 상승한다(도 67). 상승 후의 전위(Va)가, Va-VDD1>Vth(N31)를 충족시킬 때, 박막 트랜지스터(N31)의 온 동작시에 출력 터미널(OUT)의 전위가 고위 전원(VDD1)이 된다(도 67).
또한, 이 노드(A)의 전위 상승에 수반하여, Va-VDD3>Vth(N39)를 충족시키는 상태가 된다. 이 결과, 노드(F)의 전위는 제 3의 고위 전원(VDD3)으로 상승한다.
이 상승 후의 전위는 박막 트랜지스터(N41)를 온 동작시키는데 충분한 전위이다. 따라서, 노드(B)에 대한 제 1의 고위 전원(VDD1)의 공급은 계속한다. 또한, H레벨의 노드(B)를 통과하여 박막 트랜지스터(N38)가 온 동작하고, 노드(C)의 전위가 저위 전원(VSS)에 고정된다.
그 밖의 구동 동작은 도 64에 도시된 회로 구성과 동일하다.
계속해서, 화소 어레이나 제어선 드라이버가 PMOS만으로 구성되는 경우에 알맞는 제어선 드라이버의 회로예에 관해 설명한다. 우선, 화소 어레이가 PMOS형의 박막 트랜지스터 구조만으로 형성되는 경우의 서브 화소(11)의 등가 회로예를 도 68 및 도 69에 도시한다.
도 68에 도시하는 서브 화소(11)의 구성은 도 2의 각 박막 트랜지스터를 NMOS형으로부터 PMOS형으로 치환한 이외는 기본적으로 같은 회로 구성이다. 따라 서, 그 구동 파형은 도 70에 도시하는 바와 같이, 도 4에서의 기록 제어선(WSL)과 점등 제어선(LSL)의 H레벨과 L레벨을 각각 치환한 관계가 된다.
도 69에 도시하는 서브 화소(11)의 구성은 도 3의 각 박막 트랜지스터를 NMOS형으로부터 PMOS형으로 치환한 이외는 기본적으로 같은 회로 구성이다. 또한, PMOS형의 박막 트랜지스터는 L레벨에서 온 동작한다. 따라서, 그 구동 파형은 도 4에서의 기록 제어선(WSL)과 점등 제어선(LSL)의 H레벨과 L레벨을 각각 치환한 관계가 된다. 점등 제어선(LSL)은 OLED에 순(forward)바이어스가 인가될 때가 발광 기간이 되기 때문에, 도 4와 같은 타이밍이다.
그와 관련하여, 도 68에 도시하는 서브 화소(11)는 유기 EL 소자(OLED)의 점등 동작과 소등 동작을 점등 제어 트랜지스터(P3)의 온·오프 제어에 의해 실현하는 구동 방식을 채용하는 경우의 회로 구성이다. 한편, 도 69에 도시하는 서브 화소(11)는 유기 EL 소자(OLED)의 점등 동작과 소등 동작을 점등 제어선(LSL)의 전위 변화에 의해 실현하는 구동 방식을 채용하는 경우의 회로 구성에 대응한다. 또한, 도 69의 경우, 점등 제어선(LSL)은 전류 공급선으로서도 기능한다.
도 71에, PMOS형의 박막 트랜지스터만으로 형성되는 제어선 드라이버의 구성예를 도시한다.
도 71에 도시하는 제어선 드라이버는 세트 신호 전송용의 시프트 레지스터(61)와, 리셋 신호 전송용의 시프트 레지스터(63)와, 각 시프트 스테이지로부터 출력되는 세트 신호와 리셋 신호에 의거하여 상보 동작하는 버퍼(65)로 구성된다.
또한, 버퍼(65)는 세트 신호의 입력에 의해 L레벨을 출력하고, 리셋 신호의 입력에 의해 H레벨을 출력한다.
도 72에, 이 제어선 드라이버의 구동 펄스 파형을 도시한다. 또한, 도 72는 세트 신호 전송용의 시프트 레지스터(61)의 출력 펄스(scan1)를 도시한다. 또한, 도 72는 리셋 신호 전송용의 시프트 레지스터(63)의 출력 펄스(scan2)를 도시한다. 또한, 도 72 는 버퍼(65)의 출력 펄스(out)를 도시한다.
도 72에 도시하는 바와 같이, 버퍼(65)의 출력 펄스(out)의 펄스 폭은 버퍼(65)에 입력되는 세트 신호와 리셋 신호의 입력 타이밍의 시간차에 일치한다. 따라서, 세트 신호와 리셋 신호의 전송 간격을 제어함에 의해, 버퍼(65)의 출력 펄스(out)의 펄스 폭을 자유롭게 설정하는 것이 가능해진다.
이하에서는 버퍼(65)의 실시예를 설명한다.
실시예 22
도 73에는 버퍼(65)의 실시예 22를 도시하고, 도 74에는 상기 버퍼(65)의 구동 파형을 도시한다.
도 73에 도시하는 버퍼(65)는 출력 스테이지(71)와, 제 1의 입력 스테이지(73)와, 제 2의 입력 스테이지(75)로 구성된다.
출력 스테이지(71)는 고위 전원(VDD)과 저위 전원(VSS1) 사이에, PMOS형의 박막 트랜지스터(P31 및 P32)를 직렬로 접속한 회로 구성을 갖고 있다. 이 중, 박막 트랜지스터(P31)는 저위 전원(VSS1)측에 접속되고, 박막 트랜지스터(P32)는 고위 전원(VDD)측에 접속된다. 또한, 박막 트랜지스터(P31과 P32)의 접속중점이 버퍼(65)의 출력 터미널(OUT)이 된다.
이 실시예의 경우, 박막 트랜지스터(P31)의 게이트 전극과 출력 터미널 사이에는 부트스트랩 보조 용량(Cb31)을 접속한다. 다만, 박막 트랜지스터(P31)의 게이트 용량이 충분히 큰 경우, 부트스트랩 보조 용량(Cb31)은 배치하지 않아도 좋다.
또한, 출력 스테이지(71)에는 박막 트랜지스터(P31)의 부트스트랩시의 게이트 전위(Vg)와 제 1의 입력 스테이지(73)의 출력 전위와의 전위차를 흡수하기 위한 박막 트랜지스터(P51)가 배치된다. 여기서, PMOS형의 박막 트랜지스터(P51)의 주전극의 한쪽은 박막 트랜지스터(P31)의 게이트 전극 배선(제어 배선인 노드(A))에 접속되고, 다른쪽은 제어 배선인 노드(B)에 접속된다. 또한, 박막 트랜지스터(P51)의 게이트 전극은 저위 전원(VSS1)에 접속된다.
또한, 노드(B)에는 전위 유지용의 용량(이하, "보존 용량"라고 한다)(Cs1)이 접속된다. 마찬가지로, 박막 트랜지스터(P32)의 게이트 전극 배선(제어 배선인 노드(C))에는 보존 용량(Cs2)이 접속된다. 이들은 노드(B 및 C)의 배선 용량이 작은 경우에, 그 보완용으로 접속된다. 이들의 보조 용량을 배치함에 의해, 박막 트랜지스터의 오프 리크나 배선 사이 용량을 통한 간섭 등의 오동작의 요인이 되는 노드 전위의 변동을 작게 할 수 있다.
제 1의 입력 스테이지(73)와 제 2의 입력 스테이지(75)는 기본적으로 출력 스테이지(71)와 같은 회로 구성이다.
우선, 제 1의 입력 스테이지(73)의 회로 구성을 설명한다. 제 1의 입력 스테이지(73)는 저위 전원(VSS1)과 고위 전원(VDD) 사이에, PMOS형의 박막 트랜지스터(P33 및 P34)를 직렬로 접속한 회로 구성을 갖고 있다. 이 중, 박막 트랜지스 터(P33)는 저위 전원(VSS1)측에 접속되고, 박막 트랜지스터(P34)는 고위 전원(VDD)측에 접속된다. 또한, 박막 트랜지스터(P33과 P34)의 접속중점이 출력 터미널이 되고, 노드(B)에 접속된다.
또한, 박막 트랜지스터(P33)의 게이트 전극과 출력 터미널 사이에는 부트스트랩 보조 용량(Cb32)이 접속된다. 역시, 박막 트랜지스터(P33)의 게이트 용량이 충분히 큰 경우에는 부트스트랩 보조 용량(Cb32)은 배치하지 않아도 좋다.
또한, 박막 트랜지스터(P33)의 부트스트랩시의 게이트 전위(Vg)와 세트 펄스용의 입력 터미널에 나타나는 전위 사이에 생기는 전위차를 흡수하는 박막 트랜지스터(P52)가 배치된다.
여기서, PMOS형의 박막 트랜지스터(P52)의 주전극의 한쪽은 박막 트랜지스터(P33)의 게이트 전극 배선(제어 배선인 노드(D))에 접속되고, 다른쪽은 세트 펄스용의 입력 터미널(INs)에 접속된다. 또한, 박막 트랜지스터(P52)의 게이트 전극은 저위 전원(VSS1)에 접속된다.
한편, 박막 트랜지스터(P34)의 게이트 전극은 리셋 펄스용의 입력 터미널(INr)에 접속된다. 이와 같이, 제 1의 입력 스테이지(73)는 세트 펄스와 리셋 펄스에 의해 동작이 제어된다.
다음에, 제 2의 입력 스테이지(75)의 회로 구성을 설명한다. 제 2의 입력 스테이지(75)는 저위 전원(VSS1)과 고위 전원(VDD) 사이에, PMOS형의 박막 트랜지스터(P35 및 P36)를 직렬로 접속한 회로 구성을 갖고 있다. 이 중, 박막 트랜지스터(P35)는 저위 전원(VSS1)측에 접속되고, 박막 트랜지스터(P36)는 고위 전원(VDD) 측에 접속된다. 또한, 박막 트랜지스터(P35와 P36)의 접속중점이 출력 터미널이 되고, 노드(C)에 접속된다.
또한, 박막 트랜지스터(P35)의 게이트 전극과 출력 터미널 사이에는 부트스트랩 보조 용량(Cb33)이 접속된다. 역시, 박막 트랜지스터(P35)의 게이트 용량이 충분히 큰 경우에는 부트스트랩 보조 용량(Cb33)은 배치하지 않아도 좋다.
또한, 박막 트랜지스터(P35)의 부트스트랩시의 게이트 전위(Vg)와 리셋 펄스용의 입력 터미널에 나타나는 전위 사이에 생기는 전위차를 흡수하는 박막 트랜지스터(P53)가 배치된다.
여기서, PMOS형의 박막 트랜지스터(P53)의 주전극의 한쪽은 박막 트랜지스터(P35)의 게이트 전극 배선(제어 배선인 노드(E))에 접속되고, 다른쪽은 리셋 펄스용의 입력 터미널(INr)에 접속된다. 또한, 박막 트랜지스터(P53)의 게이트 전극은 저위 전원(VSS1)에 접속된다.
한편, 박막 트랜지스터(P36)의 게이트 전극은 세트 펄스용의 입력 터미널(INs)에 접속된다. 이와 같이, 제 2의 입력 스테이지(75)에 있어서의 세트 펄스와 리셋 펄스의 박막 트랜지스터와의 접속 관계는 제 1의 입력 스테이지(73)의 접속 관계와 반대의 관계로 설정된다.
또한, 각 박막 트랜지스터(P31)(P33, P35)의 부트 게인(gb)은 다음 식으로 주어진다.
gb=(Cg+Cb)/(Cg+Cb+Cp)
여기서, Cg는 게이트 용량이고, Cb는 박막 트랜지스터의 게이트 전극에 접속 하는 부트스트랩 보조 용량이고, Cp는 노드(A)(노드(D), 노드(E))의 기생 용량(Cg, Cb를 제외한 배선 용량)이다.
기생 용량(Cp)의 존재가 부트스트랩 게인을 열화시키는 원인이다. 따라서, 전술한 바와 같이, 부트스트랩 보조 용량을 배치하여 부트스트랩 게인을 올리는 것이, 각 박막 트랜지스터의 온 동작을 확실하게 하는 다음으로 바람직하다.
계속해서, 도 74에 의거하여, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 설명한다.
도 74는 세트 펄스(입력 터미널(INs))의 전위 상태를 도시한다. 도 74는 리셋 펄스(입력 터미널(INr))의 전위 상태를 도시한다.
도 74는 박막 트랜지스터(P33)의 게이트 전극 배선(노드(D))의 전위 상태를 도시한다.
도 74는 박막 트랜지스터(P35)의 게이트 전극 배선(노드(E))의 전위 상태를 도시한다. 도 74는 제 1의 입력 스테이지(73)의 출력 터미널이 접속되는 제어 배선(노드 B)의 전위 상태를 도시한다. 도 74는 박막 트랜지스터(P31)의 게이트 전극 배선(노드(A))의 전위 상태를 도시한다. 도 74는 제 2의 입력 스테이지(75)의 출력 터미널이 접속되는 제어 배선(노드(C))의 전위 상태를 도시한다. 도 74는 출력 스테이지(71)의 출력 터미널(OUT)에 나타나는 전위 상태를 도시한다.
도 74에 도시하는 바와 같이, 세트 펄스(입력 터미널(INs))의 신호 진폭은 VSS1과 VDD의 2치로 주어진다. 한편, 리셋 펄스(입력 터미널(INr))의 신호 진폭은 VSS1과 VDD의 2치로 주어진다. 이와 같이, 시프트 레지스터(61 및 63)로부터 주어 지는 펄스 신호는 버퍼(65)에 공급되는 2개의 전원 전위와 같다.
이 실시예의 경우, 세트 펄스가 L레벨로 하강하는 타이밍은 출력 스테이지(71)의 출력 터미널에 나타나는 출력 펄스의 하강 타이밍을 주는 타이밍으로서 규정되어 있다. 한편, 리셋 펄스가 H레벨로 하강하는 타이밍은 출력 스테이지(71)의 출력 터미널에 나타나는 출력 펄스의 상승 타이밍을 주는 타이밍으로서 규정되어 있다. 도 74에 도시하는 바와 같이, 세트 펄스가 우선 L레벨로 하강하고, 지연되어 리셋 펄스가 L레벨로 하강한다.
우선, 세트 펄스가 L레벨로 하강하는 타이밍에서, 제 1의 입력 스테이지(73)의 노드(D)가 L레벨로 하강한다. 이로써, 박막 트랜지스터(P33)가 온 동작하고, 노드(B)의 전위가 하강한다(도 74).
또한, 노드(B)의 전위의 하강에 수반하여, 박막 트랜지스터(P33)의 게이트 전위(노드(D)의 전위)는 부트스트랩 보조 용량(Cb32)의 축적 전하분만큼 하강한다(도 74). 이 하강 후의 전위가 Vd이다. 이 전위(Vd)가, Vd-VSS1<Vth(P33)를 충족시킬 때, 박막 트랜지스터(P33)의 온 동작시에 노드(B)의 전위가 저위 전원(VSS1)이 된다(도 74).
전술한 바와 같이 노드(B)가 저위 전원(VSS1)까지 상승하면, 노드(A)의 전위도 L레벨로 하강하고 박막 트랜지스터(P31)가 온 동작하고, 출력 터미널(OUT)의 전위가 하강한다(도 74).
또한, 출력 터미널(OUT)의 전위의 하강에 수반하여, 박막 트랜지스터(P31)의 게이트 전위(노드(A)의 전위)는 부트스트랩 보조 용량(Cb31)의 축적 전하분만큼 하 강한다(도 74). 이 하강 후의 전위가 Va이다. 이 전위(Va)가, Va-VSS1<Vth(P31)를 충족시킬 때, 박막 트랜지스터(P31)의 온 동작시에 출력 터미널(OUT)의 전위가 저위 전원(VSS1)이 된다(도 74).
그런데, 이 세트 펄스가 L레벨인 기간에는 박막 트랜지스터(P36)도 온 동작하고 있다. 이 때문에, 출력 스테이지(71)를 구성하는 박막 트랜지스터(P32)의 게이트 전위(노드(C)의 전위)는 고위 전원(VDD)으로 제어된다(도 74).
이윽고, 세트 펄스는 L레벨에서 H레벨로 상승한다. 그러나, 노드(B 및 C)에는 보존 용량(Cs1 및 Cs2)이 접속되어 있고, 세트 펄스가 L레벨인 때의 전위 상태가 유지되어 있다. 따라서, 이 전위 상태가, 리셋 펄스가 H레벨에서 L레벨로 전환될 때까지 유지된다.
리셋 펄스가 L레벨이 되면(도 74), 이번에는 박막 트랜지스터(P35)가 온 동작하고, 노드(C)의 전위가 하강한다(도 74). 또한, 노드(C)의 전위의 하강에 수반하여, 박막 트랜지스터(P35)의 게이트 전위(노드(E)의 전위)는 부트스트랩 보조 용량(Cb33)의 축적 전하분만큼 하강한다(도 74). 이 하강 후의 전위가 Ve이다. 이 전위(Ve)가, Ve-VSS1<Vth(P35)를 충족시킬 때, 박막 트랜지스터(P35)의 온 동작시에 노드(C)의 전위가 저위 전원(VSS1)이 된다(도 74).
전술한 바와 같이 노드(C)가 저위 전원(VSS1)까지 하강하면, 박막 트랜지스터(P32)가 온 동작하고, 출력 터미널(OUT)의 전위가 고위 전원(VDD)으로 상승한다(도 74).
그런데, 이 리셋 펄스가 L레벨인 기간에는 박막 트랜지스터(P34)도 온 동작 하고 있다. 이 때문에, 노드(B)의 전위는 고위 전원(VDD)으로 제어된다(도 74). 또한, 이에 수반하여, 출력 스테이지(71)를 구성하는 박막 트랜지스터(P31)의 게이트 전위(노드(A)의 전위)도, 고위 전원(VDD)으로 상승한다.
이윽고, 리셋 펄스는 L레벨에서 H레벨로 상승한다. 그러나, 노드(B 및 C)에는 보존 용량(Cs1 및 Cs2)이 접속되어 있고, 리셋 펄스가 L레벨인 때의 전위 상태가 유지되어 있다. 따라서, 이 전위 상태가, 세트 펄스가 H레벨에서 L레벨로 전환될 때까지 유지된다.
이상의 동작에 의해, 세트 펄스가 L레벨로 하강하는 타이밍에서 출력 펄스가 L레벨로 하강하고, 리셋 펄스가 L레벨로 하강하는 타이밍에서 출력 펄스가 H레벨로 상승하는 버퍼(65)가 실현된다.
이상 설명한 바와 같이, 실시예에 관한 회로 구성의 버퍼(65)의 채용에 의해, 세트 펄스와 리셋 펄스가 구동하여야 할 부하는 각각 박막 트랜지스터(P33, P36와 P34 및 P35)의 게이트 용량으로 한정할 수 있다. 따라서, 세트 펄스 및 리셋 펄스의 공급원에 요구되는 구동 능력을 작게 할 수 있다. 이 때문에, 해당 구동 펄스의 공급원에 있어서의 소비 전력을 작게 할 수 있다.
또한, 제 1 및 제 2의 입력 스테이지를 배치함에 의해, 세트 펄스와 리셋 펄스가 함께 H레벨인 기간에도, 출력 스테이지(71)를 구성하는 박막 트랜지스터(P31 및 P32)의 제어 배선(노드(A 및 C))에 대한 전위의 공급을 계속할 수 있다. 이 때문에, 출력 스테이지(71)에 전류 부하가 접속되는 경우에도, 출력 펄스의 전위를 계속 유지할 수 있다.
즉, 실시예에 관한 버퍼를 도 68에 도시하는 서브 화소(11)의 전류 공급선(PSL)을 구동하는 제 2의 제어선 드라이버(35)나 도 69에 도시하는 서브 화소(11)의 점등 제어선(LSL)을 구동하는 제 2의 제어선 드라이버(35)에 실장할 수 있다. 물론, 그 밖의 제어선을 구동하는 제어선 드라이버에 대해서도 적용할 수 있다. 예를 들면 서브 화소(11) 내의 박막 트랜지스터의 게이트 전극 전압을 제어하는 제 1의 제어선 드라이버(33)에도 실시예에 관한 버퍼에 적용할 수 있다.
또한, 도 74에 도시하는 바와 같이, 2개의 박막 트랜지스터(P31과 P32)가 동시에 온 상태로 제어되는 일은 없다. 즉, 박막 트랜지스터(P31과 P32)는 상보적으로 동작한다. 따라서, 출력 스테이지(71)에 관통 전류가 흐르는 일은 없고, CMOS형의 출력 버퍼와 같은 저소비 전력형의 동작이 가능한 편채널형의 버퍼를 실현할 수 있다.
실시예 23
상기 실시예 22의 버퍼(65)는 기본적으로 관통 전류가 흐르지 않는 저소비 전력형의 회로 디바이스이다. 그런데, 상기 실시예 22에 관한 버퍼(65)의 경우에는 부트스트랩 게인을 높이기 위해, 박막 트랜지스터(P33 및 P35)의 게이트 용량이나 부트스트랩 보조 용량(Cb32 및 Cb33)의 용량치를 큰 값으로 정하고 있다.
그러나, 용량이 크다는 것은 세트 펄스나 리셋 펄스의 전위 변화가, 각 입력 스테이지의 출력 터미널(노드(B 및 C))에 뛰어들어오기 쉽게 되는 것을 의미한다. 구체적으로는 세트 펄스나 리셋 펄스가 L레벨에서 H레벨로 변화할 때의 전위 변화에 의해, 출력 터미널(노드(B 및 C))의 전위가 상정 전위로부터 상승하는 현상이 발생한다. 이 때, 게이트 확산 용량이나 부트스트랩 보조 용량(Cb32 및 Cb33)은 커플링 용량으로서 기능한다. 여기서, 게이트 확산 용량이란 박막 트랜지스터의 게이트와 소스(또는 게이트와 드레인) 사이의 기생 용량인 것이고, 게이트 용량은 박막 트랜지스터가 온 동작하고 있을 때에 생기는 채널과 게이트 사이의 용량이다.
도 75에, 게이트 확산 용량이나 부트스트랩 보조 용량(Cb32 및 Cb33)을 통과하여 발생한 펄스의 간섭을 고려한 타이밍 차트를 도시한다.
노드(B)(도 75)에서는 저위 전원(VSS1)이어야 할 전위가 Vb1로 상승하고, 고위 전원(VDD)이어야 할 전위가 Vb2로 상승하는 것을 알 수 있다. 또한, 노드(C)(도 75)에서는 저위 전원(VSS1)이어야 할 전위가 Vc2로 상승하고, 고위 전원(VDD)이어야 할 전위가 Vc1로 상승하는 것을 알 수 있다.
도 75에 도시하는 바와 같이, 세트 펄스와 리셋 펄스가 함께 H레벨인 기간은 노드(B)나 노드(C)가 플로팅 상태에서 동작한다. 이 때문에, 펄스의 간섭에 의한 전위 저하는 도 73에 도시하는 회로 구성을 채용하는 한, 피할 수 없는 것이다. 다만, 펄스의 뛰어들어오는 양이 작으면, 버퍼(65)의 동작상 문제가 되는 일은 없다. 구동 동작에 문제가 생기지 않는 것은 VSS1-Vb1>Vth(P51) 및 Vc2-VDD<Vth(P32)를 충족시키는 경우이다.
VSS1-Vb1>Vth(P51)를 충족시키면, 노드(A)의 플로팅 기간중에도, 박막 트랜지스터(P51)가 온 동작하는 일은 없고, 노드(A)는 부트스트랩 전위(Va)를 유지할 수 있다. 따라서, 출력 펄스의 L레벨로서 저위 전원(VSS1)이 출력된다.
또한, Vc2-VDD<Vth(P32)를 충족시키면, 박막 트랜지스터(P32)의 온 동작이 가능해지고, 출력 펄스를 확실하게 고위 전원(VDD)으로 끌어올릴 수 있다.
단, 저소비 전력화를 고려하면, 노드(B 및 C)의 전위가 펄스의 간섭에 의해 고위 전원(VDD)보다 높은 전위로 상승하는 것이 문제가 된다.
도 76에, PMOS 트랜지스터에 있어서의 Ids-Vgs 특성을 도시한다. 도 76에 도시하는 바와 같이, 일반적인 구조의 PMOS 트랜지스터에서는 게이트·소스 사이 전압(Vgs)이 정(>0)인 영역에서 전류(Ids)가 증가하는 경향이 있다. 이 현상은 Iback이 튐(ramp)이라고 한다. 도 77은 PMOS 박막 트랜지스터의 Ids-Vgs 특성의 측정 결과를 도시한다.
도 77은 Iback이 튀는 것, Iback이 튀는 쪽에 편차가 있음을 나타낸다.
소비 전력의 관점에서는(관통 전류를 최소화하는 관점에서는), 오프 동작시에 있어서의 박막 트랜지스터(P31 및 P32)의 게이트·소스 사이 전0압(Vgs)이, Ids가 가장 낮아지는 Vgs=0 부근인 것이 바람직한다.
그런데, 전술한 바와 같이, 펄스의 간섭에 의해 노드(B)(A 및 C)의 전위가 고위 전원(VDD)(=0V)보다 높아지면, 박막 트랜지스터(P31 및 P32)의 동작점은 Iback이 튀고 있는 영역으로 천이한다. 게다가, 도 77에 도시한 바와 같이, 이 영역의 리크 전류(Ids)는 박막 트랜지스터의 특성 편차의 영향을 받는다.
통상, 상보 회로에서는 온 전류에 대해 오프 전류가 충분히 작으면 구동상 문제 없지만, 출력 펄스의 상승 하강(트랜지언트) 특성을 생각하면, 그 리크 전류(Ids)의 차가 출력 펄스의 파형에 영향을 준다.
또한, 펄스의 간섭량이 상정량 이상이 될 가능성도 있다. 예를 들면 노드(D) 로부터 노드(B)로의 커플링 양이 상정량 이상으로 커지고, 노드(B)의 전위(Vb1)가 박막 트랜지스터(P51)의 컷오프 전위보다 커질 가능성이 있다. 이 경우, VSS1-Vb1<Vth(P51)가 되고, 박막 트랜지스터(P51)가 온 동작한다.
도 78에, 노드(D)로부터 노드(B)로의 커플링 양이 큰 경우의 타이밍 차트를 도시한다. 또한, 도 78은 도 75에 대응한다.
이 경우, 세트 펄스가 L레벨에서 H레벨로 상승한 후의 노드(A)의 전위와 노드(B)의 전위는 같아진다. 즉, 도 78(F)에 도시하는 바와 같이, 노드(A)의 전위는 Vb1까지 상승하다. 그런데, Vb1은 박막 트랜지스터(P31)를 온 상태로 제어할 수 없다. 즉, 박막 트랜지스터(P31)는 오프 동작한다. 그 결과, 도 78 에 도시하는 바와 같이, 출력 터미널(OUT)은 플로팅 상태가 되어 버린다.
그런데, 플로팅 상태에 있는 출력 터미널(OUT)은 당연하지만 리크나 간섭에 약하다. 즉, 리크나 간섭에 의해 출력 터미널(OUT)의 전위가 변동하고, 후단 회로가 정상적으로 동작하지 않을 가능성이 있다. 특히, 도 73에 도시하는 회로 구성의 버퍼(65)가, 도 69에 도시하는 서브 화소(11)의 점등 제어선(LSL)의 구동에 사용되는 경우에는 리크 전류에 의해 출력 스테이지 전위의 저하를 초래하고, 구동 전류의 공급을 계속할 수 없게 된다.
그래서, 본 발명의 실시예 23은 리크 전류가 적고, 또한, 리크 전류의 편차도 적은 오프 동작점에서 박막 트랜지스터(P31 및 P32)를 동작시킬 수 있는 회로 구성을 제안한다. 구체적으로는 노드(B) 및 노드(C)가 L레벨인 기간에 플로팅 상태가 되는 것을 없애는 구성, 즉 노드(B) 및 노드(C)의 H레벨을 고위 전원(VDD)에 고 정할 수 있는 회로 구성을 제안한다.
또한 본 발명의 실시예 23은 출력 펄스의 출력 기간중에 있어서의 박막 트랜지스터(P31)의 부트스트랩 동작을 확보하고, 해당 기간중에 있어서의 박막 트랜지스터(P31)의 온 동작을 보증할 수 있는 회로 구성을 제안한다. 구체적으로는 노드(B)가 L레벨인 기간에 플로팅 상태가 되는 것을 없애는 구성, 즉 노드(B)를 L레벨로 고정할 수 있는 회로 구성을 제안한다.
도 79는 버퍼(65)의 실시예 23을 도시한다. 또한, 도 79에는 도 73과의 대응 부분에 동일 부호를 붙여서 나타낸다.
본 실시예 23에 관한 버퍼(65)의 기본적인 회로 구성은 실시예 22에 관한 버퍼(65)의 회로 구성과 같다. 즉, 이 실시예에 관한 버퍼(65)도, 제 1의 출력 스테이지(P31, P32, P51), 제 1의 입력 스테이지(P33, P34, P52), 제 2의 입력 스테이지(P35, P36, P53)로 구성된다.
실시예 23에 관한 버퍼(65)와 실시예 22에 관한 버퍼(65)의 구조상의 차이는 이하의 4개이다.
첫번째의 상위점은 노드(C)가 L레벨인 기간, 노드(B)에 고위 전원(VDD)의 공급을 계속하는 박막 트랜지스터(P37)를 배치하는 것이다.
두번째의 상위점은 노드(B)가 L레벨인 기간, 노드(C)에 고위 전원(VDD)의 공급을 계속하는 박막 트랜지스터(P38)를 배치하는 것이다.
세번째의 상위점은 제 1의 출력 스테이지에 대해 병렬로 제 2의 출력 스테이지를 접속하는 것이다.
네번째의 상위점은 제 1의 출력 스테이지로부터 출력 펄스가 출력되고 있는 기간, 노드(B)에 L레벨의 전위를 인가할 수 있는 박막 트랜지스터(P41)를 배치하는 것이다. 노드(C)의 보존 용량(Cs2)은 필요에 따라 배치한다. 노드(B)는 플로팅 기간이 없어지기 때문에, 보존 용량(Cs1)은 필요가 없다.
이 중, 박막 트랜지스터(P37)는 한쪽의 주전극이 노드(B)에 접속되고, 다른쪽의 주전극이 저위 전원(VSS)에 접속되고, 게이트 전극이 노드(C)에 접속된다.
또한, 박막 트랜지스터(P38)는 한쪽의 주전극이 노드(C)에 접속되고, 다른쪽의 주전극이 저위 전원(VSS)에 접속되고, 게이트 전극이 노드(B)에 접속된다.
이 접속 형태에 의해, 노드(B)가 L레벨인 기간중, 박막 트랜지스터(P38)가 노드(C)의 전위를 H레벨로 고정할 수 있다. 반대로, 노드(C)가 L레벨인 기간중, 박막 트랜지스터(P37)가 노드(B)의 전위를 H레벨로 고정할 수 있다.
또한, 제 2의 출력 스테이지는 박막 트랜지스터(P39와 P40)의 직렬 접속으로 구성된다. 이 중, 박막 트랜지스터(P39)는 저전위측(L레벨의 전위를 공급하는 전원측)에 접속되고, 박막 트랜지스터(P40)는 고전위측(H레벨의 전위를 공급하는 전원측)에 접속된다.
본 실시예 23의 경우, 박막 트랜지스터(P39)의 게이트 전극과 한쪽의 주전극은 노드(A)에 접속된다. 즉, 박막 트랜지스터(P39)는 다이오드 접속 구조를 채용한다.
또한, 박막 트랜지스터(P39)의 다른쪽의 주전극은 제 2의 출력 스테이지의 출력 터미널(제어 배선인 노드(F))에 접속된다. 여기서의 출력 스테이지는 박막 트 랜지스터(P39와 P40)의 접속중점에 해당한다.
한편, 박막 트랜지스터(P40)의 게이트 전극은 노드(C)에 접속되고, 한쪽의 주전극은 제 2의 출력 스테이지의 출력 터미널(제어 배선인 노드(F))에 접속되고, 다른쪽의 주전극은 고위 전원(VDD)에 접속된다.
또한, 해당 제 2의 출력 스테이지의 출력 터미널은 제어 배선(노드(F))을 통과하고, 박막 트랜지스터(P41)의 게이트 전극에 접속된다.
박막 트랜지스터(P41)는 한쪽의 주전극이 제 1의 저위 전원(VSS1)에 접속되고, 다른쪽의 주전극이 노드(B)에 접속된다. 이 접속 형태 때문에, 박막 트랜지스터(P41)가 온 동작하면, 노드(B)에 제 1의 저위 전원(VSS1)을 계속적으로 인가하는 것이 가능해진다. 이 인가 동작에 의해, 이 실시예에 관한 버퍼(65)는 제 1의 출력 스테이지(P31, P32, P51)의 출력 터미널(OUT)에 L레벨(저위 전원(VSS1))이 출현하는 기간, 노드(B)가 플로팅 상태가 되지 않도록 제어할 수 있다.
도 80에 의거하여, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 설명한다.
도 80은 또한 세트 펄스(입력 터미널(INs))의 전위 상태와, 리셋 펄스(입력 터미널(INr))의 전위 상태와, 박막 트랜지스터(P33)의 게이트 전극 배선(노드(D))의 전위 상태를 도시한다.
도 80은 박막 트랜지스터(P35)의 게이트 전극 배선(노드(E))의 전위 상태와, 제 1의 입력 스테이지의 출력 터미널이 접속되는 제어 배선(노드 B)의 전위 상태와, 제 2의 출력 스테이지의 출력 터미널이 접속되는 제어 배선(노드(F))의 전위 상태와, 박막 트랜지스터(P31)의 게이트 전극 배선(노드(A))의 전위 상태와, 제 2의 입력 스테이지의 출력 터미널이 접속되는 제어 배선(노드(C))의 전위 상태와, 제 1의 출력 스테이지의 출력 터미널(OUT)에 나타나는 전위 상태를 도시한다.
이 실시예의 경우에도, 세트 펄스(입력 터미널(INs))의 신호 진폭과 리셋 펄스(입력 터미널(INr))의 신호 진폭은 VDD와 VSS1의 2치로 주어진다.
우선, 세트 펄스가 L레벨로 하강하는 타이밍에서, 제 1의 입력 스테이지의 노드(D)가 L레벨로 하강한다(도 80). 이로써, 박막 트랜지스터(P33)가 온 동작하고, 노드(B)의 전위가 하강한다(도 80).
이 노드(B)의 전위의 상승에 수반하여, 박막 트랜지스터(P33)의 게이트 전위(노드(D)의 전위)는 부트스트랩 보조 용량(Cb32)의 축적 전하분만큼 하강한다(도 80). 하강 후의 전위(Vd)가, Vd-VSS1<Vth(P33)를 충족시킬 때, 박막 트랜지스터(P33)의 온 동작시에 노드(B)의 전위가 저위 전원(VSS1)이 된다(도 80).
전술한 바와 같이 노드(B)가 저위 전원(VSS1)까지 하강하면, 노드(A)의 전위도 L레벨로 하강한다. 이 때, 박막 트랜지스터(P31 및 P39)가 온 동작하고, 출력 터미널(OUT)의 전위와 노드(F)의 전위가 함께 하강한다(도 80).
또한, 출력 터미널(OUT)이나 노드(F)의 전위의 하강에 수반하여, 노드(A)의 전위는 부트스트랩 보조 용량(Cb31)의 축적 전하분만큼 하강한다(도 80).
하강 후의 전위(Va)가, Va-VSS1<Vth(P31)를 충족시킬 때, 박막 트랜지스터(P31)의 온 동작시에 출력 터미널(OUT)의 전위가 저위 전원(VSS1)이 된다(도 80).
이 때, 노드(F)의 전위는 Va-Vth(P39)로 주어지는 전위까지 하강한다(도 80). 박막 트랜지스터(P39)는 다이오드 접속되어 있기 때문이다.
따라서 이 실시예의 경우에는 Va-Vth(P39)-VSS1<Vth(P41)를 충족시키는 것을 조건으로, 박막 트랜지스터(P41)가 온 동작하고, 노드(B)에 제 1의 저위 전원(VSS1)을 공급하는 상태가 된다.
그런데, 이 세트 펄스가 L레벨인 기간, 박막 트랜지스터(P36)도 온 동작하고 있다. 이 때문에, 출력 스테이지를 구성하는 박막 트랜지스터(P32)의 게이트 전위(노드(C)의 전위)는 고위 전원(VDD)으로 제어된다(도 80).
이윽고, 세트 펄스는 L레벨에서 H레벨로 상승한다. 이 전위의 변화시에, 용량 커플링에 의해, 세트 펄스의 전위 변화가 노드(B)와 노드(C) 양쪽에 간섭한다.
그런데, 전술한 바와 같이, 박막 트랜지스터(P41)의 게이트 전극에는 노드(F)를 통과하여 Va-Vth(P39)로 주어지는 전위가 인가되어 있다(도 80). 이 때문에, 온 동작을 계속하는 박막 트랜지스터(P41)에 의해 노드(B)의 전위는 제 1의 저위 전원(VSS1)에 고정적으로 유지된다(도 80). 이 동작이, 이 실시예에 관한 특징적인 전위 상태이다.
따라서 세트 펄스가 H레벨로 상승한 후도, 노드(A, B 및 F)의 전위는 세트 펄스가 L레벨인 경우와 같은 전위 상태로 유지된다.
또한, 노드(B)의 전위가 저위 전원(VSS1)을 유지함으로써, 온 동작한 박막 트랜지스터(P38)를 통과하여, 노드(C)에 대한 고위 전원(VDD)의 인가가 계속된다(도 80).
이것은 노드(C)가 세트 펄스의 전위 변화에 수반하는 간섭의 영향을 받지 않는 것(박막 트랜지스터(P32)의 오프 동작점이 어긋나지 않는 것)을 의미한다.
이 전위 상태는 노드(B)의 전위가 저위 전원(VSS1)인 동안 유지된다. 즉, 리셋 펄스가 L레벨로 전환될 때까지, 노드(C)는 고위 전원(VDD)으로 유지된다. 결과적으로, 박막 트랜지스터(P32)의 리크 전류는 최소화된다.
또한, 노드(B)의 전위가 저위 전원(VSS1)이라는 것은 박막 트랜지스터(P51)가 컷오프 상태에 있는 것을 의미한다. 따라서, 노드(A)의 플로팅 상태가 유지되고, 노드(A)의 전위는 부트스트랩 전위(즉, Va)를 유지한다(도 80). 이 때문에, 제 1의 출력 스테이지의 출력 터미널(OUT)에는 저위 전원(VSS1)이 계속적으로 나타난다(도 80).
이윽고, 리셋 펄스가 H레벨에서 L레벨이 되면(도 80), 이번에는 박막 트랜지스터(P35)가 온 동작하고, 노드(C)의 전위가 하강한다(도 80). 또한, 노드(C)의 전위의 하강에 수반하여, 박막 트랜지스터(P35)의 게이트 전위(노드(E)의 전위)는 부트스트랩 보조 용량(Cb33)의 축적 전하분만큼 하강한다(도 80). 이 하강 후의 전위가 Ve이다. 이 전위(Ve)가, Ve-VSS1<Vth(P35)를 충족시킬 때, 박막 트랜지스터(P35)의 온 동작시에 노드(C)의 전위가 저위 전원(VSS1)이 된다(도 80).
전술한 바와 같이 노드(C)가 저위 전원(VSS1)까지 상승하면, 박막 트랜지스터(P32와 P40)가 온 동작한다. 이로써, 출력 터미널(OUT)의 전위와 노드(F)의 전위가 고위 전원(VDD)으로 상승한다(도 80).
그런데, 이 리셋 펄스가 L레벨인 기간, 박막 트랜지스터(P34)도 온 동작하고 있다. 이 때문에, 노드(B)의 전위는 고위 전원(VDD)으로 제어된다(도 80). 또한, 이에 수반하여, 제 1의 출력 스테이지를 구성하는 박막 트랜지스터(P31)의 게이트 전위(노드(A)의 전위)도, 고위 전원(VDD)으로 상승한다.
이윽고, 리셋 펄스는 L레벨에서 H레벨로 상승한다. 이 전위의 변화시에, 용량 커플링에 의해, 리셋 펄스의 전위 변화가 노드(B)와 노드(C) 양쪽에 간섭한다. 이 때, 노드(C)의 전위는 L레벨을 유지하면서도, 그 전위는 저위 전원(VSS1)으로부터 Vc2로 상승한다(도 80).
이 때, 노드(C)의 전위(Vc2)는 Vc2-VDD<Vth(P32)를 충족시킨다. 이로써, 박막 트랜지스터(P32)의 온 상태가 계속되고, 출력 터미널(OUT)의 전위가 고위 전원(VDD)으로 유지된다(도 80). 또한, 노드(C)의 전위(Vc2)는 Vc2-VDD<Vth(P40)를 충족시킨다. 이로써, 박막 트랜지스터(P40)의 온 상태가 계속되고, 노드(F)의 전위가 고위 전원(VDD)으로 유지된다(도 80).
또한, 노드(C)의 전위(Vc2)는 Vc2-VDD<Vth(P37)를 충족시킨다. 이로써, 박막 트랜지스터(P37)가 온 동작하고, 노드(B)에 대한 고위 전원(VDD)의 인가를 계속한다.
이것은 노드(B)가 세트 펄스의 간섭의 영향을 받지 않는 것(박막 트랜지스터(P31)의 오프 동작점이 어긋나지 않는 것)을 의미한다(도 80).
이 전위 상태는 노드(C)의 전위가 Vc2인 동안 유지된다. 즉, 다음에 세트 펄스가 L레벨로 전환될 때까지 노드(B)의 전위는 고위 전원(VDD)으로 유지된다. 결과적으로, 박막 트랜지스터(P31)의 리크 전류를 최소화할 수 있다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(65)의 경우에도, 실시예 22의 경우와 같은 동작과 효과를 실현할 수 있다.
또한, 이 실시예의 경우에는 노드(B와 C)의 어느 한쪽이 L레벨인 기간에, 다른쪽의 노드 전위를 고위 전원(VDD)에 고정할 수 있다. 이로써, 박막 트랜지스터(P31 및 P32)의 오프 동작점이 변동한 것을 막을 수 있다. 즉, 인접 배선으로부터의 펄스의 간섭에 강하고, 리크 전류도 적게 되는 버퍼를 실현할 수 있다.
또한, 이 실시예에 관한 회로 구성의 버퍼(65)의 경우에는 세트 펄스가 L레벨로 하강하고 나서 리셋 펄스가 L레벨로 하강하기까지의 기간(출력 터미널(OUT)에 L레벨의 출력 펄스가 나타나고 있는 기간), 노드(B)에 대한 L레벨 전위의 공급을 계속할 수 있다.
이로써, 세트 펄스의 전위 변화가 노드(B)에 뛰어들어오는 것을 확실하게 방지할 수 있다. 즉, 노드(A)의 전위를 부트스트랩 전위(Va)로 계속 유지할 수 있다. 이로써, 출력 터미널(OUT)에 대한 제 1의 저위 전원(VSS1)의 공급을 계속할 수 있다. 이렇게 하여, 버퍼(65)에 전류 부하를 접속하는 경우에도, 출력 터미널(OUT)의 전위를 계속 유지할 수 있고, 전류 부하에 대한 구동 전류의 공급도 계속할 수 있다.
실시예 24
여기서는 본 발명의 실시예 24의 버퍼(65)로서, 실시예 23의 버퍼(65)의 변형 실시예를 설명한다.
도 81은 버퍼(65)의 실시예 24를 도시한다. 또한, 도 81에는 도 79와의 대 응 부분에 동일 부호를 붙여서 나타낸다.
이 실시예에 관한 버퍼(65)는 실시예 23에 관한 회로 구성에서 박막 트랜지스터(P53)를 제외한 회로 구성과 같다. 즉, 제 2의 입력 스테이지에서의 부트스트랩 회로를 생략한 회로 구성에 대응한다. 이 회로 구성의 채용에 의해, 실시예 23보다도 소자 수가 적은 버퍼를 실현한다.
도 82에, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 도시한다.
또한, 도 82는 세트 펄스(입력 터미널(INs))의 전위 상태와, 리셋 펄스(입력 터미널(INr))의 전위 상태와, 박막 트랜지스터(P33)의 게이트 전극 배선(노드(D))의 전위 상태와, 제 1의 입력 스테이지의 출력 터미널이 접속되는 제어 배선(노드 B)의 전위 상태와, 제 2의 출력 스테이지의 출력 터미널이 접속되는 제어 배선(노드(F))의 전위 상태와, 박막 트랜지스터(P31)의 게이트 전극 배선(노드(A))의 전위 상태와, 82(G)는 입력 스테이지의 출력 터미널이 접속되는 제어 배선(노드(C))의 전위 상태와, 제 1의 출력 스테이지의 출력 터미널(OUT)에 나타나는 전위 상태를 도시한다.
이 실시예 24의 경우도, 세트 펄스(입력 터미널(INs))와 리셋 펄스(INr)의 신호 진폭은 VDD와 VSS1의 2치로 주어진다.
도 82에 도시하는 바와 같이, 이 실시예 24에 관한 버퍼(65)의 동작중, 세트 펄스가 L레벨로 하강하고 나서 리셋 펄스가 L레벨로 하강하기까지의 동작은 실시예 23과 같다.
그래서, 이하에서는 리셋 펄스가 하강하는 타이밍부터 실시예에 관한 동작을 설명한다.
리셋 펄스가 H레벨에서 L레벨로 하강하면, 이번에는 박막 트랜지스터(P34와 P35)가 온 동작한다.
이에 수반하여, 노드(B)의 전위는 고위 전원(VDD)으로 상승하고(도 82), 노드(C)의 전위는 하강한다(도 82). 단, 노드(C)의 전위는 저위 전원(VSS1)에 대해 박막 트랜지스터(P35)의 임계치 전압(Vth)(P35)만큼 높은 전위로 주어진다. 즉, VSS1-Vth(P35)까지 하강한다.
또한, 여기서의 L레벨(VSS1-Vth(P35))은 이하의 3개의 조건을 충족시키는 것이 요구된다.
VSS1-Vth(P35)-VDD<Vth(P32)
VSS1-Vth(P35)-VDD<Vth(P37)
VSS1-Vth(P35)-VDD<Vth(P40)
일반적으로, 펄스의 진폭(VSS1-VDD)은 임계치 전압(Vth)에 비하여 충분히 크다. 따라서, 상기 모든 조건은 충족된다.
그런데, 노드(C)가 L레벨로 하강하면, 박막 트랜지스터(P32)가 온 동작하고, 출력 터미널(OUT)의 전위가 고위 전원(VDD)으로 상승한다(도 82).
이윽고, 리셋 펄스는 L레벨에서 H레벨로 상승한다. 이 전위의 변화시, 박막 트랜지스터(P35)의 용량 커플링에 의해, 리셋 펄스의 전위 변화가 노드(C)에 간섭한다(도 82). 이 영향에 의해, 노드(C)의 전위는 L레벨을 유지하면서도, 그 전위는 Vc2로 상승한다.
여기서, Vc2는 이하의 3개의 조건을 충족시키는 것이 요구된다.
Vc2-VDD<Vth(P32)
Vc2-VDD<Vth(P37)
Vc2-VDD<Vth(P40)
이들의 조건을 충족시키는 한, 박막 트랜지스터(P32, P37 및 P40)의 온 동작이 계속된다.
즉, 박막 트랜지스터(P32)에 의해, 출력 터미널(OUT)에 대한 고위 전원(VDD)의 인가가 계속된다.
또한, 박막 트랜지스터(P37)에 의해, 노드(B)에 대한 고위 전원(VDD)의 인가가 계속된다. 따라서, 박막 트랜지스터(P34)를 통과하여 노드(A)에 리셋 펄스의 전위 변화가 간섭하는 일이 없고, 박막 트랜지스터(P31)의 오프 동작점은 어긋나지 않게 된다.
이 전위 상태는 노드(C)의 전위가 Vc2인 동안 유지된다. 즉, 다음에 세트 펄스가 L레벨로 전환될 때까지 노드(A)의 전위는 고위 전원(VDD)으로 유지된다. 결과적으로, 박막 트랜지스터(P31)의 리크 전류를 최소화할 수 있다.
이상 설명한 바와 같이, 이 실시예 24에 관한 회로 구성의 버퍼(65)의 경우에는 실시예 23과 같은 동작과 효과를 얻을 수 있는 버퍼를 보다 적은 소자 수로 실현할 수 있다.
실시예 25
여기에서, 본 발명의 실시예 25의 버퍼(65)로서, 실시예 23의 변형 실시예의 버퍼(65)를 설명한다.
도 83에 버퍼(65)의 실시예 25를 도시한다. 또한, 도 83에는 도 81과의 대응 부분에 동일 부호를 붙여서 나타낸다.
이 실시예에 관한 버퍼(65)는 실시예 24에 관한 회로 구성에서 박막 트랜지스터(P52)를 제외한 회로 구성과 같다. 즉, 실시예 23에 관한 회로 구성의 제 1 및 제 2의 입력 스테이지로부터 부트스트랩 회로를 생략한 회로 구성에 대응한다. 이 회로 구성의 채용에 의해, 실시예 24보다도 더욱 소자 수가 적은 버퍼를 실현할 수 있다.
도 84에, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 도시한다.
또한, 도 84는 세트 펄스(입력 터미널(INs))의 전위 상태와, 리셋 펄스(입력 터미널(INr))의 전위 상태와, 제 1의 입력 스테이지의 출력 터미널이 접속되는 제어 배선(노드 B)의 전위 상태와, 제 2의 출력 스테이지의 출력 터미널이 접속되는 제어 배선(노드(F))의 전위 상태와, 박막 트랜지스터(P31)의 게이트 전극 배선(노드(A))의 전위 상태와, 제 2의 입력 스테이지의 출력 터미널이 접속되는 제어 배선(노드(C))의 전위 상태와, 제 1의 출력 스테이지의 출력 터미널(OUT)에 나타나는 전위 상태를 도시한다.
이 실시예 25의 경우도, 세트 펄스(입력 터미널(INs))와 리셋 펄스(INr)의 신호 진폭은 VDD와 VSS1의 2치로 주어진다.
전술한 바와 같이, 이 실시예에 관한 버퍼(65)는 박막 트랜지스터(P53)를 갖지 않는 점에서, 실시예 24에 관한 버퍼(65)와 공통된다. 따라서, 리셋 펄스가 L레벨로 하강하는 타이밍 이후의 동작은 실시예 24의 구동 동작과 같게 된다.
그래서, 이하에서는 세트 펄스가 L레벨로 하강하고 나서 리셋 펄스가 L레벨로 하강하기까지의 동작을 설명한다.
세트 펄스가 H레벨에서 L레벨로 하강하면, 박막 트랜지스터(P33와 P36)가 온 동작한다.
이에 수반하여, 노드(B)의 전위는 하강하고, 노드(C)의 전위는 고위 전원(VDD)으로 상승한다.
그런데, 이 실시예의 경우에는 박막 트랜지스터(P33)의 게이트 전극측에 부트스트랩 회로가 존재하지 않는다. 따라서, 세트 펄스의 L레벨에 의 하강 직후에 있어서의 노드(B)의 전위는 VSS1-Vth(P33)로 주어지는 L레벨까지밖에 하강할 수 없다.
단, 이 노드(B)의 L레벨에 의 하강에 수반하는 노드(A)의 부트스트랩 동작에 의해, 노드(F)의 전위는 Va-Vth(P39)까지 하강한다.
이 하강 후의 전위(Va-Vth(P39))는 Va-Vth(P39)-VSS1<Vth(P41)를 충족시킨다. 따라서, 박막 트랜지스터(P41)가 온 동작하고, 노드(B)에 제 1의 저위 전원(VSS1)이 공급되는 상태가 된다(도 84).
이 동작이, 이 실시예의 특유한 동작이다.
이 후는 세트 펄스가 L레벨에서 H레벨로 상승할 때에도, 박막 트랜지스 터(P41)에 의해, 노드(B)의 전위는 저위 전원(VSS1)으로 유지된다. 또한, 마찬가지로 노드(B)가 L레벨인 동안, 노드(C)는 박막 트랜지스터(P38)에 의해 고위 전원(VDD)에 고정된다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(65)의 경우에는 실시예 23와 같은 동작과 효과를 얻을 수 있는 버퍼를 보다 적은 소자 수로 실현할 수 있다.
실시예 26
여기에서, 본 발명의 실시예 26의 버퍼(65)로서, 실시예 23의 변형 실시예의 버퍼(65)를 설명한다.
도 85에 버퍼(65)의 실시예 26을 도시한다. 또한, 도 85에는 도 79와의 대응 부분에 동일 부호를 붙여서 나타낸다.
이 실시예 26에 관한 버퍼(65)는 실시예 23에 관한 회로 구성중 제 1 및 제 2의 입력 스테이지의 부분에서 레벨 시프트를 실현하는 회로 구성에 대응한다.
이 때문에, 제 1 및 제 2의 입력 스테이지의 부트스트랩 회로를 구성하는 박막 트랜지스터(P52 및 P53)의 게이트 전극을 제 2의 저위 전원(VSS2)(>VSS1)에 접속하는 구조를 채용한다. 이로써, 세트 펄스와 리셋 펄스를 저진폭화하여, 앞 스테이지 회로에 있어서의 더한층의 저소비 전력화를 실현한다.
또한, 도 85에 관한 회로 구성의 경우에는 제 1 및 제 2의 입력 스테이지와 제 1의 출력 스테이지의 각 출력 스테이지에, 부트스트랩 보조 용량(Cb31, Cb32 및 Cb33)을 접속하는 구성을 채용한다.
다만, 박막 트랜지스터(P31, P33 및 P35)의 게이트 용량이 충분히 큰 경우에는 부트스트랩 보조 용량(Cb31, Cb32 및 Cb33)은 배치하지 않아도 좋다.
도 86에 의거하여, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 설명한다. 또한, 도 86에 도시하는 파형은 각각 도 80의 각 파형에 대응한다.
이 실시예 26의 경우, 세트 펄스(입력 터미널(INs))와 리셋 펄스(입력 터미널(INr))의 신호 진폭은 VDD와 VSS2(>VSS1)의 2치로 주어진다.
세트 펄스가 L레벨로 하강하는 타이밍에서, 제 1의 입력 스테이지의 노드(D)가 L레벨로 하강한다(도 86). 이로써, 박막 트랜지스터(P33)가 온 동작하고, 노드(B)의 전위가 하강한다(도 86).
이 노드(B)의 전위의 하강에 수반하여, 박막 트랜지스터(P33)의 게이트 전위(노드(D)의 전위)는 부트스트랩 보조 용량(Cb32)의 축적 전하분만큼 하강한다(도 86). 하강 후의 전위(Vd)가, Vd-VSS1<Vth(P33)를 충족시킬 때, 박막 트랜지스터(P33)의 온 동작시에 노드(B)의 전위가 저위 전원(VSS1)이 된다(도 86).
전술한 바와 같이 노드(B)가 저위 전원(VSS1)까지 하강하면, 노드(A)의 전위도 L레벨로 하강한다. 이 때, 박막 트랜지스터(P31 및 P39)가 온 동작하고, 출력 터미널(OUT)의 전위와 노드(F)의 전위가 함께 하강한다(도 86).
또한, 출력 터미널(OUT)이나 노드(F)의 전위의 하강에 수반하여, 노드(A)의 전위는 부트스트랩 보조 용량(Cb31)의 축적 전하분만큼 하강한다(도 86).
하강 후의 전위(Va)가, Va-VSS1<Vth(P31)를 충족시킬 때, 박막 트랜지스 터(P31)의 온 동작시에 출력 터미널(OUT)의 전위가 저위 전원(VSS1)이 된다(도 86).
이 때, 노드(F)의 전위는 Va-Vth(P39)로 주어지는 전위까지 하강한다(도 86). 박막 트랜지스터(P39)는 다이오드 접속되어 있기 때문이다.
따라서 이 실시예의 경우에는 Va-Vth(P39)-VSS1<Vth(P41)를 충족시키는 것을 조건으로, 박막 트랜지스터(P41)가 온 동작하고, 노드(B)에 제 1의 저위 전원(VSS1)을 공급하는 상태가 된다. 그런데, 이 세트 펄스가 L레벨인 기간, 박막 트랜지스터(P36)도 온 동작하고 있다. 이 때문에, 출력 스테이지를 구성하는 박막 트랜지스터(P32)의 게이트 전위(노드(C)의 전위)는 고위 전원(VDD)으로 제어된다(도 86).
이윽고, 세트 펄스는 L레벨에서 H레벨로 상승한다. 이 전위의 변화시에, 용량 커플링에 의해, 세트 펄스의 전위 변화가 노드(B)와 노드(C) 양쪽에 간섭한다.
그런데, 전술한 바와 같이, 박막 트랜지스터(P41)의 게이트 전극에는 노드(F)를 통과하여 Va-Vth(P39)로 주어지는 전위가 인가되어 있다(도 86). 이 때문에, 온 동작을 계속하는 박막 트랜지스터(P41)에 의해 노드(B)의 전위는 제 1의 저위 전원(VSS1)에 고정적으로 유지된다(도 86).
따라서 세트 펄스가 H레벨로 상승한 후도, 노드(A, B 및 F)의 전위는 세트 펄스가 L레벨인 경우와 같은 전위 상태로 유지된다.
또한, 노드(B)의 전위가 저위 전원(VSS1)을 유지함으로써, 온 동작한 박막 트랜지스터(P38)를 통과하여, 노드(C)에 대한 고위 전원(VDD)의 인가가 계속된다 (도 86).
이것은 노드(C)가 세트 펄스의 전위 변화에 수반하는 간섭의 영향을 받지 않는 것(박막 트랜지스터(P32)의 오프 동작점이 어긋나지 않는 것)을 의미한다.
이 전위 상태는 노드(B)의 전위가 저위 전원(VSS1)인 동안 유지된다. 즉, 리셋 펄스가 L레벨로 전환될 때까지, 노드(C)는 고위 전원(VDD)으로 유지된다. 결과적으로, 박막 트랜지스터(P32)의 리크 전류는 최소화된다.
또한, 노드(B)의 전위가 저위 전원(VSS1)이라는 것은 박막 트랜지스터(P51)가 컷오프 상태에 있는 것을 의미한다. 따라서, 노드(A)의 플로팅 상태는 유지되고, 노드(A)의 전위는 부트스트랩 전위(즉, Va)를 유지한다(도 86(G)). 이 때문에, 제 1의 출력 스테이지의 출력 터미널(OUT)에는 저위 전원(VSS1)이 계속적으로 나타난다(도 86).
이윽고, 리셋 펄스가 H레벨에서 L레벨이 되면(도 86), 이번에는 박막 트랜지스터(P35)가 온 동작하고, 노드(C)의 전위가 하강한다(도 86). 또한, 노드(C)의 전위의 하강에 수반하여, 박막 트랜지스터(P35)의 게이트 전위(노드(E)의 전위)는 부트스트랩 보조 용량(Cb33)의 축적 전하분만큼 하강한다(도 86). 이 하강 후의 전위가 Ve이다. 이 전위(Ve)가, Ve-VSS1<Vth(P35)를 충족시킬 때, 박막 트랜지스터(P35)의 온 동작시에 노드(C)의 전위가 저위 전원(VSS1)이 된다(도 86).
전술한 바와 같이 노드(C)가 저위 전원(VSS1)까지 하강하면, 박막 트랜지스터(P32와 P40)가 온 동작한다. 이로써, 출력 터미널(OUT)의 전위와 노드(F)의 전위가 고위 전원(VDD)으로 상승한다(도 86).
그런데, 이 리셋 펄스가 L레벨인 기간, 박막 트랜지스터(P34)도 온 동작하고 있다. 이 때문에, 노드(B)의 전위는 고위 전원(VDD)으로 제어된다(도 86(E)). 또한, 이에 수반하여, 제 1의 출력 스테이지를 구성하는 박막 트랜지스터(P31)의 게이트 전위(노드(A)의 전위)도, 고위 전원(VDD)으로 상승한다.
이윽고, 리셋 펄스는 L레벨에서 H레벨로 상승한다. 이 전위의 변화시에, 용량 커플링에 의해, 리셋 펄스의 전위 변화가 노드(B)와 노드(C) 양쪽에 간섭한다.
이 때, 노드(C)의 전위는 L레벨을 유지하면서도, 그 전위는 저위 전원(VSS1)으로부터 Vc2로 상승한다(도 86).
이 때, 노드(C)의 전위(Vc2)는 Vc2-VDD<Vth(P32)를 충족시킨다. 이로써, 박막 트랜지스터(P32)의 온 상태가 계속되고, 출력 터미널(OUT)의 전위가 고위 전원(VDD)으로 유지된다(도 86). 또한, 노드(C)의 전위(Vc2)는 Vc2-VDD<Vth(P40)를 충족시킨다. 이로써, 박막 트랜지스터(P40)의 온 상태가 계속되고, 노드(F)의 전위가 고위 전원(VDD)으로 유지된다(도 86).
또한, 노드(C)의 전위(Vc2)는 Vc2-VDD<Vth(P37)를 충족시킨다. 이로써, 박막 트랜지스터(P37)가 온 동작하고, 노드(B)에 대한 고위 전원(VDD)의 인가를 계속한다.
이것은 노드(B)가 세트 펄스의 간섭의 영향을 받지 않는 것(박막 트랜지스터(P31)의 오프 동작점이 어긋나지 않는 것)을 의미한다(도 86).
이 전위 상태는 노드(C)의 전위가 Vc2인 동안 유지된다. 즉, 다음에 세트 펄스가 L레벨로 전환될 때까지 노드(B)의 전위는 고위 전원(VDD)으로 유지된다. 결과 적으로, 박막 트랜지스터(P31)의 리크 전류를 최소화할 수 있다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(65)의 경우에도, 실시예 2와 같은 효과를 실현할 수 있다.
게다가, 이 실시예에 관한 회로 구성의 버퍼(65)의 경우에는 출력 펄스의 신호 진폭에 대해 세트 펄스나 리셋 펄스의 신호 진폭을 작게 할 수 있다. 이 때문에, 앞 스테이지 회로(예를 들면 시프트 레지스터)에서의 소비 전력을 다른 실시예 이상으로 작게 할 수 있다.
실시예 27
본 발명의 실시예 27의 버퍼(65)로서, 실시예 23의 변형 실시예에 관한 버퍼(65)를 설명한다.
도 87에 버퍼(65)의 실시예 27을 도시한다. 또한, 도 87에는 도 85와의 대응 부분에 동일 부호를 붙여서 나타낸다.
실시예 27에 관한 버퍼(65)는 제 1의 출력 스테이지에서 레벨 시프트를 실현하는 회로 구성에 대응한다.
이 때문에, 제 1의 출력 스테이지의 최후미에 위치하는 박막 트랜지스터(P31 및 P32)에만 제 1의 저위 전원(VSS1)을 인가하고, 그 앞 스테이지에 위치하는 박막 트랜지스터에는 제 2의 저위 전원(VSS2)(>VSS1)을 인가하는 구조를 채용한다. 이로써, 세트 펄스와 리셋 펄스의 저진폭화에 더하여, 버퍼(65) 내에 있어서의 더한층의 저소비 전력화를 실현한다.
도 88에 의거하여, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상 태의 관계를 설명한다. 또한, 도 88에 도시하는 파형은 각각 도 80의 각 파형에 대응한다.
이 실시예의 경우도, 도 88에 도시하는 바와 같이, 세트 펄스(입력 터미널(INs))와 리셋 펄스(입력 터미널(INr))의 신호 진폭은 VDD와 VSS2(>VSS1)의 2치로 주어진다.
우선, 세트 펄스가 L레벨로 하강하는 타이밍에서, 제 1의 입력 스테이지의 노드(D)가 L레벨로 하강한다(도 88). 이로써, 박막 트랜지스터(P33)가 온 동작하고, 노드(B)의 전위가 하강한다(도 88).
이 노드(B)의 전위의 하강에 수반하여, 박막 트랜지스터(P33)의 게이트 전위(노드(D)의 전위)는 부트스트랩 보조 용량(Cb32)의 축적 전하분만큼 하강한다(도 88). 하강 후의 전위(Vd)가, Vd-VSS2<Vth(P33)를 충족시킬 때, 박막 트랜지스터(P33)의 온 동작시에 노드(B)의 전위가 제 2의 저위 전원(VSS2)이 된다(도 88).
전술한 바와 같이 노드(B)가 제 2의 저위 전원(VSS2)까지 하강하면, 노드(A)의 전위도 L레벨로 하강한다. 이 때, 박막 트랜지스터(P31 및 P39)가 온 동작하고, 출력 터미널(OUT)의 전위와 노드(F)의 전위가 함께 하강한다(도 88).
또한, 출력 터미널(OUT)이나 노드(F)의 전위의 하강에 수반하여, 노드(A)의 전위는 부트스트랩 보조 용량(Cb31)의 축적 전하분만큼 하강한다(도 88).
하강 후의 전위(Va)가, Va-VSS1<Vth(P31)를 충족시킬 때, 박막 트랜지스터(P31)의 온 동작시에 출력 터미널(OUT)의 전위가 제 1의 저위 전원(VSS1)이 된다(도 88). 즉, 펄스 진폭의 레벨 변환이 실행된다.
이 때, 노드(F)의 전위는 Va-Vth(P39)로 주어지는 전위까지 하강한다(도 88). 박막 트랜지스터(P39)는 다이오드 접속되어 있기 때문이다.
따라서 이 실시예의 경우에는 Va-Vth(P39)-VSS2<Vth(P41)를 충족시키는 것을 조건으로, 박막 트랜지스터(P41)가 온 동작하고, 노드(B)에 제 2의 저위 전원(VSS2)을 공급하는 상태가 된다. 그런데, 이 세트 펄스가 L레벨인 기간, 박막 트랜지스터(P36)도 온 동작하고 있다. 이 때문에, 출력 스테이지를 구성하는 박막 트랜지스터(P32)의 게이트 전위(노드(C)의 전위)는 고위 전원(VDD)으로 제어된다(도 88).
이윽고, 세트 펄스는 L레벨에서 H레벨로 상승한다. 이 전위의 변화시에, 용량 커플링에 의해, 세트 펄스의 전위 변화가 노드(B)와 노드(C) 양쪽에 간섭한다. 그런데, 전술한 바와 같이, 박막 트랜지스터(P41)의 게이트 전극에는 노드(F)를 통과하여 Va-Vth(P39)로 주어지는 전위가 인가되어 있다(도 88). 이 때문에, 온 동작을 계속하는 박막 트랜지스터(P41)에 의해 노드(B)의 전위는 제 2의 저위 전원(VSS2)에 고정적으로 유지된다(도 88).
따라서 세트 펄스가 H레벨로 상승한 후도, 노드(A, B 및 F)의 전위는 세트 펄스가 L레벨인 경우와 같은 전위 상태로 유지된다.
또한, 노드(B)의 전위가 제 2의 저위 전원(VSS2)을 유지함으로써, 온 동작한 박막 트랜지스터(P38)를 통과하여, 노드(C)에 대한 고위 전원(VDD)의 인가가 계속된다(도 88).
이것은 노드(C)가 세트 펄스의 전위 변화에 수반하는 간섭의 영향을 받지 않 는 것(박막 트랜지스터(P32)의 오프 동작점이 어긋나지 않는 것)을 의미한다.
이 전위 상태는 노드(B)의 전위가 제 2의 저위 전원(VSS2)인 동안 유지된다. 즉, 리셋 펄스가 L레벨로 전환될 때까지, 노드(C)는 고위 전원(VDD)으로 유지된다. 결과적으로, 박막 트랜지스터(P32)의 리크 전류는 최소화된다.
또한, 노드(B)의 전위가 제 2의 저위 전원(VSS2)이라는 것은 박막 트랜지스터(P51)가 컷오프 상태에 있는 것을 의미한다. 따라서, 노드(A)의 플로팅 상태는 유지되고, 노드(A)의 전위는 부트스트랩 전위(즉, Va)를 유지한다(도 88). 이 때문에, 제 1의 출력 스테이지의 출력 터미널(OUT)에는 저위 전원(VSS1)이 계속적으로 나타난다(도 88).
이윽고, 리셋 펄스가 H레벨에서 L레벨이 되면(도 88), 이번에는 박막 트랜지스터(P35)가 온 동작하고, 노드(C)의 전위가 하강한다(도 88). 또한, 노드(C)의 전위의 하강에 수반하여, 박막 트랜지스터(P35)의 게이트 전위(노드(E)의 전위)는 부트스트랩 보조 용량(Cb33)의 축적 전하분만큼 하강한다(도 88). 이 하강 후의 전위가 Ve이다. 이 전위(Ve)가, Ve-VSS2<Vth(P35)를 충족시킬 때, 박막 트랜지스터(P35)의 온 동작시에 노드(C)의 전위가 제 2의 저위 전원(VSS2)이 된다(도 88).
전술한 바와 같이 노드(C)가 제 2의 저위 전원(VSS2)까지 하강하면, 박막 트랜지스터(P32와 P40)가 온 동작한다. 이로써, 출력 터미널(OUT)의 전위와 노드(F)의 전위가 고위 전원(VDD)으로 상승한다(도 88).
그런데, 이 리셋 펄스가 L레벨인 기간, 박막 트랜지스터(P34)도 온 동작하고 있다. 이 때문에, 노드(B)의 전위는 고위 전원(VDD)으로 제어된다(도 88). 또한, 이에 수반하여, 제 1의 출력 스테이지를 구성하는 박막 트랜지스터(P31)의 게이트 전위(노드(A)의 전위)도, 고위 전원(VDD)으로 상승한다.
이윽고, 리셋 펄스는 L레벨에서 H레벨로 상승한다. 이 전위의 변화시에, 용량 커플링에 의해, 리셋 펄스의 전위 변화가 노드(B)와 노드(C) 양쪽에 간섭한다. 이 때, 노드(C)의 전위는 L레벨을 유지하면서도, 그 전위는 제 2의 저위 전원(VSS2)으로부터 Vc2로 상승한다(도 88).
이 때, 노드(C)의 전위(Vc2)는 Vc2-VDD<Vth(P32)를 충족시킨다. 이로써, 박막 트랜지스터(P32)의 온 상태가 계속되고, 출력 터미널(OUT)의 전위가 고위 전원(VDD)으로 유지된다(도 88). 또한, 노드(C)의 전위(Vc2)는 Vc2-VDD<Vth(P40)를 충족시킨다. 이로써, 박막 트랜지스터(P40)의 온 상태가 계속되고, 노드(F)의 전위가 고위 전원(VDD)으로 유지된다(도 88).
또한, 노드(C)의 전위(Vc2)는 Vc2-VDD<Vth(P37)를 충족시킨다. 이로써, 박막 트랜지스터(P37)가 온 동작하고, 노드(B)에 대한 고위 전원(VDD)의 인가를 계속한다.
이것은 노드(B)가 세트 펄스의 간섭의 영향을 받지 않는 것(박막 트랜지스터(P31)의 오프 동작점이 어긋나지 않는 것)을 의미한다(도 88).
이 전위 상태는 노드(C)의 전위가 Vc2인 동안 유지된다. 즉, 다음에 세트 펄스가 L레벨로 전환될 때까지 노드(B)의 전위는 고위 전원(VDD)으로 유지된다. 결과적으로, 박막 트랜지스터(P31)의 리크 전류를 최소화할 수 있다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(65)의 경우에는 출력 펄스의 신호 진폭에 대해 세트 펄스나 리셋 펄스의 신호 진폭을 작게 할 수 있을 뿐만 아니라, 버퍼의 내부에 대해서도 최종 출력 스테이지 이외에서 저진폭화를 실현할 수 있다. 이 때문에, 앞 스테이지 회로(예를 들면 시프트 레지스터)뿐만 아니라, 버퍼(65)에서 소비되는 전력에 대해서도 다른 실시예 이상으로 작게 할 수 있다.
실시예 28
본 발명의 실시예 28의 버퍼(65)로서, 실시예 23의 변형 실시예에 관한 버퍼(65)를 설명한다.
도 89에 버퍼(65)의 실시예 28을 도시한다. 또한, 도 89에는 도 87과의 대응 부분에 동일 부호를 붙여서 나타낸다.
이 실시예에 관한 버퍼(65)는 실시예 27에 관한 회로 구성에서 박막 트랜지스터(P53)를 제외한 회로 구성과 같다. 즉, 제 2의 입력 스테이지에서의 부트스트랩 회로를 생략한 회로 구성에 대응한다. 이 회로 구성의 채용에 의해, 실시예 27보다도 소자 수가 적은 버퍼를 실현한다.
계속해서, 도 90에 의거하여, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 설명한다.
또한, 도 90는 세트 펄스(입력 터미널(INs))의 전위 상태를 도시한다. 도 90는 리셋 펄스(입력 터미널(INr))의 전위 상태를 도시한다.
도 90은 박막 트랜지스터(P33)의 게이트 전극 배선(노드(D))의 전위 상태를 도시한다.
도 90는 제 1의 입력 스테이지의 출력 터미널이 접속되는 제어 배선(노드 B)의 전위 상태와, 제 2의 출력 스테이지의 출력 터미널이 접속되는 제어 배선(노드(F))의 전위 상태와, 박막 트랜지스터(P31)의 게이트 전극 배선(노드(A))의 전위 상태와, 제 2의 입력 스테이지의 출력 터미널이 접속되는 제어 배선(노드(C))의 전위 상태와, 제 1의 출력 스테이지의 출력 터미널(OUT)에 나타나는 전위 상태를 도시한다.
이 실시예의 경우도, 펄스 진폭의 레벨 변환을 제 1의 출력 스테이지의 최후단에서 실현한다. 이 때문에, 세트 펄스(입력 터미널(INs))와 리셋 펄스(INr)의 신호 진폭은 VDD와 VSS2(>VSS1)의 2치로 주어진다.
도 90에 도시하는 바와 같이, 이 실시예에 관한 버퍼(65)의 동작중, 세트 펄스가 L레벨로 하강하고 나서 리셋 펄스가 L레벨로 하강하기까지의 동작은 실시예 27과 같다.
그래서, 이하에서는 리셋 펄스가 하강하는 타이밍부터 실시예에 관한 동작을 설명한다.
리셋 펄스가 H레벨에서 L레벨로 하강하면, 이번에는 박막 트랜지스터(P34와 P35)가 온 동작한다. 이에 수반하여, 노드(B)의 전위는 고위 전원(VDD)으로 상승하고(도 90), 노드(C)의 전위는 하강한다(도 90). 단, 노드(C)의 전위는 제 2의 저위 전원(VSS2)에 대해 박막 트랜지스터(P35)의 임계치 전압(Vth)(P35)만큼 낮은 전위로 주어진다. 즉, VSS2-Vth(P35)까지 하강한다.
또한, 여기서의 L레벨(VSS2-Vth(P35))은 이하의 3개의 조건을 충족시키는 것 이 요구된다.
VSS2-Vth(P35)-VDD<Vth(P32)
VSS2-Vth(P35)-VDD<Vth(P37)
VSS2-Vth(P35)-VDD<Vth(P40)
일반적으로, 펄스의 진폭(VSS2-VDD)은 임계치 전압(Vth)에 비하여 충분히 크다. 따라서, 상기 모든 조건은 충족된다.
그런데, 노드(C)가 L레벨로 하강하면, 박막 트랜지스터(P32)가 온 동작하고, 출력 터미널(OUT)의 전위가 고위 전원(VDD)으로 상승한다(도 90). 또한, 박막 트랜지스터(P40)가 온 동작하고, 노드(F)의 전위가 고위 전원(VDD)으로 상승한다(도 90).
이 때, 온 동작한 박막 트랜지스터(P34)에 의해, 노드(B)의 전위는 고위 전원(VDD)으로 제어된다(도 90). 이 결과, 노드(A)도 고위 전원(VDD)으로 제어된다.
이윽고, 리셋 펄스는 L레벨에서 H레벨로 상승한다. 이 전위의 변화시, 박막 트랜지스터(P35)의 용량 커플링에 의해, 리셋 펄스의 전위 변화가 노드(C)에 간섭한다(도 90). 이 영향에 의해, 노드(C)의 전위는 L레벨을 유지하면서도, 그 전위는 Vc2로 상승한다.
여기서, Vc2는 이하의 3개의 조건을 충족시키는 것이 요구된다.
Vc2-VDD<Vth(P32)
Vc2-VDD<Vth(P37)
Vc2-VDD<Vth(P40)
이들의 조건을 충족시키는 한, 박막 트랜지스터(P32, P37 및 P40)의 온 동작이 계속된다.
즉, 박막 트랜지스터(P32)에 의해, 출력 터미널(OUT)에 대한 고위 전원(VDD)의 인가가 계속된다.
또한, 박막 트랜지스터(P37)에 의해, 노드(B)에 대한 고위 전원(VDD)의 인가가 계속된다. 따라서, 박막 트랜지스터(P34)를 통과하여 노드(A)에 리셋 펄스의 전위 변화가 간섭하는 일이 없고, 박막 트랜지스터(P31)의 오프 동작점은 어긋나지 않게 된다.
이 전위 상태는 노드(C)의 전위가 Vc2인 동안 유지된다. 즉, 다음에 세트 펄스가 L레벨로 전환될 때까지 노드(A)의 전위는 고위 전원(VDD)으로 유지된다. 결과적으로, 박막 트랜지스터(P31)의 리크 전류를 최소화할 수 있다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(65)의 경우에는 실시예 27과 같은 동작과 효과를 보다 적은 소자 수로 실현할 수 있다.
실시예 29
본 발명의 실시예 29의 버퍼(65)로서, 실시예 23의 버퍼(65)의 변형 실시예를 설명한다.
도 91에 버퍼(65)의 실시예 29를 도시한다. 또한, 도 91에는 도 89와의 대응 부분에 동일 부호를 붙여서 나타낸다.
이 실시예에 관한 버퍼(65)는 실시예 28에 관한 회로 구성에서 박막 트랜지스터(P52)를 제외한 회로 구성과 같다. 즉, 실시예 27에 관한 회로 구성의 제 1 및 제 2의 입력 스테이지로부터 부트스트랩 회로를 생략한 회로 구성에 대응한다. 이 회로 구성의 채용에 의해, 실시예 7보다도 더욱 소자 수가 적은 버퍼를 실현한다.
도 92에, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 도시한다.
또한, 도 92는 세트 펄스(입력 터미널(INs))의 전위 상태를 도시한다. 도 92는 리셋 펄스(입력 터미널(INr))의 전위 상태를 도시한다.
도 92는 제 1의 입력 스테이지의 출력 터미널이 접속되는 제어 배선(노드 B)의 전위 상태를 도시한다.
도 92는 제 2의 출력 스테이지의 출력 터미널이 접속되는 제어 배선(노드(F))의 전위 상태와, 박막 트랜지스터(P31)의 게이트 전극 배선(노드(A))의 전위 상태와, 제 2의 입력 스테이지의 출력 터미널이 접속되는 제어 배선(노드(C))의 전위 상태와, 제 1의 출력 스테이지의 출력 터미널(OUT)에 나타나는 전위 상태를 도시한다.
이 실시예의 경우도, 세트 펄스(입력 터미널(INs))와 리셋 펄스(INr)의 신호 진폭은 VDD와 VSS2(>VSS1)의 2치로 주어진다.
전술한 바와 같이, 이 실시예에 관한 버퍼(65)는 박막 트랜지스터(P53)를 갖지 않는 점에서, 실시예 28에 관한 버퍼(65)와 공통된다. 따라서, 리셋 펄스가 H레벨로 상승하는 타이밍 이후의 동작은 실시예 28의 구동 동작과 같게 된다.
그래서, 이하에서는 세트 펄스가 L레벨로 하강하고 나서 리셋 펄스가 L레벨로 하강하기까지의 동작을 설명한다.
세트 펄스가 H레벨에서 L레벨로 하강하면, 박막 트랜지스터(P33와 P36)가 온 동작한다. 이에 수반하여, 노드(B)의 전위는 하강하고(도 92), 노드(C)의 전위는 고위 전원(VDD)으로 상승한다(도 92).
그런데, 이 실시예의 경우에는 박막 트랜지스터(P33)의 게이트 전극측에 부트스트랩 회로가 존재하지 않는다. 따라서, 세트 펄스의 L레벨로의 하강 직후에 있어서의 노드(B)의 전위는 VSS2-Vth(P33)로 주어지는 L레벨까지밖에 하강할 수 없다.
단, 노드(B)가 L레벨로 하강하면, 출력 터미널(OUT)의 전위도 L레벨로 하강하고, 노드(A)의 부트스트랩 동작에 의해, 노드(F)의 전위는 Va-Vth(P39)까지 하강한다.
이 하강 후의 전위(Va-Vth(P39))는 Va-Vth(P39)-VSS2<Vth(P41)를 충족시킨다. 따라서, 박막 트랜지스터(P41)가 온 동작하고, 노드(B)에 제 2의 저위 전원(VSS2)이 공급되는 상태가 된다(도 92).
이 동작이, 이 실시예의 특유한 동작이다.
이 후는 세트 펄스가 L레벨에서 H레벨로 상승할 때에도, 박막 트랜지스터(P41)에 의해, 노드(B)의 전위는 제 2의 저위 전원(VSS2)으로 유지된다. 또한, 마찬가지로 노드(B)가 L레벨인 동안, 노드(C)는 박막 트랜지스터(P38)에 의해 고위 전원(VDD)에 고정된다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(65)의 경우에는 실시예 28과 같은 동작과 효과를 얻을 수 있는 버퍼를 보다 적은 소자 수로 실현할 수 있다.
실시예 30
본 발명의 실시예 30의 버퍼(65)로서, 실시예 23의 변형 실시예에 관한 버퍼(65)를 설명한다.
도 93에 버퍼(65)의 실시예 30을 도시한다. 또한, 도 93에는 도 81과의 대응 부분에 동일 부호를 붙여서 나타낸다.
이 실시예에 관한 버퍼(65)는 실시예 24에 관한 회로 구성중 제 1의 입력 스테이지의 부분에서 레벨 시프트를 실현하는 회로 구성에 대응한다. 이 때문에, 제 2의 입력 스테이지를 구성하는 박막 트랜지스터(P35)의 주전극과 제 1의 입력 스테이지를 구성하는 박막 트랜지스터(P52)의 게이트 전극을 제 2의 저위 전원(VSS2)(>VSS1)에 접속하는 구조를 채용한다. 이로써, 세트 펄스와 리셋 펄스를 저진폭화하여, 실시예 24보다도 소비 전력이 적게 되는 버퍼를 실현한다.
도 94에, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 도시한다. 또한, 도 94는 도 82에 대응한다.
이 실시예의 경우도, 세트 펄스(입력 터미널(INs))와 리셋 펄스(입력 터미널(INr))의 신호 진폭은 VDD와 VSS2(>VSS1)의 2치로 주어진다.
우선, 세트 펄스가 L레벨로 하강하는 타이밍에서, 제 1의 입력 스테이지의 노드(D)가 L레벨로 하강한다(도 94). 이로써, 박막 트랜지스터(P33)가 온 동작하고, 노드(B)의 전위가 하강한다(도 94).
이 노드(B)의 전위의 하강에 수반하여, 박막 트랜지스터(P33)의 게이트 전 위(노드(D)의 전위)는 부트스트랩 보조 용량(Cb32)의 축적 전하분만큼 하강한다(도 94). 하강 후의 전위(Vd)가, Vd-VSS1<Vth(P33)를 충족시킬 때, 박막 트랜지스터(P33)의 온 동작시에 노드(B)의 전위가 제 1의 저위 전원(VSS1)이 된다(도 94). 즉, 펄스 진폭의 레벨 변환이 실행된다.
전술한 바와 같이 노드(B)가 제 1의 저위 전원(VSS1)까지 하강하면, 노드(A)의 전위도 L레벨로 하강한다. 이 때, 박막 트랜지스터(P31 및 P39)가 온 동작하고, 출력 터미널(OUT)의 전위와 노드(F)의 전위가 함께 하강한다(도 94).
또한, 출력 터미널(OUT)이나 노드(F)의 전위의 하강에 수반하여, 노드(A)의 전위는 부트스트랩 보조 용량(Cb31)의 축적 전하분만큼 하강한다(도 94).
하강 후의 전위(Va)가, Va-VSS1<Vth(P31)를 충족시킬 때, 박막 트랜지스터(P31)의 온 동작시에 출력 터미널(OUT)의 전위가 제 1의 저위 전원(VSS1)이 된다(도 94).
이 때, 노드(F)의 전위는 Va-Vth(P39)로 주어지는 전위까지 하강한다(도 94). 박막 트랜지스터(P39)는 다이오드 접속되어 있기 때문이다.
따라서 이 실시예의 경우에는 Va-Vth(P39)-VSS1<Vth(P41)를 충족시키는 것을 조건으로, 박막 트랜지스터(P41)가 온 동작하고, 노드(B)에 제 1의 저위 전원(VSS1)을 공급하는 상태가 된다. 그런데, 이 세트 펄스가 L레벨인 기간, 박막 트랜지스터(P36)도 온 동작하고 있다. 이 때문에, 출력 스테이지를 구성하는 박막 트랜지스터(P32)의 게이트 전위(노드(C)의 전위)는 고위 전원(VDD)으로 제어된다(도 94)).
이윽고, 세트 펄스는 L레벨에서 H레벨로 상승한다. 이 전위의 변화시에, 용량 커플링에 의해, 세트 펄스의 전위 변화가 노드(B)와 노드(C) 양쪽에 간섭한다.
그런데, 전술한 바와 같이, 박막 트랜지스터(P41)의 게이트 전극에는 노드(F)를 통과하여 Va-Vth(P39)로 주어지는 전위가 인가되어 있다(도 94). 이 때문에, 온 동작을 계속하는 박막 트랜지스터(P41)에 의해 노드(B)의 전위는 제 1의 저위 전원(VSS1)에 고정적으로 유지된다(도 94). 이 동작이, 이 실시예에 관한 특징적인 전위 상태이다.
따라서 세트 펄스가 H레벨로 상승한 후도, 노드(A, B 및 F)의 전위는 세트 펄스가 L레벨인 경우와 같은 전위 상태로 유지된다.
또한, 노드(B)의 전위가 제 1의 저위 전원(VSS1)을 유지함으로써, 온 동작한 박막 트랜지스터(P38)를 통과하여, 노드(C)에 대한 고위 전원(VDD)의 인가가 계속된다(도 94).
이것은 노드(C)가 세트 펄스의 전위 변화에 수반하는 간섭의 영향을 받지 않는 것(박막 트랜지스터(P32)의 오프 동작점이 어긋나지 않는 것)을 의미한다.
이 전위 상태는 노드(B)의 전위가 제 1의 저위 전원(VSS1)인 동안 유지된다. 즉, 리셋 펄스가 L레벨로 전환될 때까지, 노드(C)는 고위 전원(VDD)으로 유지된다. 결과적으로, 박막 트랜지스터(P32)의 리크 전류는 최소화된다.
또한, 노드(B)의 전위가 제 1의 저위 전원(VSS1)이라는 것은 박막 트랜지스터(P51)가 컷오프 상태에 있는 것을 의미한다. 따라서, 노드(A)의 플로팅 상태는 유지되고, 노드(A)의 전위는 부트스트랩 전위(즉, Va)를 유지한다(도 94). 이 때문 에, 제 1의 출력 스테이지의 출력 터미널(OUT)에는 저위 전원(VSS1)이 계속적으로 나타난다(도 94).
이윽고, 리셋 펄스가 H레벨에서 L레벨이 되면(도 94), 이번에는 박막 트랜지스터(P35)가 온 동작하고, 노드(C)의 전위가 하강한다(도 94). 단, 노드(C)의 전위는 제 2의 저위 전원(VSS2)에 대해 박막 트랜지스터(P35)의 임계치 전압(Vth)(P35)만큼 높은 전위로 주어진다. 즉, VSS2-Vth(P35)까지 하강한다.
또한, 여기서의 L레벨(VSS2-Vth(P35))은 이하의 3개의 조건을 충족시키는 것이 요구된다.
VSS2-Vth(P35)-VDD<Vth(P32)
VSS2-Vth(P35)-VDD<Vth(P37)
VSS2-Vth(P35)-VDD<Vth(P40)
일반적으로, 펄스의 진폭(VSS2-VDD)은 임계치 전압(Vth)에 비하여 충분히 크다. 따라서, 상기 모든 조건은 충족된다.
그런데, 노드(C)가 L레벨로 하강하면, 박막 트랜지스터(P32)가 온 동작하고, 출력 터미널(OUT)의 전위가 고위 전원(VDD)으로 상승한다(도 94).
이윽고, 리셋 펄스는 L레벨에서 H레벨로 상승한다. 이 전위의 변화시, 박막 트랜지스터(P35)의 용량 커플링에 의해, 리셋 펄스의 전위 변화가 노드(C)에 간섭한다(도 94). 이 영향에 의해, 노드(C)의 전위는 L레벨을 유지하면서도, 그 전위는 Vc2로 상승한다.
여기서, Vc2는 이하의 3개의 조건을 충족시키는 것이 요구된다.
Vc2-VDD<Vth(P32)
Vc2-VDD<Vth(P37)
Vc2-VDD<Vth(P40)
이들의 조건을 충족시키는 한, 박막 트랜지스터(P32, P37 및 P40)의 온 동작이 계속된다.
즉, 박막 트랜지스터(P32)에 의해, 출력 터미널(OUT)에 대한 고위 전원(VDD)의 인가가 계속된다.
또한, 박막 트랜지스터(P37)에 의해, 노드(B)에 대한 고위 전원(VDD)의 인가가 계속된다. 따라서, 박막 트랜지스터(P34)를 통과하여 노드(A)에 리셋 펄스의 전위 변화가 간섭하는 일이 없고, 박막 트랜지스터(P31)의 오프 동작점은 어긋나지 않게 된다.
이 전위 상태는 노드(C)의 전위가 Vc2인 동안 유지된다. 즉, 다음에 세트 펄스가 L레벨로 전환될 때까지 노드(A)의 전위는 고위 전원(VDD)으로 유지된다. 결과적으로, 박막 트랜지스터(P31)의 리크 전류를 최소화할 수 있다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(65)의 경우에는 실시예 24와 같은 동작과 효과를 얻을 수 있는 버퍼이고, 그 앞 스테이지 회로(예를 들면 시프트 레지스터)에서의 소비 전력이 적게 되는 버퍼를 실현할 수 있다.
실시예 31
본 발명의 실시예 31의 버퍼(65)로서, 실시예 23의 버퍼(65)변형 실시예에 관한 버퍼(65)를 설명한다.
도 95에 버퍼(65)의 실시예 31을 도시한다. 또한, 도 95에는 도 83과의 대응 부분에 동일 부호를 붙여서 나타낸다.
도 95와 도 83을 대비하여 알 수 있는 바와 같이, 이 실시예에 관한 회로 구성과 실시예 25에 관한 회로 구성과는 같다.
차이는 이 실시예에 관한 세트 펄스와 리셋 펄스의 진폭이, 실시예 25에 비하여 저 진폭화되어 있는 점이다. 즉, 이 실시예의 경우에는 세트 펄스와 리셋 펄스를 VDD와 VSS2(>VSS1)의 2치로 구동하는 점이다.
도 96에 의거하여, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 설명한다. 또한, 도 96에 도시하는 파형은 각각 도 84 도 84의 각 파형에 대응한다.
이 실시예의 경우도, 도 96에 도시하는 바와 같이, 세트 펄스(입력 터미널(INs))와 리셋 펄스(입력 터미널(INr))의 신호 진폭은 VDD와 VSS2(>VSS1)의 2치로 주어진다.
우선, 세트 펄스가 L레벨로 하강하는 타이밍에서, 박막 트랜지스터(P33와 P36)가 온 동작한다.
이에 수반하여, 노드(B)의 전위가 하강하고(도 96), 노드(C)의 전위는 고위 전원(VDD)으로 상승한다(도 96).
그런데, 이 실시예의 경우에는 박막 트랜지스터(P33)의 게이트 전극측에 부트스트랩 회로가 존재하지 않는다. 따라서, 세트 펄스의 L레벨로의 하강 직후에 있어서의 노드(B)의 전위는 VSS2-Vth(P33)로 주어지는 L레벨까지밖에 하강할 수 없 다.
단, 노드(B)가 L레벨로 하강하면, 출력 터미널(OUT)의 전위도 L레벨로 하강하고, 노드(A)의 전위는 부트스트랩 전위(Va)까지 하강한다(도 96). 이 부트스트랩 전위(Va)는 Va-VSS1<Vth(P31)를 충족시키기 때문에, 출력 터미널(OUT)의 전위는 제 1의 저위 전원(VSS1)으로 하강한다(도 96).
또한, 박막 트랜지스터(P39)는 다이오드 접속이기 때문에, 노드(F)의 전위는 Va-Vth(P39)까지 하강한다(도 96). 이 하강 후의 전위(Va-Vth(P39))는 Va-Vth(P39)-VSS1<Vth(P41)를 충족시킨다. 따라서, 박막 트랜지스터(P41)가 온 동작하고, 노드(B)에 제 1의 저위 전원(VSS1)이 공급되는 상태가 된다(도 96). 이 동작이, 이 실시예의 특유한 동작이다.
그런데, 이 세트 펄스가 L레벨인 기간, 박막 트랜지스터(P36)도 온 동작하고 있다. 이 때문에, 출력 스테이지를 구성하는 박막 트랜지스터(P32)의 게이트 전위(노드(C)의 전위)는 고위 전원(VDD)으로 제어된다(도 96).
이윽고, 세트 펄스는 L레벨에서 H레벨로 상승한다. 이 전위의 변화시에, 용량 커플링에 의해, 세트 펄스의 전위 변화가 노드(B)와 노드(C) 양쪽에 간섭한다.
그런데, 전술한 바와 같이, 박막 트랜지스터(P41)의 게이트 전극에는 노드(F)를 통과하여 Va-Vth(P39)로 주어지는 전위가 인가되어 있다(도 96).
이 때문에, 온 동작을 계속하는 박막 트랜지스터(P41)에 의해 노드(B)의 전위는 제 1의 저위 전원(VSS1)에 고정적으로 유지된다(도 96). 이 동작이, 이 실시예에 관한 특징적인 전위 상태이다.
따라서 세트 펄스가 H레벨로 상승한 후도, 노드(A, B 및 F)의 전위는 세트 펄스가 L레벨인 경우와 같은 전위 상태로 유지된다.
또한, 노드(B)의 전위가 제 1의 저위 전원(VSS1)을 유지함으로써, 온 동작한 박막 트랜지스터(P38)를 통과하여, 노드(C)에 대한 고위 전원(VDD)의 인가가 계속된다(도 96).
이것은 노드(C)가 세트 펄스의 전위 변화에 수반하는 간섭의 영향을 받지 않는 것(박막 트랜지스터(P32)의 오프 동작점이 어긋나지 않는 것)을 의미한다.
이 전위 상태는 노드(B)의 전위가 제 1의 저위 전원(VSS1)인 동안 유지된다. 즉, 리셋 펄스가 L레벨로 전환될 때까지, 노드(C)는 고위 전원(VDD)으로 유지된다. 결과적으로, 박막 트랜지스터(P32)의 리크 전류는 최소화된다.
또한, 노드(B)의 전위가 제 1의 저위 전원(VSS1)이라는 것은 박막 트랜지스터(P51)가 컷오프 상태에 있는 것을 의미한다. 따라서, 노드(A)의 플로팅 상태는 유지되고, 노드(A)의 전위는 부트스트랩 전위(즉, Va)를 유지한다(도 96). 이 때문에, 제 1의 출력 스테이지의 출력 터미널(OUT)에는 저위 전원(VSS1)이 계속적으로 나타난다(도 96).
이윽고, 리셋 펄스가 H레벨에서 L레벨이 되면(도 96), 이번에는 박막 트랜지스터(P35)가 온 동작하고, 노드(C)의 전위가 L레벨로 하강한다(도 96). 단, 노드(C)의 전위는 제 2의 저위 전원(VSS2)에 대해 박막 트랜지스터(P35)의 임계치 전압(Vth)(P35)만큼 높은 전위로 주어진다. 즉, VSS2-Vth(P35)까지 하강한다.
또한, 여기서의 L레벨(VSS2-Vth(P35))은 이하의 3개의 조건을 충족시키는 것 이 요구된다.
VSS2-Vth(P35)-VDD<Vth(P32)
VSS2-Vth(P35)-VDD<Vth(P37)
VSS2-Vth(P35)-VDD<Vth(P40)
일반적으로, 펄스의 진폭(VSS2-VDD)은 임계치 전압(Vth)에 비하여 충분히 크다. 따라서, 상기 모든 조건은 충족된다.
그런데, 노드(C)가 L레벨로 하강하면, 박막 트랜지스터(P32)가 온 동작하고, 출력 터미널(OUT)의 전위가 고위 전원(VDD)으로 상승한다(도 96).
또한, 박막 트랜지스터(P40)가 온 동작하고, 노드(F)의 전위가 고위 전원(VDD)으로 상승한다(도 96).
또한, 이 때, 온 동작한 박막 트랜지스터(P34)에 의해, 노드(B)의 전위는 고위 전원(VDD)으로 제어된다(도 96). 이 결과, 노드(A)도 고위 전원(VDD)으로 제어된다(도 96).
이윽고, 리셋 펄스는 L레벨에서 H레벨로 상승한다. 이 전위의 변화시, 박막 트랜지스터(P35)의 용량 커플링에 의해, 리셋 펄스의 전위 변화가 노드(C)에 간섭한다(도 96(F)). 이 영향에 의해, 노드(C)의 전위는 L레벨을 유지하면서도, 그 전위는 Vc2로 상승한다.
여기서, Vc2는 이하의 3개의 조건을 충족시키는 것이 요구된다.
Vc2-VDD<Vth(P32)
Vc2-VDD<Vth(P37)
Vc2-VDD<Vth(P40)
이들의 조건을 충족시키는 한, 박막 트랜지스터(P32, P37 및 P40)의 온 동작이 계속된다.
즉, 박막 트랜지스터(P32)에 의해, 출력 터미널(OUT)에 대한 고위 전원(VDD)의 인가가 계속된다.
또한, 박막 트랜지스터(P37)에 의해, 노드(B)에 대한 고위 전원(VDD)의 인가가 계속된다. 따라서, 박막 트랜지스터(P34)를 통과하여 노드(A)에 리셋 펄스의 전위 변화가 간섭하는 일이 없고, 박막 트랜지스터(P31)의 오프 동작점은 어긋나지 않게 된다.
이 전위 상태는 노드(C)의 전위가 Vc2인 동안 유지된다. 즉, 다음에 세트 펄스가 L레벨로 전환될 때까지 노드(A)의 전위는 고위 전원(VDD)으로 유지된다. 결과적으로, 박막 트랜지스터(P31)의 리크 전류를 최소화할 수 있다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(65)의 경우에는 실시예 25와 같은 동작과 효과를 얻을 수 있는 버퍼이고, 그 앞 스테이지 회로(예를 들면 시프트 레지스터)에서의 소비 전력이 적게 되는 버퍼를 실현할 수 있다.
실시예 32
본 발명의 실시예 32의 버퍼(65)로서, 실시예 23의 변형 실시예에 관한 버퍼(65)를 설명한다.
도 97에 버퍼(65)의 실시예 32를 도시한다. 또한, 도 97에는 도 79와의 대응 부분에 동일 부호를 붙여서 나타낸다.
이 실시예에 관한 버퍼(65)는 제 2의 출력 스테이지의 회로 구성을 제외하고, 실시예 23에 관한 회로 구성과 기본적으로 동일하다. 즉, 이 실시예의 경우에도, 제 1 및 제 2의 입력 스테이지와 제 1의 출력 스테이지에 있어서, 각각 부트스트랩 회로를 채용한다.
차이는 제 2의 출력 스테이지를 구성하는 박막 트랜지스터(P39)의 접속 형태이다. 이 실시예의 경우, 고위 전원측의 주전극을 제 3의 저위 전원(VSS3)(<VSS1+Vth(P41))에 접속하는 구성을 채용한다.
도 98에 의거하여, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 설명한다. 또한, 도 98에 도시하는 파형은 각각 도 80의 각 파형에 대응한다.
이 실시예의 경우, 세트 펄스(입력 터미널(INs))의 신호 진폭과 리셋 펄스(입력 터미널(INr))의 신호 진폭은 VDD와 VSS1의 2치로 주어진다. 우선, 세트 펄스가 L레벨로 상승하는 타이밍에서, 제 1의 입력 스테이지의 노드(D)가 L레벨로 하강한다(도 98). 이로써, 박막 트랜지스터(P33)가 온 동작하고, 노드(B)의 전위가 하강한다(도 98).
이 노드(B)의 전위의 하강에 수반하여, 박막 트랜지스터(P33)의 게이트 전위(노드(D)의 전위)는 부트스트랩 보조 용량(Cb32)의 축적 전하분만큼 하강한다(도 98). 하강 후의 전위(Vd)가, Vd-VSS1<Vth(P33)를 충족시킬 때, 박막 트랜지스터(P33)의 온 동작시에 노드(B)의 전위가 저위 전원(VSS1)이 된다(도 98).
전술한 바와 같이 노드(B)가 저위 전원(VSS1)까지 하강하면, 노드(A)의 전위 도 L레벨로 하강한다. 이 때, 박막 트랜지스터(P31 및 P39)가 온 동작하고, 출력 터미널(OUT)의 전위와 노드(F)의 전위가 함께 하강한다(도 98).
또한, 출력 터미널(OUT)이나 노드(F)의 전위의 하강에 수반하여, 노드(A)의 전위는 부트스트랩 보조 용량(Cb31)의 축적 전하분만큼 하강한다(도 98).
하강 후의 전위(Va)가, Va-VSS1<Vth(P31)를 충족시킬 때, 박막 트랜지스터(P31)의 온 동작시에 출력 터미널(OUT)의 전위가 제 1의 저위 전원(VSS1)이 된다(도 98).
또한, 하강 후의 전위(Va)가, Va-VSS3<Vth(P39)를 충족시킬 때, 박막 트랜지스터(P39)의 온 동작시에 있어서의 노드(F)의 전위가 제 3의 저위 전원(VSS3)이 된다(도 98).
전술한 바와 같이, 제 3의 저위 전원(VSS3)은 VSS3-VSS1<Vth(P41)를 충족시키도록 주어져 있다.
따라서 노드(F)의 전위가 L레벨로 하강함으로써, 박막 트랜지스터(P41)가 온 동작하고, 노드(B)에 제 1의 저위 전원(VSS1)이 공급되는 상태가 된다.
그런데, 이 세트 펄스가 L레벨인 기간, 박막 트랜지스터(P36)도 온 동작하고 있다. 이 때문에, 출력 스테이지를 구성하는 박막 트랜지스터(P32)의 게이트 전위(노드(C)의 전위)는 고위 전원(VDD)으로 제어된다(도 98).
이윽고, 세트 펄스는 L레벨에서 H레벨로 상승한다. 이 전위의 변화시에, 용량 커플링에 의해, 세트 펄스의 전위 변화가 노드(B)와 노드(C) 양쪽에 간섭한다.
그런데, 전술한 바와 같이, 박막 트랜지스터(P41)의 게이트 전극에는 노 드(F)를 통과하여 제 3의 저위 전원(VSS3)이 주어져 있다(도 98(F)). 이 때문에, 온 동작을 계속하는 박막 트랜지스터(P41)에 의해 노드(B)의 전위는 제 1의 저위 전원(VSS1)에 고정적으로 유지된다(도 98).
따라서 세트 펄스가 H레벨로 상승한 후도, 노드(A, B 및 F)의 전위는 세트 펄스가 L레벨인 경우와 같은 전위 상태로 유지된다.
또한, 노드(B)의 전위가 저위 전원(VSS1)을 유지함으로써, 온 동작한 박막 트랜지스터(P38)를 통과하여, 노드(C)에 대한 고위 전원(VDD)의 인가가 계속된다(도 98).
이것은 노드(C)가 세트 펄스의 전위 변화에 수반하는 간섭의 영향을 받지 않는 것(박막 트랜지스터(P32)의 오프 동작점이 어긋나지 않는 것)을 의미한다.
이 전위 상태는 노드(B)의 전위가 제 1의 저위 전원(VSS1)인 동안 유지된다. 즉, 리셋 펄스가 L레벨로 전환될 때까지, 노드(C)는 고위 전원(VDD)으로 유지된다. 결과적으로, 박막 트랜지스터(P32)의 리크 전류는 최소화된다.
또한, 노드(B)의 전위가 제 1의 저위 전원(VSS1)이라는 것은 박막 트랜지스터(P51)가 컷오프 상태에 있는 것을 의미한다. 따라서, 노드(A)의 플로팅 상태는 유지되고, 노드(A)의 전위는 부트스트랩 전위(즉, Va)를 유지한다(도 98(G)). 이 때문에, 제 1의 출력 스테이지의 출력 터미널(OUT)에는 제 1의 저위 전원(VSS1)이 계속적으로 나타난다(도 98).
이윽고, 리셋 펄스가 H레벨에서 L레벨이 되면(도 98), 이번에는 박막 트랜지스터(P35)가 온 동작하고, 노드(C)의 전위가 하강한다(도 98). 또한, 노드(C)의 전 위의 하강에 수반하여, 박막 트랜지스터(P35)의 게이트 전위(노드(E)의 전위)는 박막 트랜지스터(P35)의 게이트 용량에 축적된 전하분만큼 하강한다(도 98). 이 하강 후의 전위가 Ve이다. 이 전위(Ve)가, Ve-VSS1<Vth(P35)를 충족시킬 때, 박막 트랜지스터(P35)의 온 동작시에 노드(C)의 전위가 제 1의 저위 전원(VSS1)이 된다(도 98).
전술한 바와 같이 노드(C)가 제 1의 저위 전원(VSS1)까지 하강하면, 박막 트랜지스터(P32와 P40)가 온 동작한다. 이로써, 출력 터미널(OUT)의 전위와 노드(F)의 전위가 고위 전원(VDD)으로 상승한다(도 98).
그런데, 이 리셋 펄스가 L레벨인 기간, 박막 트랜지스터(P34)도 온 동작하고 있다. 이 때문에, 노드(B)의 전위는 고위 전원(VDD)으로 제어된다(도 98). 또한, 이에 수반하여, 제 1의 출력 스테이지를 구성하는 박막 트랜지스터(P31)의 게이트 전위(노드(A)의 전위)도, 고위 전원(VDD)으로 상승한다.
이윽고, 리셋 펄스는 L레벨에서 H레벨로 상승한다. 이 전위의 변화시에, 용량 커플링에 의해, 리셋 펄스의 전위 변화가 노드(B)와 노드(C) 양쪽에 간섭한다.
이 때, 노드(C)의 전위는 L레벨을 유지하면서도, 그 전위는 제 1의 저위 전원(VSS1)으로부터 Vc2로 상승한다(도 98).
이 때, 노드(C)의 전위(Vc2)는 Vc2-VDD<Vth(P32)를 충족시킨다. 이로써, 박막 트랜지스터(P32)의 온 상태가 계속되고, 출력 터미널(OUT)의 전위가 고위 전원(VDD)으로 유지된다(도 98). 또한, 노드(C)의 전위(Vc2)는 Vc2-VDD<Vth(P40)를 충족시킨다. 이로써, 박막 트랜지스터(P40)의 온 상태가 계속되고, 노드(F)의 전위 가 고위 전원(VDD)으로 유지된다(도 98).
또한, 노드(C)의 전위(Vc2)는 Vc2-VDD<Vth(P37)를 충족시킨다. 이로써, 박막 트랜지스터(P37)가 온 동작하고, 노드(B)에 대한 고위 전원(VDD)의 인가를 계속한다.
이것은 노드(B)가 세트 펄스의 간섭의 영향을 받지 않는 것(박막 트랜지스터(P31)의 오프 동작점이 어긋나지 않는 것)을 의미한다(도 98).
이 전위 상태는 노드(C)의 전위가 Vc2인 동안 유지된다. 즉, 다음에 세트 펄스가 L레벨로 전환될 때까지 노드(B)의 전위는 고위 전원(VDD)으로 유지된다. 결과적으로, 박막 트랜지스터(P31)의 리크 전류를 최소화할 수 있다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(65)의 경우에도, 실시예 23과 같은 동작과 효과를 얻을 수 있는 버퍼를 실현할 수 있다.
실시예 33
본 발명의 실시예 33의 버퍼(65)로서, 실시예 23의 변형 실시예에 관한 버퍼(65)를 설명한다.
도 99에 버퍼(65)의 실시예 33을 도시한다. 또한, 도 99에는 도 81과의 대응 부분에 동일 부호를 붙여서 나타낸다.
이 실시예에 관한 버퍼(65)는 실시예 33에 관한 회로 구성에서 박막 트랜지스터(P53)를 제외한 회로 구성과 같다. 즉, 제 2의 입력 스테이지에서의 부트스트랩 회로를 생략한 회로 구성에 대응한다.
이 회로 구성의 채용에 의해, 실시예 11보다도 소자 수가 적은 버퍼를 실현 할 수 있다. 또한, 이 실시예는 실시예 24에 대응한다.
도 100에, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 도시한다.
또한, 도 100에 도시하는 각 파형은 각각 도 82에 도시하는 각 파형에 대응한다.
이 실시예의 경우도, 세트 펄스(입력 터미널(INs))와 리셋 펄스(INr)의 신호 진폭은 VDD와 VSS1의 2치로 주어진다.
도 100에 도시하는 바와 같이, 이 실시예에 관한 버퍼(65)의 동작중, 세트 펄스가 L레벨로 하강하고 나서 리셋 펄스가 L레벨로 하강하기까지의 동작은 실시예 33과 같다.
그래서, 이하에서는 리셋 펄스가 하강하는 타이밍부터 실시예에 관한 동작을 설명한다.
리셋 펄스가 H레벨에서 L레벨로 하강하면, 이번에는 박막 트랜지스터(P34와 P35)가 온 동작한다.
이에 수반하여, 노드(B)의 전위는 고위 전원(VDD)으로 상승하고(도 100), 노드(C)의 전위는 하강한다(도 100). 단, 노드(C)의 전위는 제 1의 저위 전원(VSS1)에 대해 박막 트랜지스터(P35)의 임계치 전압(Vth)(P35)만큼 높은 전위로 주어진다. 즉, VSS1-Vth(P35)까지 상승한다.
또한, 여기서의 L레벨(VSS1-Vth(P35))은 이하의 3개의 조건을 충족시키는 것이 요구된다.
VSS1-Vth(P35)-VDD<Vth(P32)
VSS1-Vth(P35)-VDD<Vth(P37)
VSS1-Vth(P35)-VDD<Vth(P40)
일반적으로, 펄스의 진폭(VSS1-VDD)은 임계치 전압(Vth)에 비하여 충분히 크다. 따라서, 상기 모든 조건은 충족된다.
그런데, 노드(C)가 L레벨로 하강하면, 박막 트랜지스터(P32)가 온 동작하고, 출력 터미널(OUT)의 전위가 고위 전원(VDD)으로 상승한다(도 100).
이윽고, 리셋 펄스는 L레벨에서 H레벨로 상승한다. 이 전위의 변화시, 박막 트랜지스터(P35)의 용량 커플링에 의해, 리셋 펄스의 전위 변화가 노드(C)에 간섭한다(도 100). 이 영향에 의해, 노드(C)의 전위는 L레벨을 유지하면서도, 그 전위는 Vc2로 상승한다.
여기서, Vc2는 이하의 3개의 조건을 충족시키는 것이 요구된다.
Vc2-VDD<Vth(P32)
Vc2-VDD<Vth(P37)
Vc2-VDD<Vth(P40)
이들의 조건을 충족시키는 한, 박막 트랜지스터(P32, P37 및 P40)의 온 동작이 계속된다.
즉, 박막 트랜지스터(P32)에 의해, 출력 터미널(OUT)에 대한 고위 전원(VDD)의 인가가 계속된다.
또한, 박막 트랜지스터(P37)에 의해, 노드(B)에 대한 고위 전원(VDD)의 인가 가 계속된다. 따라서, 박막 트랜지스터(P34)를 통과하여 노드(A)에 리셋 펄스의 전위 변화가 간섭하는 일이 없고, 박막 트랜지스터(P31)의 오프 동작점은 어긋나지 않게 된다.
이 전위 상태는 노드(C)의 전위가 Vc2인 동안 유지된다. 즉, 다음에 세트 펄스가 L레벨로 전환될 때까지 노드(A)의 전위는 고위 전원(VDD)으로 유지된다. 결과적으로, 박막 트랜지스터(P31)의 리크 전류를 최소화할 수 있다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(65)의 경우에는 실시예 11과 같은 동작과 효과를 얻을 수 있는 버퍼를 보다 적은 소자 수로 실현할 수 있다.
실시예 34
실시예 34의 버퍼(65)로서, 실시예 23의 변형 실시예에 관한 버퍼(65)를 설명한다.
도 101에 버퍼(65)의 실시예 34를 도시한다. 또한, 도 101에는 도 83과의 대응 부분에 동일 부호를 붙여서 나타낸다.
이 실시예에 관한 버퍼(65)는 실시예 33에 관한 회로 구성에서 박막 트랜지스터(P52)를 제외한 회로 구성과 같다. 즉, 실시예 32에 관한 회로 구성의 제 1 및 제 2의 입력 스테이지로부터 부트스트랩 회로를 생략한 회로 구성에 대응한다. 이 회로 구성의 채용에 의해, 실시예 33보다도 더욱 소자 수가 적은 버퍼를 실현할 수 있다. 또한, 이 실시예는 실시예 25 대응한다.
도 102에, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관 계를 도시한다. 또한, 도 102에 도시하는 파형은 각각 도 84의 각 파형에 대응한다.
이 실시예의 경우도, 세트 펄스(입력 터미널(INs))와 리셋 펄스(INr)의 신호 진폭은 VDD와 VSS1의 2치로 주어진다.
전술한 바와 같이, 이 실시예에 관한 버퍼(65)는 박막 트랜지스터(P53)를 갖지 않는 점에서, 실시예 33에 관한 버퍼(65)와 공통된다. 따라서, 리셋 펄스가 L레벨로 하강하는 타이밍 이후의 동작은 실시예 33의 구동 동작과 같게 된다.
그래서, 이하에서는 세트 펄스가 L레벨로 하강하고 나서 리셋 펄스가 L레벨로 하강하기까지의 동작을 설명한다.
세트 펄스가 H레벨에서 L레벨로 하강하면, 박막 트랜지스터(P33와 P36)이 온 동작한다.
이에 수반하여, 노드(B)의 전위는 하강하고(도 102), 노드(C)의 전위는 고위 전원(VDD)으로 상승한다(도 102).
그런데, 이 실시예의 경우에는 박막 트랜지스터(P33)의 게이트 전극측에 부트스트랩 회로가 존재하지 않는다. 따라서, 세트 펄스의 L레벨로의 하강 직후에 있어서의 노드(B)의 전위는 VSS1-Vth(P33)로 주어지는 L레벨까지밖에 하강할 수 없다.
단, 이 노드(B)의 L레벨에 의 하강에 수반하는 노드(A)의 부트스트랩 동작에 의해, 노드(F)의 전위는 제 3의 저위 전원(VSS3)까지 하강한다.
이 제 3의 저위 전원(VSS3)은 전술한 바와 같이, VSS3-VSS1<Vth(P41)를 충족 시킨다. 따라서, 박막 트랜지스터(P41)가 온 동작하고, 노드(B)에 제 1의 저위 전원(VSS1)이 공급되는 상태가 된다(도 102).
이 후는 세트 펄스가 L레벨에서 H레벨로 상승할 때에도, 박막 트랜지스터(P41)에 의해, 노드(B)의 전위는 제 1의 저위 전원(VSS1)으로 유지된다. 또한, 마찬가지로 노드(B)가 L레벨인 동안, 노드(C)는 박막 트랜지스터(P38)에 의해 고위 전원(VDD)에 고정된다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(65)의 경우에는 실시예 33과 같은 동작과 효과를 얻을 수 있는 버퍼를 보다 적은 소자 수로 실현할 수 있다.
실시예 35
본 발명의 실시예 35의 버퍼(65)의 실시예로서, 실시예 23의 변형 실시예에 관한 버퍼(65)를 설명한다.
도 103에 버퍼(65)의 실시예 35를 도시한다. 또한, 도 103에는 도 85와의 대응 부분에 동일 부호를 붙여서 나타낸다.
이 실시예에 관한 버퍼(65)는 실시예 32에 관한 회로 구성중 제 1 및 제 2의 입력 스테이지의 부분에서 레벨 시프트를 실현하는 회로 구성에 대응한다.
이 때문에, 제 1 및 제 2의 입력 스테이지의 부트스트랩 회로를 구성하는 박막 트랜지스터(P52 및 P53)의 게이트 전극을 제 2의 저위 전원(VSS2)(>VSS1)에 접속하는 구조를 채용한다. 이로써, 세트 펄스와 리셋 펄스를 저진폭화하여, 앞 스테이지 회로에 있어서의 더한층의 저소비 전력화를 실현한다.
제 1 및 제 2의 입력 스테이지와 제 1의 출력 스테이지의 각 출력 스테이지에, 부트스트랩 보조 용량(Cb31, Cb32 및 Cb33)을 접속한다. 다만, 박막 트랜지스터(P31, P33 및 P35)의 게이트 용량이 충분히 큰 경우에는 부트스트랩 보조 용량(Cb31, Cb32 및 Cb33)은 배치하지 않아도 좋다. 또한, 이 실시예는 실시예 26에 대응한다.
도 104에 의거하여, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 설명한다. 또한, 도 104에 도시하는 파형은 각각 도 86의 각 파형에 대응한다.
이 실시예의 경우, 세트 펄스(입력 터미널(INs))와 리셋 펄스(입력 터미널(INr))의 신호 진폭은 VDD와 VSS2(>VSS1)의 2치로 주어진다.
우선, 세트 펄스가 L레벨로 하강하는 타이밍에서, 제 1의 입력 스테이지의 노드(D)가 L레벨로 하강한다(도 104). 이로써, 박막 트랜지스터(P33)가 온 동작하고, 노드(B)의 전위가 하강한다(도 104).
이 노드(B)의 전위의 하강에 수반하여, 박막 트랜지스터(P33)의 게이트 전위(노드(D)의 전위)는 부트스트랩 보조 용량(Cb32)의 축적 전하분만큼 하강한다(도 104). 하강 후의 전위(Vd)가, Vd-VSS1<Vth(P33)를 충족시킬 때, 박막 트랜지스터(P33)의 온 동작시에 노드(B)의 전위가 제 1의 저위 전원(VSS1)이 된다(도 104).
전술한 바와 같이 노드(B)가 제 1의 저위 전원(VSS1)까지 하강하면, 노드(A)의 전위도 L레벨로 하강한다. 이 때, 박막 트랜지스터(P31 및 P39)가 온 동작하고, 출력 터미널(OUT)의 전위와 노드(F)의 전위가 함께 하강한다(도 104).
또한, 출력 터미널(OUT)이나 노드(F)의 전위의 하강에 수반하여, 노드(A)의 전위는 부트스트랩 보조 용량(Cb31)의 축적 전하분만큼 하강한다(도 104).
하강 후의 전위(Va)가, Va-VSS1<Vth(P31)를 충족시킬 때, 박막 트랜지스터(P31)의 온 동작시에 있어서의 출력 터미널(OUT)의 전위가, 제 1의 저위 전원(VSS1)이 된다(도 104).
또한, 하강 후의 전위(Va)는 Va-VSS3<Vth(P39)를 충족시킨다. 이로써, 박막 트랜지스터(P39)의 온 동작시에 있어서의 노드(F)의 전위가 제 3의 저위 전원(VSS3)이 된다(도 104).
전술한 바와 같이, 제 3의 저위 전원(VSS3)은 VSS3-VSS1<Vth(P41)를 충족시키도록 주어져 있다.
따라서 박막 트랜지스터(P41)가 온 동작하고, 노드(B)에 제 1의 저위 전원(VSS1)을 공급하는 상태가 된다.
그런데, 이 세트 펄스가 L레벨인 기간, 박막 트랜지스터(P36)도 온 동작하고 있다. 이 때문에, 출력 스테이지를 구성하는 박막 트랜지스터(P32)의 게이트 전위(노드(C)의 전위)는 고위 전원(VDD)으로 제어된다(도 104).
이윽고, 세트 펄스는 L레벨에서 H레벨로 상승한다. 이 전위의 변화시에, 용량 커플링에 의해, 세트 펄스의 전위 변화가 노드(B)와 노드(C) 양쪽에 간섭한다.
그런데, 전술한 바와 같이, 박막 트랜지스터(P41)의 게이트 전극에는 노드(F)를 통과하여, 제 3의 저위 전원(VSS3)이 주어져 있다(도 104). 이 때문에, 온 동작을 계속하는 박막 트랜지스터(P41)에 의해 노드(B)의 전위는 제 1의 저위 전 원(VSS1)에 고정적으로 유지된다(도 104).
따라서 세트 펄스가 H레벨로 상승한 후도, 노드(A, B 및 F)의 전위는 세트 펄스가 L레벨인 경우와 같은 전위 상태로 유지된다.
또한, 노드(B)의 전위가 제 1의 저위 전원(VSS1)을 유지함으로써, 온 동작한 박막 트랜지스터(P38)를 통과하여, 노드(C)에 대한 고위 전원(VDD)의 인가가 계속된다(도 104).
이것은 노드(C)가 세트 펄스의 전위 변화에 수반하는 간섭의 영향을 받지 않는 것(박막 트랜지스터(P32)의 오프 동작점이 어긋나지 않는 것)을 의미한다.
이 전위 상태는 노드(B)의 전위가 제 1의 저위 전원(VSS1)인 동안 유지된다. 즉, 리셋 펄스가 L레벨로 전환될 때까지, 노드(C)는 고위 전원(VDD)으로 유지된다. 결과적으로, 박막 트랜지스터(P32)의 리크 전류는 최소화된다.
또한, 노드(B)의 전위가 제 1의 저위 전원(VSS1)이라는 것은 박막 트랜지스터(P51)가 컷오프 상태에 있는 것을 의미한다. 따라서, 노드(A)의 플로팅 상태는 유지되고, 노드(A)의 전위는 부트스트랩 전위(즉, Va)를 유지한다(도 104). 이 때문에, 제 1의 출력 스테이지의 출력 터미널(OUT)에는 제 1의 저위 전원(VSS1)이 계속적으로 나타난다(도 104).
이윽고, 리셋 펄스가 H레벨에서 L레벨이 되면(도 104), 이번에는 박막 트랜지스터(P35)가 온 동작하고, 노드(C)의 전위가 하강한다(도 104). 또한, 노드(C)의 전위의 하강에 수반하여, 박막 트랜지스터(P35)의 게이트 전위(노드(E)의 전위)는 부트스트랩 보조 용량(Cb33)의 축적 전하분만큼 하강한다(도 104). 이 하강 후의 전위가 Ve이다. 이 전위(Ve)가, Ve-VSS1<Vth(P35)를 충족시킬 때, 박막 트랜지스터(P35)의 온 동작시에 노드(C)의 전위가 제 1의 저위 전원(VSS1)이 된다(도 104).
전술한 바와 같이 노드(C)가 제 1의 저위 전원(VSS1)까지 하강하면, 박막 트랜지스터(P32와 P40)가 온 동작한다. 이로써, 출력 터미널(OUT)의 전위와 노드(F)의 전위가 고위 전원(VDD)으로 상승한다(도 104).
그런데, 이 리셋 펄스가 L레벨인 기간, 박막 트랜지스터(P34)도 온 동작하고 있다. 이 때문에, 노드(B)의 전위는 고위 전원(VDD)으로 제어된다(도 104). 또한, 이에 수반하여, 제 1의 출력 스테이지를 구성하는 박막 트랜지스터(P31)의 게이트 전위(노드(A)의 전위)도, 고위 전원(VDD)으로 저하된다.
이윽고, 리셋 펄스는 L레벨에서 H레벨로 상승한다. 이 전위의 변화시에, 용량 커플링에 의해, 리셋 펄스의 전위 변화가 노드(B)와 노드(C) 양쪽에 간섭한다.
이 때, 노드(C)의 전위는 L레벨을 유지하면서도, 그 전위는 제 1의 저위 전원(VSS1)으로부터 Vc2로 상승한다(도 104).
이 때, 노드(C)의 전위(Vc2)는 Vc2-VDD<Vth(P32)를 충족시킨다. 이로써, 박막 트랜지스터(P32)의 온 상태가 계속되고, 출력 터미널(OUT)의 전위가 고위 전원(VDD)으로 유지된다(도 104). 또한, 노드(C)의 전위(Vc2)는 Vc2-VDD<Vth(P40)를 충족시킨다. 이로써, 박막 트랜지스터(P40)의 온 상태가 계속되고, 노드(F)의 전위가 고위 전원(VDD)으로 유지된다(도 104).
또한, 노드(C)의 전위(Vc2)는 Vc2-VDD<Vth(P37)를 충족시킨다. 이로써, 박막 트랜지스터(P37)가 온 동작하고, 노드(B)에 대한 고위 전원(VDD)의 인가를 계속한 다.
이것은 노드(B)가 세트 펄스의 간섭의 영향을 받지 않는 것(박막 트랜지스터(P31)의 오프 동작점이 어긋나지 않는 것)을 의미한다(도 104).
이 전위 상태는 노드(C)의 전위가 Vc2인 동안 유지된다. 즉, 다음에 세트 펄스가 L레벨로 전환될 때까지 노드(B)의 전위는 고위 전원(VDD)으로 유지된다. 결과적으로, 박막 트랜지스터(P31)의 리크 전류를 최소화할 수 있다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(65)의 경우에도, 실시예 23과 같은 효과를 실현할 수 있다.
게다가, 이 실시예에 관한 회로 구성의 버퍼(65)의 경우에는 출력 펄스의 신호 진폭에 대해 세트 펄스나 리셋 펄스의 신호 진폭을 작게 할 수 있다. 이 때문에, 앞 스테이지 회로(예를 들면 시프트 레지스터)에서의 소비 전력을 다른 실시예 이상으로 작게 할 수 있다.
실시예 36
본 발명의 실시예 36의 버퍼(65)로서, 실시예 23의 변형 실시예에 관한 버퍼(65)를 설명한다.
도 105에 버퍼(65)의 실시예 36을 도시한다. 또한, 도 105에는 도 97과의 대응 부분에 동일 부호를 붙여서 나타낸다.
이 실시예에 관한 버퍼(65)는 제 1의 출력 스테이지의 부분에서 레벨 시프트를 실현하는 회로 구성에 대응한다.
이 때문에, 출력 스테이지의 최후미에 위치하는 박막 트랜지스터(P31 및 P32)에만 제 1의 저위 전원(VSS1)을 인가하고, 그 앞 스테이지에 위치하는 박막 트랜지스터에는 제 2의 저위 전원(VSS2)(>VSS1)을 인가하는 구조를 채용한다. 이로써, 세트 펄스와 리셋 펄스의 저진폭화에 더하여, 버퍼(65) 내에 있어서의 더한층의 저소비 전력화를 실현한다. 또한, 이 실시예는 실시예 27에 대응한다.
도 106에 의거하여, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 설명한다. 또한, 도 106에 도시하는 파형은 각각 도 88의 각 파형에 대응한다.
이 실시예의 경우에도, 도 106에 도시하는 바와 같이, 세트 펄스(입력 터미널(INs))와 리셋 펄스(입력 터미널(INr))의 신호 진폭은 VDD와 VSS2(>VSS1)의 2치로 주어진다.
우선, 세트 펄스가 L레벨로 하강하는 타이밍에서, 제 1의 입력 스테이지의 노드(D)가 L레벨로 하강한다(도 106). 이로써, 박막 트랜지스터(P33)가 온 동작하고, 노드(B)의 전위가 하강한다(도 106).
이 노드(B)의 전위의 하강에 수반하여, 박막 트랜지스터(P33)의 게이트 전위(노드(D)의 전위)는 부트스트랩 보조 용량(Cb32)의 축적 전하분만큼 하강한다(도 106). 하강 후의 전위(Vd)가, Vd-VSS2<Vth(P33)를 충족시킬 때, 박막 트랜지스터(P33)의 온 동작시에 있어서의 노드(B)의 전위가 제 2의 저위 전원(VSS2)이 된다(도 106).
전술한 바와 같이 노드(B)가 제 2의 저위 전원(VSS2)까지 하강하면, 노드(A)의 전위도 L레벨로 하강한다. 이 때, 박막 트랜지스터(P31 및 P39)가 온 동작하고, 출력 터미널(OUT)의 전위와 노드(F)의 전위가 함께 하강한다(도 106).
또한, 출력 터미널(OUT)이나 노드(F)의 전위의 하강에 수반하여, 노드(A)의 전위는 부트스트랩 보조 용량(Cb31)의 축적 전하분만큼 하강한다(도 106).
하강 후의 전위(Va)가, Va-VSS1<Vth(P31)를 충족시킬 때, 박막 트랜지스터(P31)의 온 동작시에 있어서 출력 터미널(OUT)의 전위가 제 1의 저위 전원(VSS1)이 된다(도 106). 즉, 펄스 진폭의 레벨 변환이 실행된다.
또한, 하강 후의 전위(Va)는 Va-VSS3<Vth(P39)를 충족시킨다. 이로써, 박막 트랜지스터(P39)의 온 동작시에 있어서의 노드(F)의 전위가 제 3의 저위 전원(VSS3)이 된다(도 106).
전술한 바와 같이, 제 3의 저위 전원(VSS3)은 VSS3-VSS1<Vth(P41)를 충족시키도록 주어져 있다.
따라서 이 실시예의 경우에는 VSS3-VSS2<Vth(P41)를 충족시키고, 박막 트랜지스터(P41)가 온 동작한다. 이로써, 박막 트랜지스터(P41)는 노드(B)에 제 2의 저위 전원(VSS2)을 공급하는 상태가 된다.
그런데, 이 세트 펄스가 L레벨인 기간, 박막 트랜지스터(P36)도 온 동작하고 있다. 이 때문에, 출력 스테이지를 구성하는 박막 트랜지스터(P32)의 게이트 전위(노드(C)의 전위)는 고위 전원(VDD)으로 제어된다(도 106).
세트 펄스는 L레벨에서 H레벨로 상승한다. 이 전위의 변화시에, 용량 커플링에 의해, 세트 펄스의 전위 변화가 노드(B)와 노드(C) 양쪽에 간섭한다.
그런데, 전술한 바와 같이, 박막 트랜지스터(P41)의 게이트 전극에는 노 드(F)를 통과하여 제 3의 저위 전원(VSS3)이 인가되어 있다(도 106). 이 때문에, 온 동작을 계속하는 박막 트랜지스터(P41)에 의해, 노드(B)의 전위는 제 2의 저위 전원(VSS2)에 고정적으로 유지된다(도 106).
따라서 세트 펄스가 H레벨로 상승한 후도, 노드(A, B 및 F)의 전위는 세트 펄스가 L레벨인 경우와 같은 전위 상태로 유지된다.
또한, 노드(B)의 전위가 제 2의 저위 전원(VSS2)을 유지함으로써, 온 동작한 박막 트랜지스터(P38)를 통과하여, 노드(C)에 대한 고위 전원(VDD)의 인가가 계속된다(도 106).
이것은 노드(C)가 세트 펄스의 전위 변화에 수반하는 간섭의 영향을 받지 않는 것(박막 트랜지스터(P32)의 오프 동작점이 어긋나지 않는 것)을 의미한다.
이 전위 상태는 노드(B)의 전위가 제 2의 저위 전원(VSS2)인 동안 유지된다. 즉, 리셋 펄스가 L레벨로 전환될 때까지, 노드(C)는 고위 전원(VDD)으로 유지된다. 결과적으로, 박막 트랜지스터(P32)의 리크 전류는 최소화된다.
또한, 노드(B)의 전위가 제 2의 저위 전원(VSS2)이라는 것은 박막 트랜지스터(P51)가 컷오프 상태에 있는 것을 의미한다. 따라서, 노드(A)의 플로팅 상태는 유지되고, 노드(A)의 전위는 부트스트랩 전위(즉, Va)를 유지한다(도 106). 이 때문에, 제 1의 출력 스테이지의 출력 터미널(OUT)에는 저위 전원(VSS1)이 계속적으로 나타난다(도 106).
이윽고, 리셋 펄스가 H레벨에서 L레벨이 되면(도 106), 이번에는 박막 트랜지스터(P35)가 온 동작하고, 노드(C)의 전위가 하강한다(도 106). 또한, 노드(C)의 전위의 하강에 수반하여, 박막 트랜지스터(P35)의 게이트 전위(노드(E)의 전위)는 부트스트랩 보조 용량(Cb33)의 축적 전하분만큼 하강한다(도 106). 이 하강 후의 전위가 Ve이다. 이 전위(Ve)가, Ve-VSS2<Vth(P35)를 충족시킬 때, 박막 트랜지스터(P35)의 온 동작시에 노드(C)의 전위가 제 2의 저위 전원(VSS2)이 된다(도 106).
전술한 바와 같이 노드(C)가 제 2의 저위 전원(VSS2)까지 하강하면, 박막 트랜지스터(P32와 P40)가 온 동작한다. 이로써, 출력 터미널(OUT)의 전위와 노드(F)의 전위가 고위 전원(VDD)으로 상승한다(도 106).
그런데, 이 리셋 펄스가 L레벨인 기간, 박막 트랜지스터(P34)도 온 동작하고 있다. 이 때문에, 노드(B)의 전위는 고위 전원(VDD)으로 제어된다(도 106). 또한, 이에 수반하여, 제 1의 출력 스테이지를 구성하는 박막 트랜지스터(P31)의 게이트 전위(노드(A)의 전위)도, 고위 전원(VDD)으로 저하된다.
이윽고, 리셋 펄스는 L레벨에서 H레벨로 상승한다. 이 전위의 변화시에, 용량 커플링에 의해, 리셋 펄스의 전위 변화가 노드(B)와 노드(C) 양쪽에 간섭한다.
이 때, 노드(C)의 전위는 L레벨을 유지하면서도, 그 전위는 제 2의 저위 전원(VSS2)으로부터 Vc2로 상승한다(도 106).
이 때, 노드(C)의 전위(Vc2)는 Vc2-VDD<Vth(P32)를 충족시킨다. 이로써, 박막 트랜지스터(P32)의 온 상태가 계속되고, 출력 터미널(OUT)의 전위가 고위 전원(VDD)으로 유지된다(도 106). 또한, 노드(C)의 전위(Vc2)는 Vc2-VDD<Vth(P40)를 충족시킨다. 이로써, 박막 트랜지스터(P40)의 온 상태가 계속되고, 노드(F)의 전위가 고위 전원(VDD)으로 유지된다(도 106).
또한, 노드(C)의 전위(Vc2)는 Vc2-VDD<Vth(P37)를 충족시킨다. 이로써, 박막 트랜지스터(P37)가 온 동작하고, 노드(B)에 대한 고위 전원(VDD)의 인가를 계속한다.
이것은 노드(B)가 세트 펄스의 간섭의 영향을 받지 않는 것(박막 트랜지스터(P31)의 오프 동작점이 어긋나지 않는 것)을 의미한다(도 106).
이 전위 상태는 노드(C)의 전위가 Vc2인 동안 유지된다. 즉, 다음에 세트 펄스가 L레벨로 전환될 때까지 노드(B)의 전위는 고위 전원(VDD)으로 유지된다. 결과적으로, 박막 트랜지스터(P31)의 리크 전류를 최소화할 수 있다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(65)의 경우에는 출력 펄스의 신호 진폭에 대해 세트 펄스나 리셋 펄스의 신호 진폭을 작게 할 수 있을 뿐만 아니라, 버퍼의 내부에 대해서도 최종 출력 스테이지 이외에서 저진폭화를 실현할 수 있다. 이 때문에, 앞 스테이지 회로(예를 들면 시프트 레지스터)뿐만 아니라, 버퍼(65)에서 소비된 전력에 대해서도 다른 실시예 이상으로 작게 할 수 있다.
실시예 37
본 발명의 실시예 37의 버퍼(65)로서, 실시예 23의 변형 실시예에 관한 버퍼(65)를 설명한다.
도 107에 버퍼(65)의 실시예 37을 도시한다. 또한, 도 107에는 도 97과의 대응 부분에 동일 부호를 붙여서 나타낸다.
이 실시예에 관한 버퍼(65)는 실시예 37에 관한 회로 구성에서 박막 트랜지 스터(P53)를 제외한 회로 구성과 같다. 즉, 제 2의 입력 스테이지에서의 부트스트랩 회로를 생략한 회로 구성에 대응한다. 이 회로 구성의 채용에 의해, 실시예 15보다도 소자 수가 적은 버퍼를 실현한다. 또한, 이 실시예는 실시예 28에 대응한다.
도 108에 의거하여, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 설명한다.
또한, 도 108에 도시하는 파형은 각각 도 90에 도시하는 각 파형에 대응한다.
이 실시예의 경우도, 펄스 진폭의 레벨 변환을 제 1의 출력 스테이지의 최후단에서 실현한다. 이 때문에, 세트 펄스(입력 터미널(INs))와 리셋 펄스(INr)의 신호 진폭은 VDD와 VSS2(>VSS1)의 2치로 주어진다.
108에 도시하는 바와 같이, 이 실시예에 관한 버퍼(65)의 동작중, 세트 펄스가 L레벨로 하강하고 나서 리셋 펄스가 L레벨로 하강하기까지의 동작은 실시예 36과 같다.
그래서, 이하에서는 리셋 펄스가 하강하는 타이밍부터 실시예에 관한 동작을 설명한다.
리셋 펄스가 H레벨에서 L레벨로 하강하면, 이번에는 박막 트랜지스터(P34와 P35)가 온 동작한다.
이에 수반하여, 노드(B)의 전위는 고위 전원(VDD)으로 상승하고(도 108), 노드(C)의 전위는 하강한다(도 108). 단, 노드(C)의 전위는 제 2의 저위 전원(VSS2) 에 대해 박막 트랜지스터(P35)의 임계치 전압(Vth)(P35)만큼 높은 전위로 주어진다. 즉, VSS2-Vth(P35)까지 하강한다.
또한, 여기서의 L레벨(VSS2-Vth(P35))은 이하의 3개의 조건을 충족시키는 것이 요구된다.
VSS2-Vth(P35)-VDD<Vth(P32)
VSS2-Vth(P35)-VDD<Vth(P37)
VSS2-Vth(P35)-VDD<Vth(P40)
일반적으로, 펄스의 진폭(VSS2-VDD)은 임계치 전압(Vth)에 비하여 충분히 크다. 따라서, 상기 모든 조건은 충족된다.
그런데, 노드(C)가 L레벨로 하강하면, 박막 트랜지스터(P32)가 온 동작하고, 출력 터미널(OUT)의 전위가 고위 전원(VDD)으로 상승한다(도 108). 또한, 박막 트랜지스터(P40)가 온 동작하고, 노드(F)의 전위가 고위 전원(VDD)으로 상승한다(도 108).
또한, 이 때, 온 동작한 박막 트랜지스터(P34)에 의해, 노드(B)의 전위는 고위 전원(VDD)으로 제어된다(도 108). 이 결과, 노드(A)도 고위 전원(VDD)으로 제어된다(도 108).
이윽고, 리셋 펄스는 L레벨에서 H레벨로 상승한다. 이 전위의 변화시, 박막 트랜지스터(P35)의 용량 커플링에 의해, 리셋 펄스의 전위 변화가 노드(C)에 간섭한다(도 108). 이 영향에 의해, 노드(C)의 전위는 L레벨을 유지하면서도, 그 전위는 Vc2로 상승한다.
여기서, Vc2는 이하의 3개의 조건을 충족시키는 것이 요구된다.
Vc2-VDD<Vth(P32)
Vc2-VDD<Vth(P37)
Vc2-VDD<Vth(P40)
이들의 조건을 충족시키는 한, 박막 트랜지스터(P32, P37 및 P40)의 온 동작이 계속된다.
즉, 박막 트랜지스터(P32)에 의해, 출력 터미널(OUT)에 대한 고위 전원(VDD)의 인가가 계속된다.
또한, 박막 트랜지스터(P37)에 의해, 노드(B)에 대한 고위 전원(VDD)의 인가가 계속된다. 따라서, 박막 트랜지스터(P34)를 통과하여 노드(A)에 리셋 펄스의 전위 변화가 간섭하는 일이 없고, 박막 트랜지스터(P31)의 오프 동작점은 어긋나지 않게 된다.
이 전위 상태는 노드(C)의 전위가 Vc2인 동안 유지된다. 즉, 다음에 세트 펄스가 L레벨로 전환될 때까지 노드(A)의 전위는 고위 전원(VDD)으로 유지된다. 결과적으로, 박막 트랜지스터(P31)의 리크 전류를 최소화할 수 있다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(65)의 경우에는 실시예 36과 같은 동작과 효과를 보다 적은 소자 수로 실현할 수 있다.
실시예 38
본 발명의 실시예 38으 버퍼(65)로서, 실시예 23의 변형 실시예에 관한 버퍼(65)를 설명한다.
도 109에 버퍼(65)의 실시예 38을 도시한다. 또한, 도 109에는 도 105와의 대응 부분에 동일 부호를 붙여서 나타낸다.
이 실시예에 관한 버퍼(65)는 실시예 37에 관한 회로 구성에서 박막 트랜지스터(P52)를 제외한 회로 구성과 같다. 즉, 실시예 36에 관한 회로 구성의 제 1 및 제 2의 입력 스테이지로부터 부트스트랩 회로를 생략한 회로 구성에 대응한다. 이 회로 구성의 채용에 의해, 실시예 16보다도 더욱 소자 수가 적은 버퍼를 실현한다. 또한, 이 실시예는 실시예 29에 대응한다.
도 110에, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 도시한다.
또한, 도 110에 도시하는 파형은 각각 도 92에 도시하는 각 파형에 대응한다.
이 실시예의 경우도, 세트 펄스(입력 터미널(INs))와 리셋 펄스(INr)의 신호 진폭은 VDD와 VSS2(>VSS1)의 2치로 주어진다.
전술한 바와 같이, 이 실시예에 관한 버퍼(65)는 박막 트랜지스터(P53)를 갖지 않는 점에서, 실시예 37에 관한 버퍼(65)와 공통된다. 따라서, 리셋 펄스가 H레벨로 상승하는 타이밍 이후의 동작은 실시예 37의 구동 동작과 같게 된다.
그래서, 이하에서는 세트 펄스가 H레벨로 상승하고 나서 리셋 펄스가 H레벨로 상승하기까지의 동작을 설명한다.
세트 펄스가 H레벨에서 L레벨로 하강하면, 박막 트랜지스터(P33와 P36)가 온 동작한다.
이에 수반하여, 노드(B)의 전위는 하강하고(도 110), 노드(C)의 전위는 고위 전원(VDD)으로 상승한다(도 110).
그런데, 이 실시예의 경우에는 박막 트랜지스터(P33)의 게이트 전극측에 부트스트랩 회로가 존재하지 않는다. 따라서, 세트 펄스의 L레벨로의 하강 직후에 있어서의 노드(B)의 전위는 VSS2-Vth(P33)로 주어지는 L레벨까지밖에 하강할 수 없다. 단, 노드(B)가 L레벨로 하강하면, 출력 터미널(OUT)의 전위도 L레벨로 하강하고, 노드(A)의 부트스트랩 동작에 의해, 노드(F)의 전위는 제 3의 저위 전원(VSS3)까지 하강한다.
이 하강 후의 제 3의 저위 전원(VSS3)은 VSS3-VSS2<Vth(P41)를 충족시킨다. 따라서, 박막 트랜지스터(P41)가 온 동작하고, 노드(B)에 제 2의 저위 전원(VSS2)이 공급되는 상태가 된다(도 110). 이 후는 세트 펄스가 L레벨에서 H레벨로 상승할 때에도, 박막 트랜지스터(P41)에 의해, 노드(B)의 전위는 제 2의 저위 전원(VSS2)으로 유지된다. 또한, 마찬가지로 노드(B)가 L레벨인 동안, 노드(C)는 박막 트랜지스터(P38)에 의해 고위 전원(VDD)에 고정된다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(65)의 경우에는 실시예 37과 같은 동작과 효과를 얻을 수 있는 버퍼를 보다 적은 소자 수로 실현할 수 있다.
실시예 39
본 발명의 실시예 39의 버퍼(65)로서, 실시예 23의 변형 실시예에 관한 버퍼(65)를 설명한다.
도 111에 버퍼(65)의 실시예 39를 도시한다. 또한, 도 111에는 도 99와의 대응 부분에 동일 부호를 붙여서 나타낸다.
이 실시예에 관한 버퍼(65)는 실시예 33에 관한 회로 구성중 제 1의 입력 스테이지의 부분에서 레벨 시프트를 실현하는 회로 구성에 대응한다.
이 때문에, 제 2의 입력 스테이지를 구성하는 박막 트랜지스터(P35)의 주전극과 제 1의 입력 스테이지를 구성하는 박막 트랜지스터(P52)의 게이트 전극을 제 2의 저위 전원(VSS2)(>VSS1)에 접속하는 구조를 채용한다. 이로써, 세트 펄스와 리셋 펄스를 저진폭화하여, 실시예 33보다도 소비 전력이 적게 되는 버퍼를 실현한다. 또한, 이 실시예는 실시예 30에 대응한다.
도 112에, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 도시한다. 또한, 도 112는 도 94에 대응한다.
이 실시예의 경우도, 도 112에 도시하는 바와 같이, 세트 펄스(입력 터미널(INs))와 리셋 펄스(입력 터미널(INr))의 신호 진폭은 VDD와 VSS2(>VSS1)의 2치로 주어진다.
우선, 세트 펄스가 L레벨로 하강하는 타이밍에서, 제 1의 입력 스테이지의 노드(D)가 L레벨로 하강한다(도 112). 이로써, 박막 트랜지스터(P33)가 온 동작하고, 노드(B)의 전위가 하강한다(도 112).
이 노드(B)의 전위의 하강에 수반하여, 박막 트랜지스터(P33)의 게이트 전위(노드(D)의 전위)는 부트스트랩 보조 용량(Cb32)의 축적 전하분만큼 하강한다(도 112). 하강 후의 전위(Vd)가, Vd-VSS1<Vth(P33)를 충족시킬 때, 박막 트랜지스 터(P33)의 온 동작시에 노드(B)의 전위가 제 1의 저위 전원(VSS1)이 된다(도 112). 즉, 펄스 진폭의 레벨 변환이 실행된다.
전술한 바와 같이 노드(B)가 제 1의 저위 전원(VSS1)까지 하강하면, 노드(A)의 전위도 L레벨로 하강한다. 이 때, 박막 트랜지스터(P31 및 P39)가 온 동작하고, 출력 터미널(OUT)의 전위와 노드(F)의 전위가 함께 하강한다(도 112).
또한, 출력 터미널(OUT)이나 노드(F)의 전위의 하강에 수반하여, 노드(A)의 전위는 부트스트랩 보조 용량(Cb31)의 축적 전하분만큼 하강한다(도 112).
하강 후의 전위(Va)가, Va-VSS1<Vth(P31)를 충족시킬 때, 박막 트랜지스터(P31)의 온 동작시에 출력 터미널(OUT)의 전위가 제 1의 저위 전원(VSS1)이 된다(도 112).
또한, 하강 후의 전위(Va)는 Va-VSS3<Vth(P39)를 충족시킨다. 이로써, 박막 트랜지스터(P39)의 온 동작시에 있어서의 노드(F)의 전위가 제 3의 저위 전원(VSS3)이 된다(도 112).
전술한 바와 같이, 제 3의 저위 전원(VSS3)은 VSS3-VSS1<Vth(P41)를 충족시키도록 주어져 있다.
따라서 박막 트랜지스터(P41)가 온 동작하고, 노드(B)에 제 1의 저위 전원(VSS1)을 공급하는 상태가 된다.
그런데, 이 세트 펄스가 L레벨인 기간, 박막 트랜지스터(P36)도 온 동작하고 있다. 이 때문에, 출력 스테이지를 구성하는 박막 트랜지스터(P32)의 게이트 전위(노드(C)의 전위)는 고위 전원(VDD)으로 제어된다(도 112).
이윽고, 세트 펄스는 L레벨에서 H레벨로 상승한다. 이 전위의 변화시에, 용량 커플링에 의해, 세트 펄스의 전위 변화가 노드(B)와 노드(C) 양쪽에 간섭한다.
그런데, 전술한 바와 같이, 박막 트랜지스터(P41)의 게이트 전극에는 노드(F)를 통과하여 제 3의 저위 전원(VSS3)이 인가되어 있다(도 112). 이 때문에, 온 동작을 계속하는 박막 트랜지스터(P41)에 의해 노드(B)의 전위는 제 1의 저위 전원(VSS1)에 고정적으로 유지된다(도 112). 이 동작이, 이 실시예에 관한 특징적인 전위 상태이다.
따라서 세트 펄스가 L레벨로 하강한 후도, 노드(A, B 및 F)의 전위는 세트 펄스가 L레벨인 경우와 같은 전위 상태로 유지된다.
또한, 노드(B)의 전위가 제 1의 저위 전원(VSS1)을 유지함으로써, 온 동작한 박막 트랜지스터(P38)를 통과하여, 노드(C)에 대한 고위 전원(VDD)의 인가가 계속된다(도 112).
이것은 노드(C)가 세트 펄스의 전위 변화에 수반하는 간섭의 영향을 받지 않는 것(박막 트랜지스터(P32)의 오프 동작점이 어긋나지 않는 것)을 의미한다.
이 전위 상태는 노드(B)의 전위가 제 1의 저위 전원(VSS1)인 동안 유지된다. 즉, 리셋 펄스가 L레벨로 전환될 때까지, 노드(C)는 고위 전원(VDD)으로 유지된다. 결과적으로, 박막 트랜지스터(P32)의 리크 전류는 최소화된다.
또한, 노드(B)의 전위가 제 1의 저위 전원(VSS1)이라는 것은 박막 트랜지스터(P51)가 컷오프 상태에 있는 것을 의미한다. 따라서, 노드(A)의 플로팅 상태는 유지되고, 노드(A)의 전위는 부트스트랩 전위(즉, Va)를 유지한다(도 112). 이 때 문에, 제 1의 출력 스테이지의 출력 터미널(OUT)에는 저위 전원(VSS1)이 계속적으로 나타난다(도 112).
이윽고, 리셋 펄스가 H레벨에서 L레벨이 되면(도 112), 이번에는 박막 트랜지스터(P35)가 온 동작하고, 노드(C)의 전위가 하강한다(도 112). 단, 노드(C)의 전위는 제 2의 저위 전원(VSS2)에 대해 박막 트랜지스터(P35)의 임계치 전압(Vth)(P35)만큼 낮은 전위로 주어진다. 즉, VSS2-Vth(P35)까지 하강한다.
또한, 여기서의 L레벨(VSS2-Vth(P35))은 이하의 3개의 조건을 충족시키는 것이 요구된다.
VSS2-Vth(P35)-VDD<Vth(P32)
VSS2-Vth(P35)-VDD<Vth(P37)
VSS2-Vth(P35)-VDD<Vth(P40)
일반적으로, 펄스의 진폭(VSS2-VDD)은 임계치 전압(Vth)에 비하여 충분히 크다. 따라서, 상기 모든 조건은 충족된다.
그런데, 노드(C)가 L레벨로 하강하면, 박막 트랜지스터(P32)가 온 동작하고, 출력 터미널(OUT)의 전위가 고위 전원(VDD)으로 상승한다(도 112).
이윽고, 리셋 펄스는 L레벨에서 H레벨로 상승한다. 이 전위의 변화시, 박막 트랜지스터(P35)의 용량 커플링에 의해, 리셋 펄스의 전위 변화가 노드(C)에 간섭한다(도 112). 이 영향에 의해, 노드(C)의 전위는 L레벨을 유지하면서도, 그 전위는 Vc2로 상승한다.
여기서, Vc2는 이하의 3개의 조건을 충족시키는 것이 요구된다.
Vc2-VDD<Vth(P32)
Vc2-VDD<Vth(P37)
Vc2-VDD<Vth(P40)
이들의 조건을 충족시키는 한, 박막 트랜지스터(P32, P37 및 P40)의 온 동작이 계속된다.
즉, 박막 트랜지스터(P32)에 의해, 출력 터미널(OUT)에 대한 고위 전원(VDD)의 인가가 계속된다.
또한, 박막 트랜지스터(P37)에 의해, 노드(B)에 대한 고위 전원(VDD)의 인가가 계속된다. 따라서, 박막 트랜지스터(P34)를 통과하여 노드(A)에 리셋 펄스의 전위 변화가 간섭하는 일이 없고, 박막 트랜지스터(P31)의 오프 동작점은 어긋나지 않게 된다.
이 전위 상태는 노드(C)의 전위가 Vc2인 동안 유지된다. 즉, 다음에 세트 펄스가 L레벨로 전환될 때까지 노드(A)의 전위는 고위 전원(VDD)으로 유지된다. 결과적으로, 박막 트랜지스터(P31)의 리크 전류를 최소화할 수 있다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(65)의 경우에는 실시예 12와 같은 동작과 효과를 얻을 수 있는 버퍼이고, 그 앞 스테이지 회로(예를 들면 시프트 레지스터)에서의 소비 전력이 적게 되는 버퍼를 실현할 수 있다.
실시예 40
본 발명의 실시예 40의 버퍼(65)로서, 실시예 23의 변형 실시예에 관한 버퍼(65)를 설명한다.
도 113에 버퍼(65)의 실시예 40을 도시한다. 또한, 도 113에는 도 101과의 대응 부분에 동일 부호를 붙여서 나타낸다.
도 113과 도 101을 대비하여 알 수 있는 바와 같이, 이 실시예에 관한 회로 구성과 실시예 34에 관한 회로 구성과는 같다.
차이는 이 실시예에 관한 세트 펄스와 리셋 펄스의 진폭이, 실시예 13에 비하여 저진폭화되어 있는 점이다. 즉, 이 실시예의 경우에는 세트 펄스와 리셋 펄스를 VDD와 VSS2(>VSS1)의 2치로 구동하는 점이다. 또한, 이 실시예는 실시예 31에 대응한다.
도 114에 의거하여, 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 설명한다. 또한, 도 114에 도시하는 파형은 각각 도 96 각 파형에 대응한다.
이 실시예의 경우도, 도 114에 도시하는 바와 같이, 세트 펄스(입력 터미널(INs))와 리셋 펄스(입력 터미널(INr))의 신호 진폭은 VDD와 VSS2(>VSS1)의 2치로 주어진다.
우선, 세트 펄스가 L레벨로 하강하는 타이밍에서, 박막 트랜지스터(P33와 P36)가 온 동작한다.
이에 수반하여, 노드(B)의 전위가 하강하고(도 114), 노드(C)의 전위는 고위 전원(VDD)으로 상승한다(도 114).
그런데, 이 실시예의 경우에는 박막 트랜지스터(P33)의 게이트 전극측에 부트스트랩 회로가 존재하지 않는다. 따라서, 세트 펄스의 L레벨로의 하강 직후에 있 어서의 노드(B)의 전위는 VSS2-Vth(P33)로 주어지는 L레벨까지밖에 하강할 수 없다.
단, 노드(B)가 L레벨로 하강하면, 출력 터미널(OUT)의 전위도 L레벨로 하강하고, 노드(A)의 전위는 부트스트랩 전위(Va)까지 하강한다(도 114). 이 부트스트랩 전위(Va)는 Va-VSS1<Vth(P31)를 충족시키기 때문에, 출력 터미널(OUT)의 전위는 제 1의 저위 전원(VSS1)으로 하강한다(도 114).
또한, 하강 후의 전위(Va)는 Va-VSS3<Vth(P39)를 충족시킨다. 이로써, 박막 트랜지스터(P39)의 온 동작시에 있어서의 노드(F)의 전위가 제 3의 저위 전원(VSS3)이 된다(도 114).
전술한 바와 같이, 제 3의 저위 전원(VSS3)은 VSS3-VSS1<Vth(P41)를 충족시키도록 주어져 있다.
따라서 박막 트랜지스터(P41)가 온 동작하고, 노드(B)에 제 1의 저위 전원(VSS1)이 공급되는 상태가 된다(도 114).
그런데, 이 세트 펄스가 L레벨인 기간, 박막 트랜지스터(P36)도 온 동작하고 있다. 이 때문에, 출력 스테이지를 구성하는 박막 트랜지스터(P32)의 게이트 전위(노드(C)의 전위)는 고위 전원(VDD)으로 제어된다(도 114)
이윽고, 세트 펄스는 L레벨에서 H레벨로 상승한다. 이 전위의 변화시에, 용량 커플링에 의해, 세트 펄스의 전위 변화가 노드(B)와 노드(C) 양쪽에 간섭한다.
그런데, 전술한 바와 같이, 박막 트랜지스터(P41)의 게이트 전극에는 노드(F)를 통과하여 제 3의 저위 전원(VSS3)이 인가되어 있다(도 114).
이 때문에, 온 동작을 계속하는 박막 트랜지스터(P41)에 의해 노드(B)의 전위는 제 1의 저위 전원(VSS1)에 고정적으로 유지된다(도 114). 이 동작이, 이 실시예에 관한 특징적인 전위 상태이다.
따라서 세트 펄스가 H레벨로 하강한 후도, 노드(A, B 및 F)의 전위는 세트 펄스가 L레벨인 경우와 같은 전위 상태로 유지된다.
또한, 노드(B)의 전위가 제 1의 저위 전원(VSS1)을 유지함으로써, 온 동작한 박막 트랜지스터(P38)를 통과하여, 노드(C)에 대한 고위 전원(VDD)의 인가가 계속된다(도 114).
이것은 노드(C)가 세트 펄스의 전위 변화에 수반하는 간섭의 영향을 받지 않는 것(박막 트랜지스터(P32)의 오프 동작점이 어긋나지 않는 것)을 의미한다.
이 전위 상태는 노드(B)의 전위가 제 1의 저위 전원(VSS1)인 동안 유지된다. 즉, 리셋 펄스가 L레벨로 전환될 때까지, 노드(C)는 고위 전원(VDD)으로 유지된다. 결과적으로, 박막 트랜지스터(P32)의 리크 전류는 최소화된다.
또한, 노드(B)의 전위가 제 1의 저위 전원(VSS1)이라는 것은 박막 트랜지스터(P51)가 컷오프 상태에 있는 것을 의미한다. 따라서, 노드(A)의 플로팅 상태는 유지되고, 노드(A)의 전위는 부트스트랩 전위(즉, Va)를 유지한다(도 114). 이 때문에, 제 1의 출력 스테이지의 출력 터미널(OUT)에는 저위 전원(VSS1)이 계속적으로 나타난다(도 114).
이윽고, 리셋 펄스가 H레벨에서 L레벨이 되면(도 114), 이번에는 박막 트랜지스터(P35)가 온 동작하고, 노드(C)의 전위가 L레벨로 하강한다(도 114). 단, 노 드(C)의 전위는 제 2의 저위 전원(VSS2)에 대해 박막 트랜지스터(P35)의 임계치 전압(Vth)(P35)만큼 높은 전위로 주어진다. 즉, VSS2-Vth(P35)까지 상승한다.
또한, 여기서의 L레벨(VSS2-Vth(P35))은 이하의 3개의 조건을 충족시키는 것이 요구된다.
VSS2-Vth(P35)-VDD<Vth(P32)
VSS2-Vth(P35)-VDD<Vth(P37)
VSS2-Vth(P35)-VDD<Vth(P40)
일반적으로, 펄스의 진폭(VSS2-VDD)은 임계치 전압(Vth)에 비하여 충분히 크다. 따라서, 상기 모든 조건은 충족된다.
그런데, 노드(C)가 L레벨로 하강하면, 박막 트랜지스터(P32)가 온 동작하고, 출력 터미널(OUT)의 전위가 고위 전원(VDD)으로 상승한다(도 114).
또한, 박막 트랜지스터(P40)가 온 동작하고, 노드(F)의 전위가 고위 전원(VDD)으로 상승한다(도 114).
또한, 이 때, 온 동작한 박막 트랜지스터(P34)에 의해, 노드(B)의 전위는 고위 전원(VDD)으로 제어된다(도 114). 이 결과, 노드(A)도 고위 전원(VDD)으로 제어된다(도 114).
이윽고, 리셋 펄스는 L레벨에서 H레벨로 상승한다. 이 전위의 변화시, 박막 트랜지스터(P35)의 용량 커플링에 의해, 리셋 펄스의 전위 변화가 노드(C)에 간섭한다(도 114). 이 영향에 의해, 노드(C)의 전위는 L레벨을 유지하면서도, 그 전위는 Vc2로 상승한다.
여기서, Vc2는 이하의 3개의 조건을 충족시키는 것이 요구된다.
Vc2-VDD<Vth(P32)
Vc2-VDD<Vth(P37)
Vc2-VDD<Vth(P40)
이들의 조건을 충족시키는 한, 박막 트랜지스터(P32, P37 및 P40)의 온 동작이 계속된다.
즉, 박막 트랜지스터(P32)에 의해, 출력 터미널(OUT)에 대한 고위 전원(VDD)의 인가가 계속된다.
또한, 박막 트랜지스터(P37)에 의해, 노드(B)에 대한 고위 전원(VDD)의 인가가 계속된다. 따라서, 박막 트랜지스터(P34)를 통과하여 노드(A)에 리셋 펄스의 전위 변화가 간섭하는 일이 없고, 박막 트랜지스터(P31)의 오프 동작점은 어긋나지 않게 된다.
이 전위 상태는 노드(C)의 전위가 Vc2인 동안 유지된다. 즉, 다음에 세트 펄스가 L레벨로 전환될 때까지 노드(A)의 전위는 고위 전원(VDD)으로 유지된다. 결과적으로, 박막 트랜지스터(P31)의 리크 전류를 최소화할 수 있다.
이상 설명한 바와 같이, 이 실시예에 관한 회로 구성의 버퍼(65)의 경우에는 실시예 13과 같은 동작과 효과를 얻을 수 있는 버퍼이고, 그 앞 스테이지 회로(예를 들면 시프트 레지스터)에서의 소비 전력이 적게 되는 버퍼를 실현할 수 있다.
실시예 41
상기 각 실시예의 경우에서는 1조의 세트 펄스와 리셋 펄스가 입력되는 버퍼 에 관해 설명하였지만, 복수조의 세트 펄스와 리셋 펄스를 입력하는 버퍼도 구성할 수 있다. 여기서는 2조의 세트 펄스와 리셋 펄스가 버퍼에 입력되는 경우에 관해 생각한다.
도 115에, 실시예 23에 관한 버퍼(65)(도 79)에 있어서의 제 1 및 제 2의 입력 스테이지를 병렬로 접속한 회로예를 도시한다.
도 115에서는 제 1조의 세트 펄스와 리셋 펄스에 대응하는 박막 트랜지스터(P33, P34, P35, P36, P52 및 P53)를 P331, P341, P351, P361, P521 및 P531로 나타낸다.
또한, 도 115에서는 제 2조의 세트 펄스와 리셋 펄스에 대응하는 박막 트랜지스터(P33, P34, P35, P36, P52 및 P53)를 P332, P342, P352, P362, P522 및 P532로 나타낸다.
이와 같이, 2조의 세트 펄스와 리셋 펄스를 입력할 수 있으면, 출력 펄스의 펄스 폭이나 펄스의 출력 타이밍을 복합적으로 가변할 수 있는 버퍼를 실현할 수 있다.
또한, 세트 펄스와 리셋 펄스의 입력 수는 각각 필요에 따라 정하면 좋다. 또한, 세트 펄스와 리셋 펄스의 입력 수가 동수일 필요도 없다. 이런 종류의 회로 구성의 채용에 의해, 제어 신호(세트 펄스, 리셋 펄스) 수가 복수 있는 멀티 입력의 버퍼를 실현할 수 있다.
또한, 도 115의 경우에는 제 1 및 제 2의 입력 스테이지를 구성하는 P331과 P332, P341과 P342, P351과 P352, P361과 P362가 각각 출력 스테이지에 관해 병렬 로 접속되어 있지만, 이들의 일부 또는 전부가, 2개의 동작 전원(예를 들면 VDD1과 VSS) 사이에 직렬로 접속되어도 좋다.
물론, 이 실시예의 구조는 이 명세서에서 제안하는 그 밖의 실시예에 대해서도 적용 가능하다. 예를 들면 도 116에 도시하는 바와 같이, 실시예 32에 관한 회로 구성을 갖는 버퍼(65)(도 97)에 있어서의 제 1 및 제 2의 입력 스테이지를 병렬로 접속한 회로 구성을 채용하여도 좋다.
도 116에서도, 제 1조의 세트 펄스와 리셋 펄스에 대응하는 박막 트랜지스터(P33, P34, P35, P36, P52 및 P53)를 P331, P341, P351, P361, P521 및 P531로 나타낸다.
또한, 도 116에서도, 제 2조의 세트 펄스와 리셋 펄스에 대응하는 박막 트랜지스터(P33, P34, P35, P36, P52 및 P53)를 P332, P342, P352, P362, P522 및 P532로 나타낸다
실시예 42
전술한 각 실시예의 경우에는 제 1의 출력 스테이지를 구성하는 박막 트랜지스터(P31)의 한쪽의 주전극에 제 1의 저위 전원(VSS1)이 접속되는 경우에 관해 설명하였다.
그러나, 이 제 1의 저위 전원(VSS1)의 인가에 대신하여, 펄스 신호선(임의의 제어 펄스가 주어지는 신호선)을 접속할 수도 있다.
도 117에, 실시예 23의 출력 스테이지를 구성하는 박막 트랜지스터(P31)에 제어 펄스(Vpulse)를 인가하는 경우의 회로 구성을 도시한다.
도 118에, 이 회로예에 관한 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 도시한다.
또한, 도 118은 세트 펄스(입력 터미널(INs))의 전위 상태와, 리셋 펄스(입력 터미널(INr))의 전위 상태를 도시한다.
도 118은 박막 트랜지스터(P33)의 게이트 전극 배선(노드(D))의 전위 상태를 도시한다.
도 118은 박막 트랜지스터(P35)의 게이트 전극 배선(노드(E))의 전위 상태와, 제 1의 입력 스테이지의 출력 터미널이 접속되는 제어 배선(노드 B)의 전위 상태와, 제 2의 출력 스테이지의 출력 터미널이 접속되는 제어 배선(노드(F))의 전위 상태와, 박막 트랜지스터(P31)의 게이트 전극 배선(노드(A))의 전위 상태와, 제 2의 입력 스테이지의 출력 터미널이 접속되는 제어 배선(노드(C))의 전위 상태와, 별도 배선에 인가되는 제어 펄스(Vpulse)의 전위 상태와, 출력 스테이지의 출력 터미널(OUT)에 나타나는 전위 상태를 도시한다.
우선, 세트 펄스가 L레벨로 상승하는 타이밍부터 설명한다.
세트 펄스가 L레벨(제 1의 저위 전원(VSS1))로 하강하면, 제 1의 입력 스테이지의 노드(D)가 L레벨로 하강한다(도 118). 이로써, 박막 트랜지스터(P33)가 온 동작하고, 노드(B)의 전위가 하강한다(도 118).
또한, 노드(B)의 전위의 하강에 수반하여, 박막 트랜지스터(P33)의 게이트 전위(노드(D)의 전위)는 부트스트랩 보조 용량(Cb32)의 축적 전하분만큼 하강한다(도 118). 이 하강 후의 전위가 Vd이다.
이 전위(Vd)가, Vd-VSSD1<Vth(P33)를 충족시킬 때, 박막 트랜지스터(P33)의 온 동작시에 있어서의 노드(B)의 전위가 제 1의 저위 전원(VSS1)이 된다(도 118).
전술한 바와 같이 노드(B)가 제 1의 저위 전원(VSS1)까지 하강하면, 노드(A)의 전위가 VSS1-Vth(P51)로 주어지는 전위로 변화한다(도 118).
단, 펄스 신호선에 인가되는 제어 펄스(Vpulse)의 전위는 고위 전원(VDD)이기 때문에(도 118), 출력 터미널(OUT)의 전위는 고위 전원(VDD)인 채이다(도 118).
한편, 박막 트랜지스터(P39)는 이 노드(A)의 전위에 의해 온 동작한다. 이 때, 노드(F)의 전위는 VSS1-Vth(P51)-Vth(P39)로 주어진다.
이 노드(F)의 전위에 의해 박막 트랜지스터(P41)는 온 동작하고, 노드(B)에 제 1의 저위 전원(VSS1)을 인가한 상태가 된다.
또한, 이 세트 펄스가 L레벨인 기간, 박막 트랜지스터(P36)가 온 동작하고 있기 때문에, 박막 트랜지스터(P32)의 게이트 전위(노드(C)의 전위)는 고위 전원(VDD)으로 제어된다(도 118).
이윽고, 세트 펄스는 L레벨에서 H레벨로 상승한다. 이 전위의 변화시에, 용량 커플링에 의해, 세트 펄스의 전위 변화가 노드(B와 C)의 양쪽으로 뛰어들어오도록 작용한다.
단, 이 때, 노드(B)에 대해서는 온 상태에 있는 박막 트랜지스터(P41)로부터 L레벨의 전위의 공급이 계속하고 있다. 따라서, 세트 펄스의 전위 변화의 간섭의 영향은 경미하다.
또한, 노드(B)가 L레벨을 유지함으로써, 박막 트랜지스터(P38)가 온 동작하 고, 노드(C)의 전위는 고위 전원(VDD)에 고정된다. 이 때문에, 노드(C)가 세트 펄스의 간섭의 영향을 받는 일은 없다. 결과적으로, 박막 트랜지스터(P32)의 오프 동작점이 어긋나지 않게 된다.
이 전위 상태는 기본적으로, 리셋 펄스가 L레벨로 전환될 때까지 유지된다.
그런데, 이 실시예의 경우, 세트 펄스가 고위 전원(VDD)으로 상승한 타이밍 이후에, L레벨을 저위 전원(VSS1)으로 하는 제어 펄스(Vpulse)가 펄스 신호선에 입력된다(도 118). 이 실시예에 경우, 제어 펄스(Vpulse)는 2개의 펄스로 구성된다. 1번째의 펄스는 상승과 하강의 양쪽이 구형(矩形)의 펄스이다. 2번째의 펄스는 상승만 구형이고, 하강은 완만하다.
이 제어 펄스(Vpulse)의 입력에 의해 박막 트랜지스터(P31)는 온 동작하고, 출력 터미널(OUT)의 전위가 하강한다. 이 출력 터미널(OUT)의 전위의 하강에 수반하여, 박막 트랜지스터(P31)의 게이트 전위(노드(A)의 전위)는 부트스트랩 보조 용량(Cb31)의 축적 전하분만큼 하강한다(도 118). 하강 후의 전위(Va)가, Va-VSS1<Vth(P31)를 충족시킬 때, 박막 트랜지스터(P31)의 온 동작시에 출력 터미널(OUT)의 전위가 저위 전원(VSS1)이 된다(도 118).
또한, 이 노드(A)의 전위 하강에 수반하여, 노드(F)의 전위는 Va-Vth(P39)로 상승한다. 물론, 이 하강 후의 전위는 박막 트랜지스터(P41)를 온 동작시키는데 충분한 전위이다.
이윽고, 리셋 펄스가 H레벨에서 L레벨이 되면(도 118), 이번에는 박막 트랜지스터(P35)가 온 동작하고, 노드(C)의 전위가 하강한다(도 118). 또한, 노드(C)의 전위의 하강에 수반하여, 박막 트랜지스터(P35)의 게이트 전위(노드(E)의 전위)는 부트스트랩 보조 용량(Cb33)의 축적 전하분만큼 하강한다(도 118). 이 하강 후의 전위가 Ve이다. 이 전위(Ve)가, Ve-VSS1<Vth(P35)를 충족시킬 때, 박막 트랜지스터(P35)의 온 동작시에 있어서의 노드(C)의 전위가 제 1의 저위 전원(VSS1)이 된다(도 118).
전술한 바와 같이 노드(C)가 제 1의 저위 전원(VSS1)까지 하강하면, 박막 트랜지스터(P32와 P40)가 온 동작한다. 이로써, 출력 터미널(OUT)과 노드(F)의 전위는 고위 전원(VDD)으로 천이한다(도 118).
그런데, 이 리셋 펄스가 L레벨인 기간, 박막 트랜지스터(P34)도 온 동작하고 있다. 따라서, 노드(B)의 전위는 고위 전원(VDD)으로 제어된다(도 118). 또한, 이에 수반하여, 출력 스테이지를 구성하는 박막 트랜지스터(P31)의 게이트 전위(노드(A)의 전위)도, 고위 전원(VDD)으로 상승한다.
이윽고, 리셋 펄스는 L레벨에서 H레벨로 상승한다. 이 전위의 변화시에, 용량 커플링에 의해, 리셋 펄스의 전위 변화가 노드(C)에 간섭한다.
도 118 에 도시하는 바와 같이, 노드(C)의 전위는 L레벨을 유지하면서도, 그 전위는 저위 전원(VSS1)으로부터 Vc2로 상승한다.
이 때, 노드(C)의 전위(Vc2)가, Vc2-VDD<Vth(P32)를 충족시킬 때, 박막 트랜지스터(P32)의 온 상태가 계속되고, 출력 터미널(OUT)의 전위가 고위 전원(VDD)으로 유지된다(도 118).
또한, 노드(C)의 전위(Vc2)가, Vc2-VDD<Vth(P37)를 충족시킴으로써, 박막 트 랜지스터(P37)가 온 동작하고, 노드(B)에 대한 고위 전원(VDD)의 인가를 계속한다.
이것은 노드(C)가 세트 펄스의 간섭의 영향을 받지 않는 것(박막 트랜지스터(P31)의 오프 동작점이 어긋나지 않는 것)을 의미한다.
이 전위 상태는 노드(C)의 전위가 Vc2인 동안 유지된다. 즉, 다음에 세트 펄스가 L레벨로 전환될 때까지 노드(B)의 전위는 고위 전원(VDD)으로 유지된다. 결과적으로, 박막 트랜지스터(P31)의 리크 전류를 최소화할 수 있다.
이 회로 구성의 채용에 의해, 노드(A)의 부트스트랩 동작은 펄스 신호선에 인가되는 제어 펄스(Vpulse)(도 118)가 제 1의 저위 전원(VSS1)으로 하강하는 타이밍에 동기하여 실행된다. 따라서, 도 118 에 도시하는 바와 같이, 세트 신호의 하강 타이밍과 리셋 신호의 하강 타이밍에서 끼워진 기간에 입력되는 제어 펄스(Vpulse)의 전위 변화를 뽑아낸 출력 펄스가 출력 터미널(OUT)에 나타나게 된다.
이와 같이, 이 실시예에 관한 회로 구성의 채용에 의해, 출력 펄스의 파형의 조정이 가능해진다. 예를 들면 출력 펄스를 복수회의 펄스로 분할하거나, 트랜지언트(상승·하강) 특성을 조정하는 것이 가능해진다.
도 119는 실시예 32의 출력 스테이지를 구성하는 박막 트랜지스터(P31)에 제어 펄스(Vpulse)를 인가하는 경우의 회로 구성을 도시한다.
도 120은 이 회로예에 관한 세트 펄스와 리셋 펄스의 전위 상태와 각 노드의 전위 상태의 관계를 도시한다.
또한, 도 120의 파형은 각각 도 118의 각 파형에 대응한다.
도 120과 도 118을 비교하여 알 수 있는 바와 같이, 기본적인 동작은 같다. 차이는 세트 펄스가 L레벨에서 H레벨로 상승하고 나서 리셋 펄스가 L레벨로 하강하기까지의 기간에 있어서의 노드(F)(도 120)의 전위이다. 이하에서는 이 상위점에 관한 전위 변화에 관해서만 설명한다.
세트 펄스가 L레벨에서 H레벨로 상승하는 때, 용량 커플링에 의해, 세트 펄스의 전위 변화가 노드(B와 C)의 양쪽으로 뛰어들어오도록 작용한다.
이 회로예의 경우도, 노드(B)에 대해서는 온 상태에 있는 박막 트랜지스터(P41)로부터 L레벨의 전위의 공급이 계속한다. 이 때문에, 이 회로예의 경우도, 세트 펄스의 전위 변화의 간섭의 영향은 경미하게 된다.
이 상태에서, L레벨을 저위 전원(VSS1)으로 하는 제어 펄스(Vpulse)가 펄스 신호선에 입력된다(도 120). 이 제어 펄스(Vpulse)의 입력에 의해 박막 트랜지스터(P31)는 온 동작하고, 출력 터미널(OUT)의 전위가 하강한다. 이 출력 터미널(OUT)의 전위의 하강에 수반하여, 박막 트랜지스터(P31)의 게이트 전위(노드(A)의 전위)는 부트스트랩 보조 용량(Cb31)의 축적 전하분만큼 하강한다(도 120). 하강 후의 전위(Va)가, Va-VSS1<Vth(P31)를 충족시킬 때, 박막 트랜지스터(P31)의 온 동작시에 출력 터미널(OUT)의 전위가 저위 전원(VSS1)이 된다(도 120).
또한, 이 노드(A)의 전위 하강에 수반하여, Va-VSS3<Vth(P39)를 충족시키는 상태가 된다. 이 결과, 노드(F)의 전위는 제 3의 저위 전원(VSS3)으로 하강한다.
이 하강 후의 전위는 박막 트랜지스터(P41)를 온 동작시키는데 충분한 전위이다. 따라서, 노드(B)에 대한 제 1의 저위 전원(VSS1)의 공급은 계속한다. 또한, L레벨의 노드(B)를 통과하여 박막 트랜지스터(P38)가 온 동작하고, 노드(C)의 전위 가 고위 전원(VDD)에 고정된다. 그 밖의 구동 동작은 이전의 회로 구조와 같다.
다른 실시예
전술한 실시예의 경우에는 유기 EL 패널에 의 응용을 전제로 설명하였다. 특히, 수직 방향으로 제어 펄스를 전송하는 제어선 드라이버에 의 응용을 전제로 설명하였다.
그러나, 전술한 버퍼는 신호선(DTL)에 의 신호 전위(Vsig)의 인가 타이밍을 주는 신호선 드라이버에도 적용할 수 있다.
또한, 전술한 버퍼를 탑재하는 드라이버는 유기 EL 패널 이외의 표시 패널에 대해서도 응용할 수 있다.
예를 들면 무기 EL 패널이나 LED 패널 그 밖의 패널의 드라이버에도 응용할 수 있다. 또한, 플라즈마 디스플레이 패널의 드라이버에도 응용할 수 있다. 또한, 전계 방출 디스플레이의 드라이버에도 적용할 수 있다. 또한, 액정 디스플레이 패널의 드라이버에도 응용할 수 있다. 또한, 액정 디스플레이 패널의 백라이트 광원이 LED인 경우에, 그 드라이버로서도 실시예에서 설명한 버퍼를 이용할 수 있다. 예를 들면 1필드 기간 내의 점등 기간의 비율을 가변 제어하는 경우, 1필드 기간 내의 점등 기간을 복수개의 점등 기간으로 분할하고, 개개의 점등 기간의 길이나 배치를 가변 제어하는 경우에 알맞다.
이 명세서에서는 반도체 프로세스를 이용하여 화소 어레이나 드라이버를 절연 기판상에 형성한 패널 모듈뿐만 아니라, 드라이버에 대해서는 별도 기판(예를 들면 특정 용도용 IC)으로서 제조되고, 화소 어레이를 형성한 절연 기판상에 실장 하는 경우도 표시 패널에 포함되는 것으로 한다.
도 121에, 표시 패널의 외관 구성예를 도시한다. 표시 패널(81)은 지지 기판(83)중 화소 어레이의 형성 영역에 대향 기판(85)을 접합한 구조를 갖고 있다. 지지 기판(83)은 유리, 플라스틱 그 밖의 절연성의 기재(절연 기판)로 구성된다.
대향 기판(85)도, 유리, 플라스틱 그 밖의 절연성의 기재(절연 기판)로 구성된다.
또한, 기재의 투과성은 표시 패널의 종류에 따라 다르다. 예를 들면 액정 디스플레이 패널이라면 양면 모두 투과성이 높은 기판일 필요가 있다. 한편, 자발광형의 디스플레이인 경우에는 광속의 사출측의 기판에 대해 투과성이 확보되어 있으면 좋다.
이 밖에, 표시 패널(81)에는 외부 신호나 구동 전원을 입력하기 위한 FPC(플렉시블 프린트 서킷(87))이 배치된다.
전술한 표시 패널은 각종의 전자 기기에 실장한 형태로도 유통된다. 도 122에, 전자 기기(91)의 개념 구성예를 도시한다. 전자 기기(91)는 전술한 드라이버를 탑재하는 표시 패널(93), 시스템 컨트롤러(95) 및 조작 입력부(97)로 구성된다. 시스템 컨트롤러(95)에서 실행되는 처리 내용은 전자 기기(91)의 상품 형태에 따라 다르다. 또한, 조작 입력부(97)는 시스템 컨트롤러(95)에 대한 조작 입력을 접수하는 디바이스이다. 조작 입력부(97)에는 예를 들면 스위치, 버튼 그 밖의 기계식 인터페이스, 그래픽 인터페이스 등이 이용된다.
도 123에, 전자 기기가 텔레비전 수상기인 경우의 외관예를 도시한다. 텔레 비전 수상기(101)의 몸체 정면에는 프런트 패널(103) 및 필터 유리(105) 등으로 구성되는 표시 화면(107)이 배치된다. 표시 화면(107)의 부분이, 도 122의 표시 패널(93)에 대응한다.
또한, 이런 종류의 전자 기기로는 예를 들면 디지털 카메라가 상정된다. 도 124에, 디지털 카메라(111)의 외관예를 도시한다. 도 124(A)가 정면측(피사체측)의 외관예이고, 도 124(B)가 배면측(촬영자측)의 외관예이다.
디지털 카메라(111)는 보호 커버(113), 촬상 렌즈부(115), 표시 화면(117), 컨트롤 스위치(119) 및 셔터 버튼(121)으로 구성된다. 이 중, 표시 화면(117)의 부분이, 도 122의 표시 패널(93)에 대응한다.
또한, 이런 종류의 전자 기기로는 예를 들면 비디오 카메라가 상정된다. 도 125에, 비디오 카메라(131)의 외관예를 도시한다.
비디오 카메라(131)는 본체(133)의 전방에 피사체를 촬상하는 촬상 렌즈(135), 촬영의 스타트/스톱 스위치(137) 및 표시 화면(139)으로 구성된다. 이 중, 표시 화면(139)의 부분이 도 122의 표시 패널(93)에 대응한다.
또한, 이런 종류의 전자 기기로는 예를 들면 휴대 단말 장치가 상정된다. 도 126에, 휴대 단말 장치로서의 휴대 전화기(141)의 외관예를 도시한다. 도 126에 도시하는 휴대 전화기(141)는 절첩식이고, 도 126(A)가 몸체를 연 상태의 외관예이고, 도 126(B)가 몸체를 절첩한 상태의 외관예이다.
휴대 전화기(141)는 상측 몸체(143), 하측 몸체(145), 연결부(이 예에서는 힌지부(147)), 표시 화면(149), 보조 표시 화면(151), 픽처 라이트(153) 및 촬상 렌즈(155)로 구성된다. 이 중, 표시 화면(149) 및 보조 표시 화면(151)의 부분이, 도 122의 표시 패널(93)에 대응한다.
또한, 이런 종류의 전자 기기로는 예를 들면 컴퓨터가 상정된다. 도 127에, 노트형 컴퓨터(161)의 외관예를 도시한다.
노트형 컴퓨터(161)는 하측 몸체(163), 상측 몸체(165), 키보드(167) 및 표시 화면(169)으로 구성된다. 이 중, 표시 화면(169)의 부분이, 도 122의 표시 패널(93)에 대응한다.
이들 외에, 전자 기기로는 오디오 재생 장치, 게임기, 전자 북, 전자 사전 등이 상정된다.
전술한 설명에서는 버퍼를 표시 패널의 수직 방향으로 제어 펄스를 전송하는 드라이버에 적용하는 경우에 관해 설명하였다.
그러나, 이 버퍼는 수평 방향으로 제어 펄스를 전송하는 경우에도 응용할 수 있다. 또한, 표시 패널상에서 사용하는 모든 버퍼에 응용할 수 있다.
또한, 버퍼는 범용성이 높은 기본 회로이고, 버퍼를 탑재하는 모든 반도체 디바이스에 응용할 수 있다.
전술한 실시예에는 발명의 취지의 범위 내에서 다양한 변형 실시예가 생각된다. 또한, 본 명세서의 기재에 의거하여 창작되는 또는 조합되는 각종의 변형 실시예 및 응용예도 생각된다.
도 1은 유기 EL 패널의 시스템 구성예를 도시하는 도면.
도 2는 NMOS형 서브 화소의 등가 회로도를 도시하는 도면.
도 3은 NMOS형 서브 화소의 등가 회로도를 도시하는 도면.
도 4는 서브 화소의 구동 타이밍을 설명하는 도면.
도 5는 도 2에 대응하는 구동 파형을 도시하는 도면.
도 6은 도 3에 대응하는 구동 파형을 도시하는 도면.
도 7은 시프트 레지스터(스캐너)의 회로예를 도시하는 도면.
도 8은 NMOS형 시프트 레지스터(스캐너)의 구동 파형을 도시하는 도면(NMOS형).
도 9는 부트스트랩 기능 부가의 시프트 스테이지의 내부 구조를 설명하는 도면.
도 10은 부트스트랩 동작을 이용한 시프트 스테이지의 입출력 동작을 설명하는 도면.
도 11은 입력 클록의 펄스 형상과 시프트 레지스터의 전송 동작과의 관계를 설명하는 도면.
도 12는 부트스트랩 동작을 이용한 시프트 스테이지의 입출력 동작을 설명하는 도면.
도 13은 입력 클록의 펄스 형상과 시프트 레지스터의 전송 동작과의 관계를 설명하는 도면.
도 14는 부트스트랩 동작을 이용한 시프트 스테이지의 입출력 동작을 설명하는 도면.
도 15는 종래형의 드라이버에 이용하는 경우의 패널 구조를 설명하는 도면.
도 16은 실시예에 관한 유기 EL 패널의 시스템 구성예를 도시하는 도면.
도 17은 명세서에서 제안하는 버퍼를 드라이버에 이용하는 경우의 패널 구조를 설명하는 도면.
도 18은 제어선 드라이버의 회로 구성을 도시하는 도면.
도 19는 실시예에 관한 NMOS형 제어선 드라이버의 구동 파형을 도시하는 도면.
도 20은 버퍼의 실시예를 도시하는 도면.
도 21은 도 20에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 22는 커플링의 영향을 고려한 도 20에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 23은 NMOS형 트랜지스터의 Ids-Vgs 특성을 도시하는 도면.
도 24는 NMOS형 트랜지스터의 Ids-Vgs 특성의 측정 결과를 도시하는 도면.
도 25는 커플링의 영향이 큰 경우를 고려한 도 20에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 26은 버퍼의 실시예를 도시하는 도면.
도 27은 도 26에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 28은 버퍼의 실시예를 도시하는 도면.
도 29는 도 28에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 30은 버퍼의 실시예를 도시하는 도면.
도 31은 도 30에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 32는 버퍼의 실시예를 도시하는 도면.
도 33은 도 32에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 34는 버퍼의 실시예를 도시하는 도면.
도 35는 도 34에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 36은 버퍼의 실시예를 도시하는 도면.
도 37은 도 36에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 38은 버퍼의 실시예를 도시하는 도면.
도 39는 도 38에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 40은 버퍼의 실시예를 도시하는 도면.
도 41은 도 40에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 42는 버퍼의 실시예를 도시하는 도면.
도 43은 도 42에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 44는 버퍼의 실시예를 도시하는 도면.
도 45는 도 44에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 46은 버퍼의 실시예를 도시하는 도면.
도 47은 도 46에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 48은 버퍼의 실시예를 도시하는 도면.
도 49는 도 48에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 50은 버퍼의 실시예를 도시하는 도면.
도 51은 도 50에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 52는 버퍼의 실시예를 도시하는 도면.
도 53은 도 52에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 54는 버퍼의 실시예를 도시하는 도면.
도 55는 도 54에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 56은 버퍼의 실시예를 도시하는 도면.
도 57은 도 56에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 58은 버퍼의 실시예를 도시하는 도면.
도 59는 도 58에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 60은 버퍼의 실시예를 도시하는 도면.
도 61은 도 60에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 62는 버퍼의 실시예를 도시하는 도면.
도 63은 버퍼의 실시예를 도시하는 도면.
도 64는 버퍼의 실시예를 도시하는 도면.
도 65는 도 64에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 66은 버퍼의 실시예를 도시하는 도면.
도 67은 도 66에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 68은 PMOS형 서브 화소의 등가 회로도를 도시하는 도면.
도 69는 PMOS형 서브 화소의 등가 회로도를 도시하는 도면.
도 70은 서브 화소의 구동 타이밍을 설명하는 도면.
도 71은 제어선 드라이버의 회로 구성을 도시하는 도면.
도 72는 실시예에 관한 PMOS형 제어선 드라이버의 구동 파형을 도시하는 도면.
도 73은 버퍼의 실시예를 도시하는 도면.
도 74는 도 73에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 75는 커플링의 영향을 고려한 도 73에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 76은 PMOS형 트랜지스터의 Ids-Vgs 특성을 도시하는 도면.
도 77은 PMOS형 트랜지스터의 Ids-Vgs 특성의 측정 결과를 도시하는 도면.
도 78은 커플링의 영향이 큰 경우를 고려한 도 73에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 79는 버퍼의 실시예를 도시하는 도면.
도 80은 도 79에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 81은 버퍼의 실시예를 도시하는 도면.
도 82는 도 81에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 83은 버퍼의 실시예를 도시하는 도면.
도 84는 도 83에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 85는 버퍼의 실시예를 도시하는 도면.
도 86은 도 85에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 87은 버퍼의 실시예를 도시하는 도면.
도 88은 도 87에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 89는 버퍼의 실시예를 도시하는 도면.
도 90은 도 89에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 91은 버퍼의 실시예를 도시하는 도면.
도 92는 도 91에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 93은 버퍼의 실시예를 도시하는 도면.
도 94는 도 93에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 95는 버퍼의 실시예를 도시하는 도면.
도 96은 도 95에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 97은 버퍼의 실시예를 도시하는 도면.
도 98은 도 97에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 99는 버퍼의 실시예를 도시하는 도면.
도 100은 도 99에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 101은 버퍼의 실시예를 도시하는 도면.
도 102는 도 91에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 103은 버퍼의 실시예를 도시하는 도면.
도 104는 도 103에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 105는 버퍼의 실시예를 도시하는 도면.
도 106은 도 105에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 107은 버퍼의 실시예를 도시하는 도면.
도 108은 도 107에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 109는 버퍼의 실시예를 도시하는 도면.
도 110은 도 109에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 111은 버퍼의 실시예를 도시하는 도면.
도 112는 도 111에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 113은 버퍼의 실시예를 도시하는 도면.
도 114는 도 113에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 115는 버퍼의 실시예를 도시하는 도면.
도 116은 버퍼의 실시예를 도시하는 도면.
도 117은 버퍼의 실시예를 도시하는 도면.
도 118은 도 117에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 119는 버퍼의 실시예를 도시하는 도면.
도 120은 도 119에 도시하는 버퍼의 구동 파형을 도시하는 도면.
도 121은 표시 패널의 외관 구성예를 도시하는 도면.
도 122는 전자 기기의 기능 구성예를 도시하는 도면.
도 123은 전자 기기의 상품예를 도시하는 도면.
도 124는 전자 기기의 상품예를 도시하는 도면.
도 125는 전자 기기의 상품예를 도시하는 도면.
도 126은 전자 기기의 상품예를 도시하는 도면.
도 127은 전자 기기의 상품예를 도시하는 도면.

Claims (10)

  1. 절연 기판상에 단일 채널의 박막 트랜지스터로 형성되고 버퍼를 포함하는 반도체 디바이스에 있어서,
    상기 버퍼는,
    제 1 및 제 2의 박막 트랜지스터가 직렬로 접속된 회로 구성을 가지며, 상기 제 1 및 제 2의 박막 트랜지스터의 접속중점을 출력 터미널로 하는 제 1의 출력 스테이지와,
    세트 펄스로 제어되는 제 3의 박막 트랜지스터와, 리셋 펄스로 제어되는 제 4의 박막 트랜지스터가 직렬로 접속된 회로 구성을 가지며, 상기 제 3 및 제 4의 박막 트랜지스터의 접속중점에 나타나는 전위에 응답하여, 상기 제 1의 박막 트랜지스터의 제어 전극에 접속되는 제 1의 제어 배선의 전위 상태를 세트 펄스의 인가 시작 타이밍부터 리셋 펄스의 인가 시작 타이밍까지의 기간과 그 이외의 기간으로 전환 제어하는 제 1의 입력 스테이지와,
    세트 펄스로 제어되는 제 6의 박막 트랜지스터와, 리셋 펄스로 제어되는 제 5의 박막 트랜지스터가 직렬로 접속된 회로 구성을 가지며, 상기 제 5 및 제 6의 박막 트랜지스터의 접속중점에 나타나는 전위에 응답하여, 상기 제 2의 박막 트랜지스터의 제어 전극에 접속되는 제 2의 제어 배선의 전위 상태를 상기 제 1의 제어 배선의 전위 변화와는 역위상의 관계가 되도록 전환 제어하는 제 2의 입력 스테이지와,
    한쪽의 주전극이 상기 제 1의 제어 배선에 접속되고, 다른쪽의 주전극이 상기 제 2, 제 4 및 제 6의 박막 트랜지스터에 공통의 전원에 접속되고, 제어 전극이 상기 제 2의 제어 배선에 접속되는 제 7의 박막 트랜지스터와,
    한쪽의 주전극이 상기 제 2의 제어 배선에 접속되고, 다른쪽의 주전극이 상기 제 2, 제 4 및 제 6의 박막 트랜지스터에 공통의 상기 전원에 접속되고, 제어 전극이 상기 제 1의 제어 배선에 접속되는 제 8의 박막 트랜지스터와,
    상기 제 1의 제어 배선에 제어 전극이 접속되는 제 9의 박막 트랜지스터와, 상기 제 2의 제어 배선에 제어 전극이 접속되는 제 10의 박막 트랜지스터가 직렬로 접속된 회로 구성을 가지며, 상기 제 9 및 제 10의 박막 트랜지스터의 접속중점에 나타나는 전위를 제 3의 제어 배선에 주는 제 2의 출력 스테이지와,
    한쪽의 주전극이 상기 제 1의 제어 배선에 접속되고, 제어 전극이 상기 제 3의 제어 배선에 접속되는 회로 구성을 가지며, 상기 출력 터미널에 출력 펄스가 나타나고 있는 기간, 세트 펄스와 같은 논리 레벨의 전위를 상기 제 1의 제어 배선에 인가하는 제 11의 박막 트랜지스터를 갖는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1항에 있어서,
    상기 출력 터미널에 나타나는 출력 펄스의 진폭에 대해, 상기 세트 펄스 및 상기 리셋 펄스의 진폭이 더 작은 것을 특징으로 하는 반도체 디바이스.
  3. 제 2항에 있어서,
    상기 세트 펄스 및 상기 리셋 펄스는 각각 대응하는 시프트 레지스터 회로로부터공급되는 것을 특징으로 하는 반도체 디바이스.
  4. 제 3항에 있어서,
    상기 버퍼의 출력 펄스는 표시 패널에서의 샘플링 타이밍의 제어에 사용되는 것을 특징으로 하는 반도체 디바이스.
  5. 제 4항에 있어서,
    상기 버퍼의 출력 펄스는 표시 패널에서의 전류 공급선의 제어에 사용되는 것을 특징으로 하는 반도체 디바이스.
  6. 제 5항에 있어서,
    상기 버퍼의 출력 펄스는 자발광형의 표시 패널의 점등 제어에 사용되고,
    상기 세트 펄스 인가 시작 타이밍부터 리셋 펄스의 인가 시작 타이밍까지의 기간이 1필드 기간 내에 배치되는 각 발광 기간 길이를 주는 것을 특징으로 하는 반도체 디바이스.
  7. 제 6항에 있어서,
    상기 제 1의 박막 트랜지스터의 한쪽의 주전극에,
    세트 펄스의 인가 시작 타이밍부터 리셋 펄스의 인가 시작 타이밍까지의 기 간에 복수의 출력 펄스를 발생시키는 펄스 신호가 입력되는 것을 특징으로 하는 반도체 디바이스.
  8. 제 7항에 있어서,
    상기 제 9의 박막 트랜지스터가 다이오드 접속인 것을 특징으로 하는 반도체 디바이스.
  9. 절연 기판상에 단일 채널의 박막 트랜지스터에 의해 형성되는 화소 어레이와, 버퍼에 의해 상기 화소 어레이의 제어선을 구동하는 드라이버를 갖는 표시 패널에 있어서,
    상기 버퍼는,
    제 1 및 제 2의 박막 트랜지스터가 직렬로 접속된 회로 구성을 가지며, 상기 제 1 및 제 2의 박막 트랜지스터의 접속중점을 출력 터미널로 하는 제 1의 출력 스테이지와,
    세트 펄스로 제어되는 제 3의 박막 트랜지스터와, 리셋 펄스로 제어되는 제 4의 박막 트랜지스터가 직렬로 접속된 회로 구성을 가지며, 상기 제 3 및 제 4의 박막 트랜지스터의 접속중점에 나타나는 전위에 응답하여, 상기 제 1의 박막 트랜지스터의 제어 전극에 접속되는 제 1의 제어 배선의 전위 상태를 세트 펄스의 인가 시작 타이밍부터 리셋 펄스의 인가 시작 타이밍까지의 기간과 그 이외의 기간으로 전환 제어하는 제 1의 입력 스테이지와,
    세트 펄스로 제어되는 제 6의 박막 트랜지스터와, 리셋 펄스로 제어되는 제 5의 박막 트랜지스터가 직렬로 접속된 회로 구성을 가지며, 상기 제 5 및 제 6의 박막 트랜지스터의 접속중점에 나타나는 전위에 응답하여, 상기 제 2의 박막 트랜지스터의 제어 전극에 접속되는 제 2의 제어 배선의 전위 상태를 상기 제 1의 제어 배선의 전위 변화와는 역위상의 관계가 되도록 전환 제어하는 제 2의 입력 스테이지와,
    한쪽의 주전극이 상기 제 1의 제어 배선에 접속되고, 다른쪽의 주전극이 상기 제 2, 제 4 및 제 6의 박막 트랜지스터에 공통의 전원에 접속되고, 제어 전극이 상기 제 2의 제어 배선에 접속되는 제 7의 박막 트랜지스터와,
    한쪽의 주전극이 상기 제 2의 제어 배선에 접속되고, 다른쪽의 주전극이 상기 제 2, 제 4 및 제 6의 박막 트랜지스터에 공통의 상기 전원에 접속되고, 제어 전극이 상기 제 1의 제어 배선에 접속되는 제 8의 박막 트랜지스터와,
    상기 제 1의 제어 배선에 제어 전극이 접속되는 제 9의 박막 트랜지스터와, 상기 제 2의 제어 배선에 제어 전극이 접속되는 제 10의 박막 트랜지스터가 직렬로 접속된 회로 구성을 가지며, 상기 제 9 및 제 10의 박막 트랜지스터의 접속중점에 나타나는 전위를 제 3의 제어 배선에 주는 제 2의 출력 스테이지와,
    한쪽의 주전극이 상기 제 1의 제어 배선에 접속되고, 제어 전극이 상기 제 3의 제어 배선에 접속되는 회로 구성을 가지며, 상기 출력 터미널에 출력 펄스가 나타나고 있는 기간, 세트 펄스와 같은 논리 레벨의 전위를 상기 제 1의 제어 배선에 인가하는 제 11의 박막 트랜지스터를 갖는 것을 특징으로 하는 표시 패널.
  10. 절연 기판상에 단일 채널의 박막 트랜지스터에 의해 형성되는 화소 어레이와, 버퍼에 의해 상기 화소 어레이의 제어선을 구동하는 드라이버와, 시스템 전체의 동작을 제어하는 시스템 컨트롤러와, 상기 시스템 컨트롤러에 대한 조작 입력부를 갖는 전자 기기에 있어서,
    상기 버퍼는,
    제 1 및 제 2의 박막 트랜지스터가 직렬로 접속된 회로 구성을 가지며, 상기 제 1 및 제 2의 박막 트랜지스터의 접속중점을 출력 터미널로 하는 제 1의 출력 스테이지와,
    세트 펄스로 제어되는 제 3의 박막 트랜지스터와, 리셋 펄스로 제어되는 제 4의 박막 트랜지스터가 직렬로 접속된 회로 구성을 가지며, 상기 제 3 및 제 4의 박막 트랜지스터의 접속중점에 나타나는 전위에 응답하여, 상기 제 1의 박막 트랜지스터의 제어 전극에 접속되는 제 1의 제어 배선의 전위 상태를 세트 펄스의 인가 시작 타이밍부터 리셋 펄스의 인가 시작 타이밍까지의 기간과 그 이외의 기간으로 전환 제어하는 제 1의 입력 스테이지와,
    세트 펄스로 제어되는 제 6의 박막 트랜지스터와, 리셋 펄스로 제어되는 제 5의 박막 트랜지스터가 직렬로 접속된 회로 구성을 가지며, 상기 제 5 및 제 6의 박막 트랜지스터의 접속중 점에 나타나는 전위에 응답하여, 상기 제 2의 박막 트랜지스터의 제어 전극에 접속되는 제 2의 제어 배선의 전위 상태를 상기 제 1의 제어 배선의 전위 변화와는 역위상의 관계가 되도록 전환 제어하는 제 2의 입력 스테이 지와,
    한쪽의 주전극이 상기 제 1의 제어 배선에 접속되고, 다른쪽의 주전극이 상기 제 2, 제 4 및 제 6의 박막 트랜지스터에 공통의 전원에 접속되고, 제어 전극이 상기 제 2의 제어 배선에 접속되는 제 7의 박막 트랜지스터와,
    한쪽의 주전극이 상기 제 2의 제어 배선에 접속되고, 다른쪽의 주전극이 상기 제 2, 제 4 및 제 6의 박막 트랜지스터에 공통의 전기 전원에 접속되고, 제어 전극이 상기 제 1의 제어 배선에 접속되는 제 8의 박막 트랜지스터와,
    상기 제 1의 제어 배선에 제어 전극이 접속되는 제 9의 박막 트랜지스터와, 상기 제 2의 제어 배선에 제어 전극이 접속되는 제 10의 박막 트랜지스터가 직렬로 접속된 회로 구성을 가지며, 상기 제 9 및 제 10의 박막 트랜지스터의 접속중점에 나타나는 전위를 제 3의 제어 배선에 주는 제 2의 출력 스테이지와,
    한쪽의 주전극이 상기 제 1의 제어 배선에 접속되고, 제어 전극이 상기 제 3의 제어 배선에 접속되는 회로 구성을 가지며, 상기 출력 터미널에 출력 펄스가 나타나고 있는 기간, 세트 펄스와 같은 논리 레벨의 전위를 상기 제 1의 제어 배선에 인가하는 제 11의 박막 트랜지스터를 갖는 것을 특징으로 하는 전자 기기.
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