KR102485572B1 - 표시 장치 및 이의 구동 방법 - Google Patents

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Abstract

표시 장치는 화소를 포함하고, 상기 화소는 제1 구동 신호를 수신하는 제1 전압 라인과 제1 노드에 사이에 연결된 제1 커패시터, 상기 제1 노드에 연결된 제어 전극, 제1 전원 신호를 수신하는 제2 전압 라인과 연결된 제1 전극 및 제2 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터, 상기 제2 노드에 연결된 애노드 전극과 제2 전원 신호를 수신하는 캐소드 전극을 포함하는 유기 발광 다이오드, 제m(m은 자연수) 데이터 라인과 상기 제2 노드 사이에 연결된 제2 커패시터 및 제n(n은 자연수) 스캔 라인과 연결된 제어 전극, 상기 제1 노드와 연결된 제1 전극 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제2 트랜지스터를 포함한다. 이에 의해, 화소 회로를 간단하게 구현함으로써 초고해상도 디스플레이의 구현을 용이하게 할 수 있다. 또한, 프레임 내에서 보상 구간을 자유롭게 조절할 수 있으므로 충분한 보상 시간을 확보할 수 있고, 제1 전원 신호의 레벨 조절로 유기 발광 다이오드의 발광 유무를 조절할 수 있다.

Description

표시 장치 및 이의 구동 방법{DISPLAY APPARATUS AND METHOD OF DRIVING THE SAME}
본 발명은 표시 장치 및 이의 구동 방법에 관한 것으로, 보다 상세하게는 간단한 화소 구조를 가지는 표시 장치 및 이의 구동 방법에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시 장치들이 개발되고 있다. 평판 표시 장치로는 액정 표시 장치(Liquid Crystal Display; LCD), 전계 방출 표시 장치(Field Emission Display; FED), 플라즈마 표시 패널(Plasma Display Panel; PDP) 및 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등이 있다.
평판 표시 장치 중 유기 발광 표시 장치(OLED)는 전자와 정공의 재결합에 의하여 발광하는 유기발광 다이오드(Organic Light Emitting Display: OLED)를 이용하여 영상을 표시한다. 이러한 유기 발광 표시 장치는 빠른 응답속도를 가짐과 동시에 낮은 소비전력으로 구동되기 때문에 차세대 디스플레이로 각광받고 있다.
본 발명의 일 목적은 간단한 화소 구조를 가지는 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 장치의 구동 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 표시 장치는 제1 구동 신호를 수신하는 제1 전압 라인과 제1 노드에 사이에 연결된 제1 커패시터와, 상기 제1 노드에 연결된 제어 전극, 제1 전원 신호를 수신하는 제2 전압 라인과 연결된 제1 전극 및 제2 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터와, 상기 제2 노드에 연결된 애노드 전극과 제2 전원 신호를 수신하는 캐소드 전극을 포함하는 유기 발광 다이오드, 제m(m 은 자연수) 데이터 라인과 상기 제2 노드 사이에 연결된 제2 커패시터 및 제n(n은 자연수) 스캔 라인과 연결된 제어 전극, 상기 제1 노드와 연결된 제1 전극 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제2 트랜지스터를 포함하는 화소를 포함한다.
일 실시예에서, 상기 화소는 제2 구동 신호를 수신하는 제3 전압 라인에 연결된 제어 전극, 상기 제1 전압 라인에 연결된 제1 전극 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제3 트랜지스터를 더 포함할 수 있다.
일 실시예에서, 상기 제1, 제2 및 제3 트랜지스터들은 N형 트랜지스터일 수 있다.
일 실시예에서, 프레임의 제1 구간 동안 상기 제1 전압 라인은 제1 구동 신호의 로우 전압을 수신하고, 상기 제2 전압 라인은 제1 전원 신호의 하이 전압을 수신하고, 상기 제3 전압 라인은 제2 구동 신호의 하이 전압을 수신하고, 상기 제n 스캔 라인은 스캔 신호의 하이 전압을 수신할 수 있다.
일 실시예에서, 상기 프레임의 제2 구간 동안 상기 제1 전압 라인은 제1 구동 신호의 로우 전압을 수신하고, 상기 제2 전압 라인은 상기 제1 구동 신호의 로우 전압 보다 낮은 제1 전원 신호의 로우 전압을 수신하고, 상기 제3 전압 라인은 제2 구동 신호의 로우 전압을 수신하고, 상기 제n 스캔 라인은 스캔 신호의 하이 전압을 수신할 수 있다.
일 실시예에서, 상기 프레임의 제3 구간 동안 상기 제1 전압 라인은 제1 구동 신호의 로우 전압을 수신하고, 상기 제2 전압 라인은 제1 전원 신호의 하이 전압을 수신하고, 상기 제3 전압 라인은 제2 구동 신호의 로우 전압을 수신하고, 상기 제n 스캔 라인은 상기 제3 구간 중 제n 수평 구간 동안 스캔 신호의 하이 전압을 수신하고, 상기 제m 데이터 라인은 복수의 수평 라인들에 대응하는 데이터 전압을 수신할 수 있다.
일 실시예에서, 상기 제n 수평 구간 동안 상기 제1 및 제2 커패시터들은 서로 직렬로 연결되고, 제n 수평 라인에 대응하는 데이터 전압은 상기 제1 및 제2 커패시터들의 분배 전압비에 의해 분배되어 상기 제1 노드에 인가될 수 있다.
일 실시예에서, 복수의 수평 라인들 중 첫 번째 수평 라인의 데이터 전압이 상기 제m 데이터 라인에 인가되기 전 상기 데이터 라인은 기준 전압을 수신하고, 상기 복수의 수평 라인들 중 마지막 수평 라인의 데이터 전압이 상기 제m 데이터 라인에 인가된 후 상기 데이터 라인은 상기 기준 전압을 수신할 수 있다.
일 실시예에서, 상기 제1 전압 라인이 제1 구동 신호의 하이 전압을 수신하기 전, 상기 제m 데이터 라인은 상기 기준 전압을 수신하고, 상기 기준 전압은 데이터 전압의 전압 범위에서 가장 낮은 전압과 같거나 보다 낮은 전압일 수 있다.
일 실시예에서, 상기 프레임의 제4 구간 동안 상기 제1 전압 라인은 제1 구동 신호의 하이 전압을 수신하고, 상기 제2 전압 라인은 제1 전원 신호의 하이 전압을 수신하고, 상기 제3 전압 라인은 제2 구동 신호의 로우 전압을 수신하고, 상기 제n 스캔 라인은 스캔 신호의 로우 전압을 수신할 수 있다.
일 실시예에서, 상기 제1 구동 신호의 하이 전압과 로우 전압 간의 차이 전압이 상기 제1 노드에 인가되고, 상기 제1 트랜지스터가 턴-온 되어 상기 제1 노드에 인가된 데이터 전압에 대응하는 구동 전류가 상기 발광 다이오드에 흐를 수 있다.
일 실시예에서, 상기 제1, 제2 및 제3 트랜지스터들은 P형 트랜지스터일 수 있다.
일 실시예에서, 프레임의 제1 구간 동안 상기 제1 전압 라인은 제1 구동 신호의 로우 전압을 수신하고, 상기 제2 전압 라인은 제1 전원 신호의 로우 전압을 수신하고, 상기 제3 전압 라인은 제2 구동 신호의 로우 전압을 수신하고, 상기 제n 스캔 라인은 스캔 신호의 로우 전압을 수신할 수 있다.
일 실시예에서, 상기 제1 전원 신호의 로우 전압은 상기 제1 구동 신호의 로우 전압 보다 높은 전압일 수 있다.
일 실시예에서, 상기 프레임의 제2 구간 동안 상기 제1 전압 라인은 제1 구동 신호의 로우 전압을 수신하고, 상기 제2 전압 라인은 제1 전원 신호의 로우 전압을 수신하고, 상기 제3 전압 라인은 제2 구동 신호의 하이 전압을 수신하고, 상기 제n 스캔 라인은 스캔 신호의 로우 전압을 수신할 수 있다.
일 실시예에서, 상기 프레임의 제3 구간 동안 상기 제1 전압 라인은 제1 구동 신호의 로우 전압을 수신하고, 상기 제2 전압 라인은 제1 전원 신호의 로우 전압을 수신하고, 상기 제3 전압 라인은 제2 구동 신호의 하이 전압을 수신하고, 상기 제n 스캔 라인은 상기 제3 구간 중 제n 수평 구간 동안 스캔 신호의 로우 전압을 수신하고, 상기 제m 데이터 라인은 복수의 수평 라인들에 대응하는 데이터 전압을 수신할 수 있다.
일 실시예에서, 상기 제n 수평 구간 동안 상기 제1 및 제2 커패시터들은 서로 직렬로 연결되고, 제n 수평 라인에 대응하는 데이터 전압은 상기 제1 및 제2 커패시터들의 분배 전압비에 의해 분배되어 상기 제1 노드에 인가될 수 있다.
일 실시예에서, 복수의 수평 라인들 중 첫 번째 수평 라인의 데이터 전압이 상기 제m 데이터 라인에 인가되기 전 상기 데이터 라인은 기준 전압을 수신하고, 상기 복수의 수평 라인들 중 마지막 수평 라인의 데이터 전압이 상기 제m 데이터 라인에 인가된 후 상기 데이터 라인은 상기 기준 전압을 수신할 수 있다.
일 실시예에서, 상기 제1 전압 라인이 제1 구동 신호의 하이 전압을 수신하기 전, 상기 제m 데이터 라인은 상기 기준 전압을 수신하고, 상기 기준 전압은 데이터 전압의 전압 범위에서 가장 낮은 전압과 같거나 보다 낮은 전압일 수 있다.
일 실시예에서, 상기 프레임의 제4 구간 동안 상기 제1 전압 라인은 제1 구동 신호의 하이 전압을 수신하고, 상기 제2 전압 라인은 제1 전원 신호의 하이 전압을 수신하고, 상기 제3 전압 라인은 제2 구동 신호의 하이 전압을 수신하고, 상기 제n 스캔 라인은 스캔 신호의 하이 전압을 수신할 수 있다.
일 실시예에서, 상기 제1 구동 신호의 하이 전압과 로우 전압 간의 차이 전압이 상기 제1 노드에 인가되고, 상기 제1 트랜지스터가 턴-온 되어 상기 제1 노드에 인가된 데이터 전압에 대응하는 구동 전류가 상기 발광 다이오드에 흐를 수 있다.
일 실시예에서, 상기 제2 및 제3 트랜지스터들 중 적어도 하나는 듀얼 게이트 구조를 가질 수 있다.
일 실시예에서, 상기 제1 트랜지스터의 제어 전극 및 상기 제1 커패시터의 제1 전극 위에는 제1 층간 절연막이 배치되고, 상기 제1 층간 절연막 위에는 상기 제1 전압 라인 및 상기 제1 커패시터의 제2 전극이 배치되고, 상기 제1 전압 라인 및 상기 제1 커패시터의 제2 전극 위에는 제2 층간 절연막이 배치되고, 상기 제2 층간 절연막 위에는 상기 제m 데이터 라인 및 상기 제2 커패시터의 제1 전극이 배치되고, 상기 제m 데이터 라인 및 상기 제2 커패시터의 제1 전극 위에는 제3 층간 절연막이 배치되고, 상기 제3 층간 절연막 위에는 상기 제2 전압 라인 및 상기 제2 커패시터의 제2 전극이 배치될 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 유기 발광 다이오드를 포함하는 화소를 포함하는 표시 장치의 구동 방법은 제1 구동 신호의 로우 전압을 인가하여 제1 트랜지스터의 제2 전극에 연결된 상기 유기 발광 다이오드의 애노드 전극을 초기화하는 단계, 상기 제1 트랜지스터의 제1 전극에 제1 전원 신호의 로우 전압을 인가하여 상기 제1 트랜지스터를 다이오드 연결하는 단계, 직렬로 연결된 제1 커패시터 및 제2 커패시터에 의해 데이터 라인에 인가된 데이터 전압을 분배하여 상기 제1 트랜지스터의 제어 전극에 인가하는 단계, 및 상기 제1 구동 신호의 하이 전압을 상기 제1 트랜지스터의 제어 전극에 인가하여 데이터 전압에 대응하는 구동 전류로 상기 유기 발광 다이오드를 발광하는 단계를 포함한다.
일 실시예에서, 상기 제1 트랜지스터가 N형 트랜지스터인 경우. 상기 제1 전원 신호의 로우 전압은 상기 제1 구동 신호의 로우 전압 보다 낮고, 상기 제1 전원 신호의 로우 전압과 상기 제1 구동 신호의 로우 전압 은 상기 유기 발광 다이오드의 캐소드 전극에 인가되는 제2 전원 신호의 전압 보다 낮을 수 있다.
일 실시예에서, 상기 제1 트랜지스터가 P형 트랜지스터인 경우 상기 제1 전원 신호의 로우 전압은 상기 제1 구동 신호의 로우 전압 보다 높고, 상기 제1 전원 신호의 로우 전압과 상기 제1 구동 신호의 로우 전압 은 상기 유기 발광 다이오드의 캐소드 전극에 인가되는 제2 전원 신호의 전압 보다 낮을 수 있다.
일 실시예에서, 상기 제1 구동 신호의 하이 전압과 로우 전압 사이의 차이 전압이 상기 제1 트랜지스터의 제어 전극에 인가되고, 상기 제1 구동 신호의 하이 전압은 상기 제1 트랜지스터의 턴-온 전압에 기초하여 설정될 수 있다.
일 실시예에서, 상기 방법은 복수의 수평 라인들 중 첫 번째 수평 라인의 데이터 전압이 상기 데이터 라인에 인가되기 전 상기 데이터 라인은 기준 전압을 수신하는 단계 및 상기 복수의 수평 라인들 중 마지막 수평 라인의 데이터 전압이 상기 데이터 라인에 인가된 후 상기 데이터 라인은 상기 기준 전압을 수신하는 단계를 더 포함할 수 있다.
일 실시예에서, 상기 제1 구동 신호의 하이 전압이 상기 제1 트랜지스터의 제어 전극에 인가되기 전, 상기 데이터 라인은 상기 기준 전압을 수신할 수 있다.
일 실시예에서, 상기 애노드 전극을 초기화하는 단계, 상기 제1 트랜지스터를 다이오드 연결하는 단계 및 상기 유기 발광 다이오드를 발광하는 단계 각각은 복수의 화소들에 동시에 수행될 수 있다.
상기와 같은 본 발명의 실시예들에 따르면, 3개의 트랜지스터와 2개의 커패시터로 간단하게 화소 회로를 구현함으로써 초고해상도 디스플레이의 구현을 용이하게 할 수 있다. 또한, 프레임 내에서 보상 구간을 자유롭게 조절할 수 있으므로 충분한 보상 시간을 확보할 수 있고, 제1 전원 신호의 레벨 조절로 유기 발광 다이오드의 발광 유무를 조절할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 화소 회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 복수의 입력 신호들의 타이밍도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 화소 회로의 구동 방법을 설명하기 위한 개념도이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 화소 회로의 구동 방법을 설명하기 위한 개념도이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 화소 회로의 구동 방법을 설명하기 위한 개념도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 화소 회로의 구동 방법을 설명하기 위한 개념도이다.
도 8은 본 발명의 일 실시예에 따른 화소 회로도이다.
도 9는 본 발명의 일 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 복수의 입력 신호들의 타이밍도이다.
도 10 내지 도 12는 본 발명의 실시예들에 따른 화소 회로도들이다.
도 13은 본 발명의 일 실시예에 따른 표시부의 평면도이다.
도 14는 도 13의I-I'선을 따라 절단한 표시부의 단면도이다.
도 15 내지 도 19는 본 발명의 일 실시예에 따른 표시부의 제조 방법을 설명하기 위한 평면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 1을 참조하면, 상기 표시 장치는 제어부(100), 표시부(110), 데이터 구동부(130), 스캔 구동부(150) 및 전압 발생부(170)를 포함한다.
상기 제어부(100)는 상기 표시부(110)에 영상을 표시하기 위해 상기 표시 장치의 전반적인 구동을 제어한다. 상기 제어부(100)는 제어 신호(101c) 및 영상 데이터(101d)를 수신한다. 상기 제어부(100)는 상기 데이터 구동부(130)를 구동하기 위해 상기 데이터 구동부(130)에 데이터 제어 신호(103c) 및 영상 데이터(103d)를 제공하고, 상기 스캔 구동부(150)를 구동하기 위해 상기 스캔 구동부(150)에 스캔 제어 신호(105c)를 제공하고, 상기 전압 발생부(170)를 구동하기 위해 상기 전압 발생부(170)에 전압 제어 신호(107c)를 제공한다.
상기 제어부(100)는 프레임 구간에 대해서 초기화 단계, 문턱 전압 보상 단계, 데이터 프로그래밍 단계 및 발광 단계로 구분하여 상기 표시부(110)를 구동할 수 있다.
상기 표시부(110)는 복수의 화소들(P), 복수의 데이터 라인들(DL1,.., DLm,..., DLM), 복수의 스캔 라인들(SL1,..., SLn,..., SLN), 제1 전압 라인(VL1), 제2 전압 라인(VL2) 및 제3 전압 라인(VL3)을 포함한다.
상기 복수의 화소들(P) 각각은 유기 발광 다이오드와, 상기 유기 발광 다이오드를 구동하는 3개의 트랜지스터들 및 2개의 커패시터들을 포함한다.
상기 데이터 라인들(DL1,.., DLm,..., DLM)은 제1 방향(D1)으로 연장되고, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 배열된다. 각 데이터 라인(DLm)은 상기 제1 방향(D1)으로 배열된 동일 화소 열 내의 화소(P)에 데이터 전압을 전달한다.
상기 스캔 라인들(SL1,..., SLn,..., SLN)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)으로 배열된다. 각 스캔 라인(SLn)은 상기 제2 방향(D2)으로 배열된 동일 화소 행 내의 화소(P)에 스캔 신호를 전달한다.
상기 제1 전압 라인(VL1)은 상기 복수의 화소들(P)에 제1 구동 신호(Vinit)를 전달하고, 복수의 화소들(P)은 상기 제1 전압 라인(VL1)을 공유할 수 있다.
상기 제2 전압 라인(VL2)은 복수의 화소들(P)에 제1 전원 신호(ELVDD)를 전달하고, 복수의 화소들(P)은 상기 제2 전압 라인(VL2)을 공유할 수 있다.
상기 제3 전압 라인(VL3)은 상기 복수의 화소들(P)에 제2 구동 신호(Vcomp)를 전달하고, 복수의 화소들(P)은 상기 제3 전압 라인(VL3)을 공유할 수 있다.
상기 데이터 구동부(130)는 상기 프로그래밍 구간 동안 영상 데이터에 대응하는 데이터 전압을 상기 데이터 라인들(DL1,.., DLm,..., DLM)에 출력한다.
또한, 상기 데이터 구동부(130)는 상기 프로그래밍 구간의 이전 구간 및 이후 구간에 기준 전압을 상기 데이터 라인들(DL1,..., DLm,..., DLM)에 출력한다. 상기 기준 전압은 블랙 계조에 대응하는 블랙 전압일 수 있고, 또는 상기 블랙 전압 보다 낮은 레벨의 전압일 수 있다.
상기 스캔 구동부(150)는 상기 스캔 라인들(SL1,..., SLn,..., SLN)에 스캔 신호들을 출력한다. 상기 스캔 신호는 하이 전압 및 로우 전압을 가진다.
상기 전압 발생부(170)는 상기 제1 구동 신호(Vinit), 제2 구동 신호(Vcomp), 제1 전원 신호(ELVDD) 및 제2 전원 신호(ELVSS)를 생성한다.
상기 제1 구동 신호(Vinit)는 상기 제1 전압 라인(VL1)에 제공되고, 하이 전압 및 로우 전압을 가진다. 상기 제1 구동 신호(Vinit)의 하이 전압 및 로우 전압은 상기 화소를 구동하기 위해 설정된 레벨을 각각 가질 수 있다.
상기 제2 구동 신호(Vcomp)는 상기 제3 전압 라인(VL3)에 제공되고, 하이 전압 및 로우 전압을 가진다. 상기 제2 구동 신호(Vcomp)의 하이 전압 및 로우 전압은 상기 스캔 신호의 하이 전압 및 로우 전압에 각각 대응할 수 있다.
상기 제1 전원 신호(ELVDD)는 상기 제2 전압 라인(VL2)에 제공되고 하이 전압 및 로우 전압을 가질 수 있다. 상기 제1 전원 신호(ELVDD)의 하이 전압은 일반적인 전원 전압에 대응할 수 있고 제1 전원 신호(ELVDD)의 로우 전압은 상기 화소를 구동하기 위해 설정된 레벨의 전압을 가질 수 있다.
상기 제2 전원 신호(ELVSS)는 상기 화소들(P)의 공통 화소 전극에 제공되고, 일반적인 전원 전압의 로우 레벨에 대응할 수 있다.
도 2는 본 발명의 일 실시예에 따른 화소 회로도이다.
도 1 및 도 2를 참조하면, 상기 화소 회로(PC1)는 표시부(110)의 화소(P)에 포함되고 상기 화소(P)의 등가 회로이다.
상기 화소 회로(PC1)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제1 커패시터(Cst), 제2 커패시터(Cpr) 및 유기 발광 다이오드(OLED)를 포함한다.
본 실시예에 따르면, 상기 제1, 제2 및 제3 트랜지스터들(T1, T2, T3)은 N형 트랜지스터일 수 있다. 상기 N형 트랜지스터인 제1, 제2 및 제3 트랜지스터들(T1, T2, T3)은 제어 전극에 하이 전압이 인가될 경우 턴-온 되고, 로우 전압이 인가될 경우 턴-오프 될 수 있다. 본 실시예에서는 상기 하이 전압은 트랜지스터를 턴-온 하는 온 전압일 수 있고, 상기 로우 전압은 트랜지스터를 턴-오프 하는 오프 전압일 수 있다.
상기 제1 트랜지스터(T1)는 제1 노드(N1)에 연결된 제어 전극(CE1), 제2 전압 라인(VL2)에 연결된 제1 전극(E11), 제2 노드(N2)에 연결된 제2 전극(E12)을 포함한다. 상기 제2 전압 라인(VL2)은 제1 전원 신호(ELVDD)를 수신한다.
상기 제1 전원 신호(ELVDD)는 일반적인 전원 전압의 하이 레벨에 대응하는 하이 전압과 상기 화소 회로(PC1)의 구동을 위해 설정된 레벨의 로우 전압을 가질 수 있다. 상기 제1 전원 신호(ELVDD)는 상기 제1 트랜지스터(T1)의 문턱 전압을 보상하는 보상 구간에 로우 전압을 가지고, 상기 보상 구간 이외의 나머지 프레임 구간에 하이 전압을 가질 수 있다.
상기 제2 트랜지스터(T2)는 제n 스캔 라인(SLn)에 연결된 제어 전극(CE2), 상기 제1 노드(N1)에 연결된 제1 전극(E21) 및 상기 제2 노드(N2)에 연결된 제2 전극(E22)을 포함한다. 상기 제n 스캔 라인(SLn)은 제n 스캔 신호(S(n))를 수신한다. 상기 제n 스캔 신호(S(n))는 상기 제2 트랜지스터(T2)를 턴-온 및 턴-오프 하기 위한 하이 전압 및 로우 전압을 가진다. 상기 제2 트랜지스터(T2)는 상기 보상 구간에 상기 제1 트랜지스터(T1)를 다이오드 연결시킬 수 있다.
상기 제3 트랜지스터(T3)는 제3 전압 라인(VL3)에 연결된 제어 전극(CE3), 제1 전압 라인(VL1)에 연결된 제1 전극(E31) 및 상기 제2 노드(N2)에 연결된 제2 전극(E32)을 포함한다. 상기 제1 전압 라인(VL1)은 제1 구동 신호(Vinit)를 수신한다.
상기 제1 구동 신호(Vinit)는 상기 화소 회로(PC1)를 구동하기 위해 설정된 레벨의 하이 전압과 로우 전압을 가질 수 있다. 상기 제1 구동 신호(Vinit)는 상기 유기 발광 다이오드(OLED)가 발광하는 발광 구간에 하이 전압을 가지고, 상기 발광 구간 이외의 나머지 프레임 구간에 로우 전압을 가질 수 있다.
상기 제3 전압 라인(VL3)은 제2 구동 신호(Vcomp)를 수신하고, 상기 제2 구동 신호(Vcomp)는 상기 제3 트랜지스터(T3)의 턴-온 및 턴-오프 하기 위한 하이 전압 및 로우 전압을 가질 수 있다.
상기 제1 커패시터(Cst)는 상기 제1 전압 라인(VL1) 및 상기 제1 노드(N1) 사이에 연결된다. 상기 제1 커패시터(Cst)는 상기 제1 노드(N1)의 전압을 저장할 수 있다.
상기 제2 커패시터(Cpr)는 상기 제2 노드(N2) 및 제m 데이터 라인(DLm) 사이에 연결된다. 상기 제2 커패시터(Cpr)는 상기 제m 데이터 라인(DLm)에 인가된 데이터 전압을 저장할 수 있다.
상기 제1 및 제2 커패시터들(Cst, Cpr) 각각은 상기 제2 트랜지스터(T2)에 의해 제1 노드(N1)와 직렬로 연결될 수 있고, 상기 데이터 전압은 상기 제1 및 제2 커패시터들(Cst, Cpr)에 의한 분배비만큼 분배되어 상기 제1 노드(N1)에 인가될 수 있다.
상기 유기 발광 다이오드(OLED)는 상기 제2 노드(N2)에 연결된 애노드 전극과 상기 제2 전원 전압(ELVSS)을 수신하는 캐소드 전극을 포함한다.
상기 유기 발광 다이오드(OLED)는 상기 트랜지스터(T1)가 턴-온 되면 상기 제1 노드(N1)에 인가된 데이터 전압에 대응하는 구동 전류가 상기 유기 발광 다이오드(OLED)에 흐르면서 유기 발광 다이오드(OLED)는 발광할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 복수의 입력 신호들의 타이밍도이다.
도 1, 도 2 및 도 3을 참조하면, 상기 표시부의 복수의 입력 신호들은 제2 전압 라인(VL2)에 인가되는 제1 전원 신호(ELVDD), 제1 전압 라인(VL1)에 인가되는 제1 구동 신호(Vinit), 제3 전압 라인(VL3)에 인가되는 제2 구동 신호(Vcomp), 복수의 스캔 라인들에 인가되는 복수의 스캔 신호들(S(1),.., S(n),.. S(N)) 및 복수의 데이터 라인들에 인가되는 데이터 전압(DATA)을 포함하고, 상기 표시부(110)의 유기 발광 다이오드들(OLED)의 캐소드 전극에 공통으로 인가되는 제2 전원 신호(ELVSS)를 포함한다. 상기 데이터 전압(DATA)은 복수의 데이터 라인들 중 제m 데이터 라인(DLm)에 인가되는 데이터 전압으로 대신 설명한다.
상기 프레임 구간은 유기 발광 다이오드(OLED)의 애노드 전극을 초기화하는 제1 구간(a), 제1 트랜지스터(T1)의 문턱 전압을 보상하는 제2 구간(b), 데이터 전압을 프로그래밍하는 제3 구간(c) 및 유기 발광 다이오드(OLED)를 발광하는 제4 구간(d)을 포함할 수 있다.
상기 제1 구간(a)을 살펴보면, 제1 전압 라인(VL1)은 제1 구동 신호(Vinit)의 로우 전압(initL)을 수신한다. 상기 제1 구동 신호(Vinit)의 로우 전압(initL)은 아래와 수학식 1과 같이 정의될 수 있다.
수학식 1
Figure 112016047837246-pat00001
수학식 1에서 Vth,T1 은 제1 트랜지스터(T1)의 문턱 전압이고, Von,OLED 는 상기 유기 발광 다이오드(OLED)의 턴-온 전압이다.
제3 전압 라인(VL3)은 제2 구동 신호(Vcomp)의 하이 전압(VGH)을 수신한다. 상기 제2 구동 신호(Vcomp)의 하이 전압(VGH)은 상기 제3 트랜지스터(T3)를 턴-온 하기 위한 레벨을 가질 수 있다. 예를 들면, 상기 제2 구동 신호(Vcomp)의 하이 전압(VGH)의 약 10 V 일 수 있다.
상기 제2 전압 라인(VL2)은 제1 전원 신호(ELVDD)의 하이 전압(ELVDDH)을 수신한다. 상기 제1 전원 신호(ELVDD)의 하이 전압(ELVDDH)은 일반적인 전원 전압의 레벨을 가질 수 있다.
예를 들면, 상기 제1 구동 신호(Vinit)의 로우 전압(initL)은 약 -2.2 V 일 수 있고, 상기 제1 전원 신호(ELVDD)의 하이 전압(ELVDDH)은 약 7 V 일 수 있고, 상기 제1 전원 신호(ELVDD)의 로우 전압(ELVDDL)은 약 -7 V 일 수 있고, 상기 제2 전원 신호(ELVSS)는 약 0 V 일 수 있다.
상기 복수의 스캔 라인들(SL1,.., SLn,..., SLN)은 복수의 스캔 신호들(S(1),.., S(n),.. S(N))의 하이 전압(VGH)을 동시에 수신한다. 상기 스캔 신호의 하이 전압(VGH)은 상기 제2 트랜지스터(T2)를 턴-온하기 위한 레벨을 가질 수 있다. 예를 들면, 상기 스캔 신호의 하이 전압(VGH)은 약 10 V 일 수 있다.
상기 복수의 데이터 라인들(DL1,.., DLm,..., DLM)은 기준 전압(Vref)을 수신한다. 상기 기준 전압(Vref)은 데이터 전압 범위에서 가장 낮은 레벨과 같거나 보다 낮은 레벨로 설정될 수 있다. 예를 들면, 상기 데이터 전압이 약 0.5V 내지 약 7.5 V 일 때, 상기 기준 전압(Vref)은 약 0.5 V 와 같거나 보다 낮은 레벨을 가질 수 있다.
상기 제1 구간(a) 동안 상기 복수의 화소들 각각에 포함된 상기 유기 발광 다이오드들(OLED)의 애노드 전극은 상기 제1 구동 신호(Vinit)의 로우 전압(initL)으로 동시에 초기화될 수 있다.
상기 제2 구간(b)을 살펴보면, 제1 전압 라인(VL1)은 제1 구동 신호(Vinit)의 로우 전압(initL)을 수신한다.
제3 전압 라인(VL3)은 로우 전압(VGL)의 제2 구동 신호(Vcomp)를 수신한다. 상기 제2 구동 신호(Vcomp)의 로우 전압(VGL)은 상기 제3 트랜지스터(T3)를 턴-오프 하기 위한 레벨을 가질 수 있다. 예를 들면, 상기 제2 구동 신호(Vcomp)의 로우 전압(VGL)은 약 -10 V 일 수 있다.
상기 제2 전압 라인(VL2)은 의 제1 전원 신호(ELVDD)의 로우 전압(ELVDDL)을 수신한다. 예를 들면, 상기 제1 전원 신호(ELVDD)의 로우 전압(ELVDDL)은 약 -7 V 일 수 있다.
상기 복수의 스캔 라인들(SL1,.., SLn,..., SLN)은 상기 제1 구간(a)에 연속하여 복수의 스캔 신호들(S(1),.., S(n),.. S(N))의 하이 전압(VGH)을 동시에 수신한다.
상기 복수의 데이터 라인들(DL1,.., DLm,..., DLM)은 상기 제1 구간(a)에 연속하여 상기 기준 전압(Vref)을 수신한다.
상기 제2 구간(b) 동안, 상기 복수의 화소들 각각에 포함된 상기 제1 트랜지스터(T1)는 상기 제1 전원 신호(ELVDD)의 로우 전압(ELVDDL)과 상기 제1 트랜지스터(T1)의 문턱 전압(Vth,T1)의 합에 대응하는 전압으로 동시에 보상될 수 있다.
상기 제3 구간(c)을 살펴보면, 상기 제2 전압 라인(VL2)은 제1 전원 신호(ELVDD)의 하이 전압(ELVDDH)을 수신한다.
제1 전압 라인(VL1)은 제1 구동 신호(Vinit)의 로우 전압(initL)을 수신한다.
제3 전압 라인(VL3)은 제2 구동 신호(Vcomp)의 로우 전압(VGL)을 수신한다.
상기 복수의 스캔 라인들(SL1,.., SLn,.., SLN)은 복수의 스캔 신호들(S(1),.., S(n),.. S(N))의 하이 전압(VGH)을 순차적으로 수신한다.
상기 복수의 데이터 라인들(DL1,.., DLm,..., DLM)은 상기 복수의 스캔 신호들(S(1),.., S(n),.. S(N))의 하이 전압(VGH)에 동기되어 복수의 수평 라인들에 대응하는 데이터 전압(DATA)을 수신한다.
상기 복수의 화소들 각각은 해당하는 수평 구간 동안 상기 제1 및 제2 커패시터들(Cst, Cpr)에 의해 분배된 데이터 전압이 상기 제1 노드(N1)에 인가될 수 있다.
또한, 제3 구간(c)은 상기 복수의 데이터 라인들(DL1,.., DLm,..., DLM)은 복수의 수평 라인들 중 마지막 수평 라인에 대응하는 데이터 전압을 수신한 후 상기 기준 전압(Vref)을 유지하는 홀딩 구간을 포함할 수 있다. 이에 따라서, 상기 복수의 데이터 라인들(DL1,.., DLm,..., DLM)은 상기 기준 전압(Vref)으로 유지되어 안정화될 수 있다.
상기 제4 구간(d)을 살펴보면, 상기 제2 전압 라인(VL2)은 제1 전원 신호(ELVDD)의 하이 전압(ELVDDH)을 수신한다.
제1 전압 라인(VL1)은 제1 구동 신호(Vinit)의 하이 전압(initH)을 수신한다. 상기 제1 구동 신호(Vinit)의 하이 전압(initH)은 상기 제1 트랜지스터(T1)를 턴-온 시킬 수 있는 적절한 레벨의 설정될 수 있다. 예를 들면, 상기 제1 구동 신호(Vinit)의 하이 전압(initH)은 약 6.5 V 일 수 있다.
제3 전압 라인(VL3)은 제2 구동 신호(Vcomp)의 로우 전압(VGL)을 수신한다.
상기 복수의 스캔 라인들(SL1,.., SLn,..., SLN)은 복수의 스캔 신호들(S(1),.., S(n),.. S(N))의 로우 전압(VGL)을 동시에 수신한다.
상기 복수의 데이터 라인들(DL1,.., DLm,..., DLM)은 상기 기준 전압(Vref)을 동시에 수신한다.
상기 제4 구간(d) 동안, 상기 복수의 화소들 각각의 제1 트랜지스터(T1)은 제어 전극과 연결된 제1 노드(N1)에 인가된 데이터 전압에 대응하는 구동 전류가 상기 유기 발광 다이오드(OLED)에 흐르면서 상기 유기 발광 다이오드(OLED)는 발광할 수 있다. 상기 복수의 화소들은 동시에 발광할 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 화소 회로의 구동 방법을 설명하기 위한 개념도이다.
도 4a 및 도 4b를 참조하면, 상기 제1 구간(a)은 유기 발광 다이오드(OLED)의 초기화 단계에 대응한다.
제1 구간(a)에서, 제1 구동 신호(Vinit)의 로우 전압(initL)은 제1 전압 라인(VL1)에 인가되고, 제2 구동 신호(Vcomp)의 하이 전압(VGH)은 제3 전압 라인(VL3)에 인가되고, 제1 전원 신호(ELVDD)의 하이 전압 (ELVDDH)은 상기 제2 전압 라인(VL2)에 인가된다. 제n 스캔 라인(SLn)은 제n 스캔 신호(Sn)의 하이 전압(VGH)을 수신한다. 상기 제m 데이터 라인(DLm)은 상기 기준 전압(Vref)을 수신한다.
상기 화소 회로(PC1)의 구동을 살펴보면, 제1 구동 신호(Vinit)의 로우 전압(initL)은 제1 노드(N1)에 인가된다. 제2 트랜지스터(T2)는 제n 스캔 신호(Sn)의 하이 전압(VGH)에 의해 턴-온 되고, 상기 제1 노드(N1)에 인가된 제1 구동 신호의 로우 전압(initL)을 제2 노드(N2)에 인가한다.
제3 트랜지스터(T3)는 제2 구동 신호(Vcomp)의 하이 전압(VGH)에 의해 턴-온 되고, 제1 구동 신호(Vinit)의 로우 전압(initL)을 상기 제2 노드(N2)에 인가한다. 상기 제2 노드(N2)에 연결된 상기 유기 발광 다이오드(OLED)의 애노드 전극은 상기 제1 구동 신호(Vinit)의 로우 전압(initL)으로 초기화될 수 있다.
따라서, 상기 제1 구간(a) 동안 상기 유기 발광 다이오드(OLED)는 초기화될 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 화소 회로의 구동 방법을 설명하기 위한 개념도이다.
도 5a 및 도 5b를 참조하면, 상기 제2 구간(b)은 제1 트랜지스터(T1)의 문턱 전압을 보상하는 단계에 대응한다.
상기 제2 구간(b)에서, 제1 구동 신호(Vinit)의 로우 전압(initL)은 제1 전압 라인(VL1)에 인가되고, 제2 구동 신호(Vcomp)의 로우 전압(VGL)은 제3 전압 라인(VL3)에 인가되고, 제1 전원 신호(ELVDD)의 로우 전압 (ELVDDL)은 상기 제2 전압 라인(VL2)에 인가된다. 제n 스캔 라인(SLn)은 제n 스캔 신호(S(n))의 하이 전압(VGH)을 수신한다. 상기 제m 데이터 라인은 상기 기준 전압(Vref)을 수신한다.
상기 화소 회로(PC1)의 구동을 살펴보면, 제1 구동 신호(Vinit)의 로우 전압(initL)은 상기 제1 노드(N1)에 인가된다.
제2 트랜지스터(T2)는 제n 스캔 신호(Sn)의 하이 전압(VGH)에 의해 턴-온 되고, 상기 제1 노드(N1)에 인가된 제1 구동 신호(Vinit)의 로우 전압(initL)을 제2 노드(N2)에 인가한다. 제3 트랜지스터(T3)는 제2 구동 신호(Vcomp)의 로우 전압(VGL)에 의해 턴-오프 된다.
이에, 상기 제1 트랜지스터(T1)의 제어 전극(CE1)과 제2 전극(E12)은 상기 제2 트랜지스터(T2)에 의해 연결되고 제1 전극(CE11)은 제1 전원 신호의 로우 전압(ELVDDL)이 인가된다.
N형 트랜지스터인 상기 제1 트랜지스터(T1)는 상기 제1 전극(E11)이 드레인으로, 상기 제2 전극(E12)이 소스로 구동한다. 상기 제1 트랜지스터(T1)의 다이오드 연결은 상기 제1 트랜지스터(T1)의 게이트와 드레인이 서로 연결되어야 한다. 상기 제1 트랜지스터(T1)의 상기 제1 전극(E11)과 상기 제2 전극(E12)에 각각 인가되는 전압 레벨을 제어하여 상기 제1 트랜지스터(T1)의 제1 전극(E11)을 소스로, 제2 전극(E12)을 드레인으로 역전 구동할 수 있다.
상기 제1 트랜지스터(T1)의 상기 제1 전극(E11)에 상기 제2 전극(E12)에 인가된 제1 구동 신호(Vinit)의 로우 전압(initL) 보다 낮은 레벨을 가지는 제1 전원 신호의 로우 전압(ELVDDL)을 인가하여 제1 트랜지스터(T1)의 소스와 드레인을 역전 구동한다.
따라서, 상기 제2 트랜지스터(T2)가 턴-온 되면 제1 트랜지스터(T1)의 게이트와 드레인이 연결되므로 상기 제1 트랜지스터(T1)는 다이오드 연결된다.
상기 제1 트랜지스터(T1)가 다이오드 연결됨으로써 상기 제1 트랜지스터(T1)의 제어 전극(CE1)과 연결된 제1 노드(N1)에는 상기 제 1 전원 신호의 로우 전압(ELVDDL)과 상기 제1 트랜지스터(T1)의 문턱 전압(Vth,T1)의 합에 대응하는 전압이 인가된다.
이로써, 상기 제2 구간(b) 동안 제1 트랜지스터(T1)의 문턱 전압을 보상할 수 있다.
본 실시예에 따르면, 프레임 구간 내에서 상기 제2 구간(b)을 자유롭게 조절하여 충분한 보상 시간을 확보할 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 화소 회로의 구동 방법을 설명하기 위한 개념도이다.
도 6a 및 도 6b를 참조하면, 상기 제3 구간(c)은 화소에 데이터 전압을 프로그래밍하는 단계에 대응한다.
상기 제3 구간(c)에서, 제1 구동 신호(Vinit)의 로우 전압(initL)은 제1 전압 라인(VL1)에 인가되고, 제2 구동 신호(Vcomp)의 로우 전압(VGL)은 제3 전압 라인(VL3)에 인가되고, 제1 전원 신호(ELVDD)의 하이 전압 (ELVDDH)은 상기 제2 전압 라인(VL2)에 인가된다. 제n 스캔 라인(SLn)은 상기 제3 구간(c) 중 제n 수평 구간(Hn)에 제n 스캔 신호(Sn)의 하이 전압(VGH)을 수신한다. 상기 제m 데이터 라인(DLm)은 상기 제n 수평 구간(Hn)에 대응하는 제n 수평 라인의 제n 데이터 전압(Vdata(n))을 수신한다.
상기 화소 회로(PC1)의 구동을 살펴보면, 제1 구동 신호의 로우 전압(initL)은 상기 제1 노드(N1)에 인가된다. 상기 제1 노드(N1)에 제어 전극(CE1)에 연결된 제1 트랜지스터(T1)는 턴-오프 된다. 상기 제1 노드(N1)는 상기 제2 구간(b)에 인가된 제1 전원 신호의 로우 전압(ELVDDL)과 상기 제1 트랜지스터(T1)의 문턱 전압(Vth,T1)의 합에 대응하는 전압(ELVDDL + Vth,T1)을 가진다. 상기 제3 트랜지스터(T3)는 제2 구동 신호(Vcomp)의 로우 전압(VGL)에 의해 턴-오프 된다.
상기 제2 트랜지스터(T2)는 상기 제n 스캔 신호(Sn)의 하이 전압(VGH)에 의해 턴-온 되고, 상기 제1 노드(N1)와 상기 제2 노드(N2)를 서로 연결한다. 상기 제1 커패시터(Cst)와 상기 제2 커패시터(Cpr)는 턴-온 된 제2 트랜지스터(T2)에 의해 제1 노드(N1)에 직렬로 연결된다.
상기 제m 데이터 라인(DLm)에는 상기 화소 회로(PC1)에 대응하는 제n 데이터 전압(Vdata(n))이 인가된다. 상기 제m 데이터 라인(DLm)은 상기 제n 데이터 전압(Vdata(n))과 상기 기준 전압(Vref)의 차이 전압(△Vdata)을 가진다.
상기 제1 노드(N1)에 직렬로 연결된 상기 제1 및 제2 커패시터들(Cst, Cpr)은 상기 제1 노드(N1)에 대해 분배비(α)를 가진다. 상기 분배비(α) 및 상기 차이 전압(△Vdata)은 아래 수학식 2와 같이 정의될 수 있다.
수학식 2
Figure 112016047837246-pat00002
Figure 112016047837246-pat00003
결과적으로, 상기 차이 전압(△Vdata)은 상기 제1 및 제2 커패시터들(Cst, Cpr)의 분배비(α)만큼 분배되고, 분배된 전압(α (△Vdata))은 상기 제1 노드(N1)에 인가된다.
결과적으로, 제n 수평 구간(Hn)에 상기 제1 노드(N1)는 아래 수학식 3과 같은 전압을 가질 수 있다.
수학식 3
Figure 112016047837246-pat00004
한편, 본 실시예에서 상기 제3 구간(c)은 상기 제3 구간(c)의 초기 구간에 대응하는 제1 홀딩 구간(h1)과 상기 제3 구간(c)의 후기 구간에 대응하는 제2 홀딩 구간(h2)을 포함할 수 있다.
상기 제1 홀딩 구간(h1)은 상기 제2 구간(b)이 종료된 후부터 상기 제1 스캔 신호(S1)에 대응하는 제1 수평 라인의 데이터 전압(Vdata(1))이 상기 복수의 데이터 라인들(DL1,.., DLm,..., DLM)에 인가되기 전까지의 구간에 대응할 수 있다. 상기 제1 홀딩 구간(h1) 동안, 상기 기준 전압(Vref)이 상기 복수의 데이터 라인들(DL1,.., DLm,..., DLM)에 동시에 인가되어 상기 복수의 데이터 라인들(DL1,.., DLm,..., DLM)을 상기 기준 전압(Vref)으로 유지한다.
상기 제2 홀딩 구간(h2)은 마지막 스캔 신호인 제N 스캔 신호에 대응하는 제N 수평 라인의 데이터 전압(Vdata(N))이 복수의 데이터 라인들(DL1,.., DLm,..., DLM)에 인가된 이후부터 제4 구간(d)의 시작 전까지의 구간에 대응할 수 있다. 상기 제2 홀딩 구간(h2) 동안, 상기 기준 전압(Vref)이 상기 복수의 데이터 라인들(DL1,.., DLm,..., DLM)에 동시에 인가되어 상기 복수의 데이터 라인들(DL1,.., DLm,..., DLM)을 상기 기준 전압(Vref)으로 유지한다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 화소 회로의 구동 방법을 설명하기 위한 개념도이다.
도 7a 및 도 7b를 참조하면, 제4 구간(d)은 유기 발광 다이오드(OLED)를 발광하는 단계에 대응한다.
상기 제4 구간(d)을 살펴보면, 제1 구동 신호(Vinit)의 하이 전압(initH)은 제1 전압 라인(VL1)에 인가되고, 제2 구동 신호(Vcomp)의 로우 전압(VGL)은 제3 전압 라인(VL3)에 인가되고, 제1 전원 신호(ELVDD)의 하이 전압(ELVDDH)은 상기 제2 전압 라인(VL2)에 인가된다. 제n 스캔 라인(SLn)은 제n 스캔 신호(Sn)의 로우 전압(VGL)을 수신한다. 상기 제m 데이터 라인(DLm)은 상기 기준 전압(Vref)을 수신한다.
상기 화소 회로(PC1)의 구동을 살펴보면, 제1 구동 신호(Vinit)의 하이 전압(initH)은 상기 제1 노드(N1)에 인가됨으로써 상기 제1 노드(N1)는 아래 수학식 4와 같은 전압을 가진다.
수학식 4
Figure 112016047837246-pat00005
여기서, 차이 전압(△Vinit)은 상기 제1 구동 신호(Vinit)의 로우 전압(initL)과 하이 전압(initH)의 차이 전압에 대응한다.
수학식 4와 같은 전압이 상기 제1 트랜지스터(T1)의 제어 전극(CE1)에 인가되고, 상기 차이 전압( △Vinit)에 의해 상기 제1 트랜지스터(T1)는 턴-온 된다.
상기 제2 트랜지스터(T2)는 제n 스캔 신호(S(n))의 로우 전압(VGL)이 인가되어 턴-오프 되고, 상기 제3 트랜지스터(T3) 역시 제2 구동 신호(Vcomp)의 로우 전압(VGL)이 인가되어 턴-오프 된다.
결과적으로, 상기 제1 트랜지스터(T1)가 턴-온 됨으로써 상기 제1 노드(N1)에 인가된 데이터 전압에 대응하는 구동 전류(ID)가 상기 유기 발광 다이오드(OLED)에 흐를 수 있다. 상기 구동 전류(ID)에 의해 상기 유기 발광 다이오드(OLED)는 발광할 수 있다.
본 실시예에 따르면, 3개의 트랜지스터와 2개의 커패시터로 간단하게 화소 회로를 구현함으로써 초고해상도 디스플레이의 구현을 용이하게 할 수 있다. 또한, 프레임 내에서 보상 구간을 자유롭게 조절할 수 있으므로 충분한 보상 시간을 확보할 수 있고, 제1 전원 신호(ELVDD)의 레벨 조절로 상기 유기 발광 다이오드의 발광 유무를 조절할 수 있다.
도 8은 본 발명의 일 실시예에 따른 화소 회로도이다.
도 8을 참조하면, 상기 화소 회로(PC2)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제1 커패시터(Cst), 제2 커패시터(Cpr) 및 유기 발광 다이오드(OLED)를 포함한다.
본 실시예에 따른 화소 회로(PC2)는 이전 실시예에서 설명된 화소 회로(PC1)와 실질적으로 동일한 연결 구조를 가질 수 있고, 상기 화소 회로(PC1)와 반대로 제1, 제2 및 제3 트랜지스터들(T1, T2, T3)은 제어 전극에 로우 전압이 인가되면 턴-온 하고, 하이 전압이 인가되는 턴-오프 하는 P형 트랜지스터일 수 있다. 본 실시예서에 따른 상기 화소 회로(PC2)에서는 상기 로우 전압은 온 전압일 수 있고, 상기 하이 전압은 오프 전압일 수 있다.
이하에서는 상기 화소 회로(PC2)에 대해서 이전 실시예와 반복되는 설명은 생략하거나 간략하게 한다.
상기 제1 트랜지스터(T1)는 제1 노드(N1)에 연결된 제어 전극(CE1), 제2 전압 라인(VL2)에 연결된 제1 전극(E11), 제2 노드(N2)에 연결된 제2 전극(E12)을 포함한다. 상기 제2 전압 라인(VL2)은 제1 전원 신호(ELVDD)를 수신한다.
상기 제1 전원 신호(ELVDD)는 일반적인 전원 전압의 하이 레벨에 대응하는 하이 전압과 상기 화소 회로(PC2)의 구동을 위해 설정된 레벨의 로우 전압을 가질 수 있다.
상기 제2 트랜지스터(T2)는 제n 스캔 라인(SLn)에 연결된 제어 전극(CE2), 상기 제1 노드(N1)에 연결된 제1 전극(E21) 및 상기 제2 노드(N2)에 연결된 제2 전극(E22)을 포함한다. 상기 제n 스캔 라인(SLn)은 제n 스캔 신호(S(n))를 수신한다. 상기 제n 스캔 신호(S(n))는 상기 제2 트랜지스터(T2)를 턴-온 및 턴-오프 하기 위한 로우 전압 및 하이 전압을 가진다.
상기 제3 트랜지스터(T3)는 제3 전압 라인(VL3)에 연결된 제어 전극(CE3), 제1 전압 라인(VL1)에 연결된 제1 전극(E31) 및 상기 제2 노드(N2)에 연결된 제2 전극(E32)을 포함한다. 상기 제1 전압 라인(VL1)은 제1 구동 신호(Vinit)를 수신하고, 상기 제3 전압 라인(VL3)은 제2 구동 신호(Vcomp)를 수신한다.
상기 제1 구동 신호(Vinit)는 상기 화소 회로(PC2)를 구동하기 위해 설정된 레벨의 하이 전압과 로우 전압을 가질 수 있다.
상기 제2 구동 신호(Vcomp)는 상기 제3 트랜지스터(T3)의 턴-온 및 턴-오프 하기 위한 로우 전압 및 하이 전압을 가질 수 있다. 예를 들면, 상기 제2 구동 신호(Vcomp)의 하이 전압 및 로우 전압은 상기 제n 스캔 신호(S(n))의 하이 전압 및 로우 전압과 각각 같을 수 있다.
상기 제1 커패시터(Cst)는 상기 제1 전압 라인(VL1) 및 상기 제1 노드(N1) 사이에 연결된다. 상기 제1 커패시터(Cst)는 상기 제1 노드(N1)의 전압을 저장할 수 있다.
상기 제2 커패시터(Cpr)는 상기 제2 노드(N2) 및 제m 데이터 라인(DLm) 사이에 연결된다. 상기 제2 커패시터(Cpr)는 상기 제m 데이터 라인(DLm)에 인가된 데이터 전압을 저장할 수 있다.
상기 제1 및 제2 커패시터들(Cst, Cpr) 각각은 상기 제2 트랜지스터(T2)에 의해 제1 노드(N1)와 직렬로 연결될 수 있고, 상기 데이터 전압은 상기 제1 및 제2 커패시터들(Cst, Cpr)에 의한 분배비만큼 분배되어 상기 제1 노드(N1)에 인가될 수 있다.
상기 유기 발광 다이오드(OLED)는 상기 제2 노드(N2)에 연결된 애노드 전극과 상기 제2 전원 신호(ELVSS)를 수신하는 캐소드 전극을 포함한다. 상기 제2 전원 신호(ELVSS)는 일반적인 전원 전압의 로우 레벨을 가질 수 있다.
상기 유기 발광 다이오드(OLED)는 상기 트랜지스터(T1)가 턴-온 되면 상기 제1 노드(N1)에 인가된 데이터 전압에 대응하는 구동 전류가 상기 유기 발광 다이오드(OLED)에 흐르면서 유기 발광 다이오드(OLED)는 발광할 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 복수의 입력 신호들의 타이밍도이다.
도 8 및 도 9를 참조하면, 프레임 구간은 유기 발광 다이오드(OLED)의 애노드 전극을 초기화하는 제1 구간(a), 제1 트랜지스터(T1)의 문턱 전압을 보상하는 제2 구간(b), 데이터 전압을 프로그래밍하는 제3 구간(c) 및 유기 발광 다이오드(OLED)를 발광하는 제4 구간(d)을 포함한다.
상기 제1 구간(a)을 살펴보면, 제1 전압 라인(VL1)은 제1 구동 신호(Vinit)의 로우 전압(initL)을 수신한다. 상기 제3 전압 라인(VL3)은 제2 구동 신호(Vcomp)의 로우 전압(VGL)을 수신한다. 상기 제2 전압 라인(VL2)은 제1 전원 신호(ELVDD)의 로우 전압(ELVDDL)을 수신한다. 상기 유기 발광 다이오드(OLED)의 캐소드 전극은 제2 전원 신호(ELVSS)를 수신한다.
상기 제1 구동 신호(Vinit)의 로우 전압(initL), 제1 전원 신호(ELVDD)의 로우 전압(ELVDDL) 및 제2 전원 신호(ELVSS)는 아래 수학식 5와 같이 정의될 수 있다.
수학식 5
Figure 112016047837246-pat00006
예를 들면, 상기 제1 구동 신호(Vinit)의 로우 전압(initL)은 약-6 V 일 수 있고, 상기 제1 전원 신호(ELVDD)의 로우 전압(ELVDDL)은 약 -2 V 일 수 있고, 상기 제2 전원 신호(ELVSS)는 약 0 V일 수 있다.
상기 복수의 스캔 라인들(SL1,.., SLn,..., SLN)은 복수의 스캔 신호들(S(1),.., S(n),.. S(N))은 상기 복수의 스캔 신호들(S(1),.., S(n),.. S(N))의 로우 전압(VGL)을 동시에 수신한다. 따라서, 제n 스캔 라인(SLn)은 제n 스캔 신호(Sn)의 로우 전압(VGL)을 수신한다. 상기 스캔 신호의 로우 전압은 약 -10 V 일 수 있다.
상기 복수의 데이터 라인들(DL1,.., DLm,..., DLM)은 기준 전압(Vref)을 수신한다. 상기 기준 전압(Vref)은 데이터 전압 범위에서 가장 낮은 레벨과 같거나 보다 낮은 레벨로 설정될 수 있다. 예를 들면, 상기 데이터 전압이 약 1.5V 내지 약 4.5 V 일 때, 상기 기준 전압(Vref)은 약 1.5 V 와 같거나 보다 낮은 레벨을 가질 수 있다.
상기 제1 구간(a)에서 상기 화소 회로(PC2)의 구동을 살펴보면, 제1 구동 신호(Vinit)의 로우 전압(initL)은 제1 노드(N1)에 인가된다. 상기 제1 트랜지스터(T1)는 상기 제1 노드(N1)에 인가된 상기 제1 구동 신호(Vinit)의 로우 전압(initL)에 의해 턴-온 된다. 제2 트랜지스터(T2)는 제n 스캔 신호(Sn)의 로우 전압(VGL)에 의해 턴-온 된다. 이에 따라서, 상기 제1 노드(N1)에 인가된 상기 제1 구동 신호(Vinit)의 로우 전압(initL)을 제2 노드(N2)에 인가한다. 상기 제2 노드(N2)에 연결된 상기 유기 발광 다이오드(OLED)의 애노드 전극은 상기 제1 구동 신호(Vinit)의 로우 전압(initL)으로 초기화될 수 있다.
한편, 상기 제1 전원 신호(ELVDD)의 로우 전압(ELVDDL)은 상기 제1 구동 신호(Vinit)의 로우 전압(initL) 보다 높은 레벨을 가질 수 있다. 상기 제1 전원 신호(ELVDD)의 로우 전압(ELVDDL)은 턴-온 된 상기 제1 트랜지스터(T1)에 의해 상기 제2 노드(N2)에 인가된다.
따라서, 상기 제1 구간(a) 동안 상기 복수의 화소들 각각에 포함된 상기 유기 발광 다이오드들(OLED)의 애노드 전극은 상기 제1 구동 신호(Vinit)의 로우 전압(initL)으로 동시에 초기화될 수 있다.
상기 제2 구간(b)을 살펴보면, 제1 전압 라인(VL1)은 제1 구동 신호(Vinit)의 로우 전압(initL)을 수신하고, 제3 전압 라인(VL3)은 제2 구동 신호(Vcomp)의 하이 전압(VGH)을 수신하고, 상기 제2 전압 라인(VL2)은 제1 전원 신호(ELVDD)의 로우 전압(ELVDDL)을 수신한다. 상기 유기 발광 다이오드(OLED)의 캐소드 전극은 제2 전원 신호(ELVSS)를 수신한다.
상기 복수의 스캔 라인들(SL1, .., SLn,..., SLN)은 상기 제1 구간(a)에 연속하여 복수의 스캔 신호들(S(1),.., S(n),.. S(N))의 로우 전압(VGL)을 동시에 수신한다.
상기 복수의 데이터 라인들(DL1,.., DLm,..., DLM)은 상기 제1 구간(a)에 연속하여 상기 기준 전압(Vref)을 수신한다.
상기 제2 구간(b)에서 상기 화소 회로(PC2)의 구동을 살펴보면, 제1 구동 신호의 로우 전압(initL)은 상기 제1 노드(N1)에 인가된다. 제2 트랜지스터(T2)는 제n 스캔 신호(Sn)의 로우 전압(VGL)에 의해 턴-온 되고, 상기 제1 노드(N1)에 인가된 제1 구동 신호의 로우 전압(initL)을 제2 노드(N2)에 인가한다. 제3 트랜지스터(T3)는 제2 구동 신호(Vcomp)의 하이 전압(VGH)에 의해 턴-오프 된다.
상기 제1 트랜지스터(T1)의 제어 전극(CE1)과 제2 전극(E12)은 상기 제2 트랜지스터(T2)에 의해 연결된다. P형 트랜지스터인 상기 제1 트랜지스터(T1)는 상기 제1 전극(E11)에는 상기 제1 전원 신호(ELVDD)의 로우 전압(EVDDL)을 가지고, 상기 제2 전극(E12)은 상기 제1 구동 신호의 로우 전압(initL)을 가지므로, 상기 제1 전극(E11)은 소스로 구동하고, 상기 제2 전극(E12)은 드레인으로 구동할 수 있다. 결과적으로, 상기 제1 트랜지스터(T1)은 턴-온 된 제2 트랜지스터(T2)에 의해 게이트와 드레인이 서로 연결되어 다이오드 연결된다. 상기 제1 트랜지스터(T1)의 제어 전극(CE1)과 연결된 제1 노드(N1)에는 상기 제 1 전원 신호(ELVDD)의 로우 전압(ELVDDL)과 상기 제1 트랜지스터(T1)의 문턱 전압(Vth,T1)의 차이에 대응하는 전압이 인가된다. 상기 제1 트랜지스터(T1)가 P형 트랜지스터이므로 상기 제1 트랜지스터(T1)의 문턱 전압은 음수일 수 있다. 따라서, 이하 설명되는 P형 트랜지스터인 상기 제1 트랜지스터(T1)의 문턱 전압(Vth,T1)은 문턱 전압의 절대값일 수 있다.
따라서, 상기 복수의 화소들 각각에 포함된 상기 제1 트랜지스터(T1)은 상기 제1 전원 신호(ELVDD)의 로우 전압(ELVDDL)과 상기 제1 트랜지스터(T1)의 문턱 전압(Vth,T1)의 차이에 대응하는 전압으로 동시에 보상될 수 있다.
상기 제3 구간(c)을 살펴보면, 제1 전압 라인(VL1)은 제1 구동 신호(Vinit)의 로우 전압(initL)을 수신하고, 제3 전압 라인(VL3)은 제2 구동 신호(Vcomp)의 하이 전압(VGH)을 수신하고, 상기 제2 전압 라인(VL2)은 제1 전원 신호(ELVDD)의 로우 전압(ELVDDL)을 수신한다. 상기 유기 발광 다이오드(OLED)의 캐소드 전극은 제2 전원 신호(ELVSS)을 수신한다.
상기 복수의 스캔 라인들(SL1,.., SLn,..., SLN)은 복수의 스캔 신호들(S(1),.., S(n),..., S(N))의 로우 전압(VGL)을 순차적으로 수신한다. 상기 복수의 데이터 라인들(DL1,.., DLm,..., DLM)은 상기 복수의 스캔 신호들(S(1),.., S(n),..., S(N))의 하이 전압(VGH)에 동기되어 복수의 수평 라인들에 대응하는 데이터 전압(DATA)을 수신한다.
따라서, 제n 스캔 라인(SLn)은 상기 제3 구간(c) 중 제n 수평 구간(Hn)에 제n 스캔 신호(Sn)의 로우 전압(VGL)을 수신한다. 제m 데이터 라인(DLm)은 상기 제n 수평 구간에 대응하는 제n 수평 라인의 제n 데이터 전압(Vdata(n))을 수신한다.
상기 제3 구간(c)에서 상기 화소 회로(PC2)의 구동을 살펴보면, 제1 구동 신호(Vinit)의 로우 전압(initL)은 상기 제1 노드(N1)에 연결된 상기 제1 트랜지스터(T1)의 제어 전극(CE1)에 인가되고, 상기 제1 전원 신호(ELVDD)의 로우 전압(ELVDDL)은 상기 제1 트랜지스터(T1)의 제1 전극(E11)에 인가되고, 상기 제n 데이터 전압(Vdata(n))에 대응하는 전압은 상기 제1 트랜지스터(T1)의 제2 전극(E12)에 인가된다. 상기 제1 트랜지스터(T1)의 제2 전극(E12)에 상기 제1 전극(E11)의 전압 보다 높은 전압이 인가되므로 상기 제1 트랜지스터(T1)의 전류는 흐르지 않는다.
한편, 상기 제2 트랜지스터(T2)는 상기 제n 스캔 신호(Sn)의 로우 전압(VGL)에 의해 턴-온 되고, 상기 제1 노드(N1)와 상기 제2 노드(N2)를 서로 연결한다. 상기 제1 커패시터(Cst)와 상기 제2 커패시터(Cpr)는 턴-온 된 제2 트랜지스터(T2)에 의해 제1 노드(N1)에 각각 직렬로 연결된다.
상기 제1 노드(N1)에 제어 전극(CE1)이 연결된 제1 트랜지스터(T1)는 턴-오프 된다. 상기 제1 노드(N1)는 상기 제2 구간(b)에서 인가된 제1 전원 신호(ELVDD)의 로우 전압(ELVDDL)과 상기 제1 트랜지스터(T1)의 문턱 전압(Vth,T1)의 차이에 대응하는 전압(ELVDDL - Vth,T1)을 가진다.
상기 제3 트랜지스터(T3)는 제2 구동 신호(Vcomp)의 하이 전압(VGH)에 의해 턴-오프 된다.
상기 제2 트랜지스터(T2)는 상기 제n 스캔 신호(Sn)의 로우 전압(VGL)에 의해 턴-온 되고, 상기 제1 노드(N1)와 상기 제2 노드(N2)는 서로 연결된다. 상기 제1 커패시터(Cst)와 상기 제2 커패시터(Cpr)는 턴-온 된 제2 트랜지스터(T2)에 의해 제1 노드(N1)에 직렬로 연결된다.
상기 제m 데이터 라인(DLm)에는 상기 화소 회로(PC)에 대응하는 제n 데이터 전압(Vdata(n))가 인가된다. 상기 제m 데이터 라인(DLm)은 상기 제n 데이터 전압(Vdata(n))과 상기 기준 전압(Vref)의 차이 전압(△Vdata = Vdata(n)-Vref)을 가진다.
상기 제1 노드(N1)에 직렬로 연결된 상기 제1 및 제2 커패시터들(Cst, Cpr)는 상기 제1 노드(N1)에 대해 분배비(α)를 가진다.
상기 차이 전압(△Vdata)은 상기 제1 및 제2 커패시터들(Cst, Cpr)의 분배비(α)만큼 분배되고, 분배된 전압(α(△Vdata))은 상기 제1 노드(N1)에 인가된다.
결과적으로, 제n 수평 구간(Hn)에 상기 제1 노드(N1)는 아래 수학식 6과 같은 전압을 가질 수 있다.
수학식 6
Figure 112016047837246-pat00007
본 실시예에서 상기 제3 구간(c)은 상기 제3 구간(c)의 초기 구간에 대응하는 제1 홀딩 구간(h1)과 상기 제3 구간(c)의 후기 구간에 대응하는 제2 홀딩 구간(h2)을 포함할 수 있다.
상기 제1 홀딩 구간(h1)은 상기 제2 구간(b)이 종료된 후부터 제1 스캔 신호(S1)에 대응하는 제1 수평 라인의 데이터 전압(Vdata(1))이 상기 복수의 데이터 라인들(DL1,.., DLm,..., DLM)에 인가되기 전까지의 구간에 대응할 수 있다. 상기 제1 홀딩 구간(h1) 동안, 상기 기준 전압(Vref)이 상기 복수의 데이터 라인들(DL1,.., DLm,..., DLM)에 동시에 인가되어 상기 복수의 데이터 라인들(DL1,.., DLm,..., DLM)을 상기 기준 전압(Vref)으로 유지한다.
상기 제2 홀딩 구간(h2)은 마지막 스캔 신호인 제N 스캔 신호에 대응하는 제N 수평 라인의 데이터 전압(Vdata(N))이 복수의 데이터 라인들(DL1,.., DLm,..., DLM)에 인가된 후부터 제4 구간(d)의 시작 전까지의 구간에 대응할 수 있다. 상기 제2 홀딩 구간(h2) 동안, 상기 기준 전압(Vref)이 상기 복수의 데이터 라인들(DL1,.., DLm,..., DLM)에 동시에 인가되어 상기 복수의 데이터 라인들(DL1,.., DLm,..., DLM)을 상기 기준 전압(Vref)으로 유지한다.
상기 제4 구간(d)을 살펴보면, 제1 전압 라인(VL1)은 제1 구동 신호(Vinit)의 하이 전압(initH)을 수신한다. 제1 구동 신호(Vinit)의 하이 전압(initH)은 상기 제1 트랜지스터(T1)를 턴-온 시킬 수 있는 적절한 레벨로 설정될 수 있다. 예를 들면, 상기 제1 구동 신호(Vinit)의 하이 전압(initH)은 약 2.5 V 일 수 있다.
제3 전압 라인(VL3)은 제2 구동 신호(Vcomp)의 하이 전압(VGH)을 수신한다.
제2 전압 라인(VL2)은 제1 전원 신호(ELVDD)의 하이 전압(ELVDDH)을 수신한다. 예를 들면, 상기 제1 전원 신호(ELVDD)의 하이 전압(ELVDDH)은 약 7 V 일 수 있다.
상기 유기 발광 다이오드(OLED)의 캐소드 전극은 제2 전원 신호(ELVSS)를 수신한다.
상기 복수의 스캔 라인들(SL1,.., SLn, SLN)은 복수의 스캔 신호들(S(1),.., S(n),.. S(N))의 로우 전압(VGL)을 동시에 수신한다.
상기 복수의 데이터 라인들(DL1,.., DLm, ..., DLM)은 상기 기준 전압(Vref)을 동시에 수신한다.
상기 제4 구간(d)에서 상기 화소 회로(PC2)의 구동을 살펴보면, 제1 구동 신호(Vinit)의 하이 전압(initH)은 상기 제1 노드(N1)에 인가된다. 상기 제1 노드(N1)는 아래 수학식 7와 같은 전압을 가진다.
수학식 7
Figure 112016047837246-pat00008
여기서, 차이 전압(△Vinit)은 상기 제1 구동 신호(Vinit)의 로우 전압(initL)과 하이 전압(initH)의 차이 전압에 대응한다.
수학식 7의 전압이 상기 제1 트랜지스터(T1)의 제어 전극(CE1)에 인가되고, 상기 차이 전압(△Vinit)에 의해 상기 제1 트랜지스터(T1)는 턴-온 된다. 이때, 상기 제1 트랜지스터(T1)의 제1 전극(E11)은 상기 제1 전원 신호(ELVDD)의 하이 전압(ELVDDH)을 가짐으로써 상기 제1 노드(N)에 인가된 데이터 전압에 대응하는 전류(ID)가 상기 유기 발광 다이오드(OLED)에 흐른다.
한편, 상기 제2 트랜지스터(T2)는 제n 스캔 신호(S(n))의 하이 전압(VGH)이 인가되어 턴-오프 되고, 상기 제3 트랜지스터(T3) 역시 제2 구동 신호(Vcomp)의 하이 전압(VGH)이 인가되어 턴-오프 된다.
결과적으로, 상기 제4 구간(d) 동안 상기 복수의 화소들 각각의 제1 트랜지스터(T1)은 제어 전극과 연결된 제1 노드(N1)에 인가된 데이터 전압에 대응하는 구동 전류가 상기 유기 발광 다이오드(OLED)에 흐르면서 상기 유기 발광 다이오드(OLED)는 발광할 수 있다. 상기 복수의 화소들은 동시에 발광할 수 있다.
본 실시예에 따르면, 3개의 트랜지스터와 2개의 커패시터로 간단하게 화소 회로를 구현함으로써 초고해상도 디스플레이의 구현을 용이하게 할 수 있다. 또한, 프레임 내에서 보상 구간을 자유롭게 조절할 수 있으므로 충분한 보상 시간을 확보할 수 있고, 제1 전원 신호의 레벨 조절로 유기 발광 다이오드의 발광 유무를 조절할 수 있다.
도 10 내지 도 12는 본 발명의 실시예들에 따른 화소 회로도들이다.
도 10을 참조하면, 일 실시예 따른 화소 회로(PC3)은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제1 커패시터(Cst), 제2 커패시터(Cpr) 및 유기 발광 다이오드(OLED)를 포함한다. 본 실시예에 따르면 상기 제2 트랜지스터(T2)는 누설 전류를 방지하기 위해 듀얼 게이트 구조로 구현될 수 있다.
상기 화소 회로(PC3)의 상기 제1, 제2 및 제3 트랜지스터들(T1, T2, T3)은 P형 트랜지스터일 수 있다. 상기 화소 회로(PC3)가 상기 P형 트랜지스터로 구현되는 경우 도 2 및 도 3에서 설명된 바와 같은 연결 구조 및 구동 방법으로 구동될 수 있다.
또는 상기 화소 회로(PC3)의 상기 제1, 제2 및 제3 트랜지스터들(T1, T2, T3)은 N형 트랜지스터일 수 있다. 상기 화소 회로(PC3)가 상기 N형 트랜지스터로 구현되는 경우 도 8 및 도 9에서 설명된 바와 같은 연결 구조 및 구동 방법으로 구동될 수 있다.
도 11을 참조하면, 일 실시예 따른 화소 회로(PC4)은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제1 커패시터(Cst), 제2 커패시터(Cpr) 및 유기 발광 다이오드(OLED)를 포함한다. 본 실시예에 따르면 상기 제3 트랜지스터(T3)는 누설 전류를 방지하기 위해 듀얼 게이트 구조로 구현될 수 있다.
상기 화소 회로(PC4)의 상기 제1, 제2 및 제3 트랜지스터들(T1, T2, T3)은 P형 트랜지스터일 수 있다. 상기 화소 회로(PC4)가 상기 P형 트랜지스터로 구현되는 경우 도 2 및 도 3에서 설명된 바와 같은 연결 구조 및 구동 방법으로 구동될 수 있다.
또는 상기 화소 회로(PC4)의 상기 제1, 제2 및 제3 트랜지스터들(T1, T2, T3)은 N형 트랜지스터일 수 있다. 상기 화소 회로(PC4)가 상기 N형 트랜지스터로 구현되는 경우 도 8 및 도 9에서 설명된 바와 같은 연결 구조 및 구동 방법으로 구동될 수 있다.
도 12를 참조하면, 일 실시예 따른 화소 회로(PC5)은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제1 커패시터(Cst), 제2 커패시터(Cpr) 및 유기 발광 다이오드(OLED)를 포함한다. 본 실시예에 따르면 상기 제2 및 제3 트랜지스터들(T2, T3)은 누설 전류를 방지하기 위해 듀얼 게이트 구조로 구현될 수 있다.
상기 화소 회로(PC5)의 상기 제1, 제2 및 제3 트랜지스터들(T1, T2, T3)은 P형 트랜지스터일 수 있다. 상기 화소 회로(PC5)가 상기 P형 트랜지스터로 구현되는 경우 도 2 및 도 3에서 설명된 바와 같은 연결 구조 및 구동 방법으로 구동될 수 있다.
또는 상기 화소 회로(PC5)의 상기 제1, 제2 및 제3 트랜지스터들(T1, T2, T3)은 N형 트랜지스터일 수 있다. 상기 화소 회로(PC5)가 상기 N형 트랜지스터로 구현되는 경우 도 8 및 도 9에서 설명된 바와 같은 연결 구조 및 구동 방법으로 구동될 수 있다.
본 실시예들에 따르면, 3개의 트랜지스터와 2개의 커패시터로 간단하게 화소 회로를 구현함으로써 초고해상도 디스플레이의 구현을 용이하게 할 수 있다. 또한, 프레임 내에서 보상 구간을 자유롭게 조절할 수 있으므로 충분한 보상 시간을 확보할 수 있다. 또한, 트랜지스터의 누설 전류를 방지하여 신뢰성을 향상시킬 수 있다.
도 13은 본 발명의 일 실시예에 따른 표시부의 평면도이다.
도 2 및 도 13을 참조하면, 상기 화소는 화소 회로 영역(PA)을 포함할 수 있다. 상기 화소 회로 영역(PA)은 제1 전압 라인(VL1), 제2 전압 라인(VL2), 제3 전압 라인(VL3), 제n 스캔 라인(SLn), 제m 데이터 라인(DLm), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제1 커패시터(Cst) 및 제2 커패시터(Cpr)을 포함한다.
상기 제1 전압 라인(VL1)은 제1 구동 신호(Vinit)를 전달하고, 상기 제1 방향(D1)으로 연장된다.
상기 제2 전압 라인(VL2)은 제1 전원 신호(ELVDD)를 전달하고, 상기 제1 방향(D1)으로 연장된다.
상기 제3 전압 라인(VL3)은 제2 구동 신호(Vcomp)을 전달하고, 상기 제2 방향(D2)으로 연장된다.
상기 제n 스캔 라인(SLn)은 제n 스캔 신호(S(n))를 전달하고, 상기 제2 방향(D2)으로 연장된다.
상기 제m 데이터 라인(DLm)은 데이터 전압을 전달하고, 상기 제1 방향으로 연장된다. 상기 제m 데이터 라인(DLm)은 화소 회로 영역(PA)의 중앙을 가로질러 형성될 수 있다.
상기 제1 트랜지스터(T1)는 제어 전극(CE1), 제1 전극(E11), 제2 전극(E12)을 포함한다. 상기 제어 전극(CE1)은 화소 회로 영역(PA)의 중앙에 섬 형상으로 형성될 수 있다. 상기 제1 전극(E11)은 제1 콘택부(CH1)를 통해 액티브 패턴(ACT)과 연결된 상기 제2 전압 라인(VL2)의 일부 영역에 정의될 수 있다. 상기 제2 전극(E12)은 제2 콘택부(CH2)를 통해 액티브 패턴(ACT)과 연결된 제2 커패시터(Cpr)의 전극의 일부 영역에 정의될 수 있다.
상기 제2 트랜지스터(T2)는 제어 전극(CE2), 제1 전극(E21), 제2 전극(E22)을 포함한다. 상기 제어 전극(CE2)은 상기 제n 스캔 라인(SLn)의 일부 영역에 정의될 수 있다. 상기 제1 전극(E21)은 제3 콘택부(CH3)를 통해 액티브 패턴(ACT)과 연결된 전극으로 정의될 수 있다. 상기 제2 전극(E22)은 상기 제2 콘택부(CH2)를 통해 액티브 패턴(ACT)과 연결된 제2 커패시터(Cpr)의 일부 영역에 정의될 수 있다. 상기 제1 전극(E21)은 제4 콘택홀(CH4)을 통해 제1 트랜지스터(T1)의 제어 전극(CE1)과 연결된다.
상기 제3 트랜지스터(T3)는 제어 전극(CE3), 제1 전극(E31), 제2 전극(E32)을 포함한다. 상기 제어 전극(CE3)은 상기 제3 전압 라인(VL2)의 일부 영역에 정의될 수 있다. 상기 제1 전극(E31)은 제5 콘택부(CH5)를 통해 액티브 패턴(ACT)과 연결된 상기 제3 전압 라인(VL3)의 일부 영역에 정의될 수 있다. 상기 제2 전극(E32)은 상기 제2 콘택부(CH2)를 통해 액티브 패턴(ACT)과 연결된 제2 커패시터(Cpr)의 전극의 일부 영역에 정의될 수 있다.
상기 제3 전압 라인(VL3)은 제6 콘택부(CH6) 및 연결 라인(EE)을 통해 이웃한 화소 회로 영역에 형성된 제3 전압 라인(VL3)과 연결될 수 있다.
상기 제1 커패시터(Cst)는 상기 제1 전압 라인(VL1)으로부터 상기 제2 방향(D2)으로 연장된 영역과 상기 제1 트랜지스터(T1)의 제어 전극(CE1) 간의 중첩 영역으로 정의될 수 있다.
상기 제2 커패시터(Cpr)는 화소 회로 영역(PA)의 중앙에 섬 형상으로 배치된 전극과 상기 제m 데이터 라인(DLm) 사이의 중첩 영역으로 정의될 수 있다. 상기 제2 커패시터(Cpr)는 상기 제1 커패시터(Cst)와 중첩되어 배치될 수 있다.
도 14는 도 13의 I-I'선을 따라 절단한 표시부의 단면도이다. 도 15 내지 도 19는 본 발명의 일 실시예에 따른 표시부의 제조 방법을 설명하기 위한 평면도들이다.
도 2, 도 14 및 도 15를 참조하면, 상기 표시부는 베이스 기판(111)을 포함한다.
상기 베이스 기판(111)은 기판은 절연 물질로 구성될 수 있다. 예를 들면, 기판은 유리 기판, 투명 플라스틱 기판, 투명 금속 산화물 기판 등을 포함할 수 있다.
액티브 패턴(ACT)은 베이스 기판(111) 위에 배치될 수 있다. 액티브 패턴(ACT)은 실리콘으로 구성될 수 있다. 다른 실시예에 따라, 액티브 패턴(ACT)은 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz) 등을 포함하는 반도체 산화물로 구성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
액티브 패턴(ACT)은 제1 내지 제6 영역들(a1, a2, a3, a4, a5, a6)을 포함할 수 있다. 제1 내지 제6 영역들(a1, a2, a3, a4, a5, a6)에는 불순물이 도핑될 수 있으며, 이에 따라 액티브 패턴(ACT)의 나머지 영역들보다 높은 전기 전도도를 가질 수 있다. 제1 내지 제6 영역들(a1, a2, a3, a4, a5, a6)은 제1, 제2 및 제3 트랜지스터들(T1, T2, T3)의 제1 및 제2 전극들을 구성하는 영역을 표시하기 위한 것으로, 영역 간 경계가 명확하게 구분되지 않을 수 있고, 서로 전기적으로 연결되어 있을 수 있다.
상기 액티브 패턴(ACT) 위에는 게이트 절연층(112)이 배치될 수 있다. 게이트 절연층(112)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 게이트 절연층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등으로 이루어질 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 예를 들어, 게이트 절연층(112)은 실리콘 산화물막 및 실리콘 질화물막을 포함하는 다층 구조를 가질 수 있다.
상기 게이트 절연층(112) 위에는 제1 도전층으로부터 패터닝된 제1 도전 패턴(MET1)이 배치될 수 있다. 상기 제1 금속층은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
상기 제1 도전 패턴(MET1)은 제n 스캔 라인(SLn), 제2 트랜지스터(T2)의 제어 전극(CE2), 제3 전압 라인(VL3), 제3 트랜지스터(T3)의 제어 전극(CE3), 제1 트랜지스터(T1)의 제어 전극(CE1), 제1 커패시터(Cst)의 제1 커패시터 전극(CSE1)을 포함한다.
상기 제n 스캔 라인(SLn)은 제2 방향(D2)으로 연장될 수 있다.
상기 제2 트랜지스터(T2)의 제어 전극(CE2)은 상기 제n 스캔 라인(SLn)의 일부 영역에 정의될 수 있다.
상기 제3 전압 라인(VL3)은 상기 제n 스캔 라인(SLn)과 마주보고 나란하게 배치될 수 있다.
상기 제3 트랜지스터(T3)의 제어 전극(CE3)은 상기 제3 전압 라인(VL3)의 일부 영역에 정의될 수 있다.
상기 제1 트랜지스터(T1)의 제어 전극(CE1)은 화소 회로 영역(PA)의 중앙에 섬 형상으로 배치될 수 있다.
상기 제1 커패시터(Cst)의 제1 커패시터 전극(CSE1)은 상기 제어 전극(CE1)의 일부 영역에 정의될 수 있다.
도 2, 도 14 및 도 16을 참조하면, 상기 제1 도전 패턴(MET1) 위에 제1 층간 절연막(113)이 배치될 수 있다. 상기 제1 층간 절연막(113)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 이루어질 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
상기 화소 회로 영역(PA)은 상기 게이트 절연막(112) 및 상기 제1 층간 절연막(113)을 제거된 제3 콘택부(CH3) 및 제5 콘택부(CH5)와, 상기 층간 절연막(113)을 제거된 재4 콘택부(CH4)를 포함할 수 있다.
상기 제1 층간 절연막(113) 위에 제2 도전층으로부터 패터닝된 제2 도전 패턴(MET2)이 배치될 수 있다. 상기 제2 도전층은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
상기 제2 도전 패턴(MET2)은 제1 전압 라인(VL1), 제1 커패시터(Cst)의 제2 커패시터 전극(CSE2), 상기 제2 트랜지스터(T2)의 제1 전극(E21) 및 제3 트랜지스터(T3)의 제1 전극(E31)을 포함한다.
상기 제1 전압 라인(VL1)은 제1 방향(D1)으로 연장될 수 있다. 상기 제1 커패시터(Cst)의 제2 커패시터 전극(CSE2)은 상기 제1 전압 라인(VL1)으로부터 제2 방향(D2)으로 연장된 영역에 정의될 수 있다. 상기 제1 도전 패턴(MET1)인 제1 커패시터(Cst)의 제1 전극(CSE1) 및 상기 제2 도전 패턴(MET2)인 제1 커패시터(Cst)의 제2 커패시터 전극(CSE2)에 의해 상기 제1 커패시터(Cst)가 정의될 수 있다.
상기 제2 트랜지스터(T2)의 제1 전극(E21)의 일단은 상기 제3 콘택부(CH3)를 통해 상기 액티브 패턴(ACT)과 연결되고, 타단은 상기 제4 콘택부(CH4)를 통해 상기 제1 트랜지스터(T1)의 제어 전극(CE1)과 연결될 수 있다.
상기 제3 트랜지스터(T3)의 제1 전극(E31)은 상기 제1 전압 라인(VL1)의 일부 영역에 정의될 수 있고, 상기 제5 콘택홀(CH5)을 통해 상기 액티브 패턴(ACT)과 연결될 수 있다.
도 2, 도 14 및 도 17을 참조하면, 상기 제2 도전 패턴(MET2) 위에 제2 층간 절연막(114)이 배치될 수 있다. 상기 화소 회로 영역(PA)은 상기 제1 및 제2 층간 절연막(113, 114)이 제거된 제6 콘택부(CH6)를 포함할 수 있다.
상기 제2 층간 절연막(114) 위에 제3 도전층으로부터 패터닝된 제3 도전 패턴(MEP3)이 배치될 수 있다. 상기 제3 도전 패턴(MET3)은 제m 데이터 라인(DLm), 제2 커패시터(Cpr)의 제3 커패시터 전극(CPE1) 및 연결 전극(EE)을 포함한다.
상기 제m 데이터 라인(DLm)은 상기 제1 방향(D1)으로 연장되고, 상기 화소 회로 영역(PA)의 중앙에 배치될 수 있다.
상기 제2 커패시터(Cpr)의 제3 커패시터 전극(CPE1)은 상기 제m 데이터 라인(DLm)으로부터 확장된 전극으로 정의될 수 있다.
상기 연결 전극(EE)은 상기 제6 콘택홀(CH6)을 통해 상기 제3 전압 라인(VL3)과 이웃한 화소 회로 영역에 배치된 제3 전압 라인(VL3)을 서로 연결될 수 있다.
도 2, 도 14 및 도 18을 참조하면, 상기 제3 도전 패턴(MET3) 위에 제3 층간 절연막(115)이 배치될 수 있다. 상기 화소 회로 영역(PA)은 상기 게이트 절연층(112), 제1 층간 절연층(113), 제2 층간 절연층(114) 및 제3 층간 절연층(115)이 제거된 제1 콘택부(CH1) 및 제2 콘택부(CH2)를 포함할 수 있다.
상기 제3 층간 절연막(115) 위에 제4 도전층으로부터 패터닝된 제4 도전 패턴(MET4)이 배치될 수 있다.
상기 제4 도전 패턴(MET4)은 제2 전압 라인(VL2), 제1 트랜지스터(T1)의 제1 전극(E11), 제2 커패시터(Cpr)의 제4 커패시터 전극(CPE2), 제1 트랜지스터(T1)의 제2 전극(E12), 제2 트랜지스터(T2)의 제2 전극 및 제3 트랜지스터(T3)의 제2 전극(E32)을 포함한다.
상기 제2 전압 라인(VL2)은 상기 제1 방향(D1)의 연장되고, 인접한 화소 회로 영역(PA)의 제2 전압 라인(VL2)과 함께 상기 화소 회로 영역(PA)의 제1 방향(D1)에 대응하는 폭을 정의할 수 있다.
상기 제1 트랜지스터(T1)의 제1 전극(E11)는 상기 제1 콘택부(CH1)를 통해 액티브 패턴(ACT)과 연결된 상기 제2 전압 라인(VL2)의 일부 영역에 정의될 수 있다.
상기 제2 커패시터(Cpr)의 제4 커패시터 전극(CPE2)는 상기 화소 회로 영역(PA)의 중앙에 섬 형상으로 배치될 수 있다. 상기 제3 도전 패턴(MET3)인 제2 커패시터(Cpr)의 제3 커패시터 전극(CPE1) 및 상기 제4 도전 패턴(MET4)인 제2 커패시터(Cpr)의 제4 커패시터 전극(CPE2)에 의해 상기 제2 커패시터(Cpr)가 정의될 수 있다.
상기 제1 트랜지스터(T1)의 제2 전극(E12), 제2 트랜지스터(T2)의 제2 전극 및 제3 트랜지스터(T3)의 제2 전극(E32)은 상기 제2 콘택부(CH2)를 통해 상기 액티브 패턴(ACT)과 연결된 상기 제2 커패시터(Cpr)의 제4 커패시터 전극(CPE2)의 일부 영역에 정의될 수 있다.
도 2, 도 14 및 도 19를 참조하면, 상기 제4 도전 패턴(MET4) 위에 제4 층간 절연막(116)이 배치될 수 있다. 상기 제4 층간 절연막(116)은 상대적으로 두꺼운 두께로 형성될 수 있다.
상기 화소 회로 영역(PA)은 상기 제4 층간 절연막(116)을 제거하여 제7 콘택홀(CH7)을 포함할 수 있다.
상기 제4 층간 절연막(116) 위에 제1 화소 전극(PE1)을 배치될 수 있다. 상기 제1 화소 전극(PE1)은 유기 발광 다이오드의 애노드 전극에 대응할 수 있다.
상기 제1 화소 전극(PE1)이 형성된 제4 층간 절연막(116) 위에 화소 정의막(117)이 배치될 수 있다.
상기 화소 정의막(117)은 상기 제1 화소 전극(PE1)이 노출되도록 개구를 형성할 수 있고, 상기 개구에 유기 발광층(EL)이 형성될 수 있다. 즉, 유기 발광층(EL)은 화소 정의막(117)의 상기 개구를 통해 노출되는 상기 제1 화소 전극(PE1) 상에 배치될 수 있다.
상기 유기 발광층(EL) 위에 제2 화소 전극(PE2)이 배치될 수 있다. 상기 제2 화소 전극(PE2)은 상기 유기 발광 다이오드의 캐소드 전극에 대응할 수 있다. 상기 제2 화소 전극(PE2)은 복수의 화소 회로 영역들에 대해 공통 화소 전극으로 배치될 수 있다.
이상의 실시예들에 따르면, 3개의 트랜지스터와 2개의 커패시터로 간단하게 화소 회로를 구현함으로써 초고해상도 디스플레이의 구현을 용이하게 할 수 있다. 또한, 프레임 내에서 보상 구간을 자유롭게 조절할 수 있으므로 충분한 보상 시간을 확보할 수 있고, 제1 전원 신호의 레벨 조절로 유기 발광 다이오드의 발광 유무를 조절할 수 있다.
본 발명은 표시 장치 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서 본 발명은 휴대폰, 스마트 폰, PDA, PMP, 디지털 카메라, 캠코더, PC, 서버 컴퓨터, 워크스테이션, 노트북, 디지털 TV, 셋-탑 박스, 음악 재생기, 휴대용 게임 콘솔, 네비게이션 시스템, 스마트 카드, 프린터 등과 같은 다양한 전자 기기에 유용하게 이용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (30)

  1. 제1 구동 신호를 수신하는 제1 전압 라인과 제1 노드 사이에 연결된 제1 커패시터;
    상기 제1 노드에 연결된 제어 전극, 제1 전원 신호를 수신하는 제2 전압 라인과 연결된 제1 전극 및 제2 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터;
    상기 제2 노드에 연결된 애노드 전극과 제2 전원 신호를 수신하는 캐소드 전극을 포함하는 유기 발광 다이오드;
    제m(m은 자연수)데이터 라인과 상기 제2 노드 사이에 연결된 제2 커패시터; 및
    제n(n은 자연수) 스캔 라인과 연결된 제어 전극, 상기 제1 노드와 연결된 제1 전극 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제2 트랜지스터를 포함하는 화소를 포함하고,
    상기 화소는 제2 구동 신호를 수신하는 제3 전압 라인에 연결된 제어 전극, 상기 제1 전압 라인에 연결된 제1 전극 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제3 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 제1, 제2 및 제3 트랜지스터들은 N형 트랜지스터인 것을 특징으로 하는 표시 장치.
  4. 제3항에 있어서, 프레임의 제1 구간 동안
    상기 제1 전압 라인은 제1 구동 신호의 로우 전압을 수신하고,
    상기 제2 전압 라인은 제1 전원 신호의 하이 전압을 수신하고,
    상기 제3 전압 라인은 제2 구동 신호의 하이 전압을 수신하고,
    상기 제n 스캔 라인은 스캔 신호의 하이 전압을 수신하는 것을 특징으로 하는 표시 장치.
  5. 제4항에 있어서, 상기 프레임의 제2 구간 동안
    상기 제1 전압 라인은 제1 구동 신호의 로우 전압을 수신하고,
    상기 제2 전압 라인은 상기 제1 구동 신호의 로우 전압 보다 낮은 제1 전원 신호의 로우 전압을 수신하고,
    상기 제3 전압 라인은 제2 구동 신호의 로우 전압을 수신하고,
    상기 제n 스캔 라인은 스캔 신호의 하이 전압을 수신하는 것을 특징으로 하는 표시 장치.
  6. 제5항에 있어서, 상기 프레임의 제3 구간 동안
    상기 제1 전압 라인은 제1 구동 신호의 로우 전압을 수신하고,
    상기 제2 전압 라인은 제1 전원 신호의 하이 전압을 수신하고,
    상기 제3 전압 라인은 제2 구동 신호의 로우 전압을 수신하고,
    상기 제n 스캔 라인은 상기 제3 구간 중 제n 수평 구간 동안 스캔 신호의 하이 전압을 수신하고,
    상기 제m 데이터 라인은 복수의 수평 라인들에 대응하는 데이터 전압을 수신하는 것을 특징으로 하는 표시 장치.
  7. 제6항에 있어서, 상기 제n 수평 구간 동안 상기 제1 및 제2 커패시터들은 서로 직렬로 연결되고,
    제n 수평 라인에 대응하는 데이터 전압은 상기 제1 및 제2 커패시터들의 분배 전압비에 의해 분배되어 상기 제1 노드에 인가되는 것을 특징으로 하는 표시 장치.
  8. 제6항에 있어서, 복수의 수평 라인들 중 첫 번째 수평 라인의 데이터 전압이 상기 제m 데이터 라인에 인가되기 전 상기 데이터 라인은 기준 전압을 수신하고,
    상기 복수의 수평 라인들 중 마지막 수평 라인의 데이터 전압이 상기 제m 데이터 라인에 인가된 후 상기 데이터 라인은 상기 기준 전압을 수신하는 것을 특징으로 하는 표시 장치.
  9. 제8항에 있어서, 상기 제1 전압 라인이 제1 구동 신호의 하이 전압을 수신하기 전, 상기 제m 데이터 라인은 상기 기준 전압을 수신하고,
    상기 기준 전압은 데이터 전압의 전압 범위에서 가장 낮은 전압과 같거나 보다 낮은 전압인 것을 특징으로 하는 표시 장치.
  10. 제6항에 있어서, 상기 프레임의 제4 구간 동안
    상기 제1 전압 라인은 제1 구동 신호의 하이 전압을 수신하고,
    상기 제2 전압 라인은 제1 전원 신호의 하이 전압을 수신하고,
    상기 제3 전압 라인은 제2 구동 신호의 로우 전압을 수신하고,
    상기 제n 스캔 라인은 스캔 신호의 로우 전압을 수신하는 것을 특징으로 하는 표시 장치.
  11. 제10항에 있어서, 상기 제1 구동 신호의 하이 전압과 로우 전압 간의 차이 전압이 상기 제1 노드에 인가되고,
    상기 제1 트랜지스터가 턴-온 되어 상기 제1 노드에 인가된 데이터 전압에 대응하는 구동 전류가 상기 발광 다이오드에 흐르는 것을 특징으로 하는 표시 장치.
  12. 제1항에 있어서, 상기 제1, 제2 및 제3 트랜지스터들은 P형 트랜지스터인 것을 특징으로 하는 표시 장치.
  13. 제12항에 있어서, 프레임의 제1 구간 동안
    상기 제1 전압 라인은 제1 구동 신호의 로우 전압을 수신하고,
    상기 제2 전압 라인은 제1 전원 신호의 로우 전압을 수신하고,
    상기 제3 전압 라인은 제2 구동 신호의 로우 전압을 수신하고,
    상기 제n 스캔 라인은 스캔 신호의 로우 전압을 수신하는 것을 특징으로 하는 표시 장치.
  14. 제13항에 있어서, 상기 제1 전원 신호의 로우 전압은 상기 제1 구동 신호의 로우 전압 보다 높은 전압인 것을 특징으로 하는 표시 장치.
  15. 제13항에 있어서, 상기 프레임의 제2 구간 동안
    상기 제1 전압 라인은 제1 구동 신호의 로우 전압을 수신하고,
    상기 제2 전압 라인은 제1 전원 신호의 로우 전압을 수신하고,
    상기 제3 전압 라인은 제2 구동 신호의 하이 전압을 수신하고,
    상기 제n 스캔 라인은 스캔 신호의 로우 전압을 수신하는 것을 특징으로 하는 표시 장치.
  16. 제15항에 있어서, 상기 프레임의 제3 구간 동안
    상기 제1 전압 라인은 제1 구동 신호의 로우 전압을 수신하고,
    상기 제2 전압 라인은 제1 전원 신호의 로우 전압을 수신하고,
    상기 제3 전압 라인은 제2 구동 신호의 하이 전압을 수신하고,
    상기 제n 스캔 라인은 상기 제3 구간 중 제n 수평 구간 동안 스캔 신호의 로우 전압을 수신하고,
    상기 제m 데이터 라인은 복수의 수평 라인들에 대응하는 데이터 전압을 수신하는 것을 특징으로 하는 표시 장치.
  17. 제16항에 있어서, 상기 제n 수평 구간 동안 상기 제1 및 제2 커패시터들은 서로 직렬로 연결되고,
    제n 수평 라인에 대응하는 데이터 전압은 상기 제1 및 제2 커패시터들의 분배 전압비에 의해 분배되어 상기 제1 노드에 인가되는 것을 특징으로 하는 표시 장치.
  18. 제16항에 있어서, 복수의 수평 라인들 중 첫 번째 수평 라인의 데이터 전압이 상기 제m 데이터 라인에 인가되기 전 상기 데이터 라인은 기준 전압을 수신하고,
    상기 복수의 수평 라인들 중 마지막 수평 라인의 데이터 전압이 상기 제m 데이터 라인에 인가된 후 상기 데이터 라인은 상기 기준 전압을 수신하는 것을 특징으로 하는 표시 장치.
  19. 제18항에 있어서, 상기 제1 전압 라인이 제1 구동 신호의 하이 전압을 수신하기 전, 상기 제m 데이터 라인은 상기 기준 전압을 수신하고,
    상기 기준 전압은 데이터 전압의 전압 범위에서 가장 낮은 전압과 같거나 보다 낮은 전압인 것을 특징으로 하는 표시 장치.
  20. 제16항에 있어서, 상기 프레임의 제4 구간 동안
    상기 제1 전압 라인은 제1 구동 신호의 하이 전압을 수신하고,
    상기 제2 전압 라인은 제1 전원 신호의 하이 전압을 수신하고,
    상기 제3 전압 라인은 제2 구동 신호의 하이 전압을 수신하고,
    상기 제n 스캔 라인은 스캔 신호의 하이 전압을 수신하는 것을 특징으로 하는 표시 장치.
  21. 제20항에 있어서, 상기 제1 구동 신호의 하이 전압과 로우 전압 간의 차이 전압이 상기 제1 노드에 인가되고,
    상기 제1 트랜지스터가 턴-온 되어 상기 제1 노드에 인가된 데이터 전압에 대응하는 구동 전류가 상기 발광 다이오드에 흐르는 것을 특징으로 하는 표시 장치.
  22. 제1항에 있어서, 상기 제2 및 제3 트랜지스터들 중 적어도 하나는 듀얼 게이트 구조를 가지는 것을 특징으로 하는 표시 장치.
  23. 제1항에 있어서, 상기 제1 트랜지스터의 제어 전극 및 상기 제1 커패시터의 제1 전극 위에는 제1 층간 절연막이 배치되고, 상기 제1 층간 절연막 위에는 상기 제1 전압 라인 및 상기 제1 커패시터의 제2 전극이 배치되고,
    상기 제1 전압 라인 및 상기 제1 커패시터의 제2 전극 위에는 제2 층간 절연막이 배치되고, 상기 제2 층간 절연막 위에는 상기 제m 데이터 라인 및 상기 제2 커패시터의 제1 전극이 배치되고,
    상기 제m 데이터 라인 및 상기 제2 커패시터의 제1 전극 위에는 제3 층간 절연막이 배치되고, 상기 제3 층간 절연막 위에는 상기 제2 전압 라인 및 상기 제2 커패시터의 제2 전극이 배치되는 것을 특징으로 하는 표시 장치.
  24. 유기 발광 다이오드를 포함하는 화소를 포함하는 표시 장치의 구동 방법에서,
    제1 구동 신호의 로우 전압을 인가하여 제1 트랜지스터의 제2 전극에 연결된 상기 유기 발광 다이오드의 애노드 전극을 초기화하는 단계;
    상기 제1 트랜지스터의 제1 전극에 제1 전원 신호의 로우 전압을 인가하여 상기 제1 트랜지스터를 다이오드 연결하는 단계;
    직렬로 연결된 제1 커패시터 및 제2 커패시터에 의해 데이터 라인에 인가된 데이터 전압을 분배하여 상기 제1 트랜지스터의 제어 전극에 인가하는 단계; 및
    상기 제1 구동 신호의 하이 전압을 상기 제1 트랜지스터의 제어 전극에 인가하여 데이터 전압에 대응하는 구동 전류로 상기 유기 발광 다이오드를 발광하는 단계를 포함하는 표시 장치의 구동 방법.
  25. 제24항에 있어서, 상기 제1 트랜지스터가 N형 트랜지스터인 경우. 상기 제1 전원 신호의 로우 전압은 상기 제1 구동 신호의 로우 전압 보다 낮고,
    상기 제1 전원 신호의 로우 전압과 상기 제1 구동 신호의 로우 전압 은 상기 유기 발광 다이오드의 캐소드 전극에 인가되는 제2 전원 신호의 전압 보다 낮은 것을 특징으로 하는 표시 장치의 구동 방법.
  26. 제24항에 있어서, 상기 제1 트랜지스터가 P형 트랜지스터인 경우 상기 제1 전원 신호의 로우 전압은 상기 제1 구동 신호의 로우 전압 보다 높고,
    상기 제1 전원 신호의 로우 전압과 상기 제1 구동 신호의 로우 전압 은 상기 유기 발광 다이오드의 캐소드 전극에 인가되는 제2 전원 신호의 전압 보다 낮은 것을 특징으로 하는 표시 장치의 구동 방법.
  27. 제24항에 있어서, 상기 제1 구동 신호의 하이 전압과 로우 전압 사이의 차이 전압이 상기 제1 트랜지스터의 제어 전극에 인가되고,
    상기 제1 구동 신호의 하이 전압은 상기 제1 트랜지스터의 턴-온 전압에 기초하여 설정되는 것을 특징으로 하는 표시 장치의 구동 방법.
  28. 제24항에 있어서, 복수의 수평 라인들 중 첫 번째 수평 라인의 데이터 전압이 상기 데이터 라인에 인가되기 전 상기 데이터 라인은 기준 전압을 수신하는 단계 및
    상기 복수의 수평 라인들 중 마지막 수평 라인의 데이터 전압이 상기 데이터 라인에 인가된 후 상기 데이터 라인은 상기 기준 전압을 수신하는 단계를 더 포함하는 표시 장치의 구동 방법.
  29. 제28항에 있어서, 상기 제1 구동 신호의 하이 전압이 상기 제1 트랜지스터의 제어 전극에 인가되기 전, 상기 데이터 라인은 상기 기준 전압을 수신하는 것을 특징으로 하는 표시 장치의 구동 방법.
  30. 제24항에 있어서, 상기 애노드 전극을 초기화하는 단계, 상기 제1 트랜지스터를 다이오드 연결하는 단계 및 상기 유기 발광 다이오드를 발광하는 단계 각각은 복수의 화소들에 동시에 수행되는 것을 특징으로 하는 표시 장치의 구동 방법.
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