KR20220057900A - 표시패널과 이를 이용한 표시장치 - Google Patents

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Abstract

본 발명은 표시패널과 이를 이용한 표시장치에 관한 것으로, 제1 영역에 비하여 해상도 또는 PPI(Pixels Per Inch)가 낮은 픽셀들이 배치된 제2 영역을 포함한다. 상기 제2 영역에 배치된 구동 소자의 제1 게이트 전극에 상기 제2 영역의 픽셀에 기입될 픽셀 데이터의 데이터 전압이 인가된다. 상기 구동 소자의 게이트 전극에 제2 영역의 휘도를 높이는 보상 전압이 인가된다.

Description

표시패널과 이를 이용한 표시장치{DISPLAY PANEL AND DISPLAY DEVICE USING THE SAME}
본 발명은 해상도 또는 PPI(Pixels Per Inch)가 부분적으로 다른 표시패널과 이를 이용한 표시장치에 관한 것이다.
전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 OLED(Organic Light Emitting Diode, OLED"라 함)가 픽셀들 각각에 형성된다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도, 시야각 등이 우수할 뿐 아니라, 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율이 우수하다.
모바일 단말기의 멀티 미디어 기능이 향상되고 있다. 예를 들어, 스마트 폰에 카메라가 기본으로 내장되고 있고 카메라의 해상도가 기존의 디지털 카메라 수준으로 높아지고 있는 추세에 있다. 스마트 폰의 전방 카메라는 화면 디자인을 제한하여 화면 디자인을 어렵게 하고 있다. 카메라가 차지하는 공간을 줄이기 위하여 노치(notch) 또는 펀치홀(punch hole)을 포함한 화면 디자인이 스마트 폰에 채택된 바 있지만, 카메라로 인하여 화면 크기가 여전히 제한되어 풀 스크린 디스플레이(Full-screen display)를 구현할 수 없었다.
표시패널의 화면 내에서 PPI(Pixels Per Inch)가 낮은 국부 영역을 마련하여 그 영역을 통해 카메라로 촬상할 수 있다. 저 PPI의 픽셀 영역은 고 PPI의 픽셀 영역에 비하여 휘도가 낮기 때문에 저 PPI의 픽셀들에서 발광 소자를 구동하기 위한 전류량을 높일 수 있다. 이 경우, 발광 소자를 구동하기 위한 트랜지스터가 선형 영역(Linea area)에서 동작하여 그 트랜지스터의 소스-드레인간 전압의 작은 변동에도 저 PPI 영역의 휘도가 불균일하게 되어 화질이 저하될 수 있다.
본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.
본 발명은 풀 스크린 디스플레이를 구현하고 화면 전체에서 균일한 휘도를 구현할 수 있는 표시패널과 이를 이용한 표시장치를 제공한다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시패널은 제1 캐소드 전극에 연결된 고 PPI(Pixels Per Inch)의 픽셀들이 배치된 제1 픽셀 영역; 및 제2 캐소드 전극에 연결된 저 PPI의 픽셀들이 배치된 제2 픽셀 영역을 포함한다. 상기 제2 캐소드 전극에 인가되는 전압이 상기 제1 캐소드 전극에 인가되는 전압 보다 낮다.
본 발명의 일 실시예에 따른 표시장치는 상기 표시패널의 배면 아래에 배치되어 상기 제2 픽셀 영역을 통해 입사되는 빛을 전기적인 신호로 변환하는 센서 모듈을 포함한다.
본 발명은 영상이 표시되는 화면에 센서가 배치되기 때문에 풀 스크린 디스플레이(Full-screen display)의 화면을 구현할 수 있다.
본 발명은 저 PPI 영역의 캐소드 전극을 고 PPI 영역의 캐소드 전극으로부터 분리하여 저 PPI 영역의 캐소드에 인가되는 전압을 고 PPI 영역의 캐소드 전극에 인가되는 전압과 다른 전압으로 설정함으로써 저 PPI 영역과 고 PPI 영역 각각에서 픽셀 구동 전압(ELVDD)과 저전위 전원 전압(ELVSS) 간의 전압 마진(Voltage margin)을 충분히 확보할 수 있다. 그 결과, 본 발명은 고 PPI 영역과 저 PPI 영역 각각에 배치된 의 구동 소자들을 포화 영역에서 동작하게 할 수 있으므로 픽셀 어레이 전체에서 휘도를 균일하게 하여 화질을 향상시킬 수 있다.
나아가, 본 발명은 고 PPI 영역에서 픽셀 구동 전압(ELVDD)과 저전위 전원 전압(ELVSS) 간의 전압 마진을 크게 하고, 고 PPI 영역에서 픽셀 구동 전압(ELVDD)과 저전위 전원 전압(ELVSS) 간의 전압 마진을 상대적을 작게 설정함으로써 픽셀 어레이의 화질을 향상시키고 소비 전력을 줄일 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 표시패널을 개략적으로 보여 주는 단면도이다.
도 2는 표시패널의 화면 내에 세서 모듈이 배치된 영역을 보여 주는 평면도이다.
도 3은 고 PPI 영역의 픽셀 배치를 보여주는 도면이다.
도 4는 저 PPI 영역의 픽셀 배치를 보여주는 도면이다.
도 5 내지 도 7은 본 발명의 픽셀 회로에 적용 가능한 다양한 픽셀 회로들을 보여 주는 회로도들이다.
도 8은 도 7에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다.
도 9는 구동 소자의 소스-드레인간 전압을 보여 주는 도면이다.
도 10은 픽셀 구동 전압과 저전위 전원 전압의 전압 마진이 확보되지 않을 때 저 PPI 영역에 배치된 구동 소자의 동작 특성을 보여 주는 도면이다.
도 11은 발광 소자의 캐소드 전극을 저 PPI 영역과 고 PPI 영역 간에 분리하여 영역별로 독립적인 저전위 전원 전압이 픽셀들에 인가되는 예를 보여 주는 도면이다.
도 12는 저 PPI 영역의 픽셀들에 인가되는 저전위 전원 전압을 낮추어 픽셀 구동 전압과 저전위 전원 전압 간의 전압 마진이 확보될 때 저 PPI 영역에 배치된 구동 소자의 특성을 보여 주는 도면이다.
도 13은 본 발명의 실시예에 따른 표시패널과 표시패널 구동부를 보여 주는 블록도이다.
도 14는 도 13에 도시된 드라이브 IC의 구성과 외부 전원부의 출력 전압을 보여 주는 블록도이다.
도 15는 표시패널에서 저 PPI 영역의 단면 구조를 상세히 보여 주는 단면도이다.
도 16 내지 도 19d는 외부 전원부와 픽셀 어레이의 다양한 연결 구조를 보여 주는 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
실시예 설명에서, 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되지만, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
여러 실시예들의 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
본 발명의 표시장치에서 픽셀 회로는 복수의 트랜지스터들을 포함할 수 있다. 트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 구현될 수 있다. 트랜지스터들 각각은 p 채널 TFT 또는 n 채널 TFT로 구현될 수 있다.
트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.
게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)한다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH/VEH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL/VEL)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL/VEL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH/VEL)일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 표시패널(100)의 화면은 입력 영상을 재현하는 픽셀 어레이를 포함한다. 픽셀 어레이는 해상도 또는 PPI(Pixels Per Inch)가 서로 다른 제1 및 제2 영역(DA, CA)을 포함한다.
제1 영역(DA)은 화면의 대부분을 차지하는 주 표시영역이다. 제2 영역(CA)은 제1 영역(DA) 보다 낮은 PPI로 픽셀들이 배치되어 픽셀 데이터를 표시한다.
표시패널(100)의 배면 아래에 하나 이상의 센서 모듈(SS1, SS2)이 배치될 수 있다. 센서 모듈(SS1, SS2)은 제2 영역(CA)과 대향한다. 센서 모듈(SS1, SS2)은 예를 들어, 이미지 센서를 포함한 촬상 모듈(또는 카메라 모듈), 적외선 센서 모듈, 조도 센서 모듈 등 다양한 센서들을 포함할 수 있다. 이러한 센서 모듈(SS1, SS2)은 제2 영역(CA)을 통해 수광된 빛을 광전 변환하여 전기적인 신호를 출력한다. 센서 모듈(SS1, SS2)의 출력 신호로부터 이미지가 얻어질 수 있다. 제2 영역(CA)은 센서 모듈(SS1, SS2)로 향하는 빛의 투과율을 높이기 위하여 PPI를 낮추어 확보된 부분에 배치된 투광부를 포함할 수 있다.
제1 영역(DA)과 제2 영역(CA)이 픽셀들을 포함하기 때문에 입력 영상은 제1 영역(DA)과 제2 영역(CA)에 표시될 수 있다.
제1 영역(DA)과 제2 영역(CA)의 픽셀들 각각은 영상의 컬러 구현을 위하여 컬러가 다른 서브 픽셀들을 포함한다. 서브 픽셀들은 적색(Red, 이하 "R 서브 픽셀"이라 함), 녹색(Green, 이하 "G 서브 픽셀"이라 함), 및 청색(Blue, 이하 "B 서브 픽셀"이라 함)을 포함한다. 도시하지 않았으나 픽셀들(P) 각각은 백색 서브 픽셀(이하 "W 서브 픽셀"이라 함)을 더 포함할 수 있다. 서브 픽셀들 각각은 발광 소자를 구동하는 픽셀 회로를 포함할 수 있다.
제1 영역(DA)에 비하여 PPI가 낮은 제2 영역(CA)에서 픽셀들의 휘도와 색좌표를 보상하기 위한 화질 보상 알고리즘이 적용될 수 있다.
본 발명의 표시장치는 센서가 배치되는 제2 영역(CA)에 픽셀들이 배치되기 때문에 카메라와 같은 촬상 모듈로 인하여 화면의 표시 영역이 제한을 받지 않는다. 따라서, 본 발명의 표시장치는 풀 스크린 디스플레이(Full-screen display)의 화면을 구현할 수 있다.
표시패널(100)은 X 축 방향의 폭, Y축 방향의 길이, 그리고 Z축 방향의 두께를 갖는다. 표시패널(100)은 기판 상에 배치된 회로층(12)과, 회로층(12) 상에 배치된 발광 소자층(14)을 포함할 수 있다. 발광 소자층(14) 상에 편광판(18)이 배치되고, 편광판(18) 위에 커버 글래스(20)가 배치될 수 있다.
회로층(12)은 데이터 라인들, 게이트 라인들, 전원 라인들 등의 배선들에 연결된 픽셀 회로, 게이트 라인들에 연결된 게이트 구동부 등을 포함할 수 있다. 회로층(12)은 TFT(Thin Film Transistor)로 구현된 트랜지스터들과, 커패시터 등의 회로 소자를 포함할 수 있다. 회로층(12)의 배선과 회로 소자들은 복수의 절연층들과, 절연층을 사이에 두고 분리된 둘 이상의 금속층, 그리고 반도체 물질을 포함한 액티브층으로 구현될 수 있다.
발광 소자층(14)은 픽셀 회로에 의해 구동되는 발광 소자를 포함할 수 있다. 발광 소자는 OLED로 구현될 수 있다. OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함할 수 있으나 이에 한정되지 않는다. OLED의 애노드와 캐소드에 전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하여 발광층(EML)에서 가시광이 방출된다. 발광 소자층(14)은 적색, 녹색 및 청색의 파장을 선택적으로 투과시키는 픽셀들 상에 배치되고, 컬러 필터 어레이를 더 포함할 수 있다.
발광 소자층(14)은 보호막에 의해 덮일 수 있고, 보호막은 봉지층(encapsulation layer)에 의해 덮일 수 있다. 보호층과 봉지층은 유기막과 무기막이 교대로 적층된 구조일 수도 있다. 무기막은 수분이나 산소의 침투를 차단한다. 유기막은 무기막의 표면을 평탄화한다. 유기막과 무기막이 여러 겹으로 적층되면, 단일 층에 비해 수분이나 산소의 이동 경로가 길어져 발광 소자층(14)에 영향을 주는 수분/산소의 침투가 효과적으로 차단될 수 있다.
봉지층 상에 편광판(18)이 접착될 수 있다. 편광판(18)은 표시장치의 야외 시인성을 개선한다. 편광판(18)은 표시패널(100)의 표면으로부터 반사되는 빛을 줄이고, 회로층(12)의 금속으로부터 반사되는 빛을 차단하여 픽셀들의 밝기를 향상시킨다. 편광판(18)은 선편광판과 위상지연필름이 접합된 편광판 또는 원편광판으로 구현될 수 있다.
도 3은 고 PPI 영역의 픽셀 배치의 일 예를 보여주는 도면이다. 도 4는 저 PPI 영역의 픽셀들과 투광부의 일 예를 보여주는 도면이다. 도 3 및 도 4에서 픽셀들에 연결된 배선은 생략되어 있다.
도 3을 참조하면, 제1 영역(DA)은 고 PPI로 배열된 픽셀들(PIX1, PIX2)을 포함한다. 픽셀들(PIX1, PIX2) 각각은 삼원색의 R, G 및 B 서브 픽셀이 하나의 픽셀로 구성된 리얼 타입 픽셀로 구현될 수 있다. 픽셀들(PIX1, PIX2) 각각은 도면에서 생략된 W 서브 픽셀을 더 포함할 수 있다.
픽셀들 각각은 서브 픽셀 렌더링 알고리즘을 이용하여 두 개의 서브 픽셀이 하나의 픽셀로 구성될 수 있다. 예를 들어, 제1 픽셀(PIX1)은 R 및 제1 G 서브 픽셀로 구성되고, 제2 픽셀(PIX2)은 B 및 제2 G 서브 픽셀로 구성될 수 있다. 제1 및 제2 픽셀들(PIX1, PIX2) 각각에서 부족한 컬러 표현은 이웃한 픽셀들 간의 해당 컬러 데이터들의 평균값으로 보상될 수 있다. 제1 및 제2 픽셀들(PIX1, PIX2)의 R, G, 및 B 서브 픽셀들을 조합하여 백색을 표현할 수 있다.
제1 영역(DA)의 픽셀들은 소정 크기의 단위 픽셀 그룹(PG1, PG2)으로 정의될 수 있다. 단위 픽셀 그룹(PG1, PG2)은 네 개의 서브 픽셀들을 포함하는 소정 크기의 픽셀 영역이다. 단위 픽셀 그룹(PG1, PG2)은 제1 방향(X축), 제1 방향과 직교하는 제2 방향(Y축), 제1 방향과 제2 방향 사이의 경사각 방향(Θx 및 Θy축)에서 반복한다. Θx 및 Θy 는 각각 X축 및 Y축이 45°회전된 경사축 방향을 나타낸다.
단위 픽셀 그룹(PG1, PG2)은 평행 사변형의 픽셀 영역(PG1) 또는 마름모 형태의 픽셀 영역(PG2)일 수 있다. 단위 픽셀 그룹(PG1, PG2)은 직사각형, 정사각형 등도 포함되는 것으로 해석되어야 한다.
단위 픽셀 그룹(PG1, PG2)의 서브 픽셀들은 제1 컬러의 서브 픽셀, 제2 컬러의 서브 픽셀 및 제3 컬러의 서브 픽셀을 포함하되, 제1 내지 제3 컬러의 서브 픽셀들 중 어느 하나의 서브 픽셀이 두 개이다. 예를 들어, 단위 픽셀 그룹(PG1, PG2)은 하나의 R 서브 픽셀, 두 개의 G 서브 픽셀, 및 하나의 B 서브 픽셀을 포함할 수 있다. 단위 픽셀 그룹(PG1, PG2) 내의 서브 픽셀들은 컬러별로 발광 소자의 발광 효율이 다를 수 있다. 이를 고려하여, 서브 픽셀들의 크기가 컬러별로 달라질 있다. 예를 들어, R, G, 및 B 서브 픽셀들 중에서 B 서브 픽셀이 가장 크고, G 서브 픽셀이 가장 작을 수 있다.
도 4를 참조하면, 제2 영역(CA)은 소정 거리만큼 이격된 픽셀 그룹(PG)과, 이웃한 픽셀 그룹들(PG) 사이에 배치된 투광부들(AG)을 포함한다. 투광부들(AG)을 통해 외부 광이 센서 모듈의 렌즈로 수광된다. 투광부들(AG)은 최소한의 광손실로 빛이 입사될 수 있도록 금속 없이 투과율이 높은 투명한 매질들을 포함할 수 있다. 다시 말하여, 투광부들(AG)은 금속 배선이나 픽셀들을 포함하지 않고 투명한 절연 재료들로 이루어질 수 있다. 투광부들(AG)로 인하여 제2 영역(CA)의 PPI가 제1 영역(DA) 보다 낮아지게 된다.
제2 영역(CA)의 픽셀 그룹(PG)은 하나 또는 두 개의 픽셀이 포함될 수 있다. 픽셀 그룹의 픽셀들 각각은 두 개 내지 네 개의 서브 픽셀들을 포함할 수 있다. 예를 들어, 픽셀 그룹 내의 1 픽셀은 R, G 및 B 서브 픽셀을 포함하거나 두 개의 서브 픽셀들을 포함하고, W 서브픽셀을 더 포함할 수 있다. 도 4의 예에서, 제1 픽셀(PIX1)은 R 및 G 서브 픽셀로 구성되고, 제2 픽셀(PIX2)은 B 및 G 서브 픽셀로 구성된 예이나 이에 한정되지 않는다.
제2 영역에 배치된 픽셀 그룹(PG) 내에서 제1 및 제2 픽셀(PIX1, PIX2)이 배치될 수 있다. 제1 픽셀(PIX1)은 R 및 제1 G 서브 픽셀로 구성되고, 제2 픽셀(PIX2)은 B 및 제2 G 서브 픽셀로 구성될 수 있다. 제1 및 제2 픽셀들(PIX1, PIX2) 각각에서 부족한 컬러 표현은 이웃한 픽셀들 간의 해당 컬러 데이터들의 평균값으로 보상될 수 있다. 제1 및 제2 픽셀들(PIX1, PIX2)의 R, G, 및 B 서브 픽셀들을 조합하여 백색을 표현할 수 있다.
투광부들(AG)의 형상은 도 4에서 원형으로 예시되었으나, 이에 한정되지 않는다. 예를 들어, 투광부들(AG)은 원형, 타원형, 다각형 등 다양한 형태로 설계될 수 있다.
표시패널의 제조 공정에서 초래되는 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 구동 소자의 전기특성에서 차이가 있을 수 있고 이러한 차이는 픽셀들의 구동 시간이 경과됨에 따라 더 커질 수 있다. 픽셀들 간에 구동 소자의 전기적 특성 편차를 보상하기 위해, 유기 발광 표시장치에 내부 보상 기술 또는 외부 보상 기술이 적용될 수 있다. 내부 보상 기술은 픽셀 회로 각각에 구현된 내부 보상 회로를 이용하여 서브 픽셀별로 구동 소자의 문턱 전압을 샘플링하여 그 문턱 전압만큼 구동 소자의 게이트-소스간 전압(Vgs)을 보상한다. 외부 보상 기술은 외부 보상 회로를 이용하여 구동 소자들의 전기적 특성에 따라 변하는 구동 소자의 전류 또는 전압을 실시간 센싱한다. 외부 보상 기술은 픽셀 별로 센싱된 구동 소자의 전기적 특성 편차(또는 변화) 만큼 입력 영상의 픽셀 데이터(디지털 데이터)를 변조함으로써 픽셀들 각각에서 구동 소자의 전기적 특성 편차(또는 변화)를 실시간 보상한다. 표시패널 구동부는 외부 보상 기술 및/또는 내부 보상 기술을 이용하여 픽셀들을 구동할 수 있다.
도 5 내지 도 7은 본 발명의 픽셀 회로에 적용 가능한 다양한 픽셀 회로를 보여 주는 회로도들이다.
도 5를 참조하면, 픽셀 회로는 발광 소자(OLED), 발광 소자(OLED)에 전류를 공급하는 구동 소자(DT), 스캔 펄스(SCAN)에 응답하여 데이터 라인(DL)을 연결하는 스위치 소자(M01), 및 구동 소자(DT)의 게이트에 연결된 커패시터(Cst)를 포함한다. 구동 소자(DT)와 스위치 소자(M01)는 n 채널 트랜지스터들로 구현될 수 있다.
픽셀 구동 전압(ELVDD)은 전원 라인(PL)을 통해 구동 소자(DT)의 제1 전극에 인가된다. 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(OLED)에 전류를 공급하여 발광 소자(OLED)를 구동한다. 발광 소자(OLED)는 애노드 전극과 캐소드 전극 사이의 순방향 전압이 문턱 전압 이상일 때 턴-온되어 발광한다. 커패시터(Cst)는 구동 소자(DT)의 게이트 전극과 소스 전극 사이에 연결되어 구동 소자(DT)의 게이트-소스간 전압(Vgs)를 유지한다.
도 6은 외부 보상 회로에 연결된 픽셀 회로의 일 예이다.
도 6을 참조하면, 픽셀 회로는 기준 전압 라인(REFL)과 구동 소자(DT)의 제2 전극(또는 소스) 사이에 연결된 제2 스위치 소자(M02)를 더 포함한다. 이 픽셀 회로에서 구동 소자(DT)와 스위치 소자들(M01, MO2)은 n 채널 트랜지스터들로 구현될 수 있다.
제2 스위치 소자(M02)는 스캔 펄스(SCAN) 또는 별도의 센싱 펄스(SENSE)에 응답하여 기준 전압(Vref)을 인가한다. 기준 전압(VREF)은 기준 전압 라인(REFL)을 통해 픽셀 회로에 인가된다.
센싱 모드에서 구동 소자(DT)의 채널을 통해 흐르는 전류 또는 구동 소자(DT)와 발광 소자(OLED) 사이의 전압이 기준 라인(REFL)을 통해 센싱된다. 기준 라인(REFL)을 통해 흐르는 전류는 적분기를 통해 전압으로 변환되고 아날로그-디지털 변환기(Analog-to-digital converter, ADC)를 통해 디지털 데이터로 변환된다. 이 디지털 데이터는 구동 소자(DT)의 문턱 전압 또는 이동도 정보를 포함한 센싱 데이터이다. 센싱 데이터는 데이터 연산부로 전송된다. 데이터 연산부는 ADC로부터의 센싱 데이터를 입력 받아 센싱 데이터를 바탕으로 선택된 보상값을 픽셀 데이터에 더하거나 곱하여 픽셀들의 구동 편차와 열화를 보상할 수 있다.
도 7은 내부 보상 회로가 적용된 픽셀 회로의 일 예를 보여 주는 회로도들이다. 도 8은 도 7에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다.
도 7 및 도 8을 참조하면, 픽셀 회로는 발광 소자(OLED), 발광 소자(OLED)에 전류를 공급하는 구동 소자(DT), 및 발광 소자(OLED)와 구동 소자(DT)에 인가되는 전압을 스위칭하는 스위치 회로를 포함한다.
스위치 회로는 픽셀 구동 전압(ELVDD), 저전위 전원 전압(ELVSS), 초기화 전압(Vini)이 인가되는 전원 라인들(PL1, PL2, PL3), 데이터 라인(DL), 및 게이트 라인들(GL1, GL2, GL3)에 연결되어 스캔 펄스[SCAN(N-1), SCAN(N)]와 EM 펄스[EM(N)]에 응답하여 발광 소자(OLED)와 구동 소자(DT)에 인가되는 전압을 스위칭한다. 스위치 회로는 제1 내지 제6 스위치 소자들(M1~M6)을 이용하여 구동 소자(DT)의 문턱 전압(Vth)을 샘플링하고, 픽셀 데이터의 데이터 전압(Vdata)을 구동 소자(DT)에 인가하는 내부 보상 회로를 포함한다. 구동 소자(DT)와 스위치 소자들(M1~M6) 각각은 p 채널 TFT로 구현될 수 있다.
픽셀 회로의 구동 기간은 도 10에 도시된 바와 같이 초기화 기간(Tini), 샘플링 기간(Tsam), 및 발광 기간(Tem)으로 나뉘어질 수 있다. 초기화 기간(Tini)과 샘플링 기간(Tsam)은 데이터 전압(Vdata)에 동기되는 스캔 펄스에 정의된다.
제N 스캔 펄스[SCAN(N)]는 샘플링 기간(Tsam)에 게이트 온 전압(VGL)으로 발생되어 제N 스캔 라인(GL1)에 인가된다. 제N 스캔 펄스[SCAN(N)]는 제N 픽셀 라인의 픽셀들에 인가되는 데이터 전압(Vdata)과 동기된다. 제N-1 스캔 펄스[SCAN(N-1)]는 샘플링 기간에 앞선 초기화 기간(Tini)에 게이트 온 전압(VGL)으로 발생되어 제N-1 스캔 라인(GL2)에 인가된다. 제N-1 스캔 펄스[SCAN(N)]는 제N 스캔 펄스[SCAN(N)]에 앞서 발생되어 제N-1 픽셀 라인의 픽셀들에 인가되는 데이터 전압(Vdata)과 동기된다. EM 펄스[EM(N)]는 초기화 기간(Tin) 및 샘플링 기간(Tsam)에 게이트 오프 전압(VGH)으로 발생되어 EM 라인(GL3)에 인가된다. EM 펄스[EM(n)]는 제N-1 및 제N 픽셀 라인들의 픽셀들에 동시에 인가될 수 있다.
초기화 기간(Tini) 동안, 제N-1 스캔 라인(GL2)에 게이트 온 전압(VGL)의 제N-1 스캔 펄스[SCAN(N-1)]가 인가되고, EM 라인(GL3)에 게이트 오프 전압(VGH)의 EM 펄스가 인가된다. 이 때, 제N 스캔 라인(GL1)은 게이트 오프 전압(VGH)이다. 초기화 기간(Tin) 동안, 제N-1 스캔 펄스[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 제5 스위치 소자(M5)가 턴-온되어 제1 영역(DA)의 픽셀 회로를 초기화한다.
샘플링 기간 동안(Tsam), 게이트 온 전압(VGL)의 제N 스캔 펄스[SCAN(N)]가 제N 스캔 라인(GL1)에 인가된다. 이 때, 제N-1 스캔 라인(GL2)과 EM 라인(GL3)은 게이트 오프 전압(VGH)이다. 샘플링 기간(Tsam) 동안, 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 따라 제1 및 제2 스위치 소자들(M1, M2)이 턴-온되어 구동 소자(DT)가 턴-온되어 구동 소자(DT)의 문턱 전압(Vth)이 샘플링되고 커패시터(Cst1)에 문턱 전압(Vth) 만큼 보상된 데이터 전압(Vdata)이 저장된다. 이와 동시에, 제6 스위치 소자(M6)가 샘플링 기간(Tsam) 동안 턴-온되어 제4 노드(n4)의 전압을 기준 전압(Vref)으로 낮추어 발광 소자(OLED)의 발광을 억제한다.
발광 기간(Tem)이 시작될 때, EM 라인(GL3)은 게이트 온 전압(VGL)으로 반전된다. 발광 기간(Tem) 동안, 스캔 라인들(GL1, GL2)은 게이트 오프 전압(VGH)을 유지한다. 발광 기간(Tem) 동안, 제3 및 제4 스위치 소자들(M3, M4)이 턴-온되어 발광 소자(OLED)가 발광될 수 있다. 발광 기간(Tem) 동안, 저 계조의 휘도를 정밀하게 표현하기 위하여, EM 펄스[EM(N)]가 게이트 온 저압(VGL)과 게이트 오프 전압(VGH) 사이에서 소정의 듀티비로 그 전압 레벨이 반전될 수 잇다. 이 경우, 제3 및 제4 스위치 소자들(M3, M4)이 발광 기간(Tem) 동안 EM 펄스[EM(N)]의 듀티비에 따라 온/오프를 반복할 수 있다.
발광 소자(OLED)의 애노드 전극은 제4 및 제6 스위치 소자들(M4, M6) 사이의 제4 노드(n4)에 연결된다. 제4 노드(n4)는 발광 소자(OLED)의 애노드 전극, 제4 스위치 소자(M4)의 제2 전극, 및 제6 스위치 소자(M6)의 제2 전극에 연결된다. 발광 소자(OLED)의 캐소드 전극에 저전위 전원 전압(ELVSS)이 인가된다. 발광 소자(OLED)는 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 흐르는 전류(IDS)로 발광된다. 발광 소자(OLED)의 전류 패스는 제3 및 제4 스위치 소자(M3, M4)에 의해 스위칭된다.
커패시터(Cst1)는 VDD 라인(PL1)과 제2 노드(n2) 사이에 연결된다.
샘플링 기간(Tsam)이 끝나 후, 샘플링된 구동 소자(DT)의 문턱 전압(Vth) 만큼 보상된 데이터 전압(Vdata)이 커패시터(Cst1)에 충전된다. 서브 픽셀들 각각에서 데이터 전압(Vdata)이 구동 소자(DT)의 문턱 전압(Vth) 만큼 보상되기 때문에 서브 픽셀들에서 구동 소자(DT)의 특성 편차가 보상된다.
제1 스위치 소자(M1)는 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 제2 노드(n2)와 제3 노드(n3)를 연결한다. 제2 노드(n2)는 구동 소자(DT)의 게이트 전극, 커패시터(Cst1)의 제1 전극, 및 제1 스위치 소자(M1)의 제1 전극에 연결된다. 제3 노드(n3)는 구동 소자(DT)의 제2 전극, 제1 스위치 소자(M1)의 제2 전극, 및 제4 스위치 소자(M4)의 제1 전극에 연결된다. 제1 스위치 소자(M1)의 게이트 전극은 제N 스캔 라인(GL1)에 연결되어 제N 스캔 펄스[SCAN(N)]를 공급받는다. 제1 스위치 소자(M1)의 제1 전극은 제2 노드(n2)에 연결되고, 제1 스위치 소자(M1)의 제2 전극은 제3 노드(n3)에 연결된다.
제1 스위치 소자(M1)는 1 프레임 기간에서 제N 스캔 펄스[SCAN(N)]가 게이트 온 전압(VGL)으로 발생되는 아주 짧은 1 수평 기간(1H) 동안 턴-온되기 때문에 오프 상태에서 누설 전류가 발생될 수 있다. 제1 스위치 소자(M1)의 누설 전류를 억제하기 위하여, 제1 스위치 소자(M1)는 두 개의 트랜지스터들이 직렬로 연결된 듀얼 게이트(dual gate) 구조의 트랜지스터로 구현될 수 있다.
제2 스위치 소자(M2)는 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 데이터 전압(Vdata)을 제1 노드(n1)에 공급한다. 제2 스위치 소자(M2)의 게이트 전극은 제N 스캔 라인(GL1)에 연결되어 제N 스캔 펄스[SCAN(N)]를 공급받는다. 제2 스위치 소자(M2)의 제1 전극은 제1 노드(n1)에 연결된다. 제2 스위치 소자(M2)의 제2 전극은 데이터 전압(Vdata)이 인가되는 제1 영역(DA)의 데이터 라인(DL)에 연결된다. 제1 노드(n1)는 제2 스위치 소자(M2)의 제1 전극, 제3 스위치 소자(M2)의 제2 전극, 및 구동 소자(DT)의 제1 전극에 연결된다.
제3 스위치 소자(M3)는 EM 펄스[EM(N)]의 게이트 온 전압(VEL)에 응답하여 턴-온되어 VDD 라인(PL1)을 제1 노드(n1)에 연결한다. 제3 스위치 소자(M3)의 게이트 전극은 EM 라인(GL3)에 연결되어 EM 펄스[EM(N)]를 공급받는다. 제3 스위치 소자(M3)의 제1 전극은 VDD 라인(PL1)에 연결된다. 제3 스위치 소자(M3)의 제2 전극은 제1 노드(n1)에 연결된다.
제4 스위치 소자(M4)는 EM 펄스[EM(N)]의 게이트 온 전압(VEL)에 응답하여 턴-온되어 제3 노드(n3)를 발광 소자(OLED)의 애노드 전극에 연결한다. 제4 스위치 소자(M4)의 게이트 전극은 EM 라인(GL3)에 연결되어 EM 펄스[EM(N)]를 공급받는다. 제4 스위치 소자(M4)의 제1 전극은 제3 노드(n3)에 연결되고, 제2 전극은 제4 노드(n4)에 연결된다.
제5 스위치 소자(M5)는 제N-1 스캔 펄스[SCAN(N-1)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 제2 노드(n2)를 Vini 라인(PL2)에 연결한다. 제5 스위치 소자(M5)의 게이트 전극은 제N-1 스캔 라인(GL2)에 연결되어 제N-1 스캔 펄스[SCAN(N-1)]를 공급받는다. 제5 스위치 소자(M5)의 제1 전극은 제2 노드(n2)에 연결되고, 제2 전극은 Vini 라인(PL2)에 연결된다. 제5 스위치 소자(M5)의 누설 전류를 억제하기 위하여, 제5 스위치 소자(M5)는 두 개의 트랜지스터들이 직렬로 연결된 듀얼 게이트 구조의 트랜지스터로 구현될 수 있다.
제6 스위치 소자(M6)는 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 Vini 라인(PL2)을 제4 노드(n4)에 연결한다. 제6 스위치 소자(M6)의 게이트 전극은 제N 스캔 라인(GL1)에 연결되어 제N 스캔 펄스[SCAN(N)]를 공급받는다. 제6 스위치 소자(M6)의 제1 전극은 Vini 라인(PL2)에 연결되고, 제2 전극은 제4 노드(n4)에 연결된다.
다른 실시예에서, 제5 및 제6 스위치 소자(M5, M6)의 게이트 전극은 제N-1 스캔 펄스[SCAN(N-1)]이 인가되는 제N-1 스캔 라인(GL2)에 공통으로 연결될 수 있다. 이 경우, 제5 및 제6 스위치 소자(M5, M6)는 제N-1 스캔 펄스[SCAN(N-1)]에 응답하여 동시에 턴-온될 수 있다.
구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(OLED)에 흐르는 전류를 조절하여 발광 소자(OLED)를 구동한다. 구동 소자(DT)는 제2 노드(n2)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.
초기화 기간(Tini) 동안 제N-1 스캔 펄스[SCAN(N-1)]가 게이트 온 전압(VGL)으로 발생된다. 제N 스캔 펄스[SCAN(N)]와 EM 펄스[EM(N)]는 초기화 기간(Tini) 동안 게이트 오프 전압(VGH)을 유지한다. 따라서, 초기화 기간(Tini) 동안 제5 스위치 소자(M5)가 턴-온(turn-on)되어 제2 및 제4 노드(n2, n4)가 Vini로 초기화된다. 초기화 기간(Tini)과 샘플링 기간(Tsam) 사이에 홀드 기간이 설정될 수 있다. 홀드 기간에서 스캔 라인들(GL1, GL2)과 EM 라인들(GL3)의 전압은 게이트 오프 전압(VGH)이다.
샘플링 기간(Tsam) 동안 제N 스캔 펄스[SCAN(N)]가 게이트 온 전압(VGL)으로 발생된다. 제N 스캔 펄스[SCAN(N)]의 펄스는 제N 픽셀 라인의 데이터 전압(Vdata)에 동기된다. 제N-1 스캔 펄스[SCAN(N-1)]와 EM 펄스[EM(N)]는 샘플링 기간(Tsam) 동안 게이트 오프 전압(VEH)을 유지한다. 따라서, 샘플링 기간(Tsam) 동안 제1 및 제2 스위치 소자들(M1, M2)이 턴-온된다.
샘플링 기간(Tsam) 동안 구동 소자(DT)의 게이트 전압(DTG)이 제1 및 제2 스위치 소자(M1, M2)를 통해 흐르는 전류에 의해 상승된다. 구동 소자(DT)가 턴-오프될 때 구동 소자(DT)의 게이트 전극 전압(DTG)은 Vdata - |Vth|이고, 구동 소자(DT)의 소스 전극 전압은 ELVDD-|Vth|이다. 따라서, 커패시터(Cst1)에 샘플링된 구동 소자(DT)의 문턱 전압(Vth)이 저장될 때 구동 소자(DT)의 게이트-소스간 전압(Vgs)은 ELVDD-Vdata 이다. 그 결과, 발광 기간(Tem) 동안 발광 소자(OLED)에 흐르는 전류(Ioled)는 구동 소자(DT)의 문턱 전압(Vth)에 영향을 받지 않는다.
발광 기간(Tem) 동안 EM 펄스[EM(N)]가 게이트 온 전압(VEL)일 때 ELVDD와 발광 소자(OLED) 사이에 전류가 흘러 발광 소자(OLED)가 발광될 수 있다. 발광 기간(Tem) 동안, 제N-1 및 제N 스캔 펄스[SCAN(N-1), SCAN(N)]는 게이트 오프 전압(VGH)을 유지한다. 발광 기간(Tem) 동안, 제3 및 제4 스위치 소자들(M3, M4)은 EM 펄스(EM)의 게이트 온 전압(VEL)에 따라 턴-온된다. EM 펄스[EM(N)]가 게이트 온 전압(VEL)일 때 제3 및 제4 스위치 소자들(M3, M4)이 턴-온되어 발광 소자(OLED)에 전류가 흐른다. 이 때, 구동 소자(DT)를 통해 발광 소자(OLED)에 흐르는 전류(Ioled)는 Ioled = K(ELVDD-Vdata)2이다. K는 구동 소자(DT)의 전하 이동도, 기생 용량 및 채널비(W/L) 등에 의해 결정되는 상수 값이다.
제2 영역(CA)의 PPI는 제1 영역(DA)의 PPI에 비하여 낮기 때문에 단위 픽셀당 전류량이 제1 영역(DA)에 비하여 많다. 따라서, 동일한 계조값을 갖는 픽셀 데이터가 제1 영역(DA)의 픽셀과 제2 영역(CA)의 픽셀에 기입될 때 제2 영역(CA)에 배치된 구동 소자(DT)의 소스-드레인 전류(ISD)가 제1 영역(DA)에 배치된 구동 소자(DT)의 그 것(ISD) 보다 높다.
제2 영역(CA)의 PPI가 제1 영역(DA) 대비 1/4 일 수 있다. 이 경우, 제2 영역(CA)의 단위 픽셀당 전류량이 제1 영역(DA)의 4 배이다. 이 때, 픽셀 구동 전압(ELVDD)과 저전위 전원 전압(ELVSS) 간의 전압 마진(Voltage margin)이 확보되지 않으면, 구동 소자(DT)가 선형 영역(Linear region)에서 동작할 수 있다. 이하에서, "픽셀 구동 전압(ELVDD)과 저전위 전원 전압(ELVSS) 간의 전압 마진"은 ELVDD-ELVSS 마진으로 약칭한다.
도 9 및 도 10에 도시된 바와 같이, 제2 영역(CA)에 배치된 구동 소자(DT)가 포화 영역(saturation region)에서 동작하지 않고 선형 영역에서 동작할 때, 구동 소자(DT)의 소스-드레인간 작은 전압(VSD) 변동에도 구동 소자(DT)의 채널을 통해 발광 소자(DT)에 흐르는 소스-드레인간 전류(ISD)가 급변하여 발광 소자(OLED)의 휘도가 변할 수 있다. 이 경우, 제2 영역(CA) 내의 휘도가 위치별로 달라지기 때문에 화질이 저하된다. 도 9에는 "VOLED"는 발광 소자(OLED)의 양단에 인가된 전압이다. 도 10에서 "INORMAL"은 제1 영역(DA)에 배치된 구동 소자(DT)의 소스-드레인간 전류(ISD)이다. "IUDC"는 제2 영역(CA)에 배치된 구동 소자(DT)의 소스-드레인간 전류(ISD)이다.
픽셀 어레이의 픽셀들에 공통으로 인가되는 픽셀 구동 전압(ELVDD)를 높이거나 저전위 전원 전압(ELVSS)를 낮추면 제2 영역(CA)의 ELVDD-ELVSS 마진을 확보할 수 있으나 소비 전력이 상승한다.
본 발명은 전류량이 높은 저 PPI 영역 즉, 제2 영역(CA)의 ELVDD-ELVSS 마진을 확보하기 위하여, 도 11에 도시된 바와 같이, 영역별로 캐소드 전극을 분리하고 제2 영역(CA)에 인가되는 저전위 전원 전압(ELVSS)을 낮춘다.
도 11은 발광 소자의 캐소드 전극을 저 PPI 영역과 고 PPI 영역 간에 분리하여 영역별로 독립적인 저전위 전원 전압이 픽셀들에 인가되는 예를 보여 주는 도면이다.
도 11을 참조하면, 제1 영역(DA)은 제1 캐소드 전극(CAT1)을 포함한다. 제1 캐소드 전극(CAT1)은 제1 영역(DA)에 배치된 픽셀들의 발광 소자들(OLED)에 공통으로 연결된다. 제1 저전위 전원 전압(ELVSS1)이 제1 캐소드 전극(CAT1)에 인가된다.
제2 영역(CA)은 제2 캐소드 전극(CAT2)을 포함한다. 제2 캐소드 전극(CAT2)은 제2 캐소드 전극(CAT2)으로부터 분리된다. 따라서, 제1 캐소드 전극(CAT1)과 제2 캐소드 전극(CAT2)은 서로 다른 전압 레벨의 저전위 전원 전압(ELVSS1, ELVSS2)을 영역별로 픽셀들에 인가할 수 있다.
제2 캐소드 전극(CAT2)은 제2 영역(CA)에 배치된 픽셀들의 발광 소자들(OLED)에 공통으로 연결된다. 제2 저전위 전원 전압(ELVSS2)이 제2 캐소드 전극(CAT2)에 연결된다. 제2 저전위 전원 전압(ELVSS2)은 제1 저전위 전원 전압(ELVSS1) 보다 낮은 전압으로 설정되어 제2 영역(CA)의 ELVDD-ELVSS 전압 마진을 크게 한다. 그 결과, 제2 영역(CA)의 구동 소자(DT)는 도 12에 도시된 바와 같이 포화 영역에서 동작할 수 있다. 도 12에서, “Normal PXL”은 제1 영역(DA)의 픽셀이고, “UDC PXL”은 제2 영역(CA)의 픽셀이다. “Normal PXL Margin”은 제1 영역(DA)의 ELVDD-ELVSS1 마진이고, “UDC PXL Margin”은 제2 영역(CA)의 ELVDD-ELVSS2 마진이다. 도트(Dot)는 핀치 오프 전압(Pinch-off voltage)이다. 제2 영역(CA)의 휘도를 높이기 위하여, 구동 소자(DT)의 게이트-소스간 전압(Vgs)을 높일 수 있다. 구동 소자(DT)의 게이트-소스간 전압(Vgs)이 높아지면, 구동 소자(DT)의 전류량(ISD)이 높아지고 핀치 오프 전압이 증가된다.
제1 및 제2 캐소드 전극(CAT1, CAT2)은 동일한 전극 물질로 형성될 수 있다. 캐소드 전극(CAT1, CAT2)이 픽셀 어레이(DA, CA)의 영역별로 분리되기 때문에 캐소드 전극(CAT1, CAT2)은 다른 재료로 형성될 수 있다. 예를 들어, 제2 캐소드 전극(CAT2)은 제2 영역(CA)의 투과율을 높이기 위하여 제1 캐소드 전극(CAT1) 보다 광 투과율이 더 높은 전극 물질로 형성될 수 있다. 이 경우, 제2 캐소드 전극(CAT2)은 제1 캐소드 전극(CAT1) 보다 투과율이 높다.
표시패널(100)은 제2 캐소드 전극(CAT)에 연결된 VSS 라인(101)을 더 포함할 수 있다. VSS 라인(101)은 제1 영역(DA)을 가로 질러 제2 캐소드 전극(CAT2)에 연결될 수 있다. VSS 라인(101)은 표시패널(100) 상에 저항이 작은 금속으로 형성될 수 있다.
도 13은 본 발명의 실시예에 따른 표시패널과 표시패널 구동부를 보여 주는 블록도이다. 도 14는 도 13에 도시된 드라이브 IC의 구성과 외부 전원부의 출력 전압을 보여 주는 블록도이다.
도 13 및 도 14를 참조하면, 표시장치는 화면 상에 픽셀 어레이가 배치된 표시패널(100)과, 표시패널 구동부, 외부 전원부(500) 등을 포함한다.
표시패널(100)의 픽셀 어레이(DA, CA)는 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 게이트 라인들(GL), 및 데이터 라인들(DL)과 게이트 라인들(GL)에 의해 정의된 매트릭스 형태로 배열된 픽셀들(P)을 포함한다. 픽셀 어레이(DA, CA)는 도 17에 도시된 VDD 라인(PL1), Vini 라인(PL2), VSS 라인(101) 등의 전원 라인들을 더 포함한다.
픽셀 어레이(DA, CA)는 도 1과 같이 회로층(12)과 발광 소자층(18)으로 나뉘어질 수 있다. 발광 소자층(18) 위에 터치 센서 어레이가 배치될 수 있다. 픽셀 어레이(DA, CA)의 픽셀들 각각은 전술한 바와 같이 두 개 내지 네 개의 서브 픽셀들을 포함할 수 있다. 서브 픽셀들 각각은 회로층(12)에 배치된 픽셀 회로를 포함한다.
픽셀 어레이(DA, CA)의 제2 영역(CA)은 투광부들(AG)을 포함한다. 표시패널(100)의 배면 아래에 도 1과 같이 제2 영역(CA)을 향하는 센서 모듈(SS1)이 배치된다.
표시패널 구동부는 입력 영상의 픽셀 데이터를 픽셀들(P)에 기입한다. 픽셀들(P)은 다수의 서브 픽셀들을 포함한다.
표시패널 구동부는 픽셀 데이터의 데이터 전압을 데이터 라인들(DL)에 공급하는 데이터 구동부(306)와, 게이트 펄스를 게이트 라인들(GL)에 순차적으로 공급하는 게이트 구동부(120)를 포함한다. 데이터 구동부(306)는 도 14에 도시된 바와 같이 드라이브 IC(D-IC)에 집적될 수 있다. 표시패널 구동부는 도면에서 생략된 터치센서 구동부를 더 포함할 수 있다.
드라이브 IC(D-IC)는 표시패널(100) 상에 접착될 수 있다. 드라이브 IC(D-IC)는 호스트 시스템(200)으로부터 입력 영상의 픽셀 데이터와 타이밍 신호를 입력 받아 픽셀들에 픽셀 데이터의 데이터 전압을 공급하고, 데이터 구동부(306)와 게이트 구동부(120)를 동기시킨다.
드라이브 IC(D-IC)는 데이터 채널들을 통해 데이터 라인들(DL)에 연결되어 데이터 라인들(DL)에 픽셀 데이터의 데이터 전압을 공급한다. 드라이브 IC(D-IC)는 게이트 타이밍 신호 출력 채널들을 통해 게이트 구동부(120)를 제어하기 위한 게이트 타이밍 신호를 출력할 수 있다. 타이밍 콘트롤러(303)로부터 발생된 게이트 타이밍 신호는 스타트 펄스(Gate start pulse, VST), 시프트 클럭(Gate shift clock, CLK) 등을 포함할 수 있다. 스타트 펄스(VST)와 시프트 클럭(CLK)은 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이에서 스윙(swing)한다. 레벨 시프터(307)로부터 출력된 게이트 타이밍 신호(VST, CLK)는 게이트 구동부(120)에 인가되어 게이트 구동부(120)의 시프트 동작을 제어한다.
게이트 구동부(120)는 픽셀 어레이와 함께 표시패널(100)의 회로층에 형성되는 시프트 레지스터(shift register)를 포함할 수 있다. 게이트 구동부(120)의 시프트 레지스터는 타이밍 콘트롤러(303)의 제어 하에 게이트 신호를 게이트 라인들(GL)에 순차적으로 공급한다. 게이트 신호는 스캔 펄스와, 발광 신호의 EM 펄스를 포함할 수 있다. 게이트 구동부(120)는 스캔 펄스를 출력하는 스캔 구동부와, EM 펄스를 출력하는 EM 구동부를 포함할 수 있다. 도 14에서 GVST와 GCLK은 스캔 구동부에 입력되는 게이트 타이밍 신호이다. EVST와 ECLK은 EM 구동부에 입력되는 게이트 타이밍 신호이다.
드라이브 IC(D-IC)는 호스트 시스템(200), 제1 메모리(301), 및 표시패널(100)에 연결될 수 있다. 드라이브 IC(D-IC)는 데이터 수신 및 연산부(308), 타이밍 콘트롤러(303), 데이터 구동부(306), 감마 보상전압 발생부(305), 내부 전원부(304), 제2 메모리(302) 등을 포함할 수 있다.
데이터 수신 및 연산부(308)는 호스트 시스템(200)으로부터 디지털 신호로 입력된 픽셀 데이터를 수신하는 수신부와, 수신부를 통해 입력된 픽셀 데이터를 처리하여 화질을 향상시키는 데이터 연산부를 포함한다. 데이터 연산부는 압축된 픽셀 데이터를 디코딩(Decoding)하여 복원하는 데이터 복원부와, 미리 설정된 광학 보상값을 픽셀 데이터에 더하는 광학 보상부 등을 포함할 수 있다. 광학 보상값은 제조 공정에서 촬영된 카메라 영상을 바탕으로 측정된 화면의 휘도를 바탕으로 픽셀 데이터 각각의 휘도를 보정하기 위한 값으로 설정될 수 있다.
타이밍 콘트롤러(303)는 호스트 시스템(200)으로부터 수신되는 입력 영상의 픽셀 데이터를 데이터 구동부(306)에 제공한다. 타이밍 콘트롤러(303)는 게이트 구동부(120)를 제어하기 위한 게이트 타이밍 신호와, 데이터 구동부(306)를 제어하기 위한 소스 타이밍 신호를 발생하여 게이트 구동부(120)와 데이터 구동부(306)의 동작 타이밍을 제어한다.
데이터 구동부(306)는 디지털-아날로그 변환기(Digital to Analog converter, DAC)를 통해 타이밍 콘트롤러(303)로부터 수신된 픽셀 데이터를 포함한 디지털 데이터를 감마 보상전압으로 변환하여 데이터 전압을 출력한다. 데이터 구동부(306)로부터 출력된 데이터 전압은 드라이브 IC(D-IC)의 데이터 채널에 연결된 출력 버퍼를 통해 픽셀 어레이(DA, CA)의 데이터 라인들(DL)에 공급된다.
감마 보상전압 발생부(305)는 전원부(304)로부터의 감마 기준 전압을 분압 회로를 통해 분압하여 계조별 감마 보상전압을 발생한다. 감마 보상전압은 픽셀 데이터의 계조별로 전압이 설정된 아날로그 전압이다. 감마 보상전압 발생부(305)로부터 출력된 감마 보상전압은 데이터 구동부(306)에 제공된다.
내부 전원부(304)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(100)의 픽셀 어레이, 게이트 구동부(120), 및 드라이브 IC(D-IC)의 구동에 필요한 전원을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다. 전원부(304)는 호스트 시스템(200)으로부터 직류 전압을 입력 받아 감마 기준 전압, 게이트 온 전압(VGL, VEL). 게이트 오프 전압(VGH, VEH), 초기화 전압(Vini) 등의 직류 전원을 발생할 수 있다. 감마 기준 전압은 감마 보상전압 발생부(305)에 공급된다. 게이트 온 전압(VGL, VEL)과 게이트 오프 전압(VGH, VEH)은 레벨 시프터(307)와 게이트 구동부(120)에 공급된다. 초기화 전압(Vini)은 Vini 라인(PL3)을 통해 픽셀 어레이(DA, CA)의 픽셀들(P)에 공통으로 공급된다. 초기화 전압(Vini)은 픽셀 구동전압(VDD)보다 낮고 발광 소자(OLED)의 문턱 전압 보다 낮은 직류 전압으로 설정되어 픽셀 회로들의 주요 노드들을 초기화하고, 발광 소자(OLED)의 발광을 억제한다.
제2 메모리(302)는 드라이브 IC(D-IC)에 전원이 입력될 때 제1 메모리(301)로부터 수신된 보상값, 레지스터 설정 데이터 등을 저장한다. 보상값은 화질 향상을 한 다양한 알고리즘에 적용될 수 있다. 보상값은 광학 보상값을 포함할 수 있다. 레지스터 설정 데이터는 데이터 구동부(306), 타이밍 콘트롤러(303), 감마 보상전압 발생부(305) 등의 동작을 정의한다. 제1 메모리(301)는 플래시 메모리(Flash memory)를 포함할 수 있다. 제2 메모리(302)는 SRAM(Static RAM)을 포함할 수 있다.
호스트 시스템(200)은 AP(Application Processor)로 구현될 수 있다. 호스트 시스템(200)은 MIPI(Mobile Industry Processor Interface)를 통해 드라이브 IC(D-IC)에 입력 영상의 픽셀 데이터를 전송할 수 있다. 호스트 시스템(200)은 가요성 인쇄 회로 예를 들면, FPC(Flexible Printed Circuit)를 통해 드라이브 IC(D-IC)에 연결될 수 있다. 호스트 시스템(200)은 모바일 기기에 한정되지 않는다. 예를 들어, 호스트 시스템(200)은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 차량 시스템, 홈 시어터 시스템 등의 메인 회로 보드일 수 있다. 호스트 시스템(200)과 외부 전원부(500)는 연성 회로 기판 예를 들어, FPC(Flexible Printed Circuits)를 통해 표시패널(100)에 연결될 수 있다.
한편, 표시패널(100)은 플렉시블 디스플레이에 적용 가능한 플렉시블 패널로 구현될 수 있다. 플렉시블 디스플레이는 플렉시블 패널을 감거나 접고 구부리는 방법으로 화면의 크기가 가변될 수 있고 다양한 디자인으로 쉽게 제작될 수 있다. 플렉시블 디스플레이는 롤러블 디스플레이(rollable display), 폴더블 디스플레이(foldable display), 벤더블(bendable) 디스플레이, 슬라이더블 디스플레이(slidable display) 등으로 구현될 수 있다. 플렉시블 패널은 소위 "플라스틱 OLED 패널"로 제작될 수 있다. 플라스틱 OLED 패널은 백 플레이트(Back plate)와, 그 백 플레이트 상에 접착된 유기 박막 필름 상에 픽셀 어레이를 포함할 수 있다. 픽셀 어레이 위에 터치 센서 어레이가 형성될 수 있다.
백 플레이트는 PET(Polyethylene terephthalate) 기판일 수 있다. 유기 박막 필름 상에 픽셀 어레이와 터치 센서 어레이가 형성될 수 있다. 백 플레이트는 픽셀 어레이가 습도에 노출되지 않도록 유기 박막 필름을 향하는 투습을 차단할 수 있다. 유기 박막 필름은 PI(Polyimide) 기판일 수 있다. 유기 박막 필름 상에 도시하지 않은 절연 물질로 다층의 버퍼막이 형성될 수 있다. 유기 박막 필름 상에 회로층(12)과 발광 소자층(14)이 적층될 수 있다.
외부 전원부(500)는 연성 회로 기판(FPC)을 통해 픽셀 구동 전압(ELVDD)와 저전위 전원 전압(ELVSS1, ELVSS2)을 표시패널(100)의 픽셀 어레이(DA, CA)에 공급할 수 있다. 외부 전원부(500)는 PMIC(Power Management Integrated Circuit)로 구현될 수 있다.
픽셀 구동 전압(ELVDD)은 픽셀 어레이(DA, CA)의 픽셀들 전체에 같은 전압으로 인가된다. 픽셀들의 구동 전압(Vdata, VGH/VEH, VGL/VEL, Vini)은 픽셀 구동 전압(ELVDD)을 기준으로 설정된다. 저전위 전원 전압(ELVSS1, ELVSS2)은 픽셀 구동 전압(ELVDD)과 낮은 전압이다. 제2 저전위 전원 전압(ELVSS2)은 제1 저전위 전원 전압(ELVSS1) 보다 낮은 전압으로 설정된다. 픽셀 어레이(DA, CA)의 모든 구동 소자들(DT)은 포화 영역(DT)에서 턴-온되어 발광 소자(OLED)에 전류를 공급한다.
도 15는 표시패널에서 저 PPI 영역의 단면 구조를 상세히 보여 주는 단면도이다. 도 15에서 "PIX"는 제2 영역(CA)의 픽셀 영역이고, "AG"는 투광부이다. 투광부(AG) 아래에 센서 모듈(SS1)이 배치된다.
도 15를 참조하면, 기판(SUBS) 상에 회로층(TFTS)이 형성되고, 그 위에 발광 소자층이 형성된다. 회로층(TFTS)은 픽셀 회로, 픽셀 회로에 연결된 신호 라인과 전원 라인 등을 포함한다. 투광부(AG)는 회로층(TFTS)의 절연층들과 연결되는 절연층들(INS)을 포함한다.
발광 소자(OLED)의 애노드 전극(AND)은 픽셀 회로의 구동 소자(DT)에 연결될 수 있다. 애노드 전극(AND)은 투명 또는 반투명 전극 물질로 이루어질 수 있다.
픽셀 정의막(BNK)은 발광 소자(OLED)의 애노드 전극(AND)을 덮을 수 있다. 픽셀 정의막(BNK)은 픽셀들 각각에서 외부로 빛이 통과되는 발광 영역(또는 개구 영역)을 정의한다. 픽셀 정의막(BNK) 상에 스페이서가 형성될 수 있다. 픽셀 정의막(BNK)와 스페이서는 동일한 유기 절연 재료로 일체화될 수 있다. 스페이서는 유기 화합물층(EL)의 증착 공정에서 FMM(Fine Metal Mask)이 애노드 전극(AND)과 접촉되지 않도록 FMM과 애노드 전극(AND) 사이의 갭(gap)을 확보한다.
픽셀 정의막(BNK)에 의해 정의된 픽셀들 각각의 발광 영역에 유기 화합물층(EL)이 형성된다. 발광 소자(OLED)의 캐소드 전극(CAT2)이 픽셀 정의막(BNK), 스페이서(SPC), 및 유기 화합물(EL)을 덮도록 제2 영역(CA)에 형성된다. 캐소드 전극(CAT2)은 VSS 라인(101)에 연결된다. VSS 라인(101)은 캐소드 전극(CAT2)과 동일층에서 캐소드 전극(CAT2)과 동일한 전극 물질로 형성될 수 있다. 또한, VSS 라인(101)은 회로층(TFTS) 내의 저 저항 금속 패턴으로 형성되어 캐소드 전극(CAT2)에 연결될 수 있다. 저 저항 금속 패턴은 회로층(TFTS)과 발광 소자층의 절연층들을 통과하는 콘택홀(Contact hole)을 통해 제2 영역(CA)의 캐소드 전극(CAT2)에 연결될 수 있다.
캡핑층(CPL)은 캐소드 전극(CAT2)을 덮을 수 있다. 캡핑층(CPL)은 무기 절연재료로 형성되어 공기(air)와 캡핑층(CPL) 상에 도포되는 유기 절연재료의 아웃 개싱(out gassing)의 침투를 차단하여 캐소드 전극(CAT2)을 보호한다. 무기 절연층(PAS2)이 캡핑층(CPL)을 덮고, 무기 절연층(PAS2) 상에 평탄화층(PCL)이 형성될 수 있다. 평탄화층(PCL)은 유기 절연 재료를 포함할 수 있다. 봉지층(ENCAP)의 무기 절연층이 평탄화층(PCL) 상에 형성될 수 있다.
도 16 내지 도 19d는 외부 전원부와 픽셀 어레이의 다양한 연결 구조를 보여 주는 도면들이다. 도 16 내지 도 19d에서 픽셀 구동 전압(ELVDSS)은 생략되어 있다.
도 16을 참조하면, 외부 전원부(500)는 제1 저전위 전원 전압(ELVSS1)을 출력하는 제1 VSS 채널과, 제2 저전위 전원 전압(ELVSS2)을 출력하는 제2 VSS 채널을 포함한다. 제1 저전위 전원 전압(ELVSS1)은 연성 회로 기판(FPC)을 통해 제1 영역(DA)의 제1 캐소드 전극(CAT1)에 인가된다. 연성 회로 기판(FPC)은 제1 저전위 전원 전압(ELVSS1)이 인가되는 배선과, 제2 저전위 전원 전압(ELVSS2)이 인가되는 배선을 포함한다.
제2 저전위 전원 전압(ELVSS2)은 연성 회로 기판(FPC)을 통해 제2 영역(CA)의 제2 캐소드 전극(CAT2)에 인가된다.
도 17을 참조하면, 외부 전원부(500)는 제2 저전위 전원 전압(ELVSS2)을 출력하는 VSS 채널을 포함한다. 제2 저전위 전원 전압(ELVSS2)은 연성 회로 기판(FPC)를 통해 제2 영역(CA)의 제2 캐소드 전극(CAT2)에 인가된다. 또한, 제2 저전위 전원 전압(ELVSS2)은 연성 회로 기판(FPC) 상에 형성된 가산기(510)에 인가된다. 가산기(510)는 입력 전압(ELVSS2)을 높여 제1 저전위 전원 전압(ELVSS1)을 출력한다.
가산기(510) 는 도 18에 도시된 바와 같이 연산 증폭기(AMP)와 저항들(R1, R2)이 조합된 회로로 구현될 수 있다. 제1 입력 전압(VA)이 인가되는 저항(R1)과, 제2 입력 전압(VB)이 인가되는 저항(R2)이 병렬로 연산 증폭기(AMP)의 비반전 입력단자(+)에 입력된다. 제1 입력 전압(VA)은 외부 전원부(500)로부터의 제2 저전위 전원 전압(ELVSS2)일 수 있다. 제2 입력 전압(VB)은 드라이브 IC(D-IC)의 내부 전원부(304)로부터 발생된 직류 전압 예를 들어, 초기화 전압(Vini)일 수 있으나 이에 한정되지 않는다. 기저 전압원(GND)에 연결된 저항(R2)이 연산 증폭기(AMP)의 반전 입력단자(-)에 연결된다. 피드백 저항(R2)이 연산 증폭기(AMP)의 반전 입력 단자(-)와 출력 단자 사이에 연결된다. 가산기(510)의 출력 전압은 Vout = VA+VB 이다. 따라서, 가산기(510)는 제2 저전위 전원 전압(ELVSS2)을 승압하여 제1 저전위 전원 전압(ELVSS2)을 출력한다. 가산기(510)로부터 출력된 제1 저전위 전원 전압(ELVSS1)은 제1 영역(DA)의 제1 캐소드 전극(CAT1)에 인가된다.
표시패널(100)의 화면 상에서 제2 영역(CA)의 위치에 따라 제2 캐소드 전극(CAT2)에 연결되는 VSS 라인(101)이 달라질 수 있다. 도 19a에 도시된 바와 같이, 드라이브 IC(D-IC)로부터 먼 표시패널(100)의 하단에 배치될 수 있다. 이 경우, VSS 라인(D-IC)은 표시패널(100) 상에서 드라이드 IC(D-IC) 아래를 지나 제1 영역(DA)을 가로 질러 제2 영역(CA)의 제2 캐소드 전극(CAT2)에 연결될 수 있다. 도 19b 내지 도 19d에 도시된 바와 같이, VSS 라인(D-IC)은 픽셀 어레이(DA, CA)를 우회하여 표시패널(100)의 가장 자리 베젤(Bezel)을 따라 형성되는 라우팅 배선을 포함하고, 제1 영역(DA)을 가로 질러 제2 영역(CA)의 제2 캐소드 전극(CAT2)에 연결될 수 있다.
본 발명은 전술한 실시예들과 같이 픽셀 어레이(DA, CA)의 캐소드 전극(CAT1, CAT2)을 영역별로 분리하고 저전위 전원 전압(ELVSS1, ELVSS2)을 영역별로 다른 전압으로 인가한다. 한편, 제2 영역(CA)의 ELVDD-ELVSS 마진을 확보하기 위하여, 픽셀 구동 전압이 인가되는 VDD 라인을 영역별로 분리하는 방안을 고려할 수 있으나, 다음과 같은 문제가 있다.
픽셀 구동 전압(ELVDD)은 픽셀들에 인가되는 구동 전압들(Vdata, Vini, ELVSS, VGH/VEH, VGL/VEL)의 전압 레벨을 설정하는 기준 전압이다. 픽셀 구동 전압(ELVDD)을 영역별로 다른 전압으로 설정하면 픽셀들의 기준 전압이 변동되기 때문에 픽셀 구동 전압(ELVDD)를 기준으로 픽셀들의 구동 전압들(Vdata, Vini, ELVSS, VGH/VEH, VGL/VEL) 모두가 변경될 수 있다. 특히. 데이터 전압(Vdata)이 드라이브 IC(D-IC)의 출력 전압 범위(Data range)를 벗어날 수 있기 때문에 드라이브 IC(D-IC)의 동일한 데이터 채널(Data channel)을 통해 제1 영역(DA)의 픽셀들과 제2 영역(CA)의 픽셀들에 데이터 전압을 인가할 수 없다. 이 경우, 드라이브 IC(D-IC)에서 영역별로 다른 전압 범위를 갖는 데이터 채널들이 필요하기 때문에 드라이브 IC의 데이터 채널 개수가 더 필요하게 되고 드라이브 IC를 영역별로 분리하여야 한다.
표시패널(100)의 VDD 라인은 두 개의 금속 패턴층이 절연층을 관통하는 콘택홀(Contact hole)을 통해 메쉬(mesh) 형태로 연결된 구조로 형성될 때 픽셀 구동 전압을 픽셀 어레이(DA, CA)의 픽셀들 모두에 안정적으로 공급할 수 있다. VDD 라인을 픽셀 어레이(DA, CA)의 영역별로 분리할 경우, 메쉬(mesh) 형태가 아닌 수직 배선으로 VDD 라인이 표시패널(100)에 형성될 수 있으므로 표시패널(100)의 픽셀 위치에 따라 VDD 라인의 로드(Load) 편차에 따라 픽셀 어레이(DA, CA)의 휘도 불균일을 초래할 수 있다. 또한, 픽셀 구동 전압이 인가되는 VDD 라인은 픽셀 회로의 트랜지스터들과 함께 회로층에 형성되기 때문에 VDD 라인을 영역별로 분리된 아일랜드 패턴(island pattern)으로 형성하기가 어렵다. 따라서, 저 PPI 영역 즉, 제2 영역(CA)의 ELVDD-ELVSS간 마진을 확보하는 방법으로, 캐소드 전극을 픽셀 어레이(DA, CA)의 영역별로 분리하는 것이 바람직하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시패널 101: VSS 라인
DA: 제1 영역 CA: 제2 영역
D-IC: 드라이브 IC ELVDD: 픽셀 구동 전압
ELVSS, ELVSS1, ELVSS2: 저전위 전원 전압
CAT1, CAT2: 캐소드 전극

Claims (14)

  1. 제1 캐소드 전극에 연결된 고 PPI(Pixels Per Inch)의 픽셀들이 배치된 제1 픽셀 영역; 및
    제2 캐소드 전극에 연결된 저 PPI의 픽셀들이 배치된 제2 픽셀 영역을 포함하고,
    상기 제2 캐소드 전극에 인가되는 전압이 상기 제1 캐소드 전극에 인가되는 전압 보다 낮은 표시패널.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 픽셀 영역의 픽셀들 각각은,
    발광 소자; 및
    포화 영역에서 동작하여 상기 발광 소자에 전류를 공급하는 구동 소자를 포함하고,
    상기 제2 픽셀 영역의 단위 픽셀당 전류량이 상기 제1 픽셀 영역의 단위 픽셀당 전량 보다 많은 표시패널.
  3. 제 2 항에 있어서,
    동일한 계조값을 갖는 픽셀 데이터가 상기 제1 픽셀 영역의 픽셀과 상기 제2 픽셀 영역의 픽셀에 기입될 때 상기 제2 픽셀 영역에 배치된 구동 소자의 소스-드레인 전류가 상기 제1 픽셀 영역에 배치된 구동 소자의 소스-드레인 전류 보다 높은 표시패널.
  4. 제 1 항에 있어서,
    상기 제1 픽셀 영역을 가로 질러 상기 제2 캐소드 전극에 연결되는 전원 라인을 더 포함하는 표시패널.
  5. 제 1 항에 있어서,
    상기 전원 라인은,
    상기 제1 및 제2 픽셀 영역들을 포함한 픽셀 어레이를 우회하여 상기 표시패널의 베젤을 따라 형성되는 라우팅 배선을 포함하는 표시패널.
  6. 제 1 항에 있어서,
    상기 제2 캐소드 전극은,
    상기 제1 캐소드 전극 보다 투과율이 높은 표시패널.
  7. 제1 캐소드 전극에 연결된 고 PPI(Pixels Per Inch)의 픽셀들이 배치된 제1 픽셀 영역과, 제2 캐소드 전극에 연결된 저 PPI의 픽셀들이 배치된 제2 픽셀 영역을 포함하는 표시패널; 및
    상기 표시패널의 배면 아래에 배치되어 상기 제2 픽셀 영역을 통해 입사되는 빛을 전기적인 신호로 변환하는 센서 모듈을 포함하고,
    상기 제2 캐소드 전극에 인가되는 전압이 상기 제1 캐소드 전극에 인가되는 전압 보다 낮은 표시장치.
  8. 제 7 항에 있어서,
    상기 제1 캐소드 전극에 인가되는 전압과, 상기 제2 캐소드 전극에 인가되는 전압을 출력하는 전원부를 더 포함하는 표시장치.
  9. 제 7 항에 있어서,
    상기 전원부와 상기 표시패널 사이에 연결된 연성 회로 기판을 더 포함하고,
    상기 연성 회로 기판은,
    상기 제1 캐소드 전극에 인가되는 전압이 인가되는 배선; 및
    상기 제2 캐소드 전극에 인가되는 전압이 인가되는 배선을 포함하는 표시장치.
  10. 제 7 항에 있어서,
    상기 제2 캐소드 전극에 인가되는 전압을 출력하는 전원부; 및
    상기 제2 전원부로부터의 전압을 승압하여 상기 제1 캐소드 전극에 인가되는 전압을 출력하는 가산기를 더 포함하는 표시장치.
  11. 제 10 항에 있어서,
    상기 전원부와 상기 표시패널 사이에 연결된 연성 회로 기판을 더 포함하고,
    상기 연성 회로 기판은,
    상기 전원부에 연결되어 제2 캐소드 전극에 인가되는 전압이 인가되는 배선; 및
    상기 가산기에 연결되어 제1 캐소드 전극에 인가되는 전압이 인가되는 배선을 포함하는 표시장치.
  12. 제 7 항에 있어서,
    상기 제1 및 제2 픽셀 영역의 픽셀들 각각은,
    발광 소자; 및
    포화 영역에서 동작하여 상기 발광 소자에 전류를 공급하는 구동 소자를 포함하고,
    상기 제2 픽셀 영역의 단위 픽셀당 전류량이 상기 제1 픽셀 영역의 단위 픽셀당 전량 보다 많은 표시장치.
  13. 제 7 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 표시패널은,
    상기 제1 픽셀 영역을 가로 질러 상기 제2 캐소드 전극에 연결되는 전원 라인을 더 포함하는 표시장치.
  14. 제 13 항에 있어서,
    상기 전원 라인은,
    상기 제1 및 제2 픽셀 영역들을 포함한 픽셀 어레이를 우회하여 상기 표시패널의 베젤을 따라 형성되는 라우팅 배선을 포함하는 표시장치.
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