KR20220051684A - 표시패널과 이를 이용한 표시장치 - Google Patents

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소병성
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Abstract

본 발명은 표시패널과 이를 이용한 표시장치에 관한 것으로, 픽셀들이 배치된 제1 영역; 및 상기 제1 영역에 비하여 PPI(Pixels Per Inch)가 낮은 픽셀들과, 복수의 투광부들이 배치된 제2 영역을 포함한다. 상기 투광부들은 상기 제2 영역에서 제1 방향과, 상기 제1 방향과 교차되는 제2 방향을 따라 지그재그로 배치된 원형 또는 타원형 투광부들을 포함한다.

Description

표시패널과 이를 이용한 표시장치{DISPLAY PANEL AND DISPLAY DEVICE USING THE SAME}
본 발명은 해상도 또는 PPI(Pixels Per Inch)가 부분적으로 다른 표시패널과 이를 이용한 표시장치에 관한 것이다.
전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 OLED(Organic Light Emitting Diode, OLED"라 함)가 픽셀들 각각에 형성된다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도, 시야각 등이 우수할 뿐 아니라, 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율이 우수하다.
모바일 단말기의 멀티 미디어 기능이 향상되고 있다. 예를 들어, 스마트 폰에 카메라가 기본으로 내장되고 있고 카메라의 해상도가 기존의 디지털 카메라 수준으로 높아지고 있는 추세에 있다. 스마트 폰의 전방 카메라는 화면 디자인을 제한하여 화면 디자인을 어렵게 하고 있다. 카메라가 차지하는 공간을 줄이기 위하여 노치(notch) 또는 펀치홀(punch hole)을 포함한 화면 디자인이 스마트 폰에 채택된 바 있지만, 카메라로 인하여 화면 크기가 여전히 제한되어 풀 스크린 디스플레이(Full-screen display)를 구현할 수 없었다.
풀 스크린 디스플레이를 구현하기 위하여, 표시패널의 화면과 중첩되도록 카메라 모듈이 배치될 수 있다. 카메라 모듈에 의해 촬상된 이미지 품질을 높이기 위하여 카메라 모듈과 중첩되는 표시패널의 투과율을 높여야 하지만 픽셀 회로와 배선들로 인하여 투과율을 향상시키기 위한 설계가 어렵다.
본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.
본 발명은 풀 스크린 디스플레이를 구현하고 빛이 수광되는 센싱 영역에서 표시패널의 투과율을 높이고 센싱 영역을 통해 촬상된 이미지의 품질을 향상시킬 수 있는 표시패널과 이를 이용한 표시장치를 제공한다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시패널은 픽셀들이 배치된 제1 영역; 및 상기 제1 영역에 비하여 PPI(Pixels Per Inch)가 낮은 픽셀들과, 복수의 투광부들이 배치된 제2 영역을 포함한다. 상기 투광부들은 상기 제2 영역에서 제1 방향과, 상기 제1 방향과 교차되는 제2 방향을 따라 지그재그로 배치된 원형 또는 타원형 투광부들을 포함한다.
본 발명의 일 실시예에 따른 표시장치는 상기 표시패널; 상기 표시패널의 제2 영역 아래에서 상기 표시패널의 배면 아래에 배치되어 상기 제2 영역을 통해 수광된 빛을 광전 변환하는 하나 이상의 센서 모듈; 및 상기 제1 및 제2 영역의 픽셀들에 픽셀 데이터를 기입하는 표시패널 구동부를 포함한다.
본 발명은 영상이 표시되는 화면에 센서가 배치되기 때문에 풀 스크린 디스플레이(Full-screen display)의 화면을 구현할 수 있다.
본 발명은 센서가 배치되는 화면의 일부 영역의 픽셀들을 저 PPI(Pixels Per Inch)로 배치하고 투광부를 배치함으로써 표시패널을 통해 센서에 입사되는 빛의 투과율을 높일 수 있을 뿐 아니라, 원형 또는 타원형 투광부들을 지그재그 형태로 배치하여 센서로부터 얻어진 촬상 이미지에서 플레어(flare) 현상을 개선하여 촬상 이미지의 품질을 높일 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 표시패널을 개략적으로 보여주는 단면도이다.
도 2는 표시패널의 화면 내에 세서 모듈이 배치된 영역을 보여주는 평면도이다.
도 3은 제1 영역의 픽셀 배치를 보여주는 도면이다.
도 4는 제2 영역의 픽셀 배치를 보여주는 도면이다.
도 5 내지 도 7은 제2 영역의 다양한 실시예들을 보여 주는 도면이다.
도 8은 표시패널의 제2 영역에 배치된 센서 모듈로 제2 영역을 통해 광원을 촬영한 실험 방법을 보여 주는 도면이다.
도 9a 내지 도 9c는 다양한 원형 투광부를 통해 촬영된 광원 이미지를 보여 주는 도면들이다.
도 10 및 도 11은 직사각형 투광부를 통해 촬영된 광원 이미지를 보여 주는 도면들이다.
도 12은 팔각형 투광부를 통해 촬영된 광원 이미지를 보여 주는 도면들이다.
도 13a 내지 도 13e는 제2 영역에 원형 투광부들이 배치될 때 그 크기 간격과 배치 방법에 따라 다르게 나타내는 촬상 이미지의 플레어 경향을 보여 주는 도면들이다.
도 14a 내지 도 14h는 제2 영역(CA)에 타원형 투광부들이 배치될 때 그 크기 간격과, 배치 방법에 따라 다르게 나타내는 촬상 이미지의 플레어 경향을 보여 주는 도면들이다.
도 15는 본 발명의 일 실시예에 따른 표시패널의 개략적인 단면 구조와 레이저 어블레이션 공정에서 조사되는 레이저 빔을 보여 주는 도면이다.
도 16은 본 발명의 실시예에 따른 표시패널과 표시패널 구동부를 보여 주는 블록도이다.
도 17은 도 16에 도시된 드라이브 IC의 구성을 보여 주는 블록도이다.
도 18은 픽셀 회로의 일 예를 보여주는 회로도이다.
도 19는 도 18에 도시된 픽셀 회로의 구동 방법을 보여주는 파형도이다.
도 20은 본 발명의 일 실시예에 따른 회로층의 단면 구조를 상세히 보여 주는 단면도이다.
도 21은 제2 금속층의 패턴을 보여 주는 평면도이다.
도 22는 제3 금속층의 패턴을 보여 주는 평면도이다.
도 23은 제4 금속층의 패턴을 보여 주는 평면도이다.
도 24는 제5 금속층의 패턴을 보여 주는 평면도이다.
도 25는 제2 내지 제5 금속층이 적층된 구조를 보여 주는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
실시예 설명에서, 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되지만, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
여러 실시예들의 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1 및 도 2를 참조하면, 표시패널(100)은 입력 영상을 재현하는 화면을 포함한다. 화면은 해상도가 서로 다른 제1 및 제2 영역(DA, CA)으로 나뉘어질 수 있다.
제1 영역(DA)과 제2 영역(CA) 각각은 입력 영상의 픽셀 데이터가 기입되는 픽셀들이 배치된 픽셀 어레이를 포함한다. 제1 영역(DA)은 화면의 대부분을 차지하는 주 표시영역이다. 제2 영역(CA)은 제1 영역(DA) 보다 낮은 PPI(Pixels Per Inch)로 픽셀들이 배치된 센싱 영역이다.
도 2에 도시된 바와 같이, 표시패널(100)의 배면 아래에 제2 영역(CA)과 대향하는 하나 이상의 센서 모듈(SS1, SS2)이 배치될 수 있다. 예를 들어, 이미지 센서를 포함한 촬상 모듈(또는 카메라 모듈), 적외선 센서 모듈, 조도 센서 모듈 등이 표시패널(100)의 제2 영역(CA) 아래에 배치될 수 있다. 센서 모듈(SS1, SS2)은 제2 영역(CA)을 통해 수광된 빛을 광전 변환하여 전기적인 신호를 출력한다. 센서 모듈(SS1, SS2)의 출력 신호로부터 이미지가 얻어질 수 있다. 제2 영역(CA)은 센서 모듈(SS1, SS2)로 향하는 빛의 투과율을 높이기 위하여 PPI를 낮추어 확보된 부분에 배치된 투광부를 포함할 수 있다.
제1 영역(DA)과 제2 영역(CA)이 픽셀들을 포함하기 때문에 입력 영상은 제1 영역(DA)과 제2 영역(CA)에 표시될 수 있다.
제1 영역(DA)과 제2 영역(CA)의 픽셀들 각각은 영상의 컬러 구현을 위하여 컬러가 다른 서브 픽셀들을 포함한다. 서브 픽셀들은 적색(Red, 이하 "R 서브 픽셀"이라 함), 녹색(Green, 이하 "G 서브 픽셀"이라 함), 및 청색(Blue, 이하 "B 서브 픽셀"이라 함)을 포함한다. 도시하지 않았으나 픽셀들(P) 각각은 백색 서브 픽셀(이하 "W 서브 픽셀"이라 함)을 더 포함할 수 있다. 서브 픽셀들 각각은 발광 소자를 구동하는 픽셀 회로를 포함할 수 있다.
제1 영역(DA)에 비하여 PPI가 낮은 제2 영역(CA)에서 픽셀들의 휘도와 색좌표를 보상하기 위한 화질 보상 알고리즘이 적용될 수 있다.
본 발명의 표시장치는 센서가 배치되는 제2 영역(CA)에 픽셀들이 배치되기 때문에 센서 모듈로 인하여 화면의 표시 영역이 제한을 받지 않는다. 따라서, 본 발명의 표시장치는 풀 스크린 디스플레이(Full-screen display)의 화면을 구현할 수 있다.
표시패널(100)은 X 축 방향의 폭, Y축 방향의 길이, 그리고 Z축 방향의 두께를 갖는다. 표시패널(100)은 기판 상에 배치된 회로층(12)과, 회로층(12) 상에 배치된 발광 소자층(14)을 포함할 수 있다. 발광 소자층(14) 상에 편광판(18)이 배치되고, 편광판(18) 위에 커버 글래스(20)가 배치될 수 있다.
회로층(12)은 데이터 라인들, 게이트 라인들, 전원 라인들 등의 배선들에 연결된 픽셀 회로, 게이트 라인들에 연결된 게이트 구동부 등을 포함할 수 있다. 회로층(12)은 TFT(Thin Film Transistor)로 구현된 트랜지스터들과, 커패시터 등의 회로 소자를 포함할 수 있다. 회로층(12)의 배선과 회로 소자들은 복수의 절연층들과, 절연층을 사이에 두고 분리된 둘 이상의 금속층, 그리고 반도체 물질을 포함한 액티브층으로 구현될 수 있다.
발광 소자층(14)은 픽셀 회로에 의해 구동되는 발광 소자를 포함할 수 있다. 발광 소자는 OLED로 구현될 수 있다. OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함할 수 있으나 이에 한정되지 않는다. OLED의 애노드 전극과 캐소드 전극에 전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하여 발광층(EML)에서 가시광이 방출된다. 발광 소자층(14)은 적색, 녹색 및 청색의 파장을 선택적으로 투과시키는 픽셀들 상에 배치되고, 컬러 필터 어레이를 더 포함할 수 있다.
발광 소자층(14)은 보호막에 의해 덮일 수 있고, 보호막은 봉지층(encapsulation layer)에 의해 덮일 수 있다. 보호층과 봉지층은 유기막과 무기막이 교대로 적층된 구조일 수도 있다. 무기막은 수분이나 산소의 침투를 차단한다. 유기막은 무기막의 표면을 평탄화한다. 유기막과 무기막이 여러 층들로 적층되면, 단일 층에 비해 수분이나 산소의 이동 경로가 길어져 발광 소자층(14)에 영향을 주는 수분/산소의 침투가 효과적으로 차단될 수 있다.
봉지층 상에 편광판(18)이 접착될 수 있다. 편광판(18)은 표시장치의 야외 시인성을 개선한다. 편광판(18)은 표시패널(100)의 표면으로부터 반사되는 빛을 줄이고, 회로층(12)의 금속으로부터 반사되는 빛을 차단하여 픽셀들의 밝기를 향상시킨다. 편광판(18)은 선편광판과 위상지연필름이 접합된 편광판 또는 원편광판으로 구현될 수 있다.
도 3은 제1 영역(DA)의 픽셀 배치의 일 예를 보여주는 도면이다. 도 4는 제2 영역(CA)의 픽셀들과 투광부의 일 예를 보여주는 도면이다. 도 3 및 도 4에서 픽셀들에 연결된 배선은 생략되어 있다.
도 3을 참조하면, 제1 영역(DA)은 고 PPI로 배열된 픽셀들을 포함한다. 픽셀들 각각은 R, G 및 B 서브 픽셀들을 포함하거나 두 컬러의 서브 픽셀들을 포함할 수 있다. 픽셀들 각각은 도면에서 생략된 W 서브 픽셀을 더 포함할 수 있다.
서브 픽셀들은 컬러별로 발광 소자의 발광 효율이 다를 수 있다. 이를 고려하여, 서브 픽셀들의 크기가 컬러별로 달라질 있다. 예를 들어, R, G, 및 B 서브 픽셀들 중에서 B 서브 픽셀이 가장 크고, G 서브 픽셀이 가장 작을 수 있다.
픽셀들은 제1 방향(X축), 제1 방향과 직교하는 제2 방향(Y축), 제1 방향과 제2 방향 사이의 경사각 방향(Θx 및 ΘY축)에서 반복한다. Θx 및 Θy 는 각각 X축 및 Y축이 45°회전된 경사축 방향을 나타낸다.
도 4를 참조하면, 제2 영역(CA)의 픽셀들은 한 개 또는 두 개씩 그룹핑(Grouping)된 복수의 픽셀 그룹들(PG)을 포함한다. 픽셀 그룹들(PG)은 소정 거리만큼 이격된다. 투광부들(AG)은 픽셀 그룹들(PG) 사이의 공간에 배치된다. 투광부들(AG)은 최소한의 광손실로 빛이 입사될 수 있도록 금속 없이 투과율이 높은 투명한 매질들을 포함할 수 있다. 다시 말하여, 투광부들(AG)은 금속 배선이나 픽셀들을 포함하지 않고 투명한 절연 재료들로 이루어질 수 있다. 픽셀 그룹들(PG) 사이에 투광부들(AG)이 배치되기 때문에 제2 영역(CA)의 PPI가 제1 영역(DA) 보다 낮아지게 된다.
픽셀 그룹(PG) 각각은 한 개 또는 두 개의 픽셀들을 포함하거나, 세 개 또는 네 개의 서브 픽셀들(R, G, B)을 포함할 수 있다. 나아가, 픽셀 그룹(PG) 각각은 하나 이상의 W 서브 픽셀을 더 포함할 수 있다.
도 4에 도시된 바와 같이, 제2 영역(CA)에 배치된 픽셀 그룹(PG) 각각은 네 개의 서브 픽셀들을 포함할 수 있다. 픽셀 그룹(PG)은 두 개의 픽셀들(PIX1, PIX2)을 포함할 수 있다. 제1 픽셀(PIX1)은 R 및 G 서브 픽셀로 구성되고, 제2 픽셀(PIX2)은 B 및 G 서브 픽셀로 구성될 수 있으나, 이에 한정되지 않는다. 서브 픽셀 렌더링 알고리즘을 이용하여, 제1 및 제2 픽셀들(PIX1, PIX2) 각각에서 부족한 컬러 표현은 이웃한 픽셀들 간의 해당 컬러 데이터들의 평균값으로 보상될 수 있다. 제1 및 제2 픽셀들(PIX1, PIX2)의 R, G, 및 B 서브 픽셀들을 조합하여 백색을 표현할 수 있다.
투광부들(AG)은 다양한 형상이 가능하지만, 플레어(Flare) 현상이 최소화된 촬상 이미지를 얻을 수 있고 투과율을 높일 수 있는 원형 또는 타원형이 바람직하다. 픽셀 그룹(PG)은 원형이나 원형에 가까운 타원형 투광부들(AG)을 크게 하기 위하여 마름모 또는 정사각형 형태로 설계되는 것이 바람직하다.
픽셀 그룹(PG) 각각은 도 1에 도시된 바와 같이 서브 픽셀들 각각의 픽셀 회로가 배치되는 회로층(12)과, 회로층(120)에 연결된 발광 소자층(14)을 포함한다. 회로층(12)과 발광 소자층(14)은 적어도 일부가 중첩되거나 공간적으로 분리될 수 있다. 픽셀 그룹(PG)의 회로층(12)이 마름모 또는 정사각형으로 배치될 수 있다.
도 5 내지 도 7은 제2 영역(CA)의 다양한 실시예들을 보여 주는 도면이다.
도 5를 참조하면, 제2 영역(CA)은 직사각형 픽셀 그룹(PG)과, 픽셀 그룹(PG)을 사이에 두고 이격된 직사각형 투광부들(AG)을 포함한다. 직사각형 투광부(AG)는 크게 설계될 수 있으나, 촬상 이미지에서 플레어(Flare) 현상과 격자 무늬가 강하게 보일 수 있다.
도 6을 참조하면, 제2 영역(CA)은 직사각형 픽셀 그룹(PG)과, 픽셀 그룹(PG)을 사이에 두고 이격된 원형 투광부들(AG)을 포함한다.
직사각형 픽셀 그룹(PG)은 원형 투광부(AG)의 크기를 제한하여 제2 영역(CA)의 투과율을 높이기가 어렵게 한다. 원형 투광부들(AG)의 크기가 작으면 투과율이 적어질 뿐 아니라, 촬상 이미지에서 플레어 현상이 보일 수 있다.
도 6의 예에서, 직사각형 픽셀 그룹(PG)으로 인하여, 픽셀 그룹(PG)과 투광부(AG) 사이의 X축 마진(margin, xm)이 좁아지기 때문에 X축 마진(xm)을 확보하기 위하여 원형 투광부(AG)의 크기가 작아진다. 반면에, Y축 마진(ym)은 여유가 있다. 투광부(AG)를 Y축 방향으로 큰 타원형으로 크게 설계할 수 있으나 이 경우 촬상 이미지에서 플레어 현상이 강하게 보일 수 있다.
도 7을 참조하면, 제2 영역(CA)은 정사각형 또는 마름모형 픽셀 그룹(PG)과, 픽셀 그룹(PG)을 사이에 두고 이격된 원형 투광부들(AG)을 포함한다. 큰 원형 투광부들(AG)이 제1 방향(X축)과 제2 방향(Y축)에서 지그재그 형태로로 배치되면 촬상 이미지에서 플레어 현상과 격자 무늬가 감소되어 센서 모듈로부터 얻어진 촬상 이미지의 품질이 향상될 수 있다.
정사각형 또는 마름모형 픽셀 그룹(PG)은 픽셀 그룹(PG)과 원형 투광부(AG) 사이의 최소 X축 마진(xm)과 최소 Y축 마진(ym)을 확보하면서 원형 투광부(AG)의 설계 공간을 충분히 확보할 수 있게 한다. 이 실시예는 픽셀 그룹(PG)과 원형 투광부(AG) 사이의 최소 X축 마진(xm)과 최소 Y축 마진(ym)을 확보하면서 투광부(AG)를 크게 할 수 있고 촬상 이미지에서 플레어 현상과 격자 무늬를 줄일 수 있다.
본원의 발명자들은 표시패널(100)의 제2 영역(CA)에서 다양한 형태의 투광부를 통과하는 빛을 촬상하여 촬상 이미지의 품질을 확인하였다. 이 실험은 도 8에 도시된 바와 같이 광원(81)으로부터 소정 거리만큼 표시패널(100)을 이격한 상태에서 점등된 광원(81)을 촬상 모듈(SS)로 촬영하였다.
도 9a 내지 도 9c는 다양한 원형 투광부를 통해 촬영된 광원 이미지를 보여 주는 도면들이다. 도 9a 및 도 9b에서 알 수 있는 바와 같이 원형 투광부들(AG)이 제1 방향(X축)과 제2 방향(Y축) 각각에서 지그재그 형태로 배치되고, 그 크기가 클수록 또한, 그 간격이 작을 때 플레이 현상과 격자 무늬가 약하게 보인다. 그러나, 원형 투광부들(AG)이 제1 방향(X축)과 제2 방향(Y축) 각각에서 직선으로 배열되면 도 9c와 같이 격자 무늬가 강하게 보이게 된다.
도 10 및 도 11은 직사각형 투광부를 통해 촬영된 광원 이미지를 보여 주는 도면들이다. 도 12은 팔각형 투광부를 통해 촬영된 광원 이미지를 보여 주는 도면들이다. 직사각형 투광부(AG)는 도 10 및 도 11에 도시된 바와 같이 제1 방향(X축)과 제2 방향(Y축)에서 플레어 현상과 격자 무늬가 강하게 보인다. 팔각형 투광부(AG)는 도 12에 도시된 바와 같이 제1 방향(X축), 제2 방향(Y축), 및 경사각 방향(Θx 및 ΘY축)에서 플레어 현상과 격자 무늬가 강하게 보인다.
도 13a 내지 도 13e는 제2 영역(CA)에 원형 투광부들이 배치될 때 그 크기 간격과 배치 방법에 따라 다르게 나타내는 촬상 이미지의 플레어 경향을 보여 주는 도면들이다. 도 13a 내지 도 13c에 도시된 바와 같이 원형 투광부들(AG)이 제1 방향(X축)과 제2 방향(Y축)에서 직선을 따라 격자 형태로 배치될 때 촬상 이미지에서 격자 무늬와 광원으로부터 방사형 직선으로 확산되는 플레어가 보인다. 이에 비하여, 도 13d 및 도 13e에 도시된 바와 같이 원형 투광부들(AG)이 제1 방향(X축)과 제2 방향(Y축)에서 지그재그 형태로 배치되는 경우, 격자 무늬와 플레어 현상이 개선되어 촬상 이미지의 품질이 향상된다.
본원의 발명자들은 도 14a 내지 도 14h의 실험 결과를 바탕으로 타원형 투광부들을 지그재그 형태로 배치하는 경우에도 촬상 이미지에서 격자 무늬와 플래어 현상이 개선된 것을 확인하였다. 따라서, 본 발명은 표시패널(100)의 제2 영역(CA)에 원형 또는 타원형 투광부(AG)를 지그재그로 배치하여 촬상 이미지의 품질을 향상시킨다. 또한,
도 14a 내지 도 14h는 제2 영역(CA)에 타원형 투광부들이 배치될 때 그 크기 간격과 배치 방법에 따라 다르게 나타내는 촬상 이미지의 플레어 경향을 보여 주는 도면들이다. 타원형 투광부(AG)에서 제1 방향(X축)과 제2 방향(Y축)의 직경이 다르다. 도 14a의 상단 도면은 x:y 직경비가 1.11:1인 타원형 투광부들(AG)과, 이 투광부들(AG)을 통해 얻어진 촬상 이미지이다. 도 14a의 하단 도면은 x:y 직경비가 1:1.11인 타원형 투광부들(AG)과, 이 투광부들(AG)을 통해 얻어진 촬상 이미지이다. 도 14b의 상단 도면은 x:y 직경비가 1.2:1인 타원형 투광부들(AG)과, 이 투광부들(AG)을 통해 얻어진 촬상 이미지이다. 도 14b의 하단 도면은 x:y 직경비가 1:1.2인 타원형 투광부들(AG)과, 이 투광부들(AG)을 통해 얻어진 촬상 이미지이다. 도 14c의 상단 도면은 x:y 직경비가 1.29:1인 타원형 투광부들(AG)과, 이 투광부들(AG)을 통해 얻어진 촬상 이미지이다. 도 14c의 하단 도면은 x:y 직경비가 1:1.29인 타원형 투광부들(AG)과, 이 투광부들(AG)을 통해 얻어진 촬상 이미지이다. 실험 결과에 따르면, 타원형 투광부(AG)에서 최소 직경과 최대 직경의 비율이 1:1.3 이하일 때 플래어 개선 효과가 만족할만한 수준 이상으로 확인되었다. 최소 직경과 최대 직경의 비율이 1:1.3 보다 커지면 플래어 현상이 기대 효과에 도달하지 못하였다.
도 14d의 상단 도면은 x:y 직경비가 1.4:1인 타원형 투광부들(AG)과, 이 투광부들(AG)을 통해 얻어진 촬상 이미지이다. 도 14d의 하단 도면은 x:y 직경비가 1:1.4인 타원형 투광부들(AG)과, 이 투광부들(AG)을 통해 얻어진 촬상 이미지이다. 도 14e의 상단 도면은 x:y 직경비가 1.51:1인 타원형 투광부들(AG)과, 이 투광부들(AG)을 통해 얻어진 촬상 이미지이다. 도 14d의 하단 도면은 x:y 직경비가 1:1.51인 타원형 투광부들(AG)과, 이 투광부들(AG)을 통해 얻어진 촬상 이미지이다. 도 14f의 상단 도면은 x:y 직경비가 1.61:1인 타원형 투광부들(AG)과, 이 투광부들(AG)을 통해 얻어진 촬상 이미지이다. 도 14f의 하단 도면은 x:y 직경비가 1:1.61인 타원형 투광부들(AG)과, 이 투광부들(AG)을 통해 얻어진 촬상 이미지이다. 도 14g의 상단 도면은 x:y 직경비가 1.73:1인 타원형 투광부들(AG)과, 이 투광부들(AG)을 통해 얻어진 촬상 이미지이다. 도 14g의 하단 도면은 x:y 직경비가 1:1.73인 타원형 투광부들(AG)과, 이 투광부들(AG)을 통해 얻어진 촬상 이미지이다. 도 14h의 상단 도면은 x:y 직경비가 1.79:1인 타원형 투광부들(AG)과, 이 투광부들(AG)을 통해 얻어진 촬상 이미지이다. 도 14h의 하단 도면은 x:y 직경비가 1:1.79인 타원형 투광부들(AG)과, 이 투광부들(AG)을 통해 얻어진 촬상 이미지이다.
투광부들(AG)에서 금속 전극 물질은 모두 제거된다. 발광 소자(OLED)의 캐소드 전극으로 이용되는 금속은 화면 전체에 균일하게 증착되고, 레이저 어블레이션(laser ablation) 공정에 의해 투광부(AG)에서 제거된다. 레이저 어블레이션(laser ablation) 공정은 제2 영역(CA)의 투광부(AG)에 한정하여 캐소드 전극층을 제거할 수 있다. 레이저 어블레이션 공정은 레이저빔을 캐소드 전극층에 조사하여 캐소드 전극층을 녹여서 제거할 수 있다. 레이저 어블레이션 공정에서 적용되는 레이저 빔의 파장은 캐소드 전극 물질에 대하여 흡수계수가 높은 파장으로 선택된다. 본 발명은 도 15에 도시된 바와 같이 투광부(AG)를 노출하는 노출하는 광쉴드층을 표시패널(100)에 형성하고, 레이저 어블레이션 공정에서 투광부(AG) 보다 큰 레이저 빔을 표시패널(100)에 조사하여 도 7에서 좁은 X축 마진(xm)과 Y축 마진(ym)에서 원형 또는 타원형 투광부(AG)를 크게 형성할 수 있다.
도 15는 본 발명의 일 실시예에 따른 표시패널(100)의 개략적인 단면 구조와 레이저 어블레이션 공정에서 조사되는 레이저 빔을 보여 주는 도면이다.
도 15를 참조하면, 표시패널(100)는 레이저 빔을 차단하는 광쉴드층(LS)과, 광쉴드층(LS)이 제거된 개구공(OP)을 통해 레이저 빔에 노출되는 금속층(ML)을 포함한다.
광쉴드층(LS)은 제1 영역(DA)과 제2 영역(CA) 전체에 증착된 후에, 포토리소그래피(Photolithography) 공정에서 패터닝된다. 광쉴드층(LS)은 제1 및 제2 영역(DA, CA)을 포함하여 표시패널(100)의 화면 전체 영역에 혹은, 제1 및 제2 영역(DA, CA)에서 투광부(AG)를 제외한 픽셀 영역에 형성될 수 있다. 광쉴드층(LS)은 제2 영역(CA)의 투광부(AG)를 노출하는 개구공(OP)에서 제거되어 투광부(AG)를 원형 또는 타원형 투광부로 정의한다. 픽셀 영역은 제1 및 제2 영역(DA, CA)에서 픽셀들의 픽셀 회로들이 배치된 영역을 포함한다.
금속층(ML)은 표시패널(100)의 픽셀 구동에 필요한 금속층들 중 어느 하나이고 제2 영역(CA)의 투광부(AG)에서 제거되어야 하는 금속층이다. 예를 들어, 금속층(ML)은 발광 소자(OLED)의 캐소드 전극층 또는 캐소드 전극층과 다른 층에 형성되는 금속층일 수 있다. 금속층(ML)이 레이저 어블레이션 공정에서 부분적으로 제거되어야 하는 금속이라면, 이 금속에 대하여 흡수 계수가 높은 파장 대역에서 레이저 빔(LB)의 파장이 결정된다.
광쉴드층(LS)은 레이저 공정에서 제2 영역(CA)의 투광부 이외의 영역에서 금속층(ML)을 레이저 어블레이션 공정에서 발생되는 레이저 빔(LB)으로부터 보호하여야 한다. 이를 위하여, 금속층(ML)은 레이저 빔(LB)의 파장에서 흡수 계수가 낮은 물질에서 선택되어야 한다.
금속층(ML)이 캐소드 전극으로 이용되는 Mg/Ag 합금 박막층인 경우, Mg는 1,064 nm 파장에서 흡수 계수가 높기 때문에 1,064 nm 파장의 레이저 빔에 노출될 때 쉽게 제거된다. 반면에, 비정질 실리콘(a-Si) 또는 몰리브덴(Mo)은 1,064 nm 파장에서 흡수 계수가 낮다. 따라서, Mg/Ag 합금 박막층을 1,064 nm 파장의 레이저 빔(LB)으로 제거할 때, 비정질 실리콘(a-Si), 몰리브덴(Mo) 등 1,064 nm 파장에서 흡수 계수가 낮은 물질로 금속층(ML) 아래에 광쉴드층(LS)을 배치하면 투광부(AG) 이외의 영역에서 Mg/Ag 합금층을 1,064 nm 파장의 레이저 빔으로부터 보호할 수 있다. 표시패널(100)에 광쉴드층(LS)이 형성되면, 투광부(AG) 이외의 영역에서 레이저 어블레이션 공정에서 발생되는 레이저 빔으로부터 금속층(ML)을 보호할 수 있기 때문에 레이저 빔(LB)을 표시패널(100)에 넓은 라인 빔 또는 블록 빔 형태로 조사할 수 있다. 라인 빔 또는 블록 빔 형태로 표시패널(100)에 조사되는 레이저 빔(LB)의 빔 스폿(BSPOT) 길이는 적어도 일 방향(X축 또는 Y축)에서 제2 영역(CA)의 길이 이상일 수 있다. 빔 스폿(BSPOT)이 제2 영역(CA) 보다 크면 광쉴드층(LS)이 제거된 개구공(OP)을 통해 노출된 투광부 내의 금속층(ML)만 레이저 빔에 노출되어 제거되는 반면, 투광부 이외의 영역에서 금속층(ML)은 광쉴드층(LS)에 의해 레이저 빔으로부터 보호되어 제거되지 않는다.
레이저 어브레이션 장치는 빔 형성기(beam shaper 또는 homogenizer, BSH)를 이용하여 레이저 빔의 세기가 균일한 라인 형태 또는 블록 형태의 빔을 발생할 수 있다. 빔 형성기(BSH)의 구조에 따라 라인 빔, 블록 빔이 발생될 수 있고, 빔 형성기(BSH)와 표시패널(100)의 기판 사이의 거리에 따라 레이저 빔(LB)의 크기가 조절될 수 있다.
도 16은 본 발명의 실시예에 따른 표시패널과 표시패널 구동부를 보여 주는 블록도이다. 도 17은 도 16에 도시된 드라이브 IC(D-IC)의 구성을 보여 주는 블록도이다.
도 16 및 도 17을 참조하면, 표시장치는 화면 상에 픽셀 어레이가 배치된 표시패널(100)과, 표시패널 구동부 등을 포함한다.
표시패널(100)의 픽셀 어레이는 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 게이트 라인들(GL), 및 데이터 라인들(DL)과 게이트 라인들(GL)에 의해 정의된 매트릭스 형태로 배열된 픽셀들(P)을 포함한다. 픽셀 어레이는 도 18에 도시된 VDD 라인(PL1), Vini 라인(PL2), VSS 라인(PL3) 등의 전원 라인들을 더 포함할 수 있다.
픽셀 어레이는 도 1과 같이 회로층(12)과 발광 소자층(18)으로 나뉘어질 수 있다. 발광 소자층(18) 위에 터치 센서 어레이가 배치될 수 있다. 픽셀 어레이의 픽셀들 각각은 전술한 바와 같이 두 개 내지 네 개의 서브 픽셀들을 포함할 수 있다. 서브 픽셀들 각각은 회로층(12)에 배치된 픽셀 회로를 포함한다.
표시패널(100)의 픽셀 어레이는 제1 영역(DA) 및 제2 영역(CA)을 포함한다.
제1 영역(DA)과 제2 영역(CA) 각각의 서브 픽셀들은 픽셀 회로를 포함한다. 픽셀 회로는 발광 소자(OLED)에 전류를 공급하는 구동 소자, 구동 소자의 문턱 전압을 샘플링하고 픽셀 회로의 전류 패스(current path)를 스위칭하는 복수의 스위치 소자, 구동 소자의 게이트 전압을 유지하는 커패시터 등을 포함할 수 있다. 픽셀 회로는 발광 소자의 아래에 배치된다.
제2 영역(CA)은 픽셀 그룹들 사이에 배치된 투광부들(AG)과, 제2 영역(CA) 아래에 배치된 센서 모듈(400)을 포함한다.
표시패널 구동부는 입력 영상의 픽셀 데이터를 픽셀들(P)에 기입한다. 표시패널 구동부는 픽셀 데이터의 데이터 전압을 데이터 라인들(DL)에 공급하는 데이터 구동부(306)와, 게이트 펄스를 게이트 라인들(GL)에 순차적으로 공급하는 게이트 구동부(120)를 포함한다. 데이터 구동부(306)는 드라이브 IC(D-IC)에 집적될 수 있다. 표시패널 구동부는 도면에서 생략된 터치센서 구동부를 더 포함할 수 있다.
드라이브 IC(D-IC)는 표시패널(100) 상에 접착될 수 있다. 드라이브 IC(D-IC)는 호스트 시스템(200)으로부터 입력 영상의 픽셀 데이터와 타이밍 신호를 입력 받아 픽셀들에 픽셀 데이터의 데이터 전압을 공급하고, 데이터 구동부(306)와 게이트 구동부(120)를 동기시킨다.
드라이브 IC(D-IC)는 데이터 출력 채널들을 통해 데이터 라인들(DL)에 연결되어 데이터 라인들(DL)에 픽셀 데이터의 데이터 전압을 공급한다. 드라이브 IC(D-IC)는 게이트 타이밍 신호 출력 채널들을 통해 게이트 구동부(120)를 제어하기 위한 게이트 타이밍 신호를 출력할 수 있다. 타이밍 콘트롤러(303)로부터 발생된 게이트 타이밍 신호는 스타트 펄스(Gate start pulse, VST), 시프트 클럭(Gate shift clock, CLK) 등을 포함할 수 있다. 스타트 펄스(VST)와 시프트 클럭(CLK)은 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이에서 스윙(swing)한다. 레벨 시프터(307)로부터 출력된 게이트 타이밍 신호(VST, CLK)는 게이트 구동부(120)에 인가되어 게이트 구동부(120)의 시프트 동작을 제어한다.
게이트 구동부(120)는 픽셀 어레이와 함께 표시패널(100)의 회로층에 형성되는 시프트 레지스터(shift register)를 포함할 수 있다. 게이트 구동부(120)의 시프트 레지스터는 타이밍 콘트롤러(303)의 제어 하에 게이트 신호를 게이트 라인들(GL)에 순차적으로 공급한다. 게이트 신호는 스캔 펄스와, EM 펄스를 포함할 수 있다. 시프트 레지스터는 스캔 펄스를 출력하는 스캔 구동부와, EM 펄스를 출력하는 EM 구동부를 포함할 수 있다. 도 17에서 GVST와 GCLK은 스캔 구동부에 입력되는 게이트 타이밍 신호이다. EVST와 ECLK은 EM 구동부에 입력되는 게이트 타이밍 신호이다.
드라이브 IC(D-IC)는 호스트 시스템(200), 제1 메모리(301), 및 표시패널(100)에 연결될 수 있다. 드라이브 IC(D-IC)는 데이터 수신 및 연산부(308), 타이밍 콘트롤러(303), 데이터 구동부(306), 감마 보상전압 발생부(305), 전원부(304), 제2 메모리(302) 등을 포함할 수 있다.
데이터 수신 및 연산부(308)는 호스트 시스템(200)으로부터 디지털 신호로 입력된 픽셀 데이터를 수신하는 수신부와, 수신부를 통해 입력된 픽셀 데이터를 처리하여 화질을 향상시키는 데이터 연산부를 포함한다. 데이터 연산부는 압축된 픽셀 데이터를 디코딩(Decoding)하여 복원하는 데이터 복원부와, 미리 설정된 광학 보상값을 픽셀 데이터에 더하는 광학 보상부 등을 포함할 수 있다. 광학 보상값은 제조 공정에서 촬영된 영상을 바탕으로 측정된 화면의 휘도 편차를 보상하기 위한 값으로 설정된다.
타이밍 콘트롤러(303)는 호스트 시스템(200)으로부터 수신되는 입력 영상의 픽셀 데이터를 데이터 구동부(306)에 제공한다. 타이밍 콘트롤러(303)는 게이트 구동부(120)를 제어하기 위한 게이트 타이밍 신호와, 데이터 구동부(306)를 제어하기 위한 소스 타이밍 신호를 발생하여 게이트 구동부(120)와 데이터 구동부(306)의 동작 타이밍을 제어한다.
데이터 구동부(306)는 디지털-아날로그 변환기(Digital to Analog converter, DAC)를 통해 타이밍 콘트롤러(303)로부터 수신된 픽셀 데이터를 포함한 디지털 데이터를 감마 보상전압으로 변환하여 데이터 전압을 출력한다. 데이터 구동부(306)로부터 출력된 데이터 전압은 드라이브 IC(D-IC)의 데이터 채널에 연결된 출력 버퍼를 통해 픽셀 어레이의 데이터 라인들(DL)에 공급된다.
감마 보상전압 발생부(305)는 전원부(304)로부터의 감마 기준 전압을 분압 회로를 통해 분압하여 계조별 감마 보상전압을 발생한다. 감마 보상전압은 픽셀 데이터의 계조별로 전압이 설정된 아날로그 전압이다. 감마 보상전압 발생부(305)로부터 출력된 감마 보상전압은 데이터 구동부(306)에 제공된다.
전원부(304)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(100)의 픽셀 어레이, 게이트 구동부(120), 및 드라이브 IC(D-IC)의 구동에 필요한 전원을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다. 전원부(304)는 호스트 시스템(200)으로부터의 직류 입력 전압을 조정하여 감마 기준 전압, 게이트 온 전압(VGL). 게이트 오프 전압(VGH), 픽셀 구동전압(VDD), 저전위 전원 전압(VSS), 초기화 전압(Vini) 등의 직류 전원을 발생할 수 있다. 감마 기준 전압은 감마 보상전압 발생부(305)에 공급된다. 게이트 온 전압(VGL)과 게이트 오프 전압(VGH)은 레벨 시프터(307)와 게이트 구동부(120)에 공급된다. 픽셀 구동전압(VDD), 저전위 전원 전압(VSS), 초기화 전압(Vini) 등의 픽셀 전원은 픽셀들(P)에 공통으로 공급된다. 초기화 전압(Vini)은 픽셀 구동전압(VDD)보다 낮고 발광 소자(OLED)의 문턱 전압 보다 낮은 직류 전압으로 설정되어 픽셀 회로들의 주요 노드들을 초기화하고, 발광 소자(OLED)의 발광을 억제한다.
제2 메모리(302)는 드라이브 IC(D-IC)에 전원이 입력될 때 제1 메모리(301)로부터 수신된 보상값, 레지스터 설정 데이터 등을 저장한다. 보상값은 화질 향상을 한 다양한 알고리즘에 적용될 수 있다. 보상값은 광학 보상값을 포함할 수 있다. 레지스터 설정 데이터는 데이터 구동부(306), 타이밍 콘트롤러(303), 감마 보상전압 발생부(305) 등의 동작을 정의한다. 제1 메모리(301)는 플래시 메모리(Flash memory)를 포함할 수 있다. 제2 메모리(302)는 SRAM(Static RAM)을 포함할 수 있다.
호스트 시스템(200)은 AP(Application Processor)로 구현될 수 있다. 호스트 시스템(200)은 MIPI(Mobile Industry Processor Interface)를 통해 드라이브 IC(D-IC)에 입력 영상의 픽셀 데이터를 전송할 수 있다. 호스트 시스템(200)은 가요성 인쇄 회로 예를 들면, FPC(Flexible Printed Circuit)를 통해 드라이브 IC(D-IC)에 연결될 수 있다.
표시패널(100)은 플렉시블 디스플레이에 적용 가능한 플렉시블 패널로 구현될 수 있다. 플렉시블 디스플레이는 플렉시블 패널을 감거나 접고 구부리는 방법으로 화면의 크기가 가변될 수 있고 다양한 디자인으로 쉽게 제작될 수 있다. 플렉시블 디스플레이는 롤러블 디스플레이(rollable display), 폴더블 디스플레이(foldable display), 벤더블(bendable) 디스플레이, 슬라이더블 디스플레이(slidable display) 등으로 구현될 수 있다. 플렉시블 패널은 플라스틱 OLED 패널로 제작될 수 있다. 플라스틱 OLED 패널은 백 플레이트(Back plate)와, 그 백 플레이트 상에 접착된 유기 박막 필름 상에 픽셀 어레이를 포함할 수 있다. 픽셀 어레이 위에 터치 센서 어레이가 형성될 수 있다.
백 플레이트는 PET(Polyethylene terephthalate) 기판일 수 있다. 유기 박막 필름 상에 픽셀 어레이와 터치 센서 어레이가 형성될 수 있다. 백 플레이트는 픽셀 어레이가 습도에 노출되지 않도록 유기 박막 필름을 향하는 투습을 차단할 수 있다. 유기 박막 필름은 PI(Polyimide) 기판일 수 있다. 유기 박막 필름 상에 도시하지 않은 절연 물질로 다층의 버퍼막이 형성될 수 있다. 유기 박막 필름 상에 회로층(12)과 발광 소자층(14)이 적층될 수 있다.
본 발명의 표시장치에서 픽셀 회로는 복수의 트랜지스터들을 포함할 수 있다. 트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 구현될 수 있다. 트랜지스터들 각각은 p 채널 TFT 또는 n 채널 TFT로 구현될 수 있다.
트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.
게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)한다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH/VEH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL/VEL)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL/VEL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH/VEL)일 수 있다.
도 18은 픽셀 회로의 일 예를 보여주는 회로도이다. 픽셀 회로는 제1 및 제2 영역(DA, CA)에 동일한 회로로 구현될 수 있다. 도 19는 도 18에 도시된 픽셀 회로의 구동 방법을 보여주는 파형도이다.
도 18 및 도 19를 참조하면, 픽셀 회로는 발광 소자(OLED), 발광 소자(OLED)에 전류를 공급하는 구동 소자(DT), 및 발광 소자(OLED)와 구동 소자(DT)에 인가되는 전압을 스위칭하는 스위치 회로를 포함한다.
스위치 회로는 픽셀 구동 전압(ELVDD), 저전위 전원 전압(ELVSS), 초기화 전압(Vini)이 인가되는 전원 라인들(PL1, PL2, PL3), 데이터 라인(DL), 및 게이트 라인들(GL1, GL2, GL3)에 연결되어 스캔 펄스[SCAN(N-1), SCAN(N)]와 EM 펄스[EM(N)]에 응답하여 발광 소자(OLED)와 구동 소자(DT)에 인가되는 전압을 스위칭한다.
스위치 회로는 제1 내지 제6 스위치 소자들(M1~M6)을 이용하여 구동 소자(DT)의 문턱 전압(Vth)을 샘플링하고, 픽셀 데이터의 데이터 전압(Vdata)을 구동 소자(DT)에 인가하는 내부 보상 회로를 포함한다. 구동 소자(DT)와 스위치 소자들(M1~M6) 각각은 p 채널 TFT로 구현될 수 있다.
픽셀 회로의 구동 기간은 도 19에 도시된 바와 같이 초기화 기간(Tini), 샘플링 기간(Tsam), 및 발광 기간(Tem)으로 나뉘어질 수 있다. 매 프레임 기간마다. 초기화 기간(Tini)과 샘플링 기간(Tsam)은 데이터 전압(Vdata)에 동기되는 스캔 펄스에 정의된다. 따라서, 스캔 라인들에 순차적으로 인가되는 스캔 펄스에 따라 1 픽셀 라인씩 픽셀 회로들의 순차적으로 초기화된 후에, 구동 소자(DT)의 문턱 전압(Vth)이 샘플링된다.
제N 스캔 펄스[SCAN(N)]는 샘플링 기간(Tsam)에 게이트 온 전압(VGL)으로 발생되어 제N 스캔 라인(GL1)에 인가된다. 제N 스캔 펄스[SCAN(N)]는 제N 픽셀 라인의 픽셀들에 인가되는 데이터 전압(Vdata)과 동기된다. 제N-1 스캔 펄스[SCAN(N-1)]는 샘플링 기간에 앞선 초기화 기간(Tini)에 게이트 온 전압(VGL)으로 발생되어 제N-1 스캔 라인(GL2)에 인가된다. 제N-1 스캔 펄스[SCAN(N)]는 제N 스캔 펄스[SCAN(N)]에 앞서 발생되어 제N-1 픽셀 라인의 픽셀들에 인가되는 데이터 전압(Vdata)과 동기된다. EM 펄스[EM(N)]는 초기화 기간(Tin) 및 샘플링 기간(Tsam)에 게이트 오프 전압(VGH)으로 발생되어 EM 라인(GL3)에 인가된다. EM 펄스[EM(n)]는 제N-1 및 제N 픽셀 라인들의 픽셀들에 동시에 인가될 수 있다.
초기화 기간(Tini) 동안, 제N-1 스캔 라인(GL2)에 게이트 온 전압(VGL)의 제N-1 스캔 펄스[SCAN(N-1)]가 인가되고, EM 라인(GL3)에 게이트 오프 전압(VGH)의 EM 펄스가 인가된다. 이 때, 제N 스캔 라인(GL1)은 게이트 오프 전압(VGH)이다. 초기화 기간(Tin) 동안, 제N-1 스캔 펄스[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 제5 스위치 소자(M5)가 턴-온되어 제1 영역(DA)의 픽셀 회로를 초기화한다.
샘플링 기간 동안(Tsam), 게이트 온 전압(VGL)의 제N 스캔 펄스[SCAN(N)]가 제N 스캔 라인(GL1)에 인가된다. 이 때, 제N-1 스캔 라인(GL2)과 EM 라인(GL3)은 게이트 오프 전압(VGH)이다. 샘플링 기간(Tsam) 동안, 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 따라 제1 및 제2 스위치 소자들(M1, M2)이 턴-온되어 구동 소자(DT)가 턴-온되어 구동 소자(DT)의 문턱 전압(Vth)이 샘플링되고 커패시터(Cst1)에 문턱 전압(Vth) 만큼 보상된 데이터 전압(Vdata)이 저장된다. 이와 동시에, 제6 스위치 소자(M6)가 샘플링 기간(Tsam) 동안 턴-온되어 제4 노드(n4)의 전압을 기준 전압(Vref)으로 낮추어 발광 소자(OLED)의 발광을 억제한다.
발광 기간(Tem)이 시작될 때, EM 라인(GL3)은 게이트 온 전압(VGL)으로 반전된다. 발광 기간(Tem) 동안, 스캔 라인들(GL1, GL2)은 게이트 오프 전압(VGH)을 유지한다. 발광 기간(Tem) 동안, 제3 및 제4 스위치 소자들(M3, M4)이 턴-온되어 발광 소자(OLED)가 발광될 수 있다. 발광 기간(Tem) 동안, 저 계조의 휘도를 정밀하게 표현하기 위하여, EM 펄스[EM(N)]가 게이트 온 저압(VGL)과 게이트 오프 전압(VGH) 사이에서 소정의 듀티비로 그 전압 레벨이 반전될 수 잇다. 이 경우, 제3 및 제4 스위치 소자들(M3, M4)이 발광 기간(Tem) 동안 EM 펄스[EM(N)]의 듀티비에 따라 온/오프를 반복할 수 있다.
발광 소자(OLED)의 애노드 전극은 제4 및 제6 스위치 소자들(M4, M6) 사이의 제4 노드(n4)에 연결된다. 제4 노드(n4)는 발광 소자(OLED)의 애노드 전극, 제4 스위치 소자(M4)의 제2 전극, 및 제6 스위치 소자(M6)의 제2 전극에 연결된다. 발광 소자(OLED)의 캐소드 전극은 저전위 전원 전압(ELVSS)이 인가되는 VSS 라인(PL3)에 연결된다. 발광 소자(OLED)는 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 흐르는 전류(Ids)로 발광된다. 발광 소자(OLED)의 전류 패스는 제3 및 제4 스위치 소자(M3, M4)에 의해 스위칭된다.
커패시터(Cst1)는 VDD 라인(PL1)과 제2 노드(n2) 사이에 연결된다.
샘플링 기간이 끝나 후, 샘플링된 구동 소자(DT)의 문턱 전압(Vth) 만큼 보상된 데이터 전압(Vdata)이 커패시터(Cst1)에 충전된다. 서브 픽셀들 각각에서 데이터 전압(Vdata)이 구동 소자(DT)의 문턱 전압(Vth) 만큼 보상되기 때문에 서브 픽셀들에서 구동 소자(DT)의 특성 편차가 보상된다.
제1 스위치 소자(M1)는 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 제2 노드(n2)와 제3 노드(n3)를 연결한다. 제2 노드(n2)는 구동 소자(DT)의 게이트 전극, 커패시터(Cst1)의 제1 전극, 및 제1 스위치 소자(M1)의 제1 전극에 연결된다. 제3 노드(n3)는 구동 소자(DT)의 제2 전극, 제1 스위치 소자(M1)의 제2 전극, 및 제4 스위치 소자(M4)의 제1 전극에 연결된다. 제1 스위치 소자(M1)의 게이트 전극은 제N 스캔 라인(GL1)에 연결되어 제N 스캔 펄스[SCAN(N)]를 공급받는다. 제1 스위치 소자(M1)의 제1 전극은 제2 노드(n2)에 연결되고, 제1 스위치 소자(M1)의 제2 전극은 제3 노드(n3)에 연결된다.
제1 스위치 소자(M1)는 1 프레임 기간에서 제N 스캔 펄스[SCAN(N)]가 게이트 온 전압(VGL)으로 발생되는 아주 짧은 1 수평 기간(1H) 동안 턴-온되기 때문에 오프 상태에서 누설 전류가 발생될 수 있다. 제1 스위치 소자(M1)의 누설 전류를 억제하기 위하여, 제1 스위치 소자(M1)는 두 개의 트랜지스터들이 직렬로 연결된 듀얼 게이트(dual gate) 구조의 트랜지스터로 구현될 수 있다.
제2 스위치 소자(M2)는 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 데이터 전압(Vdata)을 제1 노드(n1)에 공급한다. 제2 스위치 소자(M2)의 게이트 전극은 제N 스캔 라인(GL1)에 연결되어 제N 스캔 펄스[SCAN(N)]를 공급받는다. 제2 스위치 소자(M2)의 제1 전극은 제1 노드(n1)에 연결된다. 제2 스위치 소자(M2)의 제2 전극은 데이터 전압(Vdata)이 인가되는 제1 영역(DA)의 데이터 라인(DL)에 연결된다. 제1 노드(n1)는 제2 스위치 소자(M2)의 제1 전극, 제3 스위치 소자(M2)의 제2 전극, 및 구동 소자(DT)의 제1 전극에 연결된다.
제3 스위치 소자(M3)는 EM 펄스[EM(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 VDD 라인(PL1)을 제1 노드(n1)에 연결한다. 제3 스위치 소자(M3)의 게이트 전극은 EM 라인(GL3)에 연결되어 EM 펄스[EM(N)]를 공급받는다. 제3 스위치 소자(M3)의 제1 전극은 VDD 라인(PL1)에 연결된다. 제3 스위치 소자(M3)의 제2 전극은 제1 노드(n1)에 연결된다.
제4 스위치 소자(M4)는 EM 펄스[EM(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 제3 노드(n3)를 발광 소자(OLED)의 애노드 전극에 연결한다. 제4 스위치 소자(M4)의 게이트 전극은 EM 라인(GL3)에 연결되어 EM 펄스[EM(N)]를 공급받는다. 제4 스위치 소자(M4)의 제1 전극은 제3 노드(n3)에 연결되고, 제2 전극은 제4 노드(n4)에 연결된다.
제5 스위치 소자(M5)는 제N-1 스캔 펄스[SCAN(N-1)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 제2 노드(n2)를 Vini 라인(PL2)에 연결한다. 제5 스위치 소자(M5)의 게이트 전극은 제N-1 스캔 라인(GL2)에 연결되어 제N-1 스캔 펄스[SCAN(N-1)]를 공급받는다. 제5 스위치 소자(M5)의 제1 전극은 제2 노드(n2)에 연결되고, 제2 전극은 Vini 라인(PL2)에 연결된다. 제5 스위치 소자(M5)의 누설 전류를 억제하기 위하여, 제5 스위치 소자(M5)는 두 개의 트랜지스터들이 직렬로 연결된 듀얼 게이트 구조의 트랜지스터로 구현될 수 있다.
제6 스위치 소자(M6)는 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 Vini 라인(PL2)을 제4 노드(n4)에 연결한다. 제6 스위치 소자(M6)의 게이트 전극은 제N 스캔 라인(GL1)에 연결되어 제N 스캔 펄스[SCAN(N)]를 공급받는다. 제6 스위치 소자(M6)의 제1 전극은 Vini 라인(PL2)에 연결되고, 제2 전극은 제4 노드(n4)에 연결된다.
다른 실시예에서, 제5 및 제6 스위치 소자(M5, M6)의 게이트 전극은 제N-1 스캔 펄스[SCAN(N-1)]이 인가되는 제N-1 스캔 라인(GL2)에 공통으로 연결될 수 있다. 이 경우, 제5 및 제6 스위치 소자(M5, M6)는 제N-1 스캔 펄스[SCAN(N-1)]에 응답하여 동시에 턴-온될 수 있다.
구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(OLED)에 흐르는 전류를 조절하여 발광 소자(OLED)를 구동한다. 구동 소자(DT)는 제2 노드(n2)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.
초기화 기간(Tini) 동안 제N-1 스캔 펄스[SCAN(N-1)]가 게이트 온 전압(VGL)으로 발생된다. 제N 스캔 펄스[SCAN(N)]와 EM 펄스[EM(N)]는 초기화 기간(Tini) 동안 게이트 오프 전압(VGH)을 유지한다. 따라서, 초기화 기간(Tini) 동안 제5 스위치 소자(M5)가 턴-온(turn-on)되어 제2 및 제4 노드(n2, n4)가 Vini로 초기화된다. 초기화 기간(Tini)과 샘플링 기간(Tsam) 사이에 홀드 기간이 설정될 수 있다. 홀드 기간에서 스캔 라인들(GL1, GL2)과 EM 라인들(GL3)의 전압은 게이트 오프 전압(VGH)이다.
샘플링 기간(Tsam) 동안 제N 스캔 펄스[SCAN(N)]가 게이트 온 전압(VGL)으로 발생된다. 제N 스캔 펄스[SCAN(N)]의 펄스는 제N 픽셀 라인의 데이터 전압(Vdata)에 동기된다. 제N-1 스캔 펄스[SCAN(N-1)]와 EM 펄스[EM(N)]는 샘플링 기간(Tsam) 동안 게이트 오프 전압(VGH)을 유지한다. 따라서, 샘플링 기간(Tsam) 동안 제1 및 제2 스위치 소자들(M1, M2)이 턴-온된다.
샘플링 기간(Tsam) 동안 구동 소자(DT)의 게이트 전압(DTG)이 제1 및 제2 스위치 소자(M1, M2)를 통해 흐르는 전류에 의해 상승된다. 구동 소자(DT)가 턴-오프될 때 구동 소자(DT)의 게이트 전극 전압(DTG)은 Vdata - |Vth|이고, 구동 소자(DT)의 소스 전극 전압은 ELVDD-|Vth|이다. 따라서, 커패시터(Cst1)에 샘플링된 구동 소자(DT)의 문턱 전압(Vth)이 저장될 때 구동 소자(DT)의 게이트-소스간 전압(Vgs)은 ELVDD-Vdata 이다. 그 결과, 발광 기간(Tem) 동안 발광 소자(OLED)에 흐르는 전류(Ioled)는 구동 소자(DT)의 문턱 전압(Vth)에 영향을 받지 않는다.
발광 기간(Tem) 동안 EM 펄스[EM(N)]가 게이트 온 전압(VGL)일 때 ELVDD와 발광 소자(OLED) 사이에 전류가 흘러 발광 소자(OLED)가 발광될 수 있다. 발광 기간(Tem) 동안, 제N-1 및 제N 스캔 펄스[SCAN(N-1), SCAN(N)]는 게이트 오프 전압(VGH)을 유지한다. 발광 기간(Tem) 동안, 제3 및 제4 스위치 소자들(M3, M4)은 EM 펄스(EM)의 게이트 온 전압 (VGL)에 따라 턴-온된다. EM 펄스[EM(N)]가 게이트 온 전압(VGL)일 때 제3 및 제4 스위치 소자들(M3, M4)이 턴-온되어 발광 소자(OLED)에 전류가 흐른다. 이 때, 구동 소자(DT)를 통해 발광 소자(OLED)에 흐르는 전류(Ioled)는 Ioled = K(ELVDD-Vdata)2이다. K는 구동 소자(DT)의 전하 이동도, 기생 용량 및 채널비(W/L) 등에 의해 결정되는 상수 값이다.
픽셀 회로는 제1 데이터 구동부(110)로부터 출력되는 데이터 전압(Vdata)이 낮을수록 발광 소자(OLED)에 흐르는 전류(Ioled)가 높아진다. 따라서, 제1 데이터 구동부(110)는 계조가 높을수록 그 전압이 낮아지는 역감마(Negative gamma) 보상 전압으로 데이터 전압(Vdata)을 출력한다.
도 20은 본 발명의 일 실시예에 따른 회로층(12)의 단면 구조를 상세히 보여 주는 단면도이다. 회로층(12)의 단면 구조는 도 20에 한정되지 않는다는 것에 주의하여야 한다. 도 20에서, TFT는 픽셀 회로의 구동 소자(DT) 또는 제4 스위치 소자(M4)로 이용되는 트랜지스터일 수 있다.
도 20을 참조하면, 회로층(12), 발광 소자층(14) 등이 기판(PI1, PI2) 상에 적층될 수 있다. 기판(PI1, PI2)은 제1 및 제2 PI 기판(PI1, PI2)을 포함할 수 있다. 제1 PI 기판(PI1)과 제2 PI 기판(PI2) 사이에 무기막(IPD)이 형성될 수 있다. 무기막(IPD)은 수분 침투를 차단한다.
제1 버퍼층(BUF1)이 제2 PI 기판(PI2) 상에 형성될 수 있다. 제1 버퍼층(BUF1)은 산화막(SiO2)과 질화막(SINx)이 둘 이상 적층된 다층의 절연막으로 형성될 수 있다. 제1 버퍼층(BUF1) 상에 제1 금속층이 형성될 수 있다. 제1 금속층 상에 제2 버퍼층(BUF2)이 형성될 수 있다. 제2 버퍼층(BUF2)은 무기 절연재료로 형성되고 하나 이상의 절연층으로 이루어질 수 있다.
제1 금속층은 포토리소그래피(Photolithography) 공정에서 패터닝된다. 제1 금속층은 광쉴드층(LS)을 포함한다. 광쉴드층(LS)은 트랜지스터(TFT)와 커패시터(Cst1) 아래에 배치될 수 있다.
광쉴드층(LS)은 센서 모듈에서 반사된 빛이 센서 모듈로 다시 반사되어 촬상 이미지에서 고스트(Ghost) 현상을 유발하는 불량을 방지할 수 있다. 또한, 광쉴드층(LS)은 전술한 바와 같이 레이저 어블레이션 공정에서 레이저 파장에 대하여 흡수율이 낮은 물질로 선택되어 레이저 빔으로부터 투광부(AG)를 제외한 영역에서 캐소드 전극을 잔류시킬 수 있다.
광쉴드층(LS)은 제2 영역(CA)에서 제거되어야 할 발광 소자(OLED)의 캐소드 전극층에 비하여 레이저 어블레이션 공정에서 이용되는 레이저 파장의 흡수 계수가 낮은 물질 예를 들어, 비정질 실리콘(a-Si), 몰리브덴(Mo) 중 어느 하나로 형성될 수 있다. 광쉴드층(LS)이 비정질 실리콘(a-Si)으로 형성되면, 센서 모듈로 반사되는 빛을 흡수하여 촬상 이미지에서 고스트 현상을 방지하는데 효과적이다.
제1 금속층은 광쉴드층(LS) 상에 형성된 광쉴드 금속층(BSM)을 더 포함할 수 있다. 광쉴드 금속층(BSM)은 구리(Cu)와 몰리티타늄(MoTi)이 적층된 구리/몰리티타늄(Cu/MoTi)으로 형성될 수 있으나, 이에 한정되지 않는다.
광쉴드층(LS)과 광쉴드 금속층(BSM)은 레이저 어블레이션 공정에서 이용되는 레이저 파장의 흡수 계수가 낮은 금속 예를 들어, 몰리브덴(Mo)으로 형성될 수 있다. 이 경우, 광쉴드층(LS)과 광쉴드 금속층(BSM)은 단층의 금속층으로 구현될 수 있으므로 광쉴드 금속층(BSM)이 생략될 수 있다.
광쉴드층(LS)과 광쉴드 금속층(BSM) 중 적어도 하나가 금속으로 형성되면, 트랜지스터(TFT)의 반도체 채널에 빛이 조사되지 않도록 외부 광을 차단하여 외부 광으로 인한 트랜지스터(TFT)의 누설 전류와 열화를 방지할 수 있다. 광쉴드층(LS)과 광쉴드 금속층(BSM)에 픽셀 구동 전압(ELVDD)과 같은 직류 전압이 인가되어 트랜지스터(TFT)의 반도체 채널(ACT)에 영향을 주는 이온을 차폐하여 트랜지스터(TFT)의 문턱 전압 변동을 억제할 수 있다.
액티브층(ACT)이 제2 버퍼층(BUF2) 상에 증착되는 반도체 물질로 형성되고 포토-리소그래피 공정에 의해 패터닝될 수 있다. 액티브층(ACT)은 픽셀 회로의 트랜지스터들의 반도체 채널을 포함한다. 액티브층(ACT)은 이온 도핑에 의해 일 부분이 금속화될 수 있다. 금속화된 부분은 픽셀 회로의 노드들과 트랜지스터를 연결할 수 있다.
게이트 절연층(GI)이 액티브층(ACT)을 덮도록 제2 버퍼층(BUF2) 상에 형성될 수 있다. 게이트 절연층(GI)은 무기 절연재료로 이루어질 수 있다. 제2 금속층이 제2 게이트 절연층(GI) 상에 형성될 수 있다. 제2 금속층은 포토-리소그래피 공정에 의해 패터닝될 수 있다. 제2 금속층은 게이트 라인 및 게이트 전극 패턴(GATE), 스토리지 커패시터(Cst1)의 하부 전극 등을 포함할 수 있다.
제1 층간 절연층(ILD1)은 제2 금속층을 덮도록 게이트 절연층(GI) 상에 형성될 수 있다. 제1 층간 절연층(ILD2) 상에 제3 금속층이 형성되고, 제2 층간 절연층(ILD2)이 제3 금속층을 덮을 수 있다. 제3 금속층은 포토-리소그래피 공정에 의해 패터닝될 수 있다. 제3 금속층은 스토리지 커패시터(Cst1)의 상부 전극(TM)을 포함할 수 있다. 제1 및 제2 층간 절연층들(ILD1, ILD2)은 무기 또는 유기 절연재료를 포함할 수 있다.
제2 층간 절연층(ILD2) 상에 제4 금속층이 형성되고, 그 위에 무기 절연층(PAS1)과 제1 평탄화층(PLN1)이 적층될 수 있다. 제5 금속층이 제1 평탄화층(PLN1) 상에 형성될 수 있다.
제4 금속층의 일부 패턴은 제1 평탄화층(PLN1)과 무기 절연층(PAS1)을 관통하는 콘택홀(Contact hole)을 통해 제3 금속층에 연결될 수 있다. 제1 및 제2 평탄화층(PLN1, PLN2)은 표면을 평탄하게 하는 유기 절연재료로 이루어질 수 있다.
제4 금속층은 제2 층간 절연층(ILD2)을 관통하는 콘택홀을 통해 트랜지스터(TFT)의 액티브 패턴에 연결되는 트랜지스터(TFT)의 제1 및 제2 전극 등을 포함할 수 있다. 데이터 라인(DL)과, 전원 라인들(PL1, PL2, PL3)은 제3 금속층의 패턴(TM), 제4 금속층의 패턴(SD1) 또는 제5 금속층의 패턴(SD2)으로 구현될 수 있다.
발광 소자(OLED)의 애노드 전극(AND)은 제2 평탄화층(PLN2) 상에 형성될 수 있다. 애노드 전극(AND)은 제2 평탄화층(PLN2)을 관통하는 콘택홀을 통해 스위치 소자 또는 구동 소자로 이용되는 트랜지스터(TFT)의 전극에 연결될 수 있다. 애노드 전극(AND)은 투명 또는 반투명 전극 물질로 이루어질 수 있다.
픽셀 정의막(BNK)은 발광 소자(OLED)의 애노드 전극(AND)을 덮을 수 있다. 픽셀 정의막(BNK)은 픽셀들 각각에서 외부로 빛이 통과되는 발광 영역(또는 개구 영역)을 정의하는 패턴으로 형성된다. 픽셀 정의막(BNK) 상에 스페이서(SPC)가 형성될 수 있다. 픽셀 정의막(BNK)와 스페이서(SPC)는 동일한 유기 절연 재료로 일체화될 수 있다. 스페이서(SPC)는 유기 화합물(EL)의 증착 공정에서 FMM(Fine Metal Mask)가 애노드 전극(AND)과 접촉되지 않도록 FMM과 애노드 전극(AND) 사이의 갭(gap)을 확보한다.
픽셀 정의막(BNK)에 의해 정의된 픽셀들 각각의 발광 영역에 도면에서 생략된 유기 화합물이 형성된다. 발광 소자(OLED)의 캐소드 전극이 픽셀 정의막(BNK), 스페이서(SPC), 및 유기 화합물을 덮도록 표시패널(100)의 전면에 형성될 수 있다. 캐소드 전극은 그 하부의 금속층들 중 어느 하나로 형성된 VSS 라인(PL3)에 연결될 수 있다.
픽셀 회로와, 이 픽셀 회로에 연결된 신호 배선(DL, GL) 및 전원 배선(PL1, PL2, PL3) 중 하나 이상은 도 21 내지 도 24에 도시된 바와 같이 원형 또는 타원형 투광부(AG)를 정의하는 곡선 패턴을 포함할 수 있다. 도 21은 제2 금속층의 패턴을 보여 주는 평면도이다. 제2 금속층은 게이트 라인들(GL1, GL2, GL3)을 포함할 수 있다. 게이트 라인들(GL1, GL2, GL3)은 원형 또는 타원형 투광부(AG)의 외곽을 따라 구부러진 곡선 패턴을 포함할 수 있다. 도 22는 제3 금속층의 패턴을 보여 주는 평면도이다. 제3 금속층은 Vini 라인(PL2)을 포함할 수 있다. Vini 라인(PL2)은 원형 또는 타원형 투광부(AG)의 외곽을 따라 구부러진 곡선 패턴을 포함할 수 있다. 도 23은 제4 금속층의 패턴을 보여 주는 평면도이다. 도 24는 제5 금속층의 패턴을 보여 주는 평면도이다. 제4 및 제5 금속층은 데이터 라인(DL)을 포함할 수 있다. 데이터 라인(DL)은 원형 또는 타원형 투광부(AG)의 외곽을 따라 구부러진 곡선 패턴을 포함할 수 있다. 도 25는 제2 내지 제5 금속층이 적층된 구조를 보여 주는 평면도이다.
도 21 내지 도 25에서 알 수 있는 바와 같이 두 개 이상의 회로층에 형성된 금속 패턴들이 원형 또는 타원형 투광부의 외곽 형상을 따라 곡선 패턴으로 설계되면, 광쉴드층(LS) 없이 투광부를 원형 또는 타원형으로 정의할 수 있다. 따라서, 금속층들에 원형 또는 타원형 투광부(AG)를 정의하는 곡선 패턴이 적용되면 광쉴드층(LS)이 제거될 수 있으나, 광쉴드층(LS)이 센서 모듈로 반사되는 빛을 흡수할 수 있으므로 광쉴드층(LS)과 금속층의 곡선 패턴 설계가 함께 적용될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시패널 400, SS, SS1, SS2: 센서 모듈
DA: 제1 영역 CA: 제2 영역
AG: 투광부 LB: 레이저 빔
ML: 금속층 CAT: 캐소드 전극
LS: 광쉴드층

Claims (15)

  1. 픽셀들이 배치된 제1 영역; 및
    상기 제1 영역에 비하여 PPI(Pixels Per Inch)가 낮은 픽셀들과, 복수의 투광부들이 배치된 제2 영역을 포함하고,
    상기 투광부들이,
    상기 제2 영역에서 제1 방향과, 상기 제1 방향과 교차되는 제2 방향을 따라 지그재그로 배치된 원형 또는 타원형 투광부들을 포함하는 표시패널.
  2. 제 1 항에 있어서,
    상기 제2 영역은,
    상기 픽셀들을 포함한 복수의 픽셀 그룹들을 포함하고,
    상기 투광부들은 상기 픽셀 그룹을 사이에 두고 이격되며,
    상기 픽셀 그룹들 각각이 마름모 또는 정사각형으로 배치된 회로층을 포함하는 표시패널.
  3. 제 2 항에 있어서,
    상기 픽셀 그룹들 각각은,
    하나 또는 두 개의 픽셀들을 포함하거나.
    세 개 또는 네 개의 서브 픽셀들을 포함하는 표시패널.
  4. 제 1 항에 있어서,
    상기 타원형 투광부의 최소 직경과 최대 직경의 비율이 1:1.3 이하인 표시패널.
  5. 제 3 항에 있어서,
    상기 픽셀 그룹 내의 서브 픽셀들 각각이
    상기 회로층에 배치되는 픽셀 회로를 포함하고,
    상기 픽셀 회로는,
    발광 소자;
    상기 발광 소자에 전류를 공급하는 트랜지스터; 및
    상기 구동 소자의 게이트 전극에 연결된 커패시터를 포함하는 표시패널.
  6. 제 5 항에 있어서,
    상기 회로층은,
    상기 원형 또는 타원형 투광부들을 제외한 상기 제2 영역에 배치되는 광쉴드층을 포함하고,
    상기 광쉴드층은,
    비정질 실리콘(a-Si) 또는 몰리브덴(Mo)을 포함하는 표시패널.
  7. 제 6 항에 있어서,
    상기 광쉴드층은,
    상기 트랜지스터와 상기 커패시터 아래에 배치되는 표시패널.
  8. 제 5 항에 있어서,
    상기 회로층은,
    상기 서브 픽셀들의 픽셀 회로에 연결되는 신호 배선들과 전원 배선들을 포함한 금속층을 포함하고,
    상기 신호 배선들과 전원 배선들 중 하나 이상이 상기 원형 또는 타원형 투광부의 외곽을 따라 구부러진 곡선 패턴을 포함하는 표시패널.
  9. 픽셀들이 배치된 제1 영역, 및 상기 제1 영역에 비하여 PPI(Pixels Per Inch)가 낮은 픽셀들과 복수의 투광부들이 배치된 제2 영역을 포함한 표시패널;
    상기 표시패널의 제2 영역 아래에서 상기 표시패널의 배면 아래에 배치되어 상기 제2 영역을 통해 수광된 빛을 광전 변환하는 하나 이상의 센서 모듈; 및
    상기 제1 및 제2 영역의 픽셀들에 픽셀 데이터를 기입하는 표시패널 구동부를 포함하고,
    상기 투광부들이,
    상기 제2 영역에서 제1 방향과, 상기 제1 방향과 교차되는 제2 방향을 따라 지그재그로 배치된 원형 또는 타원형 투광부들을 포함하는 표시장치.
  10. 제 9 항에 있어서,
    상기 타원형 투광부의 최소 직경과 최대 직경의 비율이 1:1.3 이하인 표시장치.
  11. 제 9 항에 있어서,
    상기 제2 영역은,
    상기 픽셀들을 포함한 복수의 픽셀 그룹들을 포함하고,
    상기 투광부들은 상기 픽셀 그룹을 사이에 두고 이격되는 표시장치.
  12. 제 11 항에 있어서,
    상기 제2 영역의 픽셀 그룹들 각각은,
    하나 또는 두 개의 픽셀들을 포함하거나.
    세 개 또는 네 개의 서브 픽셀들을 포함하고,
    상기 서브 픽셀들 각각이 픽셀 회로를 포함하고,
    상기 픽셀 회로는,
    발광 소자;
    상기 발광 소자에 전류를 공급하는 트랜지스터; 및
    상기 구동 소자의 게이트 전극에 연결된 커패시터를 포함하는 표시장치.
  13. 제 12 항에 있어서,
    상기 제2 영역은,
    상기 원형 또는 타원형 투광부들을 제외한 상기 제2 영역에 배치되는 광쉴드층을 포함하고,
    상기 광쉴드층은,
    비정질 실리콘(a-Si) 또는 몰리브덴(Mo)을 포함하는 표시장치.
  14. 제 13 항에 있어서,
    상기 광쉴드층은,
    상기 트랜지스터와 상기 커패시터 아래에 배치되는 표시장치.
  15. 제 12 항에 있어서,
    상기 제2 영역은,
    상기 서브 픽셀들의 픽셀 회로에 연결되는 신호 배선들과 전원 배선들을 포함한 금속층을 더 포함하고,
    상기 신호 배선들과 전원 배선들 중 하나 이상이 상기 원형 또는 타원형 투광부의 외곽을 따라 구부러진 곡선 패턴을 포함하는 표시장치.
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