KR20220003940A

KR20220003940A - 표시패널과 그 제조 방법

Info

Publication number: KR20220003940A
Application number: KR1020200085531A
Authority: KR
Inventors: 정덕영; 남철; 소병성
Original assignee: 엘지디스플레이 주식회사
Priority date: 2020-07-02
Filing date: 2020-07-10
Publication date: 2022-01-11

Abstract

본 발명은 표시패널과 그 제조 방법에 관한 것으로, 이 표시패널은 복수의 픽셀들이 배치된 제1 픽셀 영역을 포함한 디스플레이 영역; 및 복수의 픽셀 그룹들이 배치된 제2 픽셀 영역과, 상기 픽셀 그룹들 사이에 배치된 투광부를 포함한 촬상 영역을 구비한다. 상기 디스플레이 영역과 상기 촬상 영역의 픽셀 영역들 각각은 광쉴드층; 및 레이저 빔의 특정 파장에 대하여 상기 광쉴드층에 비하여 높은 흡수 계수를 갖는 금속층을 포함한다.

Description

표시패널과 그 제조 방법{DISPLAY PANEL AND METHOD FOR FABRICATING THE SAME}

본 발명은 영상이 재현되는 픽셀들이 배치된 촬상 영역을 포함한 표시패널과 그 제조 방법에 관한 것이다.

전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 OLED(Organic Light Emitting Diode, OLED"라 함)가 픽셀들 각각에 형성된다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도, 시야각 등이 우수할 뿐 아니라, 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율이 우수하다.

모바일 단말기의 멀티 미디어 기능이 향상되고 있다. 예를 들어, 스마트 폰에 카메라가 기본으로 내장되고 있고 카메라의 해상도가 기존의 디지털 카메라 수준으로 높아지고 있는 추세에 있다. 그런데, 스마트 폰의 전방 카메라는 화면 디자인을 제한하여 화면 디자인을 어렵게 하고 있다. 카메라가 차지하는 공간을 줄이기 위하여 노치(notch) 또는 펀치홀(punch hole)을 포함한 화면 디자인이 스마트 폰에 채택된 바 있지만, 카메라로 인하여 화면 크기가 여전히 제한되어 풀 스크린 디스플레이(Full-screen display)를 구현할 수 없었다.

풀 스크린 디스플레이를 구현하기 위하여, 표시패널의 화면 내에 저해상도 픽셀들이 배치된 촬상 영역을 마련하고, 표시패널의 아래에 촬상 영역과 대향하는 위치에 카메라를 배치하는 방안이 제안되고 있다. 화면 내의 촬상 영역은 영상을 표시하는 투명 디스플레이로 동작한다. 이러한 촬상 영역은 픽셀들로 인하여 투과율이 저하되고 휘도가 낮은 문제가 있다.

본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.

본 발명은 화면 내의 촬영 영역의 투과율을 향상시킬 수 있는 표시패널과 그 제조 방법을 제공한다.

본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 일 실시예에 따른 표시패널은 복수의 픽셀들이 배치된 제1 픽셀 영역을 포함한 디스플레이 영역; 및 복수의 픽셀 그룹들이 배치된 제2 픽셀 영역과, 상기 픽셀 그룹들 사이에 배치된 투광부를 포함한 촬상 영역을 구비한다.

상기 디스플레이 영역과 상기 촬상 영역의 픽셀 영역들 각각은 광쉴드층; 및 레이저 빔의 특정 파장에 대하여 상기 광쉴드층에 비하여 높은 흡수 계수를 갖는 금속층을 포함한다.

상기 광쉴드층은 금속 또는 무기막을 포함한다. 상기 광쉴드층은 상기 촬상 영역의 투광 영역에서 제거되어 상기 투광부를 노출한다.

본 발명의 일 실시예에 따른 표시패널의 제조 방법은 상기 투광부를 레이저 빔에 노출하는 광쉴드층을 상기 디스플레이 영역과 상기 촬상 영역의 픽셀 영역들에 형성하는 단계; 상기 레이저 빔의 특정 파장에 대하여 상기 광쉴드층에 비하여 높은 흡수 계수를 갖는 금속층을 상기 디스플레이 영역과 상기 촬상 영역의 픽셀 영역들에 형성하는 단계; 및 상기 레이저 빔을 적어도 상기 촬상 영역에 조사하여 상기 금속층을 제거하는 단계를 포함한다.

상기 레이저 빔은 적어도 일 방향에서 상기 투과공의 최대 길이 이상의 길이를 갖는 라인 빔 또는 블록 빔 형태로 상기 촬상 영역에 조사된다.

본 발명은 특정 레이저 파장에 대하여 흡수 계수가 낮은 광쉴드층을 제거 대상 금속층을 제외한 픽셀 영역들에 배치함으로써 라인 빔 또는 블록 빔 형태의 큰 레이저 빔으로 촬상 영역의 투광부들을 동시에 제거할 수 있다. 따라서, 본 발명은 투광부들에서 잔막 없이 금속층을 빠르게 제거할 수 있고, 레이저 어블레이션 공정 시간과 불량률을 최소화하여 표시패널의 제조 비용을 줄일 수 있다.

본 발명은 투광부들에서 잔막 없이 금속층을 완전히 제거하여 촬상 영역의 투과율을 높이고, 디스플레이 영역과 촬상 영역 사이의 마진(margin)을 최소화할 수 있다.

또한, 본 발명은 투광부들에서 잔막 없이 금속층을 완전히 제거함으로써 촬상 영역의 투과율을 높이고, 촬상된 이미지 데이터의 노이즈를 줄일 수 있다.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 발명의 실시예에 따른 표시패널을 개략적으로 보여 주는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 영역의 픽셀 배치의 일 예를 보여 주는 도면이다.
도 3은 본 발명의 일 실시예에 따른 촬상 영역의 픽셀과 투광부를 보여 주는 도면이다.
도 4는 촬상 영역의 캐소드 전극 층을 부분적으로 제거하기 위한 레이저 어블레이션(laser ablation) 공정에서 조사되는 레이저 빔의 포인트 샷(point shot)을 보여 주는 도면이다.
도 5는 도 4와 같은 금속층에 조사되는 레이저 빔의 포인트 샷을 보여 주는 사진 이미지이다.
도 6은 본 발명의 일 실시예에 따른 표시패널의 개략적인 단면 구조와 레이저 어블레이션 공정에서 조사되는 레이저 빔을 보여 주는 도면이다.
도 7 내지 도 9는 본 발명의 실시예에 따른 다양한 레이저 빔 스폿을 보여 주는 도면들이다.
도 10은 본 발명의 실시예에 따른 레이저 어블레이션 공정을 실시한 후 투광부 영역에서 금속층이 제거된 실험 결과를 보여 주는 사진 이미지이다.
도 11은 본 발명의 실시예에 따른 표시패널과 표시패널 구동부를 보여 주는 블록도이다.
도 12는 드라이브 IC 구성을 개략적으로 보여 주는 블록도이다.
도 13은 픽셀 회로의 일 예를 보여 주는 회로도이다.
도 14는 픽셀 회로의 다른 예를 보여 주는 회로도이다.
도 15는 도 13 및 도 14에 도시된 픽셀 회로의 구동 방법을 보여 주는 도면이다.
도 16은 본 발명의 일 실시예에 따른 표시패널에서 픽셀 영역의 단면 구조를 상세히 보여 주는 단면도이다.
도 17 및 도 18은 본 발명의 다양한 실시예에 따른 표시패널의 단면 구조에서 픽셀 영역의 광쉴드층과 촬상 영역의 투광부를 보여 주는 단면도들이다.
도 19는 촬상 영역의 투광부에서 제가 가능한 절연층의 일 예를 보여 주는 단면도이다.
도 20a 및 도 20b는 표시패널의 금속층과 이에 중첩되는 광쉴드층을 보여 주는 도면들이다.
도 21은 반도체층으로 이용되는 비정질 실리콘의 레이저 결정화 공정을 보여 주는 도면이다.
도 22는 촬상 영역에 다수의 센서 모듈이 배치되는 예를 보여 주는 도면이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.

본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

실시예 설명에서, 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되지만, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

여러 실시예들의 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.

도 1 및 도 2를 참조하면, 표시패널(100)의 화면은 적어도 디스플레이 영역(DA)과 촬상 영역(CA)을 포함한다.

디스플레이 영역(DA)과 촬상 영역(CA)은 픽셀 데이터가 기입되는 픽셀들이 배치된 픽셀 어레이를 포함한다. 촬상 영역(CA)의 단위 면적당 필셀 수 즉, PPI(Pixels Per Inch)는 촬상 영역(CA)의 투과율을 확보하기 위하여 디스플레이 영역(DA)의 그 것 보다 낮다.

디스플레이 영역(DA)의 픽셀 어레이는 PPI가 높은 복수의 픽셀들이 배치된 픽셀 영역(제1 픽셀 영역)을 포함한다. 촬상 영역(CA)의 픽셀 어레이는 투광부에 의해 이격되어 상대적으로 PPI가 낮은 복수의 픽셀 그룹들이 배치된 픽셀 영역(제2 픽셀 영역)을 포함한다. 촬상 영역(CA)에서 외부 광은 광 투과율이 높은 투광부를 통해 표시패널(100)을 투과하여 표시패널(100) 아래의 촬상소자 모듈에 수광될 수 있다.

디스플레이 영역(DA)과 촬상 영역(CA)이 픽셀들을 포함하기 때문에 입력 영상은 디스플레이 영역(DA)과 촬상 영역(CA) 상에서 재현된다.

디스플레이 영역(DA)과 촬상 영역(CA)의 픽셀들 각각은 영상의 컬러 구현을 위하여 컬러가 다른 서브 픽셀들을 포함한다. 서브 픽셀들은 적색(Red, 이하 "R 서브 픽셀"이라 함), 녹색(Green, 이하 "G 서브 픽셀"이라 함), 및 청색(Blue, 이하 "B 서브 픽셀"이라 함)을 포함한다. 도시하지 않았으나 픽셀들(P) 각각은 백색 서브 픽셀(이하 "W 서브 픽셀"이라 함)을 더 포함할 수 있다. 서브 픽셀들 각각은 픽셀 회로와, 발광 소자(OLED)를 포함할 수 있다.

촬상 영역(CA)은 픽셀들과, 표시패널(100)의 화면 아래에 배치된 촬상소자 모듈을 포함한다. 촬상소자 모듈의 렌즈(30)는 촬상 영역(CA)의 픽셀들은 디스플레이 모드에서 입력 영상의 픽셀 데이터가 기입되어 입력 영상을 표시한다. 촬상소자 모듈은 촬상 모드에서 외부 이미지를 촬상하여 사진 또는 동영상 이미지 데이터를 출력한다. 촬상소자 모듈의 렌즈는 촬상 영역(CA)과 대향한다. 외부 광은 촬상 영역(CA)을 통해 촬상소자 모듈의 렌즈에 입사되고, 렌즈(30)는 도면에서 생략된 이미지 센서에 광을 집광한다. 촬상소자 모듈은 촬상 모드에서 외부 이미지를 촬상하여 사진 또는 동영상 이미지 데이터를 출력한다.

투과율을 확보하기 위하여, 촬상 영역(CA)에서 제거되는 픽셀들로 인하여 촬상 영역(CA)에서 픽셀들의 휘도와 색좌표를 보상하기 위한 화질 보상 알고리즘이 적용될 수 있다.

본 발명은 촬상 영역(CA)에 저해상도의 픽셀들이 배치되기 때문에 촬상소자 모듈로 인하여 화면의 표시 영역이 제한을 받지 않기 때문에 풀 스크린 디스플레이(Full-screen display)를 구현할 수 있다.

표시패널(100)은 X 축 방향의 폭, Y축 방향의 길이, 그리고 Z축 방향의 두께를 갖는다. 표시패널(100)은 기판 상에 배치된 회로층(12)과, 회로층(12) 상에 배치된 발광 소자층(14)을 포함한다. 발광 소자층(14) 상에 편광판(18)이 배치되고, 편광판(18) 위에 커버 글래스(20)가 배치될 수 있다.

회로층(12)은 데이터 라인들, 게이트 라인들, 전원 라인들 등의 배선들에 연결된 픽셀 회로, 게이트 라인들에 연결된 게이트 구동부 등을 포함할 수 있다. 회로층(12)은 TFT(Thin Film Transistor)로 구현된 트랜지스터와 커패시터 등의 회로 소자를 포함할 수 있다. 회로층(12)의 배선과 회로 소자들은 복수의 절연층들과, 절연층을 사이에 두고 분리된 둘 이상의 금속층, 그리고 반도체 물질을 포함한 액티브층으로 구현될 수 있다.

발광 소자층(14)은 픽셀 회로에 의해 구동되는 발광 소자를 포함할 수 있다. 발광 소자는 OLED로 구현될 수 있다. OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함할 수 있으나 이에 한정되지 않는다. OLED의 애노드와 캐소드에 전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하여 발광층(EML)에서 가시광이 방출된다. 발광 소자층(14)은 적색, 녹색 및 청색의 파장을 선택적으로 투과시키는 픽셀들 상에 배치되고, 컬러 필터 어레이를 더 포함할 수 있다.

발광 소자층(14)은 보호막에 의해 덮일 수 있고, 보호막은 봉지층(encapsulation layer)에 의해 덮일 수 있다. 보호층과 봉지층은 유기막과 무기막이 교대로 적층된 구조일 수도 있다. 무기막은 수분이나 산소의 침투를 차단한다. 유기막은 무기막의 표면을 평탄화한다. 유기막과 무기막이 여러 겹으로 적층되면, 단일 층에 비해 수분이나 산소의 이동 경로가 길어져 발광 소자층(14)에 영향을 주는 수분/산소의 침투가 효과적으로 차단될 수 있다.

봉지층 상에 편광판(18)이 접착될 수 있다. 편광판(18)은 표시장치의 야외 시인성을 개선한다. 편광판(18)은 표시패널(100)의 표면으로부터 반사되는 빛을 줄이고, 회로층(12)의 금속으로부터 반사되는 빛을 차단하여 픽셀들의 밝기를 향상시킨다. 편광판(18)은 선편광판과 위상지연필름이 접합된 편광판 또는 원편광판으로 구현될 수 있다.

본 발명의 표시패널에서, 디스플레이 영역(DA)과 촬상 영역(CA)의 픽셀 영역들 각각은 광쉴드층을 포함한다. 광쉴드층은 촬상 영역의 투광부에서 제거되어 투광부를 정의한다. 광쉴드층은 투광부 영역과 대응하는 개구공을 포함한다. 개구공에서 광쉴드층이 제거된다. 광쉴드층은 투광부에 존재하는 금속층을 제거하는 레이저 어블레이션 공정에서 이용되는 레이저 빔의 파장에 대하여 투광부에서 제거되는 금속에 비하여 흡수 계수가 낮은 금속 또는 무기막으로 형성된다.

도 2는 디스플레이 영역(DA)의 픽셀 배치의 일 예를 보여 주는 도면이다. 도 6은 촬상 영역(CA)의 픽셀과 투광부의 일 예를 보여 주는 도면이다. 도 2 및 도 3에서 픽셀들에 연결된 배선은 생략되어 있다.

도 2를 참조하면, 디스플레이 영역(DA)은 매트릭스 형태로 배열된 픽셀들(PIX1, PIX2)을 포함한다. 픽셀들(PIX1, PIX2) 각각은 삼원색의 R, G 및 B 서브 픽셀이 하나의 픽셀로 구성된 리얼 타입 픽셀로 구현될 수 있다. 픽셀들(PIX1, PIX2) 각각은 도면에서 생략된 W 서브 픽셀을 더 포함할 수 있다. 또한, 서브 픽셀 렌더링 알고리즘을 이용하여 두 개의 서브 픽셀이 하나의 픽셀로 구성될 수 있다. 예를 들어, 제1 픽셀(PIX1)은 R 및 G 서브 픽셀들로 구성되고, 제2 픽셀(PIX2)은 B 및 G 서브 픽셀들로 구성될 수 있다. 픽셀들(PIX1, PIX2) 각각에서 부족한 컬러 표현은 이웃한 픽셀들 간에 해당 컬러 데이터들의 평균값으로 보상될 수 있다.

도 3을 참조하면, 촬상 영역(CA)은 소정 거리(D0)만큼 이격된 픽셀 그룹(PG)과, 이웃한 픽셀 그룹들(PG) 사이에 배치된 투광부들(AG)을 포함한다. 투광부들(AG)을 통해 외부 광이 촬상소자 모듈의 렌즈로 수광된다. 투광부들(AG)은 최소한의 광손실로 빛이 입사될 수 있도록 금속 없이 투과율이 높은 투명한 매질들을 포함할 수 있다. 다시 말하여, 투광부들(AB)은 금속 배선이나 픽셀들을 포함하지 않고 투명한 절연 재료들로 이루어질 수 있다. 촬상 영역(CA)의 투과율은 투광부들(AG)이 클수록 높아진다.

픽셀 그룹(PG)은 하나 또는 두 개의 픽셀이 포함될 수 있다. 픽셀 그룹의 픽셀들 각각은 두 개 내지 네 개의 서브 픽셀들을 포함할 수 있다. 예를 들어, 픽셀 그룹 내의 1 픽셀은 R, G 및 B 서브 픽셀을 포함하거나 두 개의 서브 픽셀들을 포함하고, W 서브픽셀을 더 포함할 수 있다. 도 3의 예에서, 제1 픽셀(PIX1)은 R 및 G 서브 픽셀로 구성되고, 제2 픽셀(PIX2)은 B 및 G 서브 픽셀로 구성된 예이나 이에 한정되지 않는다.

투광부들(AG) 간의 거리(D3)는 픽셀 그룹들(PG) 간의 간격(pitch, D1) 보다 작다. 서브 픽셀들 간의 간격(D2)은 픽셀 그룹들(PG) 간의 간격(D1) 보다 작다.

투광부들(AG)의 형상은 도 3에서 원형으로 예시되었으나, 이에 한정되지 않는다. 예를 들어, 투광부들(AG)은 원형, 타원형, 다각형 등 다양한 형태로 설계될 수 있다. 투광부들(AG)은 화면 내에서 모든 금속층들이 제거된 영역으로 정의될 수 있다.

투광부들(AG)에서 금속 전극 물질은 모두 제거된다. 표시패널의 제조 방법에서 캐소드 전극으로 이용되는 금속은 화면 전체에 균일하게 증착된 후에 레이저 어블레이션(laser ablation) 공정에서 촬상 영역(CA)의 투광부 영역에 한정하여 캐소드 전극 층을 제거할 수 있다. 레이저 어블레이션 공정은 레이저빔의 빔을 포인트 샷(point shot)으로 조사하고 레이저빔을 X축 및 Y축 방향을 따라 이동시키면서 캐소드 전극 층을 녹여서 제거할 수 있다. 레이저 어블레이션 공정에서 적용되는 레이저 빔의 파장은 캐소드 전극 물질의 흡수계수가 높은 파장으로 선택된다. 포인트 샷으로 레이저 빔을 투광부 영역에 조사할 때, 도 4에 도시된 바와 같이 캐소드 전극 층에 맺히는 빔의 빔 스폿(beam spot, BSPOT) 지름(또는 직경)이 투광부(AG) 보다 작아야 한다. 포이트 샷으로 조사되는 레이저 빔으로 투광부(AG)의 캐소드 전극 층을 제거하면, 도 4 및 도 5에 도시된 바와 같이 공정 시간이 길어지고 빔 스폿에 노출되지 않는 캐소드 전극 물질 층의 잔막(CR)이 투광부(AG) 상에 남을 수 있다. 레이저 빔이 조사될 때 디스플레이 영역(DA)과 촬상 영역(CA) 사이의 경계에서 픽셀들의 캐소드 전극이 제거되지 않도록 디스플레이 영역(DA)과 촬상 영역(CA) 사이의 마진(margin)이 충분히 확보되어야 한다.

레이저 어블레이션 공정에서 투광부 영역에 한정하여 레이저 빔을 포인트 샷으로 조사하면 공정 시간이 길어지고 디스플레이 영역(DA)과 촬상 영역(CA)의 사이의 마진이 증가한다. 또한, 투광부 영역에 남는 금속 잔막으로 인하여 투과율이 낮아지고 촬상 이미지에서 노이즈가 증가될 수 있다. 본 발명은 이러한 포인트 샷을 이용한 레이저 어블레이션 공정의 문제를 해소하기 위하여, 도 6에 도시된 바와 같이 표시패널(100)의 화면 내에서 투광부 영역을 노출하는 광쉴드층을 형성하고, 레이저 어블레이션 공정에서 레이저 빔을 라인 빔 또는 블록(block beam) 형태로 조사한다.

도 6은 본 발명의 일 실시예에 따른 표시패널(100)의 개략적인 단면 구조와 레이저 어블레이션 공정에서 조사되는 레이저 빔을 보여 주는 도면이다.

도 6을 참조하면, 표시패널(100)는 레이저 빔을 차단하는 광쉴드층(LS)과, 광쉴드층(LS)이 제거된 개구공(OP)을 통해 레이저 빔에 노출되는 금속층(ML)을 포함한다.

광쉴드층(LS)은 디스플레이 영역(DA)과 촬상 영역(CA) 전체에 증착된 후에, 포토리소그래피(Photolithography) 공정에서 패터닝된다. 광쉴드층(LS)은 디스플레이 영역(DA)과 촬상 영역(CA)의 전면에 혹은, 디스플레이 영역(DA)과 촬상 영역(CA)에서 적어도 픽셀 영역에 형성되고, 촬상 영역(CA)의 투광부(AG)를 노출하는 개구공 영역에서 제거되어 개구공(OP)을 정의한다. 픽셀 영역은 디스플레이 영역(DA)과 촬상 영역(CA) 각각에서 픽셀들(PIX1, PIX2)이 배치된 영역을 의미한다.

금속층(ML)은 표시패널(100)의 픽셀 구동에 필요한 금속층들 중 어느 하나이고 촬상 영역(CA)의 투광부(AG)에서 제거되어야 하는 금속층이다. 예를 들어, 금속층(ML)은 캐소드 전극 물질 층 또는 그와 다른 층에 형성되는 금속층일 수 있다. 금속층(ML)이 레이저 어블레이션 공정에서 부분적으로 제거되어야 하는 금속이라면, 이 금속의 흡수 계수가 높은 파장 대역에서 레이저 빔(LB)의 파장이 결정된다.

광쉴드층(LS)은 레이저 공정에서 촬상 영역(CA)의 투광부 영역 이외의 화면 내에 존재하는 금속층(ML)을 레이저 어블레이션 공정에서 발생되는 레이저 빔(LB)으로부터 보호하여야 한다. 이를 위하여, 금속층(ML)은 이 레이저 빔(LB)의 파장에서 흡수 계수가 낮은 물질에서 선택되어야 한다.

금속층(ML)이 캐소드 전극 물질로 이용되는 Mg/Ag 합금 박막층인 경우, Mg는 1,064 nm 파장에서 흡수 계수가 높다. 반면에, 비정질 실리콘(a-Si) 또는 몰리브덴(Mo)은 1,064 nm 파장에서 흡수 계수가 낮다. 따라서, Mg/Ag 합금 박막층을 1,064 nm 파장의 레이저 빔(LB)으로 제거할 때, 이 레이저 빔으로부터 투광부 영역 이외의 영역에서 Mg/Ag 합금층을 보호하기 위한 광쉴드층(LS)은 비정질 실리콘(a-Si), 몰리브덴(Mo) 등 1,064 nm 파장에서 흡수 계수가 낮은 물질을 포함한다.

표시패널(100)에 형성된 광쉴드층(LS)으로 인하여, 레이저 어블레이션 공정에서 레이저 빔(LB)은 라인 빔 또는 블록 빔 형태로 조사될 수 있다. 라인 빔 또는 블록 빔의 길이는 촬상 영역(CA) 보다 크다. 라인 빔 또는 블록 빔 형태로 표시패널(100)에 조사되는 레이저 빔(LB)의 빔 스폿(BSPOT) 길이는 적어도 일 방향(X축 또는 Y축)에서 촬상 영역(CA)의 길이 이상의 길이일 수 있다. 빔 스폿(BSPOT)이 촬상 영역(CA) 보다 크게 조사되면 광쉴드층(LS)이 없는 개구공(OP)에서 노출된 투광부 영역 내의 금속층(ML) 일부만 레이저 빔에 노출되고 광쉴드층(LS)에 의해 차폐되는 다른 영역의 금속층(ML)은 레이저 빔으로부터 보호될 수 있다.

레이저 어브레이션 장치는 빔 형성기(beam shaper 또는 homogenizer, BSH)를 이용하여 레이저 빔의 세기가 균일한 라인 형태 또는 블록 형태의 빔을 발생할 수 있다. 빔 형성기(BSH)의 구조에 따라 라인 빔, 블록 빔이 발생될 수 있고, 빔 형성기(BSH)와 표시패널(100)의 기판 사이의 거리에 따라 레이저 빔(LB)의 크기가 조절될 수 있다.

표시패널(100)에 형성된 광쉴드층(LS)을 이용하여 레이저 어블레이션 공정에서 촬상 영역(CA) 전체에 레이저 빔(LB)을 조사하면 촬상 영역(CA) 내의 투광부들(AG)에서 금속층(ML)이 동시에 완전히 제거될 수 있다. 이 때, 투광부들(AG) 이외의 픽셀 어레이에 존재하는 금속층(ML)은 광쉴드층(LS)에 의해 레이저 빔(LB)으로부터 보호되기 때문에 레이저 어블레이션 공정에서 제거되지 않는다. 레이저 빔을 1회 조사하는 것만으로도 화면 내에서 촬상 영역(CA)의 투광부들에서만 금속층(ML)이 제거될 수 있다. 따라서, 본 발명은 레이저 어블레이션 공정 시간을 최소화할 수 있고 디스플레이 영역(DA)과 촬상 영역(CA) 사이의 마진을 최소화할 수 있다. 나아가, 본 발명은 투광부들(AG)에서 잔막 없이 금속층(ML)을 완전히 제거하여 촬상 영역(CA)의 투과율을 높이고, 촬상된 이미지 데이터의 노이즈를 줄일 수 있다.

도 7 내지 도 9는 본 발명의 실시예에 따른 다양한 레이저 빔 스폿을 보여 주는 도면들이다.

도 7을 참조하면, 레이저 어블레이션 공정에서 레이저 빔(LB)은 촬상 영역(CA)을 가로 지르는 라인 빔 형태로 조사된다. 광쉴드층(LS)이 없는 개구공(OP)을 통해 레이저 빔(LB)에 노출된 금속층(ML)만 제거되기 때문에 레이저 빔(LB)의 길이는 충분히 길어도 된다. 레이저 빔(LB)의 폭(Wb)은 투광부(AG)의 지름 또는 최대 길이 보다 크고, 나아가 촬상 영역(CA)의 지름 또는 최대 길이 이상일 수 있다.

레이저 빔(LB)의 길이(L)는 촬상 영역(CA)의 최대 길이 이상일 수 있다. 라인 빔 형태로 표시패널(100)에 조사되는 레이저 빔(LB)은 제1 방향(X 또는 Y축 방향)을 따라 이동되면서 표시패널(100)을 스캐닝한다. 레이저 빔(LB)은 빔 스폿이 크기 때문에 촬상 영역(CA) 뿐만 아니라, 촬상 영역(CA)과 가까운 디스플레이 영역(DA)의 일부 또는 디스플레이 영역(DA)의 전면에 조사될 수 있다. 레이저 빔(LB)이 제1 방향을 따라 이동하면서 촬상 영역(CA)의 투광부(AG)에서 금속 잔막이 남지 않도록 레이저 빔이 이전 샷(shot)과 현재 샷 사이에서 적어도 일부가 중첩되는 것이 바람직하다.

레이저 빔(LB)은 제1 방향(X 또는 Y)을 따라 표시패널(100)을 스캐닝한 후, 제2 방향(X 또는 Y)을 따라 표시패널(100)을 스캐닝하여 투광부 영역에서만 금속층(ML)을 제거하여 잔막을 확실히 제거할 수도 있다. 금속층(ML)이 박막이기 때문에 일반적으로 일 방향의 레이저 스캐닝만으로 금속층(ML)은 잔막 없이 제거될 수 있다.

도 8을 참조하면, 레이저 어블레이션 공정에서 레이저 빔(LB)은 투광부(AG) 이상 나아가, 촬상 영역(CA) 이상의 크기를 갖는 블록 빔으로 조사될 수 있다. 따라서, 블록 빔 형태로 조사되는 레이저 빔(LB)의 빔 스폿이 크기 때문에 일회의 샷(one shot)에서 투광부(AG) 또는 촬상 영역의 전면에 레이저 빔(LB)이 조사되고 나아가, 촬상 영역(CA) 전면에 조사될 수 있다. 블록 빔의 빔 스폿은 촬상 영역(CA)의 전면을 커버하기 때문에 원 샷의 레이저 빔 조사로 촬상 영역(CA)의 모든 투광부들(AG)에서 선택된 금속층 예를 들면, 캐소드 전극이 제거될 수 있다.

블록 빔은 빔 형상기(BSH)에 의해 그 형태, 크기 등이 결정되고 블록 내에서 레이저 빔의 세기가 일정하다. 블록 빔은 원형 빔 또는 사각형 빔일 수 있으나 그 형상은 특정 형태로 한정되지 않는다.

개구공(OP)을 통해 레이저 빔(LB)에 노출된 금속층(ML)만 제거되기 때문에 레이저 빔(LB)의 크기는 충분히 커도 된다. 예컨대, 표시패널(100)에 맺힌 블록 형태의 레이저 빔은 일회의 샷에 촬상 영역(CA) 뿐만 아니라 적어도 촬상 영역(CA)과 가까운 디스플레이 영역(DA)의 일부 또는 디스플레이 영역(DA)의 전면에 조사될 수 있다. 따라서, 레이저 빔(LB)의 일회 샷만으로 화면 내에서 모든 투광부들(AG)의 금속층(ML)이 동시에 잔막 없이 제거될 수 있다.

도 9를 참조하면, 다수의 표시패널들(100)이 다면취 공정으로 동시에 제조될 수 있다.

모 기판(MSUBS) 상에 다수의 셀들(CELL~CELL)에 박막을 형성하는 공정이 동시에 형성된다. 여기서, 하나의 셀은 표시패널(100)의 단품이다. 모 기판(10) 상에 셀들(CELL) 각각의 회로층(12)이 동시에 형성된다. 회로층(12)은 투광부 영역을 노출하는 광쉴드층(LS)을 포함한다. 회로층(12)에서 투광부 영역에 형성된 회로층(12) 내의 금속을 제거할 때 레이저 어블레이션 공정이 실시될 수 있다.

회로층(12)의 제조 공정에서 발광 소자(OLED)의 애노드 전극까지 형성된 후에 발광 소자층(14)의 유기 화합물층이 증착되기 시작하여 모 기판(MSUBS) 상에서 셀들(CELL) 각각의 발광 소자층(14)이 동시에 형성된다. 발광 소자층(14)을 덮는 보호층과 봉지층이 코팅된 후에, 스트라이빙 공정에서 스크라이빙 라인을 따라 모 기판(MSUBS)이 스크라이빙 휠(wheel)에 의해 커팅(cutting)되어 셀 단위로 모 기판(MSUBS)이 분리된다. 스크라이빙 공정 후 트리밍(trimming) 공정에서 레이저 커팅 장비로 표시패널들(100) 각각의 윤곽이 다듬어진다.

레이저 어블레이션 공정에서 라인 빔 또는 블록 빔 형태의 레이저 빔(LB)이 모 기판(MSUBS) 상에 조사될 수 있다. 이 때 빔 스폿의 크기는 촬상 영역(CA)의 투광부(AG) 보다 크고 나아가, 촬상 영역(CA)을 완전히 덮을 수 있는 크기이거나 단위 셀(CELL)을 덮을 수 있는 더 큰 크기일 수 있다.

도 10은 본 발명의 실시예에 따른 레이저 어블레이션 공정을 실시한 후 투광부 영역에서 금속층이 제거된 실험 결과를 보여 주는 사진 이미지이다. 도 10에서 알 수 있는 바와 같이, 도 6 내지 도 9와 같은 레이저 빔이 조사된 촬상 영역(CA)의 투광부들(AG)은 잔막 없이 금속층(ML)이 깨끗하게 제거될 수 있다.

도 11은 본 발명의 실시예에 따른 표시패널과 표시패널 구동부를 보여 주는 블록도이다. 도 12는 드라이브 IC 구성을 개략적으로 보여 주는 블록도이다.

도 11 및 도 12를 참조하면, 표시장치는 화면 상에 픽셀 어레이가 배치된 표시패널(100)과, 표시패널 구동부 등을 포함한다.

표시패널(100)의 픽셀 어레이는 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 게이트 라인들(GL), 및 데이터 라인들(DL)과 게이트 라인들(GL)에 의해 정의된 매트릭스 형태로 배열된 픽셀들(P)을 포함한다. 픽셀 어레이는 도 17에 도시된 VDD 라인(PL1), Vini 라인(PL2), VSS 라인(PL3) 등의 전원 배선들을 더 포함한다.

픽셀 어레이는 도 1과 같이 회로층(12)과 발광 소자층(18)으로 나뉘어질 수 있다. 발광 소자층(18) 위에 터치 센서 어레이가 배치될 수 있다. 픽셀 어레이의 픽셀들 각각은 전술한 바와 같이 두 개 내지 네 개의 서브 픽셀들을 포함할 수 있다. 서브 픽셀들 각각은 회로층(12)에 배치된 픽셀 회로를 포함한다.

표시패널(100)에서 입력 영상이 재현되는 화면은 디스플레이 영역(DA) 및 촬상 영역(CA)을 포함한다.

디스플레이 영역(DA)과 촬상 영역(CA) 각각의 서브 픽셀들은 픽셀 회로를 포함한다. 픽셀 회로는 발광 소자(OLED)에 전류를 공급하는 구동 소자, 구동 소자의 문턱 전압을 샘플링하고 픽셀 회로의 전류 패스(current path)를 스위칭하는 복수의 스위치 소자, 구동 소자의 게이트 전압을 유지하는 커패시터 등을 포함할 수 있다. 픽셀 회로는 발광 소자의 아래에 배치된다.

촬상 영역(CA)은 픽셀 그룹들 사이에 배치된 투광부들(AG)과, 촬상 영역(CA) 아래에 배치된 촬상소자 모듈(400)을 포함한다. 촬상소자 모듈(400)은 촬상 모드에서 촬상 영역(CA)을 통해 입사되는 빛을 이미지 센서를 이용하여 광전변환하고, 이미지 센서로부터 출력된 이미지의 픽셀 데이터를 디지털 데이터로 변환하여 촬상된 이미지 데이터를 출력한다.

표시패널 구동부는 입력 영상의 픽셀 데이터를 픽셀들(P)에 기입한다. 픽셀들(P)은 다수의 서브 픽셀들을 포함한 픽셀 그룹으로 해석될 수 있다.

표시패널 구동부는 픽셀 데이터의 데이터 전압을 데이터 라인들(DL)에 공급하는 데이터 구동부(306)와, 게이트 펄스를 게이트 라인들(GL)에 순차적으로 공급하는 게이트 구동부(120)를 포함한다. 데이터 구동부(306)는 드라이브 IC(300)에 집적될 수 있다. 표시패널 구동부는 도면에서 생략된 터치센서 구동부를 더 포함할 수 있다.

드라이브 IC(300)는 표시패널(100) 상에 접착될 수 있다. 드라이브 IC(300)는 호스트 시스템(200)으로부터 입력 영상의 픽셀 데이터와 타이밍 신호를 입력 받아 픽셀들에 픽셀 데이터의 데이터 전압을 공급하고, 데이터 구동부(306)와 게이트 구동부(120)를 동기시킨다.

드라이브 IC(300)는 데이터 출력 채널들을 통해 데이터 라인들(DL)에 연결되어 데이터 라인들(DL)에 픽셀 데이터의 데이터 전압을 공급한다. 드라이브 IC(300)는 게이트 타이밍 신호 출력 채널들을 통해 게이트 구동부(120)를 제어하기 위한 게이트 타이밍 신호를 출력할 수 있다. 타이밍 콘트롤러(303)로부터 발생된 게이트 타이밍 신호는 스타트 펄스(Gate start pulse, VST), 시프트 클럭(Gate shift clock, CLK) 등을 포함할 수 있다. 스타트 펄스(VST)와 시프트 클럭(CLK)은 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이에서 스윙(swing)한다. 레벨 시프터(307)로부터 출력된 게이트 타이밍 신호(VST, CLK)는 게이트 구동부(120)에 인가되어 게이트 구동부(120)의 시프트 동작을 제어한다.

게이트 구동부(120)는 픽셀 어레이와 함께 표시패널(100)의 회로층에 형성되는 시프트 레지스터(shift register)를 포함할 수 있다. 게이트 구동부(120)의 시프트 레지스터는 타이밍 콘트롤러(303)의 제어 하에 게이트 신호를 게이트 라인들(GL)에 순차적으로 공급한다. 게이트 신호는 스캔 펄스와, 발광 신호의 EM 펄스를 포함할 수 있다. 시프트 레지스터는 스캔 펄스를 출력하는 스캔 구동부와, EM 펄스를 출력하는 EM 구동부를 포함할 수 있다. 도 12에서 GVST와 GCLK은 스캔 구동부에 입력되는 게이트 타이밍 신호이다. EVST와 ECLK은 EM 구동부에 입력되는 게이트 타이밍 신호이다.

드라이브 IC(300)는 호스트 시스템(200), 제1 메모리(301), 및 표시패널(100)에 연결될 수 있다. 드라이브 IC(300)는 데이터 수신 및 연산부(308), 타이밍 콘트롤러(303), 데이터 구동부(306), 감마 보상전압 발생부(305), 전원부(304), 제2 메모리(302) 등을 포함할 수 있다.

데이터 수신 및 연산부(308)는 호스트 시스템(200)으로부터 디지털 신호로 입력된 픽셀 데이터를 수신하는 수신부와, 수신부를 통해 입력된 픽셀 데이터를 처리하여 화질을 향상시키는 데이터 연산부를 포함한다. 데이터 연산부는 압축된 픽셀 데이터를 디코딩(Decoding)하여 복원하는 데이터 복원부와, 미리 설정된 광학 보상값을 픽셀 데이터에 더하는 광학 보상부 등을 포함할 수 있다. 광학 보상값은 제조 공정에서 촬영된 카메라 영상을 바탕으로 측정된 화면의 휘도를 바탕으로 픽셀 데이터 각각의 휘도를 보정하기 위한 값으로 설정될 수 있다.

타이밍 콘트롤러(303)는 호스트 시스템(200)으로부터 수신되는 입력 영상의 픽셀 데이터를 데이터 구동부(306)에 제공한다. 타이밍 콘트롤러(303)는 게이트 구동부(120)를 제어하기 위한 게이트 타이밍 신호와, 데이터 구동부(306)를 제어하기 위한 소스 타이밍 신호를 발생하여 게이트 구동부(120)와 데이터 구동부(306)의 동작 타이밍을 제어한다.

데이터 구동부(306)는 디지털-아날로그 변환기(Digital to Analog converter, DAC)를 통해 타이밍 콘트롤러(303)로부터 수신된 픽셀 데이터를 포함한 디지털 데이터를 감마 보상전압으로 변환하여 데이터 전압을 출력한다. 데이터 구동부(306)로부터 출력된 데이터 전압은 드라이브 IC(300)의 데이터 채널에 연결된 출력 버퍼를 통해 픽셀 어레이의 데이터 라인들(DL)에 공급된다.

감마 보상전압 발생부(305)는 전원부(304)로부터의 감마 기준 전압을 분압 회로를 통해 분압하여 계조별 감마 보상전압을 발생한다. 감마 보상전압은 픽셀 데이터의 계조별로 전압이 설정된 아날로그 전압이다. 감마 보상전압 발생부(305)로부터 출력된 감마 보상전압은 데이터 구동부(306)에 제공된다.

전원부(304)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(100)의 픽셀 어레이, 게이트 구동부(120), 및 드라이브 IC(300)의 구동에 필요한 전원을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다. 전원부(304)는 호스트 시스템(200)으로부터의 직류 입력 전압을 조정하여 감마 기준 전압, 게이트 온 전압(VGL). 게이트 오프 전압(VGH), 픽셀 구동전압(VDD), 저전위 전원 전압(VSS), 초기화 전압(Vini) 등의 직류 전원을 발생할 수 있다. 감마 기준 전압은 감마 보상전압 발생부(305)에 공급된다. 게이트 온 전압(VGL)과 게이트 오프 전압(VGH)은 레벨 시프터(307)와 게이트 구동부(120)에 공급된다. 픽셀 구동전압(VDD), 저전위 전원 전압(VSS), 초기화 전압(Vini) 등의 픽셀 전원은 픽셀들(P)에 공통으로 공급된다. 초기화 전압(Vini)은 픽셀 구동전압(VDD)보다 낮고 발광 소자(OLED)의 문턱 전압 보다 낮은 직류 전압으로 설정되어 픽셀 회로들의 주요 노드들을 초기화하고, 발광 소자(OLED)의 발광을 억제한다.

제2 메모리(302)는 드라이브 IC(300)에 전원이 입력될 때 제1 메모리(301)로부터 수신된 보상값, 레지스터 설정 데이터 등을 저장한다. 보상값은 화질 향상을 한 다양한 알고리즘에 적용될 수 있다. 보상값은 광학 보상값을 포함할 수 있다. 레지스터 설정 데이터는 데이터 구동부(306), 타이밍 콘트롤러(303), 감마 보상전압 발생부(305) 등의 동작을 정의한다. 제1 메모리(301)는 플래시 메모리(Flash memory)를 포함할 수 있다. 제2 메모리(302)는 SRAM(Static RAM)을 포함할 수 있다.

호스트 시스템(200)은 AP(Application Processor)로 구현될 수 있다. 호스트 시스템(200)은 MIPI(Mobile Industry Processor Interface)를 통해 드라이브 IC(300)에 입력 영상의 픽셀 데이터를 전송할 수 있다. 호스트 시스템(200)은 가요성 인쇄 회로 예를 들면, FPC(Flexible Printed Circuit)를 통해 드라이브 IC(300)에 연결될 수 있다.

한편, 표시패널(600)은 플렉시블 디스플레이에 적용 가능한 플렉시블 패널로 구현될 수 있다. 플렉시블 디스플레이는 플렉시블 패널을 감거나 접고 구부리는 방법으로 화면의 크기가 가변될 수 있고 다양한 디자인으로 쉽게 제작될 수 있다. 플렉시블 디스플레이는 롤러블 디스플레이(rollable display), 폴더블 디스플레이(foldable display), 벤더블(bendable) 디스플레이, 슬라이더블 디스플레이(slidable display) 등으로 구현될 수 있다. 플렉시블 패널은 소위 "플라스틱 OLED 패널"로 제작될 수 있다. 플라스틱 OLED 패널은 백 플레이트(Back plate)와, 그 백 플레이트 상에 접착된 유기 박막 필름 상에 픽셀 어레이를 포함할 수 있다. 픽셀 어레이 위에 터치 센서 어레이가 형성될 수 있다.

백 플레이트는 PET(Polyethylene terephthalate) 기판일 수 있다. 유기 박막 필름 상에 픽셀 어레이와 터치 센서 어레이가 형성될 수 있다. 백 플레이트는 픽셀 어레이가 습도에 노출되지 않도록 유기 박막 필름을 향하는 투습을 차단할 수 있다. 유기 박막 필름은 PI(Polyimide) 기판일 수 있다. 유기 박막 필름 상에 도시하지 않은 절연 물질로 다층의 버퍼막이 형성될 수 있다. 유기 박막 필름 상에 회로층(12)과 발광 소자층(14)이 적층될 수 있다.

본 발명의 표시장치에서 회로층(12)에 배치된 픽셀 회로와 게이트 구동부 등은 복수의 트랜지스터들을 포함할 수 있다. 트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 구현될 수 있다. 트랜지스터들 각각은 p 채널 TFT 또는 n 채널 TFT로 구현될 수 있다. 실시예에서 픽셀 회로의 트랜지스터들이 p 채널 TFT로 구현된 예를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다.

트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.

게이트 펄스는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)한다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다.

픽셀 회로의 구동 소자는 트랜지스터로 구현될 수 있다. 구동 소자는 모든 픽셀들 간에 그 전기적 특성이 균일하여야 하지만 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 차이가 있을 수 있고 디스플레이 구동 시간의 경과에 따라 변할 수 있다. 이러한 구동 소자의 전기적 특성 편차를 보상하기 위해, 표시장치는 내부 보상 회로와 외부 보상 회로를 포함할 수 있다. 내부 보상 회로는 서브 픽셀들 각각에서 픽셀 회로에 추가되어 구동 소자의 전기적 특성에 따라 변하는 구동 소자의 문턱 전압(Vth) 및/또는 이동도(μ)를 샘플링하고 그 변화를 실시간 보상한다. 외부 보상 회로는 서브 픽셀들 각각에 연결된 센싱 라인을 통해 센싱된 구동 소자의 문턱 전압 및/또는 이동도를 외부의 보상부로 전송한다. 외부 보상 회로의 보상부는 센싱 결과를 반영하여 입력 영상의 픽셀 데이터를 변조함으로써 구동 소자의 전기적 특성 변화를 보상한다. 외부 보상 구동 소자의 전기적 특성에 따라 변하는 픽셀의 전압을 센싱하고, 센싱된 전압을 바탕으로 외부 회로에서 입력 영상의 데이터를 변조함으로써 픽셀들 간 구동 소자의 전기적 특성 편차를 보상한다.

도 13 및 도 14는 내부 보상 회로가 적용된 픽셀 회로의 일 예를 보여 주는 회로도들이다. 도 15는 도 13 및 도 14에 도시된 픽셀 회로의 구동 방법을 보여 주는 도면이다. 본 발명의 픽셀 회로는 도 13 및 도 14에 한정되지 않는다는 것에 주의하여야 한다. 도 13 및 도 14에 도시된 픽셀 회로는 디스플레이 영역(DA)과 촬상 영역(CA)의 픽셀 회로에 동일하게 적용될 수 있다. 본 발명에 적용 가능한 픽셀 회로는 도 13 및 도 14에 도시된 회로로 구현될 수 있으나, 이에 한정되지 않는다.

도 13 내지 도 15를 참조하면, 픽셀 회로는 발광 소자(OLED), 발광 소자(OLED)에 전류를 공급하는 구동 소자(DT), 및 복수의 스위치 소자들(M1~M6)을 이용하여 구동 소자(DT)의 문턱 전압(Vth)을 샘플링하여 구동 소자(DT)의 문턱 전압(Vth)만큼 구동 소자(DT)의 게이트 전압을 보상하는 내부 보상 회로를 포함한다. 구동 소자(DT)와 스위치 소자들(M1~M6) 각각은 p 채널 TFT로 구현될 수 있다.

내부 보상 회로를 이용한 픽셀 회로의 구동 기간은 도 15에 도시된 바와 같이 초기화 기간(Tini), 샘플링 기간(Tsam), 데이터 기입 기간(Twr), 및 발광 기간(Tem)으로 나뉘어질 수 있다.

초기화 기간(Tini) 동안, 제N-1 스캔 신호[SCAN(N-1)]가 게이트 온 전압(VGL)의 펄스로 발생되고, 제N 스캔 신호[SCAN(N)]와 발광 신호[EM(N)] 각각의 전압이 게이트 오프 전압(VGH)이다. 샘플링 기간 동안(Tsam), 제N 스캔 신호[SCAN(N)]가 게이트 온 전압(VGL)의 펄스로 발생되고, 제N-1 스캔 신호[SCAN(N-1)]와 발광 신호[EM(N)] 각각의 전압이 게이트 오프 전압(VGH)이다. 데이터 기입 기간(Twr) 동안, 제N-1 스캔 신호[SCAN(N-1)], 제N 스캔 신호[SCAN(N)], 및 발광 신호[EM(N)] 각각의 전압이 게이트 오프 전압(VGH)이다. 발광 기간(Tem)의 적어도 일부 기간 동안 발광 신호[EM(N)]가 게이트 온 전압(VGL)으로 발생되고, 제N-1 스캔 신호[SCAN(N-1)]와 제N 스캔 신호[SCAN(N)] 각각의 전압이 게이트 오프 전압(VGH)으로 발생된다.

초기화 기간(Tin) 동안, 제N-1 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 제5 스위치 소자(M5)가 턴-온되어 픽셀 회로를 초기화한다. 샘플링 기간(Tsam) 동안, 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 제1 및 제2 스위치 소자들(M1, M2)이 턴-온되어 구동 소자(DT)의 문턱 전압이 샘플링되어 커패시터(Cst1)에 저장된다. 이와 동시에, 제6 스위치 소자(M6)가 샘플링 기간(Tsam) 동안 턴-온되어 제4 노드(n4)의 전압을 기준 전압(Vref)으로 낮추어 발광 소자(OLED)의 발광을 억제한다. 데이터 기입 기간(Twr) 동안, 제1 내지 제6 스위치 소자들(M1~M6)이 오프 상태를 유지한다. 발광 기간(Tem) 동안, 제3 및 제4 스위치 소자들(M1, M2)이 턴-온되어 발광 소자(OLED)가 발광된다. 발광 기간(Tem)은 저 계조의 휘도를 정밀하게 발광 신호[EM(N)]의 듀티비(duty ration)로 정밀하게 표현하기 위하여, 발광 신호[EM(N)]가 게이트 온 저압(VGL)과 게이트 오프 전압(VGH) 사이에서 소정의 듀티비로 스윙하여 제3 및 제4 스위치 소자들(M1, M2)이 온/오프를 반복할 수 있다.

발광 소자(OLED)는 유기 발광 다이오드로 구현되거나 무기 발광 다이오드로 구현될 수 있다. 이하에서 발광 소자(OLED)가 유기 발광 다이오드로 구현된 예를 설명하기로 한다.

발광 소자(OLED)는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함할 수 있다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL)을 포함할 수 있으나 이에 한정되지 않는다. OLED의 애노드 전극과 캐소드 전극에 전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자가 형성되어 발광층(EML)에서 가시광이 방출된다.

발광 소자(OLED)의 애노드 전극은 제4 및 제6 스위치 소자들(M4, M6) 사이의 제4 노드(n4)에 연결된다. 제4 노드(n4)는 발광 소자(OLED)의 애노드, 제4 스위치 소자(M4)의 제2 전극, 및 제6 스위치 소자(M6)의 제2 전극에 연결된다. 발광 소자(OLED)의 캐소드 전극은 저전위 전원 전압(VSS)이 인가되는 VSS 라인(PL3)에 연결된다. 발광 소자(OLED)는 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 흐르는 전류(Ids)로 발광된다. 발광 소자(OLED)의 전류 패스는 제3 및 제4 스위치 소자(M3, M4)에 의해 스위칭된다.

스토리지 커패시터(Cst1)는 VDD 라인(PL1)과 제1 노드(n1) 사이에 연결된다. 구동 소자(DT)의 문턱 전압(Vth) 만큼 보상된 데이터 전압(Vdata)이 스토리지 커패시터(Cst1)에 충전된다. 서브 픽셀들 각각에서 데이터 전압(Vdata)이 구동 소자(DT)의 문턱 전압(Vth) 만큼 보상되기 때문에 서브 픽셀들에서 구동 소자(DT)의 특성 편차가 보상된다.

제1 스위치 소자(M1)는 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 제2 노드(n2)와 제3 노드(n3)를 연결한다. 제2 노드(n2)는 구동 소자(DT)의 게이트 전극, 스토리지 커패시터(Cst1)의 제1 전극, 및 제1 스위치 소자(M1)의 제1 전극에 연결된다. 제3 노드(n3)는 구동 소자(DT)의 제2 전극, 제1 스위치 소자(M1)의 제2 전극, 및 제4 스위치 소자(M4)의 제1 전극에 연결된다. 제1 스위치 소자(M1)의 게이트 전극은 제1 게이트 라인(GL1)에 연결되어 제N 스캔 펄스[SCAN(N)]를 공급 받는다. 제1 스위치 소자(M1)의 제1 전극은 제2 노드(n2)에 연결되고, 제1 스위치 소자(M1)의 제2 전극은 제3 노드(n3)에 연결된다.

제1 스위치 소자(M1)는 1 프레임 기간에서 제N 스캔 신호[SCAN(N)]가 게이트 온 전압(VGL)으로 발생되는 아주 짧은 1 수평 기간(1H)만 턴-온되기 때문에 대략 1 프레임 기간 동안 오프 상태를 유지하기 때문에 제1 스위치 소자(M1)의 오프 상태에서 누설 전류가 발생될 수 있다. 제1 스위치 소자(M1)의 누설 전류를 억제하기 위하여, 제1 스위치 소자(M1)는 도 14에 도시된 바와 같이 두 개의 트랜지스터들(M1a, M1b)가 직렬로 연결된 듀얼 게이트(dual gate) 구조의 트랜지스터로 구현될 수 있다.

제2 스위치 소자(M2)는 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 데이터 전압(Vdata)을 제1 노드(n1)에 공급한다. 제2 스위치 소자(M2)의 게이트 전극은 제1 게이트 라인(GL1)에 연결되어 제N 스캔 펄스[SCAN(N)]를 공급 받는다. 제2 스위치 소자(M2)의 제1 전극은 제1 노드(n1)에 연결된다. 제2 스위치 소자(M2)의 제2 전극은 데이터 전압(Vdata)이 인가되는 데이터 라인(DL)에 연결된다. 제1 노드(n1)는 제2 스위치 소자(M2)의 제1 전극, 제3 스위치 소자(M2)의 제2 전극, 및 구동 소자(DT)의 제1 전극에 연결된다.

제3 스위치 소자(M3)는 발광 신호[EM(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 VDD 라인(PL1)을 제1 노드(n1)에 연결한다. 제3 스위치 소자(M3)의 게이트 전극은 제3 게이트 라인(GL3)에 연결되어 발광 신호[EM(N)]를 공급 받는다. 제3 스위치 소자(M3)의 제1 전극은 VDD 라인(PL1)에 연결된다. 제3 스위치 소자(M3)의 제2 전극은 제1 노드(n1)에 연결된다.

제4 스위치 소자(M4)는 발광 신호[EM(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 제3 노드(n3)를 발광 소자(OLED)의 애노드에 연결한다. 제4 스위치 소자(M4)의 게이트 전극은 제3 게이트 라인(GL3)에 연결되어 발광 신호[EM(N)]를 공급 받는다. 제4 스위치 소자(M4)의 제1 전극은 제3 노드(n3)에 연결되고, 제2 전극은 제4 노드(n4)에 연결된다.

제5 스위치 소자(M5)는 제N-1 스캔 펄스[SCAN(N-1)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 제2 노드(n2)를 Vini 라인(PL2)에 연결한다. 제5 스위치 소자(M5)의 게이트 전극은 제2 게이트 라인(GL2)에 연결되어 제N-1 스캔 펄스[SCAN(N-1)]를 공급 받는다. 제5 스위치 소자(M5)의 제1 전극은 제2 노드(n2)에 연결되고, 제2 전극은 Vini 라인(PL2)에 연결된다. 제5 스위치 소자(M5)의 누설 전류를 억제하기 위하여, 제5 스위치 소자(M5)는 도 18에 도시된 바와 같이 두 개의 트랜지스터들(M5a, M5b)가 직렬로 연결된 듀얼 게이트 구조의 트랜지스터로 구현될 수 있다.

제6 스위치 소자(M6)는 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 Vini 라인(PL2)을 제4 노드(n4)에 연결한다. 제6 스위치 소자(M6)의 게이트 전극은 제1 게이트 라인(GL1)에 연결되어 제N 스캔 펄스[SCAN(N)]를 공급 받는다. 제6 스위치 소자(M6)의 제1 전극은 Vini 라인(PL2)에 연결되고, 제2 전극은 제4 노드(n4)에 연결된다.

구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(OLED)에 흐르는 전류(Ids)를 조절하여 발광 소자(OLED)를 구동한다. 구동 소자(DT)는 제2 노드(n2)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.

초기화 기간(Tini) 동안 도 15에 도시된 바와 같이, 제N-1 스캔 펄스[SCAN(N-1)]가 게이트 온 전압(VGL)으로 발생된다. 제N 스캔 펄스[SCAN(N)]와 발광 신호[EM(N)]는 초기화 기간(Tini) 동안 게이트 오프 전압(VGH)을 유지한다. 따라서, 초기화 기간(Tini) 동안 제5 스위치 소자(M5)가 턴-온(turn-on)되어 제2 및 제4 노드(n2, n4)가 Vini로 초기화된다. 초기화 기간(Tini)과 샘플링 기간(Tsam) 사이에 홀드 기간(Th)이 설정될 수 있다. 홀드 기간(Th)에서 게이트 펄스[SCAN(N-1), SCAN(N), EM(N)]는 이전 상태를 유지한다.

샘플링 기간(Tsam) 동안 제N 스캔 펄스[SCAN(N)]가 게이트 온 전압(VGL)으로 발생된다. 제N 스캔 펄스[SCAN(N)]의 펄스는 제N 픽셀 라인의 데이터 전압(Vdata)에 동기된다. 제N-1 스캔 펄스[SCAN(N-1)]와 발광 신호[EM(N)]는 샘플링 기간(Tsam) 동안 게이트 오프 전압(VGH)을 유지한다. 따라서, 샘플링 기간(Tsam) 동안 제1 및 제2 스위치 소자들(M1, M2)이 턴-온된다.

샘플링 기간(Tsam) 동안 구동 소자(DT)의 게이트 전압(DTG)이 제1 및 제2 스위치 소자(M1, M2)를 통해 흐르는 전류에 의해 상승된다. 구동 소자(DT)가 턴-오프될 때 게이트 노드 전압(DTG)은 Vdata - |Vth|이다. 이 때, 제1 노드(n)의 전압도 Vdata - |Vth|이다. 샘플링 기간(Tsam)에 구동 소자(DT)의 게이트-소스간 전압(Vgs)은 |Vgs| = Vdata -(Vdata-|Vth|) = |Vth|이다.

데이터 기입 기간(Twr) 동안 제N 스캔 펄스[SCAN(N)]가 게이트 오프 전압(VGH)으로 반전된다. 제N-1 스캔 펄스[SCAN(N-1)]와 발광 신호[EM(N)]는 데이터 기입 기간(Twr) 동안 게이트 오프 전압(VGH)을 유지한다. 따라서, 데이터 기입 기간(Twr) 동안 모든 스위치 소자들(M1~M6)이 오프 상태를 유지한다.

발광 기간(Tem) 동안, 발광 신호[EM(N)]가 게이트 온 전압(VGL)으로 발생될 수 있다. 발광 기간(Tem) 동안, 저계조 표현력을 개선하기 위하여 발광 신호[EM(N)]가 소정의 듀티비로 온/오프되어 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이에서 스윙(swing)할 수 있다. 따라서, 발광 신호[EM(N)]는 발광 기간(Tem)의 적어도 일부 기간 동안 게이트 온 전압(VGL)으로 발생될 수 있다.

발광 신호[EM(N)]가 게이트 온 전압(VGL)일 때 VDD와 발광 소자(OLED) 사이에 전류가 흘러 발광 소자(OLED)가 발광될 수 있다. 발광 기간(Tem) 동안, 제N-1 및 제N 스캔 펄스[SCAN(N-1), SCAN(N)]는 게이트 오프 전압(VGH)을 유지한다. 발광 기간(Tem) 동안, 제3 및 제4 스위치 소자들(M3, M4)은 발광 신호(EM)의 전압 따라 온/오프를 반복한다. 발광 신호[EM(N)]가 게이트 온 전압(VGL)일 때 제3 및 제4 스위치 소자들(M3, M4)이 턴-온되어 발광 소자(OLED)에 전류가 흐른다. 이 때, 구동 소자(DT)의 Vgs는 |Vgs| = VDD - (Vdata-|Vth|)이고, 발광 소자(OLED)에 흐르는 전류는 K(VDD-Vdata)2이다. K는 구동 소자(DT)의 전하 이동도, 기생 커패시턴스 및 채널 용량 등에 의해 결정되는 상수 값이다.

도 16은 본 발명의 일 실시예에 따른 표시패널의 단면 구조를 상세히 보여 주는 단면도이다. 표시패널(100)의 단면 구조는 도 16에 한정되지 않는다는 것에 주의하여야 한다. 도 16에서, TFT는 픽셀 회로의 구동 소자(DT)를 나타낸다.

도 16을 참조하면, 회로층(120), 발광 소자층(14) 등이 기판(PI1, PI2) 상에 적층될 수 있다. 기판(PI1, PI2)은 제1 및 제2 PI 기판(PI1, PI2)을 포함할 수 있다. 제1 PI 기판(PI1)과 제2 PI 기판(PI2) 사이에 무기막(IPD)이 형성될 수 있다. 무기막(IPD)은 수분 침투를 차단한다.

제1 버퍼층(BUF1)이 제2 PI 기판(PI2) 상에 형성될 수 있다. 제1 버퍼층(BUF1)은 도 21에 도시된 바와 같이 산화막(SiO₂)과 질화막(SINx)이 둘 이상 적층된 다층의 절연막으로 형성될 수 있다. 제1 버퍼층(BUF1) 상에 제1 금속층이 형성될 수 있고, 제1 금속층 상에 제2 버퍼층(BUF2)이 형성될 수 있다. 제1 금속층은 포토리소그래피(Photolithography) 공정에서 패터닝된다. 제1 금속층은 광쉴드 패턴(light shield pattern, BSM)을 포함할 수 있다. 광쉴드 패턴(BSM)은 TFT의 액티브층에 빛이 조사되지 않도록 외부 광을 차단하여 픽셀 영역에 형성된 TFT의 광전류(photo current)를 방지한다. 이 광쉴드 패턴(BSM)은 촬상 영역(CA)에서 제거되어야 할 금속층(ML)에 비하여 레이저 어블레이션 공정에서 이용되는 레이저 파장의 흡수 계수가 낮은 금속으로 형성되면, 이 광쉴드 패턴(BSM)은 레이저 어블레이션 공정에서 레이저 빔(LB)을 차단하는 광쉴드층(LS)의 역할을 겸할 수 있다.

제1 및 제2 버퍼층(BUF1, BUF2) 각각은 무기 절연재료로 형성되고 하나 이상의 절연층으로 이루어질 수 있다.

액티브층(ACT)이 제2 버퍼층(BUF2) 상에 증착되는 반도체 물질로 형성되고 포토-리소그래피 공정에 의해 패터닝될 수 있다. 액티브층(ACT)은 픽셀 회로의 TFT들과 게이트 구동부의 TFT 각각의 액티브 패턴을 포함한다. 액티브층(ACT)은 이온 도핑에 의해 일 부분이 금속화될 수 있다. 금속화된 부분은 픽셀 회로의 일부 노드에서 금속층들을 연결하는 점퍼 패턴(jumper pattern)이로 이용되어 픽셀 회로의 구성 요소들을 연결할 수 있다.

게이트 절연층(GI)이 액티브층(ACT)을 덮도록 제2 버퍼층(BUF2) 상에 형성될 수 있다. 게이트 절연층(GI)은 무기 절연재료로 이루어질 수 있다. 제2 금속층이 제2 게이트 절연층(GI) 상에 형성될 수 있다. 제2 금속층은 포토-리소그래피 공정에 의해 패터닝될 수 있다. 제2 금속층은 게이트 라인 및 게이트 전극 패턴(GATE), 스토리지 커패시터(Cst1)의 하부 전극, 제1 금속층과 제3 금속층의 패턴을 연결하는 점퍼 패턴 등을 포함할 수 있다.

제1 층간 절연층(ILD1)은 제2 금속층을 덮도록 게이트 절연층(GI) 상에 형성될 수 있다. 제1 층간 절연층(ILD2) 상에 제3 금속층이 형성되고, 제2 층간 절연층(ILD2)이 제3 금속층을 덮을 수 있다. 제3 금속층은 포토-리소그래피 공정에 의해 패터닝될 수 있다. 제3 금속층은 스토리지 커패시터(Cst1)의 상부 전극과 같은 금속 패턴들(TM)을 포함할 수 있다. 제1 및 제2 층간 절연층들(ILD1, ILD2)은 무기 절연재료를 포함할 수 있다.

제2 층간 절연층(ILD2) 상에 제4 금속층이 형성되고, 그 위에 무기 절연층(PAS1)과 제1 평탄화층(PLN1)이 적층될 수 있다. 제5 금속층이 제1 평탄화층(PLN1) 상에 형성될 수 있다.

제4 금속층의 일부 패턴은 제1 평탄화층(PLN1)과 무기 절연층(PAS1)을 관통하는 콘택홀(Contact hole)을 통해 제3 금속층에 연결될 수 있다. 제1 및 제2 평탄화층(PLN1, PLN2)은 표면을 평탄하게 하는 유기 절연재료로 이루어질 수 있다.

제4 금속층은 제2 층간 절연층(ILD2)을 관통하는 콘택홀을 통해 TFT의 액티브 패턴에 연결되는 TFT의 제1 및 제2 전극을 포함할 수 있다. 데이터 라인(DL)과, 전원 배선들(PL1, PL2, PL3)은 제4 금속층의 패턴(SD1) 또는 제5 금속층의 패턴(SD2)으로 구현될 수 있다.

발광 소자(OLED)의 애노드 전극(AND)은 제2 평탄화층(PLN2) 상에 형성될 수 있다. 애노드 전극(AND)은 제2 평탄화층(PLN2)을 관통하는 콘택홀을 통해 스위치 소자 또는 구동 소자로 이용되는 TFT의 전극에 연결될 수 있다. 애노드 전극(AND)은 투명 또는 반투명 전극 물질로 이루어질 수 있다.

픽셀 정의막(BNK)는 발광 소자(OLED)의 애노드 전극(AND)을 덮을 수 있다. 픽셀 정의막(BNK)은 픽셀들 각각에서 외부로 빛이 통과되는 발광 영역(또는 개구 영역)을 정의하는 패턴으로 형성된다. 픽셀 정의막(BNK) 상에 스페이서(SPC)가 형성될 수 있다. 픽셀 정의막(BNK)와 스페이서(SPC)는 동일한 유기 절연 재료로 일체화될 수 있다. 스페이서(SPC)는 유기 화합물(EL)의 증착 공정에서 FMM(Fine Metal Mask)가 애노드 전극(AND)과 접촉되지 않도록 FMM과 애노드 전극(AND) 사이의 갭(gap)을 확보한다.

픽셀 정의막(BNK)에 의해 정의된 픽셀들 각각의 발광 영역에 유기 화합물(EL)이 형성된다. 발광 소자(OLED)의 캐소드 전극(CAT)이 픽셀 정의막(BNK), 스페이서(SPC), 및 유기 화합물(EL)을 덮도록 표시패널(100)의 전면에 형성된다. 캐소드 전극(CAT)은 그 하부의 금속층들 중 어느 하나로 형성된 VSS 라인(PL3)에 연결될 수 있다. 캡핑층(CPL)은 캐소드 전극(CAT)을 덮을 수 있다. 캡핑층(CPL)은 캐소드 전극(CAT)을 무기 절연재료로 형성되어 공기(air)와 캡핑층(CPL) 상에 도포되는 유기 절연재료의 아웃 개싱(out gassing)의 침투를 차단하여 캐소드 전극(CAT)을 보호한다. 무기 절연층(PAS2)이 캡핑층(CPL)을 덮고, 무기 절연층(PAS2) 상에 평탄화층(PCL)이 형성될 수 있다. 평탄화층(PCL)은 유기 절연 재료를 포함할 수 있다. 봉지층의 무기 절연층(PAS3)이 평탄화층(PCL) 상에 형성될 수 있다.

도 17 및 도 18은 본 발명의 다양한 실시예에 따른 표시패널의 단면 구조에서 픽셀 영역의 광쉴드층(LS)과 촬상 영역(CA)의 투광부(AG)를 보여 주는 단면도들이다. 도 17 및 도 18에서 도 16에 도시된 구성 요소들과 실질적으로 동일한 구성 요소에 대하여는 동일한 도면 부호를 붙이고 그에 대한 상세한 설명을 생략한다.

도 17을 참조하면, 광쉴드층(LS)은 레이저 어블레이션 공정에서 표시패널(100)에 조사되는 레이저 빔(LB)으로부터 디스플레이 영역(DA)과 촬상 영역(CA)의 픽셀 영역(PIX)을 보호한다.

광쉴드층(LS)은 투광부(AG) 영역에서 제거되어 투광부(AG)를 레이저 빔에 노출시키는 개구공(OP)을 정의한다. 레이저 어블레이션 공정에서 발생되는 레이저 빔(LB)은 광쉴드층(LS)의 개구공(OP)을 통해 제거될 금속층 예를 들면, 투광부 영역의 캐소드 전극 물질을 제거한다. 광쉴드층(LS)은 픽셀 영역의 TFT 아래에 배치되어 TFT의 광 전류를 방지할 수 있다. 이 경우, 광쉴드층(LS)은 제거될 금속층에 비하여 레이저 빔의 파장에 대하여 흡수 계수가 낮은 금속으로 형성되어야 한다. 제거될 금속층이 Mg/Ag 합금으로 이루어진 캐소드 전극 물질이면, 1,064 nm 파장의 레이저 빔(LB)에서 Mg 보다 흡수 계수가 낮은 Mo로 광쉴드층(LS)이 형성될 수 있다. Mo는 광 반사율이 높은 금속이기 때문에 외부광을 반사하여 TFT의 광전류를 방지할 수 있다.

도 17에 도시된 광쉴드층(LS)은 픽셀 영역(PIX)의 TFT 아래에서 무기 절연층들(BUF1, BUF2) 사이에 배치된다.

도 18에 도시된 광쉴드층(LS)은 비정질 실리콘(a-Si)으로 형성된 예이다. 비정질 실리콘(LS)은 1,064 nm 파장의 레이저 빔(LB)에서 Mg 보다 흡수 계수가 낮기 때문에 레이저 어블레이션 공정에서 Mg/Ag를 제거하기 위한 레이저 빔으로부터 상부의 금속층들을 보호할 수 있다. 이 경우, 광쉴드층(LS)은 픽셀 영역(PIX)의 TFT에 영향을 주는 외부 광을 차단할 수 없기 때문에 별도의 광 쉴드 패턴(BSM)이 픽셀 영역(PIX)에 추가될 수 있다. 도 18에 도시된 광쉴드층(LS)은 픽셀 영역(PIX)의 TFT 아래에서 무기 절연층들(BUF2, BUF3) 사이에 배치된다. 도 18에서, 제2 버퍼층(BUF2)은 픽셀 영역(PIX)에서 광쉴드층(LS)과 광 쉴드 패턴(BSM) 사이에 형성된 무기 절연층이다. 제3 버퍼층(BUF3)은 픽셀 영역(PIX)에서 광쉴드층(LS)과 액티브층(ACT) 사이에 형성된 무기 절연층이다.

픽셀 영역(PIX)의 모든 금속층들은 투광부(AG)에서 제거된다. 따라서, 투광부(AG)에서 투명한 절연층만 존재할 수 있다.

투광부(AG)에서 도 19에 도시된 바와 같이 PI 기판들(PI1, PI2) 중 어느 하나가 제거될 수 있다. 투광부(AG)에서 무기 절연층(BUF1, BUF2, GI, ILD1, ILD2, PAS1) 중 하나 이상이 제거될 수 있고, 또한, 액티브층(ACT), 픽셀 정의막(BNK), 스페이서(SPC) 중에서 하나 이상이 더 제거될 수 있다. 투광부(AG)에서 제거된 절연층으로 인하여 오목하게 파여진 부분은 유기 절연층(PLN1, PLN2)에 의해 매워질 수 있다.

표시패널의 금속층들을 패터닝하는 포토리소그래피 공정에서 디스플레이 영역(DA)과 촬상 영역(CA) 사이의 금속 패턴들 사이의 밀도 차이가 크면, 식각 비율(etch ratio)의 차이가 발생할 수 있다. 식각 비율의 차이는 패터닝된 금속 패턴들 간의 간격, 중첩 부분의 크기 차이 등을 초래하여 Critical Dimension(CD)　불량을 초래할 수 있다. 본 발명은 디스플레이 영역(DA)과 촬상 영역(CA) 사이의 금속 패턴들 사이의 밀도 차이를 최소화하기 위하여, 도 20a에 도시된 바와 같이 투광부(AG)의 금속층(ML)에 픽셀 영역(PIX)과 동일한 패턴 형상의 더미 패턴을 형성한 다음, 레이저 어블레이션 공정에서 광쉴드층(LS)을 이용하여 도 20b에 도시된 바와 같이 투광부(AG)의 금속층(ML)을 제거할 수 있다. 여기서, 금속층(ML)은 회로층(12)의 제1 내지 제5 금속층들 중 하나 이상일 수 있다. 광쉴드층(LS)은 금속층을 제거하는 레이저 빔의 파장에서 금속층에 비하여 흡수 계수가 낮은 물질로 선택된다.

전술한 실시예들에서, 광쉴드층(LS)의 위에 반도체층(ACT)이 배치될 수 있다. 반도체층(ACT)은 비정질 실리콘(a-Si)으로 형성될 수 있다. 반도체층(ACT)의 전자 이동도를 높이기 위하여, 비정질 실리콘(a-Si)의 결정화될 수 있다. 이를 위하여, 도 21에 도시된 바와 같이 레이저 결정화(ELA; Exicmer laser anneal) 공정에서 반도체층(ACT)의 비정질 실리콘(a-Si)을 결정화할 수 있다. 이 레이저 결정화 공정에 의해 비정질 실리콘(a-Si)은 다결정 구조의 폴리 실리콘(Poly Silicon)으로 변하게 된다. 이 레이저 결정화 공정에서 광쉴드층(LS)과 이와 인접한 다른 층 사이에서 층간 분리 또는 막뜸 현상이 발생될 수 있다.

예를 들어, 광쉴드층(LS)이 비정질 실리콘(a-Si)으로 형성되면, 비정질 실리콘(a-Si)의 댕글링 본드(Dangling bond)에 수소(H₂) 원자가 결합될 수 있다. 레이저 결정화 공정은 비정질 실리콘(a-Si)의 용융 온도 이상의 고온 예를 들면 1,400℃ 이상의 온도에서 308nm 파장의 레이저 빔(라인 빔)을 반도체층(ACT)으로 이용되는 비정질 실리콘 막을 스캔한다. 이 때, 광쉴드층(LS)으로 이용되는 비정질 실리콘(a-Si)에 침투된 수소 원자는 450℃ 정도의 온도에서 폭발할 수 있기 때문에 광쉴드층(LS)의 막뜸 현상이 발생될 수 있다. 이를 방지하기 위하여, 광쉴드층(LS)은 수소가 없거나 수소 함량이 매우 낮은 물질 사이에 협지되는 것이 바람직하다. 도 21의 예에서, 제2 산화막(OX2)은 반도체층(ACT)과 광쉴드층(LS) 사이에 배치된다. 제1 산화막(OX1)은 광쉴드층(LS) 아래에서 광쉴드층(LS)과 제1 버퍼층(BUF1) 사이에 배치될 수 있다.

도 21에서 광쉴드층(LS)은 수소 원자가 없는 제1 및 제2 산화막(OX1, OX2) 사이에 형성된다. 이 구조에서, 광쉴드층(LS)으로 이용되는 비정질 실리콘(a-Si)에 수소 원자가 결합되지 않기 때문에 레이저 결정화 공정에서 광쉴드층(LS)의 막뜸 현상을 방지할 수 있다.

제1 및 제2 산화막(OX1, OX2)은 도 21에서 실리콘 산화막(SiO₂)으로 예시되었으나, 이에 한정되지 않는다. 예를 들어, 산화막들(OX1, OX2) 각각은 실리콘 산화막(SiO2), 지르코늄산화막(ZrO2), 하프늄 산화막(HfO2) 중에서 선택된 단일막 또는 다층막으로 형성될 수 있다. 제1 및 제2 산화막(OX1, OX2)은 동일한 물질의 산화막으로 형성되고 동일한 두께를 가질 수 있다. 또한, 제1 및 제2 산화막(OX1, OX2)은 서로 다른 물질의 산화막으로 형성되거나 서로 다른 두께로 형성될 수 있다.

도 22에 도시된 바와 같이 촬상 영역(CA)에 다수의 센서 모듈이 배치될 수 있다. 예를 들어, 촬상 영역(CA)에 촬상 소자 모듈(400)과 함께 도면에서 생략된 적외선 센서 모듈이 더 배치될 수 있다. 조도 센서나 근접 센서 등의 다른 센서도 촬상 영역(CA)에 추가로 배치될 수 있다. 촬상 소자 모듈(400)과 적외선 센서 모듈 각각의 수광면(401, 402)에 저 PPI의 픽셀들과 투광부(AG)가 배치될 수 있다. 촬상 영역(CA) 내의 박막들에서 적외선 파장의 투과율이 가시광 파장 보다 높기 때문에 촬상 소자 모듈의 수광면(401)에 비하여 적외선 센서 모듈의 수광면(402)에서 투광부(AG)의 개수 및/또는 크기가 작거나 투광부(AG)가 없을 수 있다. 한편, 적외선 센서 모듈은 전외선을 센싱하고 안면 인식에 이용될 수 있다.

광쉴드층(LS)은 촬상 영역(CA) 내에서 영역을 구분하여 복수의 서로 다른 물질로 이루어질 수 있다. 예를 들어, 도 22에 도시된 바와 같이 촬상 영역(CA) 상에 촬상소자 모듈(401) 뿐만 아니라 적외선 센서 모듈(402)이 배치된 경우, 촬상소자 모듈(400)이 위치한 영역의 광쉴드 층(LS)의 투명도보다 적외선 센서 모듈이 위치한 영역의 광쉴드 층(LS)의 투명도가 더 높을 수 있다. 광쉴드 층(LS)이 위치한 영역 상에 어떠한 전자 모듈이 위치하는 지에 따라, 광쉴드 층(LS)의 투명도가 달라질 수 있다. 예를 들어, 적외선 센서 모듈의 수광면(402)에 비정질 실리콘(a-Si)이 광쉴드층(LS)으로 이용될 수 있고, 촬상소자 모듈(400)의 수광면(401)에 몰리브덴(Mo)이 광쉴드층(LS)으로 이용될 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

DA: 디스플레이 영역 CA: 촬상 영역
AG: 투광부 LB: 레이저 빔
ML: 금속층 CAT: 캐소드 전극
ACT: 액티브층
LS: 광쉴드층

Claims

복수의 픽셀들이 배치된 제1 픽셀 영역을 포함한 디스플레이 영역; 및
복수의 픽셀 그룹들이 배치된 제2 픽셀 영역과, 상기 픽셀 그룹들 사이에 배치된 투광부를 포함한 촬상 영역을 구비하고,
상기 디스플레이 영역과 상기 촬상 영역의 픽셀 영역들 각각은
광쉴드층; 및
레이저 빔의 특정 파장에 대하여 상기 광쉴드층에 비하여 높은 흡수 계수를 갖는 금속층을 포함하고,
상기 광쉴드층은,
금속 또는 무기막을 포함하고,
상기 촬상 영역의 투광 영역에서 제거되어 상기 투광부를 노출하는 표시패널.
제 1 항에 있어서,
상기 광쉴드층은 몰리브덴(Mo) 또는 비정질 실리콘(amorphous silicon, a-Si)을 포함하고,
상기 금속층은 마그네슘(Mg)을 포함하는 표시패널.
제 2 항에 있어서,
상기 제1 및 제2 픽셀 영역은,
기판 상에 배치된 회로층; 및
상기 회로층 상에 배치된 발광 소자층을 포함하고,
상기 광쉴드층이 상기 회로층 내에 배치되는 표시패널.
제 3 항에 있어서,
상기 회로층은 상기 발광 소자층의 발광 소자에 연결된 트랜지스터를 포함하고,
상기 광쉴드층은,
상기 트랜지스터의 아래에서 무기 절연층들 사이에 배치되는 표시패널.
제 4 항에 있어서,
상기 발광 소자층은,
캐소드 전극과 애노드 전극 사이에 유기 화합물층이 협지된 유기 발광 다이오드를 포함하고,
상기 광쉴드층은,
상기 레이저 빔의 특정 파장에서 상기 캐소드 전극에 비하여 흡수 계수가 낮은 물질을 포함하는 표시패널.
제 4 항에 있어서,
상기 디스플레이 영역과 상기 촬상 영역의 픽셀 영역들 각각은,
상기 광쉴드층과 상기 트랜지스터 사이에 배치된 광 쉴드 패턴을 더 포함하고,
상기 광 쉴드 패턴은 금속을 포함하는 표시패널.
제 1 항에 있어서,
상기 광쉴드층 위에 배치된 반도체층;
상기 광쉴드층 아래에 배치된 제1 산화막; 및
상기 반도체층과 상기 광쉴드층 사이에 배치된 제2 산화막을 더 포함하는 표시패널.
제 7 항에 있어서,
상기 반도체층과 상기 광쉴드층 각각은 비정질 실리콘을 포함하고,
상기 제1 및 제2 산화막은
실리콘 산화막(SiO₂), 지르코늄 산화막(ZrO₂), 하프늄 산화막(HfO₂) 중에서 선택된 단일막 또는 다층막으로 형성되는 표시패널.
복수의 픽셀들이 배치된 제1 픽셀 영역을 포함한 디스플레이 영역과, 복수의 픽셀 그룹들이 배치된 제2 픽셀 영역 및 상기 픽셀 그룹들 사이에 배치된 투광부를 포함한 촬상 영역을 구비한 표시패널의 제조 방법에 있어서,
상기 투광부를 레이저 빔에 노출하는 광쉴드층을 상기 디스플레이 영역과 상기 촬상 영역의 픽셀 영역들에 형성하는 단계;
상기 레이저 빔의 특정 파장에 대하여 상기 광쉴드층에 비하여 높은 흡수 계수를 갖는 금속층을 상기 디스플레이 영역과 상기 촬상 영역의 픽셀 영역들에 형성하는 단계; 및
상기 레이저 빔을 적어도 상기 촬상 영역에 조사하여 상기 금속층을 제거하는 단계를 포함하고,
상기 레이저 빔은 적어도 일 방향에서 상기 투과공의 최대 길이 이상의 길이를 갖는 라인 빔 또는 블록 빔 형태로 상기 촬상 영역에 조사되는 표시패널의 제조 방법.
제 9 항에 있어서,
상기 라인 빔 형태의 레이저 빔을 적어도 일 방향을 따라 이동시켜 상기 레이저 빔으로 상기 촬상 영역을 스캐닝하는 단계를 더 포함하고,
상기 라인 빔 형태의 레이저 빔은 이전 샷과 현재 샷 사이에서 적어도 일부가 중첩되는 표시패널의 제조 방법.
제 9 항에 있어서
상기 촬상 영역 이상의 크기를 갖는 블록 빔을 상기 투광부의 전면에 또는 상기 촬상 영역 전면에 원 샷으로 조사하는 단계를 더 포함하고,
상기 원 샷의 레이저 빔에 의해 상기 촬상 영역 내의 모든 상기 금속층이 제거되는 표시패널의 제조 방법.
제 9 항에 있어서,
상기 광쉴드층은 몰리브덴(Mo) 또는 비정질 실리콘(amorphous silicon, a-Si)을 포함하고,
상기 금속층은 마그네슘(Mg)을 포함하는 표시패널의 제조 방법.
제 12 항에 있어서,
상기 제1 및 제2 픽셀 영역에서 기판 상에 회로층과, 상기 회로층 상에 발광 소자층을 적층하는 단계를 포함하고,
상기 광쉴드층이 상기 회로층 내에 배치되는 표시패널의 제조 방법.
제 13 항에 있어서,
상기 회로층은 상기 발광 소자층의 발광 소자에 연결된 트랜지스터를 포함하고,
상기 광쉴드층은 상기 트랜지스터의 아래에서 무기 절연층들 사이에 배치되는 표시패널의 제조 방법.
제 14 항에 있어서,
상기 발광 소자층은,
캐소드 전극과 애노드 전극 사이에 유기 화합물층이 협지된 유기 발광 다이오드를 포함하고,
상기 광쉴드층은,
상기 레이저 빔의 특정 파장에서 상기 캐소드 전극에 비하여 흡수 계수가 낮은 물질을 포함하는 표시패널의 제조 방법.
제 14 항에 있어서,
상기 디스플레이 영역과 상기 촬상 영역의 픽셀 영역들 각각은,
상기 광쉴드층과 상기 트랜지스터 사이에 배치된 광 쉴드 패턴을 더 포함하고,
상기 광 쉴드 패턴은 금속을 포함하는 표시패널의 제조 방법.
제 14 항에 있어서,
상기 촬상 영역에 상기 회로층의 금속 패턴과 동일한 더미 금속 패턴을 형성하는 단계; 및
레이저 빔을 상기 상기 촬상 영역에 조사하여 상기 더미 금속 패턴을 제거하는 단계를 더 포함하는 표시패널의 제조 방법.
제 9 항에 있어서,
상기 광쉴드층 아래에 배치된 제2 산화막을 형성하는 단계;
상기 광쉴드층 위에 제2 산화막을 형성하는 단계; 및
상기 광쉴드층 위에 반도체층을 형성하는 단계를 더 포함하는 표시패널의 제조 방법.
제 18 항에 있어서,
상기 반도체층과 상기 광쉴드층 각각은 비정질 실리콘을 포함하고,
상기 제1 및 제2 산화막은
실리콘 산화막(SiO₂), 지르코늄 산화막(ZrO₂), 하프늄 산화막(HfO₂) 중에서 선택된 단일막 또는 다층막으로 형성되는 표시패널의 제조 방법.
제 19 항에 있어서,
상기 반도체층에 레이저 빔을 조사하여 상기 반도체층의 비정질 실리콘을 결정화하는 단계를 더 포함하는 표시패널의 제조 방법.