KR20220030778A - 표시 패널 및 이를 포함하는 표시 장치 - Google Patents

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KR20220030778A
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장형욱
남철
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엘지디스플레이 주식회사
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Abstract

실시예는 복수 개의 픽셀이 배치되는 제1 표시 영역; 및 복수 개의 픽셀이 배치되는 복수 개의 픽셀 영역 및 상기 복수 개의 픽셀 영역 사이에 배치되는 복수 개의 투광 영역을 포함하는 제2 표시 영역을 포함하고, 상기 제2 표시 영역은, 상기 복수 개의 픽셀 영역에 배치되는 복수 개의 제1 픽셀; 상기 복수 개의 투광 영역에 배치되는 복수 개의 제2 픽셀; 및 상기 복수 개의 픽셀 영역에서 상기 복수 개의 투광 영역으로 연장되어 상기 복수 개의 제1 픽셀을 상기 복수 개의 제2 픽셀과 전기적으로 연결하는 복수 개의 제1 전극을 포함하는 표시 패널 및 이를 포함하는 표시 장치를 개시한다.

Description

표시 패널 및 이를 포함하는 표시 장치{DISPLAY PANEL AND DISPLAY DEVICE INCLUDING THE SAME}
실시예는 표시 패널 및 이를 포함하는 표시 장치에 관한 것이다.
전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 구별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 OLED(Organic Light Emitting Diode)가 픽셀들 각각에 형성된다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도, 시야각 등이 우수할 뿐 아니라, 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율이 우수하다.
모바일 단말기의 멀티 미디어 기능이 향상되고 있다. 예를 들어, 스마트 폰에 카메라가 기본으로 내장되고 있고 카메라의 해상도가 기존의 디지털 카메라 수준으로 높아지고 있는 추세에 있다. 그런데, 스마트 폰의 전방 카메라는 화면 디자인을 제한하여 화면 디자인을 어렵게 하고 있다. 카메라가 차지하는 공간을 줄이기 위하여 노치(notch) 또는 펀치홀(punch hole)을 포함한 화면 디자인이 스마트 폰에 채택된 바 있지만, 카메라로 인하여 화면 크기가 여전히 제한되어 풀 스크린 디스플레이(Full-screen display)를 구현하기 어렵다.
풀 스크린 디스플레이를 구현하기 위하여, 표시 패널의 화면 내에 픽셀들이 배치된 촬상 영역을 마련하고, 표시 패널의 아래에 촬상 영역과 대향하는 위치에 카메라 및/또는 각종 센서를 배치하는 방안이 제안되고 있다.
그러나 촬상 영역에 픽셀이 배치됨으로 인해 광 투과율이 낮아져 카메라 및/또는 각종 센서의 성능이 저하되는 문제가 있다. 또한, 광 투과율을 높이기 위해 촬상 영역에서 픽셀 개수를 줄이는 경우 발광 면적이 줄어들어 디스플레이 성능이 저하되고 어렵고 휘도를 보상해야 하는 문제가 있다.
실시예는 촬상 영역에서 발광 면적이 증가된 표시 패널 및 표시장치를 제공한다.
실시예는 촬상 영역에서 충분한 투광 면적을 확보할 수 있는 표시 패널 및 표시장치를 제공한다.
실시예는 픽셀의 수명이 개선된 표시 패널 및 표시장치를 제공한다.
실시예는 제작 비용이 절감되는 표시 패널 및 표시장치를 제공한다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 특징에 따른 표시 패널은, 복수 개의 픽셀이 배치되는 제1 표시 영역; 및 복수 개의 픽셀이 배치되는 복수 개의 픽셀 영역 및 상기 복수 개의 픽셀 영역 사이에 배치되는 복수 개의 투광 영역을 포함하는 제2 표시 영역을 포함하고, 상기 제2 표시 영역은, 상기 복수 개의 픽셀 영역에 배치되는 복수 개의 제1 픽셀; 상기 복수 개의 투광 영역에 배치되는 복수 개의 제2 픽셀; 및 상기 복수 개의 픽셀 영역에서 상기 복수 개의 투광 영역으로 연장되어 상기 복수 개의 제1 픽셀을 상기 복수 개의 제2 픽셀과 전기적으로 연결하는 복수 개의 제1 전극을 포함한다.
상기 제2 표시 영역은 상기 복수 개의 픽셀 영역을 덮고 상기 복수 개의 투광 영역에 대응되는 복수 개의 개구부를 포함하는 제2 전극을 포함할 수 있다.
상기 제2 전극은 상기 복수 개의 개구부의 내측으로 연장되어 상기 복수 개의 제1 픽셀을 상기 복수 개의 제2 픽셀과 전기적으로 연결할 수 있다.
상기 제1 표시 영역에 배치된 픽셀의 단위면적당 개수는 상기 제2 표시 영역에 배치된 픽셀의 단위면적당 개수와 동일하거나 상이할 수 있다.
상기 제2 픽셀의 서브 픽셀의 개수는 상기 제1 픽셀의 서브 픽셀의 개수와 동일하거나 적을 수 있다.
상기 투광 영역에 배치되는 제2 픽셀은 제1 서브 픽셀, 제2 서브 픽셀, 및 제3 서브 픽셀을 포함할 수 있다.
상기 제2 픽셀의 제1 서브 픽셀은 상기 투광 영역을 둘러싸는 복수 개의 픽셀 영역 중 제1 픽셀 영역의 제1 서브 픽셀과 전기적으로 연결되고, 상기 제2 픽셀의 제2 서브 픽셀은 상기 제1 픽셀 영역의 제2 서브 픽셀과 전기적으로 연결될 수 있다.
상기 제2 픽셀의 제1 서브 픽셀은 상기 투광 영역을 둘러싸는 복수 개의 픽셀 영역 중 제1 픽셀 영역의 제1 서브 픽셀과 전기적으로 연결되고, 상기 제2 픽셀의 제2 서브 픽셀은 상기 투광 영역을 둘러싸는 복수 개의 픽셀 영역 중 제2 픽셀 영역의 제2 서브 픽셀과 전기적으로 연결될 수 있다.
상기 투광 영역에 배치되는 제2 픽셀은 동일한 색상을 출력하는 제2-1 서브 픽셀과 제2-1 서브 픽셀을 포함하고, 상기 제2-1 서브 픽셀은 상기 투광 영역을 둘러싸는 복수 개의 픽셀 영역 중 제1 픽셀 영역의 제2 서브 픽셀과 전기적으로 연결되고, 상기 제2-2 서브 픽셀은 상기 투광 영역을 둘러싸는 복수 개의 픽셀 영역 중 제2 픽셀 영역의 제2 서브 픽셀과 전기적으로 연결될 수 있다.
실시 예에 따르면, 촬상 영역에서 발광 면적을 증가시켜 디스플레이 성능을 개선할 수 있다.
또한, 촬상 영역에서 충분한 광 투과량을 확보하여 카메라 성능을 개선할 수 있다.
또한, 픽셀의 수명을 개선할 수 있다.
또한, 표시 영역과 촬상 영역에 픽셀 형성시 동일한 FMM 마스크를 사용하여 제조 비용이 절감될 수 있다.
본 명세서의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 개념도이다.
도 2a 내지 도 2d는 제2 표시 영역의 다양한 배치 위치 및 형상을 보여주는 도면이다.
도 3은 본 발명의 실시예에 따른 표시 패널을 개략적으로 보여주는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 디스플레이 영역의 픽셀 배치를 보여주는 도면이다.
도 5는 본 발명의 제1 실시예에 따른 제2 표시 영역의 픽셀과 투광 영역을 보여주는 도면이다.
도 6은 제2 표시 영역에 배치된 제1 전극의 평면도이다.
도 7은 제2 표시 영역에 배치된 제2 전극의 평면도이다.
도 8은 종래 촬상 영역을 보여주는 도면이다.
도 9는 본 발명의 제2 실시예에 따른 제2 표시 영역의 픽셀과 투광 영역을 보여주는 도면이다.
도 10은 본 발명의 제3 실시예에 따른 제2 표시 영역의 픽셀과 투광 영역을 보여주는 도면이다.
도 11은 본 발명의 제4 실시예에 따른 제2 표시 영역의 픽셀과 투광 영역을 보여주는 도면이다.
도 12는 본 발명의 제4 실시예에 따른 제2 전극의 평면도이다.
도 13은 본 발명의 제5 실시예에 따른 제2 표시 영역의 픽셀과 투광 영역을 보여주는 도면이다.
도 14는 본 발명의 제6 실시예에 따른 제2 표시 영역의 픽셀과 투광 영역을 보여주는 도면이다.
도 15는 본 발명의 제7 실시예에 따른 제2 표시 영역의 픽셀과 투광 영역을 보여주는 도면이다.
도 16는 제1 표시 영역과 제2 표시 영역의 픽셀을 보여주는 도면이다.
도 17은 본 발명의 실시예에 따른 표시 패널과 표시 패널 구동부를 보여주는 블록도이다.
도 18은 드라이브 IC 구성을 개략적으로 보여주는 블록도이다.
도 19는 픽셀 회로의 일 예를 보여주는 회로도이다.
도 20은 픽셀 회로의 다른 예를 보여주는 회로도이다.
도 21은 도 19 및 도 20에 도시된 픽셀 회로의 구동 방법을 보여주는 도면이다.
도 22는 본 발명의 일 실시예에 따른 표시 패널에서 픽셀 영역의 단면 구조를 상세히 보여주는 단면도이다.
도 23은 도 5의 M1 부분 확대도이다.
도 24은 도 23의 A-A ' 부분 및 B-B ' 부분의 단면 구조이다.
도 25는 도 23의 A-A ' 부분 및 C-C' 부분의 단면 구조이다.
도 26은 도 25의 변형예이다.
도 27은 제2 표시 영역에 배치된 다양한 전자 디바이스를 보여주는 도면이다.
도 28은 도 27의 M2 부분 확대도이다.
도 29는 도 27의 M3 부분 확대도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 ‘직접’이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
실시예 설명에서, 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되지만, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
여러 실시예들의 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 개념도이고, 도 2a 내지 도 2d는 제2 표시 영역의 다양한 배치 위치 및 형상을 보여주는 도면이고, 도 3은 본 발명의 실시예에 따른 표시 패널을 개략적으로 보여주는 단면도이고, 도 4는 본 발명의 일 실시예에 따른 디스플레이 영역의 픽셀 배치를 보여주는 도면이다.
도 1을 참조하면, 표시 패널(100) 및 케이스를 포함하고, 표시 패널(100)의 전면이 표시영역으로 구성될 수 있다. 따라서, 풀 스크린 디스플레이(Full-screen display)가 가능해질 수 있다.
표시영역은 제1 표시 영역(DA)과 제2 표시 영역(CA)을 포함할 수 있다. 제1 표시 영역(DA)과 제2 표시 영역(CA)은 모두 영상을 출력하지만 해상도가 상이할 수 있다. 예시적으로 제2 표시 영역(CA)에 배치된 복수 개의 제2 픽셀의 해상도는 제1 표시 영역(DA)에 배치된 복수 개의 제1 픽셀의 해상도보다 낮을 수 있다. 제2 표시 영역(CA)에 배치된 복수 개의 제2 픽셀의 해상도가 낮아지는 만큼 제2 표시 영역(CA)에 배치된 센서(41, 42)에 충분한 광량을 주입할 수 있다.
그러나, 반드시 이에 한정하는 것은 아니고 같이 제1 표시 영역(DA)의 해상도와 제2 표시 영역(CA)의 해상도는 실질적으로 동일할 수도 있다.
제2 표시 영역(CA)은 적어도 하나의 전자 디바이스(41, 42)가 배치된 영역일 수 있다. 제2 표시 영역(CA)은 각종 전자 디바이스와 중첩되는 영역이므로 영상의 대부분을 출력하는 제1 표시 영역(DA)보다 면적이 작을 수 있다.
전자 디바이스(41, 42)는 이미지 센서, 적외선 센서, 근접 센서, 조도 센서, 제스처 센서, 모션 센서, 지문 인식 센서 및 생체 센서 중 적어도 하나를 포함할 수 있다. 예시적으로 제1 전자 디바이스(41)는 조도 센서일 수 있고 제2 전자 디바이스(42)는 이미지 또는 동영상을 촬영하는 이미지 센서일 수 있으나 반드시 이에 한정하지 않는다.
도 2a 내지 도 2d를 참조하면, 제2 표시 영역(CA)은 광의 입사가 필요한 다양한 위치에 배치될 수 있다. 예시적으로 도 2a와 같이 제2 표시 영역(CA)은 디스플레이 영역의 상단 좌측에 배치될 수도 있고, 도 2b와 같이 제2 표시 영역(CA)은 디스플레이 영역의 상단 우측에 배치될 수도 있고, 도 2c와 같이 제2 표시 영역(CA)은 디스플레이 영역의 상단에 전체적으로 배치될 수도 있고, 도 2d와 같이 제2 표시 영역(CA)은 폭은 다양하게 변형될 수 있다. 그러나 반드시 이에 한정되는 것은 아니고 제2 표시 영역(CA)은 디스플레이 영역의 중앙에 배치되거나 하단부에 배치될 수도 있다.
도 3 및 도 4를 참조하면, 제1 표시 영역(DA)과 제2 표시 영역(CA)은 픽셀 데이터가 기입되는 픽셀들이 배치된 픽셀 어레이를 포함할 수 있다. 제2 표시 영역(CA)의 단위 면적당 픽셀 수(Pixels Per Inch, PPI)는 제2 표시 영역(CA)의 광 투과율을 확보하기 위하여 제1 표시 영역(DA)의 PPI 보다 낮을 수 있다. 그러나 반드시 이에 한정하는 것은 아니고 제1 표시 영역(DA)과 제2 표시 영역(CA)의 PPI는 동일 또는 유사하게 형성될 수도 있다.
제2 표시 영역(CA)에서 외부 광은 광 투과율이 높은 투광 영역을 통해 표시 패널(100)을 투과하여 표시 패널(100) 아래의 센서에 수광될 수 있다.
제1 표시 영역(DA)과 제2 표시 영역(CA)이 모두 픽셀들을 포함하기 때문에 입력 영상은 제1 표시 영역(DA)과 제2 표시 영역(CA) 상에서 재현될 수 있다.
제1 표시 영역(DA)과 제2 표시 영역(CA)의 픽셀들 각각은 영상의 컬러 구현을 위하여 컬러가 다른 서브 픽셀들을 포함할 수 있다. 서브 픽셀들은 적색(레드 서브 픽셀), 녹색(그린 서브 픽셀), 및 청색(블루 서브 픽셀)을 포함할 수 있다. 도시하지 않았으나 픽셀들(P) 각각은 백색 서브 픽셀을 더 포함할 수 있다. 픽셀 영역에 배치된 서브 픽셀들 각각은 픽셀 회로와, 발광 소자(OLED)를 포함할 수 있다.
제2 표시 영역(CA)은 픽셀들과, 표시 패널(100)의 화면 아래에 배치된 카메라 모듈을 포함할 수 있다. 제2 표시 영역(CA)의 픽셀들은 디스플레이 모드에서 입력 영상의 픽셀 데이터가 기입되어 입력 영상을 표시할 수 있다.
카메라 모듈은 촬상 모드에서 외부 이미지를 촬상하여 사진 또는 동영상 이미지 데이터를 출력할 수 있다. 카메라 모듈의 렌즈는 제2 표시 영역(CA)과 대향할 수 있다.
외부 광은 제2 표시 영역(CA)을 통해 카메라 모듈의 렌즈(30)에 입사되고, 렌즈(30)는 도면에서 생략된 이미지 센서에 광을 집광할 수 있다. 카메라 모듈은 촬상 모드에서 외부 이미지를 촬상하여 사진 또는 동영상 이미지 데이터를 출력할 수 있다.
표시 패널(100)은 X 축 방향의 폭, Y축 방향의 길이, 그리고 Z축 방향의 두께를 갖는다. 표시 패널(100)은 기판(10) 상에 배치된 회로층(12)과, 회로층(12) 상에 배치된 발광 소자층(14)을 포함할 수 있다. 발광 소자층(14) 상에 편광판(18)이 배치되고, 편광판(18) 위에 커버 글래스(20)가 배치될 수 있다.
회로층(12)은 데이터 라인들, 게이트 라인들, 전원 라인들 등의 배선들에 연결된 픽셀 회로, 게이트 라인들에 연결된 게이트 구동부 등을 포함할 수 있다.
회로층(12)은 TFT(Thin Film Transistor)로 구현된 트랜지스터와 커패시터 등의 회로 소자를 포함할 수 있다. 회로층(12)의 배선과 회로 소자들은 복수의 절연층들과, 절연층을 사이에 두고 분리된 둘 이상의 금속층, 그리고 반도체 물질을 포함한 액티브층으로 구현될 수 있다.
발광 소자층(14)은 픽셀 회로에 의해 구동되는 발광 소자를 포함할 수 있다. 발광 소자는 OLED로 구현될 수 있다. OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함할 수 있다.
유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함할 수 있으나 이에 한정되지 않는다.
OLED의 애노드와 캐소드에 전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하여 발광층(EML)에서 가시광이 방출될 수 있다.
발광 소자층(14)은 적색, 녹색 및 청색의 파장을 선택적으로 투과시키는 픽셀들 상에 배치되고, 컬러 필터 어레이를 더 포함할 수 있다.
발광 소자층(14)은 보호막에 의해 덮일 수 있고, 보호막은 봉지층(encapsulation layer)에 의해 덮일 수 있다.
보호층과 봉지층은 유기막과 무기막이 교대로 적층된 구조일 수 있다. 무기막은 수분이나 산소의 침투를 차단할 수 있다. 유기막은 무기막의 표면을 평탄화할 수 있다.
유기막과 무기막이 여러 겹으로 적층되면, 단일 층에 비해 수분이나 산소의 이동 경로가 길어져 발광 소자층(14)에 영향을 주는 수분/산소의 침투가 효과적으로 차단될 수 있다.
봉지층 상에 편광판(18)이 접착될 수 있다. 편광판(18)은 표시장치의 야외 시인성을 개선할 수 있다. 편광판(18)은 표시 패널(100)의 표면으로부터 반사되는 빛을 줄이고, 회로층(12)의 금속으로부터 반사되는 빛을 차단하여 픽셀들의 밝기를 향상시킬 수 있다. 편광판(18)은 선편광판과 위상지연필름이 접합된 편광판 또는 원편광판으로 구현될 수 있다.
도 4를 참조하면, 제1 표시 영역(DA)은 매트릭스 형태로 배열된 픽셀들(PIX1, PIX2)을 포함할 수 있다. 픽셀들(PIX1, PIX2) 각각은 삼원색의 R, G 및 B 서브 픽셀이 하나의 픽셀로 구성된 리얼 타입 픽셀로 구현될 수 있다.
픽셀들(PIX1, PIX2) 각각은 도면에서 생략된 W 서브 픽셀을 더 포함할 수 있다. 또한, 서브 픽셀 렌더링 알고리즘을 이용하여 두 개의 서브 픽셀이 하나의 픽셀로 구성될 수 있다. 예를 들어, 제1 픽셀 그룹(PIX1)은 R 및 G 서브 픽셀들로 구성되고, 제2 픽셀 그룹(PIX2)은 B 및 G 서브 픽셀들로 구성될 수 있다. 픽셀들(PIX1, PIX2) 각각에서 부족한 컬러 표현은 이웃한 픽셀들 간에 해당 컬러 데이터들의 평균값으로 보상될 수 있다.
도 5는 본 발명의 일 실시예에 따른 제2 표시 영역의 픽셀과 투광 영역을 보여주는 도면이고, 도 6은 제2 표시 영역에 배치된 제1 전극의 평면도이고, 도 7은 제2 표시 영역에 배치된 제2 전극의 평면도이고, 도 8은 종래 촬상 영역을 보여주는 도면이다.
도 5 및 도 6을 참조하면, 제2 표시 영역(CA)은 복수 개의 픽셀 영역(PA) 및 복수 개의 픽셀 영역(PA) 사이에 배치되는 복수 개의 투광 영역(AG)을 포함할 수 있다. 투광 영역(AG)은 최소한의 광 손실로 빛이 입사될 수 있도록 금속 없이 광 투과율이 높은 투명한 매질들을 포함할 수 있다. 투광 영역(AG)은 금속 배선이나 픽셀들을 포함하지 않고 투명한 절연 재료들로 이루어진 영역으로 정의할 수 있다. 제2 표시 영역(CA)의 광 투과율은 투광 영역(AG)이 클수록 높아질 수 있다.
투광 영역(AG)의 형상은 원형으로 예시되었으나, 이에 한정되지 않는다. 예를 들어, 투광 영역(AG)은 원형, 타원형, 다각형 등 다양한 형태로 설계될 수 있다.
제2 표시 영역(CA)에 배치되는 픽셀은 복수 개의 픽셀 영역(PA)에 배치되는 제1 픽셀(P1)과 복수 개의 투광 영역(AG)에 배치되는 제2 픽셀(P2)을 포함할 수 있다. 실시예에 따르면 투광 영역(AG)에도 픽셀이 배치될 수 있다. 따라서 투광 영역(AG)의 실질적인 투광 면적은 제2 픽셀(P2)이 배치된 면적을 제외한 면적일 수 있다.
실시예에 따르면 투광 영역(AG)에 픽셀이 배치되므로 제2 표시 영역(CA)의 단위면적당 픽셀 수(PPI)는 제1 표시 영역(DA)의 단위면적당 픽셀 수(PPI)와 동일할 수 있다. 이 경우 제1 표시 영역(DA)과 제2 표시 영역(CA)에 1개의 FMM 마스크를 이용하여 한번에 픽셀을 형성할 수 있으므로 제조 비용이 감소하고 제조 시간이 단축될 수 있다.
복수 개의 픽셀 영역(PA)에 배치되어 복수 개의 제1 픽셀(P1)과 연결된 제1 전극(AND)은 투광 영역(AG)으로 연장되어 복수 개의 제2 픽셀(P2)과 전기적으로 연결할 수 있다. 따라서 제1 전극(AND)을 통해 제1 픽셀(P1)에 인가되는 픽셀 데이터는 제1 전극(AND)에 의해 제2 픽셀(P2)에도 동일하게 인가될 수 있다.
따라서, 픽셀 영역(PA)의 제1 픽셀(P1)에서 출력하는 이미지 영상은 투광 영역(AG)의 제2 픽셀(P2)이 출력하는 이미지 영상과 동일할 수 있다. 즉, 제1 픽셀은 픽셀 회로와 발광 소자(OLED)를 포함하는 구동 픽셀인 반면, 제2 픽셀(P2)은 발광 소자(OLED)만을 구비한 제1 픽셀(P1)의 더미 픽셀일 수 있다.
이러한 구성에 의하면, 제1 픽셀(P1) 구동시 제2 픽셀(P2)도 함께 발광하므로 발광 면적이 증가하여 휘도가 상승할 수 있다. 또한, 제2 표시 영역(CA)의 해상도 역시 개선될 수도 있다. 해상도가 증가함에 따라 이웃한 픽셀간에 인가되는 픽셀 데이터 값의 편차는 크지 않을 수 있으므로 이웃한 픽셀이 없는 경우보다는 유사한 이미지 영상을 출력하는 것이 해상도 면에서 유리할 수 있다. 만약, 제1 픽셀과 제2 픽셀을 포함하는 소정의 영역이 동일한 이미지 영상을 출력한다면 해상도는 더욱 증가할 수 있다.
일반적으로 제1 표시 영역(DA)의 단위 면적당 픽셀 수에 비해 제2 표시 영역(CA)의 단위 면적당 픽셀 수가 적은 경우 제2 표시 영역(CA)의 휘도가 제1 표시 영역(DA)의 휘도보다 작을 수 있다. 따라서, 제2 표시 영역(CA)의 휘도를 보상하기 위해 제2 표시 영역(CA)의 픽셀에 더 높은 데이터 전압을 인가할 필요가 있으나 이 경우 발광소자(OLED)가 손상되는 문제가 발생할 수 있다.
그러나, 실시예에 따르면 제1 표시 영역(DA)과 제2 표시 영역(CA)의 단위면적당 픽셀수가 동일 또는 유사해지므로 제2 표시 영역(CA)의 픽셀에 인가되는 전압 레벨을 더 높일 필요가 없다. 따라서 소자 수명이 개선될 수 있다.
제1 전극(AND)은 픽셀 영역(PA)의 제1 서브 픽셀(R1)을 투광 영역(AG)의 제1 더미 픽셀(R2)과 연결하는 제1 서브 전극(AND1), 픽셀 영역(PA)의 제2 서브 픽셀(G1)을 투광 영역(AG)의 제2 더미 픽셀(G2)과 연결하는 제2 서브 전극(AND2), 및 픽셀 영역(PA)의 제3 서브 픽셀(B1)을 투광 영역(AG)의 제3 더미 픽셀(B2)과 연결하는 제3 서브 전극(AND3)을 포함할 수 있다.
이때, 제1 서브 전극(AND1)의 길이와 제3 서브 전극(AND3)의 길이는 동일할 수 있으며, 제2 서브 전극(AND2)의 길이는 제1 서브 전극(AND1) 및 제3 서브 전극(AND3)의 길이보다 길 수 있다.
제1 내지 제3 서브 전극(AND1, AND2, AND3)은 일 방향으로 연장되어 제1 픽셀(P1)과 제2 픽셀(P2)을 전기적으로 연결할 수 있다. 따라서, 제1 전극(AND)의 면적이 증가하므로 전류 밀도가 낮아져 발광소자의 수명이 개선될 수 있다.
제1 전극(AND)은 전도성이 우수한 다양한 금속 물질로 제작될 수 있으나 투광도가 우수한 투명 전극으로 제작될 수 있다. 제1 전극(AND)이 투명전극으로 제작되는 경우 투광 영역(AG)에서 광 투과도가 증가할 수 있다. 투명전극은 ITO, IZO와 같은 금속 산화물이 적용될 수 있으나 반드시 이에 한정되는 것은 아니다.
도 7을 참조하면, 제1 픽셀(P1) 및 제2 픽셀(P2)과 연결되는 제2 전극(CAT)은 픽셀 영역(PA)을 덮고 복수 개의 투광 영역(AG)에 대응되는 복수 개의 개구부(H2)를 포함할 수 있다. 제2 전극(CAT)은 제2 표시 영역(CA)에 전체적으로 형성되므로 전도도가 높은 물질이 선택될 수 있다. 따라서, 광 투과도가 상대적으로 낮으므로 투광 영역(AG)에 대응되는 개구부(H2)가 형성되는 것이 바람직할 수 있다. 실시예에서 투광 영역(AG)은 제2 전극(CAT)의 개구부(H2)와 대응되는 영역으로 정의할 수도 있다.
그러나 반드시 이에 한정하는 것은 아니고 제2 전극(CAT)이 투명전극으로 제작되는 경우 투광 영역(AG)에서 광 투과도가 증가할 수 있다. 투명전극은 ITO, IZO와 같은 금속 산화물이 적용될 수 있으나 반드시 이에 한정되는 것은 아니다.
제2 전극(CAT)은 복수 개의 투광 영역(AG)으로 연장되어 복수 개의 제1 픽셀(P1)과 상기 복수 개의 제2 픽셀(P2)을 각각 전기적으로 연결하는 복수 개의 서브 전극(CAT1, CAT2, CAT3)을 포함 수 있다.
복수 개의 투광 영역(AG) 상에서 제1 전극(AND)과 제2 전극(CAT)은 서로 대응되는 형상을 갖고 수직 방향으로 중첩될 수 있다.
도 8을 참조하면, 종래 제2 표시 영역(CA)은 픽셀이 RGBG 순서로 배열되어 상대적으로 픽셀 영역이 넓어져 투광 영역(AG)의 직경(D2)이 작아지는 문제가 있다. 그러나, 실시예에 따르면 픽셀 영역을 정사각형 형상으로 컴팩트하게 배치하여 상대적으로 투광 영역의 직경(도 7의 D1)을 넓게 제작할 수 있다. 따라서, 실시예와 같이 투광 영역에 픽셀이 배치되어 투광 면적이 일부 줄어들어도 종래 투광 영역의 면적과 유사한 투광 면적을 확보할 수 있다.
도 9는 본 발명의 제2 실시예에 따른 제2 표시 영역의 픽셀과 투광 영역을 보여주는 도면이고, 도 10은 본 발명의 제3 실시예에 따른 제2 표시 영역의 픽셀과 투광 영역을 보여주는 도면이다.
도 9를 참조하면, 투광 영역(AG)에 배치되는 제2 픽셀(P2)은 제1 더미 픽셀(R2), 제2 더미 픽셀(G2), 및 제3 더미 픽셀(B2)을 포함할 수 있다. 예시적으로 제1 더미 픽셀(R2)은 레드 픽셀일 수 있고, 제2 더미 픽셀(G2)은 그린 픽셀일 수 있고, 제3 더미 픽셀(B2)은 블루 픽셀일 수 있으나 반드시 이에 한정하지 않는다.
제2 픽셀(P2)의 제1 더미 픽셀(R2)은 투광 영역(AG)을 둘러싸는 복수 개의 픽셀 영역(PA) 중 제1 픽셀 영역(PA1)의 제1 서브 픽셀(R1)과 전기적으로 연결될 수 있다.
제2 픽셀(P2)의 제2 더미 픽셀(G2)은 제1 픽셀 영역(PA1)의 제2 서브 픽셀(G1)과 전기적으로 연결될 수 있다. 또한, 제2 픽셀(P2)의 제3 더미 픽셀(B2)은 제1 픽셀 영역(PA1)의 제3 서브 픽셀(B1)과 전기적으로 연결될 수 있다.
즉, 제2 픽셀(P2)의 더미 픽셀(R2, G2, B2)은 제1 픽셀 영역(PA1)의 서브 픽셀(R1, G1, B1)과 각각 전기적으로 연결될 수 있다. 따라서, 제1 픽셀(P1)이 입력된 영상을 출력할 때 제2 픽셀(P2) 역시 동일한 영상을 출력할 수 있다. 더미 픽셀과 서브 픽셀의 용어는 이들을 구별하기 위한 용도일 뿐 이들은 모두 RGB 픽셀 그룹을 형성하는 서브 픽셀들일 수 있다.
어느 하나의 투광 영역(AG)을 둘러싸고 있는 픽셀 영역(PA)의 개수는 특별히 한정하지 않는다. 도 9에서는 하나의 투광 영역(AG)을 4개의 픽셀 영역(PA)이 둘러싼 것을 예시하였으나 반드시 이에 한정하는 것은 아니고 6개 또는 8개 이상의 픽셀 영역(PA)이 둘러싸도록 배치될 수도 있다. 즉, 투광 영역(AG)의 크기에 따라 둘러싸는 픽셀 영역(PA)의 개수는 다양하게 변형될 수 있다.
도 10을 참조하면, 제2 픽셀(P2)의 제1 더미 픽셀(R2)은 투광 영역(AG)을 둘러싸는 복수 개의 픽셀 영역(PA) 중 제1 픽셀 영역(PA1)의 제1 서브 픽셀(R1)과 전기적으로 연결될 수 있다.
또한, 제2 픽셀(P2)의 제3 더미 픽셀(B2)은 투광 영역(AG)을 둘러싸는 제1 픽셀 영역(PA1)의 제3 서브 픽셀(B1)과 전기적으로 연결될 수 있다.
그러나 제2 픽셀(P2)의 제2 더미 픽셀(G2)은 투광 영역(AG)을 둘러싸는 제2 픽셀 영역(PA2)의 제2 서브 픽셀(G1)과 전기적으로 연결될 수 있다.
즉, 제2 픽셀(P2)의 제1, 제3 더미 픽셀(R2, B2)은 제1 픽셀 영역(PA1)과 연결되는 반면, 제2 픽셀(P2)의 제2 더미 픽셀(G2)은 제2 픽셀 영역(PA2)과 연결될 수 있다. 따라서, 제1 투광 영역(AG)에 배치된 제2 픽셀(P2)은 이웃한 픽셀 영역(PA)들과는 다른 영상을 출력할 수 있다.
이러한 구성에 의하면 제1 픽셀 영역(PA1)과 제2 픽셀 영역(PA2) 사이에 배치되는 투광 영역(AG)은 제1 픽셀(P1)에서 출력하는 이미지 영상 및 제2 픽셀(P2)에서 출력하는 이미지 영상이 혼합된 이미지 영상을 출력할 수 있다. 따라서, 투광 영역(AG)에서 전혀 이미지 영상을 출력하지 않는 경우에 비해 해상도 및 휘도가 증가할 수 있다.
도 11은 본 발명의 제4 실시예에 따른 제2 표시 영역의 픽셀과 투광 영역을 보여주는 도면이고, 도 12는 본 발명의 제4 실시예에 따른 제2 전극의 평면도이다.
도 11 및 도 12를 참조하면, 제2 더미 픽셀(G2)은 제2-1 더미 픽셀(G21)과 제2-2 더미 픽셀(G22)을 포함할 수 있다. 제2 더미 픽셀(G2)은 그린 픽셀일 수 있다. 그린 픽셀은 휘도에 가장 큰 영향을 미치므로 복수 개로 구현할 수 있다. 또한 픽셀을 매트릭스 형태로 구현하기 위해 그린 픽셀은 복수 개로 구비될 수 있다. 그러나 반드시 이에 한정하는 것은 아니고 제2-1 더미 픽셀(G21)과 제2-2 더미 픽셀(G22)은 백색 서브 픽셀일 수도 있다.
제2-1 더미 픽셀(G21)은 투광 영역(AG)을 둘러싸는 복수 개의 픽셀 영역(PA) 중 제2 픽셀 영역(PA2)의 제2 서브 픽셀(G1)과 전기적으로 연결되고, 제2-2 더미 픽셀(G22)은 투광 영역(AG)을 둘러싸는 복수 개의 픽셀 영역(PA) 중 제1 픽셀 영역(PA2)의 제2 서브 픽셀(G1)과 전기적으로 연결될 수 있다. 또는 이 반대로 연결될 수도 있다.
제2 전극(CAT)의 서브 전극은 제2-1 더미 픽셀(G21)과 대응되는 제2-1 서브 전극(CAT21) 및 제2-2 더미 픽셀(G22)과 대응되는 제2-2 서브 전극(CAT22)을 포함할 수 있다. 이때, 제2-1 서브 전극(CAT21)과 제2-2 서브 전극(CAT22) 사이는 이격될 수 있다. 따라서, 개구부(H2)의 중앙 영역(H2a)에는 제2 전극(CAT)이 배치되지 않으므로 투광 영역(AG)의 면적을 더 넓힐 수 있다. 따라서, 광의 입사량이 상대적으로 많아져 카메라 성능이 개선될 수 있다.
도 13은 본 발명의 제5 실시예에 따른 제2 표시 영역의 픽셀과 투광 영역을 보여주는 도면이고, 도 14는 본 발명의 제6 실시예에 따른 제2 표시 영역의 픽셀과 투광 영역을 보여주는 도면이다.
도 13을 참조하면, 실시예에 따른 제2 표시 영역(CA)은 단일 색상의 서브 픽셀만으로 구현될 수 있다. 예시적으로 제2 픽셀(P2)은 휘도에 가장 민감한 그린 픽셀만으로 구성될 수 있다.
실시예에서는 제2 픽셀(P2)은 그린 픽셀만으로 구성하여 휘도를 개선하는 한편 레드 픽셀과 블루 픽셀은 생략하여 투광 영역(AG)을 면적을 높일 수 있다. 즉, 투광 영역(AG)에 레드 픽셀 또는 블루 픽셀을 연결하기 위한 제1 전극(AND) 및 제2 전극(CAT)을 생략할 수 있으므로 투광 영역(AG)의 면적이 증가할 수 있다.
그러나 반드시 이에 한정하는 것은 아니고 제1 픽셀(P1) 및 제2 픽셀(P2)이 백색 서브 픽셀을 포함하는 경우 제2 픽셀(P2)은 백색 서브 픽셀일 수도 있다.
도 14를 참조하면, 제2-1 더미 픽셀(G21)은 투광 영역(AG)을 둘러싸는 복수 개의 픽셀 영역(PA) 중 제2 픽셀 영역(PA2)의 제2 서브 픽셀(G1)과 전기적으로 연결되고, 제2-2 더미 픽셀(G22)은 투광 영역(AG)을 둘러싸는 복수 개의 픽셀 영역(PA) 중 제1 픽셀 영역(PA1)의 제2 서브 픽셀(G1)과 전기적으로 연결될 수도 있다.
이러한 구조에 의하면 제2-1 더미 픽셀(G21)과 제2-2 더미 픽셀(G22) 사이의 중앙 영역에는 제2 전극(CAT)이 배치되지 않으므로 투광 영역(AG)의 면적을 넓힐 수 있다. 따라서, 광의 입사량이 상대적으로 많아져 카메라 성능이 더욱 개선될 수 있다.
도 15는 본 발명의 제7 실시예에 따른 제2 표시 영역의 픽셀과 투광 영역을 보여주는 도면이다.
도 15를 참조하면, 제2 픽셀(P2)은 레드 픽셀, 그린 픽셀, 및 블루 픽셀 중 적어도 하나가 생략된 형태로 구성될 수 있다.
예시적으로 중앙에 배치된 제1 투광 영역(AG1)에는 레드 픽셀(R2)과 그린 픽셀(G2)이 배치되어 각각 픽셀 영역(PA)의 서브 픽셀과 전기적으로 연결될 수 있다. 이러한 구성에 의하면 픽셀 영역(PA)에서는 레드 픽셀(R2), 그린 픽셀(G2), 및 블루 픽셀(B2)이 모두 발광하는 반면 제1 투광 영역(AG1)에는 레드 픽셀(R2)과 그린 픽셀(G2)만이 발광할 수 있다.
또한, 제1 투광 영역(AG1)을 기준으로 1시 방향에 배치된 제2 투광 영역(AG2) 및 5시에 배치된 제3 투광 영역(AG3)에는 그린 픽셀과 블루 픽셀이 배치될 수 있다. 또한, 제1 투광 영역(AG1)을 기준으로 7시 방향에 배치된 제4 투광 영역(AG4)과 11시 방향에 배치된 제5 투광 영역(AG5)에는 레드 픽셀과 그린 픽셀이 배치될 수 있다. 그러나 반드시 이에 한정하는 것은 아니고 각 투광 영역에는 랜덤하게 서로 다른 서브 픽셀들이 배치될 수도 있다.
실시예에 따르면, 인접한 투광 영역(AG)에 서로 다른 서브 픽셀들이 배치되어 전체적으로 휘도를 개선할 수 있으며, 투광 영역(AG)의 발광 면적을 증가시켜 디스플레이 성능을 개선할 수 있다.
또한, 모든 투광 영역(AG)에 레드 픽셀, 그린 픽셀, 및 블루 픽셀이 배치되는 경우에 비해 투광 영역(AG)의 면적을 넓혀 카메라 성능을 개선할 수 있다.
도 16는 제1 표시 영역과 제2 표시 영역의 픽셀을 보여주는 도면이다.
도 16를 참조하면, 제1 표시 영역(DA)과 제2 표시 영역(CA)의 픽셀 수는 동일할 수 있다. 따라서, FMM 마스크를 이용하여 픽셀을 형성할 때 제1 표시 영역(DA)과 제2 표시 영역(CA)의 픽셀은 동일한 FMM 마스크를 사용할 수 있는 장점이 있다.
이러한 구성에 의하면, 1개의 FMM 마스크를 그대로 이용할 수 있어 제조 비용이 절감되고 제조 시간이 단축되는 장점이 있으며, 제2 표시 영역(CA)에서도 발광 면적이 동일하여 풀 디스플레이를 구현할 수 있고, 발광 면적이 증가하여 제2 표시 영역(CA)의 픽셀 수명이 개선될 수 있다.
그러나 반드시 이에 한정하는 것은 아니고 제2 표시 영역(CA)의 픽셀 수는 다양하게 조정될 수 있다. 예시적으로 투광 영역(AG)에 배치되는 픽셀 수는 제1 표시 영역(DA)에서 멀어질수록 감소하게 배치될 수도 있다.
제1 표시 영역(DA)과 제2 표시 영역(CA)의 경계 부분은 모든 투광 영역(AG)에 제2 픽셀을 모두 배치하여 제1 표시 영역(DA)과 제2 표시 영역(CA) 사이의 경계 영역이 시인되지 않을 수 있다. 만약, 제1 표시 영역(DA)과 제2 표시 영역(CA)의 경계에서 픽셀 수가 급격하게 달라지는 경우 해상도 차이에 의해 제2 표시 영역(CA)의 경계가 시인될 수 있다.
또한, 제1 표시 영역(DA)에서 멀어질수록 투광 영역(AG)의 픽셀 수는 적어질 수 있다. 이러한 구성에 의하면 카메라가 배치된 영역으로 갈수록 투광 영역(AG)에 배치된 픽셀수가 적어져 입사되는 광량이 증가할 수 있다.
도 17는 본 발명의 실시예에 따른 표시 패널과 표시 패널 구동부를 보여주는 블록도이고, 도 18는 드라이브 IC 구성을 개략적으로 보여주는 블록도이다.
도 17 및 도 18를 참조하면, 표시장치는 화면 상에 픽셀 어레이가 배치된 표시 패널(100)과, 표시 패널 구동부 등을 포함할 수 있다.
표시 패널(100)의 픽셀 어레이는 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 게이트 라인들(GL), 및 데이터 라인들(DL)과 게이트 라인들(GL)에 의해 정의된 매트릭스 형태로 배열된 픽셀들(P)을 포함할 수 있다. 픽셀 어레이는 도 20에 도시된 VDD 라인(PL1), Vini 라인(PL2), VSS 라인(PL3) 등의 전원 배선들을 더 포함할 수 있다.
픽셀 어레이는 도 3과 같이 회로층(12)과 발광 소자층(14)으로 나뉘어질 수 있다. 발광 소자층(14) 위에 터치 센서 어레이가 배치될 수 있다. 픽셀 어레이의 픽셀들 각각은 전술한 바와 같이 두 개 내지 네 개의 서브 픽셀들을 포함할 수 있다. 서브 픽셀들 각각은 회로층(12)에 배치된 픽셀 회로를 포함할 수 있다.
표시 패널(100)에서 입력 영상이 재현되는 화면은 제1 표시 영역(DA) 및 제2 표시 영역(CA)을 포함할 수 있다.
제1 표시 영역(DA)과 제2 표시 영역(CA) 각각의 서브 픽셀들은 픽셀 회로를 포함할 수 있다. 픽셀 회로는 발광 소자(OLED)에 전류를 공급하는 구동 소자, 구동 소자의 문턱 전압을 샘플링하고 픽셀 회로의 전류 패스(current path)를 스위칭하는 복수의 스위치 소자, 구동 소자의 게이트 전압을 유지하는 커패시터 등을 포함할 수 있다. 픽셀 회로는 발광 소자의 아래에 배치될 수 있다.
제2 표시 영역(CA)은 픽셀 그룹들 사이에 배치된 투광 영역(AG)과, 제2 표시 영역(CA) 아래에 배치된 카메라 모듈(400)을 포함할 수 있다. 카메라 모듈(400)은 촬상 모드에서 제2 표시 영역(CA)을 통해 입사되는 빛을 이미지 센서를 이용하여 광전변환하고, 이미지 센서로부터 출력된 이미지의 픽셀 데이터를 디지털 데이터로 변환하여 촬상된 이미지 데이터를 출력할 수 있다.
표시 패널 구동부는 입력 영상의 픽셀 데이터를 픽셀들(P)에 기입할 수 있다. 픽셀들(P)은 다수의 서브 픽셀들을 포함한 픽셀 그룹으로 해석될 수 있다.
표시 패널 구동부는 픽셀 데이터의 데이터 전압을 데이터 라인들(DL)에 공급하는 데이터 구동부(306)와, 게이트 펄스를 게이트 라인들(GL)에 순차적으로 공급하는 게이트 구동부(120)를 포함할 수 있다. 데이터 구동부(306)는 드라이브 IC(300)에 집적될 수 있다. 표시 패널 구동부는 도면에서 생략된 터치센서 구동부를 더 포함할 수 있다.
드라이브 IC(300)는 표시 패널(100) 상에 접착될 수 있다. 드라이브 IC(300)는 호스트 시스템(200)으로부터 입력 영상의 픽셀 데이터와 타이밍 신호를 입력 받아 픽셀들에 픽셀 데이터의 데이터 전압을 공급하고, 데이터 구동부(306)와 게이트 구동부(120)를 동기시킨다.
드라이브 IC(300)는 데이터 출력 채널들을 통해 데이터 라인들(DL)에 연결되어 데이터 라인들(DL)에 픽셀 데이터의 데이터 전압을 공급할 수 있다. 드라이브 IC(300)는 게이트 타이밍 신호 출력 채널들을 통해 게이트 구동부(120)를 제어하기 위한 게이트 타이밍 신호를 출력할 수 있다.
타이밍 콘트롤러(303)로부터 발생된 게이트 타이밍 신호는 스타트 펄스(Gate start pulse, VST), 시프트 클럭(Gate shift clock, CLK) 등을 포함할 수 있다. 스타트 펄스(VST)와 시프트 클럭(CLK)은 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이에서 스윙(swing)할 수 있다.
레벨 시프터(307)로부터 출력된 게이트 타이밍 신호(VST, CLK)는 게이트 구동부(120)에 인가되어 게이트 구동부(120)의 시프트 동작을 제어할 수 있다.
게이트 구동부(120)는 픽셀 어레이와 함께 표시 패널(100)의 회로층에 형성되는 시프트 레지스터(shift register)를 포함할 수 있다. 게이트 구동부(120)의 시프트 레지스터는 타이밍 콘트롤러의 제어 하에 게이트 신호를 게이트 라인들(GL)에 순차적으로 공급할 수 있다. 게이트 신호는 스캔 펄스와, 발광 신호의 EM 펄스를 포함할 수 있다.
시프트 레지스터는 스캔 펄스를 출력하는 스캔 구동부와, EM 펄스를 출력하는 EM 구동부를 포함할 수 있다. 도 18에서 GVST와 GCLK은 스캔 구동부에 입력되는 게이트 타이밍 신호이다. EVST와 ECLK은 EM 구동부에 입력되는 게이트 타이밍 신호이다.
드라이브 IC(300)는 호스트 시스템(200), 제1 메모리(301), 및 표시 패널(100)에 연결될 수 있다. 드라이브 IC(300)는 데이터 수신 및 연산부(308), 타이밍 콘트롤러(303), 데이터 구동부(306), 감마 보상전압 발생부(305), 전원부(304), 제2 메모리(302) 등을 포함할 수 있다.
데이터 수신 및 연산부(308)는 호스트 시스템(200)으로부터 디지털 신호로 입력된 픽셀 데이터를 수신하는 수신부와, 수신부를 통해 입력된 픽셀 데이터를 처리하여 화질을 향상시키는 데이터 연산부를 포함할 수 있다.
데이터 연산부는 압축된 픽셀 데이터를 디코딩(Decoding)하여 복원하는 데이터 복원부와, 미리 설정된 광학 보상값을 픽셀 데이터에 더하는 광학 보상부 등을 포함할 수 있다. 광학 보상값은 제조 공정에서 촬영된 카메라 영상을 바탕으로 측정된 화면의 휘도를 바탕으로 픽셀 데이터 각각의 휘도를 보정하기 위한 값으로 설정될 수 있다.
타이밍 콘트롤러(303)는 호스트 시스템(200)으로부터 수신되는 입력 영상의 픽셀 데이터를 데이터 구동부(306)에 제공할 수 있다. 타이밍 콘트롤러(303)는 게이트 구동부(120)를 제어하기 위한 게이트 타이밍 신호와, 데이터 구동부(306)를 제어하기 위한 소스 타이밍 신호를 발생하여 게이트 구동부(120)와 데이터 구동부(306)의 동작 타이밍을 제어할 수 있다.
데이터 구동부(306)는 디지털-아날로그 변환기(Digital to Analog converter, DAC)를 통해 타이밍 콘트롤러(303)로부터 수신된 픽셀 데이터를 포함한 디지털 데이터를 감마 보상전압으로 변환하여 데이터 전압을 출력할 수 있다. 데이터 구동부(306)로부터 출력된 데이터 전압은 드라이브 IC(300)의 데이터 채널에 연결된 출력 버퍼를 통해 픽셀 어레이의 데이터 라인들(DL)에 공급될 수 있다.
감마 보상전압 발생부(305)는 전원부(304)로부터의 감마 기준 전압을 분압 회로를 통해 분압하여 계조별 감마 보상전압을 발생할 수 있다. 감마 보상전압은 픽셀 데이터의 계조별로 전압이 설정된 아날로그 전압이다. 감마 보상전압 발생부(305)로부터 출력된 감마 보상전압은 데이터 구동부(306)에 제공될 수 있다.
전원부(304)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시 패널(100)의 픽셀 어레이, 게이트 구동부(120), 및 드라이브 IC(300)의 구동에 필요한 전원을 발생할 수 있다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다.
전원부(304)는 호스트 시스템(200)으로부터의 직류 입력 전압을 조정하여 감마 기준 전압, 게이트 온 전압(VGL). 게이트 오프 전압(VGH), 픽셀 구동전압(VDD), 저전위 전원 전압(VSS), 초기화 전압(Vini) 등의 직류 전원을 발생할 수 있다.
감마 기준 전압은 감마 보상전압 발생부(305)에 공급될 수 있다. 게이트 온 전압(VGL)과 게이트 오프 전압(VGH)은 레벨 시프터(307)와 게이트 구동부(120)에 공급될 수 있다. 픽셀 구동전압(VDD), 저전위 전원 전압(VSS), 초기화 전압(Vini) 등의 픽셀 전원은 픽셀들(P)에 공통으로 공급될 수 있다.
초기화 전압(Vini)은 픽셀 구동전압(VDD)보다 낮고 발광 소자(OLED)의 문턱 전압 보다 낮은 직류 전압으로 설정되어 픽셀 회로들의 주요 노드들을 초기화하고, 발광 소자(OLED)의 발광을 억제할 수 있다.
제2 메모리(302)는 드라이브 IC(300)에 전원이 입력될 때 제1 메모리(301)로부터 수신된 보상값, 레지스터 설정 데이터 등을 저장할 수 있다.
보상값은 화질 향상을 한 다양한 알고리즘에 적용될 수 있다. 보상값은 광학 보상값을 포함할 수 있다. 레지스터 설정 데이터는 데이터 구동부(306), 타이밍 콘트롤러(303), 감마 보상전압 발생부(305) 등의 동작을 정의할 수 있다. 제1 메모리(301)는 플래시 메모리(Flash memory)를 포함할 수 있다. 제2 메모리(302)는 SRAM(Static RAM)을 포함할 수 있다.
호스트 시스템(200)은 AP(Application Processor)로 구현될 수 있다. 호스트 시스템(200)은 MIPI(Mobile Industry Processor Interface)를 통해 드라이브 IC(300)에 입력 영상의 픽셀 데이터를 전송할 수 있다. 호스트 시스템(200)은 가요성 인쇄 회로 예를 들면, FPC(Flexible Printed Circuit)를 통해 드라이브 IC(300)에 연결될 수 있다.
한편, 표시 패널(600)은 플렉시블 디스플레이에 적용 가능한 플렉시블 패널로 구현될 수 있다. 플렉시블 디스플레이는 플렉시블 패널을 감거나 접고 구부리는 방법으로 화면의 크기가 가변될 수 있고 다양한 디자인으로 쉽게 제작될 수 있다.
플렉시블 디스플레이는 롤러블 디스플레이(rollable display), 폴더블 디스플레이(foldable display), 벤더블(bendable) 디스플레이, 슬라이더블 디스플레이(slidable display) 등으로 구현될 수 있다.
플렉시블 패널은 소위 “플라스틱 OLED 패널”로 제작될 수 있다. 플라스틱 OLED 패널은 백 플레이트(Back plate)와, 그 백 플레이트 상에 접착된 유기 박막 필름 상에 픽셀 어레이를 포함할 수 있다. 픽셀 어레이 위에 터치 센서 어레이가 형성될 수 있다.
백 플레이트는 PET(Polyethylene terephthalate) 기판일 수 있다. 유기 박막 필름 상에 픽셀 어레이와 터치 센서 어레이가 형성될 수 있다. 백 플레이트는 픽셀 어레이가 습도에 노출되지 않도록 유기 박막 필름을 향하는 투습을 차단할 수 있다.
유기 박막 필름은 PI(Polyimide) 기판일 수 있다. 유기 박막 필름 상에 도시하지 않은 절연 물질로 다층의 버퍼막이 형성될 수 있다. 유기 박막 필름 상에 회로층(12)과 발광 소자층(14)이 적층될 수 있다.
본 발명의 표시장치에서 회로층(12)에 배치된 픽셀 회로와 게이트 구동부 등은 복수의 트랜지스터들을 포함할 수 있다. 트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 구현될 수 있다. 트랜지스터들 각각은 p 채널 TFT 또는 n 채널 TFT로 구현될 수 있다. 실시예에서 픽셀 회로의 트랜지스터들이 p 채널 TFT로 구현된 예를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다.
트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작할 수 있다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다.
트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다.
p 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.
게이트 펄스는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)할 수 있다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정될 수 있다.
트랜지스터는 게이트 온 전압에 응답하여 턴온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴오프(turn-off)될 수 있다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다.
픽셀 회로의 구동 소자는 트랜지스터로 구현될 수 있다. 구동 소자는 모든 픽셀들 간에 그 전기적 특성이 균일하여야 하지만 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 차이가 있을 수 있고 디스플레이 구동 시간의 경과에 따라 변할 수 있다.
이러한 구동 소자의 전기적 특성 편차를 보상하기 위해, 표시장치는 내부 보상 회로와 외부 보상 회로를 포함할 수 있다. 내부 보상 회로는 서브 픽셀들 각각에서 픽셀 회로에 추가되어 구동 소자의 전기적 특성에 따라 변하는 구동 소자의 문턱 전압(Vth) 및/또는 이동도(μ)를 샘플링하고 그 변화를 실시간 보상할 수 있다.
외부 보상 회로는 서브 픽셀들 각각에 연결된 센싱 라인을 통해 센싱된 구동 소자의 문턱 전압 및/또는 이동도를 외부의 보상부로 전송할 수 있다. 외부 보상 회로의 보상부는 센싱 결과를 반영하여 입력 영상의 픽셀 데이터를 변조함으로써 구동 소자의 전기적 특성 변화를 보상할 수 있다.
외부 보상 구동 소자의 전기적 특성에 따라 변하는 픽셀의 전압을 센싱하고, 센싱된 전압을 바탕으로 외부 회로에서 입력 영상의 데이터를 변조함으로써 픽셀들 간 구동 소자의 전기적 특성 편차를 보상할 수 있다.
도 19은 픽셀 회로의 일 예를 보여주는 회로도이고, 도 20은 픽셀 회로의 다른 예를 보여주는 회로도이다. 도 21은 도 19 및 도 20에 도시된 픽셀 회로의 구동 방법을 보여주는 도면이다.
도 19 및 도 20에 도시된 픽셀 회로는 제1 표시 영역(DA)과 제2 표시 영역(CA)의 픽셀 회로에 동일하게 적용될 수 있다. 본 발명에 적용 가능한 픽셀 회로는 도 19 및 도 20에 도시된 회로로 구현될 수 있으나, 이에 한정되지 않는다.
도 19 내지 도 21을 참조하면, 픽셀 회로는 발광 소자(OLED), 발광 소자(OLED)에 전류를 공급하는 구동 소자(DT), 및 복수의 스위치 소자들(M1~M6)을 이용하여 구동 소자(DT)의 문턱 전압(Vth)을 샘플링하여 구동 소자(DT)의 문턱 전압(Vth)만큼 구동 소자(DT)의 게이트 전압을 보상하는 내부 보상 회로를 포함할 수 있다. 구동 소자(DT)와 스위치 소자들(M1~M6) 각각은 p 채널 TFT로 구현될 수 있다.
내부 보상 회로를 이용한 픽셀 회로의 구동 기간은 도 18에 도시된 바와 같이 초기화 기간(Tini), 샘플링 기간(Tsam), 데이터 기입 기간(Twr), 및 발광 기간(Tem)으로 나뉘어질 수 있다.
초기화 기간(Tini) 동안, 제N-1 스캔 신호[SCAN(N-1)]가 게이트 온 전압(VGL)의 펄스로 발생되고, 제N 스캔 신호[SCAN(N)]와 발광 신호[EM(N)] 각각의 전압이 게이트 오프 전압(VGH)이다. 샘플링 기간 동안(Tsam), 제N 스캔 신호[SCAN(N)]가 게이트 온 전압(VGL)의 펄스로 발생되고, 제N-1 스캔 신호[SCAN(N-1)]와 발광 신호[EM(N)] 각각의 전압이 게이트 오프 전압(VGH)이다. 데이터 기입 기간(Twr) 동안, 제N-1 스캔 신호[SCAN(N-1)], 제N 스캔 신호[SCAN(N)], 및 발광 신호[EM(N)] 각각의 전압이 게이트 오프 전압(VGH)이다. 발광 기간(Tem)의 적어도 일부 기간 동안 발광 신호[EM(N)]가 게이트 온 전압(VGL)으로 발생되고, 제N-1 스캔 신호[SCAN(N-1)]와 제N 스캔 신호[SCAN(N)] 각각의 전압이 게이트 오프 전압(VGH)으로 발생될 수 있다.
초기화 기간(Tin) 동안, 제N-1 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 제5 스위치 소자(M5)가 턴-온되어 픽셀 회로를 초기화할 수 있다. 샘플링 기간(Tsam) 동안, 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 제1 및 제2 스위치 소자들(M1, M2)이 턴-온되어 구동 소자(DT)의 문턱 전압이 샘플링되어 커패시터(Cst1)에 저장될 수 있다. 이와 동시에, 제6 스위치 소자(M6)가 샘플링 기간(Tsam) 동안 턴-온되어 제4 노드(n4)의 전압을 기준 전압(Vref)으로 낮추어 발광 소자(OLED)의 발광을 억제할 수 있다. 데이터 기입 기간(Twr) 동안, 제1 내지 제6 스위치 소자들(M1~M6)이 오프 상태를 유지할 수 있다. 발광 기간(Tem) 동안, 제3 및 제4 스위치 소자들(M1, M2)이 턴-온되어 발광 소자(OLED)가 발광될 수 있다. 발광 기간(Tem)은 저 계조의 휘도를 정밀하게 발광 신호[EM(N)]의 듀티비(duty ration)로 정밀하게 표현하기 위하여, 발광 신호[EM(N)]가 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이에서 소정의 듀티비로 스윙하여 제3 및 제4 스위치 소자들(M1, M2)이 온/오프를 반복할 수 있다.
발광 소자(OLED)는 유기 발광 다이오드로 구현되거나 무기 발광 다이오드로 구현될 수 있다. 이하에서 발광 소자(OLED)가 유기 발광 다이오드로 구현된 예를 설명하기로 할 수 있다.
발광 소자(OLED)는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함할 수 있다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL)을 포함할 수 있으나 이에 한정되지 않는다. OLED의 애노드 전극과 캐소드 전극에 전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자가 형성되어 발광층(EML)에서 가시광이 방출될 수 있다.
발광 소자(OLED)의 애노드 전극은 제4 및 제6 스위치 소자들(M4, M6) 사이의 제4 노드(n4)에 연결될 수 있다. 제4 노드(n4)는 발광 소자(OLED)의 애노드, 제4 스위치 소자(M4)의 제2 전극, 및 제6 스위치 소자(M6)의 제2 전극에 연결될 수 있다. 발광 소자(OLED)의 캐소드 전극은 저전위 전원 전압(VSS)이 인가되는 VSS 라인(PL3)에 연결될 수 있다. 발광 소자(OLED)는 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 흐르는 전류(Ids)로 발광될 수 있다. 발광 소자(OLED)의 전류 패스는 제3 및 제4 스위치 소자(M3, M4)에 의해 스위칭될 수 있다.
스토리지 커패시터(Cst1)는 VDD 라인(PL1)과 제1 노드(n1) 사이에 연결될 수 있다. 구동 소자(DT)의 문턱 전압(Vth)만큼 보상된 데이터 전압(Vdata)이 스토리지 커패시터(Cst1)에 충전될 수 있다. 서브 픽셀들 각각에서 데이터 전압(Vdata)이 구동 소자(DT)의 문턱 전압(Vth)만큼 보상되기 때문에 서브 픽셀들에서 구동 소자(DT)의 특성 편차가 보상될 수 있다.
제1 스위치 소자(M1)는 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 제2 노드(n2)와 제3 노드(n3)를 연결할 수 있다. 제2 노드(n2)는 구동 소자(DT)의 게이트 전극, 스토리지 커패시터(Cst1)의 제1 전극, 및 제1 스위치 소자(M1)의 제1 전극에 연결될 수 있다. 제3 노드(n3)는 구동 소자(DT)의 제2 전극, 제1 스위치 소자(M1)의 제2 전극, 및 제4 스위치 소자(M4)의 제1 전극에 연결될 수 있다. 제1 스위치 소자(M1)의 게이트 전극은 제1 게이트 라인(GL1)에 연결되어 제N 스캔 펄스[SCAN(N)]를 공급 받는다. 제1 스위치 소자(M1)의 제1 전극은 제2 노드(n2)에 연결되고, 제1 스위치 소자(M1)의 제2 전극은 제3 노드(n3)에 연결될 수 있다.
제1 스위치 소자(M1)는 1 프레임 기간에서 제N 스캔 신호[SCAN(N)]가 게이트 온 전압(VGL)으로 발생되는 아주 짧은 1 수평 기간(1H)만 턴-온되기 때문에 대략 1 프레임 기간 동안 오프 상태를 유지하기 때문에 제1 스위치 소자(M1)의 오프 상태에서 누설 전류가 발생될 수 있다. 제1 스위치 소자(M1)의 누설 전류를 억제하기 위하여, 제1 스위치 소자(M1)는 도 17에 도시된 바와 같이 두 개의 트랜지스터들(M1a, M1b)가 직렬로 연결된 듀얼 게이트(dual gate) 구조의 트랜지스터로 구현될 수 있다.
제2 스위치 소자(M2)는 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 데이터 전압(Vdata)을 제1 노드(n1)에 공급할 수 있다. 제2 스위치 소자(M2)의 게이트 전극은 제1 게이트 라인(GL1)에 연결되어 제N 스캔 펄스[SCAN(N)]를 공급 받는다. 제2 스위치 소자(M2)의 제1 전극은 제1 노드(n1)에 연결될 수 있다. 제2 스위치 소자(M2)의 제2 전극은 데이터 전압(Vdata)이 인가되는 데이터 라인(DL)에 연결될 수 있다. 제1 노드(n1)는 제2 스위치 소자(M2)의 제1 전극, 제3 스위치 소자(M2)의 제2 전극, 및 구동 소자(DT)의 제1 전극에 연결될 수 있다.
제3 스위치 소자(M3)는 발광 신호[EM(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 VDD 라인(PL1)을 제1 노드(n1)에 연결할 수 있다. 제3 스위치 소자(M3)의 게이트 전극은 제3 게이트 라인(GL3)에 연결되어 발광 신호[EM(N)]를 공급 받는다. 제3 스위치 소자(M3)의 제1 전극은 VDD 라인(PL1)에 연결될 수 있다. 제3 스위치 소자(M3)의 제2 전극은 제1 노드(n1)에 연결될 수 있다.
제4 스위치 소자(M4)는 발광 신호[EM(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 제3 노드(n3)를 발광 소자(OLED)의 애노드에 연결할 수 있다. 제4 스위치 소자(M4)의 게이트 전극은 제3 게이트 라인(GL3)에 연결되어 발광 신호[EM(N)]를 공급 받는다. 제4 스위치 소자(M4)의 제1 전극은 제3 노드(n3)에 연결되고, 제2 전극은 제4 노드(n4)에 연결될 수 있다.
제5 스위치 소자(M5)는 제N-1 스캔 펄스[SCAN(N-1)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 제2 노드(n2)를 Vini 라인(PL2)에 연결할 수 있다. 제5 스위치 소자(M5)의 게이트 전극은 제2 게이트 라인(GL2)에 연결되어 제N-1 스캔 펄스[SCAN(N-1)]를 공급 받는다. 제5 스위치 소자(M5)의 제1 전극은 제2 노드(n2)에 연결되고, 제2 전극은 Vini 라인(PL2)에 연결될 수 있다. 제5 스위치 소자(M5)의 누설 전류를 억제하기 위하여, 제5 스위치 소자(M5)는 도 21에 도시된 바와 같이 두 개의 트랜지스터들(M5a, M5b)가 직렬로 연결된 듀얼 게이트 구조의 트랜지스터로 구현될 수 있다.
제6 스위치 소자(M6)는 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 Vini 라인(PL2)을 제4 노드(n4)에 연결할 수 있다. 제6 스위치 소자(M6)의 게이트 전극은 제1 게이트 라인(GL1)에 연결되어 제N 스캔 펄스[SCAN(N)]를 공급 받는다. 제6 스위치 소자(M6)의 제1 전극은 Vini 라인(PL2)에 연결되고, 제2 전극은 제4 노드(n4)에 연결될 수 있다.
구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(OLED)에 흐르는 전류(Ids)를 조절하여 발광 소자(OLED)를 구동할 수 있다. 구동 소자(DT)는 제2 노드(n2)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함할 수 있다.
초기화 기간(Tini) 동안 도 18에 도시된 바와 같이, 제N-1 스캔 펄스[SCAN(N-1)]가 게이트 온 전압(VGL)으로 발생될 수 있다. 제N 스캔 펄스[SCAN(N)]와 발광 신호[EM(N)]는 초기화 기간(Tini) 동안 게이트 오프 전압(VGH)을 유지할 수 있다. 따라서, 초기화 기간(Tini) 동안 제5 스위치 소자(M5)가 턴-온(turn-on)되어 제2 및 제4 노드(n2, n4)가 Vini로 초기화될 수 있다. 초기화 기간(Tini)과 샘플링 기간(Tsam) 사이에 홀드 기간(Th)이 설정될 수 있다. 홀드 기간(Th)에서 게이트 펄스[SCAN(N-1), SCAN(N), EM(N)]는 이전 상태를 유지할 수 있다.
샘플링 기간(Tsam) 동안 제N 스캔 펄스[SCAN(N)]가 게이트 온 전압(VGL)으로 발생될 수 있다. 제N 스캔 펄스[SCAN(N)]의 펄스는 제N 픽셀 라인의 데이터 전압(Vdata)에 동기될 수 있다. 제N-1 스캔 펄스[SCAN(N-1)]와 발광 신호[EM(N)]는 샘플링 기간(Tsam) 동안 게이트 오프 전압(VGH)을 유지할 수 있다. 따라서, 샘플링 기간(Tsam) 동안 제1 및 제2 스위치 소자들(M1, M2)이 턴-온될 수 있다.
샘플링 기간(Tsam) 동안 구동 소자(DT)의 게이트 전압(DTG)이 제1 및 제2 스위치 소자(M1, M2)를 통해 흐르는 전류에 의해 상승될 수 있다. 구동 소자(DT)가 턴-오프될 때 게이트 노드 전압(DTG)은 Vdata - |Vth|이다. 이 때, 제1 노드(n)의 전압도 Vdata - |Vth|이다. 샘플링 기간(Tsam)에 구동 소자(DT)의 게이트-소스간 전압(Vgs)은 |Vgs| = Vdata -(Vdata-|Vth|) = |Vth|이다.
데이터 기입 기간(Twr) 동안 제N 스캔 펄스[SCAN(N)]가 게이트 오프 전압(VGH)으로 반전될 수 있다. 제N-1 스캔 펄스[SCAN(N-1)]와 발광 신호[EM(N)]는 데이터 기입 기간(Twr) 동안 게이트 오프 전압(VGH)을 유지할 수 있다. 따라서, 데이터 기입 기간(Twr) 동안 모든 스위치 소자들(M1~M6)이 오프 상태를 유지할 수 있다.
발광 기간(Tem) 동안, 발광 신호[EM(N)]가 게이트 온 전압(VGL)으로 발생될 수 있다. 발광 기간(Tem) 동안, 저계조 표현력을 개선하기 위하여 발광 신호[EM(N)]가 소정의 듀티비로 온/오프되어 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이에서 스윙(swing)할 수 있다. 따라서, 발광 신호[EM(N)]는 발광 기간(Tem)의 적어도 일부 기간 동안 게이트 온 전압(VGL)으로 발생될 수 있다.
발광 신호[EM(N)]가 게이트 온 전압(VGL)일 때 VDD와 발광 소자(OLED) 사이에 전류가 흘러 발광 소자(OLED)가 발광될 수 있다. 발광 기간(Tem) 동안, 제N-1 및 제N 스캔 펄스[SCAN(N-1), SCAN(N)]는 게이트 오프 전압(VGH)을 유지할 수 있다. 발광 기간(Tem) 동안, 제3 및 제4 스위치 소자들(M3, M4)은 발광 신호(EM)의 전압 따라 온/오프를 반복할 수 있다. 발광 신호[EM(N)]가 게이트 온 전압(VGL)일 때 제3 및 제4 스위치 소자들(M3, M4)이 턴-온되어 발광 소자(OLED)에 전류가 흐른다. 이 때, 구동 소자(DT)의 Vgs는 |Vgs| = VDD - (Vdata-|Vth|)이고, 발광 소자(OLED)에 흐르는 전류는 K(VDD-Vdata)2이다. K는 구동 소자(DT)의 전하 이동도, 기생 커패시턴스 및 채널 용량 등에 의해 결정되는 상수 값이다.
도 22는 본 발명의 일 실시예에 따른 표시 패널에서 픽셀 영역의 단면 구조를 상세히 보여주는 단면도이다.
표시 패널(100)의 단면 구조는 도 22에 한정되지 않는다. 도 22에서 TFT는 픽셀 회로의 구동 소자(DT)를 나타낸다.
도 22를 참조하면, 픽셀 영역(PIX)에서 회로층, 발광 소자층 등이 기판(PI1, PI2) 상에 적층될 수 있다. 기판(PI1, PI2)은 제1 PI 기판(PI1) 및 제2 PI 기판(PI2)을 포함할 수 있다. 제1 PI 기판(PI1)과 제2 PI 기판(PI2) 사이에 무기막(IPD)이 형성될 수 있다. 무기막(IPD)은 수분 침투를 차단할 수 있다.
제1 버퍼층(BUF1)은 제2 PI 기판(PI2) 상에 형성될 수 있다. 제1 버퍼층(BUF1) 상에 제1 금속층이 형성될 수 있고, 제1 금속층 상에 제2 버퍼층(BUF2)이 형성될 수 있다. 제1 금속층은 제1 광차단층(LS)일 수 있다.
제1 및 제2 버퍼층(BUF1, BUF2) 각각은 무기 절연재료로 형성되고, 하나 이상의 절연층으로 이루어질 수 있다.
액티브층(ACT)은 제2 버퍼층(BUF2) 상에 증착되는 반도체 물질로 형성되고 포토-리소그래피 공정에 의해 패터닝될 수 있다. 액티브층(ACT)은 픽셀 회로의 TFT들과 게이트 구동부의 TFT 각각의 액티브 패턴을 포함할 수 있다.
액티브층(ACT)은 이온 도핑에 의해 일 부분이 금속화될 수 있다. 금속화된 부분은 픽셀 회로의 일부 노드에서 금속층들을 연결하는 점퍼 패턴(jumper pattern)으로 이용되어 픽셀 회로의 구성 요소들을 연결할 수 있다.
게이트 절연층(GI)은 액티브층(ACT)을 덮도록 제2 버퍼층(BUF2) 상에 형성될 수 있다. 게이트 절연층(GI)은 무기 절연재료로 이루어질 수 있다.
제2 금속층은 제2 게이트 절연층(GI) 상에 형성될 수 있다. 제2 금속층은 포토-리소그래피 공정에 의해 패터닝될 수 있다. 제2 금속층은 게이트 라인 및 게이트 전극 패턴(GATE), 스토리지 커패시터(Cst1)의 하부 전극, 제1 금속층과 제3 금속층의 패턴을 연결하는 점퍼 패턴 등을 포함할 수 있다.
제1 층간 절연층(ILD1)은 제2 금속층을 덮도록 게이트 절연층(GI) 상에 형성될 수 있다. 제1 층간 절연층(ILD2) 상에 제3 금속층이 형성되고, 제2 층간 절연층(ILD2)이 제3 금속층을 덮을 수 있다.
제3 금속층은 포토-리소그래피 공정에 의해 패터닝될 수 있다. 제3 금속층은 스토리지 커패시터(Cst1)의 상부 전극과 같은 금속 패턴들(TM)을 포함할 수 있다. 제1 및 제2 층간 절연층들(ILD1, ILD2)은 무기 절연재료를 포함할 수 있다.
제2 층간 절연층(ILD2) 상에 제4 금속층이 형성되고, 그 위에 무기 절연층(PAS1)과 제1 평탄화층(PLN1)이 적층될 수 있다. 제5 금속층이 제1 평탄화층(PLN1) 상에 형성될 수 있다.
제4 금속층의 일부 패턴은 제1 평탄화층(PLN1)과 무기 절연층(PAS1)을 관통하는 콘택홀(Contact hole)을 통해 제3 금속층에 연결될 수 있다. 제1 및 제2 평탄화층(PLN1, PLN2)은 표면을 평탄하게 하는 유기 절연재료로 이루어질 수 있다.
제4 금속층은 제2 층간 절연층(ILD2)을 관통하는 콘택홀을 통해 TFT의 액티브 패턴에 연결되는 TFT의 제1 및 제2 전극을 포함할 수 있다. 데이터 라인(DL)과, 전원 배선들(PL1, PL2, PL3)은 제4 금속층의 패턴(SD1) 또는 제5 금속층의 패턴(SD2)으로 구현될 수 있다.
발광 소자(OLED)의 제1 전극인 애노드 전극(AND)은 제2 평탄화층(PLN2) 상에 형성될 수 있다. 애노드 전극(AND)은 제2 평탄화층(PLN2)을 관통하는 콘택홀을 통해 스위치 소자 또는 구동 소자로 이용되는 TFT의 전극에 연결될 수 있다. 애노드 전극(AND)은 투명 또는 반투명 전극 물질로 이루어질 수 있다.
픽셀 정의막(BNK)은 발광 소자(OLED)의 애노드 전극(AND)을 덮을 수 있다. 픽셀 정의막(BNK)은 픽셀들 각각에서 외부로 빛이 통과되는 발광 영역(또는 개구 영역)을 정의하는 패턴으로 형성될 수 있다.
픽셀 정의막(BNK) 상에 스페이서(SPC)가 형성될 수 있다. 픽셀 정의막(BNK)과 스페이서(SPC)는 동일한 유기 절연 재료로 일체화될 수 있다. 스페이서(SPC)는 유기 화합물(EL)의 증착 공정에서 FMM(Fine Metal Mask)가 애노드 전극(AND)과 접촉되지 않도록 FMM과 애노드 전극(AND) 사이의 갭(gap)을 확보할 수 있다.
픽셀 정의막(BNK)에 의해 정의된 픽셀들 각각의 발광 영역에 유기 화합물(EL)이 형성될 수 있다. 발광 소자(OLED)의 제2 전극인 캐소드 전극(CAT)은 픽셀 정의막(BNK), 스페이서(SPC), 및 유기 화합물(EL)을 덮도록 표시 패널(100)의 전면에 형성될 수 있다.
캐소드 전극(CAT)은 그 하부의 금속층들 중 어느 하나로 형성된 VSS 라인(PL3)에 연결될 수 있다. 캡핑층(CPL)은 캐소드 전극(CAT)을 덮을 수 있다. 캡핑층(CPL)은 무기 절연재료로 형성되어 공기(air)와 캡핑층(CPL) 상에 도포되는 유기 절연재료의 아웃 개싱(out gassing)의 침투를 차단하여 캐소드 전극(CAT)을 보호할 수 있다.
무기 절연층(PAS2)이 캡핑층(CPL)을 덮고, 무기 절연층(PAS2) 상에 평탄화층(PCL)이 형성될 수 있다. 평탄화층(PCL)은 유기 절연 재료를 포함할 수 있다. 봉지층의 무기 절연층(PAS3)이 평탄화층(PCL) 상에 형성될 수 있다.
도 23은 도 5의 M1 부분 확대도이고, 도 24은 도 23의 A-A ' 부분 및 B-B ' 부분 단면 구조이다.
도 23 및 도 24를 참조하면, 픽셀 영역(PA)에 배치된 각각의 서브 픽셀(R1, G1, B1)에 연결된 제1 전극(AND)과 제2 전극(CAT)이 투광 영역(AG)로 연장되어 투광 영역에 배치된 더미 픽셀(R2, G2, B2)과 연결되는 것을 확인할 수 있다.
제1 광차단층(LS)은 제2 표시 영역(CA)에서 제거되어야 할 금속층(예: 캐소드 전극)에 비하여 레이저 어블레이션 공정에서 이용되는 레이저 파장의 흡수 계수가 낮은 금속으로 형성될 수 있다.
제1 광차단층(LS)은 레이저 어블레이션 공정에서 레이저 빔(LB)을 차단하는 광쉴드 층의 역할을 겸할 수 있다. 투광 영역(AG)에 픽셀이 배치된 영역에서는 제1 광차단층(LS)이 전체적으로 배치되어 레이저에 의해 전극 또는 픽셀이 제거되는 것을 방지할 수 있다.
도 25는 도 23의 C-C' 부분 단면 구조이고, 도 26은 도 25의 변형예이다.
도 25를 참조하면, 투광 영역(AG)에서 캐소드 전극(CAT)은 개구부(H2)가 형성될 수 있다. 이러한 개구부(H2)는 픽셀 정의막(BNK) 상에 캐소드 전극(CAT)을 형성한 후 캐소드 전극(CAT)과 픽셀 정의막(BNK)을 한번에 식각하여 형성할 수 있다. 따라서, 픽셀 정의막(BNK)은 제1 홈(RC1)이 형성되고 제1 홈(RC1) 상에는 캐소드 전극(CAT)의 개구부(H2)가 형성될 수 있다. 그러나 반드시 이에 한정되는 것은 아니고 투광 영역(AG)에는 픽셀 정의막이 형성되지 않고 캐소드 전극(CAT)은 제2 평탄화층(PLN2) 상에 배치될 수도 있다.
투광 영역(AG)에서 편광판(18)은 제1 투광 패턴(18d)이 형성될 수 있다. 제1 투광 패턴(18d)은 레이저에 의해 편광자(18b)가 변색되어 형성될 수도 있고, 편광자(18b)가 일부 제거되어 형성될 수도 있다.
편광자(18b)는 요오드 및 유기 염료와 같은 이색성 물질로 구성될 수 있다. 유기 염료는 예를 들어, 아조계 색소, 스틸벤계 색소, 피라졸론계 색소, 트리페닐메탄계 색소, 퀴놀린계 색소, 옥사진계 색소, 티아진계 색소 및 안트라퀴논계 색소 등을 포함할 수 있으나 반드시 이에 한정하지 않는다. 이러한 이색성 물질은 특정 파장의 레이저가 조사되면 가시광 영역에서 광 흡수율이 낮아질 수 있다.
실시예에 따르면, 투광 영역(AG)에서 편광판(18)은 조사된 레이저에 의해 제1 투광 패턴(18d)이 형성되고, 캐소드 전극은 개구부(H2)가 형성되므로 광 투과율이 향상될 수 있다. 따라서, 카메라 모듈(400)에 충분한 광량이 유입되므로 카메라 성능이 개선될 수 있다. 또한 촬상된 이미지 데이터의 노이즈가 줄어들 수 있다.
도 26을 참조하면, 픽셀 영역에는 박막 트랜지스터에 광이 입사되는 것을 방지하는 제1 광차단층(LS1) 및 제1 광차단층(LS1)과 기판(PI1, PI2) 사이에 배치되는 제2 광차단층(LS2)을 포함할 수 있다.
제1 광차단층(LS1)은 TFT의 액티브층에 빛이 조사되지 않도록 외부 광을 차단하여 픽셀 영역에 형성된 TFT의 광전류(photo current)를 방지할 수 있다. 제1 광차단층(LS1)은 픽셀 영역(PA)에만 배치되고 투광 영역(AG)에는 배치되지 않을 수 있다.
제1 광차단층(LS1)과 제2 광차단층(LS2) 사이에는 제1 버퍼층(BUF1)이 배치되어 전기적으로 절연될 수 있다. 따라서, 제1 광차단층(LS1)은 TFT와 관련된 특성을 그대로 유지할 수 있다.
제2 광차단층(LS2)은 투광 영역(AG)까지 연장되고 패터닝될 수 있다. 제2 광차단층(LS2)은 제2 표시 영역(CA)에서 제거되어야 할 금속층(예: 캐소드 전극)에 비하여 레이저 어블레이션 공정에서 이용되는 레이저 파장의 흡수 계수가 낮은 금속으로 형성될 수 있다.
따라서, 제2 광차단층(LS2)을 미리 패터닝한 이후 후면에서 레이저를 조사하면 제2 픽셀이 형성되는 곳을 제외한 나머지 투광 영역(AG)에서 제2 전극(CAT)을 제거할 수 있다.
실시예에 따르면, 제1 광차단층(LS1)은 TFT에 광이 입사되는 것을 역할을 수행하고, 제2 광차단층(LS2)은 투광 영역(AG)에서 제2 전극(CAT)을 패터닝하기 위한 역할을 수행할 수 있다.
도 27은 제2 표시 영역에 배치된 다양한 센서를 보여주는 도면이고, 도 28은 도 27의 M2 부분 확대도이고, 도 29는 도 27의 M3 부분 확대도이다.
도 27을 참고하면, 표시 패널은 제2 표시 영역(CA)에 배치되는 복수 개의 전자 디바이스를 포함할 수 있다. 예시적으로 복수 개의 전자 디바이스는 주변의 밝기를 판단하는 주변광 센서(Ambient light sensor), 근접 센서(Proximity sensor), 이미지 센서가 내장된 제1 카메라 모듈(42a) 및 적외선을 수광하는 제2 카메라 모듈(42b)을 포함할 수 있다. 제1 카메라 모듈(42a)은 적외선 필터가 구비되어 적외선 파장대는 컷오프하고 가시광을 수광하는 반면, 제2 카메라 모듈(42b)은 적외선 파장대의 광을 수광할 수 있다.
이때, 제2 카메라 모듈(42b)은 제1 카메라 모듈(42a)에 비해 광량이 적어도 상대적으로 정확한 측정이 가능해질 수 있다. 따라서, 제1 카메라 모듈(42a) 상에 배치된 제2 픽셀(P2)의 패턴과 제2 카메라 모듈(42b) 상에 배치된 제2 픽셀(P2)의 패턴은 상이하게 배치될 수 있다.
예시적으로 제2 표시 영역(CA) 중에서 제2 카메라 모듈(42b)이 배치된 영역은 도 28과 같이 투광 영역(AG)에 레드 픽셀(R2), 그린 픽셀(G2), 및 블루 픽셀(B1)을 모두 배치시킬 수 있다. 이에 반해 제1 카메라 모듈(42a)이 배치된 영역은 도 29와 같이 투광 영역(AG)에 그린 픽셀(G2)만을 배치시킬 수 있다. 또한, 제1 카메라 모듈(42a)이 배치된 영역은 일부 투광 영역(AG)에는 픽셀을 배치하지 않음으로써 투광 면적을 최대한 확보할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DA: 제1 표시 영역 CA: 제2 표시 영역
AG: 투광 영역 AND: 제1 전극
CAT: 제2 전극

Claims (16)

  1. 복수 개의 픽셀이 배치되는 제1 표시 영역; 및
    복수 개의 픽셀이 배치되는 복수 개의 픽셀 영역 및 상기 복수 개의 픽셀 영역 사이에 배치되는 복수 개의 투광 영역을 포함하는 제2 표시 영역을 포함하고,
    상기 제2 표시 영역은,
    상기 복수 개의 픽셀 영역에 배치되는 복수 개의 제1 픽셀;
    상기 복수 개의 투광 영역에 배치되는 복수 개의 제2 픽셀; 및
    상기 복수 개의 픽셀 영역에서 상기 복수 개의 투광 영역으로 연장되어 상기 복수 개의 제1 픽셀을 상기 복수 개의 제2 픽셀과 전기적으로 연결하는 복수 개의 제1 전극을 포함하는 표시 패널.
  2. 제1항에 있어서,
    상기 제2 표시 영역은 상기 복수 개의 픽셀 영역을 덮고 상기 복수 개의 투광 영역에 대응되는 복수 개의 개구부를 포함하는 제2 전극을 포함하고,
    상기 제2 전극은 상기 복수 개의 개구부의 내측으로 연장되어 상기 복수 개의 제1 픽셀을 상기 복수 개의 제2 픽셀과 전기적으로 연결하는 표시 패널.
  3. 제1항에 있어서,
    상기 제1 표시 영역에 배치된 픽셀의 단위면적당 개수는 상기 제2 표시 영역에 배치된 픽셀의 단위면적당 개수와 동일한 표시 패널.
  4. 제1항에 있어서,
    상기 제1 표시 영역에 배치된 픽셀의 단위면적당 개수는 상기 제2 표시 영역에 배치된 픽셀의 단위면적당 개수와 상이한 표시 패널.
  5. 제1항에 있어서,
    상기 제2 픽셀의 서브 픽셀의 개수는 상기 제1 픽셀의 서브 픽셀의 개수와 동일한 표시 패널.
  6. 제1항에 있어서,
    상기 제2 픽셀의 서브 픽셀의 개수는 상기 제1 픽셀의 서브 픽셀의 개수보다 적은 표시 패널.
  7. 제1항에 있어서,
    상기 투광 영역에 배치되는 제2 픽셀은 제1 서브 픽셀, 제2 서브 픽셀, 및 제3 서브 픽셀을 포함하고,
    상기 제2 픽셀의 제1 서브 픽셀은 상기 투광 영역을 둘러싸는 복수 개의 픽셀 영역 중 제1 픽셀 영역의 제1 서브 픽셀과 전기적으로 연결되고,
    상기 제2 픽셀의 제2 서브 픽셀은 상기 제1 픽셀 영역의 제2 서브 픽셀과 전기적으로 연결되는 표시 패널.
  8. 제1항에 있어서,
    상기 투광 영역에 배치되는 제2 픽셀은 제1 서브 픽셀, 제2 서브 픽셀, 및 제3 서브 픽셀을 포함하고,
    상기 제2 픽셀의 제1 서브 픽셀은 상기 투광 영역을 둘러싸는 복수 개의 픽셀 영역 중 제1 픽셀 영역의 제1 서브 픽셀과 전기적으로 연결되고,
    상기 제2 픽셀의 제2 서브 픽셀은 상기 투광 영역을 둘러싸는 복수 개의 픽셀 영역 중 제2 픽셀 영역의 제2 서브 픽셀과 전기적으로 연결되는 표시 패널.
  9. 제1항에 있어서,
    상기 투광 영역에 배치되는 제2 픽셀은 동일한 색상을 출력하는 제2-1 서브 픽셀과 제2-2 서브 픽셀을 포함하고,
    상기 제2-1 서브 픽셀은 상기 투광 영역을 둘러싸는 복수 개의 픽셀 영역 중 제1 픽셀 영역의 제2 서브 픽셀과 전기적으로 연결되고,
    상기 제2-2 서브 픽셀은 상기 투광 영역을 둘러싸는 복수 개의 픽셀 영역 중 제2 픽셀 영역의 제2 서브 픽셀과 전기적으로 연결되는 표시 패널.
  10. 제2항에 있어서,
    상기 픽셀 영역은,
    기판 상에 배치된 제1 광차단층; 및
    상기 제1 광차단층 상에 배치되어 상기 제1 픽셀과 연결되는 회로층을 포함하고,
    상기 제1 전극은 상기 제1 픽셀의 하부에 배치되어 상기 투광 영역으로 연장되고,
    상기 제2 전극은 상기 제1 픽셀의 상부에 배치되어 상기 투광 영역으로 연장되는 표시 패널.
  11. 제10항에 있어서,
    상기 제1 광차단층은 상기 투광 영역으로 연장되고,
    상기 투광 영역에 배치된 제1 광차단층의 형상은 상기 투광 영역에 배치된 제2 전극의 형상과 동일한 표시 패널.
  12. 제10항에 있어서,
    상기 기판과 상기 제1 광차단층 사이에 배치된 제2 광차단층을 더 포함하고,
    상기 제2 광차단층은 상기 투광 영역으로 연장되고,
    상기 투광 영역에 배치된 제2 광차단층의 형상은 상기 투광 영역에 배치된 제2 전극의 형상과 동일한 표시 패널.
  13. 제1항에 있어서,
    상기 제1 표시 영역과 상기 제2 표시 영역 상에 배치되는 편광판을 포함하고,
    상기 편광판은 상기 복수 개의 투광 영역과 대응되는 영역에 형성되는 투광 패턴을 포함하는 표시 패널.
  14. 제1항에 있어서,
    상기 제2 표시 영역은 카메라 모듈과 중첩되는 위치에 배치되는 표시 패널.
  15. 제1항 내지 제14항 중 어느 한 항에 따른 표시 패널; 및
    상기 제2 표시 영역의 하부에 배치되는 적어도 하나의 전자 디바이스를 포함하는 표시 장치.
  16. 제15항에 있어서,
    상기 적어도 하나의 전자 디바이스는 가시광을 수광하는 제1 카메라 모듈과 적외선을 수광하는 제2 카메라 모듈을 포함하고,
    상기 제1 카메라 모듈 상에 배치된 제2 픽셀의 패턴과 상기 제2 카메라 모듈 상에 배치된 제2 픽셀의 패턴은 상이한 표시 장치.
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