JP5782313B2 - アレイ基板及び液晶表示装置 - Google Patents
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しかしながら、N型のトランジスタのみで形成された補助容量線駆動回路では、フローティング状態の発生や、ゲート電圧低下などのトランジスタ特性の影響を受け易く、補助容量線に与える電圧を安定して出力することが困難であった。
マトリクス状に配置された複数の画素電極と、
前記複数の画素電極に対応して設けられた複数の補助容量電極と、
前記複数の画素電極と前記複数の補助容量電極とをそれぞれ接続する複数本の補助容量線と、
第1入力端子、第2入力端子及び前記複数本の補助容量線の何れか1本に一対一で接続された出力端子を有し、前記第1入力端子及び第2入力端子に入力される入力信号に応じて第1補助容量電圧又は前記第1補助容量電圧より低い電圧レベルの第2補助容量電圧を前記出力端子から出力する複数の補助容量電圧選択回路を含んだ補助容量線駆動回路と、を備え、
前記補助容量電圧選択回路は、さらに、
第1補助容量電位に設定されるソース電極、前記出力端子に接続されたドレイン電極、及びゲート電極を含み、導通状態に切替わることにより、前記第1補助容量電圧を前記出力端子に与えるN型の第1トランジスタと、
第2補助容量電位に設定されるソース電極、前記出力端子に接続されたドレイン電極、及びゲート電極を含み、導通状態に切替わることにより、前記第2補助容量電圧を前記出力端子に与えるN型の第2トランジスタと、
前記第1入力端子に接続されたソース電極、前記第1トランジスタのゲート電極に接続されたドレイン電極、及びゲート電極を含んだN型の第3トランジスタと、
前記第2入力端子に接続されたソース電極、前記第2トランジスタのゲート電極に接続されたドレイン電極、及びゲート電極を含んだN型の第4トランジスタと、
第1基準電位に設定されるソース電極、前記第1トランジスタのゲート電極に接続されたドレイン電極、及び前記第4トランジスタのドレイン電極に接続されたゲート電極を含み、導通状態に切替わることにより、前記第1トランジスタを非導通状態に保持するN型の第5トランジスタと、
第2基準電位に設定されるソース電極、前記第2トランジスタのゲート電極に接続されたドレイン電極、及び前記第3トランジスタのドレイン電極に接続されたゲート電極を含み、導通状態に切替わることにより、前記第2トランジスタを非導通状態に保持するN型の第6トランジスタと、
前記第1トランジスタのゲート電極に接続され、前記第3トランジスタが導通状態から非導通状態に切替わってから前記第5トランジスタが非導通状態から導通状態に切替わるまでの期間に、前記第1トランジスタのゲート電極の電位を制御し、前記第1トランジスタを導通状態に保持する電位制御機構と、を有し、
前記電位制御機構は、
前記第1トランジスタのゲート電極に接続され、保持電圧を前記第1トランジスタのゲート電極に印加し、前記第1トランジスタを導通状態に保持する電圧印加機構と、
前記電圧印加機構に接続され前記保持電圧が与えられ第1保持電位に設定される第1電極、及び前記第1トランジスタのゲート電極に接続された第2電極を有した第1コンデンサと、
前記第2トランジスタを導通状態に保持する第2保持電位に設定される第1電極、及び前記第2トランジスタのゲート電極に接続された第2電極を有した第2コンデンサと、を含み、
前記電圧印加機構は、
前記第1保持電位に設定されるソース電極、前記第1コンデンサの第1電極に接続されたドレイン電極、及びゲート電極を含んだN型の第7トランジスタと、
前記第3トランジスタが導通状態の期間の前記第1コンデンサの第2電極の電位より低いレベルの規定電位に設定されるソース電極、前記第1コンデンサの第1電極に接続されたドレイン電極、及びゲート電極を含んだN型の第8トランジスタと、を備え、
前記第8トランジスタは、前記第3トランジスタが導通状態の期間に導通状態に切替えられ、前記第1コンデンサの第1電極を前記規定電位に設定し、前記第3トランジスタが導通状態から非導通状態に切替わった後に非導通状態に切替えられ、
前記第7トランジスタは、前記第3トランジスタが導通状態から非導通状態に切替わった後に導通状態に切替えられ、前記第1コンデンサの第1電極を前記第1保持電位に設定する。
マトリクス状に配置された複数の画素電極と、前記複数の画素電極に対応して設けられた複数の補助容量電極と、前記複数の画素電極と前記複数の補助容量電極とをそれぞれ接続する複数本の補助容量線と、第1入力端子、第2入力端子及び前記複数本の補助容量線の何れか1本に一対一で接続された出力端子を有し、前記第1入力端子及び第2入力端子に入力される入力信号に応じて第1補助容量電圧又は前記第1補助容量電圧より低い電圧レベルの第2補助容量電圧を前記出力端子から出力する複数の補助容量電圧選択回路を含んだ補助容量線駆動回路と、を備えたアレイ基板と、
前記アレイ基板に隙間を置いて対向配置された対向基板と、
前記アレイ基板及び対向基板間に挟持された液晶層と、を備え、
前記補助容量電圧選択回路は、さらに、
第1補助容量電位に設定されるソース電極、前記出力端子に接続されたドレイン電極、及びゲート電極を含み、導通状態に切替わることにより、前記第1補助容量電圧を前記出力端子に与えるN型の第1トランジスタと、
第2補助容量電位に設定されるソース電極、前記出力端子に接続されたドレイン電極、及びゲート電極を含み、導通状態に切替わることにより、前記第2補助容量電圧を前記出力端子に与えるN型の第2トランジスタと、
前記第1入力端子に接続されたソース電極、前記第1トランジスタのゲート電極に接続されたドレイン電極、及びゲート電極を含んだN型の第3トランジスタと、
前記第2入力端子に接続されたソース電極、前記第2トランジスタのゲート電極に接続されたドレイン電極、及びゲート電極を含んだN型の第4トランジスタと、
第1基準電位に設定されるソース電極、前記第1トランジスタのゲート電極に接続されたドレイン電極、及び前記第4トランジスタのドレイン電極に接続されたゲート電極を含み、導通状態に切替わることにより、前記第1トランジスタを非導通状態に保持するN型の第5トランジスタと、
第2基準電位に設定されるソース電極、前記第2トランジスタのゲート電極に接続されたドレイン電極、及び前記第3トランジスタのドレイン電極に接続されたゲート電極を含み、導通状態に切替わることにより、前記第2トランジスタを非導通状態に保持するN型の第6トランジスタと、
前記第1トランジスタのゲート電極に接続され、前記第3トランジスタが導通状態から非導通状態に切替わってから前記第5トランジスタが非導通状態から導通状態に切替わるまでの期間に、前記第1トランジスタのゲート電極の電位を制御し、前記第1トランジスタを導通状態に保持する電位制御機構と、を有し、
前記電位制御機構は、
前記第1トランジスタのゲート電極に接続され、保持電圧を前記第1トランジスタのゲート電極に印加し、前記第1トランジスタを導通状態に保持する電圧印加機構と、
前記電圧印加機構に接続され前記保持電圧が与えられ第1保持電位に設定される第1電極、及び前記第1トランジスタのゲート電極に接続された第2電極を有した第1コンデンサと、
前記第2トランジスタを導通状態に保持する第2保持電位に設定される第1電極、及び前記第2トランジスタのゲート電極に接続された第2電極を有した第2コンデンサと、を含み、
前記電圧印加機構は、
前記第1保持電位に設定されるソース電極、前記第1コンデンサの第1電極に接続されたドレイン電極、及びゲート電極を含んだN型の第7トランジスタと、
前記第3トランジスタが導通状態の期間の前記第1コンデンサの第2電極の電位より低いレベルの規定電位に設定されるソース電極、前記第1コンデンサの第1電極に接続されたドレイン電極、及びゲート電極を含んだN型の第8トランジスタと、を備え、
前記第8トランジスタは、前記第3トランジスタが導通状態の期間に導通状態に切替えられ、前記第1コンデンサの第1電極を前記規定電位に設定し、前記第3トランジスタが導通状態から非導通状態に切替わった後に非導通状態に切替えられ、
前記第7トランジスタは、前記第3トランジスタが導通状態から非導通状態に切替わった後に導通状態に切替えられ、前記第1コンデンサの第1電極を前記第1保持電位に設定する。
図1、図5に示すように、液晶表示装置は、アレイ基板1と、このアレイ基板に対向配置された対向基板2と、これら両基板間に挟持された液晶層3とを備えている。液晶表示装置は、アレイ基板1及び対向基板2が重なった表示領域Rを有している。アレイ基板1は、表示領域Rにマトリクス状に配置された複数の画素13を有している。なお、画素13については後述する。
図2乃至図5に示すように、画素13は、画素電極34、この画素電極に接続されたスイッチング素子としての画素スイッチ14及び補助容量素子16を有している。この実施形態において、画素スイッチ14は、N型のトランジスタとしてNMOSのTFT(薄膜トランジスタ)で形成されている。
複数の画素13は、画素スイッチ14、補助容量素子16、コンタクトホール32及び画素電極34をそれぞれ1つずつ有している。
図1、図4及び図5に示すように、対向基板2は、透明な絶縁基板として、例えばガラス基板40を備えている。ガラス基板40上には、カラーフィルタ50が形成されている。
図2及び図6に示すように、走査線駆動回路4から複数の走査線19に与えられる制御信号(走査線駆動信号)Sinは、補助容量線駆動回路5にも与えられる。補助容量線駆動回路5は、複数の補助容量電圧選択回路7を含んでいる。
第3トランジスタTr3において、ゲート電極には制御信号Sinが与えられ、ソース電極には入力信号FRAが与えられる。
第4トランジスタTr4において、ゲート電極には制御信号Sinが与えられ、ソース電極には入力信号FRBが与えられる。第4トランジスタTr4のゲート電極に入力される信号は、第3トランジスタTr3のゲート電極に入力される信号と同じである。
電位制御機構は、第1トランジスタTr1のゲート電極に接続され、第3トランジスタTr3が導通状態から非導通状態に切替わってから第5トランジスタTr5が非導通状態から導通状態に切替わるまでの期間に、第1トランジスタTr1のゲート電極の電位を制御し、第1トランジスタTr1を導通状態に保持する。
ここで、第1トランジスタTr1のゲート電極、第3トランジスタTr3のドレイン電極、第5トランジスタTr5のドレイン電極、第6トランジスタTr6のゲート電極、第9トランジスタTr9のドレイン電極及び第2電極Ca2は、同電位であり、以下、これらの電位をノードn1の電位として説明する。
(1)ゲート幅を小さくする。
補助容量電圧選択回路7は、第9トランジスタTr9、第10トランジスタTr10、第1コンデンサCa及び第2コンデンサCb無しに形成されていてもよい。第1コンデンサCa無しに形成されている場合、第7トランジスタTr7のドレイン電極及び第8トランジスタTr8のドレイン電極は、第1トランジスタTr1のゲート電極に接続されていればよい。
Claims (3)
- マトリクス状に配置された複数の画素電極と、
前記複数の画素電極に対応して設けられた複数の補助容量電極と、
前記複数の画素電極と前記複数の補助容量電極とをそれぞれ接続する複数本の補助容量線と、
第1入力端子、第2入力端子及び前記複数本の補助容量線の何れか1本に一対一で接続された出力端子を有し、前記第1入力端子及び第2入力端子に入力される入力信号に応じて第1補助容量電圧又は前記第1補助容量電圧より低い電圧レベルの第2補助容量電圧を前記出力端子から出力する複数の補助容量電圧選択回路を含んだ補助容量線駆動回路と、を備え、
前記補助容量電圧選択回路は、さらに、
第1補助容量電位に設定されるソース電極、前記出力端子に接続されたドレイン電極、及びゲート電極を含み、導通状態に切替わることにより、前記第1補助容量電圧を前記出力端子に与えるN型の第1トランジスタと、
第2補助容量電位に設定されるソース電極、前記出力端子に接続されたドレイン電極、及びゲート電極を含み、導通状態に切替わることにより、前記第2補助容量電圧を前記出力端子に与えるN型の第2トランジスタと、
前記第1入力端子に接続されたソース電極、前記第1トランジスタのゲート電極に接続されたドレイン電極、及びゲート電極を含んだN型の第3トランジスタと、
前記第2入力端子に接続されたソース電極、前記第2トランジスタのゲート電極に接続されたドレイン電極、及びゲート電極を含んだN型の第4トランジスタと、
第1基準電位に設定されるソース電極、前記第1トランジスタのゲート電極に接続されたドレイン電極、及び前記第4トランジスタのドレイン電極に接続されたゲート電極を含み、導通状態に切替わることにより、前記第1トランジスタを非導通状態に保持するN型の第5トランジスタと、
第2基準電位に設定されるソース電極、前記第2トランジスタのゲート電極に接続されたドレイン電極、及び前記第3トランジスタのドレイン電極に接続されたゲート電極を含み、導通状態に切替わることにより、前記第2トランジスタを非導通状態に保持するN型の第6トランジスタと、
前記第1トランジスタのゲート電極に接続され、前記第3トランジスタが導通状態から非導通状態に切替わってから前記第5トランジスタが非導通状態から導通状態に切替わるまでの期間に、前記第1トランジスタのゲート電極の電位を制御し、前記第1トランジスタを導通状態に保持する電位制御機構と、を有し、
前記電位制御機構は、
前記第1トランジスタのゲート電極に接続され、保持電圧を前記第1トランジスタのゲート電極に印加し、前記第1トランジスタを導通状態に保持する電圧印加機構と、
前記電圧印加機構に接続され前記保持電圧が与えられ第1保持電位に設定される第1電極、及び前記第1トランジスタのゲート電極に接続された第2電極を有した第1コンデンサと、
前記第2トランジスタを導通状態に保持する第2保持電位に設定される第1電極、及び前記第2トランジスタのゲート電極に接続された第2電極を有した第2コンデンサと、を含み、
前記電圧印加機構は、
前記第1保持電位に設定されるソース電極、前記第1コンデンサの第1電極に接続されたドレイン電極、及びゲート電極を含んだN型の第7トランジスタと、
前記第3トランジスタが導通状態の期間の前記第1コンデンサの第2電極の電位より低いレベルの規定電位に設定されるソース電極、前記第1コンデンサの第1電極に接続されたドレイン電極、及びゲート電極を含んだN型の第8トランジスタと、を備え、
前記第8トランジスタは、前記第3トランジスタが導通状態の期間に導通状態に切替えられ、前記第1コンデンサの第1電極を前記規定電位に設定し、前記第3トランジスタが導通状態から非導通状態に切替わった後に非導通状態に切替えられ、
前記第7トランジスタは、前記第3トランジスタが導通状態から非導通状態に切替わった後に導通状態に切替えられ、前記第1コンデンサの第1電極を前記第1保持電位に設定するアレイ基板。 - 前記電位制御機構は、
第3基準電位に設定されるソース電極、前記第1トランジスタのゲート電極に接続されたドレイン電極、及びゲート電極を含み、前記ソース電極及びゲート電極が接続されダイオード接続され、前記第1トランジスタのゲート電極の電位の低下を抑えるN型の第9トランジスタと、
第4基準電位に設定されるソース電極、前記第2トランジスタのゲート電極に接続されたドレイン電極、及びゲート電極を含み、前記ソース電極及びゲート電極が接続されダイオード接続され、前記第2トランジスタのゲート電極の電位の低下を抑えるN型の第10トランジスタと、を含んでいる請求項1に記載のアレイ基板。 - マトリクス状に配置された複数の画素電極と、前記複数の画素電極に対応して設けられた複数の補助容量電極と、前記複数の画素電極と前記複数の補助容量電極とをそれぞれ接続する複数本の補助容量線と、第1入力端子、第2入力端子及び前記複数本の補助容量線の何れか1本に一対一で接続された出力端子を有し、前記第1入力端子及び第2入力端子に入力される入力信号に応じて第1補助容量電圧又は前記第1補助容量電圧より低い電圧レベルの第2補助容量電圧を前記出力端子から出力する複数の補助容量電圧選択回路を含んだ補助容量線駆動回路と、を備えたアレイ基板と、
前記アレイ基板に隙間を置いて対向配置された対向基板と、
前記アレイ基板と対向基板との間に挟持された液晶層と、を備え、
前記補助容量電圧選択回路は、さらに、
第1補助容量電位に設定されるソース電極、前記出力端子に接続されたドレイン電極、及びゲート電極を含み、導通状態に切替わることにより、前記第1補助容量電圧を前記出力端子に与えるN型の第1トランジスタと、
第2補助容量電位に設定されるソース電極、前記出力端子に接続されたドレイン電極、及びゲート電極を含み、導通状態に切替わることにより、前記第2補助容量電圧を前記出力端子に与えるN型の第2トランジスタと、
前記第1入力端子に接続されたソース電極、前記第1トランジスタのゲート電極に接続されたドレイン電極、及びゲート電極を含んだN型の第3トランジスタと、
前記第2入力端子に接続されたソース電極、前記第2トランジスタのゲート電極に接続されたドレイン電極、及びゲート電極を含んだN型の第4トランジスタと、
第1基準電位に設定されるソース電極、前記第1トランジスタのゲート電極に接続されたドレイン電極、及び前記第4トランジスタのドレイン電極に接続されたゲート電極を含み、導通状態に切替わることにより、前記第1トランジスタを非導通状態に保持するN型の第5トランジスタと、
第2基準電位に設定されるソース電極、前記第2トランジスタのゲート電極に接続されたドレイン電極、及び前記第3トランジスタのドレイン電極に接続されたゲート電極を含み、導通状態に切替わることにより、前記第2トランジスタを非導通状態に保持するN型の第6トランジスタと、
前記第1トランジスタのゲート電極に接続され、前記第3トランジスタが導通状態から非導通状態に切替わってから前記第5トランジスタが非導通状態から導通状態に切替わるまでの期間に、前記第1トランジスタのゲート電極の電位を制御し、前記第1トランジスタを導通状態に保持する電位制御機構と、を有し、
前記電位制御機構は、
前記第1トランジスタのゲート電極に接続され、保持電圧を前記第1トランジスタのゲート電極に印加し、前記第1トランジスタを導通状態に保持する電圧印加機構と、
前記電圧印加機構に接続され前記保持電圧が与えられ第1保持電位に設定される第1電極、及び前記第1トランジスタのゲート電極に接続された第2電極を有した第1コンデンサと、
前記第2トランジスタを導通状態に保持する第2保持電位に設定される第1電極、及び前記第2トランジスタのゲート電極に接続された第2電極を有した第2コンデンサと、を含み、
前記電圧印加機構は、
前記第1保持電位に設定されるソース電極、前記第1コンデンサの第1電極に接続されたドレイン電極、及びゲート電極を含んだN型の第7トランジスタと、
前記第3トランジスタが導通状態の期間の前記第1コンデンサの第2電極の電位より低いレベルの規定電位に設定されるソース電極、前記第1コンデンサの第1電極に接続されたドレイン電極、及びゲート電極を含んだN型の第8トランジスタと、を備え、
前記第8トランジスタは、前記第3トランジスタが導通状態の期間に導通状態に切替えられ、前記第1コンデンサの第1電極を前記規定電位に設定し、前記第3トランジスタが導通状態から非導通状態に切替わった後に非導通状態に切替えられ、
前記第7トランジスタは、前記第3トランジスタが導通状態から非導通状態に切替わった後に導通状態に切替えられ、前記第1コンデンサの第1電極を前記第1保持電位に設定する液晶表示装置。
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---|---|---|---|---|
JP4929852B2 (ja) * | 2006-06-06 | 2012-05-09 | エプソンイメージングデバイス株式会社 | 電気光学装置、駆動回路および電子機器 |
JP2009086172A (ja) * | 2007-09-28 | 2009-04-23 | Epson Imaging Devices Corp | 電気光学装置及び電気光学装置の駆動方法並びに電子機器 |
US8547368B2 (en) * | 2007-12-28 | 2013-10-01 | Sharp Kabushiki Kaisha | Display driving circuit having a memory circuit, display device, and display driving method |
JP2009192666A (ja) * | 2008-02-13 | 2009-08-27 | Epson Imaging Devices Corp | 電気光学装置、駆動回路および電子機器 |
JP4582216B2 (ja) * | 2008-07-12 | 2010-11-17 | ソニー株式会社 | 半導体デバイス、表示パネル及び電子機器 |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111247580A (zh) * | 2017-11-02 | 2020-06-05 | 株式会社半导体能源研究所 | 显示装置以及电子设备 |
US11715740B2 (en) | 2017-11-02 | 2023-08-01 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device |
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