JP2013015765A - アレイ基板及び液晶表示装置 - Google Patents

Abstract

【課題】 Ｎ型のみのトランジスタで補助容量線駆動回路を形成することができ、補助容量線を安定して駆動することができるアレイ基板及び液晶表示装置を提供する。
【解決手段】 アレイ基板は、複数の画素と、複数本の補助容量線Ｃｓと、第１入力端子Ｔｉｎ１、第２入力端子Ｔｉｎ２及び出力端子Ｔｏｕｔを有し、第１補助容量電圧又は第２補助容量電圧を出力端子から出力する複数の補助容量電圧選択回路７を含んだ補助容量線駆動回路と、を備えている。補助容量電圧選択回路７は、Ｎ型の第１乃至第６トランジスタＴｒ１乃至Ｔｒ６と、電位制御機構と、を有している。電位制御機構は、第１トランジスタＴｒ１のゲート電極に接続され、第３トランジスタＴｒ３が導通状態から非導通状態に切替わってから第５トランジスタＴｒ５が非導通状態から導通状態に切替わるまでの期間に、第１トランジスタのゲート電極の電位を制御し、第１トランジスタを導通状態に保持する。
【選択図】図６

Description

本発明の実施形態は、アレイ基板及び液晶表示装置に関する。

携帯電話端末やパーソナルコンピュータ等の電子機器に搭載される表示装置として、液晶表示装置が広く利用されている。例えば液晶表示装置は、互いに対向して配置されたアレイ基板及び対向基板と、これら両基板間に挟持された液晶層と、マトリクス状に配置された複数の画素と、複数の画素を駆動する駆動回路と、を備えている。

アレイ基板には、各画素に対応するように画素電極がマトリクス状に配置されている。対向基板には、複数の画素電極と対向するように対向電極が配置されている。液晶層に含まれる液晶分子は、画素電極に印加される電圧と対向電極に印加される電圧とによって、液晶分子の配向状態が制御される。

液晶層は、長時間同じ電圧（直流電圧）が印加されていると、液晶層の傾きが固定され、その結果として残像現象を引き起こし、液晶層の寿命を縮めることになる。これを防止するために、液晶表示装置においては、液晶層に印加する電圧をある一定時間毎に交流化、即ち、対向電極に印加する電圧を基準にして、画素電極に印加する電圧を一定時間毎に正電圧側および負電圧側に変化させるようにしている。すなわち、極性反転駆動を行っている。

このように液晶層に交流電圧を印加する駆動方法として、画素スイッチが非導通状態の期間に、補助容量線の電圧を制御し、信号線に供給する信号電位の変化量より、画素電極電位の変化量を大きくする容量結合（ＣＣ：Capacity Coupling）駆動方式が知られている。

容量結合駆動方式を採用する液晶表示装置において、補助容量線を駆動するための補助容量線駆動回路をＣＭＯＳ回路で構成すると、ＰＭＯＳ及びＮＭＯＳの両方のトランジスタで回路を構成することとなるため、製造プロセスが増加してしまう。そこで、製造プロセスを増加させないために、補助容量線駆動回路をＮＭＯＳのトランジスタで構成している。

特開２０１０−２１８９９号公報

上記補助容量線駆動回路は、１水平走査期間の信号入力で、補助容量線の電位を１フレームに亘り保持しようとする構成である。
しかしながら、Ｎ型のトランジスタのみで形成された補助容量線駆動回路では、フローティング状態の発生や、ゲート電圧低下などのトランジスタ特性の影響を受け易く、補助容量線に与える電圧を安定して出力することが困難であった。

この発明は以上の点に鑑みなされたもので、その目的は、Ｎ型のみのトランジスタで補助容量線駆動回路を形成することができ、補助容量線を安定して駆動することができるアレイ基板及び液晶表示装置を提供することにある。

一実施形態に係るアレイ基板は、
複数の画素と、
前記複数の画素に接続された複数本の補助容量線と、
第１入力端子、第２入力端子及び前記複数本の補助容量線の何れか１本に一対一で接続された出力端子を有し、前記第１入力端子及び第２入力端子に入力される入力信号に応じて第１補助容量電圧又は前記第１補助容量電圧より低い電圧レベルの第２補助容量電圧を前記出力端子から出力する複数の補助容量電圧選択回路を含んだ補助容量線駆動回路と、を備え、
前記補助容量電圧選択回路は、さらに、
前記第１補助容量電位に設定されるソース電極、前記出力端子に接続されたドレイン電極及びゲート電極を含み、導通状態に切替わることにより、前記第１補助容量電圧を前記出力端子に与えるＮ型の第１トランジスタと、
前記第２補助容量電位に設定されるソース電極、前記出力端子に接続されたドレイン電極及びゲート電極を含み、導通状態に切替わることにより、前記第２補助容量電圧を前記出力端子に与えるＮ型の第２トランジスタと、
前記第１入力端子に接続されたソース電極、前記第１トランジスタのゲート電極に接続されたドレイン電極及びゲート電極を含んだＮ型の第３トランジスタと、
前記第２入力端子に接続されたソース電極、前記第２トランジスタのゲート電極に接続されたドレイン電極及びゲート電極を含んだＮ型の第４トランジスタと、
第１基準電位に設定されるソース電極、前記第１トランジスタのゲート電極に接続されたドレイン電極及び前記第４トランジスタのドレイン電極に接続されたゲート電極を含み、導通状態に切替わることにより、前記第１トランジスタを非導通状態に保持するＮ型の第５トランジスタと、
第２基準電位に設定されるソース電極、前記第２トランジスタのゲート電極に接続されたドレイン電極及び前記第３トランジスタのドレイン電極に接続されたゲート電極を含み、導通状態に切替わることにより、前記第２トランジスタを非導通状態に保持するＮ型の第６トランジスタと、
前記第１トランジスタのゲート電極に接続され、前記第３トランジスタが導通状態から非導通状態に切替わってから前記第５トランジスタが非導通状態から導通状態に切替わるまでの期間に、前記第１トランジスタのゲート電極の電位を制御し、前記第１トランジスタを導通状態に保持する電位制御機構と、を有している。

また、一実施形態に係る液晶表示装置は、
複数の画素と、前記複数の画素に接続された複数本の補助容量線と、第１入力端子、第２入力端子及び前記複数本の補助容量線の何れか１本に一対一で接続された出力端子を有し、前記第１入力端子及び第２入力端子に入力される入力信号に応じて第１補助容量電圧又は前記第１補助容量電圧より低い電圧レベルの第２補助容量電圧を前記出力端子から出力する複数の補助容量電圧選択回路を含んだ補助容量線駆動回路と、を備えたアレイ基板と、
前記アレイ基板に隙間を置いて対向配置された対向基板と、
前記アレイ基板及び対向基板間に挟持された液晶層と、を備え、
前記補助容量電圧選択回路は、さらに、
前記第１補助容量電位に設定されるソース電極、前記出力端子に接続されたドレイン電極及びゲート電極を含み、導通状態に切替わることにより、前記第１補助容量電圧を前記出力端子に与えるＮ型の第１トランジスタと、
前記第２補助容量電位に設定されるソース電極、前記出力端子に接続されたドレイン電極及びゲート電極を含み、導通状態に切替わることにより、前記第２補助容量電圧を前記出力端子に与えるＮ型の第２トランジスタと、
前記第１入力端子に接続されたソース電極、前記第１トランジスタのゲート電極に接続されたドレイン電極及びゲート電極を含んだＮ型の第３トランジスタと、
前記第２入力端子に接続されたソース電極、前記第２トランジスタのゲート電極に接続されたドレイン電極及びゲート電極を含んだＮ型の第４トランジスタと、
第１基準電位に設定されるソース電極、前記第１トランジスタのゲート電極に接続されたドレイン電極及び前記第４トランジスタのドレイン電極に接続されたゲート電極を含み、導通状態に切替わることにより、前記第１トランジスタを非導通状態に保持するＮ型の第５トランジスタと、
第２基準電位に設定されるソース電極、前記第２トランジスタのゲート電極に接続されたドレイン電極及び前記第３トランジスタのドレイン電極に接続されたゲート電極を含み、導通状態に切替わることにより、前記第２トランジスタを非導通状態に保持するＮ型の第６トランジスタと、
前記第１トランジスタのゲート電極に接続され、前記第３トランジスタが導通状態から非導通状態に切替わってから前記第５トランジスタが非導通状態から導通状態に切替わるまでの期間に、前記第１トランジスタのゲート電極の電位を制御し、前記第１トランジスタを導通状態に保持する電位制御機構と、を有している。

図１は、一実施形態に係る液晶表示装置を示す斜視図である。 図２は、図１に示したアレイ基板の平面図である。 図３は、図１及び図２に示したアレイ基板の一部を示す拡大平面図である。 図４は、図３に示したアレイ基板の等価回路図である。 図５は、図３に示した液晶表示装置の線Ａ−Ａ断面図である。 図６は、図２に示した補助容量線駆動回路の補助容量電圧選択回路を示す回路図である。 図７は、出力信号の電圧レベルを、第２補助容量電圧から第１補助容量電圧に切替え、第１補助容量電圧を出力端子から出力する際の制御信号Ｓｉｎ、ノードｎ３、ノードｎ１、及び出力信号Ｖｏｕｔの変化を示すタイミングチャートである。 図８は、出力信号の電圧レベルが第２補助容量電圧から第１補助容量電圧に切替わる前のタイミングにおいて、出力信号の電圧レベルを第２補助容量電圧に保持している状態の補助容量電圧選択回路の動作を示す図である。 図９は、図７に示すタイミングｔ１において、第３トランジスタ、第４トランジスタ及び第８トランジスタが導通状態に切替り、第７トランジスタが非導通状態に切替り、第１入力端子にＨレベルの入力信号が入力され、第２入力端子にＬレベルの入力信号が入力されている状態の補助容量電圧選択回路の動作を示す図である。 図１０は、図７に示すタイミングｔ２において、第３トランジスタ、第４トランジスタ及び第８トランジスタが非導通状態に切替わっている状態の補助容量電圧選択回路の動作を示す図である。 図１１は、図７に示すタイミングｔ３において、第７トランジスタが導通状態に切替り、出力信号の電圧レベルを第１補助容量電圧に保持している状態の補助容量電圧選択回路の動作を示す図である。 図１２は、図１１に続く第１のタイミングにおいて、第３トランジスタ、第４トランジスタ及び第８トランジスタが導通状態に切替り、第７トランジスタが非導通状態に切替り、第１入力端子にＬレベルの入力信号が入力され、第２入力端子にＨレベルの入力信号が入力されている状態の補助容量電圧選択回路の動作を示す図である。 図１３は、図１２に続く第２のタイミングにおいて、第３トランジスタ、第４トランジスタ及び第８トランジスタが非導通状態に切替わっている状態の補助容量電圧選択回路の動作を示す図である。 図１４は、図１３に続く第３のタイミングにおいて、第７トランジスタが導通状態に切替り、出力信号の電圧レベルを第２補助容量電圧に保持している状態の補助容量電圧選択回路の動作を示す図である。

以下、図面を参照しながら一実施形態に係る液晶表示装置について詳細に説明する。
図１、図５に示すように、液晶表示装置は、アレイ基板１と、このアレイ基板に対向配置された対向基板２と、これら両基板間に挟持された液晶層３とを備えている。液晶表示装置は、アレイ基板１及び対向基板２が重なった表示領域Ｒを有している。アレイ基板１は、表示領域Ｒにマトリクス状に配置された複数の画素１３を有している。なお、画素１３については後述する。

図２に示すように、表示領域Ｒの外側において、ガラス基板１０上には、ＹドライバＹＤＲ、ＸドライバＸＤＲが形成されている。ＹドライバＹＤＲは、走査線駆動回路４及び補助容量線駆動回路５を有している。ＸドライバＸＤＲは、表示領域Ｒの外側に延出した複数の信号線２７と接続されている。走査線駆動回路４は、表示領域Ｒの外側に延出した複数の走査線１９と接続されている。補助容量線駆動回路５は、表示領域Ｒの外側に延出した複数の補助容量線Ｃｓと接続されている。

図１乃至図５に示すように、アレイ基板１は、透明な絶縁基板として、例えばガラス基板１０を備えている。ガラス基板１０上にはアンダーコーティング層１２が成膜されている。

表示領域Ｒにおいて、ガラス基板１０上には、第１方向ｄ１に沿って延出した複数の走査線１９及び第１方向に直交した第２方向ｄ２に沿って延出した複数の信号線２７が配置されている。ガラス基板１０上には、走査線１９に平行な複数の補助容量線Ｃｓが形成されている。この実施の形態において、補助容量線Ｃｓは遮光部として機能している。隣合う２本の信号線２７及び隣合う２本の補助容量線Ｃｓで囲まれた各領域には画素１３が形成されている。

次に、画素１３を１つ取り出して説明する。
図２乃至図５に示すように、画素１３は、画素電極３４、この画素電極に接続されたスイッチング素子としての画素スイッチ１４及び補助容量素子１６を有している。この実施形態において、画素スイッチ１４は、Ｎ型のトランジスタとしてＮＭＯＳのＴＦＴ（薄膜トランジスタ）で形成されている。

詳述すると、アンダーコーティング層１２上に、半導体層１５及び補助容量電極１７が形成されている。半導体層１５及び補助容量電極１７は、アンダーコーティング層１２上に形成された半導体膜をパターニングすることにより、同一材料で同時に形成されている。この実施の形態において、半導体層１５及び補助容量電極１７は、ポリシリコンで形成されている。

アンダーコーティング層１２、半導体層１５及び補助容量電極１７上に、ゲート絶縁膜１８が成膜されている。ゲート絶縁膜１８上に、複数の走査線１９と、これら走査線の一部を延出した複数のゲート電極２０と、複数の補助容量線Ｃｓとが形成されている。補助容量電極１７と重なった領域において、補助容量線Ｃｓにそれぞれ図示しない開口部が形成されている。走査線１９、ゲート電極２０及び補助容量線Ｃｓは、アルミニウムやモリブデン−タングステン等の遮光性を有する低抵抗材料により同時に形成されている。

各ゲート電極２０は、各半導体層１５に重なって形成されている。各補助容量線Ｃｓは、複数の補助容量電極１７に重なって形成されている。ゲート絶縁膜１８を介して対向配置された補助容量電極１７及び補助容量線Ｃｓは、補助容量素子１６を形成している。

ゲート絶縁膜１８、走査線１９、ゲート電極２０及び補助容量線Ｃｓ上に、層間絶縁膜２２が形成されている。層間絶縁膜２２上には、複数のソース電極２６、複数の信号線２７、複数のドレイン電極２８、複数の接続配線２９及び複数のコンタクト電極３０が形成されている。

ソース電極２６及び信号線２７は、一体に形成され、互いに電気的に接続されている。複数のドレイン電極２８、複数の接続配線２９及び複数のコンタクト電極３０は、一体に形成され、互いに電気的に接続されている。

ソース電極２６は、ゲート絶縁膜１８及び層間絶縁膜２２の一部を貫通したコンタクトホール２３を介して半導体層１５のソース領域ＲＳに電気的に接続されている。ドレイン電極２８は、ゲート絶縁膜１８及び層間絶縁膜２２の一部を貫通したコンタクトホール２４を介して半導体層１５のドレイン領域ＲＤに電気的に接続されている。

また、コンタクト電極３０は、ゲート絶縁膜１８及び層間絶縁膜２２の一部を貫通した図示しないコンタクトホールを介して補助容量電極１７に電気的に接続されている。コンタクトホール２５は、補助容量線Ｃｓの上記開口部を通っている。このため、コンタクト電極３０及び補助容量線Ｃｓ間の絶縁状態は維持されている。

ソース電極２６、信号線２７、ドレイン電極２８、接続配線２９及びコンタクト電極３０は、アルミニウムやモリブデン−タングステン等の遮光性を有する低抵抗材料により同時に形成されている。

層間絶縁膜２２、ソース電極２６、信号線２７、ドレイン電極２８、接続配線２９及びコンタクト電極３０上に、絶縁膜として、透明な樹脂により平坦化膜３１が成膜されている。この実施の形態において、平坦化膜３１は有機絶縁膜である。平坦化膜３１は、補助容量線Ｃｓ及びコンタクト電極３０にそれぞれ重なって形成された複数のコンタクトホール３２を有している。

平坦化膜３１上には、ＩＴＯ（インジウム・ティン・オキサイド）等の透明な導電材料により複数の画素電極３４が形成されている。画素電極３４は、マトリクス状に配置されている。画素電極３４は、コンタクトホール３２を介してコンタクト電極３０に電気的に接続されている。画素電極３４は、隣合う２本の信号線２７及び隣合う２本の補助容量線Ｃｓに周縁を重ねて形成されている。

上記のように、ガラス基板１０上に、画素スイッチ１４、補助容量素子１６及び画素電極３４等を有した下地層１１が形成されている。下地層１１上には、複数のコンタクトホール３２から外れた複数の柱状スペーサ３５が形成されている。なお、図３において、柱状スペーサ３５の図示を省略している。柱状スペーサ３５が形成された下地層１１上に、配向膜３７が形成されている。
複数の画素１３は、画素スイッチ１４、補助容量素子１６、コンタクトホール３２及び画素電極３４をそれぞれ１つずつ有している。

次に、対向基板２について説明する。
図１、図４及び図５に示すように、対向基板２は、透明な絶縁基板として、例えばガラス基板４０を備えている。ガラス基板４０上には、カラーフィルタ５０が形成されている。

カラーフィルタ５０は、複数の赤色の着色層５０Ｒ、複数の緑色の着色層５０Ｇ及び複数の青色の着色層５０Ｂを有している。各着色層は、ストライプ状に形成され、信号線２７の延出した方向に平行である。各着色層の周縁は、信号線２７に重なっている。カラーフィルタ５０上には、ＩＴＯ等の透明な導電材料により対向電極４１が形成されている。カラーフィルタ５０及び対向電極４１上に、配向膜４３が形成されている。

アレイ基板１及び対向基板２は、複数の柱状スペーサ３５により、所定の隙間を保持して対向配置されている。アレイ基板１及び対向基板２は、表示領域Ｒ外周の両基板間に配置されたシール材６０により接合されている。液晶層３は、アレイ基板１、対向基板２及びシール材６０で囲まれた領域に形成されている。シール材６０の一部には液晶注入口６１が形成され、この液晶注入口は封止材６２で封止されている。

次に、上述した補助容量線駆動回路５について説明する。
図２及び図６に示すように、走査線駆動回路４から複数の走査線１９に与えられる制御信号（走査線駆動信号）Ｓｉｎは、補助容量線駆動回路５にも与えられる。補助容量線駆動回路５は、複数の補助容量電圧選択回路７を含んでいる。

補助容量電圧選択回路７は、補助容量線Ｃｓに一対一で接続されている。補助容量電圧選択回路７は、第１入力端子Ｔｉｎ１、第２入力端子Ｔｉｎ２及び出力端子Ｔｏｕｔを有している。出力端子Ｔｏｕｔは、複数本の補助容量線Ｃｓの何れか１本に一対一で接続されている。

補助容量電圧選択回路７は、さらに、第１乃至第１０トランジスタＴｒ１乃至Ｔｒ１０、第１コンデンサＣａ及び第２コンデンサＣｂと、を含んでいる。第１乃至第１０トランジスタＴｒ１乃至Ｔｒ１０は、Ｎ型のトランジスタとしてＮＭＯＳのＴＦＴであり、画素スイッチ１４と同一材料で同時に形成されている。

補助容量電圧選択回路７は、第１入力端子Ｔｉｎ１に入力される入力信号ＦＲＡ及び第２入力端子Ｔｉｎ２に入力される入力信号ＦＲＢに応じて出力信号Ｖｏｕｔを出力端子Ｔｏｕｔから出力するものである。出力信号Ｖｏｕｔの電圧レベルとしては、第１補助容量電圧又は第２補助容量電圧である。このため、補助容量電圧選択回路７は、出力端子Ｔｏｕｔから第１補助容量電圧又は第２補助容量電圧を出力するものと言い替えることができる。

入力信号ＦＲＡは、パルス信号であり、電圧レベルが第１トランジスタＴｒ１を導通状態に切替えるハイレベル（Ｈレベル）と、第１トランジスタＴｒ１を非導通状態に切替えるロウレベル（Ｌレベル）とに交互に切替えられる。ここでは、入力信号ＦＲＡに関して、Ｈレベルの電圧は＋１０Ｖであり、Ｌレベルの電圧は０Ｖである。

入力信号ＦＲＢは、パルス信号であり、電圧レベルが第２トランジスタＴｒ２を導通状態に切替えるＨレベルと、第２トランジスタＴｒ２を非導通状態に切替えるＬレベルとに交互に切替えられる。ここでは、入力信号ＦＲＢに関して、Ｈレベルの電圧は＋１０Ｖであり、Ｌレベルの電圧は０Ｖである。入力信号ＦＲＢは、入力信号ＦＲＡの反転信号（反転パルス）である。

第１補助容量電圧（第１補助容量電位Ｖｃｓｈ）は、定電圧（定電位）であり、＋４Ｖに設定されている。第２補助容量電圧（第２補助容量電位Ｖｃｓｌ）は、第１補助容量電圧より低い電圧レベルの定電圧（定電位）であり、−４Ｖに設定されている。

第１トランジスタＴｒ１は、第１補助容量電位Ｖｃｓｈに設定されるソース電極、出力端子Ｔｏｕｔに接続されたドレイン電極及びゲート電極を含んでいる。第１トランジスタＴｒ１が導通状態に切替わることにより、第１補助容量電圧を出力端子Ｔｏｕｔに与える。

ここで、第１トランジスタＴｒ１の閾値電圧Ｖｔｈは、３Ｖ程度である。第１トランジスタＴｒ１を導通状態に切替えるために、第１トランジスタＴｒ１のゲート電極−ソース電極間の電圧Ｖｇｓを、閾値電圧Ｖｔｈより大きくする必要があるものである。言い替えると、第１補助容量電圧は＋４Ｖであるため、第１トランジスタＴｒ１のゲート電極に＋７Ｖを超えた電圧を与える必要があるものである。

第２トランジスタＴｒ２は、第２補助容量電位Ｖｃｓｌに設定されるソース電極、出力端子Ｔｏｕｔに接続されたドレイン電極及びゲート電極を含んでいる。第２トランジスタＴｒ２が導通状態に切替わることにより、第２補助容量電圧を出力端子Ｔｏｕｔに与える。

ここで、第２補助容量電圧は−４Ｖであるため、第２トランジスタＴｒ２は、第１トランジスタＴｒ１に比べて容易に導通状態に保持することができる。

第３トランジスタＴｒ３は、第１入力端子Ｔｉｎ１に接続されたソース電極、第１トランジスタＴｒ１のゲート電極に接続されたドレイン電極及びゲート電極を含んでいる。
第３トランジスタＴｒ３において、ゲート電極には制御信号Ｓｉｎが与えられ、ソース電極には入力信号ＦＲＡが与えられる。

制御信号Ｓｉｎは、パルス信号であり、電圧レベルが第３トランジスタＴｒ３を導通状態に切替えるハイレベル（Ｈレベル）と、第３トランジスタＴｒ３を非導通状態に切替えるロウレベル（Ｌレベル）とに交互に切替えられる。ここでは、制御信号Ｓｉｎに関して、Ｈレベルの電圧は＋１０Ｖであり、Ｌレベルの電圧は−５Ｖである。

第４トランジスタＴｒ４は、第２入力端子Ｔｉｎ２に接続されたソース電極、第２トランジスタＴｒ２のゲート電極に接続されたドレイン電極及びゲート電極を含んでいる。
第４トランジスタＴｒ４において、ゲート電極には制御信号Ｓｉｎが与えられ、ソース電極には入力信号ＦＲＢが与えられる。第４トランジスタＴｒ４のゲート電極に入力される信号は、第３トランジスタＴｒ３のゲート電極に入力される信号と同じである。

第５トランジスタＴｒ５は、第１基準電位に設定されるソース電極、第１トランジスタＴｒ１のゲート電極に接続されたドレイン電極及び第４トランジスタＴｒ４のドレイン電極に接続されたゲート電極を含んでいる。第１基準電位は、低電位ＶＳＳ、ここでは０Ｖに設定されている。第５トランジスタＴｒ５のソース電極には、０Ｖの定電圧が与えられると言い替えることができる。また、この実施形態において、低電位ＶＳＳは、入力信号ＦＲＡのＬレベル、及び入力信号ＦＲＢのＬレベルの電位に等しい。第５トランジスタＴｒ５は、導通状態に切替わることにより、第１トランジスタＴｒ１を非導通状態に保持する。

第６トランジスタＴｒ６は、第２基準電位に設定されるソース電極、第２トランジスタＴｒ２のゲート電極に接続されたドレイン電極及び第３トランジスタＴｒ３のドレイン電極に接続されたゲート電極を含んでいる。第２基準電位は、低電位ＶＳＳに設定されている。第６トランジスタＴｒ６のソース電極には、０Ｖの定電圧が与えられると言い替えることができる。第６トランジスタＴｒ６は、導通状態に切替わることにより、第２トランジスタＴｒ２を非導通状態に保持する。

第７乃至第１０トランジスタＴｒ７乃至Ｔｒ１０、第１コンデンサＣａ及び第２コンデンサＣｂは、電位制御機構として機能している。
電位制御機構は、第１トランジスタＴｒ１のゲート電極に接続され、第３トランジスタＴｒ３が導通状態から非導通状態に切替わってから第５トランジスタＴｒ５が非導通状態から導通状態に切替わるまでの期間に、第１トランジスタＴｒ１のゲート電極の電位を制御し、第１トランジスタＴｒ１を導通状態に保持する。

また、電位制御機構は、第２トランジスタＴｒ２のゲート電極に接続され、第４トランジスタＴｒ４が導通状態から非導通状態に切替わってから第６トランジスタＴｒ６が非導通状態から導通状態に切替わるまでの期間に、第２トランジスタＴｒ２のゲート電極の電位を制御し、第２トランジスタＴｒ２を導通状態に保持する。

第１コンデンサＣａは、第１電極Ｃａ１及び第１トランジスタＴｒ１のゲート電極に接続された第２電極Ｃａ２を有している。第１電極Ｃａ１は、後述する第１保持電圧が与えられることにより後述する第１保持電位に設定され、又は後述する規定電位に設定される。

第１コンデンサＣａは、第１電極Ｃａ１が第１保持電位に設定されることにより第１トランジスタＴｒ１を導通状態に保持可能であり、第１電極Ｃａ１が規定電位に設定されることにより第１トランジスタＴｒ１を非導通状態に保持可能である。

第２コンデンサＣｂは、第１電極Ｃｂ１及び第２トランジスタＴｒ２のゲート電極に接続された第２電極Ｃｂ２を有している。第２電極Ｃｂ１は、第２保持電圧が与えられることにより第２保持電位に設定される。第２保持電位は、高電位ＶＤＤ、ここでは＋１０Ｖに設定されている。第２保持電圧は、＋１０Ｖの定電圧であると言い替えることができる。また、この実施形態において、高電位ＶＤＤは、入力信号ＦＲＡのＨレベル、及び入力信号ＦＲＢのＨレベルの電位に等しい。第２コンデンサＣｂは、第１電極Ｃｂ１が第２保持電位に設定されることにより第２トランジスタＴｒ２を導通状態に保持可能である。

第７トランジスタＴｒ７は、第１保持電位に設定されるソース電極、第１コンデンサＣａの第１電極Ｃａ１に接続されたドレイン電極及びゲート電極を含んでいる。第１保持電位は、高電位ＶＤＤに設定されている。第７トランジスタＴｒ７は、ゲート電極に与えられるクロック信号ＣＬＫに応じて導通状態及び非導通状態の何れかに切替えられ、導通状態に切替えられることにより第１コンデンサＣａの第１電極Ｃａ１を第１保持電位に設定する。

第８トランジスタＴｒ８は、規定電位に設定されるソース電極、第１コンデンサＣａの第１電極Ｃａ１に接続されたドレイン電極及びゲート電極を含んでいる。第８トランジスタＴｒ８において、ゲート電極には制御信号Ｓｉｎが与えられる。規定電位は、第３トランジスタＴｒ３が導通状態の期間の第１コンデンサＣａの第２電極Ｃａ２の電位より低いレベルの定電位であり、ここでは接地電位（ＧＮＤ）に設定されている。

第８トランジスタＴｒ８は、ゲート電極に与えられる制御信号Ｓｉｎに応じて導通状態及び非導通状態の何れかに切替えられ、導通状態に切替えられることにより第１コンデンサＣａの第１電極Ｃａ１を規定電位に設定する。

後述するが、第８トランジスタＴｒ８は、第３トランジスタＴｒ３が導通状態の期間に導通状態に切替えられ、第１コンデンサＣａの第１電極Ｃａ１を規定電位に設定し、第３トランジスタＴｒ３が導通状態から非導通状態に切替わった後に非導通状態に切替えられる。

また、第７トランジスタＴｒ７は、第３トランジスタＴｒ３が導通状態から非導通状態に切替わった後に導通状態に切替えられ、第１コンデンサＣａの第１電極Ｃａ１を第１保持電位に設定する。

第９トランジスタＴｒ９は、第３基準電位に設定されるソース電極、第１トランジスタＴｒ１のゲート電極に接続されたドレイン電極及びゲート電極を含んでいる。第３基準電位は、高電位ＶＤＤに設定されている。第９トランジスタＴｒ９において、ソース電極及びゲート電極が接続されダイオード接続されている。第９トランジスタＴｒ９は、第１トランジスタＴｒ１のゲート電極の電位の低下を抑える。このため、第９トランジスタＴｒ９は、第１トランジスタＴｒ１の動作の安定化を図ることができる。

第１０トランジスタＴｒ１０は、第４基準電位に設定されるソース電極、第２トランジスタＴｒ２のゲート電極に接続されたドレイン電極及びゲート電極を含んでいる。第４基準電位は、高電位ＶＤＤに設定されている。第１０トランジスタＴｒ１０において、ソース電極及びゲート電極が接続されダイオード接続されている。第１０トランジスタＴｒ１０は、第２トランジスタＴｒ２のゲート電極の電位の低下を抑える。このため、第１０トランジスタＴｒ１０は、第２トランジスタＴｒ２の動作の安定化を図ることができる。
ここで、第１トランジスタＴｒ１のゲート電極、第３トランジスタＴｒ３のドレイン電極、第５トランジスタＴｒ５のドレイン電極、第６トランジスタＴｒ６のゲート電極、第９トランジスタＴｒ９のドレイン電極及び第２電極Ｃａ２は、同電位であり、以下、これらの電位をノードｎ１の電位として説明する。

また、第２トランジスタＴｒ２のゲート電極、第４トランジスタＴｒ４のドレイン電極、第５トランジスタＴｒ５のゲート電極、第６トランジスタＴｒ６のドレイン電極、第１０トランジスタＴｒ１０のドレイン電極及び第２電極Ｃｂ２は、同電位であり、以下、これらの電位をノードｎ２の電位として説明する。

またさらに、第７トランジスタＴｒ７のドレイン電極、第８トランジスタＴｒ８のドレイン電極及び第１電極Ｃａ１は、同電位であり、以下、これらの電位をノードｎ３の電位として説明する。

次に、第１入力端子Ｔｉｎ１及び第２入力端子Ｔｉｎ２に入力される入力信号ＦＲＡに応じて第１補助容量電圧又は第２補助容量電圧を出力端子Ｔｏｕｔから出力する補助容量電圧選択回路７の駆動方法について説明する。

まず、出力信号Ｖｏｕｔの電圧レベルを、第２補助容量電圧から第１補助容量電圧に切替え、第１補助容量電圧を出力端子Ｔｏｕｔから出力する補助容量電圧選択回路７の動作について説明する。

図６、図７及び図８に示すように、出力信号Ｖｏｕｔの電圧レベルが第２補助容量電圧から第１補助容量電圧に切替わる前のタイミングにおいて、制御信号Ｓｉｎの電圧レベルはＬレベルであり、クロック信号ＣＬＫの電圧レベルはＨレベルである。

このため、第３トランジスタＴｒ３、第４トランジスタＴｒ４及び第８トランジスタＴｒ８は非導通状態であり、第７トランジスタＴｒ７は導通状態である。ノードｎ２には、常時、高電圧が与えられる第２コンデンサＣｂが接続されている。トランジスタに生じる電流のリークに対するマージンアップを図ることができる。また、ノードｎ２には、常時、第１０トランジスタＴｒ１０を介して高電圧が与えられるため、ノードｎ２のフローティング状態を回避することができる。

第２トランジスタＴｒ２は導通状態に保持され、出力信号Ｖｏｕｔから第２トランジスタＴｒ２のソース電極への電流のパスを形成することができるため、出力信号Ｖｏｕｔの電圧レベル（電位）を、第２補助容量電圧（第２補助容量電位Ｖｃｓｌに引き下げた状態）に保持することができる。

一方、ノードｎ３は、第７トランジスタＴｒ７を介して高電位ＶＤＤに保持されるため、第１電極Ｃａ１から第２電極Ｃａ２に、すなわち、ノードｎ３からノードｎ１に高電圧が与えられる。また、ノードｎ１には、常時、第９トランジスタＴｒ９を介して高電圧が与えられる。

ところで、上記のように、ノードｎ２の電位は高電位ＶＤＤに保持されることから、第５トランジスタＴｒ５のゲート電極にはＨレベルの電圧が与えられ、第５トランジスタＴｒ５は導通状態に保持される。

第５トランジスタＴｒ５は、ノードｎ１から第５トランジスタＴｒ５のソース電極への電流のパスを形成することができるため、ノードｎ１の電位を、低電位ＶＳＳに引き下げた状態に保持することができる。これにより、第１トランジスタＴｒ１は非導通状態に保持される。

図６、図７及び図９に示すように、その後、出力信号Ｖｏｕｔの電圧レベルを第２補助容量電圧から第１補助容量電圧に切替えるため、まず、タイミングｔ１において、制御信号Ｓｉｎの電圧レベルはＨレベルに切替り、クロック信号ＣＬＫの電圧レベルはＬレベルに切替る。この実施形態において、クロック信号ＣＬＫの電圧レベルは、制御信号Ｓｉｎに同期してＬレベルに切替るように設定されている。また、第１入力端子Ｔｉｎ１にはＨレベルの入力信号ＦＲＡが入力され、第２入力端子Ｔｉｎ２にはＬレベルの入力信号ＦＲＢが入力される。

このため、第３トランジスタＴｒ３、第４トランジスタＴｒ４及び第８トランジスタＴｒ８は導通状態に切替り、第７トランジスタＴｒ７は非導通状態に切替る。第８トランジスタＴｒ８は、ノードｎ３から第８トランジスタＴｒ８のソース電極への電流のパスを形成することができるため、ノードｎ３の電位を、接地電位に引き下げた状態に保持することができる。

ノードｎ１には、第３トランジスタＴｒ３を介してＨレベルの入力信号ＦＲＡが入力される。これにより、第１トランジスタＴｒ１は導通状態に切替えられ、第１トランジスタＴｒ１のソース電極から出力信号Ｖｏｕｔへの電流のパスを形成することができるため、出力信号Ｖｏｕｔの電圧レベル（電位）は、第１補助容量電圧（第１補助容量電位Ｖｃｓｈ）に引き上がることとなる。

一方、ノードｎ２には、第４トランジスタＴｒ４を介してＬレベルの入力信号ＦＲＢが入力される。また、上記のように、ノードｎ１の電位は、入力信号ＦＲＡのＨレベル（高電位ＶＤＤ）に保持されることから、第６トランジスタＴｒ６のゲート電極にはＨレベルの電圧が与えられ、第６トランジスタＴｒ６は導通状態に保持される。第６トランジスタＴｒ６は、ノードｎ２から第６トランジスタＴｒ６のソース電極への電流のパスを形成することができる。

すなわち、第１０トランジスタＴｒ１０及び第２コンデンサＣｂから第６トランジスタＴｒ６のソース電極への電流のパスを形成することができるため、ノードｎ２の電位を、低電位ＶＳＳに引き下げた状態に保持することができる。これにより、第２トランジスタＴｒ２は非導通状態に保持される。

図６、図７及び図１０に示すように、続いて、タイミングｔ２において、制御信号Ｓｉｎの電圧レベルはＬレベルに切替る。このため、第３トランジスタＴｒ３、第４トランジスタＴｒ４及び第８トランジスタＴｒ８は非導通状態に切替る。

この際、ノードｎ１に第９トランジスタＴｒ９を介して高電圧が与えられることは言うまでもないが、これにより、ノードｎ１のフローティング状態を回避することができる。また、第１コンデンサＣａにより、トランジスタに生じる電流のリークに対するマージンアップを図ることができる。

そして、第１トランジスタＴｒ１を導通状態に保持することができるため、出力信号Ｖｏｕｔの電圧レベル（電位）は、第１補助容量電圧（第１補助容量電位Ｖｃｓｈ）に引き上げられ、第１補助容量電圧のレベルに保持することができる。

図６、図７及び図１１に示すように、続いて、タイミングｔ３において、クロック信号ＣＬＫの電圧レベルはＨレベルに切替る。このため、第７トランジスタＴｒ７は導通状態に切替る。

ノードｎ３は第７トランジスタＴｒ７を介して高電位ＶＤＤに保持され、ノードｎ１より高い電位に設定されるため、第１コンデンサＣａのカップリング作用により、ノードｎ１の電位を上昇させることができる。第１トランジスタＴｒ１でのゲート電極及びソース電極間の電位差を確保することができ、詳しくはＶｇｓ＞Ｖｔｈ（Ｖｇｓ＞＞Ｖｔｈ）となるため、出力信号Ｖｏｕｔの電圧レベル（電位）を、第１補助容量電圧（第１補助容量電位Ｖｃｓｈ）に良好に保持することができる。

上記のように、補助容量電圧選択回路７は、出力信号Ｖｏｕｔの電圧レベルを、第２補助容量電圧から第１補助容量電圧に切替え、第１補助容量電圧を出力端子Ｔｏｕｔから出力する動作を行う。

次に、出力信号Ｖｏｕｔの電圧レベルを、第１補助容量電圧から第２補助容量電圧に切替え、第２補助容量電圧を出力端子Ｔｏｕｔから出力する補助容量電圧選択回路７の動作について説明する。

図６及び図１１に示すように、出力信号Ｖｏｕｔの電圧レベルが第１補助容量電圧から第２補助容量電圧に切替わる前のタイミングにおける補助容量電圧選択回路７の動作は、上述した通りである。

図６、図７及び図１２に示すように、その後、出力信号Ｖｏｕｔの電圧レベルを第１補助容量電圧から第２補助容量電圧に切替えるため、まず、第１のタイミングにおいて、制御信号Ｓｉｎの電圧レベルはＨレベルに切替り、クロック信号ＣＬＫの電圧レベルはＬレベルに切替る。また、第１入力端子Ｔｉｎ１にはＬレベルの入力信号ＦＲＡが入力され、第２入力端子Ｔｉｎ２にはＨレベルの入力信号ＦＲＢが入力される。

このため、第３トランジスタＴｒ３、第４トランジスタＴｒ４及び第８トランジスタＴｒ８は導通状態に切替り、第７トランジスタＴｒ７は非導通状態に切替る。第８トランジスタＴｒ８は、ノードｎ３から第８トランジスタＴｒ８のソース電極への電流のパスを形成することができるため、ノードｎ３の電位を、接地電位に引き下げた状態に保持することができる。

ノードｎ２には、第４トランジスタＴｒ４を介してＨレベルの入力信号ＦＲＢが入力される。これにより、第２トランジスタＴｒ２は導通状態に切替えられ、出力信号Ｖｏｕｔから第２トランジスタＴｒ２のソース電極への電流のパスを形成することができるため、出力信号Ｖｏｕｔの電圧レベル（電位）は、第２補助容量電圧（第２補助容量電位Ｖｃｓｌ）に引き下がることとなる。

一方、ノードｎ１には、第３トランジスタＴｒ３を介してＬレベルの入力信号ＦＲＡが入力される。また、上記のように、ノードｎ２の電位は、入力信号ＦＲＢのＨレベル（高電位ＶＤＤ）に保持されることから、第５トランジスタＴｒ５のゲート電極にはＨレベルの電圧が与えられ、第５トランジスタＴｒ５は導通状態に保持される。第５トランジスタＴｒ５は、ノードｎ１から第５トランジスタＴｒ５のソース電極への電流のパスを形成することができる。

すなわち、第９トランジスタＴｒ９から第５トランジスタＴｒ５のソース電極への電流のパスを形成することができるため、ノードｎ１の電位を、低電位ＶＳＳに引き下げた状態に保持することができる。これにより、第１トランジスタＴｒ１は非導通状態に保持される。

図６及び図１３に示すように、第１のタイミングに続く第２のタイミングにおいて、制御信号Ｓｉｎの電圧レベルはＬレベルに切替る。このため、第３トランジスタＴｒ３、第４トランジスタＴｒ４及び第８トランジスタＴｒ８は非導通状態に切替る。

この際、ノードｎ２に第１０トランジスタＴｒ１０を介して高電圧が与えられることは言うまでもないが、これにより、ノードｎ２のフローティング状態を回避することができる。また、第２コンデンサＣｂにより、トランジスタに生じる電流のリークに対するマージンアップを図ることができる。

そして、第２トランジスタＴｒ２を導通状態に保持することができるため、出力信号Ｖｏｕｔの電圧レベル（電位）は、第２補助容量電圧（第２補助容量電位Ｖｃｓｌ）に引き下げられ、第２補助容量電圧のレベルに保持することができる。

図６及び図１４に示すように、第２のタイミングに続く第３のタイミングにおいて、クロック信号ＣＬＫの電圧レベルはＨレベルに切替る。なお、上記第２のタイミング以降に、クロック信号ＣＬＫの電圧レベルをＨレベルに切替る必要はないが、Ｈレベルに切替ったとしても、これから説明するように出力信号Ｖｏｕｔの電圧レベルを第２補助容量電圧に保持することができるものである。また上記のことから、第７トランジスタＴｒ７は導通状態に切替る。

ノードｎ３は第７トランジスタＴｒ７を介して高電位ＶＤＤに保持される。しかしながら、第５トランジスタＴｒ５は、第１コンデンサＣａから第５トランジスタＴｒ５のソース電極への電流のパスを形成することができるため、ノードｎ１の電位を、低電位ＶＳＳに引き下げた状態に保持することができる。これにより、第１トランジスタＴｒ１は非導通状態に保持される。

以上のように構成された一実施形態に係る液晶表示装置によれば、補助容量線駆動回路５は、複数の補助容量電圧選択回路７を含んでいる。補助容量電圧選択回路７は、第１入力端子Ｔｉｎ１に入力される入力信号ＦＲＡ及び第２入力端子Ｔｉｎ２に入力される入力信号ＦＲＢに応じて第１補助容量電圧又は第２補助容量電圧を出力端子Ｔｏｕｔから出力することができる。

出力端子Ｔｏｕｔから第１補助容量電圧を出力する際は第１コンデンサＣａが、出力端子Ｔｏｕｔから第２補助容量電圧を出力する際は第２コンデンサＣｂが、それぞれトランジスタに生じる電流のリークに対するマージンアップを図ることができるため、第１トランジスタＴｒ１又は第２トランジスタＴｒ２の導通状態を保持することができる。

出力端子Ｔｏｕｔから第１補助容量電圧を出力するために、ノードｎ１にＨレベルの入力信号ＦＲＡを入力した後に、ノードｎ３に第７トランジスタＴｒ７を介して高電圧が与えられるため、第１コンデンサＣａのカップリング作用により、ノードｎ１の電位を上昇させることができる。このため、出力信号Ｖｏｕｔの電圧レベル（電位）を、第１補助容量電圧（第１補助容量電位Ｖｃｓｈ）に良好に保持することができる。

ノードｎ１には第９トランジスタＴｒ９が付加され、ノードｎ２には第１０トランジスタＴｒ１０が付加され、ノードｎ１及びノードｎ２のフローディング状態を回避することができる。このため、第１トランジスタＴｒ１又は第２トランジスタＴｒ２の動作の安定化を図ることができる。

第１乃至第１０トランジスタＴｒ１乃至Ｔｒ１０は、ＮＭＯＳのＴＦＴであり、画素スイッチ１４と同一材料で同時に形成されている。ガラス基板１０上にＰＭＯＳのＴＦＴを形成しなくともよいため、ＮＭＯＳのＴＦＴ及びＰＭＯＳのＴＦＴの両方を形成する場合に比べて、製造工程を低減することができ、ひいては製造コストを低減でき、製品価格の高騰を抑えることができる。

上記のことから、Ｎ型のみのトランジスタで補助容量線駆動回路を形成することができ、補助容量線を安定して駆動することができるアレイ基板及び液晶表示装置を得ることができる。

なお、この発明は上記実施の形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化可能である。また、上記実施の形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。

例えば、第９トランジスタＴｒ９及び第１０トランジスタＴｒ１０は、抵抗素子として機能するものであればよい。このため、第９トランジスタＴｒ９及び第１０トランジスタＴｒ１０において、ゲート電極はドレイン電極に接続されていてもよい。

また、次の（１）〜（３）を採用することも有効である。
（１）ゲート幅を小さくする。

（２）ゲート長を大きくする。

（３）ダブルゲート構成とする。

上述した電圧（電位）の値は、一例として挙げたものである。このため、電圧（電位）の値は、種々変形可能である。
補助容量電圧選択回路７は、第９トランジスタＴｒ９、第１０トランジスタＴｒ１０、第１コンデンサＣａ及び第２コンデンサＣｂ無しに形成されていてもよい。第１コンデンサＣａ無しに形成されている場合、第７トランジスタＴｒ７のドレイン電極及び第８トランジスタＴｒ８のドレイン電極は、第１トランジスタＴｒ１のゲート電極に接続されていればよい。

１…アレイ基板、２…対向基板、３…液晶層、４…走査線駆動回路、５…補助容量線駆動回路、７…補助容量電圧選択回路、１０…ガラス基板、１３…画素、１４…画素スイッチ、１５…半導体層、１６…補助容量素子、１７…補助容量電極、１８…ゲート絶縁膜、１９…走査線、２０…ゲート電極、２７…信号線、３４…画素電極、４０…ガラス基板、４１…対向電極、５０…カラーフィルタ、Ｒ…表示領域、ＹＤＲ…Ｙドライバ、ＸＤＲ…Ｘドライバ、Ｃｓ…補助容量線、Ｔｉｎ１…第１入力端子、Ｔｉｎ２…第２入力端子、Ｔｏｕｔ…出力端子、Ｔｒ１…第１トランジスタ、Ｔｒ２…第２トランジスタ、Ｔｒ３…第３トランジスタ、Ｔｒ４…第４トランジスタ、Ｔｒ５…第５トランジスタ、Ｔｒ６…第６トランジスタ、Ｔｒ７…第７トランジスタ、Ｔｒ８…第８トランジスタ、Ｔｒ９…第９トランジスタ、Ｔｒ１０…第１０トランジスタ、Ｃａ…第１コンデンサ、Ｃａ１…第１電極、Ｃａ２…第２電極、Ｃｂ…第２コンデンサ、Ｃｂ１…第１電極、Ｃｂ２…第２電極、ｎ１，ｎ２，ｎ３…ノード、Ｖｃｓｈ…第１補助容量電位、Ｖｃｓｌ…第２補助容量電位、ＶＤＤ…高電位、ＶＳＳ…低電位。

Claims (7)

1. 複数の画素と、
   前記複数の画素に接続された複数本の補助容量線と、
   第１入力端子、第２入力端子及び前記複数本の補助容量線の何れか１本に一対一で接続された出力端子を有し、前記第１入力端子及び第２入力端子に入力される入力信号に応じて第１補助容量電圧又は前記第１補助容量電圧より低い電圧レベルの第２補助容量電圧を前記出力端子から出力する複数の補助容量電圧選択回路を含んだ補助容量線駆動回路と、を備え、
   前記補助容量電圧選択回路は、さらに、
   前記第１補助容量電位に設定されるソース電極、前記出力端子に接続されたドレイン電極及びゲート電極を含み、導通状態に切替わることにより、前記第１補助容量電圧を前記出力端子に与えるＮ型の第１トランジスタと、
   前記第２補助容量電位に設定されるソース電極、前記出力端子に接続されたドレイン電極及びゲート電極を含み、導通状態に切替わることにより、前記第２補助容量電圧を前記出力端子に与えるＮ型の第２トランジスタと、
   前記第１入力端子に接続されたソース電極、前記第１トランジスタのゲート電極に接続されたドレイン電極及びゲート電極を含んだＮ型の第３トランジスタと、
   前記第２入力端子に接続されたソース電極、前記第２トランジスタのゲート電極に接続されたドレイン電極及びゲート電極を含んだＮ型の第４トランジスタと、
   第１基準電位に設定されるソース電極、前記第１トランジスタのゲート電極に接続されたドレイン電極及び前記第４トランジスタのドレイン電極に接続されたゲート電極を含み、導通状態に切替わることにより、前記第１トランジスタを非導通状態に保持するＮ型の第５トランジスタと、
   第２基準電位に設定されるソース電極、前記第２トランジスタのゲート電極に接続されたドレイン電極及び前記第３トランジスタのドレイン電極に接続されたゲート電極を含み、導通状態に切替わることにより、前記第２トランジスタを非導通状態に保持するＮ型の第６トランジスタと、
   前記第１トランジスタのゲート電極に接続され、前記第３トランジスタが導通状態から非導通状態に切替わってから前記第５トランジスタが非導通状態から導通状態に切替わるまでの期間に、前記第１トランジスタのゲート電極の電位を制御し、前記第１トランジスタを導通状態に保持する電位制御機構と、を有しているアレイ基板。
2. 前記電位制御機構は、前記第１トランジスタのゲート電極に接続され、保持電圧を前記第１トランジスタのゲート電極に印加し、前記第１トランジスタを導通状態に保持する電圧印加機構を含んでいる請求項１に記載のアレイ基板。
3. 前記電位制御機構は、
   前記電圧印加機構に接続され前記保持電圧が与えられ第１保持電位に設定される第１電極及び前記第１トランジスタのゲート電極に接続された第２電極を有した第１コンデンサと、
   前記第２トランジスタを導通状態に保持する第２保持電位に設定される第１電極及び前記第２トランジスタのゲート電極に接続された第２電極を有した第２コンデンサと、を含んでいる請求項２に記載のアレイ基板。
4. 前記電圧印加機構は、
   第１保持電位に設定されるソース電極、前記第１コンデンサの第１電極に接続されたドレイン電極及びゲート電極を含んだＮ型の第７トランジスタと、
   前記第３トランジスタが導通状態の期間の前記第１コンデンサの第２電極の電位より低いレベルの規定電位に設定されるソース電極、前記第１コンデンサの第１電極に接続されたドレイン電極及びゲート電極を含んだＮ型の第８トランジスタと、を備え、
   前記第８トランジスタは、前記第３トランジスタが導通状態の期間に導通状態に切替えられ、前記第１コンデンサの第１電極を前記規定電位に設定し、前記第３トランジスタが導通状態から非導通状態に切替わった後に非導通状態に切替えられ、
   前記第７トランジスタは、前記第３トランジスタが導通状態から非導通状態に切替わった後に導通状態に切替えられ、前記第１コンデンサの第１電極を前記第１保持電位に設定する請求項３に記載のアレイ基板。
5. 前記電位制御機構は、
   第３基準電位に設定されるソース電極、前記第１トランジスタのゲート電極に接続されたドレイン電極及びゲート電極を含み、前記ソース電極及びゲート電極が接続されダイオード接続され、前記第１トランジスタのゲート電極の電位の低下を抑えるＮ型の第９トランジスタと、
   第４基準電位に設定されるソース電極、前記第２トランジスタのゲート電極に接続されたドレイン電極及びゲート電極を含み、前記ソース電極及びゲート電極が接続されダイオード接続され、前記第２トランジスタのゲート電極の電位の低下を抑えるＮ型の第１０トランジスタと、を含んでいる請求項４に記載のアレイ基板。
6. 前記画素は、Ｎ型のトランジスタで形成されたスイッチング素子を有している請求項１に記載のアレイ基板。
7. 複数の画素と、前記複数の画素に接続された複数本の補助容量線と、第１入力端子、第２入力端子及び前記複数本の補助容量線の何れか１本に一対一で接続された出力端子を有し、前記第１入力端子及び第２入力端子に入力される入力信号に応じて第１補助容量電圧又は前記第１補助容量電圧より低い電圧レベルの第２補助容量電圧を前記出力端子から出力する複数の補助容量電圧選択回路を含んだ補助容量線駆動回路と、を備えたアレイ基板と、
   前記アレイ基板に隙間を置いて対向配置された対向基板と、
   前記アレイ基板及び対向基板間に挟持された液晶層と、を備え、
   前記補助容量電圧選択回路は、さらに、
   前記第１補助容量電位に設定されるソース電極、前記出力端子に接続されたドレイン電極及びゲート電極を含み、導通状態に切替わることにより、前記第１補助容量電圧を前記出力端子に与えるＮ型の第１トランジスタと、
   前記第２補助容量電位に設定されるソース電極、前記出力端子に接続されたドレイン電極及びゲート電極を含み、導通状態に切替わることにより、前記第２補助容量電圧を前記出力端子に与えるＮ型の第２トランジスタと、
   前記第１入力端子に接続されたソース電極、前記第１トランジスタのゲート電極に接続されたドレイン電極及びゲート電極を含んだＮ型の第３トランジスタと、
   前記第２入力端子に接続されたソース電極、前記第２トランジスタのゲート電極に接続されたドレイン電極及びゲート電極を含んだＮ型の第４トランジスタと、
   第１基準電位に設定されるソース電極、前記第１トランジスタのゲート電極に接続されたドレイン電極及び前記第４トランジスタのドレイン電極に接続されたゲート電極を含み、導通状態に切替わることにより、前記第１トランジスタを非導通状態に保持するＮ型の第５トランジスタと、
   第２基準電位に設定されるソース電極、前記第２トランジスタのゲート電極に接続されたドレイン電極及び前記第３トランジスタのドレイン電極に接続されたゲート電極を含み、導通状態に切替わることにより、前記第２トランジスタを非導通状態に保持するＮ型の第６トランジスタと、
   前記第１トランジスタのゲート電極に接続され、前記第３トランジスタが導通状態から非導通状態に切替わってから前記第５トランジスタが非導通状態から導通状態に切替わるまでの期間に、前記第１トランジスタのゲート電極の電位を制御し、前記第１トランジスタを導通状態に保持する電位制御機構と、を有している液晶表示装置。

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