WO2019087023A1 - 表示装置および電子機器 - Google Patents

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WO2019087023A1
WO2019087023A1 PCT/IB2018/058354 IB2018058354W WO2019087023A1 WO 2019087023 A1 WO2019087023 A1 WO 2019087023A1 IB 2018058354 W IB2018058354 W IB 2018058354W WO 2019087023 A1 WO2019087023 A1 WO 2019087023A1
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transistor
circuit
electrode
wiring
electrically connected
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川島進
楠本直人
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株式会社半導体エネルギー研究所
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    • H10K59/80—Constructional details
    • H10K59/87—Passivation; Containers; Encapsulations
    • H10K59/871—Self-supporting sealing arrangements
    • H10K59/8722—Peripheral sealing arrangements, e.g. adhesives, sealants

Definitions

  • One embodiment of the present invention relates to a display device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of one embodiment of the invention disclosed in the present specification and the like relates to an object, a method, or a method of manufacturing.
  • one aspect of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter). Therefore, the technical field of one embodiment of the present invention disclosed in the present specification more specifically includes a semiconductor device, a display device, a liquid crystal display device, a light emitting device, a lighting device, a power storage device, a storage device, an imaging device, and the like.
  • a driving method or a method of manufacturing them can be mentioned as an example.
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • a transistor and a semiconductor circuit are one embodiment of a semiconductor device.
  • the memory device, the display device, the imaging device, and the electronic device may include a semiconductor device.
  • Patent Document 1 and Patent Document 2 disclose a technique in which a transistor using zinc oxide or an In—Ga—Zn-based oxide is used as a switching element of a pixel of a display device or the like.
  • Patent Document 3 discloses a memory device having a configuration in which a transistor with extremely low off-state current is used for a memory cell.
  • the image data needs to be adjusted to the resolution of the display device.
  • the resolution of the display device is 8K4K and the image data is for 4K2K (number of pixels: 3840 ⁇ 2160)
  • full screen display can not be performed unless the number of data is converted into four.
  • the resolution of the display device is 4K2K and the image data is for 8K4K, it is necessary to convert the number of data to 1/4.
  • the image data can be input to the pixels of the display without conversion.
  • Upconversion has such a problem, but, for example, there may be a possibility of alleviating problems such as power consumption and delay by distributing the function related to the upconversion to a plurality of devices.
  • an object of one embodiment of the present invention is to provide a display device which can perform appropriate display without converting image data. Another object is to provide a display device capable of performing image processing. Another object is to provide a display device capable of performing an up-conversion operation. Another object is to provide a display device which can display two images in an overlapping manner.
  • Another object is to provide a display device with low power consumption. Alternatively, it is an object to provide a highly reliable display device. Another object is to provide a novel display device or the like. Another object is to provide a method for driving the display device. Another object is to provide a novel semiconductor device or the like.
  • One embodiment of the present invention relates to a display device capable of performing appropriate display without converting image data.
  • the present invention relates to a display device capable of performing image processing.
  • One embodiment of the present invention is a display device including a first transistor and a first circuit to a fourth circuit, wherein each of the first circuit to the fourth circuit includes a second transistor and a second circuit. And one of a source and a drain of the second transistor is electrically connected to one electrode of the first capacitive element, and one of the first capacitive element and the circuit block.
  • the electrode is a display device electrically connected to the circuit block, and the other electrode of the first capacitor element is electrically connected to one of a source and a drain of the first transistor.
  • the second transistor includes a metal oxide in a channel formation region, and the metal oxide includes In, Zn, M (M is Al, Ti, Ga, Sn, Y, Zr, La, Ce, Nd or It is preferable to have Hf).
  • a gate of the second transistor in the third circuit which electrically connects the gate of the second transistor in the first circuit to the gate of the second transistor in the second circuit, and a fourth The gate of the second transistor included in the circuit can be electrically connected.
  • the other of the source or the drain of the second transistor in the first circuit is electrically connected to the other of the source or the drain of the second transistor in the third circuit;
  • the other of the source and the drain of the second transistor and the other of the source and the drain of the second transistor in the fourth circuit can be electrically connected.
  • Each of the first to fourth circuits has a function of pixels arranged in a matrix, and the first circuit is arranged in an n-th row and an i-th column (n and i are natural numbers), and Is arranged in the n-th row (i + x) column (x is a natural number), the third circuit is arranged in the (n + 1) row i-th column, and the fourth circuit is arranged in (n + 1) row (i + x) It can be arranged in the column.
  • the circuit block includes a third transistor, a fourth transistor, a second capacitance element, and an organic EL element, and one electrode of the organic EL element is a source or a drain of the fourth transistor.
  • the other one of the source and the drain of the fourth transistor is electrically connected to one, and the other of the source and the drain of the fourth transistor is electrically connected to one electrode of the second capacitive element, and one electrode of the second capacitive element is a third
  • the gate of the third transistor is electrically connected to one of the source and the drain of the transistor, the gate of the third transistor is electrically connected to the other electrode of the second capacitive element, and the other electrode of the second capacitive element is It can be configured to be electrically connected to one electrode of one of the capacitive elements.
  • the semiconductor device further includes a fifth transistor and a fifth circuit, and one of the source and the drain of the fifth transistor is electrically connected to the other of the source and the drain of the fourth transistor, The other of the source and the drain of the fifth transistor may be electrically connected to the fifth circuit.
  • the fifth circuit can have a function of supplying a constant potential. Alternatively, it can have a function of reading a current value and a function of generating correction data.
  • the circuit block includes a sixth transistor, a third capacitor, and a liquid crystal element, and one electrode of the liquid crystal element is electrically connected to one of the electrodes of the capacitor, and the capacitor
  • One electrode of the first transistor is electrically connected to one of the source or drain of the sixth transistor, and the other one of the source or drain of the sixth transistor is electrically connected to one electrode of the first capacitive element.
  • the configuration may be
  • the sixth transistor includes a metal oxide in a channel formation region, and the metal oxide includes In, Zn, M (M is Al, Ti, Ga, Sn, Y, Zr, La, Ce, Nd or It is preferable to have Hf).
  • a first transistor, a first circuit, a second circuit, a third circuit, a first wiring, a second wiring, and a third wiring are provided.
  • These circuits are arranged in order in one direction so as to be adjacent to each other, a first wiring is provided between the first circuit and the second circuit, and between the second circuit and the third circuit.
  • the first wiring is a source of a second transistor included in the second circuit or
  • the second wiring is electrically connected to the other of the drains
  • the second wiring is electrically connected to the other of the source or the drain of the second transistor included in the third circuit
  • the third wiring is connected to the first transistor.
  • the other of the source or the drain of the first transistor which is electrically connected to one of the source and the drain, is electrically connected to the other electrode of the first capacitive element included in any of the first circuit to the third circuit. It is a display connected to
  • a first transistor, a first circuit, a second circuit, a third circuit, a first wiring, a second wiring, and a third wiring are provided.
  • a display device including a wiring and a fourth wiring, wherein each of the first to third circuits includes a second transistor, a first capacitor, and a second capacitor. And one of the source and the drain of the second transistor is electrically connected to one of the electrodes of the first capacitor, and one of the electrodes of the first capacitor is the second It is electrically connected to one of the electrodes of the capacitor, one of the electrodes of the second capacitor is electrically connected to the display, and the first to third circuits are sequentially adjacent in one direction.
  • a first wiring and a second wiring are provided between the first circuit and the second circuit.
  • a third wiring and a fourth wiring are provided between the third circuit, and the first wiring is electrically connected to the other of the source and the drain of the second transistor in the second circuit.
  • the second wiring is electrically connected to the other of the second capacitance elements of the first circuit, and the second wiring is electrically connected to the other of the second capacitance elements of the second circuit.
  • the third wiring is electrically connected to the other of the source and the drain of the second transistor in the third circuit, and the fourth wiring is connected to one of the source and the drain of the first transistor.
  • the display device is electrically connected, and the other of the source and the drain of the first transistor is electrically connected to the other electrode of the first capacitor element included in any of the first circuit to the third circuit. is there.
  • a display device which can perform appropriate display without converting image data can be provided.
  • a display device capable of performing image processing can be provided.
  • a display device which can perform up-conversion operation can be provided.
  • a display device can be provided which can display two images in an overlapping manner.
  • a display device with low power consumption can be provided.
  • a highly reliable display device can be provided.
  • a novel display device or the like can be provided.
  • a method of driving the display device can be provided.
  • a novel semiconductor device or the like can be provided.
  • FIG. 6 illustrates a pixel circuit.
  • 5 is a timing chart illustrating operation of a pixel circuit. The figure explaining up conversion.
  • FIG. 7 is a diagram illustrating a circuit block.
  • FIG. 7 is a diagram illustrating a circuit block.
  • FIG. 6 illustrates a pixel circuit.
  • FIG. 18 is a block diagram illustrating a display device. The figure explaining the structural example of a neural network.
  • FIG. 18 is a block diagram illustrating a display device.
  • FIG. 6 is a diagram for explaining the configuration of pixels used for simulation. The figure explaining the result of simulation. The figure explaining the result of simulation. The figure explaining the result of simulation. The figure explaining the result of simulation.
  • FIG. 5 is a diagram illustrating a configuration of a pixel.
  • FIG. 5 is a diagram illustrating a configuration of a pixel.
  • FIG. 8 illustrates a display device. The figure explaining a touch panel.
  • FIG. 8 illustrates a display device.
  • FIG. 7 illustrates a transistor.
  • FIG. 7 illustrates a transistor.
  • FIG. 7 illustrates a transistor.
  • 5A to 5C illustrate electronic devices.
  • Embodiment 1 In this embodiment, a display device which is an embodiment of the present invention will be described with reference to the drawings.
  • One embodiment of the present invention is a display device which can appropriately display two image data for high resolution and low resolution without up-converting or down-converting.
  • the first data line and the first transistor included in each pixel are routed to supply individual data to each pixel.
  • the same data is supplied to the plurality of pixels through the second transistor electrically connected to the second data line and the plurality of pixels.
  • switching can be performed without up-converting or down-converting by switching the supply path of the image data as described above.
  • the image data for high resolution corresponds to, for example, data corresponding to 8K4K (number of pixels: 7680 ⁇ 4320).
  • the image data for low resolution corresponds to, for example, data having an amount of information corresponding to 4K 2 K (number of pixels: 3840 ⁇ 2160). That is, it is assumed that the ratio of the number of valid data (corresponding to the number of valid pixels) of the high resolution image data and the low resolution image data is 4: 1.
  • the image data for high resolution is not limited to the above example, but the data corresponding to 4K2K, the image data for low resolution is FullHD (number of pixels: It may be data corresponding to 1920 ⁇ 1080).
  • the image data for high resolution may be data corresponding to 16K8K (number of pixels: 15360 ⁇ 8640), and the image data for low resolution may be data corresponding to 8K4K.
  • a storage node is provided for each pixel, and the first data can be held in the storage node.
  • the first data is generated by an external device and can be written to each pixel.
  • the first data is added to the second data by capacitive coupling and can be supplied to the display element. Alternatively, after the second data is written to the storage node, the first data can be added by capacitive coupling.
  • the display device can display the corrected image.
  • the correction it is possible to up-convert the image within the pixel even when performing the low resolution display described above.
  • a partial or entire image in the display area can be corrected to display a wide dynamic range.
  • by using different image data as the first data and the second data arbitrary images can be superimposed and displayed.
  • FIG. 1 is a diagram illustrating a part (four pixels) of a pixel array arranged in a matrix in a display device of one embodiment of the present invention.
  • the transistor 102, the capacitor 103, and the circuit block 110 are provided in one pixel 10.
  • the circuit block 110 can include a transistor, a capacitor, a display element, and the like, and the details will be described later.
  • symbol represent a specific line
  • i and j represent a specific column.
  • the transistor 101 electrically connected to the four pixels 10 is provided.
  • the transistor 101 is arranged in an m-th row and a j-th column (m and j are natural numbers of 1 or more) in an arrangement different from that of the pixel 10.
  • m-th row be provided between the n-th row and the (n + 1) -th row.
  • J-th column be provided between the i-th column and the (i + x) -th column.
  • the transistor 101 is an element of each pixel 10 and can be said to be shared by each pixel.
  • One of the source and the drain of the transistor 102 is electrically connected to one electrode of the capacitor 103.
  • One electrode of the capacitive element 103 is electrically connected to the circuit block 110.
  • the other electrode of the capacitor 103 is electrically connected to one of the source and the drain of the transistor 101.
  • a wiring to which one of the source and the drain of the transistor 102, one electrode of the capacitor 103, and the circuit block are connected is a node NM.
  • the elements of the circuit block 110 connected to the node NM can make the node NM floating.
  • the gate of the transistor 102 is electrically connected to the wiring 121.
  • the gate of the transistor 101 is electrically connected to the wiring 122.
  • the other of the source and the drain of the transistor 102 is electrically connected to the wiring 124.
  • the other of the source and the drain of the transistor 101 is electrically connected to the wiring 125.
  • the wirings 121 and 122 can have a function as a signal line for controlling the operation of the transistor.
  • the wirings 124 and 125 can have a function as signal lines for supplying image data or correction data.
  • the wiring 124 can also be said to be a signal line for writing data to the node NM.
  • the node NM is a storage node, and by turning on the transistor 102, data supplied to the wiring 124 can be written to the node NM.
  • a transistor with extremely low off-state current as the transistor 102, the potential of the node NM can be held for a long time.
  • a transistor in which a metal oxide is used for a channel formation region hereinafter referred to as an OS transistor can be used as the transistor.
  • the OS transistor may be applied not only to the transistor 102 but also to other transistors included in the pixel. Further, a transistor having Si in a channel formation region (hereinafter, a Si transistor) may be applied to the transistor 102. Alternatively, both an OS transistor and a Si transistor may be used. As the above-mentioned Si transistor, a transistor having amorphous silicon, a transistor having crystalline silicon (typically, low temperature polysilicon, single crystal silicon) and the like can be mentioned.
  • a metal oxide having an energy gap of 2 eV or more, preferably 2.5 eV or more, more preferably 3 eV or more can be used.
  • an oxide semiconductor containing indium, or the like can be used, for example, the following CAAC-OS or CAC-OS can be used.
  • CAAC-OS atoms constituting a crystal are stable and suitable for a transistor or the like in which reliability is important.
  • CAC-OS exhibits high mobility characteristics, it is suitable for a transistor or the like which performs high-speed driving.
  • An OS transistor exhibits extremely low off-current characteristics because of its large energy gap.
  • the OS transistor has characteristics different from that of the Si transistor, such as no impact ionization, avalanche breakdown, short channel effect, and the like, and can form a highly reliable circuit.
  • the semiconductor layer included in the OS transistor is, for example, an In-M-Zn-based oxide containing indium, zinc and M (a metal such as aluminum, titanium, gallium, germanium, yttrium, zirconium, lanthanum, cerium, tin, neodymium or hafnium).
  • the film can be represented by
  • the oxide semiconductor forming the semiconductor layer is an In-M-Zn-based oxide
  • the atomic ratio of metal elements in a sputtering target used for forming the In-M-Zn oxide is In ⁇ M, Zn It is preferable to satisfy ⁇ M.
  • the atomic ratio of the semiconductor layer to be formed includes a variation of plus or minus 40% of the atomic ratio of the metal element contained in the sputtering target.
  • an oxide semiconductor with low carrier density is used.
  • the semiconductor layer has a carrier density of 1 ⁇ 10 17 / cm 3 or less, preferably 1 ⁇ 10 15 / cm 3 or less, more preferably 1 ⁇ 10 13 / cm 3 or less, more preferably 1 ⁇ 10 11 / cm 3 3 or less, more preferably less than 1 ⁇ 10 10 / cm 3, it is possible to use an oxide semiconductor of 1 ⁇ 10 -9 / cm 3 or more carrier density.
  • Such an oxide semiconductor is referred to as a high purity intrinsic or substantially high purity intrinsic oxide semiconductor.
  • the oxide semiconductor can be said to be an oxide semiconductor having low density of defect states and stable characteristics.
  • composition is not limited to those described above, and a composition having an appropriate composition may be used in accordance with the semiconductor characteristics and electrical characteristics (field effect mobility, threshold voltage, and the like) of the required transistor.
  • semiconductor characteristics and electrical characteristics field effect mobility, threshold voltage, and the like
  • the concentration of silicon or carbon (the concentration obtained by secondary ion mass spectrometry) in the semiconductor layer is 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the concentration of alkali metal or alkaline earth metal (concentration obtained by secondary ion mass spectrometry) in the semiconductor layer is 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less make it
  • the nitrogen concentration (the concentration obtained by secondary ion mass spectrometry) in the semiconductor layer is preferably 5 ⁇ 10 18 atoms / cm 3 or less.
  • the semiconductor layer may have, for example, a non-single crystal structure.
  • the non-single crystal structure includes, for example, a CAAC-OS (C-Axis Aligned Crystalline Oxide Semiconductor) having a crystal aligned in the c-axis, a polycrystalline structure, a microcrystalline structure, or an amorphous structure.
  • CAAC-OS C-Axis Aligned Crystalline Oxide Semiconductor
  • the amorphous structure has the highest density of defect states
  • CAAC-OS has the lowest density of defect states.
  • the oxide semiconductor film having an amorphous structure has, for example, disordered atomic arrangement and no crystalline component.
  • the oxide film having an amorphous structure has, for example, a completely amorphous structure and no crystal part.
  • the semiconductor layer may be a mixed film having two or more of a region having an amorphous structure, a region having a microcrystalline structure, a region having a polycrystalline structure, a region having a CAAC-OS, and a region having a single crystal structure.
  • the mixed film may have, for example, a single layer structure or a laminated structure including any two or more of the above-described regions.
  • CAC Cloud-Aligned Composite
  • the CAC-OS is, for example, a configuration of a material in which an element included in an oxide semiconductor is unevenly distributed in a size of 0.5 nm to 10 nm, preferably 1 nm to 2 nm, or in the vicinity thereof.
  • an element included in an oxide semiconductor is unevenly distributed in a size of 0.5 nm to 10 nm, preferably 1 nm to 2 nm, or in the vicinity thereof.
  • the oxide semiconductor one or more metal elements are unevenly distributed, and a region including the metal element has a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 2 nm or less
  • the state of mixing in is also called mosaic or patch.
  • the oxide semiconductor preferably contains at least indium.
  • One or more selected from the above may be included.
  • CAC-OS in the In-Ga-Zn oxide is an indium oxide (hereinafter referred to as InO).
  • InO indium oxide
  • X1 X1 is a real number greater than 0
  • indium zinc oxide hereinafter, In X2 Zn Y2 O Z2 (X2, Y2, and Z2 are real numbers greater than 0)
  • GaO X3 X3 is a real number greater than 0)
  • Ga X4 Zn Y4 O Z4 X4, Y4, and Z4 are real numbers greater than 0) to.
  • the material becomes mosaic by separate into, mosaic InO X1 or in X2 Zn Y2 O Z2, is a configuration in which uniformly distributed in the film (hereinafter Also referred to as a cloud-like.)
  • the CAC-OS is a complex oxide semiconductor having a structure in which a region in which GaO X3 is a main component and a region in which In X 2 Zn Y 2 O Z 2 or InO X 1 is a main component are mixed.
  • the ratio of the atomic ratio of In to the element M in the first region is larger than the atomic ratio of In to the element M in the second region, It is assumed that the concentration of In is higher than that in the region 2.
  • IGZO is a common name and may refer to one compound of In, Ga, Zn, and O. Representative examples are represented by InGaO 3 (ZnO) m1 (m1 is a natural number), or In (1 + x0) Ga ( 1-x0) O 3 (ZnO) m0 (-1 ⁇ x0 ⁇ 1, m0 is an arbitrary number) Crystalline compounds are mentioned.
  • the crystalline compound has a single crystal structure, a polycrystalline structure, or a CAAC structure.
  • the CAAC structure is a crystal structure in which a plurality of IGZO nanocrystals have c-axis orientation and are connected without orientation in the a-b plane.
  • CAC-OS relates to the material configuration of an oxide semiconductor.
  • the CAC-OS refers to a region observed in the form of nanoparticles mainly composed of Ga in a material configuration including In, Ga, Zn, and O, and nanoparticles composed mainly of In in some components.
  • region observed in shape says the structure currently disperse
  • CAC-OS does not include a stacked structure of two or more types of films different in composition. For example, a structure including two layers of a film containing In as a main component and a film containing Ga as a main component is not included.
  • the CAC-OS may be a region observed in the form of nanoparticles mainly composed of the metal element, and a nano mainly composed of In as a main component.
  • region observed in particle form says the structure currently each disperse
  • the CAC-OS can be formed by, for example, a sputtering method under conditions in which the substrate is not intentionally heated.
  • one or more selected from an inert gas (typically, argon), an oxygen gas, and a nitrogen gas may be used as a deposition gas.
  • an inert gas typically, argon
  • oxygen gas typically, oxygen gas
  • a nitrogen gas may be used as a deposition gas.
  • the flow rate ratio of the oxygen gas to the total flow rate of the film forming gas at the time of film formation is preferably as low as possible.
  • the flow rate ratio of the oxygen gas is 0% to 30%, preferably 0% to 10%. .
  • CAC-OS has a feature that a clear peak is not observed when it is measured using a ⁇ / 2 ⁇ scan by the Out-of-plane method, which is one of X-ray diffraction (XRD) measurement methods. Have. That is, it can be understood from X-ray diffraction that the orientation in the a-b plane direction and the c-axis direction of the measurement region is not seen.
  • XRD X-ray diffraction
  • the CAC-OS has a ring-like high luminance region and a plurality of ring regions. A bright spot is observed. Therefore, it can be seen from the electron diffraction pattern that the crystal structure of the CAC-OS has an nc (nano-crystal) structure having no orientation in the planar direction and in the cross-sectional direction.
  • GaO X3 is a main component by EDX mapping acquired using energy dispersive X-ray spectroscopy (EDX: Energy Dispersive X-ray spectroscopy) It can be confirmed that the region and the region containing In X 2 Zn Y 2 O Z 2 or In O X 1 as the main component have a structure in which the regions are localized and mixed.
  • EDX Energy Dispersive X-ray spectroscopy
  • the CAC-OS has a structure different from the IGZO compound in which the metal element is uniformly distributed, and has different properties from the IGZO compound. That is, CAC-OS is phase-separated into a region in which GaO X3 or the like is a main component and a region in which In X2 Zn Y2 O Z2 or InO X1 is a main component, and a region in which each element is a main component Has a mosaic-like structure.
  • the region whose main component is In X2 Zn Y2 O Z2 or InO X1 is a region whose conductivity is higher than the region whose main component is GaO X3 or the like. That is, when carriers flow in a region mainly containing In X2 Zn Y2 O Z2 or InO X1 , conductivity as an oxide semiconductor is exhibited. Therefore, high field-effect mobility ( ⁇ ) can be realized by cloud-like distribution in a region of the oxide semiconductor of a region containing In X 2 Zn Y 2 O Z 2 or InO X 1 as a main component.
  • the region in which GaO X3 or the like is a main component is a region in which the insulating property is higher than the region in which In X2 Zn Y2 O Z2 or InO X1 is a main component. That is, by distributing a region containing GaO X 3 or the like as a main component in the oxide semiconductor, leakage current can be suppressed and favorable switching operation can be realized.
  • CAC-OS when CAC-OS is used for a semiconductor element, the insulating property caused by GaO X3 and the like and the conductivity caused by In X 2 Zn Y 2 O Z 2 or InO X 1 act complementarily to achieve high results. On current (I on ) and high field effect mobility ( ⁇ ) can be realized.
  • CAC-OS is suitable as a constituent material of various semiconductor devices.
  • the operation is, for example, a display device corresponding to 8K4K with the number of pixels, and corresponds to the case of inputting image data for high resolution (8K4K data). Although the description is given for one pixel 10, the same operation can be applied to the other pixels 10.
  • the high potential is represented by “H”, the low potential by “L”, and the specific potential between the high potential and the low potential by “M”.
  • M may be a reference potential such as 0 V or GND, for example, but may be another potential.
  • the image data for high resolution is “VsH”, and the correction data for high resolution is “Vp1”.
  • VsH can be referred to as arbitrary first data
  • Vp1 can be referred to as arbitrary second data.
  • FIG. 2 A1
  • the change in potential due to capacitive coupling depends on the capacitance ratio between the supply side and the supply side, but for the sake of clarity, it is assumed that the capacitance value of the node NM is a sufficiently small value.
  • the transistor 101 When the potential of the wiring 121 is “H”, the potential of the wiring 122 is “H”, the potential of the wiring 124 is “VsH”, and the potential of the wiring 125 is “M” at time T1, the transistor 101 is turned on. The potential of the other of the electrodes becomes “M”.
  • the operation is a reset operation for performing a later correction operation (capacitive coupling operation).
  • the transistor 102 is turned on, and the potential of the wiring 124 (image data “VsH”) is written to the node NM.
  • FIGS. 2A1 and 2A2 can be performed continuously in one horizontal period.
  • the operation in FIG. 2A1 may be performed in the kth frame (k is a natural number), and the operation in FIG. 2A2 may be performed in the k + 1th frame.
  • the transistor 101 When the potential of the wiring 121 is “L”, the potential of the wiring 122 is “H”, the potential of the wiring 124 is “M”, and the potential of the wiring 125 is “Vp1” at time T11, the transistor 101 is turned on and the capacitor 103 Thus, the potential "Vp1" of the wiring 125 is added to the potential of the node NM.
  • “Vp1” is correction data
  • the node NM has a potential “VsH + Vp1” in which the correction data “Vp1” is added to the image data “VsH”.
  • the transistor 101 becomes nonconductive. Is held at "VsH + Vp1".
  • display operation is performed in accordance with the potential of the node NM.
  • the display operation may be performed from time T1 or time T11.
  • the potential of the wiring 125 may be maintained at “M” at time T11.
  • the potential of the wiring 122 may be “L” so that the transistor 101 does not conduct.
  • the operation is, for example, a display device corresponding to 8K4K in pixel count and corresponds to the case of inputting image data for low resolution (4K2K data).
  • VsL image data for low resolution
  • Vp2 correction data for low resolution
  • the transistor 101 When the potential of the wiring 121 is “H”, the potential of the wiring 122 is “H”, the potential of the wiring 124 is “Vp2", and the potential of the wiring 125 is "M" at time T1, the transistor 101 is turned on. The potential of the other of the electrodes becomes “M”.
  • the operation is a reset operation for performing a later correction operation (capacitive coupling operation).
  • the transistor 102 is turned on, and the potential (correction data “Vp2”) of the wiring 124 is written to the node NM.
  • the transistors 101 and 102 become nonconductive.
  • the image data "Vp2" is held in the node NM.
  • FIGS. 2B1 and 2B can be performed continuously in one horizontal period.
  • the operation in FIG. 2 (B1) may be performed in the k-th frame
  • the operation in FIG. 2 (B2) may be performed in the (k + 1) -th frame.
  • the transistor 101 When the potential of the wiring 121 is “L”, the potential of the wiring 122 is “H”, the potential of the wiring 124 is “M”, and the potential of the wiring 125 is “VsL” at time T11, the transistor 101 is turned on and the capacitor 103 Thus, the potential “VsL” of the wiring 125 is added to the potential of the node NM.
  • “VsL” is image data
  • the node NM has a potential “Vp2 + VsL” in which the image data “VsL” is added to the correction data “Vp2”.
  • the transistor 101 becomes nonconductive. Is held at "Vp 2 + VsL”.
  • display operation is performed in accordance with the potential of the node NM.
  • the display operation may be performed from time T11.
  • the potential of the wiring 124 may be maintained at “M” at time T1.
  • the potential of the wiring 125 may be maintained at “M” at time T11.
  • the potential of the wiring 122 may be “L” so that the transistor 101 does not conduct.
  • the original image data can be input to the display device without up-converting or down-converting, and appropriate display can be performed.
  • correction suitable for image display can be performed.
  • the number of pixels of the 8K4K display device is four times the number of pixels of the 4K2K display device. That is, to simply display the image data displayed by one pixel of the 4K2K display device by the 8K4K display device, the same image data is displayed by four pixels in the horizontal and vertical directions.
  • FIG. 3A is a diagram for explaining an image with upconversion. From the left, a diagram in which the original image (image data S1) is displayed in one pixel for a 4K2K display device, a diagram in which the image data S1 is displayed in four pixels for an 8K4K display device without upconversion, with upconversion The image data S0 to S2 are displayed on four pixels for the 8K4K display device.
  • the image data S1 is displayed in all four pixels before the up conversion, but after the up conversion, the image data S0 to S2 are applied to each pixel to improve the resolution. can do.
  • FIG. 3B is a diagram for explaining the up conversion operation in the pixel 10.
  • arbitrary correction data can be added to the image data. Therefore, the original image data S1 is supplied to each pixel as it is.
  • W1 to W3 are supplied to each pixel as correction data.
  • the method of generating W1 to W3 is not limited.
  • the correction data may be generated in real time using an external device, or the correction data stored in the recording medium may be read out and synchronized with the image data S1.
  • each correction data (W1, W2, or W3) is added to the image data S1 supplied to each pixel, and new image data S0 to S2 are generated. Therefore, it is possible to perform display by up-converting the original image data S1.
  • the load on the external device is large because new image data itself is generated.
  • the load of the external device can be reduced because the image data supplied is not changed, and new image data is generated by the pixels to which the correction data is supplied.
  • an operation for generating new image data with pixels can be performed in few steps, and a display device with a large number of pixels and a short horizontal period can also be used.
  • the operation can be applied to the entire operation of adding and displaying two image data.
  • the present invention may be applied to an operation of superimposing and displaying a character image on a certain image.
  • the present invention may be applied to an operation of overlapping different images.
  • FIGS. 4A to 4C are examples of a configuration that can be applied to the circuit block 110 and that includes an EL element as a display element.
  • the structure illustrated in FIG. 4A includes the transistor 111, the capacitor 113, and the EL element 114.
  • One of the source and the drain of the transistor 111 is electrically connected to one electrode of the EL element 114.
  • One electrode of the EL element 114 is electrically connected to one electrode of the capacitor 113.
  • the other electrode of the capacitor 113 is electrically connected to the gate of the transistor 111.
  • the gate of the transistor 111 is electrically connected to the node NM.
  • the other of the source and the drain of the transistor 111 is electrically connected to the wiring 128.
  • the other electrode of the EL element 114 is electrically connected to the wiring 129.
  • the wirings 128 and 129 have a function of supplying power.
  • the wiring 128 can supply high potential power.
  • the wiring 129 can supply low potential power.
  • FIG. 4B shows a structure in which the transistor 112 is added to the structure of FIG. 4A.
  • One of the source and the drain of the transistor 112 is electrically connected to one of the source and the drain of the transistor 111.
  • the other of the source and the drain of the transistor 112 is electrically connected to the EL element 114.
  • the gate of the transistor 112 is electrically connected to the wiring 126.
  • the wiring 126 can have a function as a signal line for controlling conduction of the transistor 112.
  • FIG. 4C shows a structure in which the transistor 115 is added to the structure of FIG. 4B.
  • One of the source and the drain of the transistor 115 is electrically connected to one of the source and the drain of the transistor 111.
  • the other of the source and the drain of the transistor 115 is electrically connected to the wiring 130.
  • the gate of the transistor 115 is electrically connected to the wiring 131.
  • the wiring 131 can have a function as a signal line for controlling conduction of the transistor 115. Note that the gate of the transistor 115 may be electrically connected to the wiring 122.
  • the wiring 130 can be connected to the circuit 120 and has a function as a monitor line for obtaining the electrical characteristics of the transistor 111.
  • writing of image data can also be stabilized by supplying a specific potential from the wiring 130 to one of the source and the drain of the transistor 111 through the transistor 115.
  • the circuit 120 can generate a potential for correcting the threshold voltage of the transistor 111 as the correction data (Vp2) described above.
  • 5A to 5C are examples of a configuration that can be applied to the circuit block 110 and includes a liquid crystal element as a display element.
  • the structure illustrated in FIG. 5A includes the capacitor 116 and the liquid crystal element 117.
  • One electrode of the liquid crystal element 117 is electrically connected to one electrode of the capacitor 116.
  • One electrode of capacitive element 116 is electrically connected to node NM.
  • the other electrode of the capacitor 116 is electrically connected to the wiring 132.
  • the other electrode of the liquid crystal element 117 is electrically connected to the wiring 133.
  • the wirings 132 and 133 have a function of supplying power.
  • the wirings 132 and 133 can supply a reference potential such as GND or 0 V or an arbitrary potential.
  • the operation of the liquid crystal element 117 is started when the potential of the node NM becomes equal to or higher than the operation threshold value of the liquid crystal element 117. Therefore, the display operation may start at the stage of time T1 of the timing chart shown in FIGS. 2A1 and 2B1, and it is preferable to use the operation without the correction.
  • an operation such as turning off the backlight until time T12 shown in FIG. 2 (A2) and (B2) is used together to visually recognize even if an unnecessary display operation is performed. Can be prevented.
  • FIG. 5B shows a structure in which a transistor 118 is added to the structure of FIG. 5A.
  • One of the source and the drain of the transistor 118 is electrically connected to one electrode of the capacitor 116.
  • the other of the source and the drain of the transistor 118 is electrically connected to the node NM.
  • the gate of the transistor 118 is electrically connected to the wiring 126.
  • the wiring 126 can have a function as a signal line which controls the conduction of the transistor 118.
  • the potential of the node NM is applied to the liquid crystal element 117 as the transistor 118 is turned on. Therefore, the operation of the liquid crystal element can be started after time T12 in the timing charts shown in FIGS. 2A2 and 2B, which is suitable for an operation involving a correction.
  • the potential supplied to the capacitor 116 and the liquid crystal element 117 continues to be held in the non-conductive state of the transistor 118, the potential supplied to the capacitor 116 and the liquid crystal element 117 is reset before the image data is rewritten.
  • the reset potential may be supplied to the wiring 124 and the transistor 102 and the transistor 118 may be simultaneously turned on.
  • FIG. 5C shows a structure in which a transistor 119 is added to the structure of FIG. 5B.
  • One of the source and the drain of the transistor 119 is electrically connected to one electrode of the liquid crystal element 117.
  • the other of the source and the drain of the transistor 119 is electrically connected to the wiring 130.
  • the gate of the transistor 119 is electrically connected to the wiring 131.
  • the wiring 131 can have a function as a signal line for controlling conduction of the transistor 119. Note that the gate of the transistor 119 may be electrically connected to the wiring 122.
  • the circuit 120 electrically connected to the wiring 130 is similar to the description in FIG. 4C described above, and may have a function of resetting the potential supplied to the capacitor 116 and the liquid crystal element 117. Good.
  • the transistors 101 and 102 may have a structure in which a back gate is provided.
  • FIG. 6A shows a configuration in which the back gate is electrically connected to the front gate, and has an effect of increasing the on current.
  • FIG. 6B illustrates a structure in which the back gate is electrically connected to the wiring 134 which can supply a constant potential, and the threshold voltage of the transistor can be controlled. Note that back gates may be provided in the transistors included in the circuit block 110 illustrated in FIGS. 4A to 4C and 5A to 5C.
  • FIG. 7 is an example of a block diagram of a display device of one embodiment of the present invention.
  • the display device includes a pixel array 11 in which pixels 10 are provided in a matrix, row drivers 12 and 13, column drivers 14 and 15, a circuit 16, and selection circuits 17 and 18.
  • a shift register circuit or a decoder circuit can be used for the row drivers 12 and 13 and the column drivers 14 and 15, for example.
  • the circuit 16 has a function of generating correction data.
  • the circuit 16 can also be referred to as an external device for generating correction data.
  • the low driver 12 is electrically connected to the wiring 121 and can control conduction of the transistor 102.
  • the low driver 13 is electrically connected to the wiring 122 and can control conduction of the transistor 101.
  • the column driver 14 is electrically connected to the wiring 124, and the column driver 15 is electrically connected to the wiring 125.
  • Image data “VsH” for example, 8K4K data
  • image data “VsL” for example, 4K2K data
  • the correction data “Vp1” is generated and output to the column driver 15 through the selection circuit 18.
  • the correction data "Vp2” is generated and output to the column driver 14 via the selection circuit 17.
  • the image data "VsH” can be input to the column driver 14 via the selection circuit 17.
  • the image data “VsL” can be input to the column driver 15 via the selection circuit 18.
  • the correction data Vp1 and the correction data Vp2 are input from the outside, they can be input to the column driver 14 or the column driver 15 through the selection circuit 17 or the selection circuit 18.
  • the circuit 16 may have a neural network.
  • highly accurate correction data can be generated by using a deep neural network in which a large number of images are learned as teacher data.
  • the neural network NN can be configured by an input layer IL, an output layer OL, and an intermediate layer (hidden layer) HL.
  • Each of the input layer IL, the output layer OL, and the intermediate layer HL has one or more neurons (units).
  • the intermediate layer HL may be a single layer or two or more layers.
  • a neural network having two or more intermediate layers HL can be called DNN (deep neural network), and learning using a deep neural network can also be called deep learning.
  • Input data is input to each neuron in the input layer IL, an output signal of a neuron in the front or rear layer is input to each neuron in the intermediate layer HL, and an output from a neuron in the front layer is input to each neuron in the output layer OL A signal is input.
  • Each neuron may be connected to all neurons in the previous and subsequent layers (total connection) or may be connected to some neurons.
  • FIG. 8 (B) shows an example of operation by a neuron.
  • a neuron N and two neurons in the front layer outputting signals to the neuron N are shown.
  • the output x 1 of the anterior layer neuron and the output x 2 of the anterior layer neuron are input to the neuron N.
  • the operation by the neuron includes the operation of adding the product of the output of the anterior layer neuron and the weight, that is, the product-sum operation (x 1 w 1 + x 2 w 2 above ).
  • This product-sum operation may be performed on software using a program or may be performed by hardware.
  • a product-sum operation circuit can be used.
  • a digital circuit or an analog circuit may be used as this product-sum operation circuit.
  • the product-sum operation circuit may be configured by a Si transistor or may be configured by an OS transistor.
  • the OS transistor since the OS transistor has extremely small off-state current, the OS transistor is suitable as a transistor forming an analog memory of a product-sum operation circuit. Note that the product-sum operation circuit may be configured using both a Si transistor and an OS transistor.
  • the function of the low driver 13 may be integrated into the low driver 12.
  • the function of the column driver 15 may be integrated into the column driver 14. At this time, the correction data and the image data, and the output data of the circuit 16 are input to the selection circuit 19, and any data is output to the column driver 14 at an appropriate timing.
  • the row driver 12 can be configured, for example, by combining the shift register 20 and the buffer circuit 21. By controlling conduction of the buffer circuit 21, data can be selectively output to the wiring 121 or the wiring 122. Also, the column driver 14 can be configured, for example, by combining the shift register 22 and the selection circuit 23. Data can be selectively output to the wiring 124 or the wiring 125 by the selection circuit 23.
  • drivers used for different resolutions of image data are different. Therefore, for example, when performing a display operation with low resolution and no correction, the row driver 13 and the column driver 15 can be operated, and the operations of the row driver 12 and the column driver 14 can be stopped. Further, each of the wirings 122 and 125 to be used is a half of the wirings 121 and 124 not to be used, and power consumed for charging and discharging data can also be reduced. Further, in the configuration shown in FIG. 8, when the same display operation is performed, the power can be reduced by reducing the number of output stages of the driver to half.
  • FIGS. 11A to 11C show simulation results for verifying high-resolution display (without correction).
  • FIG. 11A is a timing chart used for verification. By turning on the transistor 102 from time T1 to T2 in FIG. 11A, writing of image data (V DATA ) from the wiring 124 is performed.
  • V DATA image data
  • FIG. 11B shows the result of simulating the current (I LED ) supplied by the EL element 114 to the image data (V DATA ).
  • FIG. 11B is a simulation result for one pixel, but it has been confirmed that gradation display can be performed with any of the pixels (pix1 to pix4).
  • FIG. 11C shows a result of simulating a change in the potential (V NM ) of the node NM with respect to the image data (V DATA ). It has been confirmed that the potential (V NM ) of the node NM is proportional to the image data "V DATA " in any pixel.
  • V DATA the high resolution image data supplied from the wiring 124 can be displayed.
  • FIGS. 12A to 12C show simulation results for verifying a low resolution display (without correction).
  • 12A and 12B are timing charts used for verification.
  • the potential of the node NM is reset.
  • the transistor 101 is turned on to write image data (V DATA ) from the wiring 125.
  • FIG. 12C shows the result of simulating the current (I LED ) supplied from the EL element 114 to the image data (V DATA ).
  • FIG. 12B is a simulation result for one pixel, but it has been confirmed that gradation display can be performed with any pixel (pix1 to pix4).
  • FIG. 12D shows a result of simulating a change in the potential (V NM ) of the node NM with respect to the image data (V DATA ). It has been confirmed that the potential (V NM ) of the node NM is proportional to the image data (V DATA ) at any pixel.
  • V DATA low resolution image data supplied from the wiring 125
  • FIGS. 13A to 13C show simulation results for verifying low-resolution display (with correction).
  • FIGS. 13A and 13B are timing charts used for verification.
  • the correction data (Vp) is written from the wiring 124 to the node NM at times T1 to T2 in FIG.
  • the transistor 101 is made conductive to write image data (V DATA ) from the wiring 125.
  • FIG. 13C shows the result of simulating the current (I LED ) supplied from the EL element 114 to the image data for each correction data. It has been confirmed that gradation display can be performed in any case where 1 V to 8 V is written as correction data (Vp) and combined with image data (V DATA ).
  • FIG. 13D shows the result of simulating the change of the potential (V NM ) of the node NM with respect to the image data (V DATA ) for each of the correction data (Vp).
  • V NM potential of node NM
  • Vp correction data
  • V DATA low resolution image data supplied from the wiring 125
  • Vp correction data supplied from the wiring 124
  • FIG. 14 is an example of a case where the pixel of one embodiment of the present invention is applied to an EL display device capable of color display.
  • a pixel of a display device capable of color display has a combination of sub-pixels emitting respective colors of R (red) and G (green) and B (blue).
  • three sub-pixels of the sub-pixel 10R, the sub-pixel 10G, and the sub-pixel 10B arranged in the horizontal direction constitute one pixel, which represents four pixels in the horizontal and vertical directions.
  • wiring such as a power supply line is omitted.
  • the correction data Vp1 or the image data VsL is input to four pixels (corresponding to four sub-pixels emitting the same color) arranged in a matrix via the transistor 101.
  • the wiring 124 electrically connected to each sub-pixel is provided for each column, but the wiring 125 electrically connected to the transistor 101 is provided for every two sub-pixels in the horizontal direction.
  • one wiring 124 [i + 1] is provided between the sub-pixel 10R and the sub-pixel 10G, and between the sub-pixel 10G and the sub-pixel 10B.
  • Two wires 124 [i + 2] and 125 [j + 1] are provided. Therefore, when making the layout of each element as dense as possible, it becomes difficult to make the distance between each sub-pixel (the distance between elements having the same function) constant.
  • the pixel electrodes connected to the sub-pixel 10R, the sub-pixel 10G, and the sub-pixel 10B are the electrodes 25R, 25G, and 25B, respectively, the electrodes 25R, 25G, and 25B are arranged at equal intervals as illustrated in FIG. It is preferable to set it as a structure.
  • the pixel electrode can be said to be an element of each sub-pixel, it is another element here for the sake of clarity.
  • the configuration is effective for a top emission type EL display device or a reflection type liquid crystal display device.
  • FIG. 15 is an example of a case where the pixel of one embodiment of the present invention is applied to a liquid crystal display device capable of color display.
  • the wiring 132 [j] electrically connected to the other electrode of the capacitor 116 is a subpixel and the subpixel
  • the capacitance element 116 included in the sub-pixel 10R and the sub-pixel 10G is electrically connected to the wiring 132.
  • the capacitance element 116 included in the sub-pixel 10B is an adjacent pixel. It may be electrically connected to the wiring 132 [j + 1] provided between the sub-pixel 10R and the sub-pixel 10R.
  • This embodiment can be implemented in appropriate combination with the structures described in the other embodiments and the like.
  • Second Embodiment a structural example of a display element using a liquid crystal element and a structural example of a display device using an EL element will be described. In the present embodiment, descriptions of the elements, operations, and functions of the display device described in Embodiment 1 will be omitted.
  • 16A to 16C illustrate a structure of a display device which can use one embodiment of the present invention.
  • a sealant 4005 is provided so as to surround the display portion 215 provided over the first substrate 4001, and the display portion 215 includes the first substrate 4001, the sealant 4005, and the second substrate 4006. Is sealed by
  • the display unit 215 is provided with the pixel array 11 shown in FIG. 7 or 9 of the first embodiment. Note that a scan line driver circuit described below corresponds to a low driver, and a signal line driver circuit corresponds to a column driver.
  • the scan line driver circuit 221a, the signal line driver circuit 231a, the signal line driver circuit 232a, and the common line driver circuit 241a each include a plurality of integrated circuits 4042 provided over a printed substrate 4041.
  • the integrated circuit 4042 is formed of a single crystal semiconductor or a polycrystalline semiconductor.
  • the signal line driver circuit 231 a and the signal line driver circuit 232 a have the function of the column driver described in Embodiment 1.
  • the scan line driver circuit 221 a has the function of the row driver described in Embodiment 1.
  • the common line driver circuit 241 a has a function of supplying a prescribed potential to the wiring for supplying power and the wiring for supplying Vref described in Embodiment 1.
  • Various signals and potentials supplied to the scan line driver circuit 221 a, the common line driver circuit 241 a, the signal line driver circuit 231 a, and the signal line driver circuit 232 a are supplied through a flexible printed circuit (FPC) 4018.
  • FPC flexible printed circuit
  • the integrated circuit 4042 included in the scan line driver circuit 221 a and the common line driver circuit 241 a has a function of supplying a selection signal to the display portion 215.
  • the integrated circuit 4042 included in the signal line driver circuit 231 a and the signal line driver circuit 232 a has a function of supplying image data to the display portion 215.
  • the integrated circuit 4042 is mounted in a region different from a region surrounded by the sealant 4005 on the first substrate 4001.
  • connection method of the integrated circuit 4042 is not particularly limited, and wire bonding, COG (chip on glass), TCP (tape carrier package), COF (chip on film), or the like may be used. it can.
  • FIG. 16B illustrates an example in which the integrated circuit 4042 included in the signal line driver circuit 231a and the signal line driver circuit 232a is mounted by a COG method.
  • part or all of the driver circuit can be integrally formed over the same first substrate 4001 as the display portion 215, whereby a system on panel can be formed.
  • FIG. 16B illustrates an example in which the scan line driver circuit 221 a and the common line driver circuit 241 a are formed over the same substrate as the display portion 215.
  • the driver circuit By forming the driver circuit at the same time as the pixel circuit in the display portion 215, the number of components can be reduced. Thus, the productivity can be improved.
  • a sealant 4005 is provided so as to surround the display portion 215 provided over the first substrate 4001, the scan line driver circuit 221a, and the common line driver circuit 241a.
  • a second substrate 4006 is provided over the display portion 215, the scan line driver circuit 221a, and the common line driver circuit 241a.
  • the present invention is not limited to this structure.
  • the scan line driver circuit may be separately formed and mounted, or part of the signal line driver circuit or part of the scan line driver circuit may be separately formed and mounted.
  • the signal line driver circuit 231a and the signal line driver circuit 232a may be formed over the same substrate as the display portion 215.
  • the display device may include a panel in which the display element is sealed and a module in which an IC or the like including a controller is mounted on the panel.
  • the display portion and the scan line driver circuit provided over the first substrate each include a plurality of transistors.
  • the transistors described in the above embodiments can be applied as the transistor.
  • the structures of the transistors included in the peripheral drive circuit and the transistors included in the pixel circuit of the display portion may be the same or different.
  • the transistors included in the peripheral drive circuit may all have the same structure, or two or more types of structures may be used in combination.
  • the transistors included in the pixel circuit may all have the same structure, or two or more types of structures may be used in combination.
  • the input device 4200 can be provided over the second substrate 4006.
  • the structure in which the input device 4200 is provided in the display device illustrated in FIG. 16 can function as a touch panel.
  • the sensing element also referred to as a sensor element included in the touch panel of one embodiment of the present invention is not limited.
  • Various sensors capable of detecting the proximity or contact of a detection object such as a finger or a stylus can be applied as the detection element.
  • various systems such as an electrostatic capacity system, a resistance film system, a surface acoustic wave system, an infrared system, an optical system, a pressure-sensitive system, can be used, for example.
  • a touch panel having a capacitive sensing element is described as an example.
  • a capacitance method there are a surface type capacitance method, a projection type capacitance method, and the like. Further, as a projected capacitive system, there are a self-capacitance system, a mutual capacitance system, and the like. The mutual capacitance method is preferable because simultaneous multipoint detection becomes possible.
  • the touch panel according to one embodiment of the present invention has a structure in which a display device and a detection element which are separately manufactured are attached to each other, a structure in which a substrate supporting the display element and / or an opposite substrate are provided with electrodes forming the detection element Various configurations can be applied.
  • FIG. 17A is a perspective view of the touch panel 4210.
  • FIG. 17B is a schematic perspective view of the input device 4200. Note that only representative components are shown for the sake of clarity.
  • the touch panel 4210 has a structure in which a display device and a detection element which are separately manufactured are attached to each other.
  • the touch panel 4210 includes an input device 4200 and a display device, and these are provided in an overlapping manner.
  • the input device 4200 includes a substrate 4263, an electrode 4227, an electrode 4228, a plurality of wirings 4237, a plurality of wirings 4238, and a plurality of wirings 4239.
  • the electrode 4227 can be electrically connected to the wiring 4237 or the wiring 4239.
  • the electrode 4228 can be electrically connected to the wiring 4239.
  • the FPC 4272 b is electrically connected to each of the plurality of wirings 4237 and the plurality of wirings 4238.
  • the FPC 4272 b can be provided with an IC 4273 b.
  • a touch sensor may be provided between the first substrate 4001 and the second substrate 4006 of the display device.
  • a touch sensor is provided between the first substrate 4001 and the second substrate 4006, an optical touch sensor using a photoelectric conversion element may be used in addition to a capacitive touch sensor.
  • FIGS. 18A and 18B are cross-sectional views of a portion indicated by a dashed line N1-N2 in FIG. 16B.
  • the display devices illustrated in FIGS. 18A and 18B each include an electrode 4015, and the electrode 4015 is electrically connected to a terminal included in the FPC 4018 through an anisotropic conductive layer 4019.
  • the electrode 4015 is electrically connected to the wiring 4014 in an opening formed in the insulating layer 4112, the insulating layer 4111, and the insulating layer 4110.
  • the electrode 4015 is formed of the same conductive layer as the first electrode layer 4030, and the wiring 4014 is formed of the same conductive layer as the source electrode and the drain electrode of the transistor 4010 and the transistor 4011.
  • the display portion 215 and the scan line driver circuit 221 a which are provided over the first substrate 4001 have a plurality of transistors, and are included in the display portion 215 in FIGS. 18A and 18B.
  • the transistor 4011 included in the scan line driver circuit 221a Although bottom-gate transistors are illustrated as the transistors 4010 and 4011 in FIGS. 18A and 18B, top-gate transistors may be used.
  • the insulating layer 4112 is provided over the transistor 4010 and the transistor 4011.
  • the partition 4510 is formed over the insulating layer 4112.
  • the transistor 4010 and the transistor 4011 are provided over the insulating layer 4102.
  • the transistor 4010 and the transistor 4011 each include an electrode 4017 formed over the insulating layer 4111.
  • the electrode 4017 can function as a back gate electrode.
  • the display devices illustrated in FIGS. 18A and 18B each include a capacitor 4020.
  • the capacitor 4020 includes an electrode 4021 formed in the same step as the gate electrode of the transistor 4010, and an electrode formed in the same step as the source electrode and the drain electrode.
  • the respective electrodes overlap with each other through the insulating layer 4103.
  • the capacitance of a capacitor provided in a pixel portion of a display device is set so as to hold charge for a predetermined period, in consideration of leakage current or the like of a transistor provided in the pixel portion.
  • the capacitance of the capacitor may be set in consideration of the off current of the transistor and the like.
  • FIG. 18A illustrates an example of a liquid crystal display device using a liquid crystal element as a display element.
  • a liquid crystal element 4013 which is a display element includes a first electrode layer 4030, a second electrode layer 4031, and a liquid crystal layer 4008.
  • an insulating layer 4032 and an insulating layer 4033 which function as alignment films are provided so as to sandwich the liquid crystal layer 4008.
  • the second electrode layer 4031 is provided on the second substrate 4006 side, and the first electrode layer 4030 and the second electrode layer 4031 overlap with each other through the liquid crystal layer 4008.
  • the spacer 4035 is a columnar spacer obtained by selectively etching the insulating layer, and is provided to control a distance (cell gap) between the first electrode layer 4030 and the second electrode layer 4031. ing. A spherical spacer may be used.
  • an optical member such as a black matrix (light shielding layer), a colored layer (color filter), a polarizing member, a retardation member, and an antireflective member may be provided as appropriate.
  • an optical member such as a black matrix (light shielding layer), a colored layer (color filter), a polarizing member, a retardation member, and an antireflective member
  • circular polarization by a polarization substrate and a retardation substrate may be used.
  • a backlight, a sidelight, or the like may be used as a light source.
  • a light shielding layer 4132, a coloring layer 4131, and an insulating layer 4133 are provided between the second substrate 4006 and the second electrode layer 4031.
  • the material that can be used as the light shielding layer examples include carbon black, titanium black, metals, metal oxides, and composite oxides containing a solid solution of a plurality of metal oxides.
  • the light shielding layer may be a film containing a resin material or a thin film of an inorganic material such as metal.
  • a stacked film of films including a material of a colored layer can also be used for the light shielding layer.
  • a layered structure of a film containing a material used for a colored layer transmitting light of a certain color and a film containing a material used for a colored layer transmitting light of another color can be used. It is preferable to use a common material for the colored layer and the light shielding layer, as it is possible to share the device and simplify the process.
  • Materials usable for the colored layer include metal materials, resin materials, resin materials containing pigments or dyes, and the like.
  • the formation method of the light shielding layer and the colored layer may be performed in the same manner as the formation method of each layer described above. For example, it may be performed by an inkjet method.
  • the display devices illustrated in FIGS. 18A and 18B each include an insulating layer 4111 and an insulating layer 4104.
  • As the insulating layer 4111 and the insulating layer 4104 an insulating layer which hardly transmits an impurity element is used. By sandwiching the semiconductor layer of the transistor between the insulating layer 4111 and the insulating layer 4104, entry of impurities from the outside can be prevented.
  • a light-emitting element (EL element) using electroluminescence can be applied as a display element included in a display device.
  • the EL element has a layer containing a light-emitting compound (also referred to as “EL layer”) between a pair of electrodes.
  • a potential difference larger than the threshold voltage of the EL element is generated between the pair of electrodes, holes are injected into the EL layer from the anode side, and electrons are injected from the cathode side. The injected electrons and holes are recombined in the EL layer, and the light-emitting substance contained in the EL layer emits light.
  • EL elements are distinguished depending on whether the light emitting material is an organic compound or an inorganic compound, and in general, the former is called an organic EL element and the latter is called an inorganic EL element.
  • the organic EL element In the organic EL element, electrons are injected from one electrode and holes are injected from the other electrode to the EL layer by applying a voltage. Then, the carriers (electrons and holes) recombine to form an excited state of the light emitting organic compound, and light is emitted when the excited state returns to the ground state. From such a mechanism, such a light emitting element is referred to as a current excitation light emitting element.
  • the EL layer is a substance having a high hole injection property, a substance having a high hole transport property, a hole blocking material, a substance having a high electron transport property, a substance having a high electron injection property, or a bipolar other than a light emitting compound. It may have a polar substance (a substance having a high electron transporting property and a hole transporting property) or the like.
  • the EL layer can be formed by an evaporation method (including a vacuum evaporation method), a transfer method, a printing method, an inkjet method, a coating method, or the like.
  • Inorganic EL elements are classified into a dispersion-type inorganic EL element and a thin-film-type inorganic EL element according to the element configuration.
  • the dispersion-type inorganic EL element has a light-emitting layer in which particles of a light-emitting material are dispersed in a binder, and the light emission mechanism is donor-acceptor recombination light emission utilizing a donor level and an acceptor level.
  • the thin film type inorganic EL element has a structure in which the light emitting layer is sandwiched by dielectric layers and further sandwiched by electrodes, and the light emission mechanism is localized light emission utilizing inner shell electron transition of metal ions.
  • an organic EL element is described as a light emitting element.
  • one of at least a pair of electrodes may be transparent in order to extract light emission.
  • a transistor and a light emitting element are formed over the substrate, and top emission (top emission) structure in which light emission is extracted from the surface opposite to the substrate, or bottom emission (bottom emission) structure in which light emission is extracted from the surface of the substrate.
  • top emission (top emission) structure in which light emission is extracted from the surface opposite to the substrate
  • bottom emission (bottom emission) structure in which light emission is extracted from the surface of the substrate
  • FIG. 18B illustrates an example of a light-emitting display device (also referred to as “EL display device”) using a light-emitting element as a display element.
  • a light emitting element 4513 which is a display element is electrically connected to a transistor 4010 provided in the display portion 215.
  • the structure of the light-emitting element 4513 is a stacked structure of the first electrode layer 4030, the light-emitting layer 4511, and the second electrode layer 4031, but is not limited to this structure.
  • the structure of the light emitting element 4513 can be changed as appropriate in accordance with the direction of light extracted from the light emitting element 4513 or the like.
  • the partition 4510 is formed using an organic insulating material or an inorganic insulating material.
  • the light emitting layer 4511 may be either a single layer or a plurality of layers stacked.
  • the emission color of the light-emitting element 4513 can be white, red, green, blue, cyan, magenta, yellow, or the like depending on the material of the light-emitting layer 4511.
  • a method of realizing color display there are a method of combining a light emitting element 4513 of white light emitting color and a coloring layer, and a method of providing a light emitting element 4513 of different light emitting color for each pixel.
  • the former method is more productive than the latter method.
  • the productivity is lower than the former method.
  • luminescent color having higher color purity can be obtained than in the former method.
  • the color purity can be further enhanced by providing the light emitting element 4513 with a microcavity structure.
  • the light emitting layer 4511 may have an inorganic compound such as a quantum dot.
  • a quantum dot for the light-emitting layer, it can also function as a light-emitting material.
  • a protective layer may be formed over the second electrode layer 4031 and the partition 4510 so that oxygen, hydrogen, moisture, carbon dioxide, and the like do not enter the light-emitting element 4513.
  • the protective layer silicon nitride, silicon nitride oxide, aluminum oxide, aluminum nitride, aluminum oxynitride, aluminum nitride oxide, DLC (Diamond Like Carbon), or the like can be formed.
  • a filler 4514 is provided in a space sealed by the first substrate 4001, the second substrate 4006, and the sealant 4005 and sealed.
  • a protective film such as a laminated film or an ultraviolet curable resin film
  • a cover material which has high airtightness and low degassing so as not to be exposed to the outside air.
  • an ultraviolet curable resin or a thermosetting resin in addition to an inert gas such as nitrogen or argon, an ultraviolet curable resin or a thermosetting resin can be used, and PVC (polyvinyl chloride), acrylic resin, polyimide, epoxy resin, silicone resin PVB (polyvinyl butyral) or EVA (ethylene vinyl acetate) etc. can be used.
  • the filler 4514 may contain a desiccant.
  • sealant 4005 a glass material such as a glass frit, a cured resin such as a two-component mixed resin that cures at normal temperature, a photocurable resin, or a thermosetting resin can be used.
  • the sealant 4005 may contain a desiccant.
  • an optical film such as a polarizing plate or a circularly polarizing plate (including an elliptically polarizing plate), a retardation plate ( ⁇ / 4 plate, ⁇ / 2 plate), or a color filter may be provided on the emission surface of the light emitting element. You may provide suitably.
  • an antireflective film may be provided on the polarizing plate or the circularly polarizing plate. For example, anti-glare processing can be performed to diffuse reflected light and reduce reflection due to the unevenness of the surface.
  • light with high color purity can be extracted by forming the light-emitting element with a microcavity structure.
  • reflection can be reduced, and the visibility of a display image can be enhanced.
  • first electrode layer and the second electrode layer (also referred to as a pixel electrode layer, a common electrode layer, a counter electrode layer, and the like) which apply voltage to the display element, the direction of light to be extracted, the location where the electrode layer is provided, and Translucency and reflectivity may be selected depending on the pattern structure of the electrode layer.
  • the first electrode layer 4030 and the second electrode layer 403 are indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide, indium containing titanium oxide
  • a light-transmitting conductive material such as tin oxide, indium zinc oxide, or indium tin oxide to which silicon oxide is added can be used.
  • the first electrode layer 4030 and the second electrode layer 4031 are made of tungsten (W), molybdenum (Mo), zirconium (Zr), hafnium (Hf), vanadium (V), niobium (Nb), tantalum (Ta) , Chromium (Cr), cobalt (Co), nickel (Ni), titanium (Ti), platinum (Pt), aluminum (Al), copper (Cu), metals such as silver (Ag), or alloys thereof, or It can be formed using one or more of metal nitrides.
  • the first electrode layer 4030 and the second electrode layer 4031 can be formed using a conductive composition containing a conductive high molecule (also referred to as a conductive polymer).
  • a conductive high molecule also referred to as a conductive polymer.
  • a so-called ⁇ electron conjugated conductive high molecule can be used.
  • polyaniline or a derivative thereof, polypyrrole or a derivative thereof, polythiophene or a derivative thereof, or a copolymer of two or more of aniline, pyrrole and thiophene or a derivative thereof can be given.
  • a protective circuit for protecting the driver circuit is preferably provided.
  • the protection circuit is preferably configured using a non-linear element.
  • This embodiment can be implemented in appropriate combination with the structures described in the other embodiments and the like.
  • the display device of one embodiment of the present invention can be manufactured using various types of transistors such as a bottom gate transistor and a top gate transistor. Therefore, according to the existing manufacturing line, the material of the semiconductor layer to be used and the transistor structure can be easily replaced.
  • FIG. 19A1 is a cross-sectional view in the channel length direction of a channel protective transistor 810 which is a kind of bottom gate transistor.
  • the transistor 810 is formed over a substrate 771.
  • the transistor 810 includes an electrode 746 over the substrate 771 with the insulating layer 772 interposed therebetween.
  • the semiconductor layer 742 is provided over the electrode 746 with the insulating layer 726 interposed therebetween.
  • the electrode 746 can function as a gate electrode.
  • the insulating layer 726 can function as a gate insulating layer.
  • the insulating layer 741 is provided over the channel formation region of the semiconductor layer 742.
  • an electrode 744 a and an electrode 744 b are provided over the insulating layer 726 in contact with part of the semiconductor layer 742.
  • the electrode 744a can function as one of a source electrode and a drain electrode.
  • the electrode 744 b can function as the other of the source electrode and the drain electrode.
  • a portion of the electrode 744 a and a portion of the electrode 744 b are formed over the insulating layer 741.
  • the insulating layer 741 can function as a channel protective layer. By providing the insulating layer 741 over the channel formation region, exposure of the semiconductor layer 742 which is generated at the time of formation of the electrodes 744a and 744b can be prevented. Thus, the channel formation region of the semiconductor layer 742 can be prevented from being etched when the electrode 744a and the electrode 744b are formed. According to one embodiment of the present invention, a transistor with favorable electrical characteristics can be realized.
  • the transistor 810 includes the insulating layer 728 over the electrode 744a, the electrode 744b, and the insulating layer 741, and the insulating layer 729 over the insulating layer 728.
  • an oxide semiconductor for the semiconductor layer 742 a material capable of generating oxygen vacancy by removing oxygen from part of the semiconductor layer 742 in at least a portion of the electrode 744 a and the electrode 744 b in contact with the semiconductor layer 742 is used.
  • the region of the semiconductor layer 742 in which oxygen vacancies occur has an increased carrier concentration, and the region becomes n-type to become an n-type region (n + layer). Thus, the region can function as a source region or a drain region.
  • tungsten, titanium, or the like can be given as an example of a material that can deprive the semiconductor layer 742 of oxygen and cause oxygen vacancies.
  • the contact resistance between the electrode 744 a and the electrode 744 b and the semiconductor layer 742 can be reduced. Accordingly, electrical characteristics of the transistor such as field effect mobility and threshold voltage can be improved.
  • a layer functioning as an n-type semiconductor or a p-type semiconductor is preferably provided between the semiconductor layer 742 and the electrode 744 a and between the semiconductor layer 742 and the electrode 744 b.
  • a layer functioning as an n-type semiconductor or a p-type semiconductor can function as a source region or a drain region of a transistor.
  • the insulating layer 729 is preferably formed using a material having a function of preventing or reducing diffusion of impurities into the transistor from the outside. Note that the insulating layer 729 can be omitted as needed.
  • a transistor 811 illustrated in FIG. 19A2 is different from the transistor 810 in that an electrode 723 which can function as a back gate electrode is provided over the insulating layer 729.
  • the electrode 723 can be formed by the same material and method as the electrode 746.
  • the back gate electrode is formed of a conductive layer, and the gate electrode and the back gate electrode are disposed so as to sandwich the channel formation region of the semiconductor layer.
  • the back gate electrode can function similarly to the gate electrode.
  • the potential of the back gate electrode may be the same as that of the gate electrode, or may be the ground potential (GND potential) or any potential.
  • the threshold voltage of the transistor can be changed by changing the potential of the back gate electrode independently without interlocking with the gate electrode.
  • the electrode 746 and the electrode 723 can both function as a gate electrode.
  • the insulating layer 726, the insulating layer 728, and the insulating layer 729 can each function as a gate insulating layer.
  • the electrode 723 may be provided between the insulating layer 728 and the insulating layer 729.
  • the other is referred to as a “back gate electrode”.
  • the electrode 746 when the electrode 723 is referred to as a “gate electrode”, the electrode 746 is referred to as a “back gate electrode”.
  • the transistor 811 can be considered as a kind of top gate transistor.
  • one of the electrode 746 and the electrode 723 may be referred to as “first gate electrode”, and the other may be referred to as “second gate electrode”.
  • the region in which the carriers flow in the semiconductor layer 742 becomes larger in the film thickness direction.
  • the amount of carrier movement increases.
  • the on-state current of the transistor 811 is increased and the field-effect mobility is increased.
  • the transistor 811 is a transistor having a large on current with respect to the occupied area. That is, the area occupied by the transistor 811 can be reduced with respect to the on current required. According to one embodiment of the present invention, the area occupied by the transistor can be reduced. Thus, according to one embodiment of the present invention, a semiconductor device with a high degree of integration can be realized.
  • the gate electrode and the back gate electrode are formed of a conductive layer, they have a function to prevent an electric field generated outside the transistor from acting on the semiconductor layer in which a channel is formed (in particular, an electric field shielding function against static electricity). .
  • the electric field shielding function can be enhanced by forming the back gate electrode larger than the semiconductor layer and covering the semiconductor layer with the back gate electrode.
  • the back gate electrode is formed using a light-shielding conductive film
  • light can be prevented from entering the semiconductor layer from the back gate electrode side. Accordingly, light deterioration of the semiconductor layer can be prevented, and deterioration of the electrical characteristics such as shift of the threshold voltage of the transistor can be prevented.
  • a highly reliable transistor can be realized.
  • a highly reliable semiconductor device can be realized.
  • FIG. 19B1 is a cross-sectional view in the channel length direction of a channel protective transistor 820 having a different structure from that in FIG. 19A1.
  • the transistor 820 has substantially the same structure as the transistor 810, except that the insulating layer 741 covers an end portion of the semiconductor layer 742.
  • the semiconductor layer 742 and the electrode 744 a are electrically connected to each other in an opening formed by selectively removing part of the insulating layer 741 overlapping with the semiconductor layer 742.
  • the semiconductor layer 742 and the electrode 744 b are electrically connected to each other in another opening which is formed by selectively removing part of the insulating layer 741 overlapping with the semiconductor layer 742.
  • the region of the insulating layer 741 overlapping with the channel formation region can function as a channel protective layer.
  • the transistor 821 illustrated in FIG. 19B2 is different from the transistor 820 in that the electrode 723 which can function as a back gate electrode is provided over the insulating layer 729.
  • the insulating layer 741 can prevent the semiconductor layer 742 from being exposed when the electrodes 744a and 744b are formed. Thus, thinning of the semiconductor layer 742 can be prevented at the time of formation of the electrodes 744a and 744b.
  • the distance between the electrode 744a and the electrode 746 and the distance between the electrode 744b and the electrode 746 are longer than those in the transistors 810 and 811.
  • parasitic capacitance generated between the electrode 744a and the electrode 746 can be reduced.
  • parasitic capacitance generated between the electrode 744 b and the electrode 746 can be reduced.
  • a transistor with favorable electrical characteristics can be realized.
  • FIG. 19C1 is a cross-sectional view in the channel length direction of a channel-etched transistor 825 which is one of bottom-gate transistors.
  • the transistor 825 forms the electrode 744a and the electrode 744b without using the insulating layer 741. Therefore, part of the semiconductor layer 742 exposed when forming the electrode 744a and the electrode 744b may be etched. On the other hand, since the insulating layer 729 is not provided, productivity of the transistor can be increased.
  • a transistor 826 illustrated in FIG. 19C2 is different from the transistor 825 in that the electrode 723 which can function as a back gate electrode is provided over the insulating layer 729.
  • 20A1 to 20C2 are cross-sectional views in the channel width direction of the transistors 810, 811, 820, 821, 825, and 826, respectively.
  • the gate electrode and the back gate electrode are connected, and the gate electrode and the back gate electrode have the same potential.
  • the semiconductor layer 742 is sandwiched between the gate electrode and the back gate electrode.
  • the length in the channel width direction of each of the gate electrode and the back gate electrode is longer than the length in the channel width direction of the semiconductor layer 742, and the entire channel width direction of the semiconductor layer 742 is the insulating layer 726, 741, 728, 729. It is the structure covered by the gate electrode or the back gate electrode on both sides.
  • the semiconductor layer 742 included in the transistor can be electrically surrounded by the electric field of the gate electrode and the back gate electrode.
  • a device structure of a transistor electrically surrounding a semiconductor layer 742 in which a channel region is formed by an electric field of a gate electrode and a back gate electrode, such as the transistor 821 or the transistor 826, is referred to as a surrounded channel (S-channel) structure. it can.
  • an electric field for inducing a channel can be effectively applied to the semiconductor layer 742 by one or both of the gate electrode and the back gate electrode, so that the current drive capability of the transistor is improved. It is possible to obtain high on-current characteristics. In addition, since the on current can be increased, the transistor can be miniaturized. In addition, with the S-channel structure, mechanical strength of the transistor can be increased.
  • a transistor 842 illustrated in FIG. 21A1 is one of top-gate transistors.
  • the electrode 744a and the electrode 744b are electrically connected to the semiconductor layer 742 in an opening formed in the insulating layer 728 and the insulating layer 729.
  • a portion of the insulating layer 726 which does not overlap with the electrode 746 is removed, and the impurity 755 is introduced into the semiconductor layer 742 using the electrode 746 and the remaining insulating layer 726 as a mask, whereby self-alignment in the semiconductor layer 742 ( Impurity regions can be formed in a self alignment manner.
  • the transistor 842 has a region where the insulating layer 726 extends beyond the end of the electrode 746.
  • the impurity concentration of the region into which the impurity 755 is introduced through the insulating layer 726 of the semiconductor layer 742 is smaller than that of the region into which the impurity 755 is introduced without interposing the insulating layer 726.
  • a lightly doped drain (LDD) region is formed in a region which does not overlap with the electrode 746.
  • a transistor 843 illustrated in FIG. 21A2 is different from the transistor 842 in that the electrode 723 is provided.
  • the transistor 843 has an electrode 723 formed over the substrate 771.
  • the electrode 723 has a region overlapping with the semiconductor layer 742 with the insulating layer 772 interposed therebetween.
  • the electrode 723 can function as a back gate electrode.
  • the transistor 844 illustrated in FIG. 21B1 and the transistor 845 illustrated in FIG. 21B2 all the insulating layer 726 in a region which does not overlap with the electrode 746 may be removed.
  • the insulating layer 726 may be left.
  • the transistors 842 to 847 can also form impurity regions in the semiconductor layer 742 in a self-aligned manner by introducing the impurity 755 into the semiconductor layer 742 using the electrode 746 as a mask after forming the electrode 746. .
  • a transistor with favorable electrical characteristics can be realized.
  • a semiconductor device with a high degree of integration can be realized.
  • 22A1 to 22C2 are cross-sectional views in the channel width direction of the transistors 842, 843, 844, 845, 846, and 847, respectively.
  • the transistor 843, the transistor 845, and the transistor 847 each have the S-channel structure described above. However, without limitation thereto, the transistor 843, the transistor 845, and the transistor 847 may not have an S-channel structure.
  • This embodiment can be implemented in appropriate combination with the structures described in the other embodiments and the like.
  • Embodiment 4 As an electronic device that can use the display device according to one aspect of the present invention, a display device, a personal computer, an image storage device or an image reproduction device provided with a recording medium, a mobile phone, a game machine including a mobile type, a mobile data terminal , E-book reader, video camera, camera such as digital still camera, goggle type display (head mounted display), navigation system, sound reproduction device (car audio, digital audio player etc), copier, facsimile, printer, printer complex machine , Automated teller machines (ATMs), vending machines, etc. Specific examples of these electronic devices are shown in FIG.
  • FIG. 23A illustrates a digital camera, which includes a housing 961, a shutter button 962, a microphone 963, a speaker 967, a display portion 965, an operation key 966, a zoom lever 968, a lens 969, and the like.
  • a digital camera which includes a housing 961, a shutter button 962, a microphone 963, a speaker 967, a display portion 965, an operation key 966, a zoom lever 968, a lens 969, and the like.
  • FIG. 23B illustrates digital signage, which includes a large display portion 922. For example, it is attached to the side of the pillar 921.
  • the display device of one embodiment of the present invention for the display portion 922, display with high display quality can be performed.
  • FIG. 23C illustrates a mobile phone, which includes a housing 951, a display portion 952, operation buttons 953, an external connection port 954, a speaker 955, a microphone 956, a camera 957, and the like.
  • the mobile phone includes the touch sensor in the display portion 952. All operations such as making a call and inputting characters can be performed by touching the display portion 952 with a finger, a stylus, or the like.
  • the housing 901 and the display portion 952 have flexibility and can be used by being bent as illustrated. With the display device of one embodiment of the present invention for the display portion 952, a variety of images can be displayed.
  • FIG. 23D illustrates a portable data terminal, which includes a housing 911, a display portion 912, a speaker 913, a camera 919, and the like. Information can be input / output by the touch panel function of the display portion 912. By using the display device of one embodiment of the present invention for the display portion 912, various images can be displayed.
  • FIG. 23E illustrates a television, which includes a housing 971, a display portion 973, operation keys 974, speakers 975, a communication connection terminal 976, an optical sensor 977, and the like.
  • the display portion 973 is provided with a touch sensor and can also perform input operation. With the display device of one embodiment of the present invention for the display portion 973, various images can be displayed.
  • FIG. 23F illustrates an information processing terminal, which includes a housing 901, a display portion 902, a display portion 903, a sensor 904, and the like.
  • the display portion 902 and the display portion 903 are formed of one display panel and have flexibility.
  • the housing 901 also has flexibility and can be used by being bent as illustrated, or can be used in a flat plate shape like a tablet terminal.
  • the sensor 904 can sense the shape of the housing 901, and can switch the display of the display portion 902 and the display portion 903 when the housing is bent, for example.
  • Various images can be displayed by using the display device of one embodiment of the present invention for the display portion 902 and the display portion 903.
  • This embodiment can be implemented in appropriate combination with the structures described in the other embodiments and the like.

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Abstract

要約書 画像信号を変換せずに適切な表示が行える表示装置を提供する。 高解像度で表示する場合は、 第１の信号線および各画素が有する第１のトランジスタを経路して、 各 画素に個別のデータを供給する。 低解像度で表示する場合は、 第２の信号線および複数の画素と電気 的に接続する第２のトランジスタを経路して当該複数の画素に同一のデータを供給する。表示対象の 画像信号が複数であり、 対応する解像度が異なる場合に、 上記のように画像信号の供給経路を切り替 えることで、アップコンバートまたはダウンコンバートすることなく表示が可能となる。

Description

表示装置および電子機器
本発明の一態様は、表示装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
基板上に形成された金属酸化物を用いてトランジスタを構成する技術が注目されている。例えば、酸化亜鉛またはＩｎ−Ｇａ−Ｚｎ系酸化物を用いたトランジスタを表示装置の画素のスイッチング素子などに用いる技術が特許文献１および特許文献２に開示されている。
また、オフ電流が極めて低いトランジスタをメモリセルに用いる構成の記憶装置が特許文献３に開示されている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２０１１−１１９６７４号公報
表示装置では高解像度化が進み、８Ｋ４Ｋ（画素数：７６８０×４３２０）解像度またはそれ以上の解像度で表示を行うことができるハードウェアが開発されている。一方で、高解像度用の画像データは膨大となるため、高解像度の表示装置を普及させるためには、撮像装置、記憶装置、通信装置などの周辺技術を整える必要もある。
また、表示装置で適切な表示を行うためには、画像データを表示装置の解像度に合わせる必要がある。例えば、表示装置の解像度が８Ｋ４Ｋであって画像データが４Ｋ２Ｋ（画素数：３８４０×２１６０）用である場合は、データ数を４倍に変換しなければ全画面表示をすることができない。逆に、表示装置の解像度が４Ｋ２Ｋであって画像データが８Ｋ４Ｋ用である場合は、データ数を１／４に変換する必要がある。
このようなデータ数の変換には専用の回路が必要となり、消費電力が高くなってしまう問題がある。画像データは変換せずに表示装置の画素に入力できることが好ましい。
また、高解像度用の画像データを生成する技術として、アップコンバートがある。アップコンバートを行うことで、低解像度用の画像を疑似的に高解像度用の画像に変換することができる。
ただし、アップコンバートを行う機器では、膨大な画像データを解析して新たな画像データを生成するため、回路規模や消費電力が大きくなる問題がある。また、リアルタイムでの処理が追いつかず、表示の遅延が生じることもある。
アップコンバートは、このような問題を有するが、例えば、アップコンバートに関わる機能を複数の機器に分散させることで、消費電力や遅延などの問題を緩和できる可能性がある。
したがって、本発明の一態様では、画像データを変換せずに適切な表示が行える表示装置を提供することを目的の一つとする。または、画像処理を行うことができる表示装置を提供することを目的の一つとする。または、アップコンバート動作が行える表示装置を提供することを目的の一つとする。または、二つの画像を重ねて表示できる表示装置を提供することを目的の一つとする。
または、低消費電力の表示装置を提供することを目的の一つとする。または、信頼性の高い表示装置を提供することを目的の一つとする。または、新規な表示装置などを提供することを目的の一つとする。または、上記表示装置の駆動方法を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、画像データを変換せずに適切な表示が行える表示装置に関する。または、画像処理を行うことができる表示装置に関する。
本発明の一態様は、第１のトランジスタと、第１の回路乃至第４の回路を有する表示装置であって、第１の回路乃至第４の回路のそれぞれは、第２のトランジスタと、第１の容量素子と、回路ブロックと、を有し、第２のトランジスタのソースまたはドレインの一方は、第１の容量素子の一方の電極と電気的に接続され、第１の容量素子の一方の電極は、回路ブロックと電気的に接続され、第１の容量素子の他方の電極は、第１のトランジスタのソースまたはドレインの一方と電気的に接続されている表示装置である。
第２のトランジスタは、チャネル形成領域に金属酸化物を有し、金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することが好ましい。
第１の回路が有する第２のトランジスタのゲートと、第２の回路が有する第２のトランジスタのゲートを電気的に接続し、第３の回路が有する第２のトランジスタのゲートと、第４の回路が有する第２のトランジスタのゲートを電気的に接続することができる。
また、第１の回路が有する第２のトランジスタのソースまたはドレインの他方と、第３の回路が有する第２のトランジスタのソースまたはドレインの他方を電気的に接続し、第２の回路が有する第２のトランジスタのソースまたはドレインの他方と、第４の回路が有する第２のトランジスタのソースまたはドレインの他方を電気的に接続することができる。
第１の回路乃至第４の回路のそれぞれは、マトリクス状に配置された画素の機能を有し、第１の回路は、ｎ行ｉ列目（ｎ、ｉは自然数）に配置し、第２の回路は、ｎ行（ｉ＋ｘ）列目（ｘは自然数）に配置し、第３の回路は、（ｎ＋１）行ｉ列目に配置し、第４の回路は、（ｎ＋１）行（ｉ＋ｘ）列目に配置することができる。
回路ブロックは、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、有機ＥＬ素子と、を有し、有機ＥＬ素子の一方の電極は、第４のトランジスタのソースまたはドレインの一方と電気的に接続され、第４のトランジスタのソースまたはドレインの他方は、第２の容量素子の一方の電極と電気的に接続され、第２の容量素子の一方の電極は、第３のトランジスタのソースまたはドレインの一方と電気的に接続され、第３のトランジスタのゲートは、第２の容量素子の他方の電極と電気的に接続され、第２の容量素子の他方の電極は、第１の容量素子の一方の電極と電気的に接続されている構成とすることができる。
上記構成において、さらに第５のトランジスタと、第５の回路と、を有し、第５のトランジスタのソースまたはドレインの一方は、第４のトランジスタのソースまたはドレインの他方と電気的に接続され、第５のトランジスタのソースまたはドレインの他方は、第５の回路と電気的に接続されている構成としてもよい。
第５の回路は、定電位を供給する機能を有することができる。または、電流値を読み取る機能および補正データを生成する機能を有することができる。
また、回路ブロックは、第６のトランジスタと、第３の容量素子と、液晶素子と、を有し、液晶素子の一方の電極は、容量素子の一方の電極と電気的に接続され、容量素子の一方の電極は、第６のトランジスタのソースまたはドレインの一方と電気的に接続され、第６のトランジスタのソースまたはドレインの他方は、第１の容量素子の一方の電極と電気的に接続されている構成としてもよい。
第６のトランジスタは、チャネル形成領域に金属酸化物を有し、金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することが好ましい。
また、本発明の他の一態様は、第１のトランジスタと、第１の回路と、第２の回路と、第３の回路と、第１の配線と、第２の配線と、第３の配線と、を有する表示装置であって、第１の回路乃至第３の回路のそれぞれは、第２のトランジスタと、第１の容量素子と、表示素子と、を有し、第２のトランジスタのソースまたはドレインの一方は、第１の容量素子の一方の電極と電気的に接続され、第１の容量素子の一方の電極は、表示素子と電気的に接続され、第１の回路乃至第３の回路は、一方向に順に隣り合うように配置され、第１の回路と第２の回路との間には、第１の配線が設けられ、第２の回路と第３の回路との間には、第２の配線および第３の配線が設けられ、第１の配線は、第２の回路が有する第２のトランジスタのソースまたはドレインの他方と電気的に接続され、第２の配線は、第３の回路が有する第２のトランジスタのソースまたはドレインの他方と電気的に接続され、第３の配線は、第１のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、第１の回路乃至第３の回路のいずれかが有する第１の容量素子の他方の電極と電気的に接続する表示装置である。
また、本発明の他の一態様は、第１のトランジスタと、第１の回路と、第２の回路と、第３の回路と、第１の配線と、第２の配線と、第３の配線と、第４の配線と、を有する表示装置であって、第１の回路乃至第３の回路のそれぞれは、第２のトランジスタと、第１の容量素子と、第２の容量素子と、表示素子と、を有し、第２のトランジスタのソースまたはドレインの一方は、第１の容量素子の一方の電極と電気的に接続され、第１の容量素子の一方の電極は、第２の容量素子の一方の電極と電気的に接続され、第２の容量素子の一方の電極は、表示素子と電気的に接続され、第１の回路乃至第３の回路は、一方向に順に隣り合うように配置され、第１の回路と第２の回路との間には、第１の配線および第２の配線が設けられ、第２の回路と第３の回路との間には、第３の配線および第４の配線が設けられ、第１の配線は、第２の回路が有する第２のトランジスタのソースまたはドレインの他方と電気的に接続され、第２の配線は、第１の回路が有する第２の容量素子の他方と電気的に接続され、第２の配線は、第２の回路が有する第２の容量素子の他方と電気的に接続され、第３の配線は、第３の回路が有する第２のトランジスタのソースまたはドレインの他方と電気的に接続され、第４の配線は、第１のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、第１の回路乃至第３の回路のいずれかが有する第１の容量素子の他方の電極と電気的に接続する表示装置である。
本発明の一態様を用いることで、画像データを変換せずに適切な表示が行える表示装置を提供することができる。または、画像処理を行うことができる表示装置を提供することができる。または、アップコンバート動作が行える表示装置を提供することができる。または、二つの画像を重ねて表示できる表示装置を提供することができる。
または、低消費電力の表示装置を提供することができる。または、信頼性の高い表示装置を提供することができる。または、新規な表示装置などを提供することができる。または、上記表示装置の駆動方法を提供することができる。または、新規な半導体装置などを提供することができる。
画素回路を説明する図。 画素回路の動作を説明するタイミングチャート。 アップコンバートを説明する図。 回路ブロックを説明する図。 回路ブロックを説明する図。 画素回路を説明する図。 表示装置を説明するブロック図。 ニューラルネットワークの構成例を説明する図。 表示装置を説明するブロック図。 シミュレーションに用いる画素の構成を説明する図。 シミュレーションの結果を説明する図。 シミュレーションの結果を説明する図。 シミュレーションの結果を説明する図。 画素の構成を説明する図。 画素の構成を説明する図。 表示装置を説明する図。 タッチパネルを説明する図。 表示装置を説明する図。 トランジスタを説明する図。 トランジスタを説明する図。 トランジスタを説明する図。 トランジスタを説明する図。 電子機器を説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
（実施の形態１）
本実施の形態では、本発明の一態様である表示装置について、図面を参照して説明する。
本発明の一態様は、高解像度用および低解像度用の二つの画像データに対して、アップコンバートまたはダウンコンバートすることなく適切な表示が可能な表示装置である。高解像度で表示する場合は、第１のデータ線および各画素が有する第１のトランジスタを経路して、各画素に個別のデータを供給する。低解像度で表示する場合は、第２のデータ線および複数の画素と電気的に接続する第２のトランジスタを経路して当該複数の画素に同一のデータを供給する。
表示対象の画像データが複数であり、対応する解像度が異なる場合に、上記のように画像データの供給経路を切り替えることで、アップコンバートまたはダウンコンバートすることなく表示が可能となる。
ここで、高解像度用の画像データとは、例えば、８Ｋ４Ｋ（画素数：７６８０×４３２０）に対応するデータに相当する。また、低解像度用の画像データとは、例えば、４Ｋ２Ｋ（画素数：３８４０×２１６０）に対応する情報量を有するデータに相当する。すなわち、高解像度用画像データと低解像度用画像データの有効なデータ数（有効な画素数に対応）の比率は４：１であることを前提とする。
なお、データ数（画素数）の比率が４：１であれば、上記の例に限らず、高解像度用の画像データが４Ｋ２Ｋに対応するデータ、低解像度用の画像データがＦｕｌｌＨＤ（画素数：１９２０×１０８０）に対応するデータであってもよい。または、高解像度用の画像データが１６Ｋ８Ｋ（画素数：１５３６０×８６４０）に対応するデータ、低解像度用の画像データが８Ｋ４Ｋに対応するデータであってもよい。
各画素には記憶ノードが設けられ、当該記憶ノードに第１のデータを保持することができる。第１のデータは外部機器にて生成され、各画素に書き込むことができる。第１のデータは容量結合によって第２のデータに付加され、表示素子に供給することができる。または、当該記憶ノードに第２のデータを書き込んだ後に第１のデータを容量結合で付加することもできる。
したがって、表示素子では補正された画像を表示することができる。当該補正によって、上述した低解像度の表示を行う場合であっても画素内で画像のアップコンバートを行うことができる。または、表示領域における一部または全体の画像を補正し、広ダイナミックレンジの表示を行うことができる。または、第１のデータおよび第２のデータとして異なる画像データを用いることで、任意の画像を重ねあわせて表示することができる。
図１は、本発明の一態様の表示装置におけるマトリクス状に配置された画素アレイの一部（４画素分）を表す図である。一つの画素１０には、トランジスタ１０２と、容量素子１０３と、回路ブロック１１０が設けられる。回路ブロック１１０は、トランジスタ、容量素子、および表示素子などを有することができ、詳細は後述する。なお、符号に付記する括弧内のｎ、ｍは特定の行、ｉ、ｊは特定の列を表す。
画素１０のそれぞれはマトリクス状に配置され、ｎ行ｉ列目（ｎ、ｉは１以上の自然数）、ｎ行（ｉ＋ｘ）列目（ｘは１以上の自然数）、（ｎ＋１）行ｉ列目および（ｎ＋１）行（ｉ＋ｘ）列目に配置することができる。なお、図１では、ｘ＝１のときの配置を示している。
また、画素アレイには、４つの画素１０と電気的に接続されるトランジスタ１０１が設けられる。トランジスタ１０１は、画素１０とは異なる配置で、ｍ行ｊ列目（ｍ、ｊは１以上の自然数）に配置される。ここで、第ｍ行は第ｎ行と第ｎ＋１行との間に設けられることが好ましい。また、第Ｊ列は第ｉ列と第（ｉ＋ｘ）列との間に設けられることが好ましい。なお、トランジスタ１０１は、各画素１０の要素であって、各画素で共有しているともいえる。
トランジスタ１０２のソースまたはドレインの一方は、容量素子１０３の一方の電極と電気的に接続される。容量素子１０３の一方の電極は、回路ブロック１１０と電気的に接続される。容量素子１０３の他方の電極は、トランジスタ１０１のソースまたはドレインの一方と電気的に接続される。
ここで、トランジスタ１０２のソースまたはドレインの一方、容量素子１０３の一方の電極、および回路ブロックが接続される配線をノードＮＭとする。なお、ノードＮＭと接続する回路ブロック１１０の要素は、ノードＮＭをフローティングにすることができる。
トランジスタ１０２のゲートは、配線１２１と電気的に接続される。トランジスタ１０１のゲートは、配線１２２と電気的に接続される。トランジスタ１０２のソースまたはドレインの他方は、配線１２４と電気的に接続される。トランジスタ１０１のソースまたはドレインの他方は、配線１２５と電気的に接続される。
配線１２１、１２２は、トランジスタの動作を制御するための信号線としての機能を有することができる。配線１２４、１２５は、画像データまたは補正データを供給する信号線としての機能を有することができる。また、配線１２４は、ノードＮＭにデータを書き込むための信号線ともいえる。
ノードＮＭは記憶ノードであり、トランジスタ１０２を導通させることで、配線１２４に供給されたデータをノードＮＭに書き込むことができる。トランジスタ１０２に極めてオフ電流の低いトランジスタを用いることで、ノードＮＭの電位を長時間保持することができる。当該トランジスタには、例えば、金属酸化物をチャネル形成領域に用いたトランジスタ（以下、ＯＳトランジスタ）を用いることができる。
なお、トランジスタ１０２だけでなく、画素を構成するその他のトランジスタにＯＳトランジスタを適用してもよい。また、トランジスタ１０２にＳｉをチャネル形成領域に有するトランジスタ（以下、Ｓｉトランジスタ）を適用してもよい。または、ＯＳトランジスタと、Ｓｉトランジスタの両方を用いてもよい。なお、上記Ｓｉトランジスタとしては、アモルファスシリコンを有するトランジスタ、結晶性のシリコン（代表的には、低温ポリシリコン、単結晶シリコン）を有するトランジスタなどが挙げられる。
ＯＳトランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む酸化物半導体などであり、例えば、後述するＣＡＡＣ−ＯＳまたはＣＡＣ−ＯＳなどを用いることができる。ＣＡＡＣ−ＯＳは結晶を構成する原子が安定であり、信頼性を重視するトランジスタなどに適する。また、ＣＡＣ−ＯＳは、高移動度特性を示すため、高速駆動を行うトランジスタなどに適する。
ＯＳトランジスタはエネルギーギャップが大きいため、極めて低いオフ電流特性を示す。また、ＯＳトランジスタは、インパクトイオン化、アバランシェ降伏、および短チャネル効果などが生じないなどＳｉトランジスタとは異なる特徴を有し、信頼性の高い回路を形成することができる。
ＯＳトランジスタが有する半導体層は、例えばインジウム、亜鉛およびＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記される膜とすることができる。
半導体層を構成する酸化物半導体がＩｎ−Ｍ−Ｚｎ系酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
半導体層としては、キャリア密度の低い酸化物半導体を用いる。例えば、半導体層は、キャリア密度が１×１０１７／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下、さらに好ましくは１×１０１３／ｃｍ３以下、より好ましくは１×１０１１／ｃｍ３以下、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。当該酸化物半導体は、欠陥準位密度が低く、安定な特性を有する酸化物半導体であるといえる。
なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
半導体層を構成する酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半導体層におけるアルカリ金属またはアルカリ土類金属の濃度（二次イオン質量分析法により得られる濃度）を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が生じてキャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における窒素濃度（二次イオン質量分析法により得られる濃度）は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、ｃ軸に配向した結晶を有するＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。
なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。
以下では、非単結晶の半導体層の一態様であるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
ＣＡＣ−ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
一方、ＣＡＣ−ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
ＣＡＣ−ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ　ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
また、ＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
また、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。したがって、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
したがって、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ−ＯＳは、様々な半導体装置の構成材料として適している。
まず、図２（Ａ１）、（Ａ２）に示すタイミングチャートを用いて、それぞれの画素１０に異なるデータを書き込む動作の一例を説明する。当該動作は、例えば、画素数が８Ｋ４Ｋに対応した表示装置であって、高解像度用の画像データ（８Ｋ４Ｋデータ）を入力する場合に相当する。なお、説明は一つの画素１０について行うが、その他の画素１０も同様の動作を適用できる。
以下の説明においては、高電位を“Ｈ”、低電位を“Ｌ”、高電位と低電位の間の特定の電位を“Ｍ”、で表す。なお、“Ｍ”としては、例えば０ＶやＧＮＤなどの基準電位とすることができるが、他の電位であってもよい。また、高解像度用の画像データを“ＶｓＨ”、高解像度用の補正データを“Ｖｐ１”とする。なお、“ＶｓＨ”は任意の第１のデータ、“Ｖｐ１”は任意の第２のデータということもできる。
まず、図２（Ａ１）を用いて画像データ（ＶｓＨ）をノードＮＭに書き込む動作を説明する。なお、ここでは電位の分配、結合または損失において、回路の構成や動作タイミングなどに起因する詳細な変化は勘案しない。また、容量結合による電位の変化は供給側と被供給側の容量比に依存するが、説明を明瞭にするため、ノードＮＭの容量値は十分に小さい値に仮定する。
時刻Ｔ１に配線１２１の電位を“Ｈ”、配線１２２の電位を“Ｈ”、配線１２４の電位を“ＶｓＨ”、配線１２５の電位を“Ｍ”とすると、トランジスタ１０１が導通し、容量素子１０３の他方の電極の電位は“Ｍ”となる。当該動作は、後の補正動作（容量結合動作）を行うためのリセット動作である。
また、トランジスタ１０２が導通し、ノードＮＭに配線１２４の電位（画像データ“ＶｓＨ”）が書き込まれる。
時刻Ｔ２に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｌ”、配線１２４の電位を“Ｍ”、配線１２５の電位を“Ｍ”とすると、トランジスタ１０１およびトランジスタ１０２が非導通となり、ノードＮＭに画像データ“ＶｓＨ”が保持される。
ここまでが画像データ“ＶｓＨ”の書き込み動作である。続いて、図２（Ａ２）を用いて、画像データ“ＶｓＨ”の補正動作および回路ブロック１１０が有する表示素子での表示動作を説明する。
図２（Ａ１）、（Ａ２）の動作は、１水平期間内で連続して行うことができる。または、図２（Ａ１）の動作を第ｋのフレームで行い（ｋは自然数）、図２（Ａ２）の動作を第ｋ＋１のフレームで行ってもよい。
時刻Ｔ１１に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｈ”、配線１２４の電位を“Ｍ”、配線１２５の電位を“Ｖｐ１”とすると、トランジスタ１０１が導通し、容量素子１０３の容量結合によりノードＮＭの電位に配線１２５の電位“Ｖｐ１”が付加される。ここで、“Ｖｐ１”は補正データであり、ノードＮＭは、画像データ“ＶｓＨ”に補正データ“Ｖｐ１”が付加された電位“ＶｓＨ＋Ｖｐ１”となる。
時刻Ｔ１２に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｌ”、配線１２４の電位を“Ｍ”、配線１２５の電位を“Ｍ”とすると、トランジスタ１０１が非導通となり、ノードＮＭの電位は、“ＶｓＨ＋Ｖｐ１”に保持される。
その後、回路ブロック１１０が有する表示素子において、ノードＮＭの電位に応じた表示動作を行う。なお、回路ブロックの構成によっては、時刻Ｔ１または時刻Ｔ１１から表示動作を行う場合もある。
このように選択した画素で補正を行うことで、広ダイナミックレンジの画像を表示することができる。なお、補正データ“Ｖｐ１”は４画素に対して同じ値となるが、明暗の視覚的効果を得るには十分である。また、補正を行わない場合は、時刻Ｔ１１において、配線１２５の電位を“Ｍ”に維持すればよい。または、配線１２２の電位を“Ｌ”として、トランジスタ１０１を導通させなければよい。
次に、図２（Ｂ１）、（Ｂ２）に示すタイミングチャートを用いて、４つの画素１０に同じデータを書き込む動作を説明する。当該動作は、例えば、画素数が８Ｋ４Ｋに対応した表示装置であって、低解像度用の画像データ（４Ｋ２Ｋデータ）を入力する場合に相当する。
まず、図２（Ｂ１）を用いて補正データ（Ｖｐ２）をノードＮＭに書き込む動作を説明する。以下では、低解像度用の画像データを“ＶｓＬ”、低解像度用の補正データを“Ｖｐ２”とする。なお、“ＶｓＬ”は任意の第１のデータ、“Ｖｐ２”は任意の第２のデータということもできる。
時刻Ｔ１に配線１２１の電位を“Ｈ”、配線１２２の電位を“Ｈ”、配線１２４の電位を“Ｖｐ２”、配線１２５の電位を“Ｍ”とすると、トランジスタ１０１が導通し、容量素子１０３の他方の電極の電位は“Ｍ”となる。当該動作は、後の補正動作（容量結合動作）を行うためのリセット動作である。
また、トランジスタ１０２が導通し、ノードＮＭに配線１２４の電位（補正データ“Ｖｐ２”）が書き込まれる。
時刻Ｔ２に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｌ”、配線１２４の電位を“Ｍ”、配線１２５の電位を“Ｍ”とすると、トランジスタ１０１およびトランジスタ１０２が非導通となり、ノードＮＭに画像データ“Ｖｐ２”が保持される。
ここまでが補正データ“Ｖｐ２”の書き込み動作である。続いて、図２（Ｂ２）を用いて、画像データ“ＶｓＬ”の補正動作および回路ブロック１１０が有する表示素子での表示動作を説明する。
図２（Ｂ１）、（Ｂ２）の動作は１水平期間内で連続して行うことができる。または、図２（Ｂ１）の動作を第ｋのフレームで行い、図２（Ｂ２）の動作を第ｋ＋１のフレームで行ってもよい。
時刻Ｔ１１に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｈ”、配線１２４の電位を“Ｍ”、配線１２５の電位を“ＶｓＬ”とすると、トランジスタ１０１が導通し、容量素子１０３の容量結合によりノードＮＭの電位に配線１２５の電位“ＶｓＬ”が付加される。ここで、“ＶｓＬ”は画像データであり、ノードＮＭは、補正データ“Ｖｐ２”に画像データ“ＶｓＬ”が付加された電位“Ｖｐ２＋ＶｓＬ”となる。
時刻Ｔ１２に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｌ”、配線１２４の電位を“Ｍ”、配線１２５の電位を“Ｍ”とすると、トランジスタ１０１が非導通となり、ノードＮＭの電位は、“Ｖｐ２＋ＶｓＬ”に保持される。
その後、回路ブロック１１０が有する表示素子において、ノードＮＭの電位に応じた表示動作を行う。なお、回路ブロックの構成によっては、時刻Ｔ１１から表示動作を行う場合もある。
補正データ“Ｖｐ２”としては、各画素１０に異なる値を入力することができるため、画像データ“ＶｓＬ”は同じでも各画素１０で異なる表示を行うことができる。すなわち、アップコンバートが可能となる。なお、補正を行わない場合は、時刻Ｔ１において、配線１２４の電位を“Ｍ”に維持すればよい。または、時刻Ｔ１１において、配線１２５の電位を“Ｍ”に維持すればよい。または、配線１２２の電位を“Ｌ”として、トランジスタ１０１を導通させなければよい。補正を行わない場合は、４画素で同じ画像を表示することができる。
以上のように動作させることで、元の画像データをアップコンバートまたはダウンコンバートすることなしに表示装置に入力することができ、適切な表示を行うことができる。また、画像表示に適切な補正を行うことができる。
ここで、低解像度用の画像データを入力する場合のアップコンバート動作について、図３（Ａ）、（Ｂ）を用いて説明する。
例えば、８Ｋ４Ｋの表示装置の画素数は、４Ｋ２Ｋの表示装置の画素数の４倍である。つまり、４Ｋ２Ｋの表示装置の１画素で表示する画像データを単純に８Ｋ４Ｋの表示装置で表示しようとすると、水平垂直方向の４画素で同じ画像データを表示することになる。
図３（Ａ）は、アップコンバート有無の画像を説明する図である。左から、元画像（画像データＳ１）が４Ｋ２Ｋ表示装置用の１画素に表示されている図、アップコンバート無しで画像データＳ１が８Ｋ４Ｋ表示装置用の４画素に表示されている図、アップコンバート有りで画像データＳ０乃至Ｓ２が８Ｋ４Ｋ表示装置用の４画素に表示されている図である。
図３（Ａ）に示すように、アップコンバート前では４画素全てにおいて画像データＳ１が表示されることになるが、アップコンバート後ではそれぞれの画素に画像データＳ０乃至Ｓ２が適用され、解像度を向上することができる。
図３（Ｂ）は、画素１０におけるアップコンバート動作を説明する図である。画素１０では、前述したように画像データに任意の補正データを付加することができる。したがって、元の画像データＳ１は、そのまま各画素に供給する。
また、各画素には、補正データとしてＷ１乃至Ｗ３を供給する。ここで、Ｗ１乃至Ｗ３を生成する方法は限定されない。補正データの生成は、外部機器を用いてリアルタイムで行ってもよいし、記録媒体に保存されている補正データを読み出して画像データＳ１と同期させてもよい。
そして、前述した画素１０の動作を行うことにより、各画素に供給された画像データＳ１に各補正データ（Ｗ１、Ｗ２、またはＷ３）が付加され、新しい画像データＳ０乃至Ｓ２が生成される。したがって、元の画像データＳ１をアップコンバートした表示を行うことができる。
従来の外部補正によるアップコンバートでは、新しい画像データそのものを生成するため、外部機器の負荷が大きかった。一方で、上述した本発明の一態様では、供給する画像データは変化させず、補正データを供給した画素で新たな画像データを生成するため、外部機器の負担を小さくすることができる。また、新たな画像データを画素で生成するための動作は少ないステップで行うことができ、画素数が多く水平期間の短い表示装置でも対応することができる。
なお、上記ではアップコンバートを例として説明したが、当該動作は二つの画像データを足し合わせて表示する動作全般に適用することができる。例えば、ある画像に対して文字画像を重ねて表示する動作に適用してもよい。また、異なる画像を重ねあわせる動作に適用してもよい。
図４（Ａ）乃至（Ｃ）は、回路ブロック１１０に適用でき、表示素子としてＥＬ素子を含む構成の例である。
図４（Ａ）に示す構成は、トランジスタ１１１と、容量素子１１３と、ＥＬ素子１１４を有する。トランジスタ１１１のソースまたはドレインの一方は、ＥＬ素子１１４の一方の電極と電気的に接続される。ＥＬ素子１１４の一方の電極は、容量素子１１３の一方の電極と電気的に接続される。容量素子１１３の他方の電極は、トランジスタ１１１のゲートと電気的に接続される。トランジスタ１１１のゲートはノードＮＭに電気的に接続される。
トランジスタ１１１のソースまたはドレインの他方は、配線１２８と電気的に接続される。ＥＬ素子１１４の他方の電極は、配線１２９と電気的に接続される。配線１２８、１２９は電源を供給する機能を有する。例えば、配線１２８は、高電位電源を供給することができる。また、配線１２９は、低電位電源を供給することができる。
当該構成では、ノードＮＭの電位がトランジスタ１１１のしきい値電圧以上になったときにＥＬ素子１１４に電流が流れる。したがって、図２（Ａ１）、（Ｂ１）に示すタイミングチャートの時刻Ｔ１の段階でＥＬ素子１１４の発光が始まる場合があり、補正を伴わない動作に用いることが好ましい。
図４（Ｂ）は、図４（Ａ）の構成にトランジスタ１１２を付加した構成である。トランジスタ１１２のソースまたはドレインの一方は、トランジスタ１１１のソースまたはドレインの一方と電気的に接続される。トランジスタ１１２のソースまたはドレインの他方は、ＥＬ素子１１４と電気的に接続される。トランジスタ１１２のゲートは、配線１２６と電気的に接続される。配線１２６は、トランジスタ１１２の導通を制御する信号線としての機能を有することができる。
当該構成では、ノードＮＭの電位によらず、トランジスタ１１２の導通に伴ってＥＬ素子１１４に電流が流れる。したがって、図２（Ａ２）、（Ｂ２）に示すタイミングチャートの時刻Ｔ１２以降にＥＬ素子１１４の発光を開始することができ、補正を伴う動作に適している。
図４（Ｃ）は、図４（Ｂ）の構成にトランジスタ１１５を付加した構成である。トランジスタ１１５のソースまたはドレインの一方は、トランジスタ１１１のソースまたはドレインの一方と電気的に接続される。トランジスタ１１５のソースまたはドレインの他方は、配線１３０と電気的に接続される。トランジスタ１１５のゲートは、配線１３１と電気的に接続される。配線１３１は、トランジスタ１１５の導通を制御する信号線としての機能を有することができる。なお、トランジスタ１１５のゲートは、配線１２２と電気的に接続してもよい。
配線１３０は回路１２０と接続することができ、トランジスタ１１１の電気特性を取得するためのモニタ線としての機能を有する。また、配線１３０からトランジスタ１１５を介してトランジスタ１１１のソースまたはドレインの一方に特定の電位を供給することにより、画像データの書き込みを安定化させることもできる。
配線１３０をモニタ線として機能させる場合、前述した補正データ（Ｖｐ２）として、トランジスタ１１１のしきい値電圧を補正する電位を回路１２０で生成することができる。
図５（Ａ）乃至（Ｃ）は、回路ブロック１１０に適用でき、表示素子として液晶素子を含む構成の例である。
図５（Ａ）に示す構成は、容量素子１１６および液晶素子１１７を有する。液晶素子１１７の一方の電極は、容量素子１１６の一方の電極と電気的に接続される。容量素子１１６の一方の電極は、ノードＮＭに電気的に接続される。
容量素子１１６の他方の電極は、配線１３２と電気的に接続される。液晶素子１１７の他方の電極は、配線１３３と電気的に接続される。配線１３２、１３３は電源を供給する機能を有する。例えば、配線１３２、１３３は、ＧＮＤや０Ｖなどの基準電位や任意の電位を供給することができる。
当該構成では、ノードＮＭの電位が液晶素子１１７の動作しきい値以上になったときに液晶素子１１７の動作が開始される。したがって、図２（Ａ１）、（Ｂ１）に示すタイミングチャートの時刻Ｔ１の段階で表示動作が始まる場合があり、補正を伴わない動作に用いることが好ましい。ただし、透過型液晶表示装置の場合は、図２（Ａ２）、（Ｂ２）に示す時刻Ｔ１２までバックライトを消灯するなどの動作を併用することで、不必要な表示動作が行われても視認を防止することができる。
図５（Ｂ）は、図５（Ａ）の構成にトランジスタ１１８を付加した構成である。トランジスタ１１８のソースまたはドレインの一方は、容量素子１１６の一方の電極と電気的に接続される。トランジスタ１１８のソースまたはドレインの他方は、ノードＮＭと電気的に接続される。トランジスタ１１８のゲートは、配線１２６と電気的に接続される。配線１２６は、トランジスタ１１８の導通を制御する信号線としての機能を有することができる。
当該構成では、トランジスタ１１８の導通に伴って液晶素子１１７にノードＮＭの電位が印加される。したがって、図２（Ａ２）、（Ｂ２）に示すタイミングチャートの時刻Ｔ１２以降に液晶素子の動作を開始することができ、補正を伴う動作に適している。
なお、トランジスタ１１８が非導通の状態では容量素子１１６および液晶素子１１７に供給された電位が保持され続けるため、画像データを書き換える前に容量素子１１６および液晶素子１１７に供給された電位をリセットすることが好ましい。当該リセットは、例えば、配線１２４にリセット電位を供給し、トランジスタ１０２およびトランジスタ１１８を同時に導通させればよい。
図５（Ｃ）は、図５（Ｂ）の構成にトランジスタ１１９を付加した構成である。トランジスタ１１９のソースまたはドレインの一方は、液晶素子１１７の一方の電極と電気的に接続される。トランジスタ１１９のソースまたはドレインの他方は、配線１３０と電気的に接続される。トランジスタ１１９のゲートは配線１３１と電気的に接続される。配線１３１はトランジスタ１１９の導通を制御する信号線としての機能を有することができる。なお、トランジスタ１１９のゲートは、配線１２２と電気的に接続してもよい。
配線１３０と電気的に接続される回路１２０は、前述した図４（Ｃ）の説明と同様であるほか、容量素子１１６および液晶素子１１７に供給された電位をリセットする機能を有していてもよい。
また、図６（Ａ）、（Ｂ）に示すようにトランジスタ１０１、１０２は、バックゲートを設けた構成であってもよい。図６（Ａ）は、バックゲートがフロントゲートと電気的に接続された構成を示しており、オン電流を高める効果を有する。図６（Ｂ）は、バックゲートが定電位を供給できる配線１３４と電気的に接続された構成を示しており、トランジスタのしきい値電圧を制御することができる。なお、図４（Ａ）乃至（Ｃ）および図５（Ａ）乃至（Ｃ）に示す回路ブロック１１０が有するトランジスタにもバックゲートを設けてもよい。
図７は、本発明の一態様の表示装置のブロック図の一例である。当該表示装置は、画素１０がマトリクス状に設けられた画素アレイ１１と、ロードライバ１２、１３と、カラムドライバ１４、１５と、回路１６と、選択回路１７、１８を有する。
ロードライバ１２、１３およびカラムドライバ１４、１５には、例えばシフトレジスタ回路やデコーダ回路などを用いることができる。回路１６は、補正データを生成する機能を有する。なお、回路１６は、補正データを生成するための外部機器ということもできる。
ロードライバ１２は配線１２１と電気的に接続され、トランジスタ１０２の導通を制御することができる。ロードライバ１３は配線１２２と電気的に接続され、トランジスタ１０１の導通を制御することができる。また、カラムドライバ１４は配線１２４と電気的に接続され、カラムドライバ１５は配線１２５と電気的に接続される。
回路１６には、高解像度用の画像データ“ＶｓＨ”（例えば、８Ｋ４Ｋデータ）または低解像度用の画像データ“ＶｓＬ”（例えば、４Ｋ２Ｋデータ）が介して入力される。画像データ“ＶｓＨ”が入力されたとき、補正データ“Ｖｐ１”が生成され、選択回路１８を介してカラムドライバ１５に出力される。画像データ“ＶｓＬ”が入力されたとき、補正データ“Ｖｐ２”が生成され、選択回路１７を介してカラムドライバ１４に出力される。
なお、画像データ“ＶｓＨ”は、選択回路１７を介してカラムドライバ１４に入力することができる。画像データ“ＶｓＬ”は、選択回路１８を介してカラムドライバ１５に入力することができる。また、補正データＶｐ１および補正データＶｐ２を外部から入力する場合は、選択回路１７または選択回路１８を介してカラムドライバ１４またはカラムドライバ１５に入力することができる。
回路１６は、ニューラルネットワークを有していてもよい。例えば、膨大な画像を教師データとして学習したディープニューラルネットワークを用いることで、精度の高い補正データを生成することができる。
図８（Ａ）に示すように、ニューラルネットワークＮＮは入力層ＩＬ、出力層ＯＬ、中間層（隠れ層）ＨＬによって構成することができる。入力層ＩＬ、出力層ＯＬ、中間層ＨＬはそれぞれ、１または複数のニューロン（ユニット）を有する。なお、中間層ＨＬは１層であってもよいし２層以上であってもよい。２層以上の中間層ＨＬを有するニューラルネットワークはＤＮＮ（ディープニューラルネットワーク）と呼ぶこともでき、ディープニューラルネットワークを用いた学習は深層学習と呼ぶこともできる。
入力層ＩＬの各ニューロンには入力データが入力され、中間層ＨＬの各ニューロンには前層または後層のニューロンの出力信号が入力され、出力層ＯＬの各ニューロンには前層のニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロンと結合されていてもよいし（全結合）、一部のニューロンと結合されていてもよい。
図８（Ｂ）に、ニューロンによる演算の例を示す。ここでは、ニューロンＮと、ニューロンＮに信号を出力する前層の２つのニューロンを示している。ニューロンＮには、前層のニューロンの出力ｘ１と、前層のニューロンの出力ｘ２が入力される。そして、ニューロンＮにおいて、出力ｘ１と重みｗ１の乗算結果（ｘ１ｗ１）と出力ｘ２と重みｗ２の乗算結果（ｘ２ｗ２）の総和ｘ１ｗ１＋ｘ２ｗ２が計算された後、必要に応じてバイアスｂが加算され、値ａ＝ｘ１ｗ１＋ｘ２ｗ２＋ｂが得られる。そして、値ａは活性化関数ｈによって変換され、ニューロンＮから出力信号ｙ＝ｈ（ａ）が出力される。
このように、ニューロンによる演算には、前層のニューロンの出力と重みの積を足し合わせる演算、すなわち積和演算が含まれる（上記のｘ１ｗ１＋ｘ２ｗ２）。この積和演算は、プログラムを用いてソフトウェア上で行ってもよいし、ハードウェアによって行われてもよい。積和演算をハードウェアによって行う場合は、積和演算回路を用いることができる。この積和演算回路としては、デジタル回路を用いてもよいし、アナログ回路を用いてもよい。
積和演算回路は、Ｓｉトランジスタによって構成してもよいし、ＯＳトランジスタによって構成してもよい。特に、ＯＳトランジスタはオフ電流が極めて小さいため、積和演算回路のアナログメモリを構成するトランジスタとして好適である。なお、ＳｉトランジスタとＯＳトランジスタの両方を用いて積和演算回路を構成してもよい。
また、図９に示すようにロードライバ１３の機能をロードライバ１２に統合してもよい。また、カラムドライバ１５の機能をカラムドライバ１４に統合してもよい。このとき、補正データおよび画像データ、ならびに回路１６の出力データは選択回路１９に入力され、適切なタイミングでいずれかのデータがカラムドライバ１４に出力される。
ロードライバ１２は、例えば、シフトレジスタ２０およびバッファ回路２１を組み合わせた構成とすることができる。バッファ回路２１の導通を制御することにより、選択的に配線１２１または配線１２２にデータを出力することができる。また、カラムドライバ１４は、例えば、シフトレジスタ２２および選択回路２３を組み合わせた構成とすることができる。選択回路２３により、選択的に配線１２４または配線１２５にデータを出力することができる。
図７に示す構成では、画像データの解像度別に使用するドライバが異なる。したがって、例えば低解像度で補正なしの表示動作を行う場合は、ロードライバ１３とカラムドライバ１５で動作させることができ、ロードライバ１２とカラムドライバ１４の動作を停止させることができる。また、使用する配線１２２、１２５のそれぞれは、使用しない配線１２１、１２４の半数であり、データの充放電に費やされる電力も削減することができる。また、図８に示す構成では、同様の表示動作を行う場合に、ドライバの出力段を半数にすることによって電力を削減することができる。
次に、図１に示す画素アレイに図４（Ａ）に示す回路ブロックを適用した構成（図１０参照）のシミュレーション結果を説明する。パラメータは以下の通りであり、トランジスタサイズはＬ／Ｗ＝６μｍ／６μｍ（トランジスタ１０２）、Ｌ／Ｗ＝４μｍ／４μｍ（その他のトランジスタ）、容量素子１０３の容量値１５０ｆＦ、容量素子１１３の容量値５０ｆＦ、ＥＬ素子１１４はＦＮダイオードモデル、配線１２８はアノード電位として＋１０Ｖ、配線１２９はカソード電位として−５Ｖとした。なお、回路シミュレーションソフトウェアにはＳＰＩＣＥを用いた。
図１１（Ａ）乃至（Ｃ）は、高解像度の表示（補正なし）を検証するシミュレーション結果である。図１１（Ａ）は、検証に用いたタイミングチャートである。図１１（Ａ）における時刻Ｔ１乃至Ｔ２でトランジスタ１０２を導通させることにより、配線１２４から画像データ（ＶＤＡＴＡ）の書き込みを行う。
図１１（Ｂ）は、画像データ（ＶＤＡＴＡ）に対してＥＬ素子１１４が流す電流（ＩＬＥＤ）をシミュレーションした結果である。図１１（Ｂ）は一つの画素におけるシミュレーション結果であるが、いずれの画素（ｐｉｘ１乃至ｐｉｘ４）でも階調表示できることが確認されている。
また、図１１（Ｃ）は、画像データ（ＶＤＡＴＡ）に対するノードＮＭの電位（ＶＮＭ）の変化をシミュレーションした結果である。いずれの画素でもノードＮＭの電位（ＶＮＭ）が画像データ“ＶＤＡＴＡ”と比例することが確認されている。
すなわち、配線１２４から供給する高解像度用の画像データ（ＶＤＡＴＡ）を表示できることが確認された。
図１２（Ａ）乃至（Ｃ）は、低解像度の表示（補正なし）を検証するシミュレーション結果である。図１２（Ａ）、（Ｂ）は、検証に用いたタイミングチャートである。まず、図１２（Ａ）における時刻Ｔ１乃至Ｔ２でノードＮＭの電位をリセットする。その後、図１２（Ｂ）に示す時刻Ｔ３乃至Ｔ４において、トランジスタ１０１を導通させることにより配線１２５から画像データ（ＶＤＡＴＡ）の書き込みを行う。
図１２（Ｃ）は、画像データ（ＶＤＡＴＡ）に対してＥＬ素子１１４が流す電流（ＩＬＥＤ）をシミュレーションした結果である。図１２（Ｂ）は、一つの画素におけるシミュレーション結果であるが、いずれの画素（ｐｉｘ１乃至ｐｉｘ４）でも階調表示できることが確認されている。
また、図１２（Ｄ）は、画像データ（ＶＤＡＴＡ）に対するノードＮＭの電位（ＶＮＭ）の変化をシミュレーションした結果である。いずれの画素でもノードＮＭの電位（ＶＮＭ）が画像データ（ＶＤＡＴＡ）と比例することが確認されている。
すなわち、配線１２５から供給する低解像度用の画像データ（ＶＤＡＴＡ）を表示できることが確認された。
図１３（Ａ）乃至（Ｃ）は、低解像度の表示（補正あり）を検証するシミュレーション結果である。図１３（Ａ）、（Ｂ）は、検証に用いたタイミングチャートである。まず、図１３（Ａ）における時刻Ｔ１乃至Ｔ２でノードＮＭに配線１２４から補正データ（Ｖｐ）を書き込む。その後、図１３（Ｂ）に示す時刻Ｔ３乃至Ｔ４において、トランジスタ１０１を導通させることにより配線１２５から画像データ（ＶＤＡＴＡ）の書き込みを行う。
図１３（Ｃ）は、画像データに対してＥＬ素子１１４が流す電流（ＩＬＥＤ）を補正データ毎にシミュレーションした結果である。補正データ（Ｖｐ）として１Ｖ乃至８Ｖを書き込み、画像データ（ＶＤＡＴＡ）と結合させたいずれの場合においても階調表示できることが確認されている。
また、図１３（Ｄ）は、画像データ（ＶＤＡＴＡ）に対するノードＮＭの電位（ＶＮＭ）の変化を補正データ（Ｖｐ）ごとにシミュレーションした結果である。補正データ（Ｖｐ）として１Ｖ乃至８Ｖを書き込み、画像データ（ＶＤＡＴＡ）と結合させたいずれの場合においてもノードＮＭの電位（ＶＮＭ）が画像データ（ＶＤＡＴＡ）＋補正データ（Ｖｐ）と比例することが確認されている。
すなわち、配線１２４から供給する補正データ（Ｖｐ）に配線１２５から供給する低解像度用の画像データ（ＶＤＡＴＡ）を結合させて表示できることが確認された。
図１４は、本発明の一態様の画素をカラー表示が行えるＥＬ表示装置に適用した場合の一例である。一般的にカラー表示が行える表示装置の画素は、Ｒ（赤）、Ｇ（緑）Ｂ（青）のそれぞれの色を発する副画素の組み合わせを有する。図１４では、水平方向に並ぶ副画素１０Ｒ、副画素１０Ｇ、副画素１０Ｂの３つの副画素が一つの画素を構成することになり、水平垂直方向の４画素を表している。なお、図１４では、電源線等の配線は省略している。
前述したように、本発明の一態様では、トランジスタ１０１を介してマトリクス状に配置された４画素（ここでは、同色を発する４副画素に相当）に補正データＶｐ１または画像データＶｓＬを入力することができる。ここで、各副画素と電気的に接続する配線１２４は列毎に設けられるが、トランジスタ１０１と電気的に接続される配線１２５は水平方向の２副画素毎に設けられる。
当該構成において、例えば図１４左上の画素（ＰＩＸ１）では、副画素１０Ｒと副画素１０Ｇとの間には配線１２４［ｉ＋１］が１本設けられ、副画素１０Ｇと副画素１０Ｂとの間には配線１２４［ｉ＋２］および配線１２５［ｊ＋１］の２本が設けられる。そのため、各要素のレイアウトをできるだけ密にする場合において、各副画素の間隔（同一の機能を有する要素の間隔）を一定とすることが困難となる。
したがって、副画素１０Ｒ、副画素１０Ｇ、副画素１０Ｂと接続される画素電極をそれぞれ、電極２５Ｒ、２５Ｇ、２５Ｂとしたとき、図１４に示すように電極２５Ｒ、２５Ｇ、２５Ｂを等間隔に配置する構成とすることが好ましい。なお、画素電極は各副画素の要素ともいえるが、ここでは説明を明瞭にするために別の要素としている。当該構成はトップエミッション型のＥＬ表示装置、または反射型の液晶表示装置に有効である。
図１５は、本発明の一態様の画素をカラー表示が行える液晶表示装置に適用した場合の一例である。液晶表示装置で副画素の間隔を一定とするには、例えば図１５左上の画素（ＰＩＸ２において、容量素子１１６の他方の電極が電気的に接続する配線１３２［ｊ］を副画素１０Ｒと副画素１０Ｇとの間に設ければよい。配線１３２には、副画素１０Ｒおよび副画素１０Ｇが有する容量素子１１６がそれぞれ電気的に接続する。なお、副画素１０Ｂが有する容量素子１１６は、隣接する画素の副画素１０Ｒとの間に設ける配線１３２［ｊ＋１］と電気的に接続すればよい。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、液晶素子を用いた表示素子の構成例と、ＥＬ素子を用いた表示装置の構成例について説明する。なお、本実施の形態においては、実施の形態１で説明した表示装置の要素、動作および機能の説明は省略する。
図１６（Ａ）乃至（Ｃ）は、本発明の一態様を用いることのできる表示装置の構成を示す図である。
図１６（Ａ）において、第１の基板４００１上に設けられた表示部２１５を囲むようにして、シール材４００５が設けられ、表示部２１５が第１の基板４００１、シール材４００５および第２の基板４００６によって封止されている。
表示部２１５には、実施の形態１の図７または図９に示した画素アレイ１１が設けられる。なお、以下に説明する走査線駆動回路はロードライバ、信号線駆動回路はカラムドライバに相当する。
図１６（Ａ）では、走査線駆動回路２２１ａ、信号線駆動回路２３１ａ、信号線駆動回路２３２ａ、および共通線駆動回路２４１ａは、それぞれがプリント基板４０４１上に設けられた集積回路４０４２を複数有する。集積回路４０４２は、単結晶半導体または多結晶半導体で形成されている。信号線駆動回路２３１ａおよび信号線駆動回路２３２ａは、実施の形態１に示したカラムドライバの機能を有する。走査線駆動回路２２１ａは、実施の形態１に示したロードライバの機能を有する。共通線駆動回路２４１ａは、実施の形態１に示した電源を供給する配線やＶｒｅｆを供給する配線に規定の電位を供給する機能を有する。
走査線駆動回路２２１ａ、共通線駆動回路２４１ａ、信号線駆動回路２３１ａ、および信号線駆動回路２３２ａに与えられる各種信号および電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ　ｐｒｉｎｔｅｄ　ｃｉｒｃｕｉｔ）４０１８を介して供給される。
走査線駆動回路２２１ａおよび共通線駆動回路２４１ａが有する集積回路４０４２は、表示部２１５に選択信号を供給する機能を有する。信号線駆動回路２３１ａおよび信号線駆動回路２３２ａが有する集積回路４０４２は、表示部２１５に画像データを供給する機能を有する。集積回路４０４２は、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に実装されている。
なお、集積回路４０４２の接続方法は、特に限定されるものではなく、ワイヤボンディング法、ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）法、ＴＣＰ（Ｔａｐｅ　Ｃａｒｒｉｅｒ　Ｐａｃｋａｇｅ）法、ＣＯＦ（Ｃｈｉｐ　Ｏｎ　Ｆｉｌｍ）法などを用いることができる。
図１６（Ｂ）は、信号線駆動回路２３１ａおよび信号線駆動回路２３２ａに含まれる集積回路４０４２をＣＯＧ法により実装する例を示している。また、駆動回路の一部または全体を表示部２１５と同じ第１の基板４００１上に一体形成して、システムオンパネルを形成することができる。
図１６（Ｂ）では、走査線駆動回路２２１ａおよび共通線駆動回路２４１ａを、表示部２１５と同じ基板上に形成する例を示している。駆動回路を表示部２１５内の画素回路と同時に形成することで、部品点数を削減することができる。よって、生産性を高めることができる。
また、図１６（Ｂ）では、第１の基板４００１上に設けられた表示部２１５と、走査線駆動回路２２１ａおよび共通線駆動回路２４１ａと、を囲むようにして、シール材４００５が設けられている。また表示部２１５、走査線駆動回路２２１ａ、および共通線駆動回路２４１ａの上に第２の基板４００６が設けられている。よって、表示部２１５、走査線駆動回路２２１ａ、および共通線駆動回路２４１ａは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。
また、図１６（Ｂ）では、信号線駆動回路２３１ａおよび信号線駆動回路２３２ａを別途形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部を別途形成して実装しても良い。また、図１６（Ｃ）に示すように、信号線駆動回路２３１ａおよび信号線駆動回路２３２ａを表示部２１５と同じ基板上に形成してもよい。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む場合がある。
また第１の基板上に設けられた表示部および走査線駆動回路は、トランジスタを複数有している。当該トランジスタとして、上記実施の形態で示したトランジスタを適用することができる。
周辺駆動回路が有するトランジスタと、表示部の画素回路が有するトランジスタの構造は同じであってもよく、異なっていてもよい。周辺駆動回路が有するトランジスタは、全て同じ構造であってもよく、２種類以上の構造が組み合わせて用いられていてもよい。同様に、画素回路が有するトランジスタは、全て同じ構造であってもよく、２種類以上の構造が組み合わせて用いられていてもよい。
また、第２の基板４００６上には入力装置４２００を設けることができる。図１６に示す表示装置に入力装置４２００を設けた構成はタッチパネルとして機能させることができる。
本発明の一態様のタッチパネルが有する検知素子（センサ素子ともいう）に限定は無い。指やスタイラスなどの被検知体の近接または接触を検知することのできる様々なセンサを、検知素子として適用することができる。
センサの方式としては、例えば、静電容量方式、抵抗膜方式、表面弾性波方式、赤外線方式、光学方式、感圧方式など様々な方式を用いることができる。
本実施の形態では、静電容量方式の検知素子を有するタッチパネルを例に挙げて説明する。
静電容量方式としては、表面型静電容量方式、投影型静電容量方式等がある。また、投影型静電容量方式としては、自己容量方式、相互容量方式等がある。相互容量方式を用いると、同時多点検知が可能となるため好ましい。
本発明の一態様のタッチパネルは、別々に作製された表示装置と検知素子とを貼り合わせる構成、表示素子を支持する基板および対向基板の一方または双方に検知素子を構成する電極等を設ける構成等、様々な構成を適用することができる。
図１７（Ａ）、（Ｂ）に、タッチパネルの一例を示す。図１７（Ａ）は、タッチパネル４２１０の斜視図である。図１７（Ｂ）は、入力装置４２００の斜視概略図である。なお、明瞭化のため、代表的な構成要素のみを示している。
タッチパネル４２１０は、別々に作製された表示装置と検知素子とを貼り合わせた構成である。
タッチパネル４２１０は、入力装置４２００と、表示装置とを有し、これらが重ねて設けられている。
入力装置４２００は、基板４２６３、電極４２２７、電極４２２８、複数の配線４２３７、複数の配線４２３８および複数の配線４２３９を有する。例えば、電極４２２７は配線４２３７または配線４２３９と電気的に接続することができる。また、電極４２２８は配線４２３９と電気的に接続することができる。ＦＰＣ４２７２ｂは、複数の配線４２３７および複数の配線４２３８の各々と電気的に接続する。ＦＰＣ４２７２ｂにはＩＣ４２７３ｂを設けることができる。
または、表示装置の第１の基板４００１と第２の基板４００６との間にタッチセンサを設けてもよい。第１の基板４００１と第２の基板４００６との間にタッチセンサを設ける場合は、静電容量方式のタッチセンサのほか、光電変換素子を用いた光学式のタッチセンサを適用してもよい。
図１８（Ａ）および図１８（Ｂ）は、図１６（Ｂ）中でＮ１−Ｎ２の鎖線で示した部位の断面図である。図１８（Ａ）および図１８（Ｂ）に示す表示装置は電極４０１５を有しており、電極４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。また、図１８（Ａ）および図１８（Ｂ）では、電極４０１５は、絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０に形成された開口において配線４０１４と電気的に接続されている。
電極４０１５は、第１の電極層４０３０と同じ導電層から形成され、配線４０１４は、トランジスタ４０１０、およびトランジスタ４０１１のソース電極およびドレイン電極と同じ導電層で形成されている。
また、第１の基板４００１上に設けられた表示部２１５と走査線駆動回路２２１ａは、トランジスタを複数有しており、図１８（Ａ）、および図１８（Ｂ）では、表示部２１５に含まれるトランジスタ４０１０、および走査線駆動回路２２１ａに含まれるトランジスタ４０１１を例示している。なお、図１８（Ａ）および図１８（Ｂ）では、トランジスタ４０１０およびトランジスタ４０１１としてボトムゲート型のトランジスタを例示しているが、トップゲート型のトランジスタであってもよい。
図１８（Ａ）および図１８（Ｂ）では、トランジスタ４０１０およびトランジスタ４０１１上に絶縁層４１１２が設けられている。また、図１８（Ｂ）では、絶縁層４１１２上に隔壁４５１０が形成されている。
また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２上に設けられている。また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１１１上に形成された電極４０１７を有する。電極４０１７はバックゲート電極として機能することができる。
また、図１８（Ａ）および図１８（Ｂ）に示す表示装置は、容量素子４０２０を有する。容量素子４０２０は、トランジスタ４０１０のゲート電極と同じ工程で形成された電極４０２１と、ソース電極およびドレイン電極と同じ工程で形成された電極と、を有する。それぞれの電極は、絶縁層４１０３を介して重なっている。
一般に、表示装置の画素部に設けられる容量素子の容量は、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。容量素子の容量は、トランジスタのオフ電流等を考慮して設定すればよい。
表示部２１５に設けられたトランジスタ４０１０は表示素子と電気的に接続する。図１８（Ａ）は、表示素子として液晶素子を用いた液晶表示装置の一例である。図１８（Ａ）において、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０３１、および液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３２、絶縁層４０３３が設けられている。第２の電極層４０３１は第２の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１は液晶層４００８を介して重畳する。
また、スペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、第１の電極層４０３０と第２の電極層４０３１との間隔（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。
また、必要に応じて、ブラックマトリクス（遮光層）、着色層（カラーフィルタ）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けてもよい。例えば、偏光基板および位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。また、上記バックライト、およびサイドライトとして、マイクロＬＥＤなどを用いても良い。
図１８（Ａ）に示す表示装置では、第２の基板４００６と第２の電極層４０３１の間に、遮光層４１３２、着色層４１３１、絶縁層４１３３が設けられている。
遮光層として用いることのできる材料としては、カーボンブラック、チタンブラック、金属、金属酸化物、複数の金属酸化物の固溶体を含む複合酸化物等が挙げられる。遮光層は、樹脂材料を含む膜であってもよいし、金属などの無機材料の薄膜であってもよい。また、遮光層に、着色層の材料を含む膜の積層膜を用いることもできる。例えば、ある色の光を透過する着色層に用いる材料を含む膜と、他の色の光を透過する着色層に用いる材料を含む膜との積層構造を用いることができる。着色層と遮光層の材料を共通化することで、装置を共通化できるほか工程を簡略化できるため好ましい。
着色層に用いることのできる材料としては、金属材料、樹脂材料、顔料または染料が含まれた樹脂材料などが挙げられる。遮光層および着色層の形成方法は、前述した各層の形成方法と同様に行なえばよい。例えば、インクジェット法などで行なってもよい。
また、図１８（Ａ）および図１８（Ｂ）に示す表示装置は、絶縁層４１１１と絶縁層４１０４を有する。絶縁層４１１１と絶縁層４１０４として、不純物元素を透過しにくい絶縁層を用いる。絶縁層４１１１と絶縁層４１０４でトランジスタの半導体層を挟むことで、外部からの不純物の浸入を防ぐことができる。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子（ＥＬ素子）を適用することができる。ＥＬ素子は、一対の電極の間に発光性の化合物を含む層（「ＥＬ層」ともいう。）を有する。一対の電極間に、ＥＬ素子の閾値電圧よりも大きい電位差を生じさせると、ＥＬ層に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層において再結合し、ＥＬ層に含まれる発光物質が発光する。
また、ＥＬ素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、電圧を印加することにより、一方の電極から電子、他方の電極から正孔がそれぞれＥＬ層に注入される。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
なお、ＥＬ層は、発光性の化合物以外に、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、またはバイポーラ性の物質（電子輸送性および正孔輸送性が高い物質）などを有していてもよい。
ＥＬ層は、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法などの方法で形成することができる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そして、基板上にトランジスタおよび発光素子を形成し、当該基板とは逆側の面から発光を取り出す上面射出（トップエミッション）構造や、基板側の面から発光を取り出す下面射出（ボトムエミッション）構造や、両面から発光を取り出す両面射出（デュアルエミッション）構造の発光素子があり、どの射出構造の発光素子も適用することができる。
図１８（Ｂ）は、表示素子として発光素子を用いた発光表示装置（「ＥＬ表示装置」ともいう。）の一例である。表示素子である発光素子４５１３は、表示部２１５に設けられたトランジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、第１の電極層４０３０、発光層４５１１、第２の電極層４０３１の積層構造であるが、この構成に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えることができる。
隔壁４５１０は、有機絶縁材料、または無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
発光素子４５１３の発光色は、発光層４５１１を構成する材料によって、白、赤、緑、青、シアン、マゼンタ、または黄などとすることができる。
カラー表示を実現する方法としては、発光色が白色の発光素子４５１３と着色層を組み合わせて行う方法と、画素毎に発光色の異なる発光素子４５１３を設ける方法がある。前者の方法は後者の方法よりも生産性が高い。一方、後者の方法では画素毎に発光層４５１１を作り分ける必要があるため、前者の方法よりも生産性が劣る。ただし、後者の方法では、前者の方法よりも色純度の高い発光色を得ることができる。後者の方法に加えて、発光素子４５１３にマイクロキャビティ構造を付与することにより色純度をさらに高めることができる。
なお、発光層４５１１は、量子ドットなどの無機化合物を有していてもよい。例えば、量子ドットを発光層に用いることで、発光材料として機能させることもできる。
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４０３１および隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ　Ｌｉｋｅ　Ｃａｒｂｏｎ）などを形成することができる。また、第１の基板４００１、第２の基板４００６、およびシール材４００５によって封止された空間には充填材４５１４が設けられ密封されている。このように、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル系樹脂、ポリイミド、エポキシ系樹脂、シリコーン系樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、充填材４５１４に乾燥剤が含まれていてもよい。
シール材４００５には、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることができる。また、シール材４００５に乾燥剤が含まれていてもよい。
また、必要であれば、発光素子の射出面に偏光板、または円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板または円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
また、発光素子をマイクロキャビティ構造とすることで、色純度の高い光を取り出すことができる。また、マイクロキャビティ構造とカラーフィルタを組み合わせることで、映り込みが低減し、表示画像の視認性を高めることができる。
表示素子に電圧を印加する第１の電極層および第２の電極層（画素電極層、共通電極層、対向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、および電極層のパターン構造によって透光性、反射性を選択すればよい。
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などの金属、またはその合金、もしくはその金属窒化物から一種以上を用いて形成することができる。
また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、または、アニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくはその誘導体などがあげられる。
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、上記実施の形態に示した各トランジスタに置き換えて用いることのできるトランジスタの一例について、図面を用いて説明する。
本発明の一態様の表示装置は、ボトムゲート型のトランジスタや、トップゲート型トランジスタなどの様々な形態のトランジスタを用いて作製することができる。よって、既存の製造ラインに合わせて、使用する半導体層の材料やトランジスタ構造を容易に置き換えることができる。
〔ボトムゲート型トランジスタ〕
図１９（Ａ１）は、ボトムゲート型のトランジスタの一種であるチャネル保護型のトランジスタ８１０のチャネル長方向の断面図である。図１９（Ａ１）において、トランジスタ８１０は基板７７１上に形成されている。また、トランジスタ８１０は、基板７７１上に絶縁層７７２を介して電極７４６を有する。また、電極７４６上に絶縁層７２６を介して半導体層７４２を有する。電極７４６はゲート電極として機能できる。絶縁層７２６はゲート絶縁層として機能できる。
また、半導体層７４２のチャネル形成領域上に絶縁層７４１を有する。また、半導体層７４２の一部と接して、絶縁層７２６上に電極７４４ａおよび電極７４４ｂを有する。電極７４４ａは、ソース電極またはドレイン電極の一方として機能できる。電極７４４ｂは、ソース電極またはドレイン電極の他方として機能できる。電極７４４ａの一部、および電極７４４ｂの一部は、絶縁層７４１上に形成される。
絶縁層７４１は、チャネル保護層として機能できる。チャネル形成領域上に絶縁層７４１を設けることで、電極７４４ａおよび電極７４４ｂの形成時に生じる半導体層７４２の露出を防ぐことができる。よって、電極７４４ａおよび電極７４４ｂの形成時に、半導体層７４２のチャネル形成領域がエッチングされることを防ぐことができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。
また、トランジスタ８１０は、電極７４４ａ、電極７４４ｂおよび絶縁層７４１上に絶縁層７２８を有し、絶縁層７２８の上に絶縁層７２９を有する。
半導体層７４２に酸化物半導体を用いる場合、電極７４４ａおよび電極７４４ｂの、少なくとも半導体層７４２と接する部分に、半導体層７４２の一部から酸素を奪い、酸素欠損を生じさせることが可能な材料を用いることが好ましい。半導体層７４２中の酸素欠損が生じた領域はキャリア濃度が増加し、当該領域はｎ型化し、ｎ型領域（ｎ＋層）となる。したがって、当該領域はソース領域またはドレイン領域として機能することができる。半導体層７４２に酸化物半導体を用いる場合、半導体層７４２から酸素を奪い、酸素欠損を生じさせることが可能な材料の一例として、タングステン、チタン等を挙げることができる。
半導体層７４２にソース領域およびドレイン領域が形成されることにより、電極７４４ａおよび電極７４４ｂと半導体層７４２の接触抵抗を低減することができる。よって、電界効果移動度や、しきい値電圧などの、トランジスタの電気特性を良好なものとすることができる。
半導体層７４２にシリコンなどの半導体を用いる場合は、半導体層７４２と電極７４４ａの間、および半導体層７４２と電極７４４ｂの間に、ｎ型半導体またはｐ型半導体として機能する層を設けることが好ましい。ｎ型半導体またはｐ型半導体として機能する層は、トランジスタのソース領域またはドレイン領域として機能することができる。
絶縁層７２９は、外部からのトランジスタへの不純物の拡散を防ぐ、または低減する機能を有する材料を用いて形成することが好ましい。なお、必要に応じて絶縁層７２９を省略することもできる。
図１９（Ａ２）に示すトランジスタ８１１は、絶縁層７２９上にバックゲート電極として機能できる電極７２３を有する点が、トランジスタ８１０と異なる。電極７２３は、電極７４６と同様の材料および方法で形成することができる。
一般に、バックゲート電極は導電層で形成され、ゲート電極とバックゲート電極で半導体層のチャネル形成領域を挟むように配置される。よって、バックゲート電極は、ゲート電極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位としてもよいし、接地電位（ＧＮＤ電位）や、任意の電位としてもよい。また、バックゲート電極の電位をゲート電極と連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
電極７４６および電極７２３は、どちらもゲート電極として機能することができる。よって、絶縁層７２６、絶縁層７２８、および絶縁層７２９は、それぞれがゲート絶縁層として機能することができる。なお、電極７２３は、絶縁層７２８と絶縁層７２９の間に設けてもよい。
なお、電極７４６または電極７２３の一方を、「ゲート電極」という場合、他方を「バックゲート電極」という。例えば、トランジスタ８１１において、電極７２３を「ゲート電極」と言う場合、電極７４６を「バックゲート電極」と言う。また、電極７２３を「ゲート電極」として用いる場合は、トランジスタ８１１をトップゲート型のトランジスタの一種と考えることができる。また、電極７４６および電極７２３のどちらか一方を、「第１のゲート電極」といい、他方を「第２のゲート電極」という場合がある。
半導体層７４２を挟んで電極７４６および電極７２３を設けることで、更には、電極７４６および電極７２３を同電位とすることで、半導体層７４２においてキャリアの流れる領域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、トランジスタ８１１のオン電流が大きくなる共に、電界効果移動度が高くなる。
したがって、トランジスタ８１１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ８１１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
また、ゲート電極とバックゲート電極は導電層で形成されるため、トランジスタの外部で生じる電界が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気などに対する電界遮蔽機能）を有する。なお、バックゲート電極を半導体層よりも大きく形成し、バックゲート電極で半導体層を覆うことで、電界遮蔽機能を高めることができる。
また、バックゲート電極を、遮光性を有する導電膜で形成することで、バックゲート電極側から半導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防ぎ、トランジスタのしきい値電圧がシフトするなどの電気特性の劣化を防ぐことができる。
本発明の一態様によれば、信頼性の良好なトランジスタを実現することができる。また、信頼性の良好な半導体装置を実現することができる。
図１９（Ｂ１）は、図１９（Ａ１）とは異なる構成のチャネル保護型のトランジスタ８２０のチャネル長方向の断面図である。トランジスタ８２０は、トランジスタ８１０とほぼ同様の構造を有しているが、絶縁層７４１が半導体層７４２の端部を覆っている点が異なる。また、半導体層７４２と重なる絶縁層７４１の一部を選択的に除去して形成した開口部において、半導体層７４２と電極７４４ａが電気的に接続している。また、半導体層７４２と重なる絶縁層７４１の一部を選択的に除去して形成した他の開口部において、半導体層７４２と電極７４４ｂが電気的に接続している。絶縁層７４１の、チャネル形成領域と重なる領域は、チャネル保護層として機能できる。
図１９（Ｂ２）に示すトランジスタ８２１は、絶縁層７２９上にバックゲート電極として機能できる電極７２３を有する点が、トランジスタ８２０と異なる。
絶縁層７４１を設けることで、電極７４４ａおよび電極７４４ｂの形成時に生じる半導体層７４２の露出を防ぐことができる。よって、電極７４４ａおよび電極７４４ｂの形成時に半導体層７４２の薄膜化を防ぐことができる。
また、トランジスタ８２０およびトランジスタ８２１は、トランジスタ８１０およびトランジスタ８１１よりも、電極７４４ａと電極７４６の間の距離と、電極７４４ｂと電極７４６の間の距離が長くなる。よって、電極７４４ａと電極７４６の間に生じる寄生容量を小さくすることができる。また、電極７４４ｂと電極７４６の間に生じる寄生容量を小さくすることができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現できる。
図１９（Ｃ１）は、ボトムゲート型のトランジスタの１つであるチャネルエッチング型のトランジスタ８２５のチャネル長方向の断面図である。トランジスタ８２５は、絶縁層７４１を用いずに電極７４４ａおよび電極７４４ｂを形成する。このため、電極７４４ａおよび電極７４４ｂの形成時に露出する半導体層７４２の一部がエッチングされる場合がある。一方、絶縁層７２９を設けないため、トランジスタの生産性を高めることができる。
図１９（Ｃ２）に示すトランジスタ８２６は、絶縁層７２９上にバックゲート電極として機能できる電極７２３を有する点が、トランジスタ８２５と異なる。
図２０（Ａ１）乃至（Ｃ２）にトランジスタ８１０、８１１、８２０、８２１、８２５、８２６のチャネル幅方向の断面図をそれぞれ示す。
図２０（Ｂ２）、（Ｃ２）に示す構造では、ゲート電極とバックゲート電極とが接続され、ゲート電極とバックゲート電極との電位が同電位となる。また、半導体層７４２は、ゲート電極とバックゲート電極と挟まれている。
ゲート電極およびバックゲート電極のそれぞれのチャネル幅方向の長さは、半導体層７４２のチャネル幅方向の長さよりも長く、半導体層７４２のチャネル幅方向全体は、絶縁層７２６、７４１、７２８、７２９を間に挟んでゲート電極またはバックゲート電極に覆われた構成である。
当該構成とすることで、トランジスタに含まれる半導体層７４２を、ゲート電極及びバックゲート電極の電界によって電気的に取り囲むことができる。
トランジスタ８２１またはトランジスタ８２６のように、ゲート電極およびバックゲート電極の電界によって、チャネル領域が形成される半導体層７４２を電気的に取り囲むトランジスタのデバイス構造をＳｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造と呼ぶことができる。
Ｓ−ｃｈａｎｎｅｌ構造とすることで、ゲート電極及びバックゲート電極の一方または双方によってチャネルを誘起させるための電界を効果的に半導体層７４２に印加することができるため、トランジスタの電流駆動能力が向上し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、トランジスタを微細化することが可能となる。また、Ｓ−ｃｈａｎｎｅｌ構造とすることで、トランジスタの機械的強度を高めることができる。
〔トップゲート型トランジスタ〕
図２１（Ａ１）に例示するトランジスタ８４２は、トップゲート型のトランジスタの１つである。電極７４４ａおよび電極７４４ｂは、絶縁層７２８および絶縁層７２９に形成した開口部において半導体層７４２と電気的に接続する。
また、電極７４６と重ならない絶縁層７２６の一部を除去し、電極７４６と残りの絶縁層７２６をマスクとして用いて不純物７５５を半導体層７４２に導入することで、半導体層７４２中に自己整合（セルフアライメント）的に不純物領域を形成することができる。トランジスタ８４２は、絶縁層７２６が電極７４６の端部を越えて延伸する領域を有する。半導体層７４２の絶縁層７２６を介して不純物７５５が導入された領域の不純物濃度は、絶縁層７２６を介さずに不純物７５５が導入された領域よりも小さくなる。半導体層７４２は、電極７４６と重ならない領域にＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域が形成される。
図２１（Ａ２）に示すトランジスタ８４３は、電極７２３を有する点がトランジスタ８４２と異なる。トランジスタ８４３は、基板７７１の上に形成された電極７２３を有する。電極７２３は絶縁層７７２を介して半導体層７４２と重なる領域を有する。電極７２３は、バックゲート電極として機能することができる。
また、図２１（Ｂ１）に示すトランジスタ８４４および図２１（Ｂ２）に示すトランジスタ８４５のように、電極７４６と重ならない領域の絶縁層７２６を全て除去してもよい。また、図２１（Ｃ１）に示すトランジスタ８４６および図２１（Ｃ２）に示すトランジスタ８４７のように、絶縁層７２６を残してもよい。
トランジスタ８４２乃至トランジスタ８４７も、電極７４６を形成した後に、電極７４６をマスクとして用いて不純物７５５を半導体層７４２に導入することで、半導体層７４２中に自己整合的に不純物領域を形成することができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。また、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
図２２（Ａ１）乃至（Ｃ２）にトランジスタ８４２、８４３、８４４、８４５、８４６、８４７のチャネル幅方向の断面図をそれぞれ示す。
トランジスタ８４３、トランジスタ８４５、およびトランジスタ８４７は、それぞれ先に説明したＳ−ｃｈａｎｎｅｌ構造である。ただし、これに限定されず、トランジスタ８４３、トランジスタ８４５、およびトランジスタ８４７をＳ−ｃｈａｎｎｅｌ構造としなくてもよい。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本発明の一態様に係る表示装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２３に示す。
図２３（Ａ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、スピーカ９６７、表示部９６５、操作キー９６６、ズームレバー９６８、レンズ９６９等を有する。表示部９６５に本発明の一態様の表示装置を用いることで、様々な画像の表示を行うことができる。
図２３（Ｂ）はデジタルサイネージであり、大型の表示部９２２を有する。例えば柱９２１の側面に取り付けられる。表示部９２２に本発明の一態様の表示装置を用いることで、表示品位の高い表示を行うことができる。
図２３（Ｃ）は携帯電話機であり、筐体９５１、表示部９５２、操作ボタン９５３、外部接続ポート９５４、スピーカ９５５、マイク９５６、カメラ９５７等を有する。当該携帯電話機は、表示部９５２にタッチセンサを備える。電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指やスタイラスなどで表示部９５２に触れることで行うことができる。また、筐体９０１および表示部９５２は可撓性を有し、図示するように折り曲げて使用することができる。表示部９５２に本発明の一態様の表示装置を用いることで、様々な画像の表示を行うことができる。
図２３（Ｄ）は携帯データ端末であり、筐体９１１、表示部９１２、スピーカ９１３、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。表示部９１２に本発明の一態様の表示装置を用いることで、様々な画像の表示を行うことができる。
図２３（Ｅ）はテレビであり、筐体９７１、表示部９７３、操作キー９７４、スピーカ９７５、通信用接続端子９７６、光センサ９７７等を有する。表示部９７３にはタッチセンサが設けられ、入力操作を行うこともできる。表示部９７３に本発明の一態様の表示装置を用いることで、様々な画像の表示を行うことができる。
図２３（Ｆ）は情報処理端末であり、筐体９０１、表示部９０２、表示部９０３、センサ９０４等を有する。表示部９０２および表示部９０３は一つの表示パネルから成り、可撓性を有する。また、筐体９０１も可撓性を有し、図示するように折り曲げて使用することができるほか、タブレット端末のように平板状にして使用することもできる。センサ９０４は筐体９０１の形状を感知することができ、例えば、筐体が曲げられたときに表示部９０２および表示部９０３の表示を切り替えることができる。表示部９０２および表示部９０３に本発明の一態様の表示装置を用いることで、様々な画像の表示を行うことができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
１０：画素、１０Ｂ：副画素、１０Ｇ：副画素、１０Ｒ：副画素、１１：画素アレイ、１２：ロードライバ、１３：ロードライバ、１４：カラムドライバ、１５：カラムドライバ、１６：回路、１７：選択回路、１８：選択回路、１９：選択回路、２０：シフトレジスタ、２１：バッファ回路、２２：シフトレジスタ、２３：選択回路、２５Ｂ：電極、２５Ｇ：電極、２５Ｒ：電極、１０１：トランジスタ、１０２：トランジスタ、１０３：容量素子、１１０：回路ブロック、１１１：トランジスタ、１１２：トランジスタ、１１３：容量素子、１１４：ＥＬ素子、１１５：トランジスタ、１１６：容量素子、１１７：液晶素子、１１８：トランジスタ、１１９：トランジスタ、１２０：回路、１２１：配線、１２２：配線、１２４：配線、１２５：配線、１２６：配線、１２８：配線、１２９：配線、１３０：配線、１３１：配線、１３２：配線、１３３：配線、１３４：配線、２１５：表示部、２２１ａ：走査線駆動回路、２３１ａ：信号線駆動回路、２３２ａ：信号線駆動回路、２４１ａ：共通線駆動回路、７２３：電極、７２６：絶縁層、７２８：絶縁層、７２９：絶縁層、７４１：絶縁層、７４２：半導体層、７４４ａ：電極、７４４ｂ：電極、７４６：電極、７５５：不純物、７７１：基板、７７２：絶縁層、８１０：トランジスタ、８１１：トランジスタ、８２０：トランジスタ、８２１：トランジスタ、８２５：トランジスタ、８２６：トランジスタ、８３０：トランジスタ、８４０：トランジスタ、８４２：トランジスタ、８４３：トランジスタ、８４４：トランジスタ、８４５：トランジスタ、８４６：トランジスタ、８４７：トランジスタ、９０１：筐体、９０２：表示部、９０３：表示部、９０４：センサ、９１１：筐体、９１２：表示部、９１３：スピーカ、９１９：カメラ、９２１：柱、９２２：表示部、９５１：筐体、９５２：表示部、９５３：操作ボタン、９５４：外部接続ポート、９５５：スピーカ、９５６：マイク、９５７：カメラ、９６１：筐体、９６２：シャッターボタン、９６３：マイク、９６５：表示部、９６６：操作キー、９６７：スピーカ、９６８：ズームレバー、９６９：レンズ、９７１：筐体、９７３：表示部、９７４：操作キー、９７５：スピーカ、９７６：通信用接続端子、９７７：光センサ、４００１：基板、４００５：シール材、４００６：基板、４００８：液晶層、４０１０：トランジスタ、４０１１：トランジスタ、４０１３：液晶素子、４０１４：配線、４０１５：電極、４０１７：電極、４０１８：ＦＰＣ、４０１９：異方性導電層、４０２０：容量素子、４０２１：電極、４０３０：電極層、４０３１：電極層、４０３２：絶縁層、４０３３：絶縁層、４０３５：スペーサ、４０４１：プリント基板、４０４２：集積回路、４１０２：絶縁層、４１０３：絶縁層、４１０４：絶縁層、４１１０：絶縁層、４１１１：絶縁層、４１１２：絶縁層、４１３１：着色層、４１３２：遮光層、４１３３：絶縁層、４２００：入力装置、４２１０：タッチパネル、４２２７：電極、４２２８：電極、４２３７：配線、４２３８：配線、４２３９：配線、４２６３：基板、４２７２ｂ：ＦＰＣ、４２７３ｂ：ＩＣ、４５１０：隔壁、４５１１：発光層、４５１３：発光素子、４５１４：充填材

Claims (15)

  1. 　第１のトランジスタと、第１の回路乃至第４の回路を有する表示装置であって、
    　前記第１の回路乃至第４の回路のそれぞれは、第２のトランジスタと、第１の容量素子と、回路ブロックと、を有し、
    　前記第２のトランジスタのソースまたはドレインの一方は、前記第１の容量素子の一方の電極と電気的に接続され、
    　前記第１の容量素子の一方の電極は、前記回路ブロックと電気的に接続され、
    　前記第１の容量素子の他方の電極は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続されている表示装置。
  2. 　請求項１において、
    　前記第２のトランジスタは、チャネル形成領域に金属酸化物を有し、前記金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有する表示装置。
  3. 　請求項１または２において、
    　前記第１の回路が有する前記第２のトランジスタのゲートと、前記第２の回路が有する前記第２のトランジスタのゲートは電気的に接続され、
    　前記第３の回路が有する前記第２のトランジスタのゲートと、前記第４の回路が有する前記第２のトランジスタのゲートは電気的に接続されている表示装置。
  4. 　請求項１乃至３のいずれか一項において、
    　前記第１の回路が有する前記第２のトランジスタのソースまたはドレインの他方と、前記第３の回路が有する前記第２のトランジスタのソースまたはドレインの他方は電気的に接続され、
    　前記第２の回路が有する前記第２のトランジスタのソースまたはドレインの他方と、前記第４の回路が有する前記第２のトランジスタのソースまたはドレインの他方は電気的に接続されている表示装置。
  5. 　請求項１乃至４のいずれか一項において、
    　前記第１の回路乃至前記第４の回路のそれぞれは、マトリクス状に配置された画素の機能を有し、
    　前記第１の回路は、ｎ行ｉ列目（ｎ、ｉは自然数）に配置され、
    　前記第２の回路は、ｎ行（ｉ＋ｘ）列目（ｘは自然数）に配置され、
    　前記第３の回路は、（ｎ＋１）行ｉ列目に配置され、
    　前記第４の回路は、（ｎ＋１）行（ｉ＋ｘ）列目に配置されている表示装置。
  6. 　請求項１乃至５のいずれか一項において、
    　前記回路ブロックは、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、有機ＥＬ素子と、を有し、
    　前記有機ＥＬ素子の一方の電極は、前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記第４のトランジスタのソースまたはドレインの他方は、前記第２の容量素子の一方の電極と電気的に接続され、
    　前記第２の容量素子の一方の電極は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記第３のトランジスタのゲートは、前記第２の容量素子の他方の電極と電気的に接続され、
    　前記第２の容量素子の他方の電極は、前記第１の容量素子の一方の電極と電気的に接続されている表示装置。
  7. 　請求項６において、
    　さらに第５のトランジスタと、第５の回路と、を有し、
    　前記第５のトランジスタのソースまたはドレインの一方は、前記第４のトランジスタのソースまたはドレインの他方と電気的に接続され、
    　前記第５のトランジスタのソースまたはドレインの他方は、前記第５の回路と電気的に接続されている表示装置。
  8. 　請求項７において、
    　前記第５の回路は、定電位を供給する機能を有する表示装置。
  9. 　請求項７において、
    　前記第５の回路は、電流値を読み取る機能および補正データを生成する機能を有する表示装置。
  10. 　請求項１乃至５のいずれか一項において、
    　前記回路ブロックは、第６のトランジスタと、第３の容量素子と、液晶素子と、を有し、
    　前記液晶素子の一方の電極は、前記容量素子の一方の電極と電気的に接続され、
    　前記容量素子の一方の電極は、前記第６のトランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記第６のトランジスタのソースまたはドレインの他方は、前記第１の容量素子の一方の電極と電気的に接続されている表示装置。
  11. 　請求項１０において、
    　前記第６のトランジスタは、チャネル形成領域に金属酸化物を有し、前記金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有する表示装置。
  12. 　第１のトランジスタと、第１の回路と、第２の回路と、第３の回路と、第１の配線と、第２の配線と、第３の配線と、を有する表示装置であって、
    　前記第１の回路乃至第３の回路のそれぞれは、第２のトランジスタと、第１の容量素子と、表示素子と、を有し、
    　前記第２のトランジスタのソースまたはドレインの一方は、前記第１の容量素子の一方の電極と電気的に接続され、
    　前記第１の容量素子の一方の電極は、前記表示素子と電気的に接続され、
    　前記第１の回路乃至第３の回路は、一方向に順に隣り合うように配置され、
    　前記第１の回路と前記第２の回路との間には、前記第１の配線が設けられ、
    　前記第２の回路と前記第３の回路との間には、前記第２の配線および前記第３の配線が設けられ、
    　前記第１の配線は、前記第２の回路が有する前記第２のトランジスタのソースまたはドレインの他方と電気的に接続され、
    　前記第２の配線は、前記第３の回路が有する前記第２のトランジスタのソースまたはドレインの他方と電気的に接続され、
    　前記第３の配線は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記第１のトランジスタのソースまたはドレインの他方は、前記第１の回路乃至前記第３の回路のいずれかが有する前記第１の容量素子の他方の電極と電気的に接続する表示装置。
  13. 　第１のトランジスタと、第１の回路と、第２の回路と、第３の回路と、第１の配線と、第２の配線と、第３の配線と、第４の配線と、を有する表示装置であって、
    　前記第１の回路乃至第３の回路のそれぞれは、第２のトランジスタと、第１の容量素子と、第２の容量素子と、表示素子と、を有し、
    　前記第２のトランジスタのソースまたはドレインの一方は、前記第１の容量素子の一方の電極と電気的に接続され、
    　前記第１の容量素子の一方の電極は、前記第２の容量素子の一方の電極と電気的に接続され、
    　前記第２の容量素子の一方の電極は、前記表示素子と電気的に接続され、
    　前記第１の回路乃至第３の回路は、一方向に順に隣り合うように配置され、
    　前記第１の回路と前記第２の回路との間には、前記第１の配線および前記第２の配線が設けられ、
    　前記第２の回路と前記第３の回路との間には、前記第３の配線および前記第４の配線が設けられ、
    　前記第１の配線は、前記第２の回路が有する前記第２のトランジスタのソースまたはドレインの他方と電気的に接続され、
    　前記第２の配線は、前記第１の回路が有する前記第２の容量素子の他方と電気的に接続され、
    　前記第２の配線は、前記第２の回路が有する前記第２の容量素子の他方と電気的に接続され、
    　前記第３の配線は、前記第３の回路が有する前記第２のトランジスタのソースまたはドレインの他方と電気的に接続され、
    　前記第４の配線は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記第１のトランジスタのソースまたはドレインの他方は、前記第１の回路乃至前記第３の回路のいずれかが有する前記第１の容量素子の他方の電極と電気的に接続する表示装置。
  14. 　請求項１２または１３において、
    　前記第１の回路乃至第３の回路は、それぞれ異なる色の光を外部に放出するための機能を有する表示装置。
  15. 　請求項１乃至１４のいずれか一項に記載の表示装置と、カメラと、を有する電子機器。
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