KR102045730B1 - 인버터와 이를 이용한 구동회로 및 표시장치 - Google Patents

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Abstract

본 발명은 공핍모드(depletion mode)로 구동되는 N타입 산화물 제1트랜지스터와; 노멀모드(normal mode)나 증가모드(enhancement mode)로 구동되는 N타입 산화물 제2트랜지스터를 포함하고, 상기 제1트랜지스터에 있어, 식각방지막과 드레인전극의 중첩면적은 상기 식각방지막과 소스전극과의 중첩면적보다 큰 인버터를 제공한다.

Description

인버터와 이를 이용한 구동회로 및 표시장치{Inverter and driving circuit and display device using the same}
본 발명은 인버터에 관한 것으로서, 보다 상세하게는, 산화물반도체를 사용한 인버터와 이를 이용한 구동회로 및 표시장치에 대한 것이다.
정보화 사회가 발전함에 따라 표시장치 등의 다양한 전자기기가 사용되고 있으며, 이와 같은 전자기기는 입력신호의 극성을 반전하여 출력하는 인버터를 구비하게 된다.
일반적으로, 인버터는 저소비전력 및 설계가 용이한 CMOS회로를 사용하게 된다. 그런데, CMOS회로는 제조비용이 높고, 제조공정이 복잡한 단점을 갖게 된다.
이와 같은 CMOS의 단점을 개선하기 위해, 증가모드(enhancement mode)나 공핍모드(depletion mode)의 PMOS나 NMOS를 사용하는 것이 제안되었다.
그런데, PMOS나 NMOS의 경우에 소비전력 상승과 풀스위(full swing)이 어려운 문제가 있다.
한편, 최근에 전기적 특성이 우수한 산화물반도체를 사용하여 트랜지스터를 형성하는 연구가 활발히 진행되고 있다. 산화물반도체를 사용한 트랜지스터 즉 산화물트랜지스터는 물질 특성상 N타입으로만 특성구현이 가능하다.
이와 같은 N타입 산화물트랜지스터를 사용하여 인버터를 구현하는 경우에 대해 도 1을 참조하여 설명한다. 도 1은 산화물트랜지스터를 사용한 인버터의 회로도이다.
도 1을 참조하면, 인버터(IV)를 구성하는 N타입 산화물 제1 및 2트랜지스터(T1, T2)는 각각 공핍모드와 증가모드로 동작하는 트랜지스터이다. 이와 같은 제1 및 2트랜지스터(T1, T2)를 구성함으로써, 풀스윙이 가능하게 된다.
그런데, 공핍모드인 제1트랜지스터(T1)는 반도체층이 두껍고, 증가모드인 제2트랜지스터(T2)는 반도체층의 두께가 얇도록 구성되어야 한다. 이를 위해, 반도체층 형성을 위한 공정이 2번 진행되어야 하므로 제조비용 및 공정이 증가하게 된다.
한편, 공핍모드인 제1트랜지스터(T1)를 형성하기 위해, 더블 게이트 구조를 적용하고, 정극성(+) 전압을 인가하도록 구성할 수 있다. 그런데, 이를 위해 추가적인 게이트전극 형성 공정이 필요하고, 설계마진이 저하되며, 추가적인 게이트신호가 필요하게 된다.
한편, NMOS 인버터를 사용하여 게이트구동회로를 구성하는 경우에, 부스트랩(boostrap) 원리를 사용하여 부스트랩커패시터를 Q노드에 연결하게 된다. 이에 따라, Q노드의 전압이 상승하게 되어, 회로 내 트랜지스터에 높은 구동전압에 의한 스트레스가 발생하게 되므로, 신뢰성이 저하된다. 특히, 산화물트랜지스터는 신뢰성에 더욱 취약한 구조를 갖게 된다. 반면에, CMOS 인버터를 사용하여 게이트구동회로를 구성하게 되면, 부스트랩(boostrap)이 발생하지 않아, 신뢰성이 확보될 수 있게 된다.
전술한 바와 같이, 종래의 N타입 산화물트랜지스터를 사용한 구동회로는 신뢰성 측면에서 문제점을 갖고 있다.
본 발명은, N타입 산화물트랜지스터의 신뢰성을 향상시킬 수 있는 방안을 제공하는 데 과제가 있다.
전술한 바와 같은 과제를 달성하기 위해, 본 발명은 공핍모드(depletion mode)로 구동되는 N타입 산화물 제1트랜지스터와; 노멀모드(normal mode)나 증가모드(enhancement mode)로 구동되는 N타입 산화물 제2트랜지스터를 포함하고, 상기 제1트랜지스터에 있어, 식각방지막과 드레인전극의 중첩면적은 상기 식각방지막과 소스전극과의 중첩면적보다 큰 인버터를 제공한다.
여기서, 상기 제1트랜지스터의 식각방지막과 드레인전극의 중첩폭은, 상기 제2트랜지스터의 식각방지막과 드레인전극의 중첩폭 보다 1㎛ 이상일 수 있다.
상기 제2트랜지스터는 증가모드로 구동될 수 있다.
다른 측면에서, 표시장치용 게이트구동회로에 있어서, 다수의 인버터를 포함하여 게이트신호를 출력하는 쉬프트레지스터를 포함하고, 상기 인버터는, 공핍모드로 구동되는 N타입 산화물 제1트랜지스터와; 노멀모드나 증가모드로 구동되는 N타입 산화물 제2트랜지스터를 포함하고, 상기 제1트랜지스터에 있어, 식각방지막과 드레인전극의 중첩면적은 상기 식각방지막과 소스전극과의 중첩면적보다 큰 게이트구동회로를 제공한다.
여기서, 상기 제1트랜지스터의 식각방지막과 드레인전극의 중첩폭은, 상기 제2트랜지스터의 식각방지막과 드레인전극의 중첩폭 보다 1㎛ 이상일 수 있다.
상기 쉬프트레지스터는, 상기 표시장치의 표시패널에 GIP 방식으로 형성될 수 있다.
상기 다수의 인버터는, 상기 게이트신호를 출력하는 방향으로 순차적으로 직렬 배치된 제1 내지 4인버터를 포함하고, 상기 쉬프트레지스터는, 전단의 게이트신호를 입력받고, 제2클럭신호에 따라 상기 제1인버터로의 출력을 제어하는 제3트랜지스터와; 제1클럭신호에 따라 상기 3인버터의 로우전원입력단으로의 출력을 제어하는 제4트랜지스터와; 상기 제2클럭신호에 따라, 제4인버터로의 하이전원전압의 출력을 제어하는 제5트랜지스터를 포함할 수 있다.
또 다른 측면에서, 본 발명은 표시패널과; 상기 표시패널의 게이트배선에 게이트신호를 출력하는 쉬프트레지스터를 포함하는 게이트구동회로를 포함하고, 상기 쉬프트레지스터는 다수의 인버터를 포함하며, 상기 인버터는, 공핍모드로 구동되는 N타입 산화물 제1트랜지스터와; 노멀모드나 증가모드로 구동되는 N타입 산화물 제2트랜지스터를 포함하고, 상기 제1트랜지스터에 있어, 식각방지막과 드레인전극의 중첩면적은 상기 식각방지막과 소스전극과의 중첩면적보다 큰 표시장치를 제공한다.
여기서, 상기 제1트랜지스터의 식각방지막과 드레인전극의 중첩폭은, 상기 제2트랜지스터의 식각방지막과 드레인전극의 중첩폭 보다 1㎛ 이상일 수 있다.
상기 쉬프트레지스터는, 상기 표시패널에 GIP 방식으로 형성될 수 있다.
상기 다수의 인버터는, 상기 게이트신호를 출력하는 방향으로 순차적으로 직렬 배치된 제1 내지 4인버터를 포함하고, 상기 쉬프트레지스터는, 전단의 게이트신호를 입력받고, 제2클럭신호에 따라 상기 제1인버터로의 출력을 제어하는 제3트랜지스터와; 제1클럭신호에 따라 상기 3인버터의 로우전원입력단으로의 출력을 제어하는 제4트랜지스터와; 상기 제2클럭신호에 따라, 제4인버터로의 하이전원전압의 출력을 제어하는 제5트랜지스터를 포함할 수 있다.
본 발명에서는, 식각방지막의 위치를 쉬프트하여 식각방지막과 소스 및 드레인전극의 중첩면적을 조절함으로써, 산화물트랜지스터의 공핍모드와 증가모드를 효과적으로 구현하여 CMOS회로와 유사한 인버터를 구현할 수 있게 된다.
또한, 이와 같은 인버터를 사용하여 게이트구동회로를 구현할 수 있게 된다. 이처럼 구현된 게이트구동회로는, 부스트랩 원리를 사용함으로써 회로 내 트랜지스터에 높은 구동전압의 스트레스가 인가되는 종래의 NMOS나 PMOS 구동회로에 비해, CMOS 구동회로와 같은 높은 신뢰성을 확보할 수 있게 된다.
결과적으로, 제조비용 및 제조공정을 절감하면서, CMOS 회로와 같이 신뢰성이 높은 회로를 제조할 수 있게 된다.
도 1은 종래의 산화물트랜지스터를 사용한 인버터를 도시한 회로도.
도 2 및 3은 각각 본 발명의 실시예에 따른 인버터를 구성하는 제1 및 2산화물트랜지스터의 구조를 개략적으로 도시한 평면도.
도 4 및 5는 각각 도 2의 절단선 IV-IV와 도 3의 절단선 V-V를 따라 도시한 단면도.
도 6은 본 발명의 실시예에 따라 식각방지막과 소스전극 및 드레인전극의 중첩면적에 따른 문턱전압 특성 그래프를 도시한 도면.
도 7은 본 발명의 실시예에 따른 표시장치를 개략적으로 도시한 도면.
도 8은 본 발명의 실시예에 따른 표시장치의 게이트구동회로를 도시한 회로도.
도 9는 도 8의 등가회로도.
도 10은 본 발명의 실시예에 따른 게이트구동회로를 사용한 경우의 시뮬레이션(simulation) 결과를 나타낸 도면.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2 및 3은 각각 본 발명의 실시예에 따른 인버터를 구성하는 제1 및 2산화물트랜지스터의 구조를 개략적으로 도시한 평면도이고, 도 4 및 5는 각각 도 2의 절단선 IV-IV와 도 3의 절단선 V-V를 따라 도시한 단면도이다.
본 발명의 실시예에 따른 인버터의 등가회로는 도 1을 참조할 수 있다. 즉, 인터버(IV)는 제1 및 2트랜지스터(T1, T2)를 포함하며, 이들 트랜지스터(T1, T2)는 N타입의 산화물트랜지스터로 구성된다.
여기서, 제1트랜지스터(T1)는 로드(load) 트랜지스터에 해당되며, 제2트랜지스터(T2)는 스위칭트랜지스터에 해당된다.
특히, 제1트랜지스터(T1)은 공핍모드(depletion mode)로 구동되는 트랜지스터이다. 그리고, 제2트랜지스터(T2)는 정상모드(normal mode)나 증가모드(enhancement mode)로 구동되는 트랜지스터인데, 증가모드로 구동되는 것이 보다 바람직하다. 본 발명의 실시예에서는, 설명의 편의를 위해, 제2트랜지스터(T2)로서 증가모드 트랜지스터가 사용되는 경우를 예로 든다.
제1트랜지스터(T1)는 공핍모드로 구동되는바, 그 문턱전압은 정상모드에 비해 네거티브(-) 방향으로 쉬프트된 특성을 갖게 된다. 한편, 제2트랜지스터(T2)는 증가모드로 구동되는바, 그 문턱전압은 정상모드에 비해 파지티브(+) 방향으로 쉬프트된 특성을 갖게 된다.
이와 같은 제1 및 2트랜지스터(T1, T2)의 문턱전압 특성을 구현하기 위해, 본 발명의 실시예에서는 식각방지막(ESL)과 소스 및 드레인전극(S, D)의 중첩 면적을 조절하게 된다. 이와 관련하여 도 2 내지 5를 참조하여 상세하게 설명한다.
제1 및 2트랜지스터(T1, T2)는 각각, 기판(SUB) 상에 형성된 게이트전극(G)과, 게이트전극(G) 상에 형성된 게이트절연막(GI)과, 게이트절연막(GI) 상에 형성된 산화물반도체층(OS)와, 산화물반도체층(OS) 상에 형성된 식각방지막(ESL)과, 산화물반도체층(OS)의 양측에 각각 접촉하는 소스전극 및 드레인전극(S, D)를 포함한다.
여기서, 산화물반도체층(OS)은, 예를 들면, 아연(Zn)을 포함하는 산화물로서 산화아연(ZnO), 산화인듐갈륨아연(InGaZnO4) 등이 사용될 수 있는데, 이에 한정되지는 않는다. 이와 같은 산화물반도체층(OS)은 이동도 등의 전기적 특성이 상당히 우수한 장점을 갖는다.
식각방지막(ESL)은 산화물반도체층(OS)의 채널을 덮어, 후속 공정에서 채널이 식각되어 결함이 발생하는 것을 방지하게 된다. 식각방지막(ESL)으로서는, 산화계물질로서 예를 들면 산화실리콘(SiO2)이 사용되는 것이 바람직한데, 이에 한정되지는 않는다.
식각방지막(ESL)은 노멀모드로 구동되는 트랜지스터인 경우에, 그 중심이 채널의 중심과 실질적으로 일치하도록 형성된다. 이와 같은 경우에, 식각방지막(ESL)과 소스전극(S)의 중첩면적은, 식각방지막(ESL)과 드레인전극(D)의 중접면적과 실질적으로 동일하게 된다.
한편, 식각방지막(ESL)과 소스전극 및 드레인전극(S, D)의 중첩면적을 조절하게 되면, 트랜지스터의 문턱전압을 조절할 수 있게 된다.
이와 관련하여 도 6을 더욱 참조할 수 있는데, 도 6은 본 발명의 실시예에 따라 식각방지막과 소스전극 및 드레인전극의 중첩면적에 따른 문턱전압 특성 그래프를 도시한 도면이다.
도 6을 참조하면, 드레인전극(D) 방향을 기준으로 식각방지막(ESL)의 쉬프트(shift) 값은 파지티브이며, 반대는 네거티브이다.
이를 살펴보면, 식각방지막(ESL)을 드레인전극(D) 방향으로 쉬프트시켜, 드레인전극(D)과의 중첩면적을 상대적으로 증가시키게 되면, 문턱전압(Vth)은 네거티브 방향으로 쉬프트(shift)된다.
반대로, 식각방지막(ESL)을 소스전극(D) 방향으로 쉬프트시켜, 소스전극(S)과의 중첩면적을 상대적으로 증가시키게 되면, 문턱전압(Vth)은 파지티브 방향으로 쉬프트(shift)된다.
이처럼, 식각방지막(ESL)과 소스전극 및 드레인전극(S, D)의 중첩 면적을 조절함으로써, 트랜지스터의 문턱전압 특성 즉 구동모드를 조절할 수 있게 된다.
이와 같은 점에 착안하여, 본 발명의 실시예에서는, 제1트랜지스터(T1)에 있어, 도 2 및 4에 도시한 바와 같이, 식각방지막(ESL)을 드레인전극(D) 방향으로 쉬프트하도록 형성하게 된다. 이에 따라, 식각방지막(ESL)과 드레인전극(D)의 중첩면적은, 소스전극(S)과의 중첩면적보다 크게 된다. 따라서, 제1트랜지스터(T1)의 문턱전압은 네거티브 방향으로 쉬프트된 특성을 갖게 되어, 공핍모드로 구동될 수 있게 된다.
한편, 제2트랜지스터(T2)에 있어, 도 3 및 5에 도시한 바와 같이, 식각방지막(ESL)을 소스전극(S) 방향으로 쉬프트하도록 형성하게 된다. 이에 따라, 식각방지막(ESL)과 소스전극(S)의 중첩면적은, 드레인전극(D)과의 중첩면적보다 크게 된다. 따라서, 제2트랜지스터(T2)의 문턱전압은 파지티브 방향으로 쉬프트된 특성을 갖게 되어, 증가모드로 구동될 수 있게 된다.
여기서, 제2트랜지스터(T2)를 노멀모드로 사용하는 경우에는, 식각방지막(ESL)을 쉬프트할 필요는 없다.
전술한 바와 같이, 식각방지막(ESL)의 위치를 소스전극(S)이나 드레인전극(D) 방향으로 쉬프트함으로써, 트랜지스터의 특성을 조절할 수 있게 된다.
따라서, N타입 산화물트랜지스터로 구성된 인버터(IV)를 제조하는 공정은, 종래에 비해 간단하게 이루어질 수 있게 된다.
즉, 종래에는, 산화물반도체층의 두께를 달리하거나 더블 게이트 방식을 사용함에 따라, 제조비용이나 제조공정이 증가하게 된다.
반면에, 본 발명의 실시예에 따르면, 식각방지막(ESL)의 형성위치만을 조절함으로써 N타입 산화물트랜지스터로 구성된 인버터(IV)를 제조할 수 있게 된다. 따라서, 제조비용 및 제조공정이 효과적으로 절감될 수 있게 된다.
한편, 전술한 바에서, 제1트랜지스터(T1)의 쉬프트값은, 제2트랜지스터(T2)를 기준으로 할 때, 대략 1㎛ 이상이 되도록 설계하는 것이 바람직하다. 즉, 식각방지막(ESL)과 드레인전극(D)의 중첩폭에 있어, 제1트랜지스터(T1)가 제2트랜지스터(T2)에 비해 대략 1㎛ 이상이 되도록 구성하는 것이 바람직하다.
전술한 바와 같은 N타입 산화물트랜지스터로 구성된 인버터를 사용하여, 예를 들면 표시장치용 게이트구동회로를 구성할 수 있다. 이와 관련하여, 도 7 내지 9를 참조하여 설명한다.
도 7은 본 발명의 실시예에 따른 표시장치를 개략적으로 도시한 도면이고, 도 8은 본 발명의 실시예에 따른 표시장치의 게이트구동회로를 도시한 회로도이고, 도 9는 도 8의 등가회로도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 표시장치(100)는 표시패널(110)과, 표시패널(110)을 구동하는 구동회로부를 포함할 수 있다.
여기서, 구동회로부는 데이터구동회로(120)와, 게이트구동회로(130)와, 타이밍제어회로(140)를 포함할 수 있다.
표시패널(110)은 어레이기판과 이와 대향하는 대향기판을 포함할 수 있다.
표시패널(110)의 표시영역(AA)에는 매트릭스 형태로 배치된 다수의 화소(P)가 구성된다. 이와 같은 화소(P)는, 어레이기판 상에서 행방향을 따라 연장된 게이트배선(GL)과 열방향을 따라 연장된 데이터배선(DL)과 연결된다.
표시패널(110)로서는, 예를 들면, 액정표시패널(liquid crystal display panel), 전계방출표시패널(field emission display panel), 플라즈마 디스플레이 패널(plasma display panel), 무기전계발광패널 및 유기발광다이오드패널(orgnic light emitting diode panel)를 포함하는 전계발광표시패널(electroluminescent display panel), 전기영동표시패널(electrophoresis display panel) 등 다양한 형태의 평판표시패널이 사용될 수 있다.
일예로, 표시패널(110)로서 액정표시패널이 사용되는 경우에, 화소(P)에는 게이트배선 및 데이터배선(GL, DL)과 연결되는 스위칭트랜지스터와, 스위칭트랜지스터와 연결되는 액정커패시터 및 스토리지커패시터가 구비될 수 있다.
다른 예로, 표시패널(110)로서 유기발광다이오드패널이 사용되는 경우에, 화소(P)에는 게이트배선 및 데이터배선(GL, DL)과 연결되는 스위칭트랜지스터와, 스위칭트랜지스터와 연결되는 구동트랜지스터와, 구동트랜지스터의 게이트단자와 하이전원전압원 사이에 연결된 스토리지커패시터와, 구동트랜지스터에 연결된 유기발광다이오드가 구비될 수 있다.
위와 같은 예들에서, 표시영역(AA)에 형성된 트랜지스터는 인버터를 구성하는 N타입 산화물트랜지스터로 구성될 수 있다.
타이밍제어회로(140)는 예를 들면 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 시스템으로부터 수직/수평 동기신호, 데이터 인에이블 신호, 도트 클럭 등의 외부 타이밍신호를 입력받는다.
이와 같은 타이밍신호를 사용하여, 타이밍제어회로(140)는 데이터구동회로(120)를 제어하는 데이터제어신호와 게이트구동회로(130)를 제어하는 게이트제어신호를 생성할 수 있다.
한편, 타이밍제어회로(140)는 외부 시스템으로부터 영상데이터를 입력받고 이를 처리하여 데이터구동회로(120)에 공급하게 된다.
데이터구동회로(120)는 예를 들면 다수의 구동IC로 구성될 수 있다. 이와 같은 구동IC는 COG(Chip On Glass) 방식이나 COF(Chip On Film) 방식 등으로 표시패널(110)과 연결되어 대응되는 데이터배선(DL)에 접속될 수 있다.
데이터구동회로(120)는 타이밍제어회로(140)로부터 출력된 디지털 영상데이터와 데이터제어신호를 전달받고, 이에 응답하여 아날로그 형태의 데이터전압을 대응되는 데이터배선(DL)에 출력하게 된다. 예를 들면, 데이터제어신호에 따라 입력된 영상데이터를 병렬 형태로 변환하고 이를 정극성/부극성의 데이터전압으로 변환하여 대응되는 데이터배선(DL)에 출력할 수 있게 된다.
게이트구동회로(130)는 타이밍제어회로(140)로부터 공급되는 게이트제어신호에 따라, 게이트전압(Vout)을 게이트배선(GL)에 순차적으로 공급한다.
게이트구동회로(130)는 이를 구성하는 회로들 중 적어도 일부가 GIP(gate in panel) 방식으로 표시패널(110)의 어레이기판에 직접 형성될 수 있다.
게이트구동회로(130)는 레벨쉬프터(131)와 쉬프트레지스터(132)를 포함할 수 있다.
레벨쉬프터(131)는 타이밍제어회로(140)로부터 출력된 게이트제어신호를 레벨쉬프트하여 이를 쉬프트레지스터(132)에 출력하게 된다.
쉬프트레지스터(132)는 GIP방식으로 표시패널(110)의 어레이기판의 비표시영역(NA)에 직접 형성되며, 게이트배선(GL)의 끝단과 연결된다. 즉, 어레이기판의 표시영역(AA)에 어레이소자를 형성하는 공정에서, 비표시영역(NA)에는 쉬프트레지스터(132)가 형성될 수 있게 된다.
이와 같은 쉬프트레지스터(132)는, 앞서 설명한바 있는 N타입 산화물트랜지스터로 구성된 인버터(IV)를 사용하여 구현될 수 있게 된다. 여기서, 쉬프트레지스터(132)를 구성하는 N타입 산화물트랜지스터는, 표시영역(AA)에 N타입 산화물트랜지스터를 제조하는 공정에서 함께 형성될 수 있게 된다.
도 8 및 9를 참조하면, 쉬프트레지스터(132)는 다수의 트랜지스터를 포함할 수 있다. 이와 같은 다수의 트랜지스터는 N타입 산화물트랜지스터로 구성되는 것이 바람직하다.
다수의 트랜지스터는, 다수의 인버터로서 예를 들면 제1 내지 4인버터(IV1 내지 IV4)를 각각 구성하는 제1트랜지스터(T11, T21, T31, T41)와 제2트랜지스터(T12, T22, T32, T42)와, 클럭신호(CLK1, CLK2)에 의해 제어되는 제3 내지 5트랜지스터(T3 내지 T5)를 포함할 수 있다.
여기서, 제1 내지 4인버터(IV1 내지 IV4)를 각각 구성하는 제1트랜지스터(T11 내지 T41)는 공핍모드 트랜지스터이며, 제2트랜지스터(T21 내지 T24)는 노멀모드 또는 증가모드 트랜지스터이다. 여기서, 설명의 편의를 위해, 제2트랜지스터(T21 내지 T24)로서 증가모드 트랜지스터가 사용된 경우를 예로 든다.
한편, 제3 내지 5트랜지스터(T3 내지 T5)는 노멀모드 트랜지스터가 사용될 수 있는데, 이에 한정되지는 않는다.
제3트랜지스터(T3)는 예를 들면 제2클럭신호(CLK2)에 의해 제어되며, 입력신호로서 예를 들면 전단의 게이트신호의 출력을 온/오프하게 된다. 한편, 본 발명의 실시예에서는, 설명의 편의를 위해, 첫번째 게이트배선에 게이트신호(Vout)를 출력하며, 이에 대해 게이트스타트신호(Vst)가 제3트랜지스터(T3)에 입력되는 경우를 예로 든다.
제3트랜지스터(T3)의 출력 신호는, 순차적으로 직렬 연결된 제1 내지 4인버터(IV1 내지 IV4)에 입력된다.
여기서, 제4트랜지스터(T4)는 제3인버터(IV3)에 연결되고, 예를 들면 제1클럭신호(CLK1)에 의해 제어되며, 로우전원전압(Vss)의 출력을 온/오프하게 된다. 제4트랜지스터(T4)에 의해 출력된 신호는 제3인버터(IV3)의 로우전원입력단에 입력된다.
제5트랜지스터(T5)는 제3 및 4인버터(IV3, IV4) 사이의 노드에 연결되고, 예를 들면 제2클럭신호(CLK2)에 의해 제어되며, 하이전원전압(Vdd)의 출력을 온/오프하게 된다. 제5트랜지스터(T5)에 의해 출력된 신호는 제4인버터(IV4)에 입력된다.
전술한 바와 같이 구성된 쉬프트레지스터(132)는, 종래의 부스트랩커패시터를 게이트신호 출력측에 구성하지 않아도 된다. 이에 따라, 종래의 부스트랩으로 인한 스트레스가 방지될 수 있게 된다. 따라서, CMOS 쉬프트레지스터와 같은 신뢰성을 가져, 안정적으로 구동될 수 있게 된다.
한편, 전술한 바와 같은 쉬프트레지스터(132)의 회로 설계는, CMOS 쉬프트레지스터의 설계에 적용될 수 있다.
도 10은 본 발명의 실시예에 따른 게이트구동회로를 사용한 경우의 시뮬레이션(simulation) 결과를 나타낸 도면이다. 도 10을 참조하면, 게이트신호(Vout)가 안정적으로 출력됨을 알 수 있다.
전술한 바와 같이, 본 발명의 실시예에 따르면, 식각방지막의 위치를 쉬프트하여 식각방지막과 소스 및 드레인전극의 중첩면적을 조절함으로써, 산화물트랜지스터의 공핍모드와 증가모드를 효과적으로 구현하여 CMOS회로와 유사한 인버터를 구현할 수 있게 된다.
또한, 이와 같은 인버터를 사용하여 게이트구동회로를 구현할 수 있게 된다. 이처럼 구현된 게이트구동회로는, 부스트랩 원리를 사용함으로써 회로 내 트랜지스터에 높은 구동전압의 스트레스가 인가되는 종래의 NMOS나 PMOS 구동회로에 비해, CMOS 구동회로와 같은 높은 신뢰성을 확보할 수 있게 된다.
결과적으로, 제조비용 및 제조공정을 절감하면서, CMOS 회로와 같이 신뢰성이 높은 회로를 제조할 수 있게 된다.
전술한 본 발명의 실시예는 본 발명의 일예로서, 본 발명의 정신에 포함되는 범위 내에서 자유로운 변형이 가능하다. 따라서, 본 발명은, 첨부된 특허청구범위 및 이와 등가되는 범위 내에서의 본 발명의 변형을 포함한다.
S: 소스전극 D: 드레인전극
OS: 산화물반도체층 ESL: 식각방지막

Claims (14)

  1. 공핍모드(depletion mode)로 구동되는 N타입 산화물 제1트랜지스터와;
    노멀모드(normal mode)나 증가모드(enhancement mode)로 구동되는 N타입 산화물 제2트랜지스터를 포함하고,
    상기 제1트랜지스터에 있어, 식각방지막과 드레인전극의 중첩면적은 상기 식각방지막과 소스전극과의 중첩면적보다 큰
    인버터.
  2. 제 1 항에 있어서,
    상기 제1트랜지스터의 식각방지막과 드레인전극의 중첩폭은, 상기 제2트랜지스터의 식각방지막과 드레인전극의 중첩폭 보다 1㎛ 이상 큰
    인버터.
  3. 제 1 항에 있어서,
    상기 제2트랜지스터는 증가모드로 구동되는
    인버터.
  4. 표시장치용 게이트구동회로에 있어서,
    다수의 인버터를 포함하여 게이트신호를 출력하는 쉬프트레지스터를 포함하고,
    상기 인버터는,
    공핍모드로 구동되는 N타입 산화물 제1트랜지스터와;
    노멀모드나 증가모드로 구동되는 N타입 산화물 제2트랜지스터를 포함하고,
    상기 제1트랜지스터에 있어, 식각방지막과 드레인전극의 중첩면적은 상기 식각방지막과 소스전극과의 중첩면적보다 큰
    게이트구동회로.
  5. 제 4 항에 있어서,
    상기 제1트랜지스터의 식각방지막과 드레인전극의 중첩폭은, 상기 제2트랜지스터의 식각방지막과 드레인전극의 중첩폭 보다 1㎛ 이상 큰
    게이트구동회로.
  6. 제 4 항에 있어서,
    상기 쉬프트레지스터는, 상기 표시장치의 표시패널에 GIP 방식으로 형성되는
    게이트구동회로.
  7. 제 4 항에 있어서,
    상기 다수의 인버터는, 상기 게이트신호를 출력하는 방향으로 순차적으로 직렬 배치된 제1 내지 4인버터를 포함하고,
    상기 쉬프트레지스터는,
    전단의 게이트신호를 입력받고, 제2클럭신호에 따라 상기 제1인버터로의 출력을 제어하는 제3트랜지스터와;
    제1클럭신호에 따라 상기 제3인버터의 로우전원입력단으로의 출력을 제어하는 제4트랜지스터와;
    상기 제2클럭신호에 따라, 제4인버터로의 하이전원전압의 출력을 제어하는 제5트랜지스터를 포함하는
    게이트구동회로.
  8. 표시패널과;
    상기 표시패널의 게이트배선에 게이트신호를 출력하는 쉬프트레지스터를 포함하는 게이트구동회로를 포함하고,
    상기 쉬프트레지스터는 다수의 인버터를 포함하며,
    상기 인버터는,
    공핍모드로 구동되는 N타입 산화물 제1트랜지스터와;
    노멀모드나 증가모드로 구동되는 N타입 산화물 제2트랜지스터를 포함하고,
    상기 제1트랜지스터에 있어, 식각방지막과 드레인전극의 중첩면적은 상기 식각방지막과 소스전극과의 중첩면적보다 큰
    표시장치.
  9. 제 8 항에 있어서,
    상기 제1트랜지스터의 식각방지막과 드레인전극의 중첩폭은, 상기 제2트랜지스터의 식각방지막과 드레인전극의 중첩폭 보다 1㎛ 이상 큰
    표시장치.
  10. 제 8 항에 있어서,
    상기 쉬프트레지스터는, 상기 표시패널에 GIP 방식으로 형성되는
    표시장치.
  11. 제 8 항에 있어서,
    상기 다수의 인버터는, 상기 게이트신호를 출력하는 방향으로 순차적으로 직렬 배치된 제1 내지 4인버터를 포함하고,
    상기 쉬프트레지스터는,
    전단의 게이트신호를 입력받고, 제2클럭신호에 따라 상기 제1인버터로의 출력을 제어하는 제3트랜지스터와;
    제1클럭신호에 따라 상기 제3인버터의 로우전원입력단으로의 출력을 제어하는 제4트랜지스터와;
    상기 제2클럭신호에 따라, 제4인버터로의 하이전원전압의 출력을 제어하는 제5트랜지스터를 포함하는
    표시장치.
  12. 제 1 항에 있어서,
    상기 제1트랜지스터에 있어, 게이트전극과 상기 드레인전극의 중첩면적은 상기 게이트전극과 상기 소스전극과의 중첩면적보다 큰
    인버터.
  13. 제 4 항에 있어서,
    상기 제1트랜지스터에 있어, 게이트전극과 상기 드레인전극의 중첩면적은 상기 게이트전극과 상기 소스전극과의 중첩면적보다 큰
    게이트구동회로.
  14. 제 8 항에 있어서,
    상기 제1트랜지스터에 있어, 게이트전극과 상기 드레인전극의 중첩면적은 상기 게이트전극과 상기 소스전극과의 중첩면적보다 큰
    표시장치.
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