KR101757443B1 - 미세 결정 실리콘 박막 트랜지스터와 이를 포함하는 표시장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명에 따른 표시장치는 기판과, 상기 기판 상부의 게이트 배선과, 상기 게이트 배선과 교차하여 화소 영역을 정의하는 데이터 배선과, 상기 게이트 배선 및 데이터 배선과 전기적으로 연결되고, 순차적으로 형성된 게이트 전극, 미세 결정 실리콘으로 이루어진 액티브층, 그리고 소스 및 드레인 전극을 포함하는 박막 트랜지스터와, 상기 박막 트랜지스터를 덮는 보호막과, 상기 보호막 상부의 상기 화소 영역에 위치하고, 상기 드레인 전극과 연결되는 제1전극을 포함하고, 상기 액티브층의 일부는 채널이 되며, 상기 드레인 전극과 중첩하는 상기 게이트 전극의 일단에서부터 상기 채널까지의 제1거리는 상기 소스 전극과 중첩하는 상기 게이트 전극의 타단에서부터 상기 채널까지의 제2거리보다 좁은 것을 특징으로 한다.

Description

미세 결정 실리콘 박막 트랜지스터와 이를 포함하는 표시장치 및 그 제조 방법{micro crystalline silicon thin film transistor, display device and manufacturing method of the same}
본 발명은 표시장치에 관한 것으로, 보다 상세하게, 미세 결정 실리콘 박막 트랜지스터와 이를 포함하는 표시장치 및 그 제조 방법에 관한 것이다.
정보화 사회의 발전에 따라 다양한 형태의 표시장치가 요구되고 있으며, 액정표시장치(liquid crystal display device), 유기전기발광 표시장치(organic electroluminescent display device), 플라즈마 표시장치(plasma display panel device), 전계방출 표시장치(field emission display device) 등과 같은 평판표시장치(flat panel display)가 널리 개발되고 있다. 여기서, 유기전기발광 표시장치는 유기전계발광 표시장치 또는 유기발광다이오드 표시장치(organic light-emitting diode display device)라 불리우기도 한다. 이러한 평판표시장치는, 다수의 화소를 매트릭스 형태로 배열하고 각 화소마다 스위칭 소자인 박막 트랜지스터를 포함하여 개별 구동하는 능동행렬(active matrix) 형태가 주로 이용된다.
박막 트랜지스터는 실리콘과 같은 반도체로 이루어진 액티브층을 포함하는데, 비정질 실리콘(amorphous silicon; a-Si:H)이 저온에서 저가의 유리 기판과 같은 대형 기판 상에 형성할 수 있으며, 공정이 간단하여 널리 이용되고 있다.
그러나, 비정질 실리콘을 이용한 박막 트랜지스터는, 낮은 전계효과 이동도(field effect mobility)를 가지고 있어 응답 속도가 느리며, 특히, 대면적 표시장치에서의 고속 구동에 어려움이 있다.
이에 따라, 다결정 실리콘(polycrystalline silicon)을 이용한 박막 트랜지스터를 채용하는 표시장치가 널리 연구 및 개발되고 있다. 다결정 실리콘을 이용한 표시장치에서는 화소 영역의 박막 트랜지스터와 구동 회로를 동일 기판 상에 형성할 수 있으며, 화소 영역의 박막 트랜지스터와 구동 회로를 연결하는 과정이 불필요하므로 공정이 간단해진다. 또한, 다결정 실리콘은 비정질 실리콘에 비해 전계효과 이동도가 100 내지 200배 정도 더 크므로 응답 속도가 빠르고, 온도와 빛에 대한 안정성도 우수한 장점이 있다.
이러한 다결정 실리콘층은, 비정질 실리콘층을 형성하고 이를 결정화하는 과정을 통해 형성되는데, 통상적으로, 엑시머 레이저(Excimer laser)를 이용한 레이저 어닐링(laser annealing) 공정을 통해 비정질 실리콘을 열처리함으로써 형성될 수 있다. 그러나, 이러한 레이저 어닐링 공정은, 협소한 레이저 빔이 여러 샷(shot)을 통해 기판 표면을 가로질러 점진적으로 스캐닝되기 때문에, 비교적 느리고, 레이저 빔의 샷이 균일하지 못하여 형성된 다결정 실리콘층이 위치에 따라 균일하지 않다는 단점이 있다.
최근, 간접 열 결정화(indirect thermal crystallization: ITC) 기술을 이용하여 비정질 실리콘을 미세 결정 실리콘(microcrystalline silicon: μc-Si)으로 결정화하는 기술이 대두되고 있다. ITC 기술은, 적외선(infrared ray: IR) 다이오드 레이저를 이용하여 광을 조사하고, 조사된 레이저의 에너지를 열변환층에서 열로 변환한 후, 이때 발생된 순간적인 고온의 열을 이용하여 비정질 실리콘을 결정화함으로써, 미세 결정 실리콘(μc-Si)을 형성하는 기술이다. 적외선 레이저는 약 308nm의 파장을 갖는 기존의 자외선 엑시머 레이저 대비 안정적이며, 보다 균일하게 결정화가 가능하여, 균일한 소자 특성을 얻을 수 있다.
도 1은 종래의 미세 결정 실리콘(μc-Si) 박막 트랜지스터의 구조를 도시한 단면도이다.
도 1에 도시한 바와 같이, 기판(10) 상에 게이트 전극(12)이 형성되고, 게이트 전극(12)을 게이트 절연막(16)이 덮고 있다. 게이트 절연막(16) 위에는 게이트 전극(12)에 대응하여 액티브층(20)이 형성되어 있으며, 액티브층(20) 위에는 에치 스토퍼(etch stopper)층(22)이 형성되어 있다. 여기서, 액티브층(20)은 미세 결정 실리콘으로 이루어진다. 에치 스토퍼층(22) 위에는 오믹 콘택층(24)이 형성되어 있으며, 그 위에 소스 및 드레인 전극(32, 34)이 형성되어 있다. 소스 및 드레인 전극(32, 34)은 게이트 전극(12)을 중심으로 이격되어 있으며, 액티브층(20) 및 게이트 전극(12)과 중첩한다.
이러한 미세 결정 실리콘을 액티브층(20)으로 포함하는 박막 트랜지스터는 비정질 실리콘을 액티브층으로 가지는 박막 트랜지스터와 비교하여 높은 이동도 및 신뢰성을 가진다.
그러나, 미세 결정 실리콘 박막 트랜지스터는 오프 상태에서의 전류 특성이 상대적으로 떨어지는 단점이 있다.
도 2는 종래의 미세 결정 실리콘 박막 트랜지스터의 전류-전압 특성을 도시한 그래프로, 드레인 전극에 인가되는 전압(VD) 별, 게이트 전극에 가해지는 전압(VGS)에 따른 소스 및 드레인 전극 사이의 전류(IDS) 특성을 로그(log) 함수로 나타낸다.
도 2에 도시한 바와 같이, VD가 10V일 때, 오프 상태에서 누설 전류가 발생하는 것을 알 수 있다.
이러한 누설 전류는 표시장치의 콘트라스트(contrast)를 저하시키게 된다.
상기한 종래의 문제점을 해결하기 위해, 본 발명의 목적은 오프 상태의 전류 특성이 개선된 미세 결정 실리콘 박막 트랜지스터 및 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 콘트라스트 특성이 개선된 표시장치 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명에 따른 표시장치는 기판과, 상기 기판 상부의 게이트 배선과, 상기 게이트 배선과 교차하여 화소 영역을 정의하는 데이터 배선과, 상기 게이트 배선 및 데이터 배선과 전기적으로 연결되고, 순차적으로 형성된 게이트 전극, 미세 결정 실리콘으로 이루어진 액티브층, 그리고 소스 및 드레인 전극을 포함하는 박막 트랜지스터와, 상기 박막 트랜지스터를 덮는 보호막과, 상기 보호막 상부의 상기 화소 영역에 위치하고, 상기 드레인 전극과 연결되는 제1전극을 포함하고, 상기 액티브층의 일부는 채널이 되며, 상기 드레인 전극과 중첩하는 상기 게이트 전극의 일단에서부터 상기 채널까지의 제1거리는 상기 소스 전극과 중첩하는 상기 게이트 전극의 타단에서부터 상기 채널까지의 제2거리보다 좁은 것을 특징으로 한다.
상기 제1거리는 약 0.5 ㎛이고, 상기 제2거리는 약 3 ㎛이다.
본 발명의 표시장치는 상기 제1전극 상부의 유기발광층과 상기 유기발광층 상부의 제2전극을 더 포함한다.
상기 게이트 전극은 제1금속물질을 포함하는 단일층 구조를 가지며, 상기 게이트 배선은 제1금속물질의 하부층과 구리의 상부층을 포함하는 이중층 구조를 가진다.
상기 박막 트랜지스터는 상기 액티브층과 상기 소스 및 드레인 전극 사이에 순수 실리콘의 오프셋층과 불순물 실리콘의 오믹 콘택층을 포함한다.
본 발명에 따른 표시장치의 제조 방법은 기판 상에 게이트 전극과 게이트 배선을 형성하는 단계, 상기 게이트 전극과 상기 게이트 배선 상부에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상부에 비정질 실리콘층을 형성하는 단계, 상기 비정질 실리콘층 상부에 열변환층을 형성하는 단계, 상기 열변환층에 적외선 레이저를 조사함으로써, 상기 비정질 실리콘층을 결정화하여 미세 결정 실리콘층을 형성하는 단계, 상기 미세 결정 실리콘층 상부의 열변환층을 제거하는 단계, 상기 미세 결정 실리콘층을 패터닝하여 액티브층을 형성하는 단계, 상기 액티브층 상부에 오믹 콘택층을 형성하는 단계, 상기 오믹 콘택층 상부에 소스 및 드레인 전극을 형성하는 단계, 상기 소스 및 드레인 전극 상부에 보호막을 형성하는 단계, 그리고 상기 보호막 상부에 상기 드레인 전극과 연결되는 제1전극을 형성하는 단계를 포함하며, 상기 액티브층의 일부는 채널이 되며, 상기 드레인 전극과 중첩하는 상기 게이트 전극의 일단에서부터 상기 채널까지의 제1거리는 상기 소스 전극과 중첩하는 상기 게이트 전극의 타단에서부터 상기 채널까지의 제2거리보다 좁은 것을 특징으로 한다.
상기 게이트 전극과 게이트 배선을 형성하는 단계는 투과부와 차단부 및 반투과부를 포함하는 마스크를 이용하여 동일 사진식각공정을 통해 수행되며, 상기 게이트 전극은 제1금속물질을 포함하는 단일층 구조를 가지며, 상기 게이트 배선은 제1금속물질과 구리를 포함하는 이중층 구조를 가진다.
상기 열변환층은 선택적으로 패터닝되어 상기 게이트 배선과 이격되어 있다.
본 발명에 따른 표시장치의 제조 방법은 상기 오믹 콘택층과 상기 액티브층 사이에 순수 실리콘의 오프셋층을 형성하는 단계를 더 포함한다.
상기 액티브층을 형성하는 단계와 상기 오믹 콘택층을 형성하는 단계 및 상기 소스 및 드레인 전극을 형성하는 단계는 동일 사진식각공정을 통해 수행된다.
본 발명에 따른 미세 결정 실리콘 박막 트랜지스터와 이를 포함하는 표시장치 및 그 제조 방법에서는, 게이트 전극과 드레인 전극의 중첩 면적을 게이트 전극과 소스 전극의 중첩 면적보다 작게 하여, 전계효과 이동도를 유지하면서 오프 상태의 전류 특성을 개선할 수 있다. 또한, 표시장치의 콘트라스트 저하를 방지하여 표시 특성을 개선할 수 있다.
도 1은 종래의 미세 결정 실리콘(μc-Si) 박막 트랜지스터의 구조를 도시한 단면도이다.
도 2는 종래의 미세 결정 실리콘 박막 트랜지스터의 전류-전압 특성을 도시한 그래프이다.
도 3은 본 발명의 제1실시예에 따른 미세 결정 실리콘 박막 트랜지스터의 구조를 도시한 단면도이다.
도 4는 도 3의 미세 결정 실리콘 박막 트랜지스터의 오프 상태 전류 특성을 설명하기 위한 도면이다.
도 5는 본 발명의 제2실시예에 따른 미세 결정 실리콘 박막 트랜지스터를 개략적으로 도시한 평면도이다.
도 6은 본 발명의 제2실시예에 따른 미세 결정 실리콘 박막 트랜지스터를 포함하는 어레이 기판을 도시한 단면도이다.
도 7은 본 발명의 제2실시예에 따른 어레이 기판을 포함하는 유기전기발광 표시장치의 하나의 화소영역에 대한 회로도이다.
도 8a 내지 도 8j는 본 발명에 따른 어레이 기판의 제조 방법을 도시한 단면도이다.
이하, 도면을 참조하여 본 발명에 따른 바람직한 실시예에 대해 보다 상세히 설명한다.
도 3은 본 발명의 제1실시예에 따른 미세 결정 실리콘 박막 트랜지스터의 구조를 도시한 단면도이다.
도 3에 도시한 바와 같이, 기판(110) 상에 금속과 같은 도전 물질로 게이트 전극(112)이 형성된다. 게이트 전극(112) 위에는 게이트 절연막(116)이 형성되어 게이트 전극(112)을 덮는다.
게이트 절연막(116) 위에는 액티브층(120)이 형성된다. 도면에는 나타나지 않았지만, 액티브층(120)은 게이트 전극(112)에 대응하여 패턴된 구조를 가진다. 여기서, 액티브층(120)은 적외선 레이저를 이용하여 비정질 실리콘을 결정화함으로써 형성된 미세 결정 실리콘으로 이루어진다. 액티브층(120) 상부에는 에치 스토퍼층(122)이 형성되어, 박막 트랜지스터의 채널에 대응하는 액티브층(116)이 식각되는 것을 방지한다.
에치 스토퍼층(122) 상부에는 오프셋층(123)과 오믹 콘택층(124)이 차례로 형성된다. 오프셋층(123)은 불순물을 포함하지 않는 순수 실리콘(intrinsic silicon)으로 이루어지며, 오믹 콘택층(124)은 불순물을 포함하는 불순물 실리콘(ion-doped silicon)으로 이루어진다. 오프셋층(123)은 약 100Å의 두께로 형성되고, 오믹 콘택층(124)은 약 450Å의 두께로 형성된다.
오믹 콘택층(124) 상부에는 금속과 같은 도전 물질로 소스 및 드레인 전극(132, 134)이 형성된다. 소스 및 드레인 전극(132, 134)은 게이트 전극(112)을 중심으로 이격되어 있으며, 액티브층(120) 및 게이트 전극(112)과 중첩한다. 또한, 소스 및 드레인 전극(132, 134)은 오프셋층(123) 및 오믹 콘택층(124)과 동일한 모양, 즉, 동일한 단면 구조를 가지며, 그 가장자리들이 일치한다.
게이트 전극(112)과 액티브층(120), 소스 및 드레인 전극(134, 136)은 박막 트랜지스터를 이룬다.
도 4는 도 3의 미세 결정 실리콘 박막 트랜지스터의 오프 상태 전류 특성을 설명하기 위한 도면으로, 도 3의 일부, 즉, 드레인 전극을 포함하는 부분을 확대한 도면이다.
도 4에 도시한 바와 같이, 게이트 전극(112)에 음의 전압을 인가하고 드레인 전극(134)에 양의 전압을 인가할 경우, 게이트 전극(112)과 드레인 전극(134)이 중첩하는 부분에서 전기장이 형성되어, 이중 게이트 전극(112)의 일단에서부터 채널이 시작되는 에치 스토퍼층(122)의 일단까지 영역에서 전하들이 액티브층(120)의 계면에 축적되며, 소스 전극(도 3의 132)과 드레인 전극(134) 사이의 전압 차에 따른 전기장에 의해 축적된 전하들이 드레인 전극(134)으로 이동하게 되어 누설 전류(leakage current)가 발생된다.
본 발명의 제1실시예에서는 액티브층(120)과 오믹 콘택층(124) 사이에 오프셋층(123)을 형성함으로써, 오프셋층(123)이 저항층으로 작용하여 누설 전류를 막을 수 있다.
그런데, 오프셋층(123)은 순수 실리콘으로 형성되고, 오믹 콘택층(124)은 불순물이 도핑된 실리콘으로 형성되므로, 오프셋층(123)과 오믹 콘택층(124)은 동일 공정 챔버 내에서 순차적으로 형성되며, 오믹 콘택층(124)의 경우 불순물 도핑을 위한 소스 가스가 추가된다. 여기서, 불순물은 p형 또는 n형 이온일 수 있는데, 일례로, 본 발명에서는 n형 이온이 도핑을 위해 인(phosphor)을 함유하는 소스 가스가 사용된다.
한편, 생산성을 향상시키기 위해, 하나의 공정 챔버는 각 표시장치용 어레이 기판에 대한 동일 공정을 여러 차례 반복 후 세정 과정을 거치게 된다. 따라서, 해당 공정 챔버 내에서, 하나의 표시장치용 어레이 기판에 순수 실리콘과 불순물 실리콘을 증착하고, 다음의 표시장치용 어레이 기판에 순수 실리콘과 불순물 실리콘을 증착하게 된다.
이때, 불순물 실리콘 증착 공정시 사용된 인 함유 소스 가스에 의해 공정 챔버 내부가 오염되고, 이에 따라 인 확산(phosphorus diffusion)에 의해 다음 순수 실리콘 증착에 영향을 미치게 된다. 따라서, 오프셋층(123)이 오염될 수 있으며, 누설 전류가 완전히 차단되지 못하게 된다. 또한, 오프셋층(123)의 특성은 공정 챔버 내의 다른 증착 조건에 따라서도 민감하게 변화한다.
오프셋층(123)의 두께를 증가시킬 경우, 공정에 대한 민감도를 줄일 수 있으나, 이는 박막 트랜지스터의 이동도를 저하시키게 된다.
본 발명의 제2실시예에서는 미세 결정 실리콘 박막 트랜지스터의 구조적 변경을 통해 오프 상태에서의 전류 특성을 개선한다.
도 5는 본 발명의 제2실시예에 따른 미세 결정 실리콘 박막 트랜지스터를 개략적으로 도시한 평면도이다.
도 5에 도시한 바와 같이, 일정 간격을 가지고 이격된 소스 전극(S)과 드레인 전극(D)이 게이트 전극(G)과 각각 중첩하고 있으며, 게이트 전극(G)과 소스 및 드레인 전극(S, D) 사이에는 에치 스토퍼층(ES)이 형성되어 있다. 한편, 미세 결정 실리콘으로 이루어진 액티브층(도시하지 않음)이 게이트 전극(G)과 에치 스토퍼층(ES) 사이에 위치하며, 액티브층은 에치 스토퍼층(ES)과 소스 및 드레인 전극(S, D)의 가장자리를 따라 연장한 것과 동일한 형상을 가진다. 액티브층에서 에치 스토퍼층(ES)에 대응하는 부분은 박막 트랜지스터의 채널이 된다.
여기서, 드레인 전극(D)은 게이트 전극(G)과 제1폭을 가지고 중첩하고, 소스 전극(S)은 게이트 전극(G)과 제2폭을 가지고 중첩하는데, 제1폭은 제2폭보다 작다. 따라서, 드레인 전극(D)과 중첩하는 게이트 전극(G)의 일단에서 채널의 일단, 즉, 에치 스토퍼층(ES)의 일단까지의 제1거리(d1)는 소스 전극(S)과 중첩하는 게이트 전극(G)의 타단에서 채널의 타단, 즉, 에치 스토퍼층(ES)의 타단까지의 제2거리(d2)보다 작다. 일례로, 제1거리(d1)는 약 0.5 ㎛일 수 있으며, 제2거리(d2)는 약 3 ㎛ 수 있다.
따라서, 소스 및 드레인 전극(S, D)과 게이트 전극(G)은 비대칭 중첩 구조를 가진다. 제1거리(d1)를 제2거리(d2)와 동일하게 함으로써, 소스 및 드레인 전극(S, D)과 게이트 전극(G)이 대칭 중첩 구조를 가지도록 하여 오프 상태의 전류 특성을 개선할 수도 있으나, 이 경우 박막 트랜지스터의 이동도가 감소하는 문제가 있다.
이와 같이, 본 발명의 제2실시예에서는, 미세 결정 실리콘 박막 트랜지스터의 오프 상태에서의 전류 특성에 직접적 영향을 주는 게이트 전극과 드레인 전극의 중첩 폭, 보다 상세하게는 드레인 전극과 중첩하는 게이트 전극에서 채널까지의 거리를 감소시켜, 소스 및 드레인 전극과 게이트 전극이 비대칭 중첩 구조를 가지도록 함으로써, 누설 전류를 차단하고 소자의 오프 상태에서의 전류 특성을 개선할 수 있다.
도 6은 본 발명의 제2실시예에 따른 미세 결정 실리콘 박막 트랜지스터를 포함하는 어레이 기판을 도시한 단면도이다.
도 6에 도시한 바와 같이, 절연 기판(210) 상부에 금속과 같은 도전 물질로 게이트 전극(212)과 게이트 배선(214)이 형성된다. 기판(210)은 투명 또는 불투명할 수 있으며, 유리나 플라스틱과 같은 물질로 이루어질 수 있다. 게이트 전극(212)은 크롬, 몰리브덴, 텅스텐 등의 단일 물질 또는 이들의 합금으로 이루어진 단일층 구조를 가진다. 게이트 배선(214)은 크롬, 몰리브덴, 텅스텐 등의 단일 물질 또는 이들의 합금으로 이루어진 하부배선층(214a)과 구리나 알루미늄과 같은 비교적 저항이 낮은 물질로 이루어진 상부배선층(214b)의 이중층 구조를 가진다. 여기서는 일례로 게이트 전극(212)과 하부배선층(214a)은 몰리브덴과 티타늄의 합금으로 형성되고, 상부배선층(214b)은 구리로 이루어진다.
게이트 전극(212)과 게이트 배선(214) 상부에는 게이트 절연막(216)이 형성된다. 게이트 절연막(216)은 실리콘 질화물(SiNx)이나 실리콘 산화물(SiO2)의 단일층 구조 또는 이들의 이중층 구조로 형성될 수 있다.
게이트 절연막(216) 상부에는 게이트 전극(212)에 대응하여 액티브층(220)이 형성된다. 여기서, 액티브층(220)은 적외선 레이저를 이용하여 비정질 실리콘을 결정화함으로써 형성된 미세 결정 실리콘으로 이루어진다.
액티브층(220) 상부에는 에치 스토퍼(etch stopper)층(222)이 형성된다. 에치 스토퍼층(222)은 실리콘 산화물(SiO2)로 이루어질 수 있으며, 박막 트랜지스터의 채널에 대응하는 액티브층(220)이 식각되는 것을 방지한다. 에치 스토퍼층(222)은 게이트 전극(212) 바로 위에 위치하며, 에치 스토퍼층(222)의 가장자리는 게이트 전극(212)의 가장자리 내에 놓인다. 에치 스토퍼층(222)에 대응하는 액티브층(220)의 일부는 박막 트랜지스터의 채널이 된다.
에치 스토퍼층(222) 상부에는 오프셋층(223)과 오믹 콘택층(224)이 차례로 형성된다. 오프셋층(223)은 순수 실리콘으로 이루어지며, 오믹 콘택층(224)은 불순물이 도핑된 실리콘으로 이루어진다. 이때, 오프셋층(223)은 50Å 이하의 두께로 형성하는 것이 바람직하며, 생략할 수도 있다.
오믹 콘택층(224) 상부에는 금속과 같은 도전 물질로 소스 및 드레인 전극(232, 234)이 형성된다. 소스 및 드레인 전극(232, 234)은 구리나 알루미늄, 크롬, 몰리브덴, 텅스텐 등의 단일 물질 또는 이들의 합금으로 이루어질 수 있으며, 비교적 저항이 낮은 구리나 알루미늄의 제1층과 다른 금속 물질 또는 이들의 합금의 제2층을 포함하는 이중층 구조로 형성할 수도 있다. 소스 및 드레인 전극(232, 234)은 오믹 콘택층(224)과 동일한 모양, 즉, 동일한 단면 구조를 가지며, 그 가장자리들이 일치한다. 또한, 소스 및 드레인 전극(232, 234)은 액티브층(220)과 그 가장자리가 일치할 수 있다.
게이트 전극(212)과 액티브층(220), 소스 및 드레인 전극(232, 234)은 박막 트랜지스터를 이룬다.
소스 및 드레인 전극(232, 234) 상부에는 보호막(236)이 형성되고, 보호막(236)은 드레인 전극(234)을 드러내는 콘택홀(236a)을 가진다. 여기서, 보호막(236)은 실리콘 산화물(SiO2)로 이루어진 제1절연층(236b)과 실리콘 질화물(SiNx)로 이루어진 제2절연층(236c)의 이중층 구조로 형성되는데, 단일층 구조를 가질 수도 있으며, 비교적 저유전율을 갖는 벤조사이클로부텐 (benzocyclobutene)이나 아크릴 수지(acrylic resin)로 형성될 수도 있다. 보호막(236)은 박막 트랜지스터에 의한 기판(210) 상의 단차를 없앨 수 있을 정도의 두께를 가지며, 표면이 평탄한 것이 바람직하다.
보호막(236) 상부에는 화소 전극(240)이 형성되고, 화소 전극(240)은 콘택홀(236a)을 통해 드레인 전극(234)과 접촉한다. 화소 전극(240)은 인듐-틴-옥사이드(indium tin oxide)나 인듐-징크-옥사이드(indium zinc oxide)와 같은 투명도전물질로 이루어지거나, 알루미늄이나 크롬과 같은 불투명도전물질로 이루어질 수 있다.
본 발명에 따른 어레이 기판에서는, 적외선 레이저를 조사에 의해 형성된 미세 결정 실리콘을 이용하여 박막 트랜지스터의 액티브층(220)을 형성하므로, 고속 구동이 가능하며 균일한 특성을 갖는 표시장치를 제조할 수 있다. 또한, 드레인 전극(234)과 게이트 전극(212)의 중첩 폭을 소스 전극(232)과 게이트 전극(212)의 중첩 폭보다 작게 하여 비대칭 중첩 구조를 가지도록 함으로써, 오프 상태에서의 전류 특성을 개선할 수 있다.
이러한 본 발명의 제2실시예에 따른 어레이 기판은 유기전기발광 표시장치에 적용될 수 있다.
도 7은 본 발명의 제2실시예에 따른 어레이 기판을 포함하는 유기전기발광 표시장치의 하나의 화소영역에 대한 회로도이다.
도 7에 도시한 바와 같이, 본 발명의 유기전기발광 표시장치는 서로 교차하여 화소영역(P)을 정의하는 게이트 배선(GL)과 데이터 배선(DL) 및 파워배선(PL)을 포함하고, 각각의 화소영역(P)에는 스위칭 박막 트랜지스터(Ts)와 구동 박막 트랜지스터(Td), 스토리지 커패시터(Cst), 그리고 발광 다이오드(De)가 형성된다.
스위칭 박막 트랜지스터(Ts)는 게이트 배선(GL) 및 데이터 배선(DL)에 연결되고, 구동 박막 트랜지스터(Td) 및 스토리지 커패시터(Cst)는 스위칭 박막 트랜지스터(Ts)와 파워배선(PL) 사이에 연결되며, 발광 다이오드(De)는 구동 박막 트랜지스터(Td)와 접지 사이에 연결된다.
스위칭 박막 트랜지스터(Ts)와 구동 박막 트랜지스터(Td) 각각은 게이트 전극과 액티브층, 그리고 소스 및 드레인 전극을 포함하며, 발광 다이오드(De)는 제1 및 제2전극과, 이들 전극 사이에 위치하는 유기발광층을 포함한다. 발광 다이오드(De)의 제1전극과 제2전극은 각각 애노드(anode) 전극 또는 캐소드(cathode) 전극의 역할을 한다.
여기서, 도 6의 박막 트랜지스터는 구동 박막 트랜지스터(Td)에 해당하며, 화소 전극(240)은 발광 다이오드(De)의 애노드 전극에 해당한다.
한편, 스위칭 박막 트랜지스터(Ts)는 소스 및 드레인 전극이 게이트 전극과 동일한 폭을 가지고 중첩하는 대칭 중첩 구조를 가질 수도 있다.
이러한 유기전기발광 표시장치의 영상표시 동작을 살펴보면, 게이트 배선(GL)을 통해 인가된 게이트 신호에 따라 스위칭 박막트랜지스터(Ts)가 턴-온(turn-on) 되고, 이때, 데이터 배선(DL)으로 인가된 데이터 신호가 스위칭 박막 트랜지스터(Ts)를 통해 구동 박막 트랜지스터(Td)의 게이트 전극과 스토리지 커패시터(Cst)의 일 전극에 인가된다.
이어, 게이트 전극에 인가된 데이터 신호에 따라 구동 박막 트랜지스터(Td)가 턴-온(turn-on) 되며, 이에 따라 데이터신호에 비례하는 전류가 파워배선(PL)으로부터 구동 박막 트랜지스터(Td)를 통하여 발광 다이오드(De)로 흐르게 되고, 발광 다이오드(De)는 구동 박막 트랜지스터(Td)를 통하여 흐르는 전류에 비례하는 휘도로 발광한다.
이때, 스토리지 커패시터(Cst)는 데이터신호에 비례하는 전압으로 충전되어, 일 프레임(frame) 동안 구동 박막 트랜지스터(Td)의 게이트전극의 전압이 일정하게 유지되도록 한다.
따라서, 유기전기발광 표시장치는 게이트신호 및 데이터신호에 의하여 원하는 영상을 표시할 수 있다.
이러한 본 발명의 제2실시예에 따른 어레이 기판의 제조 방법에 대하여, 도 8a 내지 도 8j를 참조하여 설명한다.
도 8a 내지 도 8j는 본 발명에 따른 어레이 기판의 제조 방법을 도시한 단면도이다.
도 8a에 도시한 바와 같이, 절연 기판(210) 상부에 제1 및 제2금속층(211a, 211b)을 각각 300Å 및 2000Å의 두께로 순차적으로 증착하고, 그 위에 감광물질을 도포하고 마스크를 통해 노광 및 현상하여 다른 두께를 가지는 제1 및 제2감광패턴(292, 294)을 형성한다. 이때, 마스크는 빛을 완전히 투과시키는 투과부와 빛을 완전히 차단하는 반사부 및 빛을 부분적으로 투과시키는 반투과부를 포함하며, 반사부는 제1감광패턴(292)에 대응하고, 반투과부는 제2감광패턴(294)에 대응한다. 따라서, 제2감광패턴(294)의 두께가 제1감광패턴(292) 보다 작게 형성된다.
여기서, 기판(210)은 투명 또는 불투명할 수 있으며, 유리나 플라스틱과 같은 물질로 이루어질 수 있다. 제1금속층(211a)은 크롬, 몰리브덴, 텅스텐, 티타늄 등의 단일 물질 또는 이들의 합금으로 이루어질 수 있으며, 제2금속층(211b)은 비교적 저항이 낮은 구리나 알루미늄으로 이루어질 수 있다. 일례로, 제1금속층(211a)은 몰리브덴과 티타늄의 합금으로 이루어지고, 제2금속층(211b)은 구리로 이루어진다.
다음, 도 8b에 도시한 바와 같이, 제1감광패턴(292)과 제2감광패턴(도 8a의 294)를 식각 마스크로 하여 제1금속층(도 8a의 211a)과 제2금속층(도 8a의 211b)을 패터닝한다. 따라서, 제1감광패턴(292)에 대응하여 게이트 배선(214)을 형성하고, 제2감광패턴(294)에 대응하여 게이트 전극 패턴(212a)을 형성한다. 이어, 애싱과 같은 공정을 통해 제2감광패턴(도 8a의 294)을 제거하여, 게이트 전극 패턴(212a)의 상부층을 노출한다. 이때, 제1감광패턴(292)도 부분적으로 제거되어 그 두께가 얇아진다.
다음, 도 8c에 도시한 바와 같이, 노출된 게이트 전극 패턴(도 8b의 212a)의 상부층을 제거하고, 제1감광패턴(292)을 제거한다.
따라서, 하나의 사진식각공정을 통해, 기판(210) 상에 몰리브덴-티타늄 합금으로 이루어진 단일층 구조의 게이트 전극(212)과 몰리브덴-티타늄 합금 및 구리로 이루어진 이중층 구조의 게이트 배선(214)이 형성된다.
이어, 도 8d에 도시한 바와 같이, 게이트절연막(216)과 비정질 실리콘층(220a), 버퍼절연막(222a)을 순차적으로 형성한다. 게이트절연막(216)과 비정질 실리콘층(220a) 및 버퍼절연막(222a)은 플라즈마 화학기상증착(plasma enhanced chemical vapor deposition: PECVD)법으로 일괄 증착할 수 있다. 여기서, 게이트절연막(216)은 실리콘 질화물(SiNx)이나 실리콘 산화물(SiO2)의 단일층 구조 또는 이들의 이중층 구조로 형성될 수 있다. 버퍼절연막(222a)은 박막 트랜지스터의 채널 부분이 손상되는 것을 방지하기 위한 에치 스토퍼(etch stopper)의 역할을 하는 것으로, 실리콘 산화물(SiO2)로 이루어질 수 있으며, 100 Å 내지 500 Å 의 두께로 형성될 수 있다.
다음, 버퍼절연막(222a) 상부에 적외선 레이저의 에너지를 흡수할 수 있는 열변환층(270)을 형성한다. 여기서, 열변환층(270)은 몰리브덴으로 이루어질 수 있으며, 원하는 위치만 선택적으로 결정화하기 위해, 몰리브덴을 스퍼터링(sputtering)과 같은 방법으로 증착한 후 패터닝한다. 따라서, 열변환층(270)은 게이트 전극(212)이 형성된 위치에만 대응하며, 내열 특성이 좋지 않은 구리를 포함하는 게이트 배선(214)과는 중첩하지 않도록 한다.
이와 같이, 열변환층(270)을 선택적인 위치에 형성함으로써, 결정화 공정시 발생하는 열에 의해 나타나는 기판(210)의 휨이나 수축 등의 문제가 완화될 수 있다.
다음, 도 8e에 도시한 바와 같이, 적외선 레이저(280)를 조사하여 비정질 실리콘층(220a)을 결정화한다. 이때, 적외선 레이저(280)는 일방향을 따라 스캔하며 조사되는데, 일례로, 도면 상의 우측에서 좌측으로 스캔하며 조사된다. 적외선 레이저(280)가 조사된 열변환층(270)은 적외선 레이저의 에너지를 흡수하고, 이로 인해 발생되는 열에 의해 비정질 실리콘층(220a)이 결정화되어 미세 결정 실리콘층(220b)이 형성된다.
여기서, 적외선 레이저(200)는 808nm의 파장을 가지는 것이 사용될 수 있다.
다음, 도 8f에 도시한 바와 같이, 원하는 영역에 미세 결정 실리콘층(220b)을 형성한 후, 열변환층(도 8e의 270)을 제거하고 버퍼절연막(도 8e의 222a)을 사진식각공정을 통해 패터닝하여 게이트 전극(212)에 대응하는 에치 스토퍼층(222)을 형성한다.
이어, 도 8g에 도시한 바와 같이, 에치 스토퍼층(222) 상부에 순수 실리콘층(223a)과 불순물 실리콘층(224a)을 차례로 형성하고, 그 위에 금속과 같은 도전 물질을 증착하여 도전물질층(230)을 형성한다. 순수 실리콘층(223a)은 불순물 실리콘층(224a)의 형성시 스트레스 차이에 의해 불순물 실리콘층(224a)이 벗겨지는 것을 방지하며, 약 50Å 이하의 두께를 가지는 것이 바람직하다.
다음, 도 8h에 도시한 바와 같이, 사진식각공정을 통해 도전물질층(도 8g의 230)과 불순물 실리콘층(도 8g의 224a), 순수 실리콘층(도 8g의 223a), 그리고 비정질 실리콘층(도 8g의 220a) 및 미세 결정 실리콘층(도 8g의 220b)을 순차적으로 패터닝하여, 소스 및 드레인 전극(232, 234)과 오믹 콘택층(224), 오프셋층(223) 그리고 액티브층(220)을 형성한다.
따라서, 소스 및 드레인 전극(232, 234)은 오믹 콘택층(224) 및 오프셋층(223)과 동일한 모양, 즉, 동일한 단면 구조를 가지며, 그 가장자리들이 일치한다. 또한, 소스 및 드레인 전극(232, 234)은 액티브층(220)과 그 가장자리가 일치한다.
여기서, 액티브층(220)은 소스 및 드레인 전극(232, 234)과 동일 사진식각공정에서 형성되나, 액티브층(220)은 소스 및 드레인 전극(232, 234)과 다른 사진식각공정에서 형성될 수 있으며, 에치 스토퍼층(222)과 동일 사진식각공정에서 형성될 수도 있다.
소스 및 드레인 전극(232, 234)은 구리나 알루미늄, 크롬, 몰리브덴, 텅스텐 등의 단일 물질 또는 이들의 합금으로 이루어질 수 있으며, 비교적 저항이 낮은 구리나 알루미늄의 제1층과 다른 금속 물질 또는 이들의 합금의 제2층을 포함하는 이중층 구조로 형성할 수도 있다.
여기서, 드레인 전극(234)과 게이트 전극(212)의 중첩 폭은 소스 전극(232)과 게이트 전극(212)의 중첩 폭보다 좁은 것이 특징이다. 보다 상세하게는, 드레인 전극(234)과 중첩하는 게이트 전극(212)의 일단으로부터 채널, 즉, 에치 스토퍼층(222)까지의 거리가 소스 전극(232)과 중첩하는 게이트 전극(212)의 타단으로부터 채널, 즉, 에치 스토퍼층(222)까지의 거리보다 작은 것이 특징이다.
한편, 도시하지 않았지만, 소스 전극(232)에 연결되는 데이터 배선도 함께 형성되는데, 데이터 배선은 게이트 배선과 교차하여 화소 영역을 정의한다.
게이트 전극(212)과 액티브층(220), 소스 및 드레인 전극(232, 234)은 박막 트랜지스터를 이룬다.
다음, 도 8i에 도시한 바와 같이, 소스 및 드레인 전극(232, 234) 상부에, 소스 및 드레인 전극(232, 234)을 덮는 보호막(236)을 형성하고, 사진식각공정을 통해 패터닝하여 보호막(236)에 드레인 전극(234)을 부분적으로 드러내는 콘택홀(236a)을 형성한다. 여기서, 보호막(236)은 실리콘 산화물(SiO2)의 제1절연층(236b)과 실리콘 질화물(SiNx)의 제2절연층(236c)을 포함하는 이중층 구조로 형성되는데, 단일층 구조로 형성될 수도 있다. 한편, 보호막(236)은 비교적 저유전율을 갖는 벤조사이클로부텐(benzocyclobutene)이나 아크릴 수지(acrylic resin)로 형성될 수도 있다. 보호막(236)은 하부막들에 의한 기판(210) 상의 단차를 없앨 수 있을 정도의 두께를 가지며, 표면이 평탄한 것이 바람직하다.
이어, 도 8j에 도시한 바와 같이, 보호막(236) 상부에는 도전물질을 증착하고 패터닝하여 화소 전극(240)을 형성한다. 화소 전극(240)은 게이트 배선(214)과 데이터 배선(도시하지 않음)에 의해 정의되는 화소 영역에 위치하며, 콘택홀(236a)을 통해 노출된 드레인 전극(234)과 접촉한다. 화소 전극(240)은 인듐-틴-옥사이드(indium tin oxide)나 인듐-징크-옥사이드(indium zinc oxide)와 같은 투명도전물질로 이루어지거나, 알루미늄이나 크롬 등의 금속과 같은 불투명도전물질로 이루어질 수 있다.
본 발명은 상기한 실시예에 한정되지 아니하며, 본 발명의 정신을 벗어나지 않는 이상 다양한 변화와 변형이 가능하다.
210 : 기판 212 : 게이트 전극
214 : 게이트 배선 216 : 게이트 절연막
220 : 액티브층 222 : 에치 스토퍼층
223 : 오프셋층 224 : 오믹 콘택층
232 : 소스 전극 234 : 드레인 전극
236 : 보호막 236a : 콘택홀
240 : 화소 전극

Claims (10)

  1. 기판과;
    상기 기판 상부의 게이트 배선과;
    상기 게이트 배선과 교차하여 화소 영역을 정의하는 데이터 배선과;
    상기 게이트 배선 및 데이터 배선과 전기적으로 연결되고, 순차적으로 형성된 게이트 전극, 미세 결정 실리콘으로 이루어진 액티브층, 그리고 소스 및 드레인 전극을 포함하는 박막 트랜지스터와;
    상기 박막 트랜지스터를 덮는 보호막과;
    상기 보호막 상부의 상기 화소 영역에 위치하고, 상기 드레인 전극과 연결되는 제1전극
    을 포함하고,
    상기 액티브층의 일부는 채널이 되며, 상기 드레인 전극과 중첩하는 상기 게이트 전극의 일단에서부터 상기 채널까지의 제1거리는 상기 소스 전극과 중첩하는 상기 게이트 전극의 타단에서부터 상기 채널까지의 제2거리보다 좁고,
    상기 액티브층과 상기 소스 및 드레인 전극 사이에는 에치 스토퍼층이 위치하며, 상기 드레인 전극과 중첩하는 상기 에치 스토퍼층의 일단은 상기 게이트 전극 상에 위치하는 표시장치.
  2. 청구항 1에 있어서,
    상기 게이트 전극의 일단으로부터 상기 에치 스토퍼층의 일단까지의 거리는 상기 게이트 전극의 타단으로부터 상기 에치 스토퍼층의 타단까지의 거리보다 짧은 표시장치.
  3. [청구항 3은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 1에 있어서,
    상기 제1전극 상부의 유기발광층과 상기 유기발광층 상부의 제2전극을 더 포함하는 표시장치.
  4. 청구항 1에 있어서,
    상기 게이트 전극은 제1금속물질을 포함하는 단일층 구조를 가지며, 상기 게이트 배선은 제1금속물질의 하부층과 구리의 상부층을 포함하는 이중층 구조를 가지는 표시장치.
  5. 청구항 1에 있어서,
    상기 박막 트랜지스터는 상기 액티브층과 상기 소스 및 드레인 전극 사이에 순수 실리콘의 오프셋층과 불순물 실리콘의 오믹 콘택층을 포함하는 표시장치.
  6. 기판 상에 게이트 전극과 게이트 배선을 형성하는 단계;
    상기 게이트 전극과 상기 게이트 배선 상부에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상부에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층 상부에 열변환층을 형성하는 단계;
    상기 열변환층에 적외선 레이저를 조사함으로써, 상기 비정질 실리콘층을 결정화하여 미세 결정 실리콘층을 형성하는 단계;
    상기 미세 결정 실리콘층 상부의 열변환층을 제거하는 단계;
    상기 미세 결정 실리콘층을 패터닝하여 액티브층을 형성하는 단계;
    상기 액티브층 상부에 오믹 콘택층을 형성하는 단계;
    상기 오믹 콘택층 상부에 소스 및 드레인 전극을 형성하는 단계;
    상기 소스 및 드레인 전극 상부에 보호막을 형성하는 단계; 그리고
    상기 보호막 상부에 상기 드레인 전극과 연결되는 제1전극을 형성하는 단계
    를 포함하며,
    상기 액티브층의 일부는 채널이 되며, 상기 드레인 전극과 중첩하는 상기 게이트 전극의 일단에서부터 상기 채널까지의 제1거리는 상기 소스 전극과 중첩하는 상기 게이트 전극의 타단에서부터 상기 채널까지의 제2거리보다 좁고,
    상기 액티브층과 상기 소스 및 드레인 전극 사이에는 에치 스토퍼층이 위치하며, 상기 드레인 전극과 중첩하는 상기 에치 스토퍼층의 일단은 상기 게이트 전극 상에 위치하는 표시장치의 제조 방법.
  7. 청구항 6에 있어서,
    상기 게이트 전극과 게이트 배선을 형성하는 단계는 투과부와 차단부 및 반투과부를 포함하는 마스크를 이용하여 동일 사진식각공정을 통해 수행되며, 상기 게이트 전극은 제1금속물질을 포함하는 단일층 구조를 가지며, 상기 게이트 배선은 제1금속물질과 구리를 포함하는 이중층 구조를 가지는 것을 특징으로 하는 표시장치의 제조 방법.
  8. 청구항 7에 있어서,
    상기 열변환층은 선택적으로 패터닝되어 상기 게이트 배선과 이격되어 있는 것을 특징으로 하는 표시장치의 제조 방법.
  9. 청구항 6에 있어서,
    상기 오믹 콘택층과 상기 액티브층 사이에 순수 실리콘의 오프셋층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시장치의 제조 방법.
  10. 청구항 9에 있어서,
    상기 액티브층을 형성하는 단계와 상기 오믹 콘택층을 형성하는 단계 및 상기 소스 및 드레인 전극을 형성하는 단계는 동일 사진식각공정을 통해 수행되는 것을 특징으로 하는 표시장치의 제조 방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170021903A (ko) 2008-11-07 2017-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN102832169A (zh) * 2012-08-28 2012-12-19 京东方科技集团股份有限公司 阵列基板及其制备方法、显示器件
TWI582993B (zh) 2012-11-30 2017-05-11 半導體能源研究所股份有限公司 半導體裝置
CN103022083B (zh) * 2012-12-10 2015-07-22 京东方科技集团股份有限公司 一种阵列基板、显示装置及阵列基板的制备方法
KR102045730B1 (ko) * 2012-12-28 2019-12-03 엘지디스플레이 주식회사 인버터와 이를 이용한 구동회로 및 표시장치
KR102050386B1 (ko) * 2013-06-24 2019-12-02 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판 및 이를 포함하는 표시장치
WO2015080496A1 (ko) 2013-11-27 2015-06-04 주식회사 엘지화학 전도성 구조체 전구체, 전도성 구조체 및 이의 제조방법
KR102194823B1 (ko) * 2014-03-06 2020-12-24 삼성디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터 기판, 표시 장치 및 박막 트랜지스터 제조 방법
CN104701383B (zh) * 2015-03-24 2018-09-11 京东方科技集团股份有限公司 薄膜晶体管和阵列基板及其制作方法、显示装置
CN107408580B (zh) * 2015-04-28 2020-10-27 三菱电机株式会社 晶体管、薄膜晶体管基板以及液晶显示装置
CN105870198B (zh) 2016-05-11 2020-03-31 京东方科技集团股份有限公司 薄膜晶体管及制作方法、阵列基板及制作方法和显示装置
CN106057828A (zh) * 2016-08-12 2016-10-26 京东方科技集团股份有限公司 一种基板及其制备方法、显示面板
CN111123594B (zh) * 2019-12-02 2023-05-02 深圳市华星光电半导体显示技术有限公司 显示面板及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100766935B1 (ko) * 2006-11-22 2007-10-17 삼성에스디아이 주식회사 박막 트랜지스터를 구비한 유기 발광 표시 장치 및 그 제조방법
JP2010205850A (ja) * 2009-03-02 2010-09-16 Hitachi Displays Ltd 表示装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3537854B2 (ja) * 1992-12-29 2004-06-14 エルジー フィリップス エルシーディー カンパニー リミテッド 薄膜トランジスタの製造方法
JP3271990B2 (ja) * 1997-03-21 2002-04-08 三洋電機株式会社 光起電力素子及びその製造方法
KR100938885B1 (ko) * 2003-06-30 2010-01-27 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법
TW595005B (en) * 2003-08-04 2004-06-21 Au Optronics Corp Thin film transistor and pixel structure with the same
KR20060069081A (ko) * 2004-12-17 2006-06-21 삼성전자주식회사 박막 트랜지스터 표시판 및 그의 제조 방법
US7535072B2 (en) * 2006-01-18 2009-05-19 Hannstar Display Corporation Input display
US20080157081A1 (en) * 2006-12-28 2008-07-03 Samsung Electronics Co., Ltd. Organic light emitting device and method for manufacturing the same
TWI333277B (en) * 2007-05-02 2010-11-11 Au Optronics Corp Organic electroluminescence pixel, organic electroluminescence decive, and manufacture method thereof
WO2009020168A1 (en) * 2007-08-07 2009-02-12 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device having the display device, and method for manufacturing thereof
JP2009071289A (ja) * 2007-08-17 2009-04-02 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR101479999B1 (ko) * 2008-02-15 2015-01-09 삼성디스플레이 주식회사 표시 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100766935B1 (ko) * 2006-11-22 2007-10-17 삼성에스디아이 주식회사 박막 트랜지스터를 구비한 유기 발광 표시 장치 및 그 제조방법
JP2010205850A (ja) * 2009-03-02 2010-09-16 Hitachi Displays Ltd 表示装置

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