JP3537854B2 - 薄膜トランジスタの製造方法 - Google Patents
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66742—Thin film unipolar transistors
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
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- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタの製
造方法に関し、特にＬＣＤ装置のスイッチング素子とし
て利用される薄膜トランジスタを自己整合（self-align
ment）の利用により、その形成工程を単純化させ、素子
特性を向上するようにした薄膜トランジスタの製造方法
に関する。
造方法に関し、特にＬＣＤ装置のスイッチング素子とし
て利用される薄膜トランジスタを自己整合（self-align
ment）の利用により、その形成工程を単純化させ、素子
特性を向上するようにした薄膜トランジスタの製造方法
に関する。
【０００２】
【従来の技術】一般に、ＴＦＴ−ＬＣＤ装置は薄膜トラ
ンジスタと画素電極とが配設されている下板（bottom p
late）と、色相を表わすためのカラーフィルタおよび共
通電極が形成された上板（bottom plate）からなってい
る。かつ前記上下基板間には液晶が注入されており、２
つのガラス基板の両方面には可視光線（自然光）を線偏
光させる偏光板が夫々取付けられている。
ンジスタと画素電極とが配設されている下板（bottom p
late）と、色相を表わすためのカラーフィルタおよび共
通電極が形成された上板（bottom plate）からなってい
る。かつ前記上下基板間には液晶が注入されており、２
つのガラス基板の両方面には可視光線（自然光）を線偏
光させる偏光板が夫々取付けられている。
【０００３】図１は一般のＴＦＴ−ＬＣＤの等価回路図
であり、図２は図１の単位画素等価回路図である。画素
領域と画素領域間に、一方向に複数のゲート信号ライン
Ｇ１〜Ｇｎが形成され、画素領域と画素領域との間に各
ゲート信号ラインＧ１〜Ｇｎと垂直な方向に、複数のデ
ータ信号ラインＤ１〜Ｄｎが形成されている。各画素領
域には当該ゲート信号ラインＧ１〜Ｇｎによりデータ信
号ラインＤ１〜Ｄｎのデータ電圧を各画素電極および液
晶に印加するための薄膜トランジスタＱ１１〜Ｑｎｎが
形成される。
であり、図２は図１の単位画素等価回路図である。画素
領域と画素領域間に、一方向に複数のゲート信号ライン
Ｇ１〜Ｇｎが形成され、画素領域と画素領域との間に各
ゲート信号ラインＧ１〜Ｇｎと垂直な方向に、複数のデ
ータ信号ラインＤ１〜Ｄｎが形成されている。各画素領
域には当該ゲート信号ラインＧ１〜Ｇｎによりデータ信
号ラインＤ１〜Ｄｎのデータ電圧を各画素電極および液
晶に印加するための薄膜トランジスタＱ１１〜Ｑｎｎが
形成される。
【０００４】このようなＴＦＴ−ＬＣＤの単位画素に
は、図２に示すように、前記スイッチング素子であるＴ
ＦＴと上下基板の電極間に、液晶の存在により形成され
るキャパシタ（ＣＳＴＯ）および補助キャパシタ（ＣＬ
Ｃ）が形成される。
は、図２に示すように、前記スイッチング素子であるＴ
ＦＴと上下基板の電極間に、液晶の存在により形成され
るキャパシタ（ＣＳＴＯ）および補助キャパシタ（ＣＬ
Ｃ）が形成される。
【０００５】前述したように形成されたＴＦＴ−ＬＣＤ
の動作は、各単位画素のスイッチング素子であるＴＦＴ
に選択的にゲート信号電圧が印加されると、ＴＦＴがタ
ーンオン状態となって、２時間の間に画像情報を有する
データ電圧がＴＦＴを介して画素電極および液晶に印加
される。そして、データ電圧が印加されると液晶分子の
配列状態が変化されて光学的性質が変化し、これにより
像（Image ）を表示することとなる。
の動作は、各単位画素のスイッチング素子であるＴＦＴ
に選択的にゲート信号電圧が印加されると、ＴＦＴがタ
ーンオン状態となって、２時間の間に画像情報を有する
データ電圧がＴＦＴを介して画素電極および液晶に印加
される。そして、データ電圧が印加されると液晶分子の
配列状態が変化されて光学的性質が変化し、これにより
像（Image ）を表示することとなる。
【０００６】このように表示されたＴＦＴ−ＬＣＤにお
いて、高画質を得るためには実質的に画像を表示する表
示面積、すなわち開口率（Aperture Ratio or Opening
Ratio ）が大きくなければならず、薄膜トランジスタ等
のリーク電流が小さくなければならない。したがって、
開口率を向上するためには各単位の画素で薄膜トランジ
スタの形成される領域は、画像を表示することができな
いので薄膜トランジスタが占有する面積は小さくならな
ければならない。
いて、高画質を得るためには実質的に画像を表示する表
示面積、すなわち開口率（Aperture Ratio or Opening
Ratio ）が大きくなければならず、薄膜トランジスタ等
のリーク電流が小さくなければならない。したがって、
開口率を向上するためには各単位の画素で薄膜トランジ
スタの形成される領域は、画像を表示することができな
いので薄膜トランジスタが占有する面積は小さくならな
ければならない。
【０００７】また、薄膜トランジスタを介して画素電極
および液晶に印加されたデータ電圧は、ゲート信号電圧
が印加されなくても、画素電極および液晶から形成され
るキャパシタ（ＣＳＴＯ＋ＣＬＣ）により一定時間のデ
ータ電圧を維持させなければならない。参考に、画素電
極および液晶から形成されるキャパシタの理想的な場
合、充電された総電荷量は、薄膜トランジスタ（ＴＦ
Ｔ）がターンオフされた後、次の信号が入力される時ま
で維持されなければならないが、実際の場合にはＴＦＴ
にリーク電流が存在しリーク電流が充分に小さくならな
ければならないと、液晶電圧の歪みが発生してフリッカ
（flicker ）発生の原因となる。
および液晶に印加されたデータ電圧は、ゲート信号電圧
が印加されなくても、画素電極および液晶から形成され
るキャパシタ（ＣＳＴＯ＋ＣＬＣ）により一定時間のデ
ータ電圧を維持させなければならない。参考に、画素電
極および液晶から形成されるキャパシタの理想的な場
合、充電された総電荷量は、薄膜トランジスタ（ＴＦ
Ｔ）がターンオフされた後、次の信号が入力される時ま
で維持されなければならないが、実際の場合にはＴＦＴ
にリーク電流が存在しリーク電流が充分に小さくならな
ければならないと、液晶電圧の歪みが発生してフリッカ
（flicker ）発生の原因となる。
【０００８】上述したように、ＴＦＴ−ＬＣＤにおい
て、高画質を得るためには、開口率が向上されなければ
ならないし、リーク電流は小さくなければならないの
で、薄膜トランジスタ構成は非常に難しい技術の一つで
あった。すなわちＴＦＴ−ＬＣＤの画素数が増加して高
精細化、高解像化することによって、薄膜トランジスタ
の大きさは減少されなければならず、薄膜トランジスタ
のリーク電流はほとんど無視できる程度の、非常に小さ
いものでなければならない。これにより近年、小さいサ
イズの薄膜トランジスタのリーク電流を最少化するため
の研究が活発に進行されてきている。
て、高画質を得るためには、開口率が向上されなければ
ならないし、リーク電流は小さくなければならないの
で、薄膜トランジスタ構成は非常に難しい技術の一つで
あった。すなわちＴＦＴ−ＬＣＤの画素数が増加して高
精細化、高解像化することによって、薄膜トランジスタ
の大きさは減少されなければならず、薄膜トランジスタ
のリーク電流はほとんど無視できる程度の、非常に小さ
いものでなければならない。これにより近年、小さいサ
イズの薄膜トランジスタのリーク電流を最少化するため
の研究が活発に進行されてきている。
【０００９】従来の薄膜トランジスタの製造方法を図面
を参照しながら説明する。図３〜７は従来のエッチスト
ッパ型（Etch stoper type）の薄膜トランジスタの製造
工程を示す断面図である。従来のＴＦＴ製造工程は、図
３に示すように、透明な絶縁基板１上にＡｌ、Ｔａ、Ｃ
ｒ等の不透明な金属でゲート電極２を形成する。全面に
ゲート絶縁膜３、非晶質シリコン層４、エッチストッパ
層５をＰＥＣＶＤ法により連続蒸着した後、エッチスト
ッパ層５上にポジティブ感光膜（photo resist）を塗布
する。
を参照しながら説明する。図３〜７は従来のエッチスト
ッパ型（Etch stoper type）の薄膜トランジスタの製造
工程を示す断面図である。従来のＴＦＴ製造工程は、図
３に示すように、透明な絶縁基板１上にＡｌ、Ｔａ、Ｃ
ｒ等の不透明な金属でゲート電極２を形成する。全面に
ゲート絶縁膜３、非晶質シリコン層４、エッチストッパ
層５をＰＥＣＶＤ法により連続蒸着した後、エッチスト
ッパ層５上にポジティブ感光膜（photo resist）を塗布
する。
【００１０】図４に示すように、感光膜９を１１０℃で
ハードベーキングし、前記ゲート電極２をマスクとし
て、自己整合技術により基板配列において露光する。し
たがってポジティブ感光膜９の性質によって光を受ける
部分は現像液によりエッチングされ不透明なゲート電極
２によって光を受けない部分、すなわちゲート電極２の
上方にのみ感光膜９が残る。この時背面入射された光は
ゲート電極２の角部において散乱および回折現象によっ
てゲート電極２の内方へ屈曲されて、つまり、感光膜パ
ターンはゲート電極２のパターンより小さく形成され
る。
ハードベーキングし、前記ゲート電極２をマスクとし
て、自己整合技術により基板配列において露光する。し
たがってポジティブ感光膜９の性質によって光を受ける
部分は現像液によりエッチングされ不透明なゲート電極
２によって光を受けない部分、すなわちゲート電極２の
上方にのみ感光膜９が残る。この時背面入射された光は
ゲート電極２の角部において散乱および回折現象によっ
てゲート電極２の内方へ屈曲されて、つまり、感光膜パ
ターンはゲート電極２のパターンより小さく形成され
る。
【００１１】図５に示すように、パターニングされた感
光膜９をマスクとして露出されたエッチストッパ層５を
選択的に除去する。この時、ゲート電極２とエッチスト
ッパ層５とのオーバラップ間隔Ｌは、入射された光のエ
ネルギに比例し、０．５Ｊ／cm2 の入射光エネルギにお
いてＬ＝１ｍ未満に飽和される。図６に示すように、全
面に高濃度のｎ型ドーピングされた非晶質シリコン層６
と金属層７を順次蒸着する。
光膜９をマスクとして露出されたエッチストッパ層５を
選択的に除去する。この時、ゲート電極２とエッチスト
ッパ層５とのオーバラップ間隔Ｌは、入射された光のエ
ネルギに比例し、０．５Ｊ／cm2 の入射光エネルギにお
いてＬ＝１ｍ未満に飽和される。図６に示すように、全
面に高濃度のｎ型ドーピングされた非晶質シリコン層６
と金属層７を順次蒸着する。
【００１２】図７に示すように、前記エッチストッパ層
３上の高濃度のｎ型ドーピングされた非晶質シリコン層
６と金属層７を選択的に除去してソース／ドレイン電極
７ａ、７ｂを形成する。
３上の高濃度のｎ型ドーピングされた非晶質シリコン層
６と金属層７を選択的に除去してソース／ドレイン電極
７ａ、７ｂを形成する。
【００１３】このように製造された従来の薄膜トランジ
スタの動作を説明する。
スタの動作を説明する。
【００１４】ゲート電極２にしきい値電圧以上の電圧を
印加すれば、非晶質シリコン層４とゲート絶縁膜３との
界面に、チャネルが形成されてソース／ドレイン間が導
通される。
印加すれば、非晶質シリコン層４とゲート絶縁膜３との
界面に、チャネルが形成されてソース／ドレイン間が導
通される。
【００１５】ところで、このような従来の薄膜トランジ
スタの製造方法は次のような問題点がある。
スタの製造方法は次のような問題点がある。
【００１６】一般的に、図８に示すように、ＬＣＤ装置
にスイッチング素子として用いられる薄膜トランジスタ
は、ゲート絶縁膜と非晶質シリコン（ａ−Ｓｉ：Ｈ）と
の界面においてチャネルが形成されるのでゲート電極と
ソース／ドレイン電極との間にオーバラップが形成され
なければならないと、非晶質シリコン層とソース電極と
の間にオフセット（off set ）領域が形成されるので薄
膜トランジスタが不動作となり、反対にオーバラップ間
隔が大き過ぎれば、薄膜トランジスタのサイズが大きく
なるので、開口率を減少させる効果があり、かつソース
／ドレイン電極とゲート電極２との間に寄生キャパシタ
ンスが生成される。この寄生キャパシタンスは薄膜トラ
ンジタがターンオフされる時、容量結合（apacitive Co
upling）によって液晶電圧に△Ｖ程の変動を与えるので
画質に影響を及ぼす。
にスイッチング素子として用いられる薄膜トランジスタ
は、ゲート絶縁膜と非晶質シリコン（ａ−Ｓｉ：Ｈ）と
の界面においてチャネルが形成されるのでゲート電極と
ソース／ドレイン電極との間にオーバラップが形成され
なければならないと、非晶質シリコン層とソース電極と
の間にオフセット（off set ）領域が形成されるので薄
膜トランジスタが不動作となり、反対にオーバラップ間
隔が大き過ぎれば、薄膜トランジスタのサイズが大きく
なるので、開口率を減少させる効果があり、かつソース
／ドレイン電極とゲート電極２との間に寄生キャパシタ
ンスが生成される。この寄生キャパシタンスは薄膜トラ
ンジタがターンオフされる時、容量結合（apacitive Co
upling）によって液晶電圧に△Ｖ程の変動を与えるので
画質に影響を及ぼす。
【００１７】したがって、ソース／ドレイン電極とゲー
ト電極との間のオーバラップ間隔は１〜２μｍ程度が最
適である。
ト電極との間のオーバラップ間隔は１〜２μｍ程度が最
適である。
【００１８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来技術は、図３〜７に示すように、ゲート絶縁膜
を形成し、自己整列法によりゲート電極２をマスクとし
て背面露光すれば、ゲート電極２の角部におて光散乱お
よび回折現象が起こり、ゲート電極の内方へ屈曲されて
感光膜９パターンがゲート電極のパターンより小さく形
成されるが、１μｍ以上のオーバラップ間隔を得られ
ず、オーバラップ間隔を大きくするには、露光の際にハ
イパワーの光により、長時間にわたって高エネルギで露
光しなければならない。
うな従来技術は、図３〜７に示すように、ゲート絶縁膜
を形成し、自己整列法によりゲート電極２をマスクとし
て背面露光すれば、ゲート電極２の角部におて光散乱お
よび回折現象が起こり、ゲート電極の内方へ屈曲されて
感光膜９パターンがゲート電極のパターンより小さく形
成されるが、１μｍ以上のオーバラップ間隔を得られ
ず、オーバラップ間隔を大きくするには、露光の際にハ
イパワーの光により、長時間にわたって高エネルギで露
光しなければならない。
【００１９】したがって、露光装備の寿命が短縮され、
露光工程の時間が長くなるのでスループットが低下する
という問題点がある。
露光工程の時間が長くなるのでスループットが低下する
という問題点がある。
【００２０】また、従来の薄膜トランジスタの製造方法
においては、エッチストッパ層のみを自己整合（セルフ
−アライメント）技術によりパターニングするのでゲー
ト電極の幅より薄膜トランジスタの活性層である非晶質
シリコン層の幅が大きく形成され、ＴＦＴ−ＬＣＤの駆
動の際、バックライト（Back Light）が非晶質シリコン
層に入射して非晶質シリコン層に電子を誘起させてリー
ク電流を増加させる。特にＯＨＰ（Over Head Projecte
r ）用のＬＣＤはＯＡ用ＬＣＤよりバックライト光量が
４０倍以上であるのでＯＨＰ用ＬＣＤのスイッチング素
子を、従来と同じ方法により製造すれば、リーク電流は
さらに増加し、薄膜トランジスタのオン／オフ比は減少
されるので、ＬＣＤ装置においてフリッカ（flicker ）
が発生されてＬＣＤ性能を低下させるなどの問題点があ
った。
においては、エッチストッパ層のみを自己整合（セルフ
−アライメント）技術によりパターニングするのでゲー
ト電極の幅より薄膜トランジスタの活性層である非晶質
シリコン層の幅が大きく形成され、ＴＦＴ−ＬＣＤの駆
動の際、バックライト（Back Light）が非晶質シリコン
層に入射して非晶質シリコン層に電子を誘起させてリー
ク電流を増加させる。特にＯＨＰ（Over Head Projecte
r ）用のＬＣＤはＯＡ用ＬＣＤよりバックライト光量が
４０倍以上であるのでＯＨＰ用ＬＣＤのスイッチング素
子を、従来と同じ方法により製造すれば、リーク電流は
さらに増加し、薄膜トランジスタのオン／オフ比は減少
されるので、ＬＣＤ装置においてフリッカ（flicker ）
が発生されてＬＣＤ性能を低下させるなどの問題点があ
った。
【００２１】本発明の目的は、上記問題点を解決するた
めのもので、フーリーセルフアライメント（fully self
alibnment）法により、オーバラップ間隔を２ｍ以上ま
で調整できるようにし、半導体層の幅をゲート電極の幅
以下に達成して、ＴＦＴ−ＬＣＤの性能を向上させ、工
程を単純化させることにある。
めのもので、フーリーセルフアライメント（fully self
alibnment）法により、オーバラップ間隔を２ｍ以上ま
で調整できるようにし、半導体層の幅をゲート電極の幅
以下に達成して、ＴＦＴ−ＬＣＤの性能を向上させ、工
程を単純化させることにある。
【００２２】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１の構成によれば、絶縁用透明基板上
にゲート電極を形成する第１工程と、全面に屈折率の異
なる多数のゲート絶縁膜を、屈折率が大きい順で積層
し、ついで半導体層、エッチストッパ層、感光膜を順次
蒸着する第２工程と、前記ゲート電極をマスクとして背
面露光し現像して感光膜をパターニングする第３工程
と、前記パターニングされた感光膜をマスクとしてエッ
チストッパ層と半導体層とを選択的にテーパエッチング
する第４工程と、前記感光膜を除去し全面に高濃度のｎ
型ドーピングされた半導体層と金属層とを蒸着する第５
工程と、前記エッチングストッパ層の上方の前記高濃度
のｎ型ドーピングされた半導体層と金属層を選択的に除
去してソース／ドレイン電極を形成する第６工程と、を
含むことを特徴とする。また、本発明の第２の構成によ
れば、絶縁用透明基板上にゲート電極を形成する第１工
程と、全面に屈折率の異なる多数のゲート絶縁膜を、屈
折率が大きい順で積層し、ついで半導体層、エッチスト
ッパ層、感光膜を順次蒸着する第２工程と、前記ゲート
電極をマスクとして背面露光し現像して感光膜をパター
ニングする第３工程と、前記パターニングされた感光膜
をマスクとしてエッチストッパ層と半導体層とを選択的
にテーパエッチングする第４工程と、前記感光膜を除去
し全面に高濃度のｎ型ドーピングされた半導体層と金属
層とを蒸着する第５工程と、前記エッチングストッパ層
の上方の前記高濃度のｎ型ドーピングされた半導体層と
金属層を選択的に除去してソース／ドレイン電極を形成
する第６工程と、を含むことを特徴とする。
めに、本発明の第１の構成によれば、絶縁用透明基板上
にゲート電極を形成する第１工程と、全面に屈折率の異
なる多数のゲート絶縁膜を、屈折率が大きい順で積層
し、ついで半導体層、エッチストッパ層、感光膜を順次
蒸着する第２工程と、前記ゲート電極をマスクとして背
面露光し現像して感光膜をパターニングする第３工程
と、前記パターニングされた感光膜をマスクとしてエッ
チストッパ層と半導体層とを選択的にテーパエッチング
する第４工程と、前記感光膜を除去し全面に高濃度のｎ
型ドーピングされた半導体層と金属層とを蒸着する第５
工程と、前記エッチングストッパ層の上方の前記高濃度
のｎ型ドーピングされた半導体層と金属層を選択的に除
去してソース／ドレイン電極を形成する第６工程と、を
含むことを特徴とする。また、本発明の第２の構成によ
れば、絶縁用透明基板上にゲート電極を形成する第１工
程と、全面に屈折率の異なる多数のゲート絶縁膜を、屈
折率が大きい順で積層し、ついで半導体層、エッチスト
ッパ層、感光膜を順次蒸着する第２工程と、前記ゲート
電極をマスクとして背面露光し現像して感光膜をパター
ニングする第３工程と、前記パターニングされた感光膜
をマスクとしてエッチストッパ層と半導体層とを選択的
にテーパエッチングする第４工程と、前記感光膜を除去
し全面に高濃度のｎ型ドーピングされた半導体層と金属
層とを蒸着する第５工程と、前記エッチングストッパ層
の上方の前記高濃度のｎ型ドーピングされた半導体層と
金属層を選択的に除去してソース／ドレイン電極を形成
する第６工程と、を含むことを特徴とする。
【００２３】
【実施例】以下、本発明の実施例を図面に基づいて詳述
する。図９〜１４は、本発明の第１実施例による薄膜ト
ランジスタの工程を示す断面図である。本発明の第１実
施例による薄膜トランジスタの製造方法は、図９に示す
ように、絶縁性透明基板１１上にＡｌ、Ｔａ、Ｔｉ、Ｃ
ｒ等の不透明な金属層としてゲート電極１２をパターニ
ングする。図１０に示すように、全面に屈折率の大きい
第１ゲート絶縁膜１３と屈折率の小さい第２ゲート絶縁
膜１４を順次蒸着する。ここに、第１ゲート絶縁膜１３
は屈折率が２以上であるものとし、第２ゲート絶縁膜１
４は屈折率が２以下であるものとするのが望ましい。
する。図９〜１４は、本発明の第１実施例による薄膜ト
ランジスタの工程を示す断面図である。本発明の第１実
施例による薄膜トランジスタの製造方法は、図９に示す
ように、絶縁性透明基板１１上にＡｌ、Ｔａ、Ｔｉ、Ｃ
ｒ等の不透明な金属層としてゲート電極１２をパターニ
ングする。図１０に示すように、全面に屈折率の大きい
第１ゲート絶縁膜１３と屈折率の小さい第２ゲート絶縁
膜１４を順次蒸着する。ここに、第１ゲート絶縁膜１３
は屈折率が２以上であるものとし、第２ゲート絶縁膜１
４は屈折率が２以下であるものとするのが望ましい。
【００２４】すなわち、図１６は一般の絶縁膜の屈折率
テーブルである。屈折率が２以上であるＴａ2 Ｏ5 、Ｔ
ｉＯ2 等を第１ゲート絶縁膜１３として用い、屈折率が
２以下であるＡｌ2 Ｏ3 、ＳｉＯ2 、ＳｉＯｘＮｙ等を
第２ゲート絶縁膜１４として使用すれば、２μｍ程度の
オーバラップ間隔を形成することができる。
テーブルである。屈折率が２以上であるＴａ2 Ｏ5 、Ｔ
ｉＯ2 等を第１ゲート絶縁膜１３として用い、屈折率が
２以下であるＡｌ2 Ｏ3 、ＳｉＯ2 、ＳｉＯｘＮｙ等を
第２ゲート絶縁膜１４として使用すれば、２μｍ程度の
オーバラップ間隔を形成することができる。
【００２５】ここに、Ｔａ2 Ｏ5 絶縁膜を陽極酸化によ
り形成する場合、条件によって２〜２．７の屈折率の範
囲を調節することができる。
り形成する場合、条件によって２〜２．７の屈折率の範
囲を調節することができる。
【００２６】第２ゲート絶縁膜１４上に半導体層１５、
エッチストッパ層１６、感光膜１７を順次蒸着する。こ
こに半導体層１５としては多結晶シリコンまたは非晶質
シリコンを使用し、エッチストッパ層１６としてＳｉＮ
ｘを使用する。
エッチストッパ層１６、感光膜１７を順次蒸着する。こ
こに半導体層１５としては多結晶シリコンまたは非晶質
シリコンを使用し、エッチストッパ層１６としてＳｉＮ
ｘを使用する。
【００２７】図１１に示すように、セルフアライメント
によりゲート電極１２をマスクとして背面露光する。背
面露光の際の光進行方向について説明する。
によりゲート電極１２をマスクとして背面露光する。背
面露光の際の光進行方向について説明する。
【００２８】図１５は相互異なる媒質における光の経路
を示す図で、相互異なる屈折率（ｎ１、ｎ２）を有する
２つの媒質における光経路は、ｓｎｅｌｌ法則により、
ｎ1Ｓｉｎθ1 ＝ｎ2 Ｓｉｎθ2 …（１）となり、この
式１から２つの媒質の屈折率がｎ1 ＞ｎ2 である場合光
の進行角度はθ1 ＜θ2 となり、これと反対に、媒質の
屈折率がｎ1 ＜ｎ2 である場合光の進行角度はθ1 ＞θ
2 となる。
を示す図で、相互異なる屈折率（ｎ１、ｎ２）を有する
２つの媒質における光経路は、ｓｎｅｌｌ法則により、
ｎ1Ｓｉｎθ1 ＝ｎ2 Ｓｉｎθ2 …（１）となり、この
式１から２つの媒質の屈折率がｎ1 ＞ｎ2 である場合光
の進行角度はθ1 ＜θ2 となり、これと反対に、媒質の
屈折率がｎ1 ＜ｎ2 である場合光の進行角度はθ1 ＞θ
2 となる。
【００２９】したがって、屈折率の大きい物質を第１ゲ
ート絶縁膜１３とし、屈折率の小さい物質を第２ゲート
絶縁膜１４とすれば、背面露光の際、図９に示すよう
に、ゲート電極１２の角部の第１ゲート絶縁膜１４部分
ａでは、光の回折現象に起因してゲート電極１２内方へ
屈折され、第１ゲート絶縁膜１３と第２ゲート絶縁膜１
４との界ｂでは光がゲート電極１２内方へ屈折されて、
つまりオーバラップ間隔を増加するように感光膜１７が
露光される。図１０に示すように、露光された感光膜９
ａをマスクとして露出されたエッチストッパ層１６を選
択的に除去する。図１３に示すように、全面に高濃度の
ｎ型ドーピングされた半導体層１８と金属層１９を蒸着
し、図１４に示すようにエッチストッパ層１６上方の高
濃度のｎ型ドーピングされた半導体層１８と金属層１９
を選択的に除去してソース／ドレイン電極１９ａ、１９
ｂを形成する。
ート絶縁膜１３とし、屈折率の小さい物質を第２ゲート
絶縁膜１４とすれば、背面露光の際、図９に示すよう
に、ゲート電極１２の角部の第１ゲート絶縁膜１４部分
ａでは、光の回折現象に起因してゲート電極１２内方へ
屈折され、第１ゲート絶縁膜１３と第２ゲート絶縁膜１
４との界ｂでは光がゲート電極１２内方へ屈折されて、
つまりオーバラップ間隔を増加するように感光膜１７が
露光される。図１０に示すように、露光された感光膜９
ａをマスクとして露出されたエッチストッパ層１６を選
択的に除去する。図１３に示すように、全面に高濃度の
ｎ型ドーピングされた半導体層１８と金属層１９を蒸着
し、図１４に示すようにエッチストッパ層１６上方の高
濃度のｎ型ドーピングされた半導体層１８と金属層１９
を選択的に除去してソース／ドレイン電極１９ａ、１９
ｂを形成する。
【００３０】一方、図１７は本発明の第２実施例による
薄膜トランジスタの製造方法を示す断面図である。本発
明の第１実施例において屈折率の異なる３重ゲート絶縁
膜を形成して背面露光する技術である。すなわち本発明
の第２実施例による薄膜トランジスタの製造方法は、絶
縁性面透明基板１１上にＴａまたはＴｉ等の不透明な金
属層としてゲート電極１２をパターニングし、陽極酸化
法によりパターニングされたゲート電極１２表面に屈折
率が２以上であるＴａＯ5 、ＴｉＯ2 等の第１絶縁膜２
０を形成し、その上に屈折率が１〜２間であるＳｉＯ2
などの第２絶縁膜２１と、屈折率が１である第３絶縁膜
２２を順次蒸着する。
薄膜トランジスタの製造方法を示す断面図である。本発
明の第１実施例において屈折率の異なる３重ゲート絶縁
膜を形成して背面露光する技術である。すなわち本発明
の第２実施例による薄膜トランジスタの製造方法は、絶
縁性面透明基板１１上にＴａまたはＴｉ等の不透明な金
属層としてゲート電極１２をパターニングし、陽極酸化
法によりパターニングされたゲート電極１２表面に屈折
率が２以上であるＴａＯ5 、ＴｉＯ2 等の第１絶縁膜２
０を形成し、その上に屈折率が１〜２間であるＳｉＯ2
などの第２絶縁膜２１と、屈折率が１である第３絶縁膜
２２を順次蒸着する。
【００３１】第３絶縁膜２２上に半導体層１５とエッチ
ストッパ層１６、感光膜１７を順次蒸着した後、図１１
に示すように、セルヒアライメントによりゲート電極１
２をマスクとして背面露光し現像して感光膜１７をパタ
ーニングした後、本発明の第１実施例と同様の方法によ
り製造する。
ストッパ層１６、感光膜１７を順次蒸着した後、図１１
に示すように、セルヒアライメントによりゲート電極１
２をマスクとして背面露光し現像して感光膜１７をパタ
ーニングした後、本発明の第１実施例と同様の方法によ
り製造する。
【００３２】この時第１、第２、第３ゲート絶縁膜２
０、２１、２２の厚さは約１０００オングストローム以
上とする。他の方法としては、屈折率が２以上である第
１ゲート絶縁膜２０と屈折率が１〜２間である第２ゲー
ト絶縁膜２１は１０００オングストローム以上で形成
し、第３ゲート絶縁膜としては屈折率が１〜２間である
絶縁膜を１０００オングストロームで蒸着して背面露光
すれば同様の効果を得ることができる。ここに、１００
０オングストローム以上の屈折率が１〜２間である第２
ゲート絶縁膜としては、ＳｉＯ2 膜を用い、１０００オ
ングストローム以下の屈折率が１〜２間である第３ゲー
ト絶縁膜としては、ＳｉＮｘを使用すれば、さらに効果
的である。
０、２１、２２の厚さは約１０００オングストローム以
上とする。他の方法としては、屈折率が２以上である第
１ゲート絶縁膜２０と屈折率が１〜２間である第２ゲー
ト絶縁膜２１は１０００オングストローム以上で形成
し、第３ゲート絶縁膜としては屈折率が１〜２間である
絶縁膜を１０００オングストロームで蒸着して背面露光
すれば同様の効果を得ることができる。ここに、１００
０オングストローム以上の屈折率が１〜２間である第２
ゲート絶縁膜としては、ＳｉＯ2 膜を用い、１０００オ
ングストローム以下の屈折率が１〜２間である第３ゲー
ト絶縁膜としては、ＳｉＮｘを使用すれば、さらに効果
的である。
【００３３】一方、図１８〜２１は本発明の第３実施例
による薄膜トランジスタの製造方法を示す断面図であ
る。セルフアライメントにより背面露光してエッチスト
ッパ層および半導体層を単回のフォトエッチ（photo li
thography and etch）工程によりパターニングする薄膜
トランジスタの製造技術である。
による薄膜トランジスタの製造方法を示す断面図であ
る。セルフアライメントにより背面露光してエッチスト
ッパ層および半導体層を単回のフォトエッチ（photo li
thography and etch）工程によりパターニングする薄膜
トランジスタの製造技術である。
【００３４】すなわち本発明の第３実施例による薄膜ト
ランジスタの製造方法は、図９に示すように、絶縁性透
明基板１１上に不透明な金属層としてゲート電極１２を
形成し、全面に屈折率が小さい第２ゲート絶縁膜１４を
順次積層した後、継続して半導体層１５、エッチストッ
パ層１６および感光膜１７を順次積層する。
ランジスタの製造方法は、図９に示すように、絶縁性透
明基板１１上に不透明な金属層としてゲート電極１２を
形成し、全面に屈折率が小さい第２ゲート絶縁膜１４を
順次積層した後、継続して半導体層１５、エッチストッ
パ層１６および感光膜１７を順次積層する。
【００３５】同様に、半導体層１５は多結晶シリコンま
たは非晶質シリコンを使用し、エッチストッパ層１６と
してＳｉＮｘを使用する。図１１に示すように、セルフ
アライメントによりゲート電極１２をマスクとして背面
露光し現像して、充分にオーバラップされるように感光
膜１７をパターニングする。
たは非晶質シリコンを使用し、エッチストッパ層１６と
してＳｉＮｘを使用する。図１１に示すように、セルフ
アライメントによりゲート電極１２をマスクとして背面
露光し現像して、充分にオーバラップされるように感光
膜１７をパターニングする。
【００３６】図１９に示すように、パターニングされた
感光膜１７をマスクとしてエッチストッパ層１６および
半導体層１５を選択的にテーパエッチングし、感光膜１
７を除去する。またエッチストッパ層１６および半導体
層１５を垂直エッチングしてもよい。この時のテーパエ
ッチングは、エッチストッパ層１６をＢＯＥ溶液により
湿式エッチングした後半導体層１５をＣＦ4 ＋Ｏ2 また
はＣ2 ＣｌＦ5 ：Ｏ2ガスで乾式エッチングする。ここ
で半導体層４が非晶質シリコン層である場合にはＣ2 Ｃ
ｌＦ5 ：Ｏ2 ＝５：４の比率のガスを用いて２０℃以下
のテーパエッチングを行う。
感光膜１７をマスクとしてエッチストッパ層１６および
半導体層１５を選択的にテーパエッチングし、感光膜１
７を除去する。またエッチストッパ層１６および半導体
層１５を垂直エッチングしてもよい。この時のテーパエ
ッチングは、エッチストッパ層１６をＢＯＥ溶液により
湿式エッチングした後半導体層１５をＣＦ4 ＋Ｏ2 また
はＣ2 ＣｌＦ5 ：Ｏ2ガスで乾式エッチングする。ここ
で半導体層４が非晶質シリコン層である場合にはＣ2 Ｃ
ｌＦ5 ：Ｏ2 ＝５：４の比率のガスを用いて２０℃以下
のテーパエッチングを行う。
【００３７】さらに他の方法として、エッチストッパ層
１６および半導体層１５を乾式エッチングによりパター
ン形成する。エッチストッパ層１６をＳｉＮｘ層とし、
半導体層を非晶質シリコン層とした場合、Ｃ2 Ｃｌ
Ｆ5 ：ＳＦ6 ：Ｏ2 ＝６：４：３の比率のエッチングガ
スを利用すれば２個層を同時にテーパエッチナングする
ことができる。
１６および半導体層１５を乾式エッチングによりパター
ン形成する。エッチストッパ層１６をＳｉＮｘ層とし、
半導体層を非晶質シリコン層とした場合、Ｃ2 Ｃｌ
Ｆ5 ：ＳＦ6 ：Ｏ2 ＝６：４：３の比率のエッチングガ
スを利用すれば２個層を同時にテーパエッチナングする
ことができる。
【００３８】図８ｃに示すように、全面に高濃度のｎ型
半導体層１８と金属層１９を順次蒸着し、エッチストッ
パ層１６上方の高濃度のｎ型半導体層１８と金属１７を
選択的に除去してソース／ドレイン電極１９ａ、１９ｂ
をパターニングする。このように薄膜トランジスタを製
造すれば、活性層である半導体層１５がゲート電極１２
の幅より狭く形成される。
半導体層１８と金属層１９を順次蒸着し、エッチストッ
パ層１６上方の高濃度のｎ型半導体層１８と金属１７を
選択的に除去してソース／ドレイン電極１９ａ、１９ｂ
をパターニングする。このように薄膜トランジスタを製
造すれば、活性層である半導体層１５がゲート電極１２
の幅より狭く形成される。
【００３９】図２２〜２５は本発明の第４実施例による
薄膜トランジスタの工程を示す断面図である。図１８お
よび図１９の同様な工程により、エッチストッパ層１６
および半導体層１５をテーパエッチングし、露出された
半導体層の側面に高濃度のｎ型をイオン注入して高濃度
のｎ不純物のドーピングされた半導体層を形成し、半導
体層と金属間の界面にコンタクト抵抗を低減するために
シリサイドを形成したものである。
薄膜トランジスタの工程を示す断面図である。図１８お
よび図１９の同様な工程により、エッチストッパ層１６
および半導体層１５をテーパエッチングし、露出された
半導体層の側面に高濃度のｎ型をイオン注入して高濃度
のｎ不純物のドーピングされた半導体層を形成し、半導
体層と金属間の界面にコンタクト抵抗を低減するために
シリサイドを形成したものである。
【００４０】図２２に示すように、絶縁性透明基板１１
上に不透明な金属としてゲート電極１２を形成し、全面
に屈折率の大きい第１ゲート絶縁膜１３と屈折率の小さ
い第２ゲート絶縁膜１４、半導体層１５、エッチストッ
パ層１６および感光膜１７を順次蒸着する。セルフアラ
イメント方法によりゲート電極１２をマスクとして背面
露光し現像して感光膜１９をパターニングする。パター
ニングされた感光膜１９をマスクとしてエッチストッパ
層１６および半導体層１５を選択的にエッチングし感光
膜１９を除去する。
上に不透明な金属としてゲート電極１２を形成し、全面
に屈折率の大きい第１ゲート絶縁膜１３と屈折率の小さ
い第２ゲート絶縁膜１４、半導体層１５、エッチストッ
パ層１６および感光膜１７を順次蒸着する。セルフアラ
イメント方法によりゲート電極１２をマスクとして背面
露光し現像して感光膜１９をパターニングする。パター
ニングされた感光膜１９をマスクとしてエッチストッパ
層１６および半導体層１５を選択的にエッチングし感光
膜１９を除去する。
【００４１】図２３に示すように、別のマスク工程を必
要としなくてエッチストッパ層１６をマスクとして露出
された両方面の半導体層１５に高濃度のｎ型不純物をイ
オン注入して高濃度のｎ型ドーピングされた半導体層２
３を形成する。ここにイオン注入工程はＰＨ3 またはＨ
2 ガスを利用して燐イオンを注入する。
要としなくてエッチストッパ層１６をマスクとして露出
された両方面の半導体層１５に高濃度のｎ型不純物をイ
オン注入して高濃度のｎ型ドーピングされた半導体層２
３を形成する。ここにイオン注入工程はＰＨ3 またはＨ
2 ガスを利用して燐イオンを注入する。
【００４２】図２４に示すように、全面にＣｒまたはＭ
ｏなどの高融点金属１９を蒸着し熱処理する。この時熱
処理を施すと、図２５に示すように、高融点金属１９お
よび半導体層１５が反応して界面にシリサイド２４を形
成することとなる。すなわちＣｒ金属を使用すればＣｒ
Ｓｉｘのシリサイドとなり、Ｍｏ金属を使用すればＭｏ
Ｓｉｘのシリサイドとなる。
ｏなどの高融点金属１９を蒸着し熱処理する。この時熱
処理を施すと、図２５に示すように、高融点金属１９お
よび半導体層１５が反応して界面にシリサイド２４を形
成することとなる。すなわちＣｒ金属を使用すればＣｒ
Ｓｉｘのシリサイドとなり、Ｍｏ金属を使用すればＭｏ
Ｓｉｘのシリサイドとなる。
【００４３】エッチストッパ層１６の上方の金属１９を
選択的に除去してソース／ドレイン電極１９ａ、１９ｂ
を形成するので、エッチストッパ層および半導体層のパ
ターンと、高濃度のｎ型ドーピングされた半導体層など
をフーリセルフアライメントにより形成することにより
工程を単純化させる。
選択的に除去してソース／ドレイン電極１９ａ、１９ｂ
を形成するので、エッチストッパ層および半導体層のパ
ターンと、高濃度のｎ型ドーピングされた半導体層など
をフーリセルフアライメントにより形成することにより
工程を単純化させる。
【００４４】図２６〜３１は本発明の第５実施例による
薄膜トランジスタの工程を示す断面図である。エッチス
トッパ層および半導体層を一緒にパターニングせずに、
２次にわたってパターニングして、イオン注入により高
濃度のｎ型半導体層を形成し、シリサイドを形成する方
法である。すなわち図２６に示すように、絶縁性透明基
板１１上に不透明な金属としてゲート電極１２を形成
し、全面に屈折率の大きい第１絶縁膜１３と屈折率の小
さい第２絶縁膜１４を順次形成する。半導体層１５、エ
ッチストッパ層１６および第１感光膜１７を順次蒸着す
る。
薄膜トランジスタの工程を示す断面図である。エッチス
トッパ層および半導体層を一緒にパターニングせずに、
２次にわたってパターニングして、イオン注入により高
濃度のｎ型半導体層を形成し、シリサイドを形成する方
法である。すなわち図２６に示すように、絶縁性透明基
板１１上に不透明な金属としてゲート電極１２を形成
し、全面に屈折率の大きい第１絶縁膜１３と屈折率の小
さい第２絶縁膜１４を順次形成する。半導体層１５、エ
ッチストッパ層１６および第１感光膜１７を順次蒸着す
る。
【００４５】図２７に示すように、セルフアライメント
によりゲート電極１２をマスクとして背面露光し現像し
て、第１感光膜１７をパターニングした後、パターニン
グされた感光膜１７をマスクとしてエッチストッパ層１
６を選択的にエッチングし第１感光膜１７を除去する。
によりゲート電極１２をマスクとして背面露光し現像し
て、第１感光膜１７をパターニングした後、パターニン
グされた感光膜１７をマスクとしてエッチストッパ層１
６を選択的にエッチングし第１感光膜１７を除去する。
【００４６】図２８に示すように、さらに全面に第２感
光膜２５をパターニングした後、パターニングされた第
２感光膜２５をマスクとして半導体層１５を選択的にエ
ッチングする。この時、エッチストッパ層１６の幅より
半導体層１５の幅は大きくなければならないし、半導体
層１５の幅はゲート電極１２の幅より小さくなければな
らないので、形成第１感光膜１７の露光時には第２感光
膜２５の露光時より露光エネルギ（パワー時間）をさら
に大きくするか、または線偏光された光を、第１感光膜
１７の露光時には基板に４５度で入射させ、第２感光膜
２５の露光時には９０度で入射させる。すると、第１、
第２感光膜のパターン幅は異なってパターニングされ
る。
光膜２５をパターニングした後、パターニングされた第
２感光膜２５をマスクとして半導体層１５を選択的にエ
ッチングする。この時、エッチストッパ層１６の幅より
半導体層１５の幅は大きくなければならないし、半導体
層１５の幅はゲート電極１２の幅より小さくなければな
らないので、形成第１感光膜１７の露光時には第２感光
膜２５の露光時より露光エネルギ（パワー時間）をさら
に大きくするか、または線偏光された光を、第１感光膜
１７の露光時には基板に４５度で入射させ、第２感光膜
２５の露光時には９０度で入射させる。すると、第１、
第２感光膜のパターン幅は異なってパターニングされ
る。
【００４７】したがってパターニングされた第１、第２
感光膜を利用して半導体層１５とエッチストッパ層１６
を選択的に除去してエッチストッパ層１６の幅より半導
体層１５の幅が広くて、ゲート電極１２の幅より半導体
層１５の幅が狭くなるようにパターニングされる。図２
９に示すように、第２感光膜２５を除去しエッチストッ
パ層１６をマスクとして露出された半導体層１５両側に
高濃度のｎ型不純物をイオン注入して高濃度のｎ型ドー
ピングされた半導体層２３を形成する。
感光膜を利用して半導体層１５とエッチストッパ層１６
を選択的に除去してエッチストッパ層１６の幅より半導
体層１５の幅が広くて、ゲート電極１２の幅より半導体
層１５の幅が狭くなるようにパターニングされる。図２
９に示すように、第２感光膜２５を除去しエッチストッ
パ層１６をマスクとして露出された半導体層１５両側に
高濃度のｎ型不純物をイオン注入して高濃度のｎ型ドー
ピングされた半導体層２３を形成する。
【００４８】図３０に示すように、ＣｒまたはＭｏなど
の高融点金属１９を蒸着し熱処理する。この時熱処理を
施すと、高融点金属１９および半導体層１５の接触部分
で金属１９と半導体層１５とが反応して、界面にシリサ
イド２４を形成する。このシリサイド２４は金属１９と
半導体層１５とが反応して形成された物質として、金属
１９と半導体層１５とエッチング選択比が大きい。
の高融点金属１９を蒸着し熱処理する。この時熱処理を
施すと、高融点金属１９および半導体層１５の接触部分
で金属１９と半導体層１５とが反応して、界面にシリサ
イド２４を形成する。このシリサイド２４は金属１９と
半導体層１５とが反応して形成された物質として、金属
１９と半導体層１５とエッチング選択比が大きい。
【００４９】図３１に示すように、エッチストッパ層１
６上部の金属１９を選択的に除去してソース／ドレイン
電極１９ａ、１９ｂを形成する。この時、エッチストッ
パ層１６の上部の金属のみを選択的に除去するために、
感光膜を利用してエッチストッパ層１６上方の金属のみ
露出されるように感光膜マスクを形成した後、感光膜マ
スクを利用して露出された金属を選択的に除去する。こ
こで前記半導体層１５と金属との界面にシリサイドが形
成されているので感光膜マスクの形成の際、若干のミス
アライン（misalign）のみがあっても、シリサイド２４
がエッチストップの役割を行うので、フォトリソグラフ
ィ工程より大きいマージンを有する。また、シリサイド
２４を形成しなくて直ぐにソース／ドレイン電極１９
ａ、１９ｂを形成してもよい。
６上部の金属１９を選択的に除去してソース／ドレイン
電極１９ａ、１９ｂを形成する。この時、エッチストッ
パ層１６の上部の金属のみを選択的に除去するために、
感光膜を利用してエッチストッパ層１６上方の金属のみ
露出されるように感光膜マスクを形成した後、感光膜マ
スクを利用して露出された金属を選択的に除去する。こ
こで前記半導体層１５と金属との界面にシリサイドが形
成されているので感光膜マスクの形成の際、若干のミス
アライン（misalign）のみがあっても、シリサイド２４
がエッチストップの役割を行うので、フォトリソグラフ
ィ工程より大きいマージンを有する。また、シリサイド
２４を形成しなくて直ぐにソース／ドレイン電極１９
ａ、１９ｂを形成してもよい。
【００５０】
【発明の効果】以上説明したように、本発明の薄膜トラ
ンジスタの製造方法は、次のような効果がある。 １． 屈折率の異なる２重または３重のゲート絶縁膜を
積層し、この屈折率の差を利用してオーバラップ間隔を
露光エネルギによって２ｍ以上まで調節できるので、低
い露光エネルギにおいても十分なオーバラップを得る。
これによりスループットを向上させる。 ２． 半導体層をゲート電極の幅より狭く形成したの
で、バックライトによるリーク電流を最小限低減させ、
半導体層と金属層間にシリサイドを形成することにより
コンタクト抵抗を低減するので、素子特性を向上させ
る。 ３． 高濃度のｎ型ドーピングされた半導体層をセルフ
アライメントによりｎ型不純物をイオン注入して形成す
るので、工程が単純化され、かつスループットも向上さ
れる。 ４． このような薄膜トランジスタをＬＣＤスイッチン
グ素子に使用すればＬＣＤ画質を向上させる効果があ
る。
ンジスタの製造方法は、次のような効果がある。 １． 屈折率の異なる２重または３重のゲート絶縁膜を
積層し、この屈折率の差を利用してオーバラップ間隔を
露光エネルギによって２ｍ以上まで調節できるので、低
い露光エネルギにおいても十分なオーバラップを得る。
これによりスループットを向上させる。 ２． 半導体層をゲート電極の幅より狭く形成したの
で、バックライトによるリーク電流を最小限低減させ、
半導体層と金属層間にシリサイドを形成することにより
コンタクト抵抗を低減するので、素子特性を向上させ
る。 ３． 高濃度のｎ型ドーピングされた半導体層をセルフ
アライメントによりｎ型不純物をイオン注入して形成す
るので、工程が単純化され、かつスループットも向上さ
れる。 ４． このような薄膜トランジスタをＬＣＤスイッチン
グ素子に使用すればＬＣＤ画質を向上させる効果があ
る。
【図１】一般のＴＦＴ−ＬＣＤの等価回路図である。
【図２】図１の単位画素等価回路図である。
【図３】従来のＴＦＴ製造工程を示す断面図である。
【図４】従来のＴＦＴ製造工程を示す断面図である。
【図５】従来のＴＦＴ製造工程を示す断面図である。
【図６】従来のＴＦＴ製造工程を示す断面図である。
【図７】従来のＴＦＴ製造工程を示す断面図である。
【図８】一般の薄膜トランジスタの問題点を説明するた
めの断面図である。
めの断面図である。
【図９】本発明の第１実施例による薄膜トランジスタの
工程を示す断面図である。
工程を示す断面図である。
【図１０】本発明の第１実施例による薄膜トランジスタ
の工程を示す断面図である。
の工程を示す断面図である。
【図１１】本発明の第１実施例による薄膜トランジスタ
の工程を示す断面図である。
の工程を示す断面図である。
【図１２】本発明の第１実施例による薄膜トランジスタ
の工程を示す断面図である。
の工程を示す断面図である。
【図１３】本発明の第１実施例による薄膜トランジスタ
の工程を示す断面図である。
の工程を示す断面図である。
【図１４】本発明の第１実施例による薄膜トランジスタ
の工程を示す断面図である。
の工程を示す断面図である。
【図１５】本発明による光の経路を示す図である。
【図１６】一般の絶縁膜の屈折率テーブルである。
【図１７】本発明の第２実施例による薄膜トランジスタ
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図１８】本発明の第３実施例による薄膜トランジスタ
の工程を示す断面図である。
の工程を示す断面図である。
【図１９】本発明の第３実施例による薄膜トランジスタ
の工程を示す断面図である。
の工程を示す断面図である。
【図２０】本発明の第３実施例による薄膜トランジスタ
の工程を示す断面図である。
の工程を示す断面図である。
【図２１】本発明の第３実施例による薄膜トランジスタ
の工程を示す断面図である。
の工程を示す断面図である。
【図２２】本発明の第４実施例による薄膜トランジスタ
の工程を示す断面図である。
の工程を示す断面図である。
【図２３】本発明の第４実施例による薄膜トランジスタ
の工程を示す断面図である。
の工程を示す断面図である。
【図２４】本発明の第４実施例による薄膜トランジスタ
の工程を示す断面図である。
の工程を示す断面図である。
【図２５】本発明の第４実施例による薄膜トランジスタ
の工程を示す断面図である。
の工程を示す断面図である。
【図２６】本発明の第５実施例による薄膜トランジスタ
の工程を示す断面図である。
の工程を示す断面図である。
【図２７】本発明の第５実施例による薄膜トランジスタ
の工程を示す断面図である。
の工程を示す断面図である。
【図２８】本発明の第５実施例による薄膜トランジスタ
の工程を示す断面図である。
の工程を示す断面図である。
【図２９】本発明の第５実施例による薄膜トランジスタ
の工程を示す断面図である。
の工程を示す断面図である。
【図３０】本発明の第５実施例による薄膜トランジスタ
の工程を示す断面図である。
の工程を示す断面図である。
【図３１】本発明の第５実施例による薄膜トランジスタ
の工程を示す断面図である。
の工程を示す断面図である。
１１ 透明基板
１２ ゲート電極
１３、１４、２０、２１、２２ ゲート絶縁膜
１５ 半導体層
１６ エッチストッパ層
１７、２５ 感光膜
１８、２３ 高濃度のｎ型ドーピングされた半導体層
１９ 金属
１９ａ、１９ｂ ソース／ドレイン電極
２４ シリサイド
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
Claims (7)
- 【請求項１】絶縁用透明基板上にゲート電極を形成する
第１工程と、 全面に屈折率の異なる多数のゲート絶縁膜を、屈折率が
大きい順で積層し、ついで半導体層、エッチストッパ
層、感光膜を順次蒸着する第２工程と、 前記ゲート電極をマスクとして背面露光し現像して感光
膜をパターニングする第３工程と、 前記パターニングされた感光膜をマスクとしてエッチス
トッパ層と半導体層とを選択的にテーパエッチングする
第４工程と、 前記感光膜を除去し全面に高濃度のｎ型ドーピングされ
た半導体層と金属層とを蒸着する第５工程と、 前記エッチングストッパ層の上方の前記高濃度のｎ型ド
ーピングされた半導体層と金属層を選択的に除去してソ
ース／ドレイン電極を形成する第６工程と、 を含むことを特徴とする薄膜トランジスタの製造方法。 - 【請求項２】前記第４工程に続いて、前記第５工程の代
わりに、 エッチストッパ層をマスクとして露出された半導体層の
両側に高濃度のｎ型不純物をイオン注入して高濃度のｎ
型半導体層を形成する工程と、 全面に高融点金属を蒸着し熱処理して高融点金属と半導
体層との界面にシリサイドを形成する工程と、 を含むことを特徴とする請求項１記載の薄膜トランジス
タの製造方法。 - 【請求項３】パターニングされた感光膜をマスクとして
エッチストッパ層をＢＯＥ溶液で湿式エッチングした
後、半導体層をＣＦ4 ＋Ｏ2 またはＣ2 ＣｌＦ5 ：Ｏ2
ガスで乾式エッチングすることを特徴とする請求項１記
載の薄膜トランジスタの製造方法。 - 【請求項４】半導体層を非晶質シリコンで形成する場
合、Ｃ2 ＣｌＦ5 ：Ｏ2 ＝５：４の比率のガスを利用し
て半導体層をテーパエッチングすることを特徴とする請
求項３記載の薄膜トランジスタの製造方法。 - 【請求項５】エッチストッパ層はＳｉＮｘで形成し、半
導体層は非晶質シリコンで形成して、テーパエッチング
の際、Ｃ2 ＣｌＦ5 ：ＳＦ6 ：Ｏ2 ＝６：４：３の比率
のエッチングガスを利用してエッチストッパと半導体層
とを同時エッチングすることを特徴とする請求項１記載
の薄膜トランジスタの製造方法。 - 【請求項６】絶縁用透明基板上にゲート電極を形成する
工程と、 全面に屈折率の異なる多数のゲート絶縁膜を、屈折率が
大きい順で積層し、ついで半導体層、エッチストッパ
層、感光膜を順次蒸着する工程と、 前記ゲート電極を利用して前記ゲート電極の幅より狭く
１次背面露光し現像して、第１感光膜をパターニングす
る工程と、 前記パターニングされた第１感光膜を利用してエッチス
トッパ層を選択的にエッチングし第１感光膜を除去する
工程と、 全面に第２感光膜を蒸着した後前記ゲート電極を利用し
てエッチストッパ層の幅より広くて、かつゲート電極の
幅より狭くなるように２次背面露光し現像して、第２感
光膜をパターニングする工程と、 前記パターニングされた第２感光膜をマスクとして半導
体層を選択的にエッチングし第２感光膜を除去する工程
と、 前記エッチストッパ層をマスクとして露出された半導体
層に高濃度のｎ型イオンを注入し全面に金属を蒸着する
工程と、 熱処理して金属と前記半導体層との界面にシリサイドを
形成し選択的に除去してソース／ドレイン電極を形成す
る工程と、 を含むことを特徴とする薄膜トランジスタの製造方法。 - 【請求項７】１次、２次背面露光工程は、１次背面露光
の際の露光エネルギを２次背面露光の際の露光エネルギ
より大きくすることによってエッチストッパ層の幅より
半導体層の幅が大きくて、ゲート電極の幅より半導体層
の幅が狭くなるように形成することを特徴とする請求項
６記載の薄膜トランジスタの製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920026233A KR940016916A (ko) | 1992-12-29 | 1992-12-29 | 박막트랜지스터 제조방법 |
| KR1019920026230A KR100290919B1 (ko) | 1992-12-29 | 1992-12-29 | 박막트랜지스터제조방법 |
| KR1992-26233 | 1993-01-11 | ||
| KR1019930000263A KR960008737B1 (ko) | 1993-01-11 | 1993-01-11 | 자기 정합을 이용한 박막트랜지스터 |
| KR1993-263 | 1993-01-11 | ||
| KR1992-26230 | 1993-01-11 |
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|---|---|
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Family
ID=27348896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33202893A Expired - Lifetime JP3537854B2 (ja) | 1992-12-29 | 1993-12-27 | 薄膜トランジスタの製造方法 |
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| Country | Link |
|---|---|
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