JPH06244204A - 薄膜トランジスタの製造方法 - Google Patents

薄膜トランジスタの製造方法

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JPH06244204A
JPH06244204A JP5332028A JP33202893A JPH06244204A JP H06244204 A JPH06244204 A JP H06244204A JP 5332028 A JP5332028 A JP 5332028A JP 33202893 A JP33202893 A JP 33202893A JP H06244204 A JPH06244204 A JP H06244204A
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Abstract

(57)【要約】 【目的】 フーリセルフアライメント(fully self ali
gnment)法により、オーバラップ間隔を2m以上まで調
整できるようにし、半導体層の幅をゲート電極の幅以下
に達成して、TFT−LCDの性能を向上させ、工程を
単純化させることにある。 【構成】 絶縁用透明基板上にゲート電極を形成する工
程と、全面に屈折率の異なる多数のゲート絶縁膜を、屈
折率が大きい順で積層し、ついで半導体層、エッチスト
ッパ層、感光膜を順次蒸着する工程と、前記ゲート電極
をマスクとして前記ゲート電極と後工程から形成される
ソース/ドレイン電極が所定間隔でオーバラップされる
ように、背面露光し現像して、感光膜をパターニングす
る工程と、前記パターニングされた感光膜をマスクとし
てエッチストッパ層をエッチングする工程と、感光膜を
除去し全面に高濃度のn型ドーピングされた半導体層と
金属層を蒸着する工程と、前記高濃度のn型ドーピング
された半導体層と金属層を選択的に除去しソース/ドレ
イン電極を形成する工程と、を含む。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、薄膜トランジスタの製
造方法に関し、特にLCD装置のスイッチング素子とし
て利用される薄膜トランジスタを自己整合(self-align
ment)の利用により、その形成工程を単純化させ、素子
特性を向上するようにした薄膜トランジスタの製造方法
に関する。
【0002】
【従来の技術】一般に、TFT−LCD装置は薄膜トラ
ンジスタと画素電極とが配設されている下板(bottom p
late)と、色相を表わすためのカラーフィルタおよび共
通電極が形成された上板(bottom plate)からなってい
る。かつ前記上下基板間には液晶が注入されており、2
つのガラス基板の両方面には可視光線(自然光)を線偏
光させる偏光板が夫々取付けられている。
【0003】図1は一般のTFT−LCDの等価回路図
であり、図2は図1の単位画素等価回路図である。画素
領域と画素領域間に、一方向に複数のゲート信号ライン
G1〜Gnが形成され、画素領域と画素領域との間に各
ゲート信号ラインG1〜Gnと垂直な方向に、複数のデ
ータ信号ラインD1〜Dnが形成されている。各画素領
域には当該ゲート信号ラインG1〜Gnによりデータ信
号ラインD1〜Dnのデータ電圧を各画素電極および液
晶に印加するための薄膜トランジスタQ11〜Qnnが
形成される。
【0004】このようなTFT−LCDの単位画素に
は、図2に示すように、前記スイッチング素子であるT
FTと上下基板の電極間に、液晶の存在により形成され
るキャパシタ(CSTO)および補助キャパシタ(CL
C)が形成される。
【0005】前述したように形成されたTFT−LCD
の動作は、各単位画素のスイッチング素子であるTFT
に選択的にゲート信号電圧が印加されると、TFTがタ
ーンオン状態となって、2時間の間に画像情報を有する
データ電圧がTFTを介して画素電極および液晶に印加
される。そして、データ電圧が印加されると液晶分子の
配列状態が変化されて光学的性質が変化し、これにより
像(Image )を表示することとなる。
【0006】このように表示されたTFT−LCDにお
いて、高画質を得るためには実質的に画像を表示する表
示面積、すなわち開口率(Aperture Ratio or Opening
Ratio )が大きくなければならず、薄膜トランジスタ等
のリーク電流が小さくなければならない。したがって、
開口率を向上するためには各単位の画素で薄膜トランジ
スタの形成される領域は、画像を表示することができな
いので薄膜トランジスタが占有する面積は小さくならな
ければならない。
【0007】また、薄膜トランジスタを介して画素電極
および液晶に印加されたデータ電圧は、ゲート信号電圧
が印加されなくても、画素電極および液晶から形成され
るキャパシタ(CSTO+CLC)により一定時間のデ
ータ電圧を維持させなければならない。参考に、画素電
極および液晶から形成されるキャパシタの理想的な場
合、充電された総電荷量は、薄膜トランジスタ(TF
T)がターンオフされた後、次の信号が入力される時ま
で維持されなければならないが、実際の場合にはTFT
にリーク電流が存在しリーク電流が充分に小さくならな
ければならないと、液晶電圧の歪みが発生してフリッカ
(flicker )発生の原因となる。
【0008】上述したように、TFT−LCDにおい
て、高画質を得るためには、開口率が向上されなければ
ならないし、リーク電流は小さくなければならないの
で、薄膜トランジスタ構成は非常に難しい技術の一つで
あった。すなわちTFT−LCDの画素数が増加して高
精細化、高解像化することによって、薄膜トランジスタ
の大きさは減少されなければならず、薄膜トランジスタ
のリーク電流はほとんど無視できる程度の、非常に小さ
いものでなければならない。これにより近年、小さいサ
イズの薄膜トランジスタのリーク電流を最少化するため
の研究が活発に進行されてきている。
【0009】従来の薄膜トランジスタの製造方法を図面
を参照しながら説明する。図3〜7は従来のエッチスト
ッパ型(Etch stoper type)の薄膜トランジスタの製造
工程を示す断面図である。従来のTFT製造工程は、図
3に示すように、透明な絶縁基板1上にAl、Ta、C
r等の不透明な金属でゲート電極2を形成する。全面に
ゲート絶縁膜3、非晶質シリコン層4、エッチストッパ
層5をPECVD法により連続蒸着した後、エッチスト
ッパ層5上にポジティブ感光膜(photo resist)を塗布
する。
【0010】図4に示すように、感光膜9を110℃で
ハードベーキングし、前記ゲート電極2をマスクとし
て、自己整合技術により基板配列において露光する。し
たがってポジティブ感光膜9の性質によって光を受ける
部分は現像液によりエッチングされ不透明なゲート電極
2によって光を受けない部分、すなわちゲート電極2の
上方にのみ感光膜9が残る。この時背面入射された光は
ゲート電極2の角部において散乱および回折現象によっ
てゲート電極2の内方へ屈曲されて、つまり、感光膜パ
ターンはゲート電極2のパターンより小さく形成され
る。
【0011】図5に示すように、パターニングされた感
光膜9をマスクとして露出されたエッチストッパ層5を
選択的に除去する。この時、ゲート電極2とエッチスト
ッパ層5とのオーバラップ間隔Lは、入射された光のエ
ネルギに比例し、0.5J/cm2 の入射光エネルギにお
いてL=1m未満に飽和される。図6に示すように、全
面に高濃度のn型ドーピングされた非晶質シリコン層6
と金属層7を順次蒸着する。
【0012】図7に示すように、前記エッチストッパ層
3上の高濃度のn型ドーピングされた非晶質シリコン層
6と金属層7を選択的に除去してソース/ドレイン電極
7a、7bを形成する。
【0013】このように製造された従来の薄膜トランジ
スタの動作を説明する。
【0014】ゲート電極2にしきい値電圧以上の電圧を
印加すれば、非晶質シリコン層4とゲート絶縁膜3との
界面に、チャネルが形成されてソース/ドレイン間が導
通される。
【0015】ところで、このような従来の薄膜トランジ
スタの製造方法は次のような問題点がある。
【0016】一般的に、図8に示すように、LCD装置
にスイッチング素子として用いられる薄膜トランジスタ
は、ゲート絶縁膜と非晶質シリコン(a−Si:H)と
の界面においてチャネルが形成されるのでゲート電極と
ソース/ドレイン電極との間にオーバラップが形成され
なければならないと、非晶質シリコン層とソース電極と
の間にオフセット(off set )領域が形成されるので薄
膜トランジスタが不動作となり、反対にオーバラップ間
隔が大き過ぎれば、薄膜トランジスタのサイズが大きく
なるので、開口率を減少させる効果があり、かつソース
/ドレイン電極とゲート電極2との間に寄生キャパシタ
ンスが生成される。この寄生キャパシタンスは薄膜トラ
ンジタがターンオフされる時、容量結合(apacitive Co
upling)によって液晶電圧に△V程の変動を与えるので
画質に影響を及ぼす。
【0017】したがって、ソース/ドレイン電極とゲー
ト電極との間のオーバラップ間隔は1〜2μm程度が最
適である。
【0018】
【発明が解決しようとする課題】しかしながら、このよ
うな従来技術は、図3〜7に示すように、ゲート絶縁膜
を形成し、自己整列法によりゲート電極2をマスクとし
て背面露光すれば、ゲート電極2の角部におて光散乱お
よび回折現象が起こり、ゲート電極の内方へ屈曲されて
感光膜9パターンがゲート電極のパターンより小さく形
成されるが、1μm以上のオーバラップ間隔を得られ
ず、オーバラップ間隔を大きくするには、露光の際にハ
イパワーの光により、長時間にわたって高エネルギで露
光しなければならない。
【0019】したがって、露光装備の寿命が短縮され、
露光工程の時間が長くなるのでスループットが低下する
という問題点がある。
【0020】また、従来の薄膜トランジスタの製造方法
においては、エッチストッパ層のみを自己整合(セルフ
−アライメント)技術によりパターニングするのでゲー
ト電極の幅より薄膜トランジスタの活性層である非晶質
シリコン層の幅が大きく形成され、TFT−LCDの駆
動の際、バックライト(Back Light)が非晶質シリコン
層に入射して非晶質シリコン層に電子を誘起させてリー
ク電流を増加させる。特にOHP(Over Head Projecte
r )用のLCDはOA用LCDよりバックライト光量が
40倍以上であるのでOHP用LCDのスイッチング素
子を、従来と同じ方法により製造すれば、リーク電流は
さらに増加し、薄膜トランジスタのオン/オフ比は減少
されるので、LCD装置においてフリッカ(flicker )
が発生されてLCD性能を低下させるなどの問題点があ
った。
【0021】本発明の目的は、上記問題点を解決するた
めのもので、フーリーセルフアライメント(fully self
alibnment)法により、オーバラップ間隔を2m以上ま
で調整できるようにし、半導体層の幅をゲート電極の幅
以下に達成して、TFT−LCDの性能を向上させ、工
程を単純化させることにある。
【0022】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、絶縁用透明基板上にゲート電極
を形成する工程と、全面に屈折率の異なる多数のゲート
絶縁膜を、屈折率が大きい順で積層し、次いで半導体
層、エッチストッパ層、感光膜を順次蒸着する工程と、
前記ゲート電極をマスクとして前記ゲート電極と後工程
から形成されるソース/ドレイン電極とが所定間隔でオ
ーバラップされるように、背面露光して現像することに
より、感光膜をパターニングする工程と、前記パターニ
ングされた感光膜をマスクとしてエッチストッパ層をエ
ッチングする工程と、感光膜を除去し全面に高濃度のn
型ドーピングされた半導体層と金属層とを蒸着する工程
と、前記高濃度のn型ドーピングされた半導体層と金属
層を選択的に除去してソース/ドレイン電極を形成する
工程と、を含んで構成する。
【0023】
【実施例】以下、本発明の実施例を図面に基づいて詳述
する。図9〜14は、本発明の第1実施例による薄膜ト
ランジスタの工程を示す断面図である。本発明の第1実
施例による薄膜トランジスタの製造方法は、図9に示す
ように、絶縁性透明基板11上にAl、Ta、Ti、C
r等の不透明な金属層としてゲート電極12をパターニ
ングする。図10に示すように、全面に屈折率の大きい
第1ゲート絶縁膜13と屈折率の小さい第2ゲート絶縁
膜14を順次蒸着する。ここに、第1ゲート絶縁膜13
は屈折率が2以上であるものとし、第2ゲート絶縁膜1
4は屈折率が2以下であるものとするのが望ましい。
【0024】すなわち、図16は一般の絶縁膜の屈折率
テーブルである。屈折率が2以上であるTa2 5 、T
iO2 等を第1ゲート絶縁膜13として用い、屈折率が
2以下であるAl2 3 、SiO2 、SiOxNy等を
第2ゲート絶縁膜14として使用すれば、2μm程度の
オーバラップ間隔を形成することができる。
【0025】ここに、Ta2 5 絶縁膜を陽極酸化によ
り形成する場合、条件によって2〜2.7の屈折率の範
囲を調節することができる。
【0026】第2ゲート絶縁膜14上に半導体層15、
エッチストッパ層16、感光膜17を順次蒸着する。こ
こに半導体層15としては多結晶シリコンまたは非晶質
シリコンを使用し、エッチストッパ層16としてSiN
xを使用する。
【0027】図11に示すように、セルフアライメント
によりゲート電極12をマスクとして背面露光する。背
面露光の際の光進行方向について説明する。
【0028】図15は相互異なる媒質における光の経路
を示す図で、相互異なる屈折率(n1、n2)を有する
2つの媒質における光経路は、snell法則により、
1Sinθ1 =n2 Sinθ2 …(1)となり、この
式1から2つの媒質の屈折率がn1 >n2 である場合光
の進行角度はθ1 <θ2 となり、これと反対に、媒質の
屈折率がn1 <n2 である場合光の進行角度はθ1 >θ
2 となる。
【0029】したがって、屈折率の大きい物質を第1ゲ
ート絶縁膜13とし、屈折率の小さい物質を第2ゲート
絶縁膜14とすれば、背面露光の際、図9に示すよう
に、ゲート電極12の角部の第1ゲート絶縁膜14部分
aでは、光の回折現象に起因してゲート電極12内方へ
屈折され、第1ゲート絶縁膜13と第2ゲート絶縁膜1
4との界bでは光がゲート電極12内方へ屈折されて、
つまりオーバラップ間隔を増加するように感光膜17が
露光される。図10に示すように、露光された感光膜9
aをマスクとして露出されたエッチストッパ層16を選
択的に除去する。図13に示すように、全面に高濃度の
n型ドーピングされた半導体層18と金属層19を蒸着
し、図14に示すようにエッチストッパ層16上方の高
濃度のn型ドーピングされた半導体層18と金属層19
を選択的に除去してソース/ドレイン電極19a、19
bを形成する。
【0030】一方、図17は本発明の第2実施例による
薄膜トランジスタの製造方法を示す断面図である。本発
明の第1実施例において屈折率の異なる3重ゲート絶縁
膜を形成して背面露光する技術である。すなわち本発明
の第2実施例による薄膜トランジスタの製造方法は、絶
縁性面透明基板11上にTaまたはTi等の不透明な金
属層としてゲート電極12をパターニングし、陽極酸化
法によりパターニングされたゲート電極12表面に屈折
率が2以上であるTaO5 、TiO2 等の第1絶縁膜2
0を形成し、その上に屈折率が1〜2間であるSiO2
などの第2絶縁膜21と、屈折率が1である第3絶縁膜
22を順次蒸着する。
【0031】第3絶縁膜22上に半導体層15とエッチ
ストッパ層16、感光膜17を順次蒸着した後、図11
に示すように、セルヒアライメントによりゲート電極1
2をマスクとして背面露光し現像して感光膜17をパタ
ーニングした後、本発明の第1実施例と同様の方法によ
り製造する。
【0032】この時第1、第2、第3ゲート絶縁膜2
0、21、22の厚さは約1000オングストローム以
上とする。他の方法としては、屈折率が2以上である第
1ゲート絶縁膜20と屈折率が1〜2間である第2ゲー
ト絶縁膜21は1000オングストローム以上で形成
し、第3ゲート絶縁膜としては屈折率が1〜2間である
絶縁膜を1000オングストロームで蒸着して背面露光
すれば同様の効果を得ることができる。ここに、100
0オングストローム以上の屈折率が1〜2間である第2
ゲート絶縁膜としては、SiO2 膜を用い、1000オ
ングストローム以下の屈折率が1〜2間である第3ゲー
ト絶縁膜としては、SiNxを使用すれば、さらに効果
的である。
【0033】一方、図18〜21は本発明の第3実施例
による薄膜トランジスタの製造方法を示す断面図であ
る。セルフアライメントにより背面露光してエッチスト
ッパ層および半導体層を単回のフォトエッチ(photo li
thography and etch)工程によりパターニングする薄膜
トランジスタの製造技術である。
【0034】すなわち本発明の第3実施例による薄膜ト
ランジスタの製造方法は、図9に示すように、絶縁性透
明基板11上に不透明な金属層としてゲート電極12を
形成し、全面に屈折率が小さい第2ゲート絶縁膜14を
順次積層した後、継続して半導体層15、エッチストッ
パ層16および感光膜17を順次積層する。
【0035】同様に、半導体層15は多結晶シリコンま
たは非晶質シリコンを使用し、エッチストッパ層16と
してSiNxを使用する。図11に示すように、セルフ
アライメントによりゲート電極12をマスクとして背面
露光し現像して、充分にオーバラップされるように感光
膜17をパターニングする。
【0036】図19に示すように、パターニングされた
感光膜17をマスクとしてエッチストッパ層16および
半導体層15を選択的にテーパエッチングし、感光膜1
7を除去する。またエッチストッパ層16および半導体
層15を垂直エッチングしてもよい。この時のテーパエ
ッチングは、エッチストッパ層16をBOE溶液により
湿式エッチングした後半導体層15をCF4 +O2 また
はC2 ClF5 :O2ガスで乾式エッチングする。ここ
で半導体層4が非晶質シリコン層である場合にはC2
lF5 :O2 =5:4の比率のガスを用いて20℃以下
のテーパエッチングを行う。
【0037】さらに他の方法として、エッチストッパ層
16および半導体層15を乾式エッチングによりパター
ン形成する。エッチストッパ層16をSiNx層とし、
半導体層を非晶質シリコン層とした場合、C2 Cl
5 :SF6 :O2 =6:4:3の比率のエッチングガ
スを利用すれば2個層を同時にテーパエッチナングする
ことができる。
【0038】図8cに示すように、全面に高濃度のn型
半導体層18と金属層19を順次蒸着し、エッチストッ
パ層16上方の高濃度のn型半導体層18と金属17を
選択的に除去してソース/ドレイン電極19a、19b
をパターニングする。このように薄膜トランジスタを製
造すれば、活性層である半導体層15がゲート電極12
の幅より狭く形成される。
【0039】図22〜25は本発明の第4実施例による
薄膜トランジスタの工程を示す断面図である。図18お
よび図19の同様な工程により、エッチストッパ層16
および半導体層15をテーパエッチングし、露出された
半導体層の側面に高濃度のn型をイオン注入して高濃度
のn不純物のドーピングされた半導体層を形成し、半導
体層と金属間の界面にコンタクト抵抗を低減するために
シリサイドを形成したものである。
【0040】図22に示すように、絶縁性透明基板11
上に不透明な金属としてゲート電極12を形成し、全面
に屈折率の大きい第1ゲート絶縁膜13と屈折率の小さ
い第2ゲート絶縁膜14、半導体層15、エッチストッ
パ層16および感光膜17を順次蒸着する。セルフアラ
イメント方法によりゲート電極12をマスクとして背面
露光し現像して感光膜19をパターニングする。パター
ニングされた感光膜19をマスクとしてエッチストッパ
層16および半導体層15を選択的にエッチングし感光
膜19を除去する。
【0041】図23に示すように、別のマスク工程を必
要としなくてエッチストッパ層16をマスクとして露出
された両方面の半導体層15に高濃度のn型不純物をイ
オン注入して高濃度のn型ドーピングされた半導体層2
3を形成する。ここにイオン注入工程はPH3 またはH
2 ガスを利用して燐イオンを注入する。
【0042】図24に示すように、全面にCrまたはM
oなどの高融点金属19を蒸着し熱処理する。この時熱
処理を施すと、図25に示すように、高融点金属19お
よび半導体層15が反応して界面にシリサイド24を形
成することとなる。すなわちCr金属を使用すればCr
Sixのシリサイドとなり、Mo金属を使用すればMo
Sixのシリサイドとなる。
【0043】エッチストッパ層16の上方の金属19を
選択的に除去してソース/ドレイン電極19a、19b
を形成するので、エッチストッパ層および半導体層のパ
ターンと、高濃度のn型ドーピングされた半導体層など
をフーリセルフアライメントにより形成することにより
工程を単純化させる。
【0044】図26〜31は本発明の第5実施例による
薄膜トランジスタの工程を示す断面図である。エッチス
トッパ層および半導体層を一緒にパターニングせずに、
2次にわたってパターニングして、イオン注入により高
濃度のn型半導体層を形成し、シリサイドを形成する方
法である。すなわち図26に示すように、絶縁性透明基
板11上に不透明な金属としてゲート電極12を形成
し、全面に屈折率の大きい第1絶縁膜13と屈折率の小
さい第2絶縁膜14を順次形成する。半導体層15、エ
ッチストッパ層16および第1感光膜17を順次蒸着す
る。
【0045】図27に示すように、セルフアライメント
によりゲート電極12をマスクとして背面露光し現像し
て、第1感光膜17をパターニングした後、パターニン
グされた感光膜17をマスクとしてエッチストッパ層1
6を選択的にエッチングし第1感光膜17を除去する。
【0046】図28に示すように、さらに全面に第2感
光膜25をパターニングした後、パターニングされた第
2感光膜25をマスクとして半導体層15を選択的にエ
ッチングする。この時、エッチストッパ層16の幅より
半導体層15の幅は大きくなければならないし、半導体
層15の幅はゲート電極12の幅より小さくなければな
らないので、形成第1感光膜17の露光時には第2感光
膜25の露光時より露光エネルギ(パワー時間)をさら
に大きくするか、または線偏光された光を、第1感光膜
17の露光時には基板に45度で入射させ、第2感光膜
25の露光時には90度で入射させる。すると、第1、
第2感光膜のパターン幅は異なってパターニングされ
る。
【0047】したがってパターニングされた第1、第2
感光膜を利用して半導体層15とエッチストッパ層16
を選択的に除去してエッチストッパ層16の幅より半導
体層15の幅が広くて、ゲート電極12の幅より半導体
層15の幅が狭くなるようにパターニングされる。図2
9に示すように、第2感光膜25を除去しエッチストッ
パ層16をマスクとして露出された半導体層15両側に
高濃度のn型不純物をイオン注入して高濃度のn型ドー
ピングされた半導体層23を形成する。
【0048】図30に示すように、CrまたはMoなど
の高融点金属19を蒸着し熱処理する。この時熱処理を
施すと、高融点金属19および半導体層15の接触部分
で金属19と半導体層15とが反応して、界面にシリサ
イド24を形成する。このシリサイド24は金属19と
半導体層15とが反応して形成された物質として、金属
19と半導体層15とエッチング選択比が大きい。
【0049】図31に示すように、エッチストッパ層1
6上部の金属19を選択的に除去してソース/ドレイン
電極19a、19bを形成する。この時、エッチストッ
パ層16の上部の金属のみを選択的に除去するために、
感光膜を利用してエッチストッパ層16上方の金属のみ
露出されるように感光膜マスクを形成した後、感光膜マ
スクを利用して露出された金属を選択的に除去する。こ
こで前記半導体層15と金属との界面にシリサイドが形
成されているので感光膜マスクの形成の際、若干のミス
アライン(misalign)のみがあっても、シリサイド24
がエッチストップの役割を行うので、フォトリソグラフ
ィ工程より大きいマージンを有する。また、シリサイド
24を形成しなくて直ぐにソース/ドレイン電極19
a、19bを形成してもよい。
【0050】
【発明の効果】以上説明したように、本発明の薄膜トラ
ンジスタの製造方法は、次のような効果がある。 1. 屈折率の異なる2重または3重のゲート絶縁膜を
積層し、この屈折率の差を利用してオーバラップ間隔を
露光エネルギによって2m以上まで調節できるので、低
い露光エネルギにおいても十分なオーバラップを得る。
これによりスループットを向上させる。 2. 半導体層をゲート電極の幅より狭く形成したの
で、バックライトによるリーク電流を最小限低減させ、
半導体層と金属層間にシリサイドを形成することにより
コンタクト抵抗を低減するので、素子特性を向上させ
る。 3. 高濃度のn型ドーピングされた半導体層をセルフ
アライメントによりn型不純物をイオン注入して形成す
るので、工程が単純化され、かつスループットも向上さ
れる。 4. このような薄膜トランジスタをLCDスイッチン
グ素子に使用すればLCD画質を向上させる効果があ
る。
【図面の簡単な説明】
【図1】一般のTFT−LCDの等価回路図である。
【図2】図1の単位画素等価回路図である。
【図3】従来のTFT製造工程を示す断面図である。
【図4】従来のTFT製造工程を示す断面図である。
【図5】従来のTFT製造工程を示す断面図である。
【図6】従来のTFT製造工程を示す断面図である。
【図7】従来のTFT製造工程を示す断面図である。
【図8】一般の薄膜トランジスタの問題点を説明するた
めの断面図である。
【図9】本発明の第1実施例による薄膜トランジスタの
工程を示す断面図である。
【図10】本発明の第1実施例による薄膜トランジスタ
の工程を示す断面図である。
【図11】本発明の第1実施例による薄膜トランジスタ
の工程を示す断面図である。
【図12】本発明の第1実施例による薄膜トランジスタ
の工程を示す断面図である。
【図13】本発明の第1実施例による薄膜トランジスタ
の工程を示す断面図である。
【図14】本発明の第1実施例による薄膜トランジスタ
の工程を示す断面図である。
【図15】本発明による光の経路を示す図である。
【図16】一般の絶縁膜の屈折率テーブルである。
【図17】本発明の第2実施例による薄膜トランジスタ
の製造方法を示す断面図である。
【図18】本発明の第3実施例による薄膜トランジスタ
の工程を示す断面図である。
【図19】本発明の第3実施例による薄膜トランジスタ
の工程を示す断面図である。
【図20】本発明の第3実施例による薄膜トランジスタ
の工程を示す断面図である。
【図21】本発明の第3実施例による薄膜トランジスタ
の工程を示す断面図である。
【図22】本発明の第4実施例による薄膜トランジスタ
の工程を示す断面図である。
【図23】本発明の第4実施例による薄膜トランジスタ
の工程を示す断面図である。
【図24】本発明の第4実施例による薄膜トランジスタ
の工程を示す断面図である。
【図25】本発明の第4実施例による薄膜トランジスタ
の工程を示す断面図である。
【図26】本発明の第5実施例による薄膜トランジスタ
の工程を示す断面図である。
【図27】本発明の第5実施例による薄膜トランジスタ
の工程を示す断面図である。
【図28】本発明の第5実施例による薄膜トランジスタ
の工程を示す断面図である。
【図29】本発明の第5実施例による薄膜トランジスタ
の工程を示す断面図である。
【図30】本発明の第5実施例による薄膜トランジスタ
の工程を示す断面図である。
【図31】本発明の第5実施例による薄膜トランジスタ
の工程を示す断面図である。
【符号の説明】
11 透明基板 12 ゲート電極 13、14、20、21、22 ゲート絶縁膜 15 半導体層 16 エッチストッパ層 17、25 感光膜 18、23 高濃度のn型ドーピングされた半導体層 19 金属 19a、19b ソース/ドレイン電極 24 シリサイド

Claims (22)

    【特許請求の範囲】
  1. 【請求項1】絶縁用透明基板上にゲート電極を形成する
    工程と、 全面に屈折率の異なる多数のゲート絶縁膜を、屈折率が
    大きい順で積層し、 ついで半導体層、エッチストッパ層、感光膜を順次蒸着
    する工程と、 前記ゲート電極をマスクとして前記ゲート電極と後工程
    から形成されるソース/ドレイン電極が所定間隔でオー
    バラップされるように背面露光して現像することによ
    り、感光膜をパターニングする工程と、 前記パターニングされた感光膜をマスクとしてエッチス
    トッパ層をエッチングする工程と、 感光膜を除去し全面に高濃度のn型ドーピングされた半
    導体層と金属層を蒸着する工程と、 前記エッチストッパ層の上方の前記高濃度のn型ドーピ
    ングされた半導体層と金属層を選択的に除去してソース
    /ドレイン電極を形成する工程と、 を含むことを特徴とする薄膜トランジスタの製造方法。
  2. 【請求項2】ゲート絶縁膜を2重構造とし、第1ゲート
    絶縁膜は屈折率が2以上である絶縁膜を使用し、第2ゲ
    ート絶縁膜は屈折率が2以下である絶縁膜を使用するこ
    とを特徴とする請求項1記載の薄膜トランジスタの製造
    方法。
  3. 【請求項3】第1ゲート絶縁膜は、Ta2 5 、TiO
    2 のいずれかを選択し、第2ゲート絶縁膜はAl
    2 3 、SiO2 、SiOxNyのいずれかを選択して
    形成することを特徴とする請求項1記載の薄膜トランジ
    スタの製造方法。
  4. 【請求項4】ゲート絶縁膜を3重構造とし、第1ゲート
    絶縁膜は屈折率が2以上である絶縁膜を使用し、第2ゲ
    ート絶縁膜は屈折率が1〜2である絶縁膜を使用し、第
    3ゲート絶縁膜は屈折率が1以下である絶縁膜を使用し
    て形成することを特徴とする請求項1記載の薄膜トラン
    ジスタの製造方法。
  5. 【請求項5】第1ゲート絶縁膜は屈折率が2以上である
    絶縁膜を1000オングストローム以上蒸着し、第2ゲ
    ート絶縁膜は屈折率が1〜2である絶縁膜を1000オ
    ングストローム以上蒸着し、第3ゲート絶縁膜は屈折率
    が1〜2である絶縁膜を1000オングストローム以下
    で蒸着して形成することを特徴とする請求項4記載の薄
    膜トランジスタの製造方法。
  6. 【請求項6】第2ゲート絶縁膜はSiO2 を使用し、第
    3ゲート絶縁膜はSiNxを使用して形成することを特
    徴とする請求項5記載の薄膜トランジスタの製造方法。
  7. 【請求項7】ゲート電極を陽極酸化の可能な金属により
    形成する工程と、前記ゲート電極を陽極酸化してゲート
    電極の全表面に第1ゲート絶縁膜を形成する工程と、 全面に前記ゲート絶縁膜より屈折率の低い第2ゲート絶
    縁膜と該第2ゲート絶縁膜より屈折率の低い第3ゲート
    絶縁膜とを順次形成する工程となって、多数の絶縁膜を
    形成することを特徴とする請求項1記載の薄膜トランジ
    スタの製造方法。
  8. 【請求項8】ゲート電極は、TaまたはTiで形成する
    ことを特徴とする請求項7記載の薄膜トランジスタの製
    造方法。
  9. 【請求項9】ゲート電極とソース/ドレイン電極とのオ
    ーバラップは、1〜2μm程度で形成することを特徴と
    する請求項1記載の薄膜トランジスタの製造方法。
  10. 【請求項10】絶縁用透明基板上にゲート電極を形成す
    る第1工程と、 全面に屈折率の異なる多数のゲート絶縁膜を、屈折率が
    大きい順で積層し、ついで半導体層、エッチストッパ
    層、感光膜を順次蒸着する第2工程と、 前記ゲート電極をマスクとして背面露光し現像して感光
    膜をパターニングする第3工程と、 前記パターニングされた感光膜をマスクとしてエッチス
    トッパ層と半導体層とを選択的にテーパエッチングする
    第4工程と、 前記感光膜を除去し全面に高濃度のn型ドーピングされ
    た半導体層と金属層とを蒸着する第5工程と、 前記エッチングストッパ層の上方の前記高濃度のn型ド
    ーピングされた半導体層と金属層を選択的に除去してソ
    ース/ドレイン電極を形成する第6工程と、 を含むことを特徴とする薄膜トランジスタの製造方法。
  11. 【請求項11】エッチストッパ層および半導体層を選択
    的に垂直エッチングすることを特徴とする請求項10記
    載の薄膜トランジスタの製造方法。
  12. 【請求項12】パターニングされた感光膜をマスクとし
    てエッチストッパ層と半導体層とを選択的にテーパエッ
    チングする第4工程の代わりに、エッチストッパ層をマ
    スクとして露出された半導体層の両側に高濃度のn型不
    純物をイオン注入して高濃度のn型半導体層を形成する
    工程と、 全面に高融点金属を蒸着し熱処理して高融点金属と半導
    体層との界面にシリサイドを形成する工程と、を含むこ
    とを特徴とする請求項10記載の薄膜トランジスタの製
    造方法。
  13. 【請求項13】高濃度のn型不純物のイオン注入工程
    は、PH3 およびH3 ガスを利用して燐イオンを注入す
    ることを特徴とする請求項12記載の薄膜トランジスタ
    の製造方法。
  14. 【請求項14】高融点の金属としてCrまたはMoを使
    用することを特徴とする請求項12記載の薄膜トランジ
    スタの製造方法。
  15. 【請求項15】パターニングされた感光膜をマスクとし
    てエッチストッパ層をBOE溶液で湿式エッチングした
    後、半導体層をCF4 +O2 またはC2 ClF5 :O2
    ガスで乾式エッチングすることを特徴とする請求項10
    記載の薄膜トランジスタの製造方法。
  16. 【請求項16】半導体層を非晶質シリコンで形成する場
    合、C2 ClF5 :O2 =5:4の比率のガスを利用し
    て半導体層をテーパエッチングすることを特徴とする請
    求項15記載の薄膜トランジスタの製造方法。
  17. 【請求項17】エッチストッパ層はSiNxで形成し、
    半導体層は非晶質シリコンで形成して、テーパエッチン
    グの際、C2 ClF5 :SF6 :O2 =6:4:3の比
    率のエッチングガスを利用してエッチストッパと半導体
    層とを同時エッチングすることを特徴とする請求項10
    記載の薄膜トランジスタの製造方法。
  18. 【請求項18】テーパエッチングは、20度以下の傾斜
    を有するようにエッチングすることを特徴とする請求項
    10または請求項12記載の薄膜トランジスタの製造方
    法。
  19. 【請求項19】絶縁用透明基板上にゲート電極を形成す
    る工程と、 全面に屈折率の異なる多数のゲート絶縁膜を、屈折率が
    大きい順で積層し、ついで半導体層、エッチストッパ
    層、感光膜を順次蒸着する工程と、 前記ゲート電極を利用して前記ゲート電極の幅より狭く
    1次背面露光し現像して、第1感光膜をパターニングす
    る工程と、 前記パターニングされた第1感光膜を利用してエッチス
    トッパ層を選択的にエッチングし第1感光膜を除去する
    工程と、 全面に第2感光膜を蒸着した後前記ゲート電極を利用し
    てエッチストッパ層の幅より広くて、かつゲート電極の
    幅より狭くなるように2次背面露光し現像して、第2感
    光膜をパターニングする工程と、 前記パターニングされた第2感光膜をマスクとして半導
    体層を選択的にエッチングし第2感光膜を除去する工程
    と、 前記エッチストッパ層をマスクとして露出された半導体
    層に高濃度のn型イオンを注入し全面に金属を蒸着する
    工程と、 熱処理して金属と前記半導体層との界面にシリサイドを
    形成し選択的に除去してソース/ドレイン電極を形成す
    る工程と、 を含むことを特徴とする薄膜トランジスタの製造方法。
  20. 【請求項20】1次、2次背面露光工程は、1次背面露
    光の際の露光エネルギを2次背面露光の際の露光エネル
    ギより大きくすることによってエッチストッパ層の幅よ
    り半導体層の幅が大きくて、ゲート電極の幅より半導体
    層の幅が狭くなるように形成することを特徴とする請求
    項19記載の薄膜トランジスタの製造方法。
  21. 【請求項21】1次背面露光の時には線偏光された光を
    基板に45度で入射させ、2次背面露光の時には線偏光
    された光を基板に90度で入射させて露光することを特
    徴とする請求項19記載の薄膜トランジスタの製造方
    法。
  22. 【請求項22】シリサイドを形成しなくてソース/ドレ
    イン電極を形成することを特徴とする請求項19記載の
    薄膜トランジスタの製造方法。
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