JP2938121B2 - 薄膜半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、透明絶縁基板上に薄膜半導体装置を製造す
る方法に係わり、特に裏面露光方を利用した薄膜半導体
装置の製造方法に関する。

（従来の技術） 従来、薄膜半導体装置の一つとして、第４図に示すよ
うな逆スタッガー型薄膜トランジスタ（TFT）が知られ
ている。このようなTFTを製造する場合、透明絶縁基板
１上に金属薄膜を堆積させフォトマスクを利用したフォ
トリソグラフィによってゲート電極２を形成する。その
後、絶縁膜3,4,半導体活性層５及びチャネル保護層６を
プラズマCVD法により堆積する。続いて、フォトマスク
を用いてチャネル保護層６をパターニングし、さらにコ
ンタクト層７を堆積させた後に、フォトマスクを用いて
TFTの活性層を島状に形成する。次いで、TFTのゲート電
極２のコンタクトを取るために、フォトマスクを用いて
絶縁膜に穴を開けるパターニングを行う。穴あけを終了
した後に、ソース・ドレイン電極用の金属を堆積させ、
フォトマスクを用いたパターニングによりソース・ドレ
イン電極８を形成する。

このようなTFTを製造するためには、上述したように
少なとも５枚のフォトマスクが必要である。第４図の例
ではゲートパターンを除いて、フォトマスクによるパタ
ーニングには他のパターンとの位置関係が重要なため
に、他のパターンとの位置合わせが必須となる。パター
ン同士の合わせ半導体装置の形状を直接決定する。その
ために、合わせがずれることにより設計通りの特性が得
られなくなる。特に、このようなTFTを大面積で用いつ
液晶表示装置においては、TFT形状及び特性の不均一性
が画質の不均一性につながる。これは、生産性及び歩留
りを下げる要因となる。

第４図のようなTFT形状では、特にチャネル保護層の
形成が最も重要である。なぜならば、チャネル保護層６
は保護層の役割を果たしているだけではなく、TFTのチ
ャネル長とチャネル幅を決定するパターンであるからで
ある。このパターンをフォトマスクによって形成する場
合、ゲート電極２との位置関係を正確に合わせることが
TFT特性を一定にするために重要になる。この場合のパ
ターニングの合わせには、上下左右の直角成分と共に回
転成分についても合わせる必要があることから、合わせ
精度は最も厳しい。

一方、チャネル保護層の形状や合させだけではなく、
ソース・ドレインとゲート電極との重なりがTFTの信頼
性確保に必要である。ソース・ドレインとゲート電極２
との重なりとは、第４図に示すΔＬである。ΔＬ領域は
コンタクト層７と活性層５とのコンタクトの安定性に不
可欠である。ゲート電極２に電圧がかかると、活性層５
内でキャリアの蓄積層が形成されTFTはON状態になる。
この蓄積層はゲート電極２の電場の及ぶ範囲に形成され
るので、活性層５とコンタクト層７との実質的な接合は
ΔＬ領域の大きさに依存している。従って、パターニン
グ際、ΔＬ領域の合わせのずれはTFT特性を大きく左右
する。即ち、ΔＬ領域の合わせずれがあると、TFTのON
電流はキャリア移動度等にばらつきが生じたり、ON電流
やキャリア移動度が十分に得られないオフセットTFTが
製造されることになる。これは、液晶表示装置にTFTを
適用した場合、表示にむらや減点，輝点として表示され
る。

従来の技術では、このような合わせに露光装置のフォ
トマスクを手動によって合わせか、又はステッパ露光装
置に見られるような機械的な自動合わせが使用されてい
た。前者のように手動で合わせる場合、露光装置操作者
の個人差がパターニング精度を左右してしまう。一方、
後者については合わせ精度が機械的な動作に依存するた
め、露光装置の機械精度がパターニング合わせの限界と
なる。このため、TFTを用いた液晶表示装置を作成する
場合、パターニング合わせを全面積に渡り正確に行うこ
とは極めて難しく、特に大型液晶表示装置を考えた場
合、従来の技術ではこれを再現性良く製造することは困
難であった。

（発明が解決しようとする課題） このように従来、薄膜半導体装置の製造方法におい
て、多数のフォトマスクが必要であり、さらにそれぞれ
のフォトマスクによるパターンとの位置関係を正確に且
つ再現性良く保つのは困難であった。特に、TFTにおい
ては、チャネル保護層の合わせずれがTFT特性を変化さ
せる大きな要因となっていた。

本発明は、上記事情を考慮してなされたもので、その
目的とするところは、使用するフォトマスクの数を減ら
すことができ、且つTFT等の半導体活性層をソース・ド
レイン電極と精度良く位置合わせして形成することので
きる薄膜半導体装置の製造方法を提供することにある。

［発明の効果］ （課題を解決するための手段） 本発明の骨子は、裏面露光法により、ソース・ドレイ
ン電極をマスクとして半導体活性層のパターニングを行
うことにある。

即ち本発明は、透明絶縁基板上に薄膜半導体装置を製
造する方法において、前記基板上の一部に不透明金属膜
からなるソース・ドレイン電極を形成する工程と、前記
基板及びソース・ドレイン電極の上に半導体活性層を堆
積する工程と、次いで前記ソース・ドレイン電極をマス
クとしたフォトリソグラフィにより前記半導体活性層を
パターニングし、且つ該半導体活性層のチャネル方向の
長さを前記ソース・ドレイン電極間距離よりも長く形成
する工程とを含むことを特徴とする。

（作用） 本発明によれば、透明絶縁基板上のソース・ドレイン
電極を利用し、基板裏面側からの露光により半導体活性
層をパターニングすることにより、これらに関してはフ
ォトマスクによるパターニングに伴う合わせ精度が不必
要になり、パターニングを正確且つ再現性良く行うこと
ができる。つまり、薄膜半導体装置の主要部をソース・
ドレイン電極と自己整合的に製造することができる。ま
た、チャネル保護層を活性層のチャネル長に対し短く形
成することで、信頼性の高いTFT特性を得ることが可能
となる。

（実施例） 以下、本発明の詳細を図示の実施例によって説明す
る。

第１図は本発明の一参考例に係わるTFTの製造工程を
示す断面図である。まず、第１図（ａ）に示す如く、ガ
ラス等の透明絶縁基板11上に不透明金属薄膜として、例
えばMo−Taをスパッタ法によって堆積させ、周知のフォ
トリソグラフィによりパターニングして、ゲート電極12
を形成する。続いて、基板11及びゲート電極12上に、絶
縁膜として例えばシリコン酸化膜13,シリコン窒化膜14
の積層構造膜を、例えばプラズマCVD法によって堆積す
る。そして、同じ方法によって活性層15として例えばア
モルファスシリコン膜を堆積し、さらに連続してチャネ
ル保護層16としてシリコン窒化膜を堆積する。この後
に、チャネル保護層16として堆積させたシリコン窒化膜
上にレジスト21を塗布し、基板11の裏面側から露光す
る。この露光の際、露光量を本来パターニングに必要な
量よりも十分多くする。

上記の露光により、ゲート電極12がマスクとなり、レ
ジスト21は選択的に露光される。そして、露光量が多く
オーバー露光であることから、第１図（ｂ）に示す如
く、現像後のレジストパターンはマスクとして用いたゲ
ート電極12よりも幅が狭くなる。そして、このレジスト
21を用いてシリコン窒化膜を選択エッチングすることに
より、チャネル保護層16の形成する。

次いで、レジスト21を剥離した後、第１図（ｃ）に示
す如く、再度フォトレジスト22を塗布し、再び基板11の
裏面側からの露光を行う。なお、このときの露光量は、
チャネル保護層16を形成する際の露光量よりも少なくす
る。

露光終了後にれ22を現像すると、第１図（ｄ）に示す
如きレジストパターンが形成される。このレジストパタ
ーンはチャネル保護層16よりも広いパターンである。続
いて、レジスト22をマスクとして、半導体活性層15及び
絶縁膜14を選択エッチングする。これにより、チャネル
保護層16よりも幅の広い活性層15を形成することができ
る。つまり、ゲート電極12と自己整合的に活性層15及び
チャネル保護層16を形成することができ、且つチャネル
保護層16のチャネル方向の長さを活性層15よりも短くす
ることができる。

上記のようにしてチャネル保護層16及び活性層15を形
成した後、第１図（ｅ）に示す如く、コンタクト層17と
してリンをドープしたアモルファスシリコン（n⁺a−S
i）膜を堆積する。次いで、ゲートパターン上の寄生TFT
をなくすためアモルファスシリコンを島状にフォトマス
クを用いてパターニングする。この際、チャネル保護層
16の不要部分も同時にエッチングする。このようなエッ
チングは、例えばフロン系ガスを用いたケミカルドライ
エッチング（CDE）装置で実現できる。なお、このプロ
セスで用いるフォトマスクの他のパターンとの合わせ精
度は厳密でなくてよい。なぜならば、TFT特性を決定す
る活性層領域及び活性層とのコンタクト領域は既に形成
されているためである。

これ以降は、従来方法と同様に、第１図（ｆ）に示す
如く、クロムとアルミニウムとの積層膜等からなるソー
ス・ドレイン電極18の形成、ゲート電極12とのコンタク
ト穴の形成等を行うことにより、薄膜トランジスタが完
成することになる。

このように本参考例方法では、露光量の異なる裏面露
光を２回繰り返すことにより、最も合わせ精度の厳しか
ったパターニング、即ちチャネル保護層16及び活性層15
のパータニングをゲート電極12と自己整合的に製造する
ことが可能となる。従って、製造工程が簡単になり、且
つ正確に再現性良く製造できるので、製品の生産性向上
につながる。また、チャネル保護層16が活性層15より幅
がせまいため、活性層15とコンタクト層17との接合が安
定し、信頼性の高いTFTを製造することができる。

第２図は本発明の第２の参考例方法を説明するための
もので、第１の参考例によるTFTをアクティブマトリッ
クス型液晶表示装置に適用した例である。

先の参考例に示したTFTの製造の際にアモルファスシ
リコンを島状にパターニング後に、透明電極、例えばIT
O（Indium Tin Oxede）を堆積させる。ITOを表示電極の
形状にし、ソース・ドレイン電極を形成する。このよう
なTFTアレイ基板に対向するように透明電極を付けた基
板で液晶材料を挟み、液晶表示装置を製造できる。

大型液晶表示装置を製造する場合、フォトマスクの用
いたパターニングをする際、パターンの合わせずれは表
示画面に現われ不良品となる。本発明を用いることでフ
ォトマスクの削減を可能とし、さらに従来の技術では合
わせが厳しかったパターンを容易に作成することができ
るようになった。また、本発明によりステッパ等の複雑
な機械精度に依存することなく、再現性良く製品を製造
することができるため、生産性の向上をはかることがで
きる。

第３図は本発明の第１の実施例方法を説明するための
もので、スタッガー型TFTを示す素子断面図である。こ
の場合、透明絶縁基板31上にソース・ドレイン電極32を
形成し、ソース・ドレイン電極32をマスクとして裏面露
光により半導体活性層33をパターニングする。このと
き、活性層33上に塗布するレジストとしてはネガ型を用
いればよい。そして、この後に絶縁膜34を介してゲート
電極35を形成すことによりTFTが完成することになる。

このような実施例方法においては、活性層33をソース
・ドレイン電極32と自己整合的に形成することができ、
さらにソース・ドレイン電極32と活性層33との重なり領
域ΔＬを自己整合的に形成することができる。

なお、本発明は上述した各実施例に限定されるもので
はなく、その要旨を逸脱しない範囲で、種々形成して実
施することができる。

［発明の効果］ 以上詳述したように本発明によれば、薄膜半導体装置
の製造に際して裏面露光法により、ソース・ドレイン電
極をマスクとして半導体活性層のパターニングを行うこ
とにより、使用するフォトマスクの数を減らすことがで
き、且つ半導体活性層を合わせ精度良く形成することが
でき、薄膜半導体装置の信頼性及び特性の向上をはかる
こと可能となる。

【図面の簡単な説明】

第１図は本発明の第１の参考例に係わる薄膜半導体素子
の製造工程を示す断面図、第２図は本発明の第２の参考
例方法を説明するための素子構造断面図、第３図は本発
明の第１の実施例方法を説明するための素子構造断面
図、第４図は従来の薄膜半導体素子の構造を示す素子構
造断面図である。 11……透明絶縁基板、 12……ゲート電極、 13……シリコン酸化膜（絶縁膜）、 14……シリコン窒化膜（絶縁膜）、 15……ａ−Si膜（半導体活性層）、 16……シリコン窒化膜（チャネル保護層）、 17……コンタクト層、 18……ソース・ドレイン電極、 21,22……フォトレジスト、

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】透明絶縁基板上に薄膜半導体装置を製造す
   る方法において、前記基板上の一部に不透明金属膜から
   なるソース・ドレイン電極を形成する工程と、前記基板
   及びソース・ドレイン電極の上に半導体活性層を堆積す
   る工程と、次いで前記ソース・ドレイン電極をマスクと
   したフォトリソグラフィにより前記半導体活性層をパタ
   ーニングし、且つ該半導体活性層のチャネル方向の長さ
   を前記ソース・ドレイン電極間距離よりも長く形成する
   工程とを含むことを特徴とする薄膜半導体装置の製造方
   法。