JP2638942B2

JP2638942B2 - 薄膜能動素子の製造方法及び液晶素子

Info

Publication number: JP2638942B2
Application number: JP16262988A
Authority: JP
Inventors: 邦雄増茂; 正記結城
Original assignee: Asahi Glass Co Ltd
Current assignee: AGC Inc
Priority date: 1988-07-01
Filing date: 1988-07-01
Publication date: 1997-08-06
Anticipated expiration: 2012-08-06
Also published as: JPH0214533A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は薄膜能動素子の製造方法及び液晶素子に関す
るものである。

［従来の技術］近年平面デイスプレイ等の画像表示素子への応用を目
的とした薄膜能動素子の開発が活発に行われている。多
結晶半導体を用いた薄膜能動素子は非晶質半導体層を用
いた能動素子と比べ高性能・高信頼性等の長所がある
が、製膜に高温を要し、ガラス基板が使用できず、石英
基板等を使用していたため大面積化できないという短所
がある。そこで、高温プロセスを経ずに多結晶半導体薄
膜を得ることができるレーザー光照射による非晶質半導
体薄膜の結晶化技術の研究・応用が盛んに行われてい
る。

第３図は従来のコプレナー型TFTの断面図である。

第３図を参照しながら従来のレーザー多結晶半導体薄
膜能動素子の製造方法をコプレナー型薄膜トランジスタ
を例にとって説明する。基板21上にパッシベーション膜
22、非晶質半導体層を積雲し、レーザー光照射結晶化を
行いパターニングし多結晶半導体層24を形成、その上に
低抵抗半導体層25、ソース電極、ドレイン電極26を形成
する。ここで多結晶半導体層24のチャンネル部30をエッ
チングし膜厚を減少させる。薄膜トランジスタ（TFT）
の半導体層を薄化することによってトランジスタ特性が
向上することは一般に知られており、低抵抗半導体層25
製膜時にプラズマによりダメージを受けた半導体層上層
を除去する意味からも、ここでチャンネル部30をエッチ
ング薄化することは重要な工程である。さらにゲート絶
縁膜27を堆積し、その上にゲート電極28を形成、ゲート
絶縁膜にコンタクトホール23をあけ、画素電極29を形成
する。

［発明の解決しようとする課題］前述のようにチャンネル部30をエッチング薄化する工
程は重要な工程であるが、一方きわめてむずかしく不安
定な工程でもある。従来このエッチングは時間管理で行
っていたが、この方法ではガス圧力の微妙な変化等のエ
ッチング条件によってエッチング速度が変化するため、
同一時間でのエッチング量は必ずしも一定でなく、エッ
チング量にしばしば過不足を生じ、表示画面に影響を及
ぼすという欠点があった。

［課題を解決するための手段］（１）構成の表示本発明は前述の課題を解決すべくなされたものであ
り、非晶質半導体層にレーザー光を照射して多結晶半導
体層を形成しパターン化したのち、該多結晶半導体層の
膜厚をエッチングにより減ずる工程を含む薄膜能動素子
の製造方法において、多結晶半導体薄膜パターン化時に
非晶質層にもパターンを形成し、該パターンとして残さ
れた非晶質層を多結晶半導体薄膜エッチング時の目安と
して用いることを特徴とする薄膜能動素子の製造方法を
提供するものである。

（２）構成の詳細説明以下本発明を図面に従って詳細に説明する。第１図は
本発明にかかるコスプレナー型TFTの製造の手順を示す
断面図である。第１図において、１は基板、２はパッシ
ベーション膜、３は非晶質半導体層、４は多結晶半導体
層、５は低抵抗半導体層、６はソース電極，ドレイン電
極、７はゲート絶縁膜、８はゲート電極、９は画素電
極、10はコンタクトホールである。多結晶半導体層４の
両側のソース電極ドレイン電極６とほぼ重なる部分がソ
ース、ドレインとなる。

本発明に係る薄膜能動素子は、第１図の（ａ）〜
（ｄ）の手順で製造される。第２図は本発明にかかる薄
膜能動素子が形成されている平面ディスプレイの画面の
平面図である。第２図において15は薄膜能動素子形成領
域である。製造手順において、第２図の（ａ）は第１図
の（ｂ）に、第２図の（ｂ）は第１図の（ｃ）に対応す
る。以下、第１図，第２図に従って説明する。

まず、ガラス、セラミック、プラスチック等の基板１
上にSiO,SiON等のパッシベーション膜２、Si,Ge等の非
晶質半導体層３を積層し必要部分にレーザー照射を行い
多結晶化する（第１図（ａ））。多結晶半導体層４をフ
ォトリソグラフィーによりパターン化する際同時に基板
の周辺部等レーザー照射を受けていない任意の位置に非
晶質半導体層３の一部分にもパターンを形成する。多結
晶半導体層４と該パターンとして残された非晶質半導体
層３の上に低抵抗半導体層５、電極材料を積層し、更に
ソース電極，ドレイン電極６を形成し、これをマスクに
低抵抗半導体層の不要部分をエッチングする。第１図の
（ｂ）では、これらの低抵抗半導体層等をエッチングし
た後、非晶質半導体層３のみが残っている。さらにひき
続いてエッチングを行い多結晶半導体層の薄膜を減ずる
（第１図（ｃ））。このとき、非晶質半導体層３のパタ
ーンをエッチングの目安として用いることができる。通
常非晶質半導体は多結晶半導体よりエッチング速度が大
きいので、非晶質部分のパターンのエッチング終点でエ
ッチングを終了させれば、エッチング速度の差に相当す
る分の多結晶半導体層４を残すことができる。また、目
安とする非晶質半導体層３のパターンを小パターンの集
合とすることにより、非晶質部分のエッチング終点を早
め、多結晶半導体層４の残り薄膜を大きくすることがで
きる。

さらにゲート絶縁膜７を堆積しゲート電極８を形成す
る。その後、ゲート絶縁膜７にコンタクトホール10をあ
け、画素電極９を形成する。もっとも、この画素電極９
はドレイン電極形成前に形成するようにすることもでき
る。

この外、遮光層、カラーフィルター、キャパシタ等公
知の構造を形成してもよい。以上、コプレナー型TFTに
ついて説明したが、本発明は逆スタガー型TFT等の半導
体層パターン形成後に半導体層の薄膜を減ずるような製
造工程を含む薄膜能動素子ならどんなものにも同様に適
用できる。

本発明では、エッチング材は半導体の材質によって適
宜選択すればよく、その半導体の上記の多結晶半導体層
４のような多結晶半導体薄膜と上記の非晶質半導体層３
のような非晶質半導体薄膜との間でそのエッチング速度
に差があるもの、特にその差が大きいものを選択して使
用すればよい。

本発明では半導体としてシリコンを使用することが好
ましく、エッチング材としては、CF₄、SF₆等のフッ素ラ
ジカルを生ずる気体を用いてドライエッチングをするこ
とが好ましい。

また、本発明でいう非晶質半導体層とは完全な非晶質
構造を有するものだけでなく粒径が50nm未満の微細な結
晶粒子が含まれるいわゆる微結晶半導体薄膜をも含むも
のである。本発明の非晶質半導体層としては非晶質シリ
コン膜が最適なものであるが非晶質ゲルマニウム等の他
の非晶質半導体薄膜にも適用できる。また、本発明に係
る薄膜能動素子を有する基板と対向電極を有する基板と
の間に液晶を封入して液晶素子をつくることができる。

［実施例］以下、第１図、第２図を参照しながら本発明のコプレ
ナー型TFTの実施例を示す。

ガラス基板上にプラズマCVD法により酸化シリコン200
nmによるパッシベーション膜、その上に非晶質シリコン
300nmによる非晶質半導体層を積層した。次いでアルゴ
ンイオンレーザービームを基板に照射し、非晶質シリコ
ンの結晶化を行った。

結晶化は基板の移動とレーザービームの走査を連携し
て行い、位置定めの余裕をみるため多結晶半導体層のパ
ターンとして必要な部分より大きめに結晶化した。多結
晶半導体層のパターニングをフォトリソグラフィによっ
て行った。この際基板周辺部の非晶質部分にも目視で十
分エッチング終点が確認できる程度の大きさのパターン
を形成した。続いて低抵抗半導体層としてリンドープア
モルファスシリコン（n⁺a−Si）を100nmプラズマCVD法
により堆積し、その上にAlを500nm蒸着した。このAlを
パターニングしてソース電極，ドレイン電極を形成した
後、このAlをマスクに使用してn⁺a−Siのエッチングを
行った。n⁺a−Siのエッチング終点の後もエッチングを
続け多結晶シリコンの薄膜を減少させた。この際非晶質
シリコンのパターンのエッチング終点をもってエッチン
グ終了とした。

さらに、ゲート絶縁膜としてSiON膜をプラズマCVD法
によって250nm堆積し、その上にAlを600nm蒸着し、パタ
ーニングし、ゲート電極を形成した。次いで、ゲート絶
縁膜にコンタクトホールをあけ、ITO（In₂O₃−SnO₂）10
0nmによる画素電極をリフトオフ法で形成した。この結
果、多結晶半導体層のエッチング薄化工程における不良
品の発生率を従来の約30％から５％以下に減少させるこ
とができた。

［発明の効果］本発明は、多結晶半導体層の薄膜薄化工程のエッチン
グ終点を決定する目安を与え、この工程を安定化するこ
とにより、エッチング量のばらつきによる不良品の発生
率を低減するものである。本発明においては基板内に目
安が作り込まれるため、特別モニター用基板を用いるこ
となくその場観察によりエッチング時間を管理すること
ができ、エッチング条件の微妙な変化、半導体層の膜厚
のロット間ばらつきにも対応できる。更に目安の非晶質
部分のパターンを微細パターンの集合体とすることによ
り見かけ上エッチング終点が早まるため、多結晶半導体
層の残り膜厚の微調整が可能であるという効果も認めら
れる。

【図面の簡単な説明】

第１図は本発明に係るコプレナー型TFTの製造の手順を
示す断面図である。第２図は本発明に係るTFTが形成さ
れている平面ディスプレイの平面図である。第３図は従
来のコプレナー型TFTの断面図である。

Claims

(57)【特許請求の範囲】

【請求項１】非晶質半導体層にレーザー光を照射して多
結晶半導体層を形成しパターン化したのち、該多結晶半
導体層の膜厚をエッチングにより減ずる工程を含む薄膜
能動素子の製造方法において、多結晶半導体薄膜パター
ン化時に非晶質層にもパターンを形成し、該パターンと
して残された非晶質層を多結晶半導体薄膜エッチング時
の目安として用いることを特徴とする薄膜能動素子の製
造方法。
【請求項２】該パターンとして残された非晶質層を小パ
ターンの集合とすることを特徴とする請求項１記載の薄
膜能動素子の製造方法。
【請求項３】薄膜能動素子のチャンネル部とする該多結
晶半導体層をソース及びドレインとする部分よりも薄く
形成することを特徴とする請求項１または２記載の薄膜
能動素子の製造方法。
【請求項４】請求項１、２または３記載の薄膜能動素子
の製造方法によって製造された薄膜能動素子を有する液
晶素子。