KR100304824B1 - 다결정실리콘박막트랜지스터액정표시기 - Google Patents

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Abstract

본 발명은 다결정 실리콘 박막 트랜지스터 액정 표시기의 제조방법에 관한 것으로, 좀 더 상세하게는 다결정 실리콘 박막 트랜지스터 액정 표시기의 제조방법에서, 게이트 절연막(4)상에 n+비정질 실리콘막(5)을 약 2000~2500Å두께로 형성시키고 그 위에 SiO2스크린막(6)을 게이트 절연막(4)과 동일두께로 형성시켜 게이트를 제작한 다음 게이트 마스크로 상기 두개의 막(5)(6)을 동시에 에칭시키는 것으로 구성됨으로써 콘택트 호울 접촉시 소오스, 드레인과 게이트의 절연막 두께가 같으므로 게이트의 손상이나 오버 에칭등을 방지하여 수율을 높일 수 있고 게이트의 두께를 감소시켜 레이저 활성화를 가능하게 함으로써 대화면에 적용가능케 한 다결정 실리콘 박막 트랜지스터 액정 표시기의 제조방법에 관한 것이다.

Description

다결정 실리콘 박막 트랜지스터 액정 표시기의 제조방법
본 발명은 다결정 실리콘 박막 트랜지스터 액정 표시기(이하 p-Si TFT-LCD)의 제조방법에 관한 것으로, 좀 더 상세하게는 SiO2막을 이온주입 스크린층으로 사용하고 이를 레이저로 활성화시켜 대화면에 적용 가능하게 해주는 다결정 실리콘 박막 트랜지스터 액정 표시기의 제조 방법에 관한 것이다.
현재 평판 표시소자의 주류인 액정 표시소자는 거의 대부분 비정질 실리콘을 사용하고 있어 그 구동속도 및 기타 응용분야에서 여러가지 한계를 나타내고 있다. 특히, 화소의 구동소자인 TFT의 동작속도가 떨어져 TV등의 대용량의 정보표시에 한계를 나타내고 있으며 구동회로의 내장이 불가능하여 저가격화 및 경박단소화에서도 또한 한계가 있다.
이를 보완하기 위해 도입된 것이 다결정 실리콘을 사용한 액정 표시소자이다. 다결정 실리콘 TFT는 비정질 실리콘 TFT에 비해 이동도면에서 약 100배정도 높으므로 대용량 정보표시가 가능하며 구동회로의 집적화가 가능하여 제품의 가격을 낮출 수 있는 반면, 고온 공정을 이용하여 다결정 실리콘을 제작할 경우 고가의 석영기판을 사용해야 하므로 대화면에는 적합하지 못한 문제점이 있다.
이러한 문제점을 극복하기 위한 일환으로 유리기판을 사용하여 600℃ 이하의 저온에서 다결정 실리콘을 제작하는 방법이 있는데, 이때에도 기판의 수축문제가 발생한다.
기존의 공유-평면 TFT(Co-Planar TFT)는 대개 제1도와 같은 구조를 가진다(Hiroyuki Ohshima and Shinji Morozumi, "Future Trends For TFTIntergrated circuits on Glass Substrates", IEEE, 1989).
그러나, 이러한 구조의 경우 이온주입시에 채널(channel)에 이온이 들어가지 않게 하기 위해서 게이트의 두께를 두껍게 해야하고, 이에 따라 게이트의 두께가 증가하면 필 오프(peel off)의 기능성이 높아지고 레이저에 의한 활성화가 불가능하여 열처리를 해야 하기 때문에 유리기판의 수축이 일어나서 대화면에의 적용이 어렵게 된다. 또한, 층간절연막 제작 후 콘택트 호울(contact hole)을 제작할 때 소오스, 드레인쪽과 게이트쪽의 절연막의 두께 차이로 인하여 에칭시 게이트의 손상이나 오버에칭(over etching)등의 결함을 야기시키는 문제점이 있었다.
따라서, 본 발명의 목적은 상기 문제점을 해결할 뿐만 아니라 대화면에 적용가능하고 수율을 높일 수 있는 다결정 실리콘 박막 트랜지스터 액정 표시기의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 방법은 다결정 실리콘 박막 트랜지스터 액정 표시기의 제조방법에서, 게이트 절연막상에 n+비정질 실리콘막을 약 2000~2500Å 두께로 형성시키고 그위에 SiO2스크린층을 게이트 절연막과 동일두께로 형성시켜 게이트를 제작한 다음 게이트 마스크로 상기 두개의 막을 동시에 에칭시켜서 제조하는 것으로 구성된다.
이하 본 발명의 구성을 첨부된 도면을 참조하여 좀 더 상세히 설명하면 다음과 같다.
먼저 첨부도면을 살펴보면, 제1도 및 2도는 종래 및 본 발명의 다결정 실리콘 박막 트랜지스터 액정 표시기의 단면도이고, 제3도는 본 발명의 다결정 실리콘 박막 트랜지스터 액정 표시기의 제조공정도를 나타낸 것이다.
제1도에 도시된 바와 같이 종래 TFT의 게이트 두께를 저하시키는 것은 이온주입 공정 때문에 한계를 가진다. 즉 소오스, 드레인과 게이트에 동시에 이온을 주입하므로 채널(channel)에 이온이 들어가지 않도록 하기 위해서는 게이트의 두께를 증가시킬 수 밖에 없다.
본 발명은 이러한 문제점을 해결하기 위해서 SiO2막을 스크린층으로 이용하여 게이트의 두께를 감소시키는데 그 특징이 있으며, 이하 제3도를 참조하여 구체적으로 설명한다.
먼저 유리 기판(1)위에 스퍼터링(sputtering)법을 사용하여 약 4,000~5,000Å두께의 버퍼층(buffer oxide, 2)을 제작한다. 그 위에 LPCVD법을 사용하여 a-Si를 제작한 다음 레이저 또는 열처리에 의해 이를 결정화시킨 후 에칭시켜 약 500~1000Å두께의 액티브막(3)을 형성시키고, 그 위에 스퍼터링법을 사용하여 약 1,000Å두께의 게이트 절연막(4)을 제작한다.
그 다음 게이트 절연막(4)상에 CVD법을 이용하여 n+비정질 실리콘막(a-Si, 5)을 약 2000~2500Å두께 정도로 제작한 후 SiO2로 스크린층(6)을 게이트 절연막(4)과 같은 두께, 즉 1000Å두께로 제작한다. 그리고 게이트 마스크(mask)로 상기 두 개의 막(5)(6)을 동시에 에칭시킨다. 이때 사용되는 에칭방법으로는 반응성 이온 에칭법(Reactive Ion Etching, RIE법)이 있는데, 이 방법을 사용함으로써 SiO2(스크린층)의 n+a-Si막(게이트)을 동시에 에칭할 수 있다. 즉, 반응 가스인 CF4+ H2를 이용하여 SiO2를 에칭하고 계속해서 CF4+ O2를 사용하여 n+a-Si를 에칭하여 최종적인 구조를 얻는다.
그후 이온을 주입시킨 다음 레이저를 사용하여 게이트, 소오스 및 드레인을 활성화 시키고 SiO2로 약 7,000Å두께의 층간 절연막(11)을 제작한다. 그후 콘택트 호울을 제조한다. 이때, 게이트쪽과 소오스, 드레인쪽의 SiO2두께가 동일하므로 게이트에 손상을 입히지 않는다. 그후, 최종적으로 Al 전극(8, 9, 10)을 제작한다.
상기 방법으로 제조된 본 발명의 다결정 실리콘 박막 트랜지스터 액정 표시기는 다결정 실리콘 박막 트랜지스터 액정 표시기에서, 게이트로 n+비정질 실리콘막(5)이 약 2000~2500Å두께로 형성되고 그위에 SiO2스크린층(6)이 게이트 절연막(4)과 동일두께인 1000Å으로 형성되어진 구조를 이루게 된다.
이하 하기 실시예를 통하여 본 발명을 좀 더 상세히 설명하지만, 이것이 본 발명의 범주를 한정하는 것은 아니다.
실시예 1
먼저 유리 기판위에 스퍼터링(sputtering)법을 사용하여 약 5,000Å두께의 버퍼층을 제작하였다. 그 위에 LPCVD법을 사용하여 a-Si를 제작한 다음 레이저 또는 열처리에 의해 이를 결정화시킨 후 에칭시켜 약 1,000Å두께의 액티브막을 형성시키고, 그 위에 스퍼터링법을 사용하여 약 1,000Å두께의 게이트 절연막을 제작하였다.
그 다음 상기 게이트 절연막상에 CVD법을 이용하여 n+비정질 실리콘막을 약 2000Å두께 정도로 제작한 후 SiO2로 스크린층을 약 1000Å두께로 제작하였고, 반응성 이온 에칭법을 사용하여 SiO2(스크린층)와 n+a-Si막(게이트)을 동시에 에칭하였다. 즉, 반응 가스인 CF4+ H2를 이용하여 SiO2를 에칭하고 계속해서 CF4+ O2를 사용하여 n+a-Si를 에칭하였다.
그후 이온을 주입시킨 다음 레이저를 사용하여 게이트, 소오스 및 드레인을 활성화 시키고 SiO2로 약 7,000Å두께의 층간 절연막을 제작한 다음 콘택트 호울을 제조하고, 최종적으로 Al 전극을 제작하였다.
이상의 방법으로 제조된 본 발명의 다결정 실리콘 박막 트랜지스터 액정 표시기는 게이트의 두께가 얇아져서 SiO2막이 이온주입에 대한 스크린 역할을 하기 때문에 채널에 이온이 들어가지 않게 되는 것이다.
또한, Rp에 대한 여유도도 높아져서 이온주입공정이 안정화되고 수율이 높아진다. 한편, 게이트의 두께가 얇아짐으로써 레이저에 의한 활성화가 가능해져서 열처리에 의한 활성화를 배제할 수 있고 그에 따른 유리기판의 수축도 없어지므로 대화면에의 적용이 가능해진다. 그리고 게이트의 두께가 감소함에 따라 응력(stress)도 감소하여 필 오프(peel off)의 가능성도 감소한다. 층간 절연막의 제작 후, 콘택트 호울의 에칭시 소오스, 드레인과 게이트위의 절연막의 두께가 같으므로 게이트쪽의 손상이나 오버 에칭의 문제점을 해결할 수 있다.
그러므로, 본 발명은 게이트의 두께를 감소시킬 수 있고 이온 주입시 Rp조절의 여유도가 높아져서 수율을 높일 수 있으며, 게이트의 응력을 감소시켜 필 오프를 방지할 수 있다.
또한, 레이저에 의한 활성화가 가능하므로 대화면에 적용할 수 있으며, 특히 콘택트 호울 접촉시에는 소오스, 드레인과 게이트의 절연막 두께가 같으므로 게이트의 손상이나 오버 에칭등을 방지함으로써 수율을 높일 수 있는 잇점이 있다.
제1도는 종래의 다결정 실리콘 박막 트랜지스터 액정 표시기의 단면도이고,
제2도는 본 발명의 다결정 실리콘 박막 트랜지스터 액정 표시기의 단면도이며,
제3도는 본 발명의 다결정 실리콘 박막 트랜지스터 액정 표시기의 제조공정을 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 유리 기판 2 : 버퍼층(buffer oxide)
3 : 액티브막(active layer) 4 : 게이트 절연막
5 : 게이트막(n+a-Si) 6 : 스크린층
7 : 포토레지스트(PR) 8 : 소오스 전극(Al)
9 : 드레인 전극(Al) 10 : 게이트 전극(Al)
11 : 층간 절연막

Claims (2)

  1. 다결정 실리콘 박막 트랜지스터의 액정표시기에 있어서,
    유리기판 상에 다결정 실리콘층으로 구성된 액티브층;
    상기 액티브층 상에 형성되는 게이트 절연막;
    상기 게이트 절연막 상에 형성되는 게이트막;
    상기 게이트막 상에 게이트막과 동일한 마스크에 의하여 형성되는 스크린층;
    상기 스크린층 상에 형성되는 층간 절연막; 및
    소오스 및 드레인 전극이 상기 액티브층과 접촉되도록 상기 층간 절연막 상에 형성되는 콘택트홀을 포함하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터 액정표시기.
  2. 제1항에 있어서, 상기 스크린층의 두께와 상기 게이트 절연막의 두께가 동일하게 형성되는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터 액정표시기.
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Citations (1)

* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03165562A (ja) * 1989-11-25 1991-07-17 Sony Corp マスクｒｏｍの製造方法

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