JP3306293B2

JP3306293B2 - 半導体素子の製造方法

Info

Publication number: JP3306293B2
Application number: JP10253496A
Authority: JP
Inventors: 直哉曽谷; 貴一平野
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1996-04-24
Filing date: 1996-04-24
Publication date: 2002-07-24
Anticipated expiration: 2016-04-24
Also published as: JPH09293867A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体素子の製造
方法に関し、例えば、液晶表示装置（ＬＣＤ：Liquid C
rystal Display）に搭載され、絶縁性基板上に半導体層
を形成して薄膜トランジスタ（ＴＦＴ：Thin Film Tran
sistor）を製造する方法に関する。

【０００２】

【従来の技術】ＬＣＤは小型、薄型、低消費電力などの
利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が
進んでいる。特に、スイッチング素子として、ＴＦＴを
用いたアクティブマトリクス型は、原理的にデューティ
比１００％のスタティック駆動をマルチプレクス的に行
うことができ、大画面、高精細な動画ディスプレイに使
用されている。

【０００３】アクティブマトリクスＬＣＤは、マトリク
ス状に配置された表示電極にＴＦＴを接続形成した基板
（ＴＦＦ基板）と共通電極を有する基板（対向基板）
が、液晶を挟んで貼り合わされて構成されている。表示
電極と共通電極の対向部分は液晶を誘電層とした画素容
量となっており、ＴＦＴにより順次に選択され、電圧が
印加される。画素容量に印加された電圧はＴＦＴのＯＦ
Ｆ抵抗により１フィールド期間保持させる。液晶は電気
光学的に異方性を有しており、画素容量により形成され
た電界の強度に応じて透過光量が微調整される。このよ
うに透過率が画素毎に制御された明暗の分布が所望の表
示画像として視認される。

【０００４】近年、ＴＦＴの能動層として多結晶（ポ
リ）シリコン（ｐ−Ｓｉ）を用いることによって、マト
リクス画素部と周辺駆動回路部を同一基板上に形成した
駆動回路一体型のＬＣＤが開発されている。一般に、ｐ
−Ｓｉは非晶質シリコン（ａ−Ｓｉ）に比べて移動度が
高い。このため、ＴＦＴが小型化され、高精細化が実現
される。また、ゲートセルフアライン構造による微細
化、寄生容量の縮小による高速化が達成されるため、ｎ
−ｃｈＴＦＴとｐ−ｃｈＴＦＴの電気的相補結線構造即
ちＣＭＯＳを形成することにより、高速駆動回路を構成
することができる。このように、駆動回路部を同一基板
上にマトリクス画素部と一体形成することにより、製造
コストの削減、ＬＣＤモジュールの小型化が実現され
る。

【０００５】図２１にこのような駆動回路一体型ＬＣＤ
の構成を示す。中央部の点線で囲まれた部分はマトリス
ク画素部であり、ＴＦＴのＯＮ／ＯＦＦを制御するゲー
トライン（Ｇ1，Ｇ2，・・・，Ｇm）と画素信号用のド
レインライン（Ｄ1，Ｄ2・・・Ｄn）が交差して配置さ
れている。各交点にはＴＦＴとこれに接続する表示電極
（いずれも不図示）が形成されている。画素部の左また
は／および右にはゲ−トライン（Ｇ1，Ｇ2，・・・，Ｇ
m）を走査選択するゲートドライバー（ＧＤ）が配置さ
れ、画素部の上または／および下には、映像信号をサン
プリングして、ゲートドライバ（ＧＤ）の走査に同期し
て各ドレインライン（Ｄ1，Ｄ2，・・・，Ｄn）に画素
信号電圧を印加するドレインドライバ−（ＤＤ）が配置
されている。ドレインドライバー（ＤＤ）は、主として
シフトレジスタ回路とサンプリング回路、更に場合によ
ってはホールド用キャパシターからなり、ゲートドライ
バー（ＧＤ）は主にシフトレジスタからなる。

【０００６】図２２は、このようなｐ−ＳｉＴＦＴの断
面構造である。ここではｎ−ｃｈＴＦＴを挙げている。
ガラスなどの透明絶縁性基板（１００）上に、ガラスの
不純物イオンの半導体素子への拡散を防止するためにＳ
ｉＯ2あるいはＳｉ3Ｎ4からなるバッファ層（１０１）
が形成されている。この上には、島状にパタ−ニングさ
れたｐ−Ｓｉ（１０２）が形成され、ｐ−Ｓｉ（１０
２）上にはＳｉＯ2などのゲート絶縁膜（１０３）を挟
んでゲート電極（１０４，１０５）が対向配置されてい
る。ゲート電極は例えばド−プトｐｏｌｙ−Ｓｉ（１０
４）とシリサイド（１０５）の積層体であるポリサイド
層により形成されている。

【０００７】また、ｐ−Ｓｉ（１０２）は、ゲート電極
（１０４，１０５）の直下にノンド−プあるいはｐ型に
ドーピングされたチャンネル領域（ＣＨ）、チャンネル
領域（ＣＨ）の両側にｎ型に低濃度にドーピングされた
ＬＤ領域（ＬＤ）、ＬＤ領域（ＬＤ）の更に外側にはｎ
型に高濃度にドーピングされたドレイン及びソース領域
（Ｄ，Ｓ）が有り、ゲ−ト電極（１０４，１０５）に対
するセルフアライン構造をもって形成されている。

【０００８】ゲート電極（１０４，１０５）は画素部に
あっては、走査線であるゲートラインと一体で形成さ
れ、駆動回路部にあっては、相補構造の結線に接続され
る。ゲート電極（１０４，１０５）上には工程中のカウ
ンタードープを防ぐための注入ストッパー（１０６）、
ゲート電極（１０４，１０５）と注入ストッパー（１０
６）の側壁にはセルフアライン形成において不純物の横
方向拡散に対するマージンを設けるためのサイドウォー
ル（１０７）が形成されている。これらｐ−Ｓｉ（１０
２）及びゲート電極（１０４，１０５）とそのラインを
覆う全面にはＳｉＯ2などの第１の層間絶縁膜（１０
８）が被覆され、第１の層間絶縁膜（１０８）上には、
Ｔｉ／ＡｌＳｉなどの高融点金属からなるドレイン電極
（１０９）及びソース電極（１１０）が設けられ、ゲー
ト絶縁膜（１０３）及び第１の層間絶縁膜（１０８）中
に開口されたコンタクトホールを介して各々ドレインお
よびソース領域（Ｄ，Ｓ）に接続されている。画素部に
あっては、ドレイン電極（１０９）は、信号線であるド
レインラインと一体であり、駆動回路部にあっては、ド
レイン電極（１０９）及びソース電極（１１０）は相補
構造の結線に延長されている。これらドレイン電極（１
０９）及びソ−ス電極（１１０）を覆う全面には、ＳＯ
Ｇ（Spin On Glass）、ＢＰＳＧ（Boro-Phospho Silica
te Glass）、ＴＥＯＳ（Tetraethyl orthosilicate）、
アクリル樹脂膜等、の平坦化作用のある第２の層間絶縁
膜（１１１）が形成されている。

【０００９】画素部では、第２の層間絶縁膜（１１１）
上にＩＴＯ（indium tin oxide）からなる表示電極が形
成され、ソース電極（１１０）上に開口されたコンタク
トホールを介してソース電極（１１０）に接続される。
このような構造のＴＦＴ基板は、共通電極を有した別の
基板と貼り合わせられ、内部に液晶が封入されて、ＬＣ
Ｄパネルとして組み立てられる。

【００１０】ここに示したような、ドレイン領域（Ｄ）
とチャンネル領域（ＣＨ）の間、及び、ソース領域
（Ｓ）とチャンネル領域（ＣＨ）との間に低濃度のＬＤ
領域（Ｌ）を介在させた構造は、一般にＬＤＤ（lightl
y doped drain）と呼ばれ、チャンネル領域（ＣＨ）端
における強電界が緩和されるので、キャリアの加速が抑
えられ、耐圧が高い。ＬＤ領域はまた抵抗として介在さ
れるため、相互コンダクタンスの低下をもたらすが、Ｌ
ＤＤ構造のＴＦＴを画素部に採用することでＯＦＦ電流
を抑え、電圧保持率を高めることができる。一方、ｐ−
ＳｉＴＦＴでは元来、十分に高いＯＮ電流値が得られる
ため、ＬＤＤ構造とすることにより、結果的に、ＯＮ／
ＯＦＦ比を向上することができる。

【００１１】

【発明が解決しようとする課題】このような、駆動回路
部一体型ＬＣＤにおいて、近年、特に、製造の全工程の
温度を６００℃以下とすることによって、基板（１０
０）として耐熱性の低い安価な無アルカリガラス基板等
を採用する、いわゆる低温プロセスが開発され、低コス
ト化、量産化が進められている。低温プロセスにおいて
特に重要な課題は、ｐ−Ｓｉ膜の結晶欠陥を少なくし
て、十分な低抵抗化を図ることと、各絶縁膜の膜質を向
上する点にある。ｐ−Ｓｉは従来高温熱処理により再結
晶化が行われていたが、エキシマレーザーなどを用いた
レーザーアニールにより、ａ−Ｓｉ膜あるいは結晶粒の
小さなｐ−Ｓｉ膜を、６００℃以下の処理温度で溶融再
結晶化し、十分に大きな結晶粒からなる、結晶欠陥の少
ない高品質のｐ−Ｓｉ膜を得る方法が開発されている。

【００１２】一方、一般にＣＶＤ膜、特に、３００〜４
００℃の比較的低温で生成されたＳｉＯ2膜は、依然と
して、膜質、特に、ｐ−Ｓｉ／ＳｉＯ2界面整合性の向
上が課題となっている。即ち、ガラス基板が変形する限
界温度以下での処理が要求されるため、デンシファイが
十分に行われず、ＳｉＯ結合が不完全で、機械的強度、
電気的特性、耐薬品性の点で劣った、疎な膜となってい
た。特に、ゲート絶縁膜（１０３）を構成するＳｉＯ2
は、ｐ−Ｓｉ／ＳｉＯ2の界面付近において、ＳｉＯ2の
構造欠陥によって多数生じる固定電荷は、キャリアの授
受を行わない正極性電荷であるが、フラットバンド電圧
に影響を及ぼし、閾値の変動をもたらし、図２３に示す
ように、ゲート電圧Ｖg−ソース電流Ｉsの特性曲線をゲ
ート電圧軸方向に平行移動させてしまう。このような特
性の変化は、ゲート電圧無印加時に、ソース電流Ｉ0が
流れるといった問題を招く。このため駆動回路部におい
て、ＴＦＴのＯＮ／ＯＦＦ制御性が低下し、論理演算の
誤動作につながったり、消費電流の増大、信頼性の低下
などをもたらしていた。

【００１３】

【課題を解決するための手段】本発明はこの課題を解決
するために成され、基板上に、半導体層、絶縁膜、及
び、前記絶縁膜を挟んで前記半導体層に対向配置された
電極とが形成されてなる半導体素子の製造方法におい
て、前記半導体層の島状化工程の前にアニールを行い、
前記絶縁膜を改質する構成である。

【００１４】また、前記半導体層、絶縁膜及び前記電極
は、前記絶縁性基板の表面に形成された絶縁性の下地層
上に形成され、前記半導体層の島状化前にアニールを行
い、前記下地層を改質する構成である。半導体層の島状
化工程の前の段階においては、基板が多少歪んでも、そ
の後に正確なパターン形成を行うことで、電極配線の形
状が変形することが無く、基板歪みの影響を消去するこ
とができる。

【００１５】特に、前記アニール温度は、絶縁性基板の
収縮点温度よりも高く、湾曲点温度よりも低くした構成
である。半導体層の島状化工程の前の段階においては、
基板が湾曲する限界点以下の温度であれば、基板の平面
方向に収縮したとしても、その後のパターニングで、基
板の収縮によるパターンの変形等が起こることが防がれ
る。従って、あらかじめ、基板が平面方向に縮む収縮点
温度と、基板が反り返る湾曲点温度とを調べておき、半
導体層の島状化工程以前に、基板の収縮点以上で、か
つ、基板の湾曲点以下の比較的高い温度でのアニールを
行えば、絶縁膜あるいは下地層の緻密化、及び、半導体
層の改質が行える。

【００１６】また特に、前記アニール温度は６５０℃以
上７００℃以下である構成である。通常のガラス基板で
は、収縮点温度が６００℃程度であり、湾曲点温度が７
００℃程度であるので、この範囲内で、できるだけアニ
ール温度を高くすることで、電極配線の変形を招くこと
無く、絶縁膜あるいは下地層の緻密化、半導体層の改質
が良好に行われる。

【００１７】

【発明の実施の形態】続いて、本発明の実施形態であ
る、液晶表示装置の製造方法を説明する。図１から図１
３は、第１の実施形態にかかる各工程断面図である。ま
ず図１に示す如く、普通の無アルカリガラス基板、例え
ば、コーニング社製＃１７３７の基板（１０）上に、３
５０℃のＣＶＤにより、ＳｉＯ2を３０００〜５０００
Åの厚さに成膜し、基板（１０）中の不純物イオンの半
導体素子へ拡散して素子特性を悪化させることを防ぐた
めのバッファ層（１１）を形成する。

【００１８】次に図２に示すように、アニールを、７０
０℃、３時間行い、バッファ層（１１）のデンシファ
イ、即ち、ＳｉＯ2を緻密化して、バッファ層（１１）
中の固定電荷を低減する。コーニング社製＃１７３７
は、それが平面方向に縮む収縮点温度は、４５０〜６０
０℃であるが、それが、湾曲する限界温度は７００℃程
度である。つまり、アニールにより基板（１０）は熱膨
張を起こし、その後の冷却により収縮するが、アニール
温度が収縮点以上の時は、冷却後に冷却前よりも結晶性
が改善されて収縮する。更にアニール温度が湾曲点温度
を越えると、冷却後も、その変形が残ってしまうことに
なる。

【００１９】このため、本工程のアニール温度は、７０
０℃に設定することで、基板（１０）は、平面方向に１
０〜３０００ｐｐｍ程度の収縮があるが、反り返り等が
起こることはなく、ＬＣＤパネルとして組み立てる際の
不都合が生じることはない。また、より高温でのアニー
ルが可能となるので、素子特性を向上することができ
る。

【００２０】続いて、図３に示すように、モノシランＳ
ｉＨ4、あるいは、ジシランＳｉ2Ｈ4を材料ガスとし
た、４５０℃の減圧ＣＶＤ、あるいはプラズマＣＶＤに
より、前記材料を分解して堆積することでアモルファス
シリコン（ａ−Ｓｉ）（１２ａ）を５００〜６００Åの
厚さに積層する。そして、図４に示すように、ＳＰＣ即
ち固相成長を６００℃、１５時間で行って、ａ−Ｓｉ
（１２ａ）の結晶化してｐ−Ｓｉ（１２）とし、引き続
き、アニールを７００℃、１０時間で行い、バッファ層
（１１）のデンシファイ、及び、ｐ−Ｓｉ（１２）を活
性化する。この時、基板（１０）は、図２で述べたと同
様、平面方向に１０〜３０００ｐｐｍ程度の収縮がある
が、反り返り等が起こることはない。このアニール工程
は、図２で説明したアニールと同様の目的、かつ、同様
の条件で行われるものであり、全プロセスにおいて、図
２の工程と図４の工程は、両方存在していても良く、ま
た、いずれか一方のみでも良い。また、本工程を省略す
るか、あるいは、本工程がある場合でも、ｐ−Ｓｉ（１
２）の膜質をより向上させるために、エキシマレーザー
などを用いたレーザーアニールを併用してもよい。

【００２１】続く図５の工程では、反応性イオンエッチ
ング即ちＲＩＥ（reactive ionetching）により、ｐ−
Ｓｉ（１２）をＴＦＴに必要な島状にパターニングした
後、４００℃の減圧ＣＶＤによりゲート絶縁膜（１３）
となるＬＴＯ（lowtemperature oxide）膜を１０００Å
の厚さに形成し、引き続き、ゲート電極となるポリサイ
ドを積層する。即ち、ドープトａ−Ｓｉ（１４ａ）を４
５０℃の減圧ＣＶＤ等により２０００Åの厚さに積層
し、続いて、タングステンシリサイドＷＳｉxを（１
５）をスパッタリングにより１０００Åの厚さに積層す
る。ここで、ａ−Ｓｉ（１４ａ）は後に結晶化アニール
が施されれて、ドープトｐ−Ｓｉ（１４）となり、ＷＳ
ｉ（１５）との積層体により、ゲート電極及びその配線
となるポリサイドを形成するものであり、ｎ型不純物
が、成膜時、あるいは、成膜後にドーピングされる。

【００２２】また、このｐ−Ｓｉ（１２）のエッチング
において、図２及び図４で述べたような、基板（１０）
の収縮の影響は無効になっている。即ち、基板（１０）
の収縮が、ｐ−Ｓｉ（１２）島層の位置や、形状を変形
することはない。ＷＳｉx（１５）上には、更に、注入
ストッパー（１６）となるＳｉＯ2を４３０℃のＣＶＤ
により形成している。

【００２３】次の図６で、注入ストッパー（１６）、Ｗ
Ｓｉx（１５）及びａ−Ｓｉ（１４）を、ＲＩＥにより
同一形状にパターニングすることで、ゲート電極とその
配線、及び、この上に注入ストッパー（１６）を形成す
る。図７で、ＳｉＯ2を４３０℃のＣＶＤにより成膜し
た後、ＲＩＥ等の異方性エッチングにより、全面エッチ
バックすることで、ゲート電極（１４，１５）及び注入
ストッパー（１６）の側壁にサイドウォール（１７）を
被着形成する。

【００２４】図８で、ゲート電極（１４，１５）及びサ
イドウォール（１７）をマスクに、ｐ−Ｓｉ（１２）
へ、ｎ型不純物である燐のイオン注入を、低ドーズ量、
１×１０Ｅ１２〜５×１０Ｅ１３／平方センチメートル
（ここで、Ｅはべき乗を表す）、例えば、３×１０Ｅ１
３／平方センチメートルで行うことにより、ゲート電極
（１４，１５）直下領域の両側に低濃度にドーピングさ
れたＬＤ領域（ＬＤ）を形成する。サイドウォール（１
７）は、後の活性化アニールにおいて燐イオンが横方向
に拡散するため、ゲート電極（１４，１５）に対するセ
ルフアライン関係を維持するためのものである。また、
ゲート電極（１４，１５）直下領域はノンドープのチャ
ンネル領域（ＣＨ）となる。

【００２５】図９で、ゲート電極（１４，１５）及びサ
イドウォール（１６）を覆うレジスト（Ｒ）を形成し、
このレジスト（Ｒ）をマスクに、ｐ−Ｓｉ（１２）への
燐のイオンドーピングを、高ドーズ量、３×１０Ｅ１４
〜５×１０Ｅ１５／平方センチメートル、例えば、１×
１０Ｅ１５／平方センチメートルで行い、高濃度にドー
ピングされたドレイン及びソース領域（Ｄ，Ｓ）を形成
する。この時、レジスト（Ｒ）の直下領域は、低濃度の
ＬＤ領域（ＬＤ）が残り、ここに、チャンネル領域（Ｃ
Ｈ）の両側に低濃度のＬＤ領域（ＬＤ）、更にその外側
に高濃度のドレイン及びソース領域（Ｄ，Ｓ）が形成さ
れ、ＬＤＤ構造が完成される。

【００２６】そして、レジスト（Ｒ）の剥離後、全面
に、発熱源である線状ランプを近接し高速走査するＲＴ
Ａ（rapid thermal annealing）法、あるいは、ＥＬＡ
法により、不純物の活性化アニールを行う。同時に、ゲ
ート電極の下層であるａ−Ｓｉ（１４ａ）が多結晶化さ
れ、ｐ−Ｓｉ（１４）となって低抵抗化され、ＷＳｉ
（１５）との積層構造によりポリサイドゲートが形成さ
れる。また、この時、ｐ−Ｓｉ（１２）にドーピングさ
れた燐イオンの横方向拡散が生じるが、前述の如く、サ
イドウォール（１７）により、あらかじめ、ＬＤ領域
（ＬＤ）端がゲート電極（１４，１５）から離されて形
成されており、この横方向拡散により、ＬＤ領域（Ｌ
Ｄ）端がゲート電極（１４，１５）エッジ部にまで広げ
られるようにされている。

【００２７】続く図１０で、全面に、４３０℃の常圧Ｃ
ＶＤによりＳｉＯ2を積層し、６００℃のアニールの
後、４００℃のプラズマＣＶＤによりＳｉＯ2を積層す
ることで、第１の層間絶縁膜（１８）を形成している。
そして、４５０℃の水素アニールにより、ｐ−Ｓｉ（１
２）中のダングリングボンドのターミネートを行った
後、ＲＩＥにより、ドレイン及びソース領域（Ｄ，Ｓ）
上の第１の層間絶縁膜（１８）及びゲート絶縁膜（１
３）にコンタクトホール（ＣＴ）を形成する。

【００２８】図１１で、Ｔｉ／ＡｌＳｉをスパッタリン
グにより、７０００Åの厚さに積層し、これをＲＩＥに
よりパターニングすることにより、コンタクトホール
（ＣＴ）を介して各々ドレイン領域（Ｄ）及びソース領
域（Ｓ）に接続するドレイン電極（１９）及びソース電
極（２０）を形成する。ここで、画素部においては、ド
レイン電極（１９）は信号線であるドレインラインと一
体に形成されるとともに、駆動回路部においては、ドレ
イン電極（１９）とソース電極（２０）は、ＣＭＯＳの
結線と一体に形成される。

【００２９】図１２で、再び、ｐ−Ｓｉ中のダングリン
グボンドのターミネートのために、水素プラズマ処理を
３００℃で行った後、全面に、４１０℃のＣＶＤによ
り、ＳｉＯ2を２０００Åの厚さに、ＳＯＧ膜、即ち、
スピン塗布及び３５０℃の焼成により平坦化作用のある
ＳｉＯ2膜を６０００Åの厚さに形成し、更に、４１０
℃のＣＶＤにより、ＳｉＯ2を１０００Åの厚さに積層
することにより平坦化された第２の層間絶縁膜（２１）
を形成する。そして、ＲＩＥにより画素部のソース電極
（２０）上の第２の層間絶縁膜（２１）中にコンタクト
ホール（ＣＴ）を形成する。

【００３０】そして図１３で、画素部において、スパッ
タリングによりＩＴＯを１４００Åの厚さに成膜し、こ
れをＲＩＥによりパターニングして表示電極（２２）を
形成し、コンタクトホール（ＣＴ）を介してソース電極
（２１）に接続することで、ＴＦＴのアレイ基板が完成
される。本実施形態では、図２あるいは図４の工程にお
いて、従来の低温プロセスにおける温度の上限である６
００℃を越える７００℃での処理を行っている。このた
め、バッファ層（１１）のデンシファイが良好になさ
れ、固定電荷が低減されている。ｐ−Ｓｉ（１２）の下
層に接するバッファ層（１１）に固定電荷が多数存在し
ていると、ゲート電圧に無関係にｐ−Ｓｉ（１２）へ電
界がかけられた状態になり、フラットバンド電圧が低下
し、ゲート電圧−ソース電流の特性曲線が全体に左へシ
フトすることになり、閾値の変動、更には、ゲート電圧
無印加時にソース電流が流れるといった問題を招き、駆
動回路部において、ＣＭＯＳ論理ゲート部のＯＮ／ＯＦ
Ｆ制御性が低下し、表示不能となったり、消費電流が増
大するなどの問題を招いていた。しかし、本発明では、
低温プロセスにおいても、より高温でのアニールが可能
となっており、バッファ層（１１）のデンシファイが十
分に行われ、良好な特性が得られている。

【００３１】一方、図１４から図２５には、本発明の第
２の実施形態にかかる工程断面図を示している。図１４
の工程は、第１の実施形態の図３あるいは図４の工程の
いずれかから引き続くものである。即ち、基板（１０）
上にバッファ層（１１）及びａ−Ｓｉ（１２ａ）を形成
した直後に位置する。ただし、図２と図４のアニール工
程は、いずれも行うか、いずれか一方のみを行うかの場
合の他、両方とも行わない場合もあり、３通りのプロセ
スが可能である。即ち、バッファ層（１１）のデンシフ
ァイとａ−Ｓｉ多結晶化は行われている場合も行われて
いない場合もある。本工程において、ａ−Ｓｉあるいは
ｐ−Ｓｉ（１２）上に、更に、図５と同じ条件でゲート
絶縁膜（１３）となるＬＴＯ膜を６００Åの厚さに形成
している。

【００３２】続く、図１５において、アニールを７００
℃、１０時間で行い、バッファ層（１１）及びゲート絶
縁膜（１３）のデンシファイ、即ち、ＳｉＯ2を緻密化
して、バッファ層（１１）及びゲート絶縁膜（１３）中
の固定電荷を低減し、ＳｉＯ2／ｐ−Ｓｉ界面の整合性
を高める。同時に、ｐ−Ｓｉ（１２）中の格子欠陥の低
減がなされる。図２及び図４でも述べたように、普通の
ガラス基板、例えば、コーニング社製＃１７３７は、そ
れが平面方向に縮む収縮点温度は、４５０〜６００℃で
あるが、それが、湾曲する限界温度は７００℃程度であ
るので、本工程のアニール温度は、７００℃に設定して
おり、この時、基板（１０）は、平面方向に１０〜３０
００ｐｐｍ程度縮むが、反り返り等が起こることはな
い。また、図４と同様、ａ−Ｓｉ（１２ａ）の多結晶
化、あるいは、既に図４の工程で多結晶化が行われてい
る場合は、ｐ−Ｓｉ（１２）の改質が行われる。また、
図４で説明したように、ＳＰＣあるいはエキシマレーザ
ーアニールを併用することでｐ−Ｓｉ（１２）の膜質を
より向上することができる。

【００３３】このように本工程において、アニール温度
を、７００℃に設定することで、基板（１０）は、平面
方向の収縮があるが、反り返り等が起こることはなく、
ＬＣＤパネルとして組み立てる際の不都合が生じること
はない。また、より高温でのアニールが可能となるの
で、素子特性を向上することができる。次の図１６で、
ＲＩＥ等により、ゲート絶縁膜（１３）及びｐ−Ｓｉ
（１２）の島状化を行い、ＴＦＴに必要なパターンに形
成する。このｐ−Ｓｉ（１２）のエッチングにおいて、
図１５のアニール工程で生じた基板（１０）の収縮は無
効になり、正確なパターン形成がなされる。

【００３４】これ以降の工程は、第１の実施形態におけ
る図５以降の工程と同じである。即ち、図１７におい
て、図５と同じ条件で、再びＬＴＯ膜（１３）を成膜し
た後、ａ−Ｓｉ（１４ａ）、ＷＳｉx（１５）、及び、
注入ストッパー（１６）となるＳｉＯ2を順次積層し、
図１８に示すように、このＳｉＯ2／ＷＳｉx／ａ−Ｓｉ
を同一の形状にエッチングすることによりゲート電極と
その配線を形成している。ここで、ＬＴＯ膜は、図１６
において、ｐ−Ｓｉ（１２）と同一形状で形成されたゲ
ート絶縁膜（１３）とともに、２層ゲート絶縁膜（１
３）を構成し、ｐ−Ｓｉ（１２）の側壁が露出すること
を防いでいる。即ち、下層のゲート絶縁膜（１３）は、
図１５で説明した如く、高温でのアニールがなされてお
り、ＴＦＴの特性に重要なｐ−Ｓｉ（１２）との界面の
整合性を向上するとともに、上層のゲート絶縁膜（１
３）は、ｐ−Ｓｉ（１２）とゲート電極（１４）との接
触を防いでいる。

【００３５】この後の工程は、図７から図１３と同じで
あるので説明は割愛するが、最終的には図１９に示す構
造となる。本実施形態では、図１５の工程において、従
来の低温プロセスにおける温度の上限である６００℃を
越える７００℃での処理を行っている。このため、バッ
ファ層（１１）及びゲート絶縁膜（１３）のデンシファ
イが良好になされ、固定電荷が低減されている。ゲート
絶縁膜（１３）に固定電荷が多量に存在していると、ゲ
ート電圧に無関係にｐ−Ｓｉ（１２）へ電界がかけられ
た状態になり、フラットバンド電圧が低下し、ゲート電
圧−ソース電流の特性曲線が全体に左へシフトすること
になり、閾値の変動、更には、ゲート電圧無印加時にソ
ース電流が流れるといった問題を招き、画素部において
は、階調の上または下が飽和し、コントラスト比が低下
したり、また、駆動回路部においては、ＣＭＯＳ論理ゲ
ート部のＯＮ／ＯＦＦ制御性が低下し、表示不能とな
る。しかし、本発明では、低温プロセスにおいても、よ
り高温でのアニールが可能となっており、ゲート絶縁膜
（１３）のデンシファイが十分に行われ、良好な特性が
得られている。

【００３６】以上の説明で明らかな如く、本発明によ
り、低温プロセスにおける、より高温でのアニールが可
能となったので、ｐ−Ｓｉ（１２）へ電界の影響を及ぼ
す各種絶縁膜のデンシファイが十分になされ、固定電荷
によるフラットバンド電圧の変動が防がれ、図２０に示
すような、良好なゲート電圧Ｖg−ソース電流Ｉs特性が
得られ、ゲート電圧無印加時にソース電流が流れるとい
った問題が無くされた。

【００３７】

【発明の効果】以上の説明から明らかな如く、本発明に
より、絶縁基板上に半導体層を形成してなる半導体素子
の製造方法において、半導体層の島状化前に、高温アニ
ールを行うことで、絶縁基板の収縮によっても電極配線
の形状に変形をもたらすことが無くなる。即ち、基板が
湾曲する温度以下で、基板が収縮する温度以上にアニー
ル温度を上げることで、各種絶縁膜のデンシファイ及び
半導体層の改質が行われる。このため、素子特性の変動
を招くことが防がれ、良好な表示が行われる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態にかかる製造方法を示
す工程断面図である。

【図２】本発明の第１の実施形態にかかる製造方法を示
す工程断面図である。

【図３】本発明の第１の実施形態にかかる製造方法を示
す工程断面図である。

【図４】本発明の第１の実施形態にかかる製造方法を示
す工程断面図である。

【図５】本発明の第１の実施形態にかかる製造方法を示
す工程断面図である。

【図６】本発明の第１の実施形態にかかる製造方法を示
す工程断面図である。

【図７】本発明の第１の実施形態にかかる製造方法を示
す工程断面図である。

【図８】本発明の第１の実施形態にかかる製造方法を示
す工程断面図である。

【図９】本発明の第１の実施形態にかかる製造方法を示
す工程断面図である。

【図１０】本発明の第１の実施形態にかかる製造方法を
示す工程断面図である。

【図１１】本発明の第１の実施形態にかかる製造方法を
示す工程断面図である。

【図１２】本発明の第１の実施形態にかかる製造方法を
示す工程断面図である。

【図１３】本発明の第１の実施形態にかかる製造方法を
示す工程断面図である。

【図１４】本発明の第２の実施形態にかかる製造方法を
示す工程断面図である。

【図１５】本発明の第２の実施形態にかかる製造方法を
示す工程断面図である。

【図１６】本発明の第２の実施形態にかかる製造方法を
示す工程断面図である。

【図１７】本発明の第２の実施形態にかかる製造方法を
示す工程断面図である。

【図１８】本発明の第２の実施形態にかかる製造方法を
示す工程断面図である。

【図１９】本発明の第２の実施形態にかかる製造方法を
示す工程断面図である。

【図２０】本発明の作用効果を示すゲート電圧−ソース
電流特性図である。

【図２１】液晶表示装置の構成図である。

【図２２】ＴＦＴの断面構造図である。

【図２３】従来の問題点を示すゲート電圧−ソース電流
特性図である。

【符号の説明】

１０基板１１バッファ層１２ｐ−Ｓｉ１３ゲート絶縁膜１４ドープトｐｏｌｙ−Ｓｉ１５ＷＳｉx １６注入ストッパー１７サイドウォール１８第１の層間絶縁膜１９ドレイン電極２０ソース電極２１第２の層間絶縁膜２２表示電極ＣＨチャンネル領域ＬＤ低濃度領域Ｄドレイン領域Ｓソース領域ＣＴコンタクトホールＲレジスト

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/20

Claims

(57)【特許請求の範囲】

【請求項１】無アルカリガラスからなる絶縁性基板上
に、半導体層、絶縁膜、及び、前記絶縁膜を挟んで前記
半導体層に対向配置された電極とが形成されてなる半導
体素子の製造方法において、前記半導体層の島状化前にアニールを行い、前記絶縁膜
を改質する工程を有し、前記アニールを行う工程におけ
るアニール温度は、前記絶縁性基板の収縮点温度よりも
高く、湾曲点温度よりも低いことを特徴とする半導体素
子の製造方法。
【請求項２】前記半導体層、絶縁膜及び前記電極は、
前記絶縁性基板の表面に形成された絶縁性の下地層上に
形成され、前記アニールを行う工程により、前記下地層
を改質することを特徴とする請求項１記載の半導体素子
の製造方法。
【請求項３】前記アニール温度は、６５０℃以上７０
０℃以下であることを特徴とする請求項１または請求項
２に記載の半導体素子の製造方法。