JP3433192B2 - 半導体装置の製造方法及び表示装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
および表示装置に関するものである。

【０００２】

【従来の技術】近年、薄膜トランジスタ（ＴＦＴ；Thin
Film Transistor）を用いたアクティブマトリックス方
式の液晶ディスプレイ（ＬＣＤ；Liquid Crystal Displ
ay）が高画質な表示装置として注目されている。マトリ
ックスに配置された点（ドット）で表示を行うドットマ
トリックスＬＣＤには、単純マトリックス方式とアクテ
ィブマトリックス方式とがある。単純マトリックス方式
は、マトリックスに配置された各画素の液晶を走査信号
に同期して外部から直接駆動する方式であり、電極と液
晶だけでＬＣＤの表示部である画素部（液晶パネル）が
構成されている。そのため、走査線数が増大すると１つ
の画素に割り当てられる駆動時間（デューティ）が少な
くなり、コントラストが低下するという欠点がある。

【０００３】一方、アクティブマトリックス方式は、マ
トリックスに配置された各画素に画素駆動素子（アクテ
ィブエレメント）と信号蓄積素子（画素容量）とを集積
し、各画素に一種の記憶動作を行わせて液晶を準スタテ
ィックに駆動する方式である。すなわち、画素駆動素子
は、走査信号によってオン・オフ状態が切り換わるスイ
ッチとして機能する。そして、オン状態にある画素駆動
素子を介してデータ信号（表示信号）が画素に伝達さ
れ、液晶の駆動が行われる。その後、画素駆動素子がオ
フ状態になると、画素に印加されたデータ信号は電荷の
状態で信号蓄積素子に蓄えられ、次に画素駆動素子がオ
ン状態になるまで引き続き液晶の駆動が行われる。その
ため、走査線数が増大して１つの画素に割り当てられる
駆動時間が少なくなっても、液晶の駆動が影響を受ける
ことはなく、コントラストが低下することもない。従っ
て、アクティブマトリックス方式によれば、単純マトリ
ックス方式に比べてはるかに高画質な表示が可能にな
る。

【０００４】アクティブマトリックス方式は画素駆動素
子の違いにより、トランジスタ型（３端子型）とダイオ
ード型（２端子型）とに大別される。トランジスタ型
は、ダイオード型に比べて製造が困難である反面、コン
トラストや解像度を高くするのが容易でＣＲＴに匹敵す
る高品位なＬＣＤを実現することができるという特徴が
ある。

【０００５】トランジスタ型の画素駆動素子としては、
一般にＴＦＴが用いられる。ＴＦＴでは、絶縁基板上に
形成された半導体薄膜が能動層として使われる。能動層
として、セレン化カドミウム（ＣｄＳｅ）やテルル（Ｔ
ｅ）などを用いる研究もなされてはいるが、一般的なの
は非晶質シリコン膜および多結晶シリコン膜である。能
動層として非晶質シリコン膜を用いたＴＦＴは非晶質シ
リコンＴＦＴと呼ばれ、多結晶シリコン膜を用いたＴＦ
Ｔは多結晶シリコンＴＦＴと呼ばれる。多結晶シリコン
ＴＦＴは非晶質シリコンＴＦＴに比べ、移動度が大きく
駆動能力が高いという利点がある。そのため、多結晶シ
リコンＴＦＴは、画素駆動素子としてだけでなく論理回
路を構成する素子としても使用することができる。従っ
て、多結晶シリコンＴＦＴを用いれば、画素部だけでな
く、その周辺に配置されている周辺駆動回路部までを同
一基板上に一体にして形成することができる。

【０００６】図７に、一般的なアクティブマトリックス
方式ＬＣＤのブロック構成を示す。画素部５０には各走
査線（ゲート配線）Ｇ1 …Ｇn,Ｇn+1 …Ｇm と各データ
線（ドレイン配線）Ｄ1 …Ｄn,Ｄn+1 …Ｄm とが配置さ
れている。各ゲート配線と各ドレイン配線とはそれぞれ
直交し、その直交部分に画素が設けられている。そし
て、各ゲート配線はゲートドライバ５１に接続され、ゲ
ート信号（走査信号）が印加されるようになっている。
また、各ドレイン配線はドレインドライバ（データドラ
イバ）５２に接続され、データ信号（ビデオ信号）が印
加されるようになっている。これらのドライバ５１，５
２によって周辺駆動回路部５３が構成されている。そし
て、各ドライバ５１，５２のうち少なくともいずれか一
方を画素部５０と同一基板上に形成したものが、ドライ
バ一体型（ドライバ内蔵型）ＬＣＤと呼ばれる。

【０００７】図８に、ゲート配線Ｇn とドレイン配線Ｄ
nとの直交部分に設けられている画素６０の等価回路を
示す。ゲート配線ＧnにはＴＦＴ６１のゲートが接続さ
れ、ドレイン配線ＤnにはＴＦＴ６１のドレインが接続
されている。そして、ＴＦＴ６１のソースには、液晶セ
ルＬＣの表示電極（画素電極）と補助容量（蓄積容量ま
たは付加容量）ＣSとが接続されている。この液晶セル
ＬＣと補助容量ＣSとにより、前記信号蓄積素子が構成
される。液晶セルＬＣの共通電極（表示電極の反対側の
電極）には電圧Ｖcom が印加されている。一方、補助容
量ＣSにおいて、ＴＦＴのソースと接続される側の電極
（以下、蓄積電極という）の反対側の電極（以下、対向
電極という）には定電圧ＶRが印加されている。この液
晶セルＬＣの共通電極は、文字どおり全ての画素６０に
対して共通した電極となっている。そして、液晶セルＬ
Ｃの表示電極と共通電極との間には静電容量が形成され
ている。尚、補助容量ＣSの対向電極は、隣のゲート配
線Ｇn+1と接続されている場合もある。

【０００８】このように構成された画素６０において、
ゲート配線Ｇn を正電圧にしてＴＦＴ６１のゲートに正
電圧を印加すると、ＴＦＴ６１がオンとなる。すると、
ドレイン配線Ｄn に印加されたデータ信号で、液晶セル
ＬＣの静電容量と補助容量ＣS とが充電される。反対
に、ゲート配線Ｇn を負電圧にしてＴＦＴ６１のゲート
に負電圧を印加すると、ＴＦＴ６１がオフとなり、その
時点でドレイン配線Ｄnに印加されていた電圧が、液晶
セルＬＣの静電容量と補助容量ＣS とによって保持され
る。このように、画素６０へ書き込みたいデータ信号を
ドレイン配線に与えてゲート配線の電圧を制御すること
により、画素６０に任意のデータ信号を保持させておく
ことができる。その画素６０の保持しているデータ信号
に応じて液晶セルＬＣの透過率が変化し、画像が表示さ
れる。

【０００９】ここで、画素６０の特性として重要なもの
に、書き込み特性と保持特性とがある。書き込み特性に
対して要求されるのは、画素部５０の仕様から定められ
た単位時間内に、信号蓄積素子（液晶セルＬＣおよび補
助容量ＣS）に対して所望のビデオ信号電圧を十分に書
き込むことができるかどうかという点である。また、保
持特性に対して要求されるのは、信号蓄積素子に一旦書
き込んだビデオ信号電圧を必要な時間だけ保持すること
ができるかどうかという点である。

【００１０】補助容量ＣS が設けられているのは、信号
蓄積素子の静電容量を増大させて書き込み特性および保
持特性を向上させるためである。すなわち、液晶セルＬ
Ｃはその構造上、静電容量の増大には限界がある。そこ
で、補助容量ＣS によって液晶セルＬＣの静電容量の不
足分を補うわけである。図９に、プレーナ型の多結晶シ
リコンＴＦＴをＴＦＴ６１として用いた透過型構成をと
る従来のＬＣＤにおける画素６０の概略断面を示す。相
対向する各透明絶縁基板１，２の間には液晶が充填され
た液晶層３が形成されている。透明絶縁基板１には液晶
セルＬＣの表示電極４が設けられ、透明絶縁基板２には
液晶セルＬＣの共通電極５が設けられており、各電極
４，５は液晶層３を挟んで対向している。

【００１１】透明絶縁基板１における液晶層３側の表面
には、ＴＦＴ６１の能動層となる多結晶シリコン膜６が
形成されている。多結晶シリコン膜６上にはゲート絶縁
膜７が形成されている。ゲート絶縁膜７上には、ゲート
配線Ｇnを構成するゲート電極８が形成されている。多
結晶シリコン膜６にはドレイン領域９およびソース領域
１０が形成されてＴＦＴ６１が構成される。尚、ＴＦＴ
６１はＬＤＤ（Lightly Doped Drain）構造をとり、ド
レイン領域９およびソース領域１０はそれぞれ、低濃度
領域９ａ，１０ａおよび高濃度領域９ｂ，１０ｂから構
成される。

【００１２】透明絶縁基板１においてＴＦＴ６１と隣接
する部分には、ＴＦＴ６１の作成と同時に同一工程にて
補助容量ＣS が形成されている。補助容量ＣS の蓄積電
極１１は多結晶シリコン膜６に形成され、ＴＦＴ６１の
ソース領域１０と接続されている。蓄積電極１１上には
誘電体膜１２が形成され、誘電体膜１２上には補助容量
ＣSの対向電極２２が形成されている。尚、誘電体膜１
２はゲート絶縁膜７の延長上にあり、ゲート絶縁膜７と
同一構成で同一工程にて形成される。また、対向電極２
２はゲート電極８と同一構成で同一工程にて形成され
る。対向電極２２およびゲート電極８の側壁には絶縁膜
１３が形成され、対向電極２２およびゲート電極８の上
には絶縁膜１４が形成されている。

【００１３】ＴＦＴ６１および補助容量ＣS の全面には
層間絶縁膜１５が形成されている。ドレイン領域９を構
成する高濃度領域９ｂとソース領域１０を構成する高濃
度領域１０ｂとはそれぞれ、層間絶縁膜１５に形成され
た各コンタクトホール１６，１７を介して、ドレイン配
線Ｄn を構成するドレイン電極１８とソース電極１９と
に接続されている。ドレイン電極１８およびソース電極
１９を含むデバイスの全面には絶縁膜２０が形成されて
いる。ソース電極１９は絶縁膜２０に形成されたコンタ
クトホール２１を介して表示電極４と接続されている。
尚、ドレイン電極１８およびソース電極１９の材質とし
ては一般にアルミ合金が用いられ、表示電極４の材質と
しては一般にＩＴＯ（Indium Tin Oxide）が用いられ
る。また、各電極４，１８，１９の形成には一般にスパ
ッタ法が用いられる。

【００１４】このように、ソース領域１０と表示電極４
とがソース電極１９を介して接続されているのは、ソー
ス領域１０と表示電極４とのオーミックコンタクトをと
るためである。すなわち、ソース電極１９を省くと、多
結晶シリコン膜６から成るソース領域１０とＩＴＯから
成る表示電極４とが直接接続される。その結果、ソース
領域１０と表示電極４とのヘテロ接合によってバンドギ
ャップ差によるエネルギーギャップが生じ、良好なオー
ミックコンタクトを得られなくなる。ソース領域１０と
表示電極４とのオーミックコンタクトがとれていない
と、ドレイン配線Ｄn に印加されたデータ信号が画素６
０へ正確に書き込まれなくなり、ＬＣＤの画質が低下す
ることになる。

【００１５】

【発明が解決しようとする課題】ところで、ソース電極
１９としてアルミ合金を用いた場合、酸化アルミの抵抗
値が極めて高いことから、ソース領域１０と表示電極４
とが良好なオーミックコンタクトをとるためには、ソー
ス電極１９の表面が酸化されていないことが重要にな
る。近年、画素部５０の開口率を上げることにより、Ｌ
ＣＤの画質（明度）をさらに向上させることが求められ
ている。それには、コンタクトホール２１の径を小さく
する必要があり、ソース電極１９と表示電極４との接触
面積を小さくしなければならない。従って、ソース電極
１９と表示電極４とのコンタクト抵抗を低くすることが
ますます重要になっている。

【００１６】しかし、アルミ合金は大気中でも容易に酸
化されるため、ソース電極１９の形成後にＬＣＤを大気
中に晒しただけで、ソース電極１９の表面にはアルミ酸
化膜が形成されてしまう。そこで、コンタクトホール２
１の形成後にコンタクトホール２１底面に露出したソー
ス電極１９の表面をドライエッチングすることにより、
当該アルミ酸化膜を除去する方法が考えられる。ところ
が、ドライエッチングにおいてはプラズマが発生し、そ
のプラズマによってＴＦＴ６１がダメージを受けて素子
特性が劣化する恐れがある。また、ドライエッチングに
よって除去されたアルミ酸化膜がパーティクルとなって
各部に付着することにより、絶縁不良などの問題を引き
起こす恐れもある。

【００１７】さらに、表示電極４としてＩＴＯを用いた
場合、低抵抗で良質な表示電極４を形成するには、スパ
ッタ法によるＩＴＯ膜の形成を酸素とアルゴンの混合ガ
ス雰囲気中で行う必要がある。そのため、表示電極４の
形成前にソース電極１９の表面からアルミ酸化膜を除去
したとしても、表示電極４の形成時に酸素とアルゴンの
混合ガス雰囲気によってソース電極１９の表面が酸化さ
れることから、ソース電極１９上には再びアルミ酸化膜
が形成されてしまう。

【００１８】本発明は上記問題点を解決するためになさ
れたものであって、請求項１〜３に係る発明の目的は、
アルミ単体またはアルミ合金から成る層とＩＴＯ膜との
コンタクト抵抗を低くすることが可能な半導体装置の製
造方法を提供することにある。また、請求項４に係る発
明の目的は、半導体層とＩＴＯ膜とのコンタクト抵抗を
低くすることが可能な半導体装置の製造方法を提供する
ことにある。

【００１９】また、請求項５に係る発明の目的は、画質
の優れた表示装置を提供することにある。

【００２０】

【課題を解決するための手段】請求項１に記載の発明
は、アルミ単体またはアルミ合金から成る層と、その上
の高融点金属単体または高融点金属化合物から成る導電
膜とを、同じメタルスパッタ装置内で連続して形成する
工程と、前記導電膜の上にＩＴＯ膜を形成する工程と、
を備えたことをその要旨とする。

【００２１】請求項２に記載の発明は、アルミ単体また
はアルミ合金から成る層と、その上のチタンから成る導
電膜とを、同じメタルスパッタ装置内で連続して形成す
る工程と、前記導電膜の上にＩＴＯ膜を形成する工程
と、を備えたことをその要旨とする。請求項３に記載の
発明は、アルミ単体またはアルミ合金から成る層と、そ
の上のモリブデンから成る導電膜とを、同じメタルスパ
ッタ装置内で連続して形成する工程と、前記導電膜の上
にＩＴＯ膜を形成する工程と、を備えたことをその要旨
とする。

【００２２】請求項４に記載の発明は、請求項１〜３の
いずれか１項に記載の半導体装置の製造方法において、
前記アルミ単体またはアルミ合金から成る層が、半導体
層に接続されていることをその要旨とする。請求項５に
記載の発明は、請求項１〜４のいずれか１項に記載の半
導体装置の製造方法によって製造された半導体装置を画
素駆動素子として用いることをその要旨とする。

【００２３】請求項１〜４のいずれか１項に記載の発明
によれば、アルミ単体またはアルミ合金から成る層と前
記導電膜とを同じメタルスパッタ装置内で連続して形成
するため、前記層の表面が酸化することがなく、結果と
してアルミ単体またはアルミ合金から成る層とＩＴＯ膜
とのコンタクト抵抗を低くすることができる。請求項５
に記載の発明によれば、画素への信号の伝達を正確に行
うことが可能となるため、画質の優れた表示装置を得る
ことができる。

【００２４】ところで、特開平５−２７２４８号公報に
は、薄膜トランジスタ（本実施例のＴＦＴ６１に相当す
る）の半導体層（本実施例のソース領域１０に相当す
る）と画素電極（本実施例の表示電極４に相当する）と
の接続部に極薄金属膜を介在させた液晶表示装置が開示
されている。また、当該極薄金属膜としては、チタン，
タングステン，モリブデン，クロムなどの酸化しにくく
安定で高融点を有する金属を用いることが開示されてい
る。

【００２５】ところが、同公報には、本実施例における
アルミ合金から成るソース電極１９に相当する構成につ
いては一切開示されていない。その代わり、同公報で
は、本実施例におけるコンタクトホール１７の内部まで
表示電極４を形成した構成が開示されている。しかし、
ＩＴＯ薄膜のステップカバレッジは低いため、コンタク
トホール１７の内部まで完全に表示電極４を形成するこ
とは難しく、ソース領域１０と表示電極４との良好なコ
ンタクトを得ることはできない。特に、画素部５０の開
口率を上げるためにコンタクトホール１７の径を小さく
すると、コンタクトホール１７の内部で表示電極４の断
線を引き起こす可能性が大きくなる。

【００２６】しかも、同公報では、本実施例における層
間絶縁膜１５の上まで極薄金属膜を形成することから、
極薄金属膜の膜厚をできる限り薄くして絶縁不良を引き
起こさないようにしなければならない。しかし、極薄金
属膜の膜厚が薄いと、半導体層と画素電極とのコンタク
ト抵抗を十分に低減させることはできない。従って、同
公報に開示された発明では、本発明の作用および効果を
得ることは到底できない上に、予測し得るものでもな
い。ところで、特開平５−２４３５７９号公報には、Ｉ
ＴＯ薄膜とシリコン領域との間に少なくともチタン化合
物よりなる層を設けた半導体装置が開示されている。

【００２７】ところが、同公報の実施例１には、同一部
材を指すものと思われる「Ｔｉ化合物１０７」「Ｔｉ２
０７」「Ｔｉ層２０７」という３つの部材名称が混在し
て記載されており、「Ｔｉ２０７」および「Ｔｉ層２０
７」が「Ｔｉ化合物１０７」における「化合物」を省略
した記載であるのか、チタン単体をも含むものであるの
かが不明確である。

【００２８】また、同公報の実施例３には、本実施例に
おけるソース電極１９に相当する「Ａｌ１１１」とチタ
ン薄膜２３に相当する「ＴｉＮ又はＴｉＯＮ１０７」を
連続してスパッタする旨が記載されている。しかし、
「ＴｉＮ又はＴｉＯＮ１０７」がチタン単体を含むか否
かという点については何らの記載もなされていない。さ
らに、「ＴｉＮ又はＴｉＯＮ１０７」を設けることによ
る作用についての記載もなく、本実施例におけるチタン
薄膜２３を設けることによる作用および効果を想到する
ことは、例え当業者といえども困難である。

【００２９】尚、窒化チタンや窒酸化チタンなどのチタ
ン化合物の抵抗値はチタン単体に比べて非常に高いこと
から、チタン単体を用いた場合のような良好なオーミッ
クコンタクトを得ることはできない。さらに、チタン化
合物はヒロックを発生し易いという欠点もある。そし
て、同公報には、請求項に記載された「チタン化合物」
が化合物だけを指すのかチタン単体をも含むものである
のか否かという点について示唆すらもされていない。

【００３０】従って、同公報に開示された発明では、本
発明の作用および効果を得ることは到底できない上に、
予測し得るものでもない。

【００３１】

【発明の実施の形態】以下、本発明を具体化した一実施
例を図１〜図６に従って説明する。尚、本実施例におい
て、図７〜図９に示した従来例と同じ構成部材について
は符号を等しくしてその詳細な説明を省略する。図１
に、プレーナ型の多結晶シリコンＴＦＴをＴＦＴ６１と
して用いた透過型構成をとる本実施例のＬＣＤにおける
画素６０の概略断面を示す。本実施例において、図９に
示した従来例と異なるのは、ドレイン電極１８およびソ
ース電極１９の上にチタン単体の薄膜（以下、チタン薄
膜と略す）２３（膜厚；1000Å）が形成されている点だ
けである。すなわち、本実施例では、ソース電極１９と
表示電極４との間にチタン薄膜２３が形成されている。

【００３２】次に、本実施例の製造方法を順次説明す
る。 工程１（図２（ａ）参照）；透明絶縁基板１（石英ガラ
ス，高耐熱ガラス）上にノンドープの多結晶シリコン膜
６（膜厚；500 Å）を形成する。多結晶シリコン膜６の
形成方法には以下のものがある。 多結晶シリコン膜６を直接形成する方法；ＣＶＤ法ま
たはＰＶＤ法を用いる。ＣＶＤ法には常圧ＣＶＤ法，減
圧ＣＶＤ法，プラズマＣＶＤ法，光励起ＣＶＤ法などが
ある。また、ＰＶＤ法には蒸着法，ＥＢ（Electron Bea
m ）蒸着法，ＭＢＥ（Molecular Beam Epitaxy）法，ス
パッタ法などがある。

【００３３】この中では、モノシラン（ＳｉＨ₄）また
はジシラン（Ｓｉ₂Ｈ₆）の熱分解を利用する減圧ＣＶＤ
法が一般的であり、最も高品質な多結晶シリコン膜６を
形成することができる。減圧ＣＶＤ法では、処理温度が
550 ℃以下では非晶質、620℃以上では多結晶となる。
また、プラズマ中でのモノシランまたはジシランの熱分
解を利用するプラズマＣＶＤ法も用いられる。プラズマ
ＣＶＤ法の処理温度は300 ℃程度で、水素を添加すると
反応が促進されて非晶質シリコン膜が形成される。そし
て、不活性ガス（ヘリウム，ネオン，アルゴン，クリプ
トン，キセノン，ラドン）を添加するとプラズマが励起
され、同一の処理温度でも多結晶シリコン膜が形成され
る。

【００３４】非晶質シリコン膜を形成した後に多結晶
化させて多結晶シリコン膜６を形成する方法；固相成長
法または溶融再結晶化法を用いる。固相成長法は、非晶
質シリコン膜に600 ℃前後で20時間前後の長時間の熱処
理を行うことにより、固体のままで多結晶化させて多結
晶シリコン膜を得る方法である。溶融再結晶化法は、非
晶質シリコン膜の表面だけを溶融させて再結晶化を図り
ながら基板温度を600 ℃以下に保つ方法であり、レーザ
アニール法やＲＴＡ（Rapid Thermal Annealing ）法が
ある。レーザアニール法は、非晶質シリコン膜の表面に
レーザを照射して加熱溶融させる方法である。ＲＴＡ法
は、非晶質シリコン膜の表面にランプ光を照射して加熱
溶融させる方法である。

【００３５】このように、固相成長法または溶融再結晶
化法を用いて基板温度が600 ℃以上にならないようにす
れば、透明絶縁基板として高耐熱ガラスを用いることが
できる。石英ガラスは大型化に伴って著しく高価になる
上に現在のところ大型化には限りがあるため、基板の寸
法が制約を受ける。そのため、コスト的に見合うＬＣＤ
のパネルサイズは２型以下となり、ビデオカメラのビュ
ーファインダ用や液晶プロジェクタ用としては十分に使
用できるものの、直視用としてはパネルサイズが小さす
ぎて使用できない。一方、通常のガラス（高耐熱ガラ
ス）は石英ガラスの約1/10の価格で寸法にも制限がな
い。現在、ＬＣＤ用に市販されている高耐熱ガラス（例
えば、米国Corning Inc.製の「7059」）では600 ℃程度
の耐熱温度がある。そこで、透明絶縁基板に通常のガラ
ス（高耐熱ガラス）を使えるように、多結晶シリコンＴ
ＦＴを600 ℃程度以下の低温の工程（低温プロセスと呼
ばれる）を使って形成することが求められている。尚、
多結晶シリコンＴＦＴを1000℃程度の高温の工程で形成
する場合は、低温プロセスに対して高温プロセスと呼ば
れる。

【００３６】次に、多結晶シリコン膜６上にゲート絶縁
膜７および誘電体膜１２（膜厚；1000Å) を同時に形成
する。ゲート絶縁膜７および誘電体膜１２の形成方法に
は以下のものがある。 [1] 酸化法を用いてシリコン酸化膜を形成する方法；高
温酸化法（乾燥酸素を用いるドライ酸化法，湿った酸素
を用いるウェット酸化法，水蒸気雰囲気中での酸化
法），低温酸化法（高圧水蒸気雰囲気中での酸化法，酸
素プラズマ中での酸化法），陽極酸化法などを用いる。

【００３７】[2] 被着法を用いてシリコン酸化膜，シリ
コン窒化膜，シリコン窒酸化膜（ＳｉＯxＮy）を形成す
る方法；ＣＶＤ法やＰＶＤ法を用いる。また、各膜を組
み合わせて多層構造にする方法もある。ＣＶＤ法による
シリコン酸化膜の形成には、モノシランまたはジシラン
の熱分解，有機オキシシラン（ＴＥＯＳなど）の熱分
解，ハロゲン化珪素の加水分解などを用いる。ＣＶＤ法
によるシリコン窒化膜の形成には、アンモニアおよびジ
クロルシラン（ＳｉＨ₂Ｃｌ₂），アンモニアおよびモノ
シラン，窒素およびモノシランなどの熱分解などを用い
る。シリコン窒酸化膜は酸化膜と窒化膜の両膜の特性を
もつもので、ＣＶＤ法によるシリコン窒化膜の形成の系
に酸化窒素（Ｎ₂Ｏ）を少量導入することで形成でき
る。

【００３８】尚、ゲート絶縁膜７および誘電体膜１２の
形成方法にも高温プロセスおよび低温プロセスがある。
高温プロセスでは、一般に前記した高温酸化法が用いら
れる。一方、低温プロセスでは、一般に前記した酸素プ
ラズマ中での酸化法や被着法などが用いられ、処理温度
が600 ℃程度以下に抑えられる。 工程２（図示略）；誘電体膜１２を除くゲート絶縁膜７
上だけにレジストパターンを形成する。

【００３９】次に、当該レジストパターンをマスクとし
て多結晶シリコン膜６に蓄積電極１１を形成する。蓄積
電極１１の形成方法にも高温プロセスおよび低温プロセ
スがある。高温プロセスでは、不純物をイオン注入後に
高温の熱処理を行って不純物を活性化させる。低温プロ
セスでは、ホスフィンガス（ＰＨ₃）またはジボランガ
ス（Ｂ₂Ｈ₆）と水素ガスとの混合ガスによるイオンシャ
ワーを照射することで、特別な熱処理工程を設けること
なく不純物の注入と活性化を同時に行う。尚、低温プロ
セスでは、不純物イオンを注入後に600 ℃程度以下の低
温で数時間〜数十時間の熱処理を行うことで不純物を活
性化させる方法もある。このとき、ゲート絶縁膜７上に
はレジストパターンが形成されているため、ゲート絶縁
膜７下の多結晶シリコン膜６（ソース領域１０およびド
レイン領域９、各領域９，１０間のチャネル領域）に不
純物が注入されることはなく、ゲート絶縁膜７下の多結
晶シリコン膜６はノンドープのままに保たれる。

【００４０】続いて、当該レジストパターンを除去す
る。 工程３（図２（ｂ）参照）；ゲート絶縁膜７および誘電
体膜１２の上に、それぞれゲート電極８および対向電極
２２（膜厚；3000Å) を同時に形成して所望の形状にパ
ターニングする。ゲート電極８および対向電極２２の材
質としては、不純物がドープされた多結晶シリコン（ド
ープドポリシリコン），金属シリサイド，ポリサイド，
高融点金属単体，その他の金属などが用いられ、その形
成にはＣＶＤ法またはＰＶＤ法が用いられる。

【００４１】次に、ゲート電極８および対向電極２２の
上に絶縁膜１４を形成する。絶縁膜１４としてはシリコ
ン酸化膜，シリコン窒化膜，シリコン窒酸化膜などが用
いられ、その形成にはＣＶＤ法またはＰＶＤ法が用いら
れる。続いて、自己整合技術により、絶縁膜１４および
ゲート電極８をマスクとして多結晶シリコン膜６に低濃
度領域９ａ，１０ａを形成する。低濃度領域９ａ，１０
ａの形成方法は、注入する不純物の濃度が低い点を除け
ば蓄積電極１１のそれと同じである。

【００４２】ところで、絶縁膜１４を形成するのは、低
濃度領域９ａ，１０ａの形成時にゲート電極８および対
向電極２２にも不純物が注入されるのを防ぐためであ
る。特に、ゲート電極８および対向電極２２としてドー
プドポリシリコンを用いた場合には、低濃度領域９ａ，
１０ａの形成時に不純物が注入されると抵抗値が増大す
る恐れがあるため、絶縁膜１４は不可欠である。

【００４３】工程４（図２（ｃ）参照）；ゲート電極８
および対向電極２２の側壁に絶縁膜１３を形成する。絶
縁膜１３の形成方法は絶縁膜１４のそれと同じである。
次に、各絶縁膜１３，１４上にサイドウォールスペーサ
としてのレジストパターンRPを形成する。続いて、自己
整合技術により、レジストパターンRPをマスクとして多
結晶シリコン膜６に高濃度領域９ｂ，１０ｂを形成す
る。高濃度領域９ｂ，１０ｂの形成方法は蓄積電極１１
のそれと同じである。

【００４４】その後、レジストパターンRPを除去する。 工程５（図３参照）；デバイスの全面に層間絶縁膜１５
を形成する。層間絶縁膜１５としてはシリコン酸化膜，
シリコン窒化膜，シリコン窒酸化膜，シリケートガラス
などが用いられ、その形成にはＣＶＤ法またはＰＶＤ法
が用いられる。また、各膜を組み合わせて多層構造とす
る方法もある。例えば、ノンドープのシリコン酸化膜
（以下、ＮＳＧ膜という）でＢＰＳＧ（Boron-doped Ph
ospho-Silicate Glass）膜を挟んだ構造（ＮＳＧ／ＢＰ
ＳＧ／ＮＳＧ）で層間絶縁膜１５を構成し、ＢＰＳＧ膜
の形成後にリフローを行うことにより、層間絶縁膜１５
の段差被覆性を向上させる方法がある。

【００４５】次に、異方性エッチングにより、層間絶縁
膜１５に各コンタクトホール１６，１７を形成する。続
いて、デバイスを水素プラズマ中に晒すことにより、多
結晶シリコン膜６の水素化処理を行う。水素化処理と
は、多結晶シリコンの結晶欠陥部分に水素原子を結合さ
せることにより、欠陥を減らして結晶構造を安定化さ
せ、電界効果移動度を高める方法である。これにより、
ＴＦＴ６１の素子特性を向上させることができる。

【００４６】工程６（図４参照）；スパッタ法により、
各コンタクトホール１６，１７内を含むデバイスの全面
にアルミ合金膜（Ａｌ−１％Ｓｉ−0.5 ％Ｃｕ）を堆積
し、連続して、アルミ合金膜上にチタン薄膜２３を堆積
する。次に、当該アルミ合金膜およびチタン薄膜２３を
所望の形状にパターニングすることにより、ドレイン電
極１８およびソース電極１９を形成する。

【００４７】このとき、アルミ合金膜とチタン薄膜２３
とを同じメタルスパッタ装置内で連続して形成すれば、
当該アルミ合金膜の表面が酸化されることはない。その
ため、ドレイン電極１８およびソース電極１９の表面に
アルミ酸化膜が形成されるのを防止することができる。
また、チタン単体の抵抗値は極めて低い上に、チタン薄
膜２３の膜厚は極めて薄い。そのため、チタン薄膜２３
を介すことで、ソース電極１９と表示電極４との間のコ
ンタクト抵抗が増大することはない。

【００４８】尚、アルミ合金膜に１％という過飽和なシ
リコンを含有させるのは、多結晶シリコン膜６からドレ
イン電極１８およびソース電極１９の中へシリコンが取
り込まれるのを防止するためである。また、アルミ合金
膜に銅を添加させるのは、ドレイン電極１８およびソー
ス電極１９のエレクトロマイグレーション耐性およびス
トレスマイグレーション耐性を向上させるためである。

【００４９】また、チタン薄膜２３の反射率はアルミ合
金膜に比べて低いため、アルミ合金膜だけをパターニン
グする場合に比べ、チタン薄膜２３を設けた場合には微
細な形状を正確にパターニングすることができる。 工程７（図５参照）；デバイスの全面に絶縁膜２０（膜
厚；10000 Å）を形成する。絶縁膜２０としてはシリコ
ン酸化膜，シリコン窒化膜，シリコン窒酸化膜などが用
いられ、その形成にはＣＶＤ法またはＰＶＤ法が用いら
れる。

【００５０】工程８（図６参照）；異方性エッチングに
より、絶縁膜２０にコンタクトホール２１を形成する。
次に、スパッタ法により、コンタクトホール２１内を含
むデバイスの全面にＩＴＯ膜２４を堆積する。このと
き、低抵抗で良質なＩＴＯ膜２４を形成するには、酸素
とアルゴンの混合ガス雰囲気中でスパッタ法を行う必要
がある。そのため、ＩＴＯ膜２４の形成時の酸素とアル
ゴンの混合ガス雰囲気によってチタン薄膜２３の表面が
酸化され、酸化チタン膜が形成される。しかし、酸化チ
タンの抵抗値はチタン単体と同程度に低いため、チタン
薄膜２３の表面が酸化して酸化チタン膜が形成されたと
しても、ソース電極１９と表示電極４との間のコンタク
ト抵抗が増大することはない。

【００５１】工程９（図１参照）；ＩＴＯ膜２４を所望
の形状にパターニングして表示電極４（膜厚；2000Å）
を形成する。次に、上記の製造工程によってＴＦＴ６１
および補助容量ＣS が作成された透明絶縁基板１と、表
面に共通電極５が形成された透明絶縁基板２とを相対向
させ、その間に液晶を封入して液晶層３を形成すること
で、ＬＣＤの画素部５０が完成する。

【００５２】ところで、透明絶縁基板１に高耐熱ガラス
を用いた場合には、多結晶シリコン膜４の形成時だけで
なく、表示電極４の形成までの全工程に渡って低温プロ
セスを用いなければならない。このように、本実施例に
おいては、酸化しても抵抗値がほとんど増大しないチタ
ン薄膜２３をソース電極１９の上に形成している。それ
により、ソース電極１９と表示電極４との間のコンタク
ト抵抗が増大するのを防止することが可能になり、ソー
ス領域１０と表示電極４とのオーミックコンタクトを良
好にとることができる。

【００５３】その結果、ドレイン配線Ｄn に印加された
データ信号を正確に画素６０へ書き込むことが可能にな
り、ＬＣＤの画質を向上させることができる。また、ソ
ース電極１９と表示電極４とのコンタクト抵抗が低くな
るため、コンタクトホール２１の径を小さくすることが
できる。それにより、画素部５０の開口率が上がるた
め、ＬＣＤの画質（明度）をさらに向上させることがで
きる。

【００５４】ところで、チタン薄膜２３の膜厚はコンタ
クトホール２１の形成時のオーバーエッチング量に合わ
せて任意に設定すればよい（要は、チタン薄膜２３が完
全に除去されてしまわなければよい）。そのオーバエッ
チング量をどの程度に設定するかは、絶縁膜２０の均一
性やエッチング速度の均一性などによって決定される。
プロセスの制御性が良好であれば、チタン薄膜２３の膜
厚は100Å以上あればよい。

【００５５】また、チタン薄膜２３の反射率は低いた
め、ドレイン電極１８およびソース電極１９のパターニ
ング時には反射防止膜として機能し、微細な各電極１
８，１９の形状を正確にパターニングすることができ
る。その結果、画素部５０の開口率が上がるため、ＬＣ
Ｄの画質（明度）をさらに向上させることができる。
尚、上記実施例は以下のように変更してもよく、その場
合でも同様の作用および効果を得ることができる。 （１）チタン薄膜２３を、酸化しても導電性を示す導電
膜または酸化しない導電膜に置き代える。また、複数の
導電膜を組み合わせて多層構造にする。酸化しても導電
性を示す導電膜としては、チタン化合物（窒化チタン，
窒酸化チタン，チタンタングステン，チタンシリサイド
など）の薄膜，高融点金属単体（モリブデン，ニッケ
ル，タンタル，マンガン，バナジウムなど）の薄膜，高
融点金属化合物の薄膜がある。また、酸化しない導電膜
としてが金などの薄膜がある。尚、それらの導電膜の反
射率が低ければ、ドレイン電極１８およびソース電極１
９のパターニング時に反射防止膜として機能するため、
さらに有効となる。

【００５６】（２）ＴＦＴ６１を、ＬＤＤ構造ではなく
ＳＤ（Single Drain）構造またはダブルゲート構造とす
る。 （３）ドレイン領域９とソース領域１０との間のチャネ
ル領域に不純物をドーピングしてＴＦＴ６１の閾値電圧
（Ｖth）を制御する。固相成長法で形成された多結晶シ
リコン膜６を能動層とするＴＦＴ６１においては、ｎチ
ャネルトランジスタではディプレッション方向に閾値電
圧がシフトし、ｐチャネルトランジスタではエンハンス
メント方向に閾値電圧がシフトする傾向にある。特に、
水素化処理を行った場合には、その傾向がより顕著とな
る。この閾値電圧のシフトを抑えるには、チャネル領域
に不純物をドーピングすればよい。

【００５７】（４）ＴＦＴ６１を、プレーナ型ではなく
逆プレーナ型，スタガ型，逆スタガ型などの他の構造の
ＴＦＴに置き代える。 （５）ＴＦＴ６１を、多結晶シリコンＴＦＴではなく非
晶質シリコンＴＦＴに置き代える。 （６）ソース電極１９を、アルミ合金ではない他の導電
材料によって形成する。そのような導電材料としては、
高融点金属単体の薄膜，高融点金属化合物，金属シリサ
イド，ドープドポリシリコンなどがある。

【００５８】（７）ＴＦＴ６１を、ＩＴＯから成る表示
電極とアルミ配線とが接続された構造をとる画素駆動素
子（例えば、ＲＤ（Ring Diode）など）に置き代える。

【００５９】

【発明の効果】以上詳述したように請求項１〜３のいず
れかの発明によれば、アルミ単体またはアルミ合金から
成る層とＩＴＯ膜とのコンタクト抵抗を低くすることが
可能な半導体装置の製造方法を提供することができる。
また、請求項４の発明によれば、半導体層とＩＴＯ膜と
のコンタクト抵抗を低くすることが可能な半導体装置の
製造方法を提供することができる。

【００６０】また、請求項５の発明によれば、画質の優
れた表示装置を提供することができる。

【図面の簡単な説明】

【図１】 一実施例の画素の概略断面図。

【図２】 一実施例の製造方法を説明するための概略断
面図。

【図３】 一実施例の製造方法を説明するための概略断
面図。

【図４】 一実施例の製造方法を説明するための概略断
面図。

【図５】 一実施例の製造方法を説明するための概略断
面図。

【図６】 一実施例の製造方法を説明するための概略断
面図。

【図７】 アクティブマトリックス方式ＬＣＤのブロッ
ク構成図。

【図８】 画素の等価回路図。

【図９】 従来例の画素の概略断面図。

【符号の説明】

６ 半導体層としての多結晶シリコン膜 １９ アルミ単体またはアルミ合金から成る層としての
ソース電極 ２１ ＩＴＯ膜としての表示電極 ２３ チタン薄膜 ２４ ＩＴＯ膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１６Ｕ ６２７Ｂ (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/1362 G02F 1/1343 G02F 1/13 101 H01L 21/00 H01L 29/78

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 アルミ単体またはアルミ合金から成る層
   と、その上の高融点金属単体または高融点金属化合物か
   ら成る導電膜とを、同じメタルスパッタ装置内で連続し
   て形成する工程と、 前記導電膜の上にＩＴＯ膜を形成する工程と、を備えた
   ことを特徴とする半導体装置の製造方法。
2. 【請求項２】 アルミ単体またはアルミ合金から成る層
   と、その上のチタンから成る導電膜とを、同じメタルス
   パッタ装置内で連続して形成する工程と、 前記導電膜の上にＩＴＯ膜を形成する工程と、を備えた
   ことを特徴とする半導体装置の製造方法。
3. 【請求項３】 アルミ単体またはアルミ合金から成る層
   と、その上のモリブデンから成る導電膜とを、同じメタ
   ルスパッタ装置内で連続して形成する工程と、 前記導電膜の上にＩＴＯ膜を形成する工程と、を備えた
   ことを特徴とする半導体装置の製造方法。
4. 【請求項４】 前記アルミ単体またはアルミ合金から成
   る層が、半導体層に接続されていることを特徴とする請
   求項１〜３のいずれか１項に記載の半導体装置の製造方
   法。
5. 【請求項５】 請求項１〜４のいずれか１項に記載の半
   導体装置の製造方法によって製造された半導体装置を画
   素駆動素子として用いることを特徴とした表示装置。