JPH11251599A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
- Publication number
- JPH11251599A JPH11251599A JP5483698A JP5483698A JPH11251599A JP H11251599 A JPH11251599 A JP H11251599A JP 5483698 A JP5483698 A JP 5483698A JP 5483698 A JP5483698 A JP 5483698A JP H11251599 A JPH11251599 A JP H11251599A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- oxide layer
- polycrystalline silicon
- film
- silicon thin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【課題】 簡略な工程により多結晶シリコン薄膜の表面
の凹凸を平坦化することにより、その上に設けられるゲ
ート絶縁膜などの膜厚を全面で均一にし、絶縁膜の耐圧
性を向上させることを目的とする。 【解決手段】 多結晶シリコン表面の凸部が凹部よりも
早く酸化することを利用し、多結晶シリコンの表面を強
制的に酸化させ、その表面の酸化部分をエッチングする
ことで凹凸を緩和し、平坦化することができる。
の凹凸を平坦化することにより、その上に設けられるゲ
ート絶縁膜などの膜厚を全面で均一にし、絶縁膜の耐圧
性を向上させることを目的とする。 【解決手段】 多結晶シリコン表面の凸部が凹部よりも
早く酸化することを利用し、多結晶シリコンの表面を強
制的に酸化させ、その表面の酸化部分をエッチングする
ことで凹凸を緩和し、平坦化することができる。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜半導体装置の製
造方法に関し、より詳細には、薄膜状の多結晶シリコン
が形成されてなる薄膜トランジスタなどの薄膜半導体装
置の製造方法に関する。
造方法に関し、より詳細には、薄膜状の多結晶シリコン
が形成されてなる薄膜トランジスタなどの薄膜半導体装
置の製造方法に関する。
【０００２】
【従来の技術】薄膜状の多結晶シリコンを用いた薄膜半
導体装置は、液晶表示装置におけるスイッチング素子
や、各種の光学式読み取りセンサなどの広範な分野にお
いて応用されている。例えば、薄膜トランジスタの場合
には、ガラス基板上にアモルファス（非晶質状）シリコ
ン薄膜を堆積し、結晶化して多結晶シリコンからなる薄
膜トランジスタを製造することができる。この場合、ア
モルファスシリコン薄膜の上面からエキシマレーザを照
射することにより、アモルファスシリコン薄膜を結晶化
して多結晶シリコンの薄膜とし、この多結晶シリコン薄
膜を素子分離して薄膜トランジスタを形成することがで
きる。
導体装置は、液晶表示装置におけるスイッチング素子
や、各種の光学式読み取りセンサなどの広範な分野にお
いて応用されている。例えば、薄膜トランジスタの場合
には、ガラス基板上にアモルファス（非晶質状）シリコ
ン薄膜を堆積し、結晶化して多結晶シリコンからなる薄
膜トランジスタを製造することができる。この場合、ア
モルファスシリコン薄膜の上面からエキシマレーザを照
射することにより、アモルファスシリコン薄膜を結晶化
して多結晶シリコンの薄膜とし、この多結晶シリコン薄
膜を素子分離して薄膜トランジスタを形成することがで
きる。
【０００３】
【発明が解決しようとする課題】しかし、このようにし
て得られた多結晶シリコン薄膜の表面には凹凸が発生す
る。このような凹凸のある多結晶シリコン薄膜の上に
は、ゲート絶縁膜層を堆積し、さらにその上にはゲート
電極を形成する必要がある。多結晶シリコン薄膜とゲー
ト電極との間に形成されるゲート絶縁膜は、その絶縁性
が重要であり、多結晶シリコン薄膜とゲート電極との間
に印加される十分大きな電位差に耐えられる耐圧性が要
求される。しかし、多結晶シリコン膜の表面に凹凸があ
ると、ゲート絶縁膜が不均一になりやすく、また、凸状
部分には電界が集中しやすくなる。特に、多結晶シリコ
ン表面の高い突起や鋭利な形を持つ突起部では、ゲート
絶縁膜厚が非常に薄くなり、電界も集中する。そして、
多結晶シリコンと電極の間に電圧差が生じた場合に絶縁
膜が電気的に破壊しやすくなり、ゲート絶縁膜の耐圧性
に悪影響を及ぼすこととなる。
て得られた多結晶シリコン薄膜の表面には凹凸が発生す
る。このような凹凸のある多結晶シリコン薄膜の上に
は、ゲート絶縁膜層を堆積し、さらにその上にはゲート
電極を形成する必要がある。多結晶シリコン薄膜とゲー
ト電極との間に形成されるゲート絶縁膜は、その絶縁性
が重要であり、多結晶シリコン薄膜とゲート電極との間
に印加される十分大きな電位差に耐えられる耐圧性が要
求される。しかし、多結晶シリコン膜の表面に凹凸があ
ると、ゲート絶縁膜が不均一になりやすく、また、凸状
部分には電界が集中しやすくなる。特に、多結晶シリコ
ン表面の高い突起や鋭利な形を持つ突起部では、ゲート
絶縁膜厚が非常に薄くなり、電界も集中する。そして、
多結晶シリコンと電極の間に電圧差が生じた場合に絶縁
膜が電気的に破壊しやすくなり、ゲート絶縁膜の耐圧性
に悪影響を及ぼすこととなる。
【０００４】従来、多結晶シリコン膜の凹凸を発生させ
ないことを目的としてさまざまな方法が考案されてきた
が、いずれも実現が難しく凹凸の発生は避け難い。そこ
で、発生した凹凸を平坦化する方法として、化学研磨
（Chemical Mechanical Polishing）などの方法も提案
されている。しかし、研磨処理に要する時間が多大であ
ること、また、大きな面積で均一に効果を出すのが難し
いなどの問題点があり、これも現実的ではなかった。
ないことを目的としてさまざまな方法が考案されてきた
が、いずれも実現が難しく凹凸の発生は避け難い。そこ
で、発生した凹凸を平坦化する方法として、化学研磨
（Chemical Mechanical Polishing）などの方法も提案
されている。しかし、研磨処理に要する時間が多大であ
ること、また、大きな面積で均一に効果を出すのが難し
いなどの問題点があり、これも現実的ではなかった。
【０００５】本発明はかかる点に鑑みてなされたもので
ある。すなわち、その目的は、簡略な工程により多結晶
シリコン薄膜の表面の凹凸を平坦化することにより、そ
の上に設けられるゲート絶縁膜などの膜厚を全面で均一
にし、絶縁膜の耐圧性を向上させることにある。
ある。すなわち、その目的は、簡略な工程により多結晶
シリコン薄膜の表面の凹凸を平坦化することにより、そ
の上に設けられるゲート絶縁膜などの膜厚を全面で均一
にし、絶縁膜の耐圧性を向上させることにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明では多結晶シリコン表面の凸部が凹部よりも
早く酸化することを利用し、強制的に酸化させた多結晶
シリコンの表面酸化部分をエッチングすることで凹凸を
緩和し、平坦化する。
に、本発明では多結晶シリコン表面の凸部が凹部よりも
早く酸化することを利用し、強制的に酸化させた多結晶
シリコンの表面酸化部分をエッチングすることで凹凸を
緩和し、平坦化する。
【０００７】すなわち、本発明の薄膜半導体装置の製造
方法は、多結晶状のシリコン薄膜を形成する工程と、前
記シリコン薄膜の表面を酸化して酸化層を形成する工程
と、前記酸化層を除去する工程と、を備えたことを特徴
とする。
方法は、多結晶状のシリコン薄膜を形成する工程と、前
記シリコン薄膜の表面を酸化して酸化層を形成する工程
と、前記酸化層を除去する工程と、を備えたことを特徴
とする。
【０００８】または、非晶質状のシリコン層を形成する
工程と、前記非晶質状のシリコン層を結晶化させて多結
晶状のシリコン薄膜を形成する工程と、前記多結晶状の
シリコン薄膜の表面を酸化して酸化層を形成する工程
と、前記酸化層を除去する工程と、を備えたことを特徴
とする。
工程と、前記非晶質状のシリコン層を結晶化させて多結
晶状のシリコン薄膜を形成する工程と、前記多結晶状の
シリコン薄膜の表面を酸化して酸化層を形成する工程
と、前記酸化層を除去する工程と、を備えたことを特徴
とする。
【０００９】ここで、前記多結晶状のシリコン薄膜を形
成する前記工程は、エキシマレーザアニール法を用いる
ことを特徴とする。
成する前記工程は、エキシマレーザアニール法を用いる
ことを特徴とする。
【００１０】また、前記酸化層を除去する前記工程は、
前記多結晶状のシリコン薄膜に対するエッチング速度よ
りも前記酸化層に対するエッチング速度の方が大なるエ
ッチング法によることを特徴とする。
前記多結晶状のシリコン薄膜に対するエッチング速度よ
りも前記酸化層に対するエッチング速度の方が大なるエ
ッチング法によることを特徴とする。
【００１１】また、前記酸化層を形成する前記工程は、
オゾンまたは酸素のプラズマによることを特徴とする。
オゾンまたは酸素のプラズマによることを特徴とする。
【００１２】また、前記酸化層を除去する前記工程は、
ウェットエッチング法またはドライエッチング法による
ものであることを特徴とする。
ウェットエッチング法またはドライエッチング法による
ものであることを特徴とする。
【００１３】また、前記酸化層を形成する前記工程と、
前記酸化層を除去する前記工程とをこの順序で２回以上
繰り返すことを特徴とする。
前記酸化層を除去する前記工程とをこの順序で２回以上
繰り返すことを特徴とする。
【００１４】
【発明の実施の形態】以下、図面を参照しつつ本発明の
実施の形態について説明する。図１は、本発明の実施の
形態を表す概略工程断面図である。すなわち、同図は、
薄膜半導体装置の製造工程の一部を表し、具体的には、
多結晶シリコンの表面を平坦化する過程を示す模式図で
ある。同図（ａ）において、符号１はガラス基板、２は
アンダーコート層として設けたシリコン酸化膜層、３は
アモルファスシリコン薄膜３を表す。シリコン酸化膜層
２やアモルファスシリコン層３は、例えば、プラズマＣ
ＶＤ法により堆積することができる。
実施の形態について説明する。図１は、本発明の実施の
形態を表す概略工程断面図である。すなわち、同図は、
薄膜半導体装置の製造工程の一部を表し、具体的には、
多結晶シリコンの表面を平坦化する過程を示す模式図で
ある。同図（ａ）において、符号１はガラス基板、２は
アンダーコート層として設けたシリコン酸化膜層、３は
アモルファスシリコン薄膜３を表す。シリコン酸化膜層
２やアモルファスシリコン層３は、例えば、プラズマＣ
ＶＤ法により堆積することができる。
【００１５】次に、同図（ｂ）に示したように、アモル
ファスシリコン層３を多結晶化する。具体的には、エキ
シマレーザを照射し、ごく短時間アモルファスシリコン
層３を溶融させた後に再度固化させることにより、多結
晶シリコン薄膜４を形成する。この結晶化工程において
は、結晶成長によって多数の結晶粒が形成される。その
結果として、多結晶シリコン薄膜４の表面は、図示した
ように凹凸状になる。
ファスシリコン層３を多結晶化する。具体的には、エキ
シマレーザを照射し、ごく短時間アモルファスシリコン
層３を溶融させた後に再度固化させることにより、多結
晶シリコン薄膜４を形成する。この結晶化工程において
は、結晶成長によって多数の結晶粒が形成される。その
結果として、多結晶シリコン薄膜４の表面は、図示した
ように凹凸状になる。
【００１６】次に、同図（ｃ）に示したように、多結晶
シリコン薄膜４の表面を酸化する。具体的には、例え
ば、オゾン（Ｏ3）を含有したオゾン水などの酸化剤と
接触させることにより、多結晶シリコン薄膜４の表面を
容易に酸化することができる。その結果として、多結晶
シリコン薄膜４の表層部分にシリコン酸化膜に近い組成
の酸化層５が形成される。その際、多結晶シリコン薄膜
４の表面の凸状に突出した部分は、凹状に窪んだ部分よ
りも酸化剤に曝されやすく、また表面部分も大きいた
め、早く酸化が進行する。つまり、多結晶シリコン薄膜
４の表面に形成される酸化層５の層厚は均一ではなく、
図示したように凸状部においては厚く、凹状部において
は薄く形成される。
シリコン薄膜４の表面を酸化する。具体的には、例え
ば、オゾン（Ｏ3）を含有したオゾン水などの酸化剤と
接触させることにより、多結晶シリコン薄膜４の表面を
容易に酸化することができる。その結果として、多結晶
シリコン薄膜４の表層部分にシリコン酸化膜に近い組成
の酸化層５が形成される。その際、多結晶シリコン薄膜
４の表面の凸状に突出した部分は、凹状に窪んだ部分よ
りも酸化剤に曝されやすく、また表面部分も大きいた
め、早く酸化が進行する。つまり、多結晶シリコン薄膜
４の表面に形成される酸化層５の層厚は均一ではなく、
図示したように凸状部においては厚く、凹状部において
は薄く形成される。
【００１７】次に、図１（ｄ）に示したように、表面の
酸化層５を除去する。具体的には、希フッ酸のような、
シリコン酸化膜と多結晶シリコンでエッチング選択性の
大きい溶液を用いてエッチングすると、多結晶シリコン
表面の酸化層５のみが優先的にエッチングされる。その
際、より早く酸化を受けた凸状部では凹状部よりもエッ
チングされる量が多いので、多結晶シリコン薄膜４が平
坦化される。
酸化層５を除去する。具体的には、希フッ酸のような、
シリコン酸化膜と多結晶シリコンでエッチング選択性の
大きい溶液を用いてエッチングすると、多結晶シリコン
表面の酸化層５のみが優先的にエッチングされる。その
際、より早く酸化を受けた凸状部では凹状部よりもエッ
チングされる量が多いので、多結晶シリコン薄膜４が平
坦化される。
【００１８】本発明においては、この酸化層の除去の工
程において、酸化層５のエッチング速度の方が多結晶シ
リコン薄膜４のエッチング速度よりもより大きいエッチ
ング方法を用いることが望ましい。その理由は、仮に両
者のエッチング速度が同一であると、エッチング後も酸
化層５の表面の凹凸形状がそのまま多結晶シリコン薄膜
に反映されることとなり、一方、多結晶シリコン薄膜４
のエッチング速度の方が大きいと、酸化層５の層厚が薄
い部分、すなわち多結晶シリコン薄膜の凹部において多
結晶シリコン薄膜４のエッチングが先に始まり、その結
果として、凹部が凸部よりも多量にエッチングされ、多
結晶シリコン薄膜４の凹凸がさらに強調されることとな
るからである。
程において、酸化層５のエッチング速度の方が多結晶シ
リコン薄膜４のエッチング速度よりもより大きいエッチ
ング方法を用いることが望ましい。その理由は、仮に両
者のエッチング速度が同一であると、エッチング後も酸
化層５の表面の凹凸形状がそのまま多結晶シリコン薄膜
に反映されることとなり、一方、多結晶シリコン薄膜４
のエッチング速度の方が大きいと、酸化層５の層厚が薄
い部分、すなわち多結晶シリコン薄膜の凹部において多
結晶シリコン薄膜４のエッチングが先に始まり、その結
果として、凹部が凸部よりも多量にエッチングされ、多
結晶シリコン薄膜４の凹凸がさらに強調されることとな
るからである。
【００１９】本発明において、酸化層５の除去方法とし
て望ましいものの一例を挙げると、前述した希フッ酸の
他に、緩衝ＨＦ（ＢＨＦ）（ＮＨ4Ｆ：ＨＦ＝７：１）
あるいはｐ−エッチ液（ＨＦ：ＨＮＯ3：Ｈ2Ｏ＝３：
２：６０）を用いるウェットエッチングや、ＣＨ4、あ
るいはＣＨ4＋Ｈ2、あるいはＣＨＦ3＋Ｏ2、あるいはＣ
3Ｆ8等を用いるドライエッチングなどを挙げることがで
きる。
て望ましいものの一例を挙げると、前述した希フッ酸の
他に、緩衝ＨＦ（ＢＨＦ）（ＮＨ4Ｆ：ＨＦ＝７：１）
あるいはｐ−エッチ液（ＨＦ：ＨＮＯ3：Ｈ2Ｏ＝３：
２：６０）を用いるウェットエッチングや、ＣＨ4、あ
るいはＣＨ4＋Ｈ2、あるいはＣＨＦ3＋Ｏ2、あるいはＣ
3Ｆ8等を用いるドライエッチングなどを挙げることがで
きる。
【００２０】以上説明したように、本発明によれば、簡
単な工程で、極めて効果的に多結晶シリコン薄膜４の表
面を平坦化することができる。
単な工程で、極めて効果的に多結晶シリコン薄膜４の表
面を平坦化することができる。
【００２１】ここで、多結晶シリコン薄膜４の上に図示
しないゲート絶縁膜を設ける場合には、多結晶シリコン
の表面凹凸の高さがゲート絶縁膜の耐圧に影響を与える
が、さらに、その突起の形がより鋭利であるほど、ゲー
ト絶縁膜の耐圧性が劣化する。本発明によれば、多結晶
シリコン薄膜の表面を強制的に酸化しエッチングするこ
とにより突起の先端形状をより丸みを帯びるものにする
ことができる。その結果として、ＣＶＤ法によるゲート
絶縁膜の堆積がより均一となり、耐圧性をさらに向上す
ることができる。
しないゲート絶縁膜を設ける場合には、多結晶シリコン
の表面凹凸の高さがゲート絶縁膜の耐圧に影響を与える
が、さらに、その突起の形がより鋭利であるほど、ゲー
ト絶縁膜の耐圧性が劣化する。本発明によれば、多結晶
シリコン薄膜の表面を強制的に酸化しエッチングするこ
とにより突起の先端形状をより丸みを帯びるものにする
ことができる。その結果として、ＣＶＤ法によるゲート
絶縁膜の堆積がより均一となり、耐圧性をさらに向上す
ることができる。
【００２２】なお、多結晶シリコン薄膜４の表面を酸化
する方法は、前述したオゾン水による方法に限定されな
い。その他にも、例えば、過酸化水素などを含む酸化性
の溶液に曝す方法や、酸素を含む雰囲気中において適宜
加熱する方法や、酸素プラズマに曝す方法など各種の方
法を挙げることができる。また、多結晶シリコン薄膜４
の表面に酸化シリコンなどの酸素を含有する層を堆積
し、加熱処理をしても良い。
する方法は、前述したオゾン水による方法に限定されな
い。その他にも、例えば、過酸化水素などを含む酸化性
の溶液に曝す方法や、酸素を含む雰囲気中において適宜
加熱する方法や、酸素プラズマに曝す方法など各種の方
法を挙げることができる。また、多結晶シリコン薄膜４
の表面に酸化シリコンなどの酸素を含有する層を堆積
し、加熱処理をしても良い。
【００２３】次に、本発明の実施例について説明する。
【００２４】図２は、本発明の実施例において試作した
薄膜半導体装置の断面構造を表す概略図である。すなわ
ち、図示した薄膜半導体装置１０は、ガラス基板１１の
上に形成したｎ型のＭＯＳＴＦＴ（Metal Oxide Semico
nductor Thin Film Transistor：金属酸化物半導体薄膜
トランジスタ）であり、例えば、液晶表示装置において
スイッチング素子が搭載されている、いわゆる「アレイ
基板」として用いられるものである。
薄膜半導体装置の断面構造を表す概略図である。すなわ
ち、図示した薄膜半導体装置１０は、ガラス基板１１の
上に形成したｎ型のＭＯＳＴＦＴ（Metal Oxide Semico
nductor Thin Film Transistor：金属酸化物半導体薄膜
トランジスタ）であり、例えば、液晶表示装置において
スイッチング素子が搭載されている、いわゆる「アレイ
基板」として用いられるものである。
【００２５】同図の薄膜半導体装置１０の構成について
概略的に説明すると以下の如くである。すなわち、ガラ
ス基板１０の上には、酸化シリコン膜からなるアンダー
コート層１２が選択的に形成されている。その上には、
多結晶シリコン薄膜１３が島状に形成され、ゲート絶縁
膜１４により覆われている。ゲート部には、ゲート電極
１５が形成され、その上には層間絶縁膜１６が堆積され
ている。層間絶縁膜１６とゲート絶縁膜１４には、所定
のコンタクト開口が設けられ、それぞれにソース電極１
７とドレイン電極１７とが形成されている。これらの上
は、保護膜１８により覆われ、図示しない所定の配線経
路によりこのトランジスタの各電極は配線されている。
概略的に説明すると以下の如くである。すなわち、ガラ
ス基板１０の上には、酸化シリコン膜からなるアンダー
コート層１２が選択的に形成されている。その上には、
多結晶シリコン薄膜１３が島状に形成され、ゲート絶縁
膜１４により覆われている。ゲート部には、ゲート電極
１５が形成され、その上には層間絶縁膜１６が堆積され
ている。層間絶縁膜１６とゲート絶縁膜１４には、所定
のコンタクト開口が設けられ、それぞれにソース電極１
７とドレイン電極１７とが形成されている。これらの上
は、保護膜１８により覆われ、図示しない所定の配線経
路によりこのトランジスタの各電極は配線されている。
【００２６】次に、同図を参照しつつ、シリコン薄膜装
置１０の製造方法の要部について同図を参照しつつ説明
する。まず、ガラス基板１１の上にシリコン酸化膜（Ｓ
ｉＯｘ）１２を約３００ｎｍ堆積する。続いて、プラズ
マＣＶＤ法により、薄膜トランジスタの半導体層となる
アモルファスシリコン（ａ−Ｓｉ）膜を約５０ｎｍの膜
厚で堆積する。さらに、エキシマレーザーアニール（Ｅ
ＬＡ）を行い、アモルファスシリコン膜を結晶化させ
て、多結晶シリコン（ｐ−Ｓｉ）薄膜１３を形成する。
この時点では、ｐ−Ｓｉ薄膜１３の表面上には凹凸が形
成され、凸部先端と凹部底との高低差はおよそ２０ｎｍ
であった。
置１０の製造方法の要部について同図を参照しつつ説明
する。まず、ガラス基板１１の上にシリコン酸化膜（Ｓ
ｉＯｘ）１２を約３００ｎｍ堆積する。続いて、プラズ
マＣＶＤ法により、薄膜トランジスタの半導体層となる
アモルファスシリコン（ａ−Ｓｉ）膜を約５０ｎｍの膜
厚で堆積する。さらに、エキシマレーザーアニール（Ｅ
ＬＡ）を行い、アモルファスシリコン膜を結晶化させ
て、多結晶シリコン（ｐ−Ｓｉ）薄膜１３を形成する。
この時点では、ｐ−Ｓｉ薄膜１３の表面上には凹凸が形
成され、凸部先端と凹部底との高低差はおよそ２０ｎｍ
であった。
【００２７】次に、ｐ−Ｓｉ薄膜１３の表面にオゾン水
をシャワー状に１５秒間噴きかけてその表層を酸化し
た。ここでは、オゾンの濃度が約５ｐｐｍのオゾン水を
用いた。続けて１重量％の希フッ酸で１５秒間エッチン
グ処理することにより表層の酸化膜をエッチングした。
その結果、ｐ−Ｓｉ薄膜１３の表面の凹凸の高低差は、
５ｎｍ程度減少して、約１５ｎｍとなったことが確認さ
れた。この過程は、図１に例示した通りである。
をシャワー状に１５秒間噴きかけてその表層を酸化し
た。ここでは、オゾンの濃度が約５ｐｐｍのオゾン水を
用いた。続けて１重量％の希フッ酸で１５秒間エッチン
グ処理することにより表層の酸化膜をエッチングした。
その結果、ｐ−Ｓｉ薄膜１３の表面の凹凸の高低差は、
５ｎｍ程度減少して、約１５ｎｍとなったことが確認さ
れた。この過程は、図１に例示した通りである。
【００２８】次に、本発明者は、さらなる平坦化の効果
を得るために、このオゾン水による酸化、希フッ酸によ
るエッチングの工程を合計で４回繰り返した。その結果
として、多結晶シリコン薄膜１３の表面の凹凸の高低差
は、最終的に３ｎｍまで緩和され、十分に平坦化され
た。
を得るために、このオゾン水による酸化、希フッ酸によ
るエッチングの工程を合計で４回繰り返した。その結果
として、多結晶シリコン薄膜１３の表面の凹凸の高低差
は、最終的に３ｎｍまで緩和され、十分に平坦化され
た。
【００２９】平坦化処理を終えたｐ−Ｓｉ薄膜１３の上
に、図示しないレジストを被着させそのレジストにマス
クを用いてパターニングを行った後、ドライエッチング
法により加工した。その後、ＣＶＤ法により、ゲート絶
縁膜１４としてＳｉＯｘ膜を１００ｎｍ堆積した。次
に、通常のソース、ドレイン領域形成方法によりリン
（Ｐ）のイオン注入を行い、ソース、ドレイン領域を形
成した。この後、モリブデン・タングステン合金（Ｍｏ
Ｗ）を成膜し、これをドライエッチング法により加工し
てゲート電極１５を形成した。
に、図示しないレジストを被着させそのレジストにマス
クを用いてパターニングを行った後、ドライエッチング
法により加工した。その後、ＣＶＤ法により、ゲート絶
縁膜１４としてＳｉＯｘ膜を１００ｎｍ堆積した。次
に、通常のソース、ドレイン領域形成方法によりリン
（Ｐ）のイオン注入を行い、ソース、ドレイン領域を形
成した。この後、モリブデン・タングステン合金（Ｍｏ
Ｗ）を成膜し、これをドライエッチング法により加工し
てゲート電極１５を形成した。
【００３０】次に、層間絶縁膜１６として、ＳｉＯｘを
ＣＶＤ法で５００ｎｍ堆積し、その後ソース領域および
ドレイン領域の活性化処理をＥＬＡを用いて行った。続
いて、図示しないフォトレジストでコンタクトホールの
形状にマスクパターニングし、ドライエッチング法によ
りコンタクト開孔した。次に、端部がドレイン電極を兼
ねた信号線およびソース電極１７としてアルミニウム
（Ａｌ）をスパッタ法にて成膜し、これをパターニング
加工して形成した。さらに、この上に保護膜１８として
ＳｉＮｘ（窒化シリコン）膜をプラズマＣＶＤ法により
４００ｎｍ形成した。その後、図示しないパッド部の開
口部を穿設してＭＯＳＴＦＴを完成させた。
ＣＶＤ法で５００ｎｍ堆積し、その後ソース領域および
ドレイン領域の活性化処理をＥＬＡを用いて行った。続
いて、図示しないフォトレジストでコンタクトホールの
形状にマスクパターニングし、ドライエッチング法によ
りコンタクト開孔した。次に、端部がドレイン電極を兼
ねた信号線およびソース電極１７としてアルミニウム
（Ａｌ）をスパッタ法にて成膜し、これをパターニング
加工して形成した。さらに、この上に保護膜１８として
ＳｉＮｘ（窒化シリコン）膜をプラズマＣＶＤ法により
４００ｎｍ形成した。その後、図示しないパッド部の開
口部を穿設してＭＯＳＴＦＴを完成させた。
【００３１】このようにしてガラス基板１１の上に形成
されたＴＦＴは正常な特性で動作した。本発明者は、ｐ
−Ｓｉ薄膜１３の平坦化の効果を確認するために、ゲー
ト酸化膜１４の耐圧性を測定した。図３は、本実施例の
薄膜半導体装置１０のゲート耐圧の測定結果を表すグラ
フ図である。すなわち、同図は、破壊電圧強度の特性分
布を表し、同図（ａ）は発明の平坦化処理を行った２０
０個のＮＭＯＳＴＦＴ、同図（ｂ）は比較のために平坦
化処理を行わなかった２００個のＮＭＯＳＴＦＴの結果
をそれぞれ表す。図３（ａ）と（ｂ）を比較すると、破
壊電界強度は７〜８×１０6Ｖ／ｃｍを中心に分布して
いる点は両者とも共通であるが、平坦化処理を行わなか
ったＴＦＴ（同図（ｂ））では、破壊電界強度が極端に
低いものが散在していることが分かる。ここで、破壊電
界強度の許容下限値を６×１０6Ｖ／ｃｍとすると、従
来の方法によるＴＦＴの製造歩留まりが、８０％である
のに対して、本発明によるＴＦＴの製造歩留まりは、９
８％と極めて良好である。
されたＴＦＴは正常な特性で動作した。本発明者は、ｐ
−Ｓｉ薄膜１３の平坦化の効果を確認するために、ゲー
ト酸化膜１４の耐圧性を測定した。図３は、本実施例の
薄膜半導体装置１０のゲート耐圧の測定結果を表すグラ
フ図である。すなわち、同図は、破壊電圧強度の特性分
布を表し、同図（ａ）は発明の平坦化処理を行った２０
０個のＮＭＯＳＴＦＴ、同図（ｂ）は比較のために平坦
化処理を行わなかった２００個のＮＭＯＳＴＦＴの結果
をそれぞれ表す。図３（ａ）と（ｂ）を比較すると、破
壊電界強度は７〜８×１０6Ｖ／ｃｍを中心に分布して
いる点は両者とも共通であるが、平坦化処理を行わなか
ったＴＦＴ（同図（ｂ））では、破壊電界強度が極端に
低いものが散在していることが分かる。ここで、破壊電
界強度の許容下限値を６×１０6Ｖ／ｃｍとすると、従
来の方法によるＴＦＴの製造歩留まりが、８０％である
のに対して、本発明によるＴＦＴの製造歩留まりは、９
８％と極めて良好である。
【００３２】本発明は、特に、液晶表示装置のアレイ基
板のように多数のトランジスタ素子などを集積する装置
において効果が高い。つまり、液晶表示装置のアレイ基
板においては、基板上に数百〜数千個以上のトランジス
タ素子を形成する必要があり、その全てが正常に動作
し、所定の絶縁耐圧を有することが必要とされる。本発
明によれば、このような場合においても系統誤差的に発
生する絶縁耐圧の不良を解消して、アレイ基板の製造歩
留まりを劇的に改善することが可能となる。
板のように多数のトランジスタ素子などを集積する装置
において効果が高い。つまり、液晶表示装置のアレイ基
板においては、基板上に数百〜数千個以上のトランジス
タ素子を形成する必要があり、その全てが正常に動作
し、所定の絶縁耐圧を有することが必要とされる。本発
明によれば、このような場合においても系統誤差的に発
生する絶縁耐圧の不良を解消して、アレイ基板の製造歩
留まりを劇的に改善することが可能となる。
【００３３】次に、本発明の第２の実施例について説明
する。
する。
【００３４】本実施例においても図２に例示した薄膜半
導体装置を製造した。その構成の概略は、前述した第１
実施例と概略同一であるので省略する。前述した第１実
施例では、ＥＬＡによりアモルファスシリコン膜を結晶
化してｐ−Ｓｉ薄膜１３を形成した後、その表面を強制
酸化する方法として、オゾン水を用いたが、本実施例で
は、ＲｌＥ（Reactive Ion Etching）法を用いた。すな
わち、酸素プラズマ中でアッシングすることにより、ｐ
−Ｓｉ薄膜１３の表面を酸化し、希フッ酸によりそのシ
リコン酸化層を除去した。この方法によっても、ｐ−Ｓ
ｉ薄膜１３の表面の凹凸の高低差は、平坦化処理の前の
２０ｎｍから４ｎｍ程度まで軽減し、平坦化されて、第
１実施例と同様の効果が得られたことが確認された。
導体装置を製造した。その構成の概略は、前述した第１
実施例と概略同一であるので省略する。前述した第１実
施例では、ＥＬＡによりアモルファスシリコン膜を結晶
化してｐ−Ｓｉ薄膜１３を形成した後、その表面を強制
酸化する方法として、オゾン水を用いたが、本実施例で
は、ＲｌＥ（Reactive Ion Etching）法を用いた。すな
わち、酸素プラズマ中でアッシングすることにより、ｐ
−Ｓｉ薄膜１３の表面を酸化し、希フッ酸によりそのシ
リコン酸化層を除去した。この方法によっても、ｐ−Ｓ
ｉ薄膜１３の表面の凹凸の高低差は、平坦化処理の前の
２０ｎｍから４ｎｍ程度まで軽減し、平坦化されて、第
１実施例と同様の効果が得られたことが確認された。
【００３５】以上、具体例を参照しつつ、本発明の実施
の形態について説明した。しかし、本発明はこれらの具
体例に限定されるものではない。例えば、多結晶シリコ
ン薄膜を形成する方法は、前述したＥＬＡ法に限らず、
その他のアニール方法を用いても良く、また、基板上に
多結晶シリコン薄膜を直接成長させる方法であっても良
い。
の形態について説明した。しかし、本発明はこれらの具
体例に限定されるものではない。例えば、多結晶シリコ
ン薄膜を形成する方法は、前述したＥＬＡ法に限らず、
その他のアニール方法を用いても良く、また、基板上に
多結晶シリコン薄膜を直接成長させる方法であっても良
い。
【００３６】また、多結晶シリコン薄膜の表面を酸化し
て酸化層を形成する工程も、前述したオゾン水や、酸素
プラスマに限定されず、ドライ法あるいはウェット法な
どのあらゆる方法を用いることができる。
て酸化層を形成する工程も、前述したオゾン水や、酸素
プラスマに限定されず、ドライ法あるいはウェット法な
どのあらゆる方法を用いることができる。
【００３７】さらに、多結晶シリコン薄膜の表面の酸化
層を除去する工程も、前述した希フッ酸に限定されず、
その他のドライ法あるいはウェット法などのあらゆる方
法を用いることができる。
層を除去する工程も、前述した希フッ酸に限定されず、
その他のドライ法あるいはウェット法などのあらゆる方
法を用いることができる。
【００３８】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に説明する効果を奏する。
施され、以下に説明する効果を奏する。
【００３９】すなわち、本発明によれば、簡単な工程
で、極めて効果的に多結晶シリコン薄膜の表面を平坦化
することができる。例えば、多結晶シリコン薄膜の上に
ゲート絶縁膜などを設ける場合には、多結晶シリコンの
表面凹凸の高さがゲート絶縁膜の耐圧に影響を与える
が、本発明によれば、ゲート絶縁膜の膜厚を均一にする
ことができ、耐圧を改善することができる。特に、多結
晶シリコン薄膜の表面の突起の形が鋭利であるほど、ゲ
ート絶縁膜の耐圧性が劣化するが、本発明によれば、多
結晶シリコン薄膜の表面を強制的に酸化しエッチングす
ることにより突起の先端形状をより丸みを帯びるものに
することができる。その結果として、ＣＶＤ法によるゲ
ート絶縁膜の堆積がより均一となり、耐圧性をさらに向
上することができる。すなわち、本発明によれば、薄膜
半導体装置の性能を向上させ、信頼性を高めることがで
きる。
で、極めて効果的に多結晶シリコン薄膜の表面を平坦化
することができる。例えば、多結晶シリコン薄膜の上に
ゲート絶縁膜などを設ける場合には、多結晶シリコンの
表面凹凸の高さがゲート絶縁膜の耐圧に影響を与える
が、本発明によれば、ゲート絶縁膜の膜厚を均一にする
ことができ、耐圧を改善することができる。特に、多結
晶シリコン薄膜の表面の突起の形が鋭利であるほど、ゲ
ート絶縁膜の耐圧性が劣化するが、本発明によれば、多
結晶シリコン薄膜の表面を強制的に酸化しエッチングす
ることにより突起の先端形状をより丸みを帯びるものに
することができる。その結果として、ＣＶＤ法によるゲ
ート絶縁膜の堆積がより均一となり、耐圧性をさらに向
上することができる。すなわち、本発明によれば、薄膜
半導体装置の性能を向上させ、信頼性を高めることがで
きる。
【００４０】さらに具体的には、従来の方法によるＴＦ
Ｔの製造歩留まりが、８０％であるのに対して、本発明
によるＴＦＴの製造歩留まりは、９８％と極めて良好で
ある。
Ｔの製造歩留まりが、８０％であるのに対して、本発明
によるＴＦＴの製造歩留まりは、９８％と極めて良好で
ある。
【００４１】本発明は、特に、液晶表示装置のアレイ基
板のように多数のトランジスタ素子などを集積する装置
において効果が高い。つまり、液晶表示装置のアレイ基
板においては、基板上に数百〜数千個以上のトランジス
タ素子を形成する必要があり、その全てが正常に動作
し、所定の絶縁耐圧を有することが必要とされる。本発
明によれば、このような場合においても系統誤差的に発
生する絶縁耐圧の不良を解消して、アレイ基板の製造歩
留まりを劇的に改善することが可能となる。
板のように多数のトランジスタ素子などを集積する装置
において効果が高い。つまり、液晶表示装置のアレイ基
板においては、基板上に数百〜数千個以上のトランジス
タ素子を形成する必要があり、その全てが正常に動作
し、所定の絶縁耐圧を有することが必要とされる。本発
明によれば、このような場合においても系統誤差的に発
生する絶縁耐圧の不良を解消して、アレイ基板の製造歩
留まりを劇的に改善することが可能となる。
【００４２】以上詳述したように、本発明によれば、極
めて簡略な工程により、種々の薄膜半導体装置の特性を
改善し、信頼性も高め、さらには製造歩留まりを劇的に
改善することが可能となり、産業上のメリットは多大で
ある。
めて簡略な工程により、種々の薄膜半導体装置の特性を
改善し、信頼性も高め、さらには製造歩留まりを劇的に
改善することが可能となり、産業上のメリットは多大で
ある。
【図１】本発明の実施の形態を表す概略工程断面図であ
る。
る。
【図２】本発明の実施例において試作したシリコン薄膜
装置の断面構造を表す概略図である。
装置の断面構造を表す概略図である。
【図３】本実施例のシリコン薄膜装置１０のゲート耐圧
の測定結果を表すグラフ図である。
の測定結果を表すグラフ図である。
１ 基板 ２ アンダーコート層 ３ アモルファスシリコン膜 ４ 多結晶シリコン薄膜 ５ 酸化層 １０ 薄膜半導体装置 １１ 基板 １２ アンダーコート層 １３ 多結晶シリコン薄膜 １４ ゲート絶縁膜 １５ ゲート電極 １６ 層間絶縁膜 １７ ソース・ドレイン電極 １８ 保護膜
フロントページの続き (72)発明者 中 園 卓 志 埼玉県深谷市幡羅町１−９−２ 株式会社 東芝深谷電子工場内
Claims (9)
- 【請求項１】多結晶状のシリコン薄膜を形成する工程
と、 前記シリコン薄膜の表面を酸化して酸化層を形成する工
程と、 前記酸化層を除去する工程と、 を備えたことを特徴とする薄膜半導体装置の製造方法。 - 【請求項２】非晶質状のシリコン層を形成する工程と、 前記非晶質状のシリコン層を結晶化させて多結晶状のシ
リコン薄膜を形成する工程と、 前記多結晶状のシリコン薄膜の表面を酸化して酸化層を
形成する工程と、 前記酸化層を除去する工程と、 を備えたことを特徴とする薄膜半導体装置の製造方法。 - 【請求項３】前記多結晶状のシリコン薄膜を形成する前
記工程は、エキシマレーザアニール法を用いることを特
徴とする請求項２記載の薄膜半導体装置の製造方法。 - 【請求項４】前記酸化層を除去する前記工程は、前記多
結晶状のシリコン薄膜に対するエッチング速度よりも前
記酸化層に対するエッチング速度の方が大なるエッチン
グ法によることを特徴とする請求項１〜３のいずれか１
つに記載の薄膜半導体装置の製造方法。 - 【請求項５】前記酸化層を形成する前記工程は、オゾン
によることを特徴とする請求項１〜４のいずれか１つに
記載の薄膜半導体装置の製造方法。 - 【請求項６】前記酸化層を形成する前記工程は、酸素の
プラズマによることを特徴とする請求項１〜４のいずれ
か１つに記載の薄膜半導体装置の製造方法。 - 【請求項７】前記酸化層を除去する前記工程は、ウェッ
トエッチング法によるものであることを特徴とする請求
項１〜６のいずれか１つに記載の薄膜半導体装置の製造
方法。 - 【請求項８】前記酸化層を除去する前記工程は、ドライ
エッチング法によるものであることを特徴とする請求項
１〜６のいずれか１つに記載の薄膜半導体装置の製造方
法。 - 【請求項９】前記酸化層を形成する前記工程と、前記酸
化層を除去する前記工程とをこの順序で２回以上繰り返
すことを特徴とする請求項１〜８のいずれか１つに記載
の薄膜半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5483698A JPH11251599A (ja) | 1998-03-06 | 1998-03-06 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5483698A JPH11251599A (ja) | 1998-03-06 | 1998-03-06 | 薄膜半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11251599A true JPH11251599A (ja) | 1999-09-17 |
Family
ID=12981727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5483698A Pending JPH11251599A (ja) | 1998-03-06 | 1998-03-06 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11251599A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559040B1 (en) * | 1999-10-20 | 2003-05-06 | Taiwan Semiconductor Manufacturing Company | Process for polishing the top surface of a polysilicon gate |
| JP2004056099A (ja) * | 2002-05-17 | 2004-02-19 | Semiconductor Energy Lab Co Ltd | 窒化珪素膜、並びに半導体装置及びその作製方法 |
| WO2004061932A1 (en) * | 2002-12-19 | 2004-07-22 | Applied Materials, Inc. | Method and apparatus for planarization of a material by growing a sacrificial film with customized thickness profile |
| JP2005093562A (ja) * | 2003-09-12 | 2005-04-07 | Tadahiro Omi | 半導体装置の製造方法 |
| KR100542982B1 (ko) * | 2001-10-09 | 2006-01-20 | 삼성에스디아이 주식회사 | 결정화방법 및 이를 이용한 박막 트랜지스터의 제조방법 |
| JP2007059601A (ja) * | 2005-08-24 | 2007-03-08 | Sharp Corp | 半導体装置の製造方法 |
| JP2008166802A (ja) * | 2006-12-27 | 2008-07-17 | Samsung Electronics Co Ltd | チャンネル膜を有する半導体装置の製造方法 |
| US7893439B2 (en) | 2002-05-17 | 2011-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Silicon nitride film and semiconductor device |
| US8183670B2 (en) | 2002-12-02 | 2012-05-22 | Foundation For Advancement Of International Science | Semiconductor device and method of manufacturing the same |
| JP2015070233A (ja) * | 2013-09-30 | 2015-04-13 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2016174097A (ja) * | 2015-03-17 | 2016-09-29 | 株式会社東芝 | 半導体製造方法 |
-
1998
- 1998-03-06 JP JP5483698A patent/JPH11251599A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559040B1 (en) * | 1999-10-20 | 2003-05-06 | Taiwan Semiconductor Manufacturing Company | Process for polishing the top surface of a polysilicon gate |
| KR100542982B1 (ko) * | 2001-10-09 | 2006-01-20 | 삼성에스디아이 주식회사 | 결정화방법 및 이를 이용한 박막 트랜지스터의 제조방법 |
| US7893439B2 (en) | 2002-05-17 | 2011-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Silicon nitride film and semiconductor device |
| JP2004056099A (ja) * | 2002-05-17 | 2004-02-19 | Semiconductor Energy Lab Co Ltd | 窒化珪素膜、並びに半導体装置及びその作製方法 |
| US9847355B2 (en) | 2002-05-17 | 2017-12-19 | Semiconductor Energy Laboratory Co., Ltd. | Silicon nitride film, and semiconductor device |
| US8866144B2 (en) | 2002-05-17 | 2014-10-21 | Semiconductor Energy Laboratory Co., Ltd. | Thin film semiconductor device having silicon nitride film |
| US8183670B2 (en) | 2002-12-02 | 2012-05-22 | Foundation For Advancement Of International Science | Semiconductor device and method of manufacturing the same |
| US6916744B2 (en) | 2002-12-19 | 2005-07-12 | Applied Materials, Inc. | Method and apparatus for planarization of a material by growing a sacrificial film with customized thickness profile |
| CN100447963C (zh) * | 2002-12-19 | 2008-12-31 | 应用材料有限公司 | 通过生长具有定制的厚度分布的牺牲膜层而进行材料平面化的方法 |
| JP2006511963A (ja) * | 2002-12-19 | 2006-04-06 | アプライド マテリアルズ インコーポレイテッド | 犠牲的な膜を成長させ除去することにより材料を平坦化するための方法及び装置 |
| WO2004061932A1 (en) * | 2002-12-19 | 2004-07-22 | Applied Materials, Inc. | Method and apparatus for planarization of a material by growing a sacrificial film with customized thickness profile |
| JP2005093562A (ja) * | 2003-09-12 | 2005-04-07 | Tadahiro Omi | 半導体装置の製造方法 |
| JP2007059601A (ja) * | 2005-08-24 | 2007-03-08 | Sharp Corp | 半導体装置の製造方法 |
| JP2008166802A (ja) * | 2006-12-27 | 2008-07-17 | Samsung Electronics Co Ltd | チャンネル膜を有する半導体装置の製造方法 |
| JP2015070233A (ja) * | 2013-09-30 | 2015-04-13 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2016174097A (ja) * | 2015-03-17 | 2016-09-29 | 株式会社東芝 | 半導体製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3212060B2 (ja) | 半導体装置およびその作製方法 | |
| JPH08125195A (ja) | 薄膜半導体装置の作製方法 | |
| JPH10319441A (ja) | 薄膜装置の製造方法及び薄膜装置 | |
| KR100542982B1 (ko) | 결정화방법 및 이를 이용한 박막 트랜지스터의 제조방법 | |
| JPH11251599A (ja) | 薄膜半導体装置の製造方法 | |
| JP4243455B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0964364A (ja) | 半導体装置の製造方法 | |
| US6200837B1 (en) | Method of manufacturing thin film transistor | |
| JP2776276B2 (ja) | 薄膜トランジスタの製造方法 | |
| US6482682B2 (en) | Manufacturing method for improving reliability of polysilicon thin film transistors | |
| JP2948965B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3358284B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2692914B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH11340474A (ja) | 薄膜トランジスタの製造方法 | |
| JP3216173B2 (ja) | 薄膜トランジスタ回路の製造方法 | |
| KR100375093B1 (ko) | 유전막 제조방법 | |
| JP2930053B2 (ja) | 液晶表示装置およびその製造方法 | |
| JPH1065181A (ja) | 半導体装置およびその作製方法 | |
| JP2863851B2 (ja) | 半導体装置の作製方法 | |
| JPH11261077A (ja) | 半導体装置 | |
| JP2001036097A (ja) | 半導体装置 | |
| JPH11345975A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3344051B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3312541B2 (ja) | 薄膜半導体装置の製造方法 | |
| JPH06338611A (ja) | 薄膜トランジスタおよびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050301 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070427 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080926 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080930 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090210 |