JPH11345975A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH11345975A JPH11345975A JP15246998A JP15246998A JPH11345975A JP H11345975 A JPH11345975 A JP H11345975A JP 15246998 A JP15246998 A JP 15246998A JP 15246998 A JP15246998 A JP 15246998A JP H11345975 A JPH11345975 A JP H11345975A
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Abstract
(57)【要約】
【課題】 正スタガ構造の場合にはリーク電流が増大す
ることがなく、また、逆スタガ構造の場合にはチャネル
領域やソース・ドレイン領域を構成する半導体層の基板
の凹凸に基く結晶性の劣化や断線等が発生しない薄膜ト
ランジスタ及びその製造方法を提供することを目的とす
る。 【解決手段】 透光性基板１１上に、側面が透光性基板
１１面に対してテーパ角度を持つゲート電極１４を形成
した後、ゲート絶縁層を１６、チャネル領域１７ａ、ソ
ース領域１７ｂ及びドレイン領域１７ｃを形成する。テ
ーパ角度を持つゲート電極１４はゲート電極領域を覆う
レジストパターン１３をマスクとしてゲート電極材料層
をエッチングしてゲート電極１４を形成した後、レジス
トパターン１３をマスクとしてゲート電極１４の側面を
陽極酸化することにより形成する。
ることがなく、また、逆スタガ構造の場合にはチャネル
領域やソース・ドレイン領域を構成する半導体層の基板
の凹凸に基く結晶性の劣化や断線等が発生しない薄膜ト
ランジスタ及びその製造方法を提供することを目的とす
る。 【解決手段】 透光性基板１１上に、側面が透光性基板
１１面に対してテーパ角度を持つゲート電極１４を形成
した後、ゲート絶縁層を１６、チャネル領域１７ａ、ソ
ース領域１７ｂ及びドレイン領域１７ｃを形成する。テ
ーパ角度を持つゲート電極１４はゲート電極領域を覆う
レジストパターン１３をマスクとしてゲート電極材料層
をエッチングしてゲート電極１４を形成した後、レジス
トパターン１３をマスクとしてゲート電極１４の側面を
陽極酸化することにより形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス方式の液晶ディスプレイ（ＬＣＤ）やメモリ集積回
路に利用される薄膜トランジスタ（Thin Film Transist
or：以下、ＴＦＴと略記する）およびその製造方法に関
する。
クス方式の液晶ディスプレイ（ＬＣＤ）やメモリ集積回
路に利用される薄膜トランジスタ（Thin Film Transist
or：以下、ＴＦＴと略記する）およびその製造方法に関
する。
【０００２】
【従来の技術】液晶ＴＶやパソコンの画像表示のための
駆動に用いられるＴＦＴには、アモルファスシリコン
（ａ−Ｓｉ）を用いるものと、多結晶シリコン（ｐ−Ｓ
ｉ）を用いるものがある。ｐ−ＳｉＴＦＴは、ａ−Ｓｉ
ＴＦＴよりも特性上高精細化が可能であり、またドライ
バー回路を基板上に作り込めるため、低価格化が実現で
きると期待されている。ｐ−ＳｉＴＦＴにはＳｉを多結
晶化するときの温度によって、高温型と低温型がある。
低温型ではガラス基板を用いることが可能であるため、
大面積化が可能である。その大面積化を実現するために
は低抵抗配線材料が必要であり、ＡｌやＣｕなどがそれ
に該当する。
駆動に用いられるＴＦＴには、アモルファスシリコン
（ａ−Ｓｉ）を用いるものと、多結晶シリコン（ｐ−Ｓ
ｉ）を用いるものがある。ｐ−ＳｉＴＦＴは、ａ−Ｓｉ
ＴＦＴよりも特性上高精細化が可能であり、またドライ
バー回路を基板上に作り込めるため、低価格化が実現で
きると期待されている。ｐ−ＳｉＴＦＴにはＳｉを多結
晶化するときの温度によって、高温型と低温型がある。
低温型ではガラス基板を用いることが可能であるため、
大面積化が可能である。その大面積化を実現するために
は低抵抗配線材料が必要であり、ＡｌやＣｕなどがそれ
に該当する。
【０００３】そこで以下では、Ａｌを配線材料に用いた
場合の従来のＴＦＴアレイの製造方法について図３に示
す製造工程断面図を参照しながら説明する。
場合の従来のＴＦＴアレイの製造方法について図３に示
す製造工程断面図を参照しながら説明する。
【０００４】ガラスなどの透光性基板３１上にＳｉＯ2
からなる下地絶縁膜３２を製膜した後、ａ−Ｓｉを製膜
する。その後、上記のａ−Ｓｉをエッチングして所定の
形状にパターニングし、さらにエキシマレーザーを用い
てａ−Ｓｉの結晶化を行い、半導体層となるポリシリコ
ン層３３を形成する（図３（ａ））。次に、ポリシリコ
ン層３３上にＳｉＯ2からなるゲート絶縁層３４を常圧
ＣＶＤ法にて製膜する。その後Ａｌからなる導電膜を形
成し、所定の形状にエッチングしてゲート電極３５を形
成する（図３（ｂ））。続けてゲート電極３５をマスク
として、ポリシリコン層３３にイオンドーピング法によ
り不純物をイオン注入することにより、ポリシリコン層
３３にチャネル領域３３ａをはさんでソース領域３３ｂ
及びドレイン領域３３ｃを形成する（図３（ｄ））。そ
の後ＳｉＯ2からなる層間絶縁膜３６を製膜し、次にコ
ンタクトホール３７を開孔し、最後に、ソース・ドレイ
ン電極３８を形成して薄膜トランジスタが完成する（図
３（ｅ））。
からなる下地絶縁膜３２を製膜した後、ａ−Ｓｉを製膜
する。その後、上記のａ−Ｓｉをエッチングして所定の
形状にパターニングし、さらにエキシマレーザーを用い
てａ−Ｓｉの結晶化を行い、半導体層となるポリシリコ
ン層３３を形成する（図３（ａ））。次に、ポリシリコ
ン層３３上にＳｉＯ2からなるゲート絶縁層３４を常圧
ＣＶＤ法にて製膜する。その後Ａｌからなる導電膜を形
成し、所定の形状にエッチングしてゲート電極３５を形
成する（図３（ｂ））。続けてゲート電極３５をマスク
として、ポリシリコン層３３にイオンドーピング法によ
り不純物をイオン注入することにより、ポリシリコン層
３３にチャネル領域３３ａをはさんでソース領域３３ｂ
及びドレイン領域３３ｃを形成する（図３（ｄ））。そ
の後ＳｉＯ2からなる層間絶縁膜３６を製膜し、次にコ
ンタクトホール３７を開孔し、最後に、ソース・ドレイ
ン電極３８を形成して薄膜トランジスタが完成する（図
３（ｅ））。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
従来の薄膜トンジスタでは下記に示すような問題点が存
在する。
従来の薄膜トンジスタでは下記に示すような問題点が存
在する。
【０００６】上記の図３（ｂ）の工程において、ゲート
電極をレジストパターンを用いたドライエッチングまた
はウェットエッチングにより形成した際には、ゲート電
極の断面形状はドライエッチングではほとんど矩形とな
り、ウェットエッチングにおいても５０度程度の急峻な
テーパが形成された形状となる。
電極をレジストパターンを用いたドライエッチングまた
はウェットエッチングにより形成した際には、ゲート電
極の断面形状はドライエッチングではほとんど矩形とな
り、ウェットエッチングにおいても５０度程度の急峻な
テーパが形成された形状となる。
【０００７】従って、図３に示したようなゲート電極が
半導体層の上になる正スタガ構造のＴＦＴアレイの場合
には、ゲート電極をマスクとしてセルフアライン方式で
不純物をドーピングしてソース・ドレイン領域を形成す
る際に、ゲートの断面形状がドーピングに反映されるた
め、テーパ角度が急峻であるとｎチャンネルにおいて、
トランジスタの電流電圧特性で印加電圧の増加とともに
リーク電流が増大してしまうという欠点を有していた。
このようにリーク電流が増した場合、この薄膜トランジ
スタをアクティブマトリクス型液晶表示素子に用いた時
には、液晶に蓄積された電荷は素子のリーク部分を通じ
て放電され、表示部分のコントラストが十分得られない
という問題点が生じる。
半導体層の上になる正スタガ構造のＴＦＴアレイの場合
には、ゲート電極をマスクとしてセルフアライン方式で
不純物をドーピングしてソース・ドレイン領域を形成す
る際に、ゲートの断面形状がドーピングに反映されるた
め、テーパ角度が急峻であるとｎチャンネルにおいて、
トランジスタの電流電圧特性で印加電圧の増加とともに
リーク電流が増大してしまうという欠点を有していた。
このようにリーク電流が増した場合、この薄膜トランジ
スタをアクティブマトリクス型液晶表示素子に用いた時
には、液晶に蓄積された電荷は素子のリーク部分を通じ
て放電され、表示部分のコントラストが十分得られない
という問題点が生じる。
【０００８】一方、ゲート電極が半導体層の下になる逆
スタガ構造のＴＦＴアレイを形成しようとした場合に
は、後にチャネル領域やソース・ドレイン領域を構成す
る半導体層（ポリシリコン層）を、ゲート電極という凸
な領域を有する段差のある基板に対して形成することに
なる。
スタガ構造のＴＦＴアレイを形成しようとした場合に
は、後にチャネル領域やソース・ドレイン領域を構成す
る半導体層（ポリシリコン層）を、ゲート電極という凸
な領域を有する段差のある基板に対して形成することに
なる。
【０００９】その結果、この半導体層の結晶性が下地の
凹凸の影響を受け不均一になってしまうという問題点が
生じる。なお、ゲート電極は１００ｎｍ以上の膜厚を有
するのに対して半導体層は数十ｎｍ程度であるため、最
悪の場合には、ゲート電極のパターン段差部で断線を生
じたり、また、ゲート電極とソース電極のクロス部では
ゲートおよびソース間のショートや断線を引き起こし歩
留まりが低下するという問題点が生じる。
凹凸の影響を受け不均一になってしまうという問題点が
生じる。なお、ゲート電極は１００ｎｍ以上の膜厚を有
するのに対して半導体層は数十ｎｍ程度であるため、最
悪の場合には、ゲート電極のパターン段差部で断線を生
じたり、また、ゲート電極とソース電極のクロス部では
ゲートおよびソース間のショートや断線を引き起こし歩
留まりが低下するという問題点が生じる。
【００１０】そこで本発明は上記の問題点に鑑み、正ス
タガ構造の場合にはリーク電流が増大することがなく、
また、逆スタガ構造の場合にはチャネル領域やソース・
ドレイン領域を構成する半導体層の基板の凹凸に基く結
晶性の劣化や断線等が発生しない薄膜トランジスタ及び
その製造方法を提供することを主たる目的とする。
タガ構造の場合にはリーク電流が増大することがなく、
また、逆スタガ構造の場合にはチャネル領域やソース・
ドレイン領域を構成する半導体層の基板の凹凸に基く結
晶性の劣化や断線等が発生しない薄膜トランジスタ及び
その製造方法を提供することを主たる目的とする。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに本発明の第１の発明の薄膜トランジスタは、基板上
に形成されたゲート電極と、前記ゲート電極上に形成さ
れたゲート絶縁層と、前記ゲート絶縁層上に形成され、
チャネル領域、ソース領域及びドレイン領域を有する半
導体層とを有する薄膜トランジスタであって、前記ゲー
ト電極側面が前記基板面に対して３０度以下のテーパ角
度を持つことを特徴とする構成となっている。この構成
によれば、逆スタガ構造の薄膜トランジスタにおいて、
ゲート電極の端面にゆるやかなテーパが形成されること
で、表面の段差が小さくなり、その上に形成される半導
体層の結晶性が向上する。理由は明らかではないが、レ
ーザー活性化時の熱の伝導が均質化されたためとも考え
られる。またゲート電極とソース電極のクロス部ではゲ
ート電極のテーパ形成によって層間絶縁膜のカバレッジ
がよくなり、ゲート・ソース間のショートや断線がなく
なる。
めに本発明の第１の発明の薄膜トランジスタは、基板上
に形成されたゲート電極と、前記ゲート電極上に形成さ
れたゲート絶縁層と、前記ゲート絶縁層上に形成され、
チャネル領域、ソース領域及びドレイン領域を有する半
導体層とを有する薄膜トランジスタであって、前記ゲー
ト電極側面が前記基板面に対して３０度以下のテーパ角
度を持つことを特徴とする構成となっている。この構成
によれば、逆スタガ構造の薄膜トランジスタにおいて、
ゲート電極の端面にゆるやかなテーパが形成されること
で、表面の段差が小さくなり、その上に形成される半導
体層の結晶性が向上する。理由は明らかではないが、レ
ーザー活性化時の熱の伝導が均質化されたためとも考え
られる。またゲート電極とソース電極のクロス部ではゲ
ート電極のテーパ形成によって層間絶縁膜のカバレッジ
がよくなり、ゲート・ソース間のショートや断線がなく
なる。
【００１２】また本発明の第の薄膜トランジスタは、チ
ャネル領域、ソース領域及びドレイン領域を有する半導
体層と、前記半導体層上に形成されたゲート絶縁層と、
前記ゲート絶縁層上に形成されたゲート電極とを有する
薄膜トランジスタであって、ソース領域及びドレイン領
域とチャネル領域の間に連続的に不純物濃度の変化する
領域が形成されていることを特徴とする構成となってい
る。この構成によれば、正スタガ構造の薄膜トランジス
タにおいて、ＬＤＤ領域の存在により、ｎチャンネルの
オフ時のリーク電流を低減し、液晶表示素子のコントラ
ストを改善することができる。
ャネル領域、ソース領域及びドレイン領域を有する半導
体層と、前記半導体層上に形成されたゲート絶縁層と、
前記ゲート絶縁層上に形成されたゲート電極とを有する
薄膜トランジスタであって、ソース領域及びドレイン領
域とチャネル領域の間に連続的に不純物濃度の変化する
領域が形成されていることを特徴とする構成となってい
る。この構成によれば、正スタガ構造の薄膜トランジス
タにおいて、ＬＤＤ領域の存在により、ｎチャンネルの
オフ時のリーク電流を低減し、液晶表示素子のコントラ
ストを改善することができる。
【００１３】上記の第１の発明における薄膜トランジス
タは、基板上に、その側面が前記基板面に対して３０度
以下のテーパ角度を持つゲート電極を形成する工程と、
前記ゲート電極上にゲート絶縁層を形成する工程と、前
記ゲート絶縁層上に半導体層を選択的に形成する工程
と、前記半導体層にドナーまたはアクセプタとなる不純
物を注入して前記半導体層にソース領域及びドレイン領
域を形成する工程とによって形成することができる。
タは、基板上に、その側面が前記基板面に対して３０度
以下のテーパ角度を持つゲート電極を形成する工程と、
前記ゲート電極上にゲート絶縁層を形成する工程と、前
記ゲート絶縁層上に半導体層を選択的に形成する工程
と、前記半導体層にドナーまたはアクセプタとなる不純
物を注入して前記半導体層にソース領域及びドレイン領
域を形成する工程とによって形成することができる。
【００１４】また、この時、側面が基板面に対して３０
度以下のテーパ角度を持つゲート電極の形成は、基板上
にゲート電極材料層を形成した後、ゲート電極領域を覆
うレジストパターンを形成し、前記レジストパターンを
マスクとして前記ゲート電極材料層をエッチングしてゲ
ート電極を形成し、その後、前記レジストパターンをマ
スクとして前記ゲート電極の側面を陽極酸化し、さらに
前記陽極酸化された領域を除去することにより形成する
ことが好ましい。
度以下のテーパ角度を持つゲート電極の形成は、基板上
にゲート電極材料層を形成した後、ゲート電極領域を覆
うレジストパターンを形成し、前記レジストパターンを
マスクとして前記ゲート電極材料層をエッチングしてゲ
ート電極を形成し、その後、前記レジストパターンをマ
スクとして前記ゲート電極の側面を陽極酸化し、さらに
前記陽極酸化された領域を除去することにより形成する
ことが好ましい。
【００１５】上記の第２の発明における薄膜トランジス
タは、基板上に半導体層を選択的に形成する工程と、前
記半導体層上にゲート絶縁層を形成する工程と、前記絶
縁層上にその側面が前記基板面に対してテーパ角度を持
つゲート電極を形成した後、前記ゲート電極をマスクと
してドナーまたはアクセプタとなる不純物を注入して前
記半導体層にソース領域及びドレイン領域を形成する工
程とによって形成することができる。
タは、基板上に半導体層を選択的に形成する工程と、前
記半導体層上にゲート絶縁層を形成する工程と、前記絶
縁層上にその側面が前記基板面に対してテーパ角度を持
つゲート電極を形成した後、前記ゲート電極をマスクと
してドナーまたはアクセプタとなる不純物を注入して前
記半導体層にソース領域及びドレイン領域を形成する工
程とによって形成することができる。
【００１６】また、この時、側面が基板面に対してテー
パ角度を持つゲート電極の形成は、基板上にゲート電極
材料層を形成した後、ゲート電極領域を覆うレジストパ
ターンを形成し、前記レジストパターンをマスクとして
前記ゲート電極材料層をエッチングしてゲート電極を形
成し、その後、前記レジストパターンをマスクとして前
記ゲート電極の側面を陽極酸化し、さらに前記陽極酸化
された領域を除去することにより形成することが好まし
い。
パ角度を持つゲート電極の形成は、基板上にゲート電極
材料層を形成した後、ゲート電極領域を覆うレジストパ
ターンを形成し、前記レジストパターンをマスクとして
前記ゲート電極材料層をエッチングしてゲート電極を形
成し、その後、前記レジストパターンをマスクとして前
記ゲート電極の側面を陽極酸化し、さらに前記陽極酸化
された領域を除去することにより形成することが好まし
い。
【００１７】上記のような陽極酸化の代わりにテーパ形
成はウェットエッチングでも形成可能であるが、精度よ
くテーパ形成を行うためには陽極酸化法が適する。レジ
スト界面からの液の浸み込みと下地との密着性の良さを
うまく調整することで任意のテーパが得られるためであ
る。また第２の発明においては、ＬＤＤ形成のプロセス
を別途設定してやる必要性もなくなる。
成はウェットエッチングでも形成可能であるが、精度よ
くテーパ形成を行うためには陽極酸化法が適する。レジ
スト界面からの液の浸み込みと下地との密着性の良さを
うまく調整することで任意のテーパが得られるためであ
る。また第２の発明においては、ＬＤＤ形成のプロセス
を別途設定してやる必要性もなくなる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態におけ
る薄膜トランジスタ及びその製造方法について図面を参
照しながら説明する。なお、図１及び図２は、各々実施
の形態１及び２における薄膜トランジスタの製造工程断
面図を示したものであり、図４は従来方法で作製した薄
膜トランジスタの電流電圧特性、図５は本発明の実施の
形態２で作製した薄膜トランジスタの電流電圧特性を示
したものである。
る薄膜トランジスタ及びその製造方法について図面を参
照しながら説明する。なお、図１及び図２は、各々実施
の形態１及び２における薄膜トランジスタの製造工程断
面図を示したものであり、図４は従来方法で作製した薄
膜トランジスタの電流電圧特性、図５は本発明の実施の
形態２で作製した薄膜トランジスタの電流電圧特性を示
したものである。
【００１９】（実施の形態１）以下本発明の実施の形態
１における薄膜トランジスタの製造方法について、図１
にしたがって説明する。本実施の形態は、逆スタガ構造
の薄膜トランジスタの製造方法を示すものである。
１における薄膜トランジスタの製造方法について、図１
にしたがって説明する。本実施の形態は、逆スタガ構造
の薄膜トランジスタの製造方法を示すものである。
【００２０】ガラスなどの透光性基板１１上にＳｉＯ2
からなる下地絶縁膜１２を常圧ＣＶＤ法において４５０
℃で膜厚２００ｎｍになるように製膜した後、Ｔａから
なる導電膜を２００ｎｍの厚さに形成する。その後上記
のＴａ膜をフォトリソグラフィーにより形成されたレジ
ストパターン１３をマスクにしてエッチングを行い、所
定の形状のゲート電極１４を形成する（図１（ａ））。
次に、ゲート電極１４をエッチング用レジストパターン
１３を用いてゲート電極１４の側面のみを陽極酸化し、
陽極酸化膜１５をゲート電極１４側面に形成する。条件
は１％蓚酸水溶液で１０ｍＡ／ｃｍ2、１５Ｖで３０分
間とした（図１（ｂ））。
からなる下地絶縁膜１２を常圧ＣＶＤ法において４５０
℃で膜厚２００ｎｍになるように製膜した後、Ｔａから
なる導電膜を２００ｎｍの厚さに形成する。その後上記
のＴａ膜をフォトリソグラフィーにより形成されたレジ
ストパターン１３をマスクにしてエッチングを行い、所
定の形状のゲート電極１４を形成する（図１（ａ））。
次に、ゲート電極１４をエッチング用レジストパターン
１３を用いてゲート電極１４の側面のみを陽極酸化し、
陽極酸化膜１５をゲート電極１４側面に形成する。条件
は１％蓚酸水溶液で１０ｍＡ／ｃｍ2、１５Ｖで３０分
間とした（図１（ｂ））。
【００２１】上記の工程により、ゲート電極を構成する
Ｔａの側面がテーパ形状になり、本実施の形態ではその
角度が透光性基板に対して３０度となるようにした。次
に、陽極酸化膜１５をフッ硝酸にエチレングリコールを
混合したエッチング液にて除去する（図１（ｃ））。こ
れにより、側面がテーパ形状のゲート電極を得ることが
できる。その後、その上にプラズマＣＶＤ法によりＳｉ
Ｏ2からなるゲート絶縁層１６を２７０℃で２００ｎｍ
となるように製膜する（図１（ｄ））。
Ｔａの側面がテーパ形状になり、本実施の形態ではその
角度が透光性基板に対して３０度となるようにした。次
に、陽極酸化膜１５をフッ硝酸にエチレングリコールを
混合したエッチング液にて除去する（図１（ｃ））。こ
れにより、側面がテーパ形状のゲート電極を得ることが
できる。その後、その上にプラズマＣＶＤ法によりＳｉ
Ｏ2からなるゲート絶縁層１６を２７０℃で２００ｎｍ
となるように製膜する（図１（ｄ））。
【００２２】次に、その上にａ−ＳｉをプラズマＣＶＤ
装置にて２７０℃で膜厚５０ｎｍとなるように製膜し、
その後、波長３０８ｎｍのＸｅＣｌエキシマレーザーを
上記のａ−Ｓｉに照射することにより結晶化を行い、後
にチャネル領域、ソース領域及びドレイン領域を有する
半導体層となるポリシリコン層１７を形成する（図１
（ｅ））。さらにポリシリコン層１７上に形成したレジ
ストパターン１８をマスクとしてポリシリコン層１７に
イオンドーピング法によりリンやボロン等の不純物をイ
オン注入することにより、ポリシリコン層１７にチャン
ネル領域１７ａをはさんでソース領域１７ｂ及びドレイ
ン領域１７ｃを形成する（図１（ｆ））。
装置にて２７０℃で膜厚５０ｎｍとなるように製膜し、
その後、波長３０８ｎｍのＸｅＣｌエキシマレーザーを
上記のａ−Ｓｉに照射することにより結晶化を行い、後
にチャネル領域、ソース領域及びドレイン領域を有する
半導体層となるポリシリコン層１７を形成する（図１
（ｅ））。さらにポリシリコン層１７上に形成したレジ
ストパターン１８をマスクとしてポリシリコン層１７に
イオンドーピング法によりリンやボロン等の不純物をイ
オン注入することにより、ポリシリコン層１７にチャン
ネル領域１７ａをはさんでソース領域１７ｂ及びドレイ
ン領域１７ｃを形成する（図１（ｆ））。
【００２３】その後、ＳｉＯ2からなる層間絶縁膜１９
を常圧ＣＶＤ法にて４００ｎｍ製膜する（図１
（ｇ））。コンタクトホール１１０を開孔した後、Ｔｉ
膜及びＡｌ膜をそれぞれ８０ｎｍ・３５０ｎｍになるよ
うに製膜する。最後に、上記のＴｉおよびＡｌ膜を各々
ドライエッチングとウェットエッチングで所定の形状に
形成してソース・ドレイン電極１１１とし、ポリシリコ
ンＴＦＴが完成する（図１（ｈ））。
を常圧ＣＶＤ法にて４００ｎｍ製膜する（図１
（ｇ））。コンタクトホール１１０を開孔した後、Ｔｉ
膜及びＡｌ膜をそれぞれ８０ｎｍ・３５０ｎｍになるよ
うに製膜する。最後に、上記のＴｉおよびＡｌ膜を各々
ドライエッチングとウェットエッチングで所定の形状に
形成してソース・ドレイン電極１１１とし、ポリシリコ
ンＴＦＴが完成する（図１（ｈ））。
【００２４】以上のような本実施の形態における薄膜ト
ランジスタの製造方法によれば、ゲート電極の側面が透
光性基板に対して３０度をなすテーパ形状となっている
ため、表面の凹凸が緩和され、その上に半導体層を形成
する時、ゲート電極の凸形状に起因する半導体層の結晶
性の不均一性を低減することができるとともに、ショー
トや断線等の発生を防止することができる。なお、本発
明者等によれば、上記のテーパ角が３０度以下になれば
上記の効果を得やすいことが判明した。また、このよう
な３０度というような、極めてなだらかなテーパの形成
は、陽極酸化を用いると容易であった。
ランジスタの製造方法によれば、ゲート電極の側面が透
光性基板に対して３０度をなすテーパ形状となっている
ため、表面の凹凸が緩和され、その上に半導体層を形成
する時、ゲート電極の凸形状に起因する半導体層の結晶
性の不均一性を低減することができるとともに、ショー
トや断線等の発生を防止することができる。なお、本発
明者等によれば、上記のテーパ角が３０度以下になれば
上記の効果を得やすいことが判明した。また、このよう
な３０度というような、極めてなだらかなテーパの形成
は、陽極酸化を用いると容易であった。
【００２５】実際のところ、上記の従来の方法で作成し
た場合にはＴａ電極のテーパは４５度以上の傾きをも
ち、半導体層の結晶状態をＴＥＭ観察したところ、所々
結晶性に不均一が見られ、表面凹凸も発生していた。し
かし、本実施の形態の方法で作成した多結晶ＴＦＴには
半導体の結晶も均一に行われ、結晶も大きく大きさも均
一化されていた。よって基板内のトランジスタ特性も安
定し、歩留まりが向上した。
た場合にはＴａ電極のテーパは４５度以上の傾きをも
ち、半導体層の結晶状態をＴＥＭ観察したところ、所々
結晶性に不均一が見られ、表面凹凸も発生していた。し
かし、本実施の形態の方法で作成した多結晶ＴＦＴには
半導体の結晶も均一に行われ、結晶も大きく大きさも均
一化されていた。よって基板内のトランジスタ特性も安
定し、歩留まりが向上した。
【００２６】なお、本実施の形態においては、種々の変
形が可能である。たとえば、半導体としてポリシリコン
を用いたが単結晶シリコン、Ｓｉ−Ｇｅ化合物の多結晶
体や単結晶でも良い。また膜厚は５０ｎｍとしたが、こ
れに制約される訳ではなくチャネルが形成される１０ｎ
ｍ以上であれば良い。但し、製膜の安定性と光導電性を
考えると２０ｎｍから１５０ｎｍが望ましい。また、ゲ
ート絶縁層の製膜方法としてプラズマＣＶＤを用いてａ
−ＳｉとＳｉＯ2の連続形成を行ったが、常圧ＣＶＤ、
スパッタ、減圧ＣＶＤ、ＥＣＲ−ＣＶＤ法などでもＳｉ
Ｏ2は堆積可能である。また、ソース・ドレイン電極と
しては上記以外にも、Ａｌ合金、Ｔａ、Ｃｒ、Ｔｉ、Ｍ
ｏ、Ｍｏ−Ｔａ合金、Ｍｏ−Ｗ合金、Ｃｕ、各種のシリ
サイドなどの金属やそれらの積層膜でも良いが、抵抗値
の観点からはＡｌ合金やＣｕを含むことが望ましい。
形が可能である。たとえば、半導体としてポリシリコン
を用いたが単結晶シリコン、Ｓｉ−Ｇｅ化合物の多結晶
体や単結晶でも良い。また膜厚は５０ｎｍとしたが、こ
れに制約される訳ではなくチャネルが形成される１０ｎ
ｍ以上であれば良い。但し、製膜の安定性と光導電性を
考えると２０ｎｍから１５０ｎｍが望ましい。また、ゲ
ート絶縁層の製膜方法としてプラズマＣＶＤを用いてａ
−ＳｉとＳｉＯ2の連続形成を行ったが、常圧ＣＶＤ、
スパッタ、減圧ＣＶＤ、ＥＣＲ−ＣＶＤ法などでもＳｉ
Ｏ2は堆積可能である。また、ソース・ドレイン電極と
しては上記以外にも、Ａｌ合金、Ｔａ、Ｃｒ、Ｔｉ、Ｍ
ｏ、Ｍｏ−Ｔａ合金、Ｍｏ−Ｗ合金、Ｃｕ、各種のシリ
サイドなどの金属やそれらの積層膜でも良いが、抵抗値
の観点からはＡｌ合金やＣｕを含むことが望ましい。
【００２７】（実施の形態２）以下本発明の実施の形態
２における薄膜トランジスタの製造方法について、図２
を参照しながら説明する。本実施の形態は、正スタガ構
造の薄膜トランジスタの製造方法を示すものである。
２における薄膜トランジスタの製造方法について、図２
を参照しながら説明する。本実施の形態は、正スタガ構
造の薄膜トランジスタの製造方法を示すものである。
【００２８】ガラスなどの透光性基板２１上にＳｉＯ2
からなる下地絶縁膜２を常圧ＣＶＤ法において４５０℃
で膜厚２００ｎｍになるように製膜した後、ａ−Ｓｉ：
ＨをプラズマＣＶＤ装置にて２７０℃で膜厚５０ｎｍと
なるように製膜し、エッチングより所定の形状にパター
ニングする。そして上記のａ−Ｓｉを波長３０８ｎｍの
ＸｅＣｌエキシマレーザーを照射して結晶化を行い、後
にチャネル領域、ソース領域及びドレイン領域を有する
半導体層となるポリシリコン層２３を形成する（図２
（ａ））。
からなる下地絶縁膜２を常圧ＣＶＤ法において４５０℃
で膜厚２００ｎｍになるように製膜した後、ａ−Ｓｉ：
ＨをプラズマＣＶＤ装置にて２７０℃で膜厚５０ｎｍと
なるように製膜し、エッチングより所定の形状にパター
ニングする。そして上記のａ−Ｓｉを波長３０８ｎｍの
ＸｅＣｌエキシマレーザーを照射して結晶化を行い、後
にチャネル領域、ソース領域及びドレイン領域を有する
半導体層となるポリシリコン層２３を形成する（図２
（ａ））。
【００２９】次に、ポリシリコン層２３上にＳｉＯ2 か
らなるゲート絶縁層２４をＥＣＲ−ＣＶＤ法にて３００
℃で１００ｎｍ製膜し、さらにその上にＡｌからなる導
電膜を２００ｎｍの厚さに形成する。その後、上記のＡ
ｌからなる導電膜をフォトリソグラフィーにより形成さ
れたレジストパターン２５をマスクとしたエッチングに
より所定の形状にしてゲート電極２６を形成する（図２
（ｂ））。
らなるゲート絶縁層２４をＥＣＲ−ＣＶＤ法にて３００
℃で１００ｎｍ製膜し、さらにその上にＡｌからなる導
電膜を２００ｎｍの厚さに形成する。その後、上記のＡ
ｌからなる導電膜をフォトリソグラフィーにより形成さ
れたレジストパターン２５をマスクとしたエッチングに
より所定の形状にしてゲート電極２６を形成する（図２
（ｂ））。
【００３０】次にレジストパターン２５を再度マスクと
して上記のＡｌ膜の側面のみを陽極酸化し、陽極酸化膜
２７をゲート電極２６側面に形成する。条件は１％蓚酸
水溶液で１０ｍＡ／ｃｍ2、１５Ｖで３０分間とした
（図２（ｃ））。その結果、その後、陽極酸化膜２７を
フッ硝酸にエチレングリコールを混合したエッチング液
にて除去すると、ゲート電極２６の側面は、透光性基板
２１に対して３０度の角度を有することになる（図２
（ｄ））。
して上記のＡｌ膜の側面のみを陽極酸化し、陽極酸化膜
２７をゲート電極２６側面に形成する。条件は１％蓚酸
水溶液で１０ｍＡ／ｃｍ2、１５Ｖで３０分間とした
（図２（ｃ））。その結果、その後、陽極酸化膜２７を
フッ硝酸にエチレングリコールを混合したエッチング液
にて除去すると、ゲート電極２６の側面は、透光性基板
２１に対して３０度の角度を有することになる（図２
（ｄ））。
【００３１】その後、上記のように側面が透光性基板２
１に対してテーパ角度を持つゲート電極２６マスクとし
てポリシリコン層２３にイオンドーピング法にてリンや
ボロン等の不純物をイオン注入することにより、ポリシ
リコン層２３にチャンネル領域２３ａをはさんでソース
領域２３ｂ及びドレイン領域２３ｃとＬＤＤ領域を形成
する（図２（ｅ））。そしてＳｉＯ2からなる層間絶縁
膜２８を常圧ＣＶＤ法にて４００ｎｍ製膜する（図２
（ｆ））。次にコンタクトホール２９を開孔し、Ｔｉ膜
及びＡｌ膜をそれぞれ８０ｎｍ・３５０ｎｍになるよう
に製膜する。最後に上記のＴｉおよびＡｌ膜を各々ドラ
イエッチングとウェットエッチングで所定の形状に形成
してソース・ドレイン電極２１０とし、ポリシリコンＴ
ＦＴが完成する（図２（ｇ））。
１に対してテーパ角度を持つゲート電極２６マスクとし
てポリシリコン層２３にイオンドーピング法にてリンや
ボロン等の不純物をイオン注入することにより、ポリシ
リコン層２３にチャンネル領域２３ａをはさんでソース
領域２３ｂ及びドレイン領域２３ｃとＬＤＤ領域を形成
する（図２（ｅ））。そしてＳｉＯ2からなる層間絶縁
膜２８を常圧ＣＶＤ法にて４００ｎｍ製膜する（図２
（ｆ））。次にコンタクトホール２９を開孔し、Ｔｉ膜
及びＡｌ膜をそれぞれ８０ｎｍ・３５０ｎｍになるよう
に製膜する。最後に上記のＴｉおよびＡｌ膜を各々ドラ
イエッチングとウェットエッチングで所定の形状に形成
してソース・ドレイン電極２１０とし、ポリシリコンＴ
ＦＴが完成する（図２（ｇ））。
【００３２】以上のような本実施の形態における薄膜ト
ランジスタの製造方法によれば、ゲート電極の側面が透
光性基板に対して３０度をなすテーパ形状となっている
ため、その後の不純物導入の際に、その不純物プロファ
イルがテーパ形状にそった形となる（つまり、ソース領
域及びドレイン領域とチャネル領域の間に連続的に不純
物濃度が変化する領域が形成される）。従って、ｎチャ
ネルのオフ時のリーク電流を減少させることができる。
実際のところ、本発明の製造方法で薄膜トランジスタを
作製した場合、図４に示す従来方法で作製したものと比
較すると図５に示すようにｎチャネル部のオフ時（ゲー
ト電圧−１０Ｖ）のリーク電流が３桁低減されていた。
ランジスタの製造方法によれば、ゲート電極の側面が透
光性基板に対して３０度をなすテーパ形状となっている
ため、その後の不純物導入の際に、その不純物プロファ
イルがテーパ形状にそった形となる（つまり、ソース領
域及びドレイン領域とチャネル領域の間に連続的に不純
物濃度が変化する領域が形成される）。従って、ｎチャ
ネルのオフ時のリーク電流を減少させることができる。
実際のところ、本発明の製造方法で薄膜トランジスタを
作製した場合、図４に示す従来方法で作製したものと比
較すると図５に示すようにｎチャネル部のオフ時（ゲー
ト電圧−１０Ｖ）のリーク電流が３桁低減されていた。
【００３３】なお本発明については、種々の変形が可能
である。たとえば、半導体としてポリシリコンを用いた
が単結晶シリコン、Ｓｉ−Ｇｅ化合物の多結晶体や単結
晶でも良い。また、ゲート絶縁層の形成方法としてプラ
ズマダメージの少ないＥＣＲ−ＣＶＤ法を用いた。なお
製膜方法は、常圧ＣＶＤ、スパッタ、減圧ＣＶＤ法など
でも堆積可能である。さらに、ＴａＯｘ、Ａｌ2Ｏ3等の
絶縁膜との積層膜からなる絶縁層でも良い。また、ゲー
ト電極５やソース・ドレイン電極としては上記以外に
も、Ａｌ合金、Ｔａ、Ｃｒ、Ｔｉ、Ｍｏ、Ｍｏ−Ｔａ合
金、Ｍｏ−Ｗ合金、Ｃｕ、各種のシリサイドなどの金属
やそれらの積層膜でも良いが、抵抗値の観点からはＡｌ
合金やＣｕを含むことが望ましい。
である。たとえば、半導体としてポリシリコンを用いた
が単結晶シリコン、Ｓｉ−Ｇｅ化合物の多結晶体や単結
晶でも良い。また、ゲート絶縁層の形成方法としてプラ
ズマダメージの少ないＥＣＲ−ＣＶＤ法を用いた。なお
製膜方法は、常圧ＣＶＤ、スパッタ、減圧ＣＶＤ法など
でも堆積可能である。さらに、ＴａＯｘ、Ａｌ2Ｏ3等の
絶縁膜との積層膜からなる絶縁層でも良い。また、ゲー
ト電極５やソース・ドレイン電極としては上記以外に
も、Ａｌ合金、Ｔａ、Ｃｒ、Ｔｉ、Ｍｏ、Ｍｏ−Ｔａ合
金、Ｍｏ−Ｗ合金、Ｃｕ、各種のシリサイドなどの金属
やそれらの積層膜でも良いが、抵抗値の観点からはＡｌ
合金やＣｕを含むことが望ましい。
【００３４】
【発明の効果】以上のように本発明の薄膜トランジスタ
は、ゲート電極に３０度以下のテーパを形成するため、
ゲート絶縁層を介してポリＳｉ半導体層を形成する逆ス
タガ構造のＴＦＴアレイの場合、Ｓｉの下地の凹凸がほ
とんどないため均質に結晶化を行うことができる。また
ゲート電極が半導体層の上部に形成される正スタガ構造
の場合、ゲート電極をマスクとして不純物のドーピング
を行う際、テーパ部分がソース・ドレイン部分とチャン
ネル部の間のＬＤＤ（ｌｉｇｈｔｌｙ−ｄｏｐｅｄ−ｄ
ｒａｉｎ）領域を形成することになり、トランジスタ特
性のオフ時のリーク電流を低減することができる。
は、ゲート電極に３０度以下のテーパを形成するため、
ゲート絶縁層を介してポリＳｉ半導体層を形成する逆ス
タガ構造のＴＦＴアレイの場合、Ｓｉの下地の凹凸がほ
とんどないため均質に結晶化を行うことができる。また
ゲート電極が半導体層の上部に形成される正スタガ構造
の場合、ゲート電極をマスクとして不純物のドーピング
を行う際、テーパ部分がソース・ドレイン部分とチャン
ネル部の間のＬＤＤ（ｌｉｇｈｔｌｙ−ｄｏｐｅｄ−ｄ
ｒａｉｎ）領域を形成することになり、トランジスタ特
性のオフ時のリーク電流を低減することができる。
【図１】本発明の実施の形態１における薄膜トランジス
タの製造工程断面図
タの製造工程断面図
【図２】本発明の実施の形態２における薄膜トランジス
タの製造工程断面図
タの製造工程断面図
【図３】従来の薄膜トランジスタの製造工程断面図
【図４】従来の薄膜トランジスタの電流電圧特性を示す
図
図
【図５】本発明による薄膜トランジスタの電流電圧特性
を示す図
を示す図
１１ 透光性基板 １２ 下地絶縁膜 １３ レジストパターン １４ ゲート電極 １５ 陽極酸化膜 １６ ゲート絶縁層（ＳｉＯ2） １７ ポリシリコン層 １７ａ チャンネル領域 １７ｂ ソース領域 １７ｃ ドレイン領域 １８ レジストパターン １９ 層間絶縁膜（ＳｉＯ2） ２１ 透光性基板 ２２ 下地絶縁膜 ２３ ポリシリコン層 ２３ａ チャンネル領域 ２３ｂ ソース領域 ２３ｃ ドレイン領域 ２４ ゲート絶縁層（ＳｉＯ2） ２５ レジストパターン ２６ ゲート電極 ２７ 陽極酸化膜 ２８ 層間絶縁膜（ＳｉＯ2） ２９ コンタクトホール ３１ 透光性基板 ３２ 下地絶縁膜 ３３ ポリシリコン層 ３３ａ チャンネル領域 ３３ｂ ソース領域 ３３ｃ ドレイン領域 ３４ ゲート絶縁層（ＳｉＯ2） ３５ ゲート電極（ＡｌまたはＴａ） ３６ 層間絶縁膜（ＳｉＯ2） ３７ コンタクトホール ３８ ソース・ドレイン電極（Ａｌ／Ｔｉ） １１０ コンタクトホール １１１ ソース・ドレイン電極（Ａｌ／Ｔｉ） ２１０ ソース・ドレイン電極（Ａｌ／Ｔｉ）
Claims (7)
- 【請求項１】基板上に形成されたゲート電極と、前記ゲ
ート電極上に形成されたゲート絶縁層と、前記ゲート絶
縁層上に形成され、チャネル領域、ソース領域及びドレ
イン領域を有する半導体層とを有する薄膜トランジスタ
であって、前記ゲート電極側面が前記基板面に対して３
０度以下のテーパ角度を持つことを特徴とする薄膜トラ
ンジスタ。 - 【請求項２】チャネル領域、ソース領域及びドレイン領
域を有する半導体層と、前記半導体層上に形成されたゲ
ート絶縁層と、前記ゲート絶縁層上に形成されたゲート
電極とを有する薄膜トランジスタであって、ソース領域
及びドレイン領域とチャネル領域の間に連続的に不純物
濃度の変化する領域が形成されていることを特徴とする
薄膜トランジスタ。 - 【請求項３】ゲート電極がＡｌまたはＴａを主成分とす
る金属からなることを特徴とする請求項１または２に記
載の薄膜トランジスタ。 - 【請求項４】基板上に、その側面が前記基板面に対して
３０度以下のテーパ角度を持つゲート電極を形成する工
程と、前記ゲート電極上にゲート絶縁層を形成する工程
と、前記ゲート絶縁層上に半導体層を選択的に形成する
工程と、前記半導体層にドナーまたはアクセプタとなる
不純物を注入して前記半導体層にソース領域及びドレイ
ン領域を形成する工程とを有する薄膜トランジスタの製
造方法。 - 【請求項５】基板上にゲート電極材料層を形成した後、
ゲート電極領域を覆うレジストパターンを形成し、前記
レジストパターンをマスクとして前記ゲート電極材料層
をエッチングしてゲート電極を形成し、その後、前記レ
ジストパターンをマスクとして前記ゲート電極の側面を
陽極酸化し、さらに前記陽極酸化された領域を除去する
ことにより、側面が前記基板面に対して３０度以下のテ
ーパ角度を持つゲート電極を形成することを特徴とする
請求項４に記載の薄膜トランジスタの製造方法。 - 【請求項６】基板上に半導体層を選択的に形成する工程
と、前記半導体層上にゲート絶縁層を形成する工程と、
前記絶縁層上にその側面が前記基板面に対してテーパ角
度を持つゲート電極を形成した後、前記ゲート電極をマ
スクとしてドナーまたはアクセプタとなる不純物を注入
して前記半導体層にソース領域及びドレイン領域を形成
する工程とを有する薄膜トランジスタの製造方法。 - 【請求項７】基板上にゲート電極材料層を形成した後、
ゲート電極領域を覆うレジストパターンを形成し、前記
レジストパターンをマスクとして前記ゲート電極材料層
をエッチングしてゲート電極を形成し、その後、前記レ
ジストパターンをマスクとして前記ゲート電極の側面を
陽極酸化し、さらに前記陽極酸化された領域を除去する
ことにより、側面が前記基板面に対してテーパ角度を持
つゲート電極を形成することを特徴とする請求項６に記
載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15246998A JPH11345975A (ja) | 1998-06-02 | 1998-06-02 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15246998A JPH11345975A (ja) | 1998-06-02 | 1998-06-02 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11345975A true JPH11345975A (ja) | 1999-12-14 |
Family
ID=15541204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15246998A Pending JPH11345975A (ja) | 1998-06-02 | 1998-06-02 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11345975A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001059849A1 (fr) * | 2000-02-09 | 2001-08-16 | Matsushita Electric Industrial Co., Ltd. | Transistor a film mince a gachette en alliage molybdene-tungstene |
| JP2002289865A (ja) * | 2001-03-27 | 2002-10-04 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6737306B2 (en) * | 2000-11-28 | 2004-05-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a tapered gate and method of manufacturing the same |
| JP2014033212A (ja) * | 2013-09-13 | 2014-02-20 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
-
1998
- 1998-06-02 JP JP15246998A patent/JPH11345975A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001059849A1 (fr) * | 2000-02-09 | 2001-08-16 | Matsushita Electric Industrial Co., Ltd. | Transistor a film mince a gachette en alliage molybdene-tungstene |
| US6737306B2 (en) * | 2000-11-28 | 2004-05-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a tapered gate and method of manufacturing the same |
| US7161179B2 (en) | 2000-11-28 | 2007-01-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7745824B2 (en) | 2000-11-28 | 2010-06-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2002289865A (ja) * | 2001-03-27 | 2002-10-04 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US8207536B2 (en) | 2001-03-27 | 2012-06-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and fabrication method thereof |
| US8440484B2 (en) | 2001-03-27 | 2013-05-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and fabrication method thereof |
| US8921169B2 (en) | 2001-03-27 | 2014-12-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and fabrication method thereof |
| US9142574B2 (en) | 2001-03-27 | 2015-09-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and fabrication method thereof |
| JP2014033212A (ja) * | 2013-09-13 | 2014-02-20 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
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