JP2000323714A - 多結晶シリコン素子およびその製造方法 - Google Patents
多結晶シリコン素子およびその製造方法Info
- Publication number
- JP2000323714A JP2000323714A JP11128499A JP12849999A JP2000323714A JP 2000323714 A JP2000323714 A JP 2000323714A JP 11128499 A JP11128499 A JP 11128499A JP 12849999 A JP12849999 A JP 12849999A JP 2000323714 A JP2000323714 A JP 2000323714A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- undercoat
- flat surface
- recess
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】性能、信頼性を向上した薄膜トランジスタおよ
びその製造方法を提供することにある。 【解決手段】多結晶シリコンを活性層とするコプラナー
型の薄膜トランジスタを形成する際、パターニングして
所望の形状に形成された凹所１２を有するアンダーコー
ト膜２の上に、ポリシリコン膜３を形成する。このポリ
シリコン膜の表面をケミカル−メカニカル研磨法（ＣＭ
Ｐ）法によって研磨し、ポリシリコン粒界部の突起が取
り除かれアンダーコート膜の表面と同一平面に位置した
平坦面とする。そして、研磨されたポリシリコン膜およ
びアンダーコート膜上にゲート絶縁膜４、ゲート電極
５、層間絶縁膜６、ソースおよびドレイン電極７，８を
形成する。
びその製造方法を提供することにある。 【解決手段】多結晶シリコンを活性層とするコプラナー
型の薄膜トランジスタを形成する際、パターニングして
所望の形状に形成された凹所１２を有するアンダーコー
ト膜２の上に、ポリシリコン膜３を形成する。このポリ
シリコン膜の表面をケミカル−メカニカル研磨法（ＣＭ
Ｐ）法によって研磨し、ポリシリコン粒界部の突起が取
り除かれアンダーコート膜の表面と同一平面に位置した
平坦面とする。そして、研磨されたポリシリコン膜およ
びアンダーコート膜上にゲート絶縁膜４、ゲート電極
５、層間絶縁膜６、ソースおよびドレイン電極７，８を
形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、薄膜トランジス
タ等の多結晶シリコン素子、およびその製造方法に関す
る。
タ等の多結晶シリコン素子、およびその製造方法に関す
る。
【０００２】
【従来の技術】ＭＯＳ型電界効果トランジスタ（ＭＯＳ
ＦＥＴ）は、アクティブマトリックス型液晶表示装置の
画素スイッチング素子としての薄膜トランジスタ（以下
ＴＦＴと称する）や半導体集積回路等に用いられてい
る。ＴＦＴの場合は、活性層に多結晶シリコンや非晶質
シリコンが用いられることが多い。中でも活性層に多結
晶シリコンを用いたＴＦＴは、優れたＴＦＴ特性を示す
ため、今後の主流を占めつつある。
ＦＥＴ）は、アクティブマトリックス型液晶表示装置の
画素スイッチング素子としての薄膜トランジスタ（以下
ＴＦＴと称する）や半導体集積回路等に用いられてい
る。ＴＦＴの場合は、活性層に多結晶シリコンや非晶質
シリコンが用いられることが多い。中でも活性層に多結
晶シリコンを用いたＴＦＴは、優れたＴＦＴ特性を示す
ため、今後の主流を占めつつある。
【０００３】多結晶シリコンの製造方法の中でもエキシ
マレーザアニール（以下ＥＬＡと称する）法やラピット
・サーマル・アニール（ＲＴＡ）法によって形成された
多結晶シリコンは、優れたＴＦＴ特性を示す。この場
合、ＴＦＴの構造は、ゲート上置き構造（コプラナー構
造）をとることがほとんどである。
マレーザアニール（以下ＥＬＡと称する）法やラピット
・サーマル・アニール（ＲＴＡ）法によって形成された
多結晶シリコンは、優れたＴＦＴ特性を示す。この場
合、ＴＦＴの構造は、ゲート上置き構造（コプラナー構
造）をとることがほとんどである。
【０００４】通常、非晶質シリコンを下地としてＥＬＡ
法あるいはＲＴＡ法により形成された多結晶シリコンの
表面は、多結晶シリコン粒界部に突起が生じる。この突
起高さは、非晶質シリコンの膜厚、表面状態およびＥＬ
ＡあるいはＲＴＡ照射エネルギー、照射ピッチなどに依
存している。しかしながら、これらパラメーターの最適
化を行っても、ＥＬＡ法やＲＴＡ法の原理的な制約か
ら、ある程度の高さの突起の発生は避けられない。例え
は、最適化されたＥＬＡ法によっても、非晶質シリコン
膜厚５００オングストロームの場合、高さ３００〜５０
０オングストローム程度の突起が生じる。
法あるいはＲＴＡ法により形成された多結晶シリコンの
表面は、多結晶シリコン粒界部に突起が生じる。この突
起高さは、非晶質シリコンの膜厚、表面状態およびＥＬ
ＡあるいはＲＴＡ照射エネルギー、照射ピッチなどに依
存している。しかしながら、これらパラメーターの最適
化を行っても、ＥＬＡ法やＲＴＡ法の原理的な制約か
ら、ある程度の高さの突起の発生は避けられない。例え
は、最適化されたＥＬＡ法によっても、非晶質シリコン
膜厚５００オングストロームの場合、高さ３００〜５０
０オングストローム程度の突起が生じる。
【０００５】例えば、このようなＥＬＡ法によって形成
された多結晶シリコンを薄膜トランジスタに用いる場
合、上記の多結晶シリコン突起は、ゲート絶縁膜厚を局
所的に薄くすること、また、電界集中が作用すること等
により、リーク電流を引き起こす原因となる。よって、
リーク電流を回避するためにゲート絶縁膜の厚膜化を図
らざるを得ないことになる。その結果、ＴＦＴ駆動電圧
が高くなり、ひいてはアクティブマトリックス型液晶表
示装置の消費電力の増大を引き起こすという問題点があ
る。
された多結晶シリコンを薄膜トランジスタに用いる場
合、上記の多結晶シリコン突起は、ゲート絶縁膜厚を局
所的に薄くすること、また、電界集中が作用すること等
により、リーク電流を引き起こす原因となる。よって、
リーク電流を回避するためにゲート絶縁膜の厚膜化を図
らざるを得ないことになる。その結果、ＴＦＴ駆動電圧
が高くなり、ひいてはアクティブマトリックス型液晶表
示装置の消費電力の増大を引き起こすという問題点があ
る。
【０００６】
【発明が解決しようとする課題】以上のように、多結晶
シリコンの突起は、電界集中の起点となってリーク電流
を引き起こすため、これを避けるためにゲート絶縁膜の
厚膜化を図らねばならず、ＴＦＴの低電圧駆動に必要な
ゲート絶縁膜の薄膜化が阻害されるという問題があっ
た。
シリコンの突起は、電界集中の起点となってリーク電流
を引き起こすため、これを避けるためにゲート絶縁膜の
厚膜化を図らねばならず、ＴＦＴの低電圧駆動に必要な
ゲート絶縁膜の薄膜化が阻害されるという問題があっ
た。
【０００７】本発明は、以上の点に鑑みなされてもの
で、その目的は、従来技術の欠点を除去し、性能、信頼
性が大きく向上した多結晶シリコン素子およびその製造
方法を提供することにある。
で、その目的は、従来技術の欠点を除去し、性能、信頼
性が大きく向上した多結晶シリコン素子およびその製造
方法を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、この発明に係る多結晶シリコン素子は、絶縁基板上
に形成されているとともに所定形状の凹所を有したアン
ダーコート膜と、上記アンダーコート膜の凹所内に形成
されているとともに、アンダーコート膜の表面とほぼ同
一平面内に位置した平坦面を有した多結晶シリコン膜
と、上記多結晶シリコン膜の平坦面上に絶縁膜を介して
設けられた電極と、を備えたことを特徴としている。
め、この発明に係る多結晶シリコン素子は、絶縁基板上
に形成されているとともに所定形状の凹所を有したアン
ダーコート膜と、上記アンダーコート膜の凹所内に形成
されているとともに、アンダーコート膜の表面とほぼ同
一平面内に位置した平坦面を有した多結晶シリコン膜
と、上記多結晶シリコン膜の平坦面上に絶縁膜を介して
設けられた電極と、を備えたことを特徴としている。
【０００９】また、この発明に係る多結晶シリコン素子
は、絶縁基板上に形成されているとともに所定形状の凹
所を有したアンダーコート膜と、上記アンダーコート膜
の凹所内に形成されているとともに、アンダーコート膜
の表面とほぼ同一平面内に位置した平坦面を有した多結
晶シリコン膜と、上記多結晶シリコン膜の平坦面上にゲ
ート絶縁膜を介して設けられたゲート電極と、上記ゲー
ト絶縁膜上に、層間絶縁膜を介して設けられているとと
もに、それぞれコンタクトホールを介して上記多結晶シ
リコン膜に接続されたソース電極およびドレイン電極
と、を備えたことを特徴としている。
は、絶縁基板上に形成されているとともに所定形状の凹
所を有したアンダーコート膜と、上記アンダーコート膜
の凹所内に形成されているとともに、アンダーコート膜
の表面とほぼ同一平面内に位置した平坦面を有した多結
晶シリコン膜と、上記多結晶シリコン膜の平坦面上にゲ
ート絶縁膜を介して設けられたゲート電極と、上記ゲー
ト絶縁膜上に、層間絶縁膜を介して設けられているとと
もに、それぞれコンタクトホールを介して上記多結晶シ
リコン膜に接続されたソース電極およびドレイン電極
と、を備えたことを特徴としている。
【００１０】一方、この発明に係る多結晶シリコン素子
の製造方法は、絶縁基板上にアンダーコート膜を形成
し、上記アンダーコート膜をパターニングして所定形状
の凹所を形成し、上記アンダーコート膜に重ねて多結晶
シリコン膜を形成する。続いて、上記多結晶シリコン膜
をケミカル−メカニカル研磨あるいはケミカルドライエ
ッチングして、上記凹所内に位置しているとともに、上
記アンダコート膜の表面とほぼ同一平面内に位置した平
坦面を有した多結晶シリコン膜とし、上記多結晶シリコ
ン膜の平坦面上に絶縁膜を介して電極を形成することを
特徴としている。
の製造方法は、絶縁基板上にアンダーコート膜を形成
し、上記アンダーコート膜をパターニングして所定形状
の凹所を形成し、上記アンダーコート膜に重ねて多結晶
シリコン膜を形成する。続いて、上記多結晶シリコン膜
をケミカル−メカニカル研磨あるいはケミカルドライエ
ッチングして、上記凹所内に位置しているとともに、上
記アンダコート膜の表面とほぼ同一平面内に位置した平
坦面を有した多結晶シリコン膜とし、上記多結晶シリコ
ン膜の平坦面上に絶縁膜を介して電極を形成することを
特徴としている。
【００１１】上記のように構成された多結晶シリコン素
子およびその製造方法によれば、例えば、多結晶シリコ
ンを活性層とするコプラナー型の薄膜トランジスタを形
成する際、所定の形状の凹所を有したアンダーコート膜
上に、多結晶シリコンを形成し、その表面をケミカル−
メカニカル研磨法（ＣＭＰ）法あるいはケミカルエッチ
ング法により平坦化する。これにより、アンダーコート
膜内に位置した多結晶シリコン膜が得られる。そして、
この多結晶シリコン膜の表面は、多結晶シリコンの突起
が取り除かれ、上記アンダコート膜の表面とほぼ同一平
面内に位置した平坦面となっている。
子およびその製造方法によれば、例えば、多結晶シリコ
ンを活性層とするコプラナー型の薄膜トランジスタを形
成する際、所定の形状の凹所を有したアンダーコート膜
上に、多結晶シリコンを形成し、その表面をケミカル−
メカニカル研磨法（ＣＭＰ）法あるいはケミカルエッチ
ング法により平坦化する。これにより、アンダーコート
膜内に位置した多結晶シリコン膜が得られる。そして、
この多結晶シリコン膜の表面は、多結晶シリコンの突起
が取り除かれ、上記アンダコート膜の表面とほぼ同一平
面内に位置した平坦面となっている。
【００１２】そのため、多結晶シリコンの突起での電界
集中によって発生するリーク電流を抑制でき、絶縁膜の
薄膜化が可能となる。これにより、多結晶シリコン素子
の駆動電圧が低減し、消費電力の低減を図ることができ
る。従って、性能および信頼性の向上した多結晶シリコ
ン素子を得ることができる。
集中によって発生するリーク電流を抑制でき、絶縁膜の
薄膜化が可能となる。これにより、多結晶シリコン素子
の駆動電圧が低減し、消費電力の低減を図ることができ
る。従って、性能および信頼性の向上した多結晶シリコ
ン素子を得ることができる。
【００１３】
【発明の実施の形態】以下、図面を参照しながら、この
発明の実施の形態に係る薄膜トランジスタ（以下、ＴＦ
Ｔと称する）について詳細に説明する。図１に示すよう
に、ＴＦＴは、例えば、アクティブマトリックス型の液
晶表示装置におけるスイッチング素子として用いられる
ゲート上置き型（コプラナ型）のＴＦＴとして構成され
ている。
発明の実施の形態に係る薄膜トランジスタ（以下、ＴＦ
Ｔと称する）について詳細に説明する。図１に示すよう
に、ＴＦＴは、例えば、アクティブマトリックス型の液
晶表示装置におけるスイッチング素子として用いられる
ゲート上置き型（コプラナ型）のＴＦＴとして構成され
ている。
【００１４】まず、概略的に説明すると、図１に示すよ
うに、ＴＦＴはガラス板等の透明な絶縁基板１０を備
え、この絶縁基板１０上には、アンダーコート層１２が
形成され、アンダーコート層内に活性層としての多結晶
シリコン層３が形成されている。そして、活性層３の上
には、ゲート絶縁膜４を介してゲート電極５が設けら
れ、これらゲート絶縁膜およびゲート電極に重ねて層間
絶縁膜６が形成されている。層間絶縁膜６上には、ソー
ス電極７およびドレイン電極８が形成され、それぞれコ
ンタクトホール１０、１１を介して多結晶シリコン膜３
に接続されている。
うに、ＴＦＴはガラス板等の透明な絶縁基板１０を備
え、この絶縁基板１０上には、アンダーコート層１２が
形成され、アンダーコート層内に活性層としての多結晶
シリコン層３が形成されている。そして、活性層３の上
には、ゲート絶縁膜４を介してゲート電極５が設けら
れ、これらゲート絶縁膜およびゲート電極に重ねて層間
絶縁膜６が形成されている。層間絶縁膜６上には、ソー
ス電極７およびドレイン電極８が形成され、それぞれコ
ンタクトホール１０、１１を介して多結晶シリコン膜３
に接続されている。
【００１５】次に、ＴＦＴの構成について、その製造方
法と併せて詳細に説明する。図２（ａ）に示すように、
まず、ガラス板等の透明な絶縁基板１上に、この絶縁基
板１からの不純物拡散を防ぐためのアンダーコート膜２
を形成する。アンダーコート膜２としては、化学気相反
応法やスパッタリング法により形成されたＳｉ０２膜を
用いる。また、アンダーコート膜２として、この他に
も、ＳｉＮｘや、ＳｉＮｘとＳｉ０２との２層の薄膜を
用いてもよい。例えば、２層の薄膜の場合、アンダーコ
ート膜２の膜厚は、ガラス板上にＳｉＮｘを５００オン
グストローム厚に形成し、その上層にＳｉ０２を１００
０オングストローム厚に形成する。
法と併せて詳細に説明する。図２（ａ）に示すように、
まず、ガラス板等の透明な絶縁基板１上に、この絶縁基
板１からの不純物拡散を防ぐためのアンダーコート膜２
を形成する。アンダーコート膜２としては、化学気相反
応法やスパッタリング法により形成されたＳｉ０２膜を
用いる。また、アンダーコート膜２として、この他に
も、ＳｉＮｘや、ＳｉＮｘとＳｉ０２との２層の薄膜を
用いてもよい。例えば、２層の薄膜の場合、アンダーコ
ート膜２の膜厚は、ガラス板上にＳｉＮｘを５００オン
グストローム厚に形成し、その上層にＳｉ０２を１００
０オングストローム厚に形成する。
【００１６】次に、図２（ｂ）に示すように、アンダー
コート膜２をパターニングし、その後に形成される多結
晶シリコン（ポリシリコン）膜の形状と同一形状の凹所
１２をエッチングにより形成する。この時、アンダーコ
ート膜２のエッチング量、つまり、凹所１２の深さは、
ポリシリコン膜の膜厚と等しくなるよう、例えば、ポリ
シリコン膜厚が５００オングストロームならば、アンダ
ーコート膜２のエッチング量も５００オングストローム
とする。
コート膜２をパターニングし、その後に形成される多結
晶シリコン（ポリシリコン）膜の形状と同一形状の凹所
１２をエッチングにより形成する。この時、アンダーコ
ート膜２のエッチング量、つまり、凹所１２の深さは、
ポリシリコン膜の膜厚と等しくなるよう、例えば、ポリ
シリコン膜厚が５００オングストロームならば、アンダ
ーコート膜２のエッチング量も５００オングストローム
とする。
【００１７】アンダーコート膜２のエッチングは、希フ
ッ酸等のウェットエッチングや、反応性イオンエッチン
グ（ＲｌＥ）、ケミカルドライエッチング（ＣＤＥ）等
のドライエッチングにより行う。
ッ酸等のウェットエッチングや、反応性イオンエッチン
グ（ＲｌＥ）、ケミカルドライエッチング（ＣＤＥ）等
のドライエッチングにより行う。
【００１８】次に、図２（ｃ）に示すように、所定の形
状にエッチングされたアンダーコート膜２上に、活性層
としての多結晶シリコン（ポリシリコン）膜を形成す
る。このポリシリコン膜３を形成する場合には、例え
ば、プラズマＣＶＤ法、スパッタリング法などの成膜法
によってアモルファスシリコン膜を形成した後、ＴＦＴ
素子の閾値電圧（Ｖｔｈ）の制御を目的として、ボロン
等の不純物を注入する。この注入は、Ｂ２Ｈ６（ジボラ
ン）ガスを用いたイオンシャワードーピングにより行
い、ボロン注入濃度は、例えば１．２×１０12（c
m−２）で行う。そして、このアモルファスシリコン膜
に例えば、エキシマレーザーアニールを施して、多結晶
化することによりポリシリコン膜３を形成する。
状にエッチングされたアンダーコート膜２上に、活性層
としての多結晶シリコン（ポリシリコン）膜を形成す
る。このポリシリコン膜３を形成する場合には、例え
ば、プラズマＣＶＤ法、スパッタリング法などの成膜法
によってアモルファスシリコン膜を形成した後、ＴＦＴ
素子の閾値電圧（Ｖｔｈ）の制御を目的として、ボロン
等の不純物を注入する。この注入は、Ｂ２Ｈ６（ジボラ
ン）ガスを用いたイオンシャワードーピングにより行
い、ボロン注入濃度は、例えば１．２×１０12（c
m−２）で行う。そして、このアモルファスシリコン膜
に例えば、エキシマレーザーアニールを施して、多結晶
化することによりポリシリコン膜３を形成する。
【００１９】他の形成方法としては、例えば、アモルフ
ァスシリコン（種）から固相成長により形成する方法
や、ＳｉＨ４・ＳｉＦ４・Ｈ２などを原料ガスとしたプ
ラズマＣＶＤ法により、直接ポリシリコン膜を形成する
方法がある。
ァスシリコン（種）から固相成長により形成する方法
や、ＳｉＨ４・ＳｉＦ４・Ｈ２などを原料ガスとしたプ
ラズマＣＶＤ法により、直接ポリシリコン膜を形成する
方法がある。
【００２０】このようにポリシリコン膜形成方法には何
種類もあるが、結晶性に優れ、しかも大面積に形成可能
であるものの、ポリシリコン突起の高さが最も高いの
は、エキシマレーザアニール（ＥＬＡ）法で形成された
ポリシリコン膜である。
種類もあるが、結晶性に優れ、しかも大面積に形成可能
であるものの、ポリシリコン突起の高さが最も高いの
は、エキシマレーザアニール（ＥＬＡ）法で形成された
ポリシリコン膜である。
【００２１】次に、図２（ｄ）に示すように、例えば、
ケミカル−メカニカル研磨法（ＣＭＰ）法により、ポリ
シリコン膜３の表面をアンダーコート膜２の表面と同一
平面になるまで研磨し、同時に、ポリシリコン膜粒界部
の突起を除去し平坦化する。これにより、アンダーコー
ト膜２と面一の平坦面、つまり、研磨面１４を持ったポ
リシリコン膜３が形成され、同時に、ポリシリコン膜３
の素子分離がなされる。ここで、ポリシリコン膜３表面
の突起高さは、１００オングストローム未満となってい
る。なお、ポリシリコン膜表面の平坦化法として、ケミ
カルドライエッチング（ＣＤＥ）を用いてもよい。
ケミカル−メカニカル研磨法（ＣＭＰ）法により、ポリ
シリコン膜３の表面をアンダーコート膜２の表面と同一
平面になるまで研磨し、同時に、ポリシリコン膜粒界部
の突起を除去し平坦化する。これにより、アンダーコー
ト膜２と面一の平坦面、つまり、研磨面１４を持ったポ
リシリコン膜３が形成され、同時に、ポリシリコン膜３
の素子分離がなされる。ここで、ポリシリコン膜３表面
の突起高さは、１００オングストローム未満となってい
る。なお、ポリシリコン膜表面の平坦化法として、ケミ
カルドライエッチング（ＣＤＥ）を用いてもよい。
【００２２】続いて、図２（ｅ）に示すように、テトラ
エチルオルソシリケート（ＴＥＯＳ）・０２を原料ガス
とするプラズマＣＶＤ法により、ゲート絶縁膜４として
のＳｉ０２膜をアンダーコート膜２およびポリシリコン
膜３上に形成する。
エチルオルソシリケート（ＴＥＯＳ）・０２を原料ガス
とするプラズマＣＶＤ法により、ゲート絶縁膜４として
のＳｉ０２膜をアンダーコート膜２およびポリシリコン
膜３上に形成する。
【００２３】ゲート絶縁膜の形成方法としては、プラズ
マＣＶＤ法の代えて、常圧ＣＶＤ法、ＬＰＣＶＤ法、Ｅ
ＣＲプラズマＣＶＤ法、リモートプラズマＣＶＤ法等の
他のＣＶＤ法や、スパッタリング法などを用いても良
い。また、原料ガスとしても、ＴＥＯＳ・０２ガス以外
に、ＳｉＨ４・０２ガスを用いてもよい。
マＣＶＤ法の代えて、常圧ＣＶＤ法、ＬＰＣＶＤ法、Ｅ
ＣＲプラズマＣＶＤ法、リモートプラズマＣＶＤ法等の
他のＣＶＤ法や、スパッタリング法などを用いても良
い。また、原料ガスとしても、ＴＥＯＳ・０２ガス以外
に、ＳｉＨ４・０２ガスを用いてもよい。
【００２４】ゲート絶縁膜４を形成した後、このゲート
絶縁膜４の膜質を更に向上させることを目的として、例
えば、窒素雰囲気中で、６００℃、５時間の条件でゲー
ト絶縁膜をアニールしても良い。
絶縁膜４の膜質を更に向上させることを目的として、例
えば、窒素雰囲気中で、６００℃、５時間の条件でゲー
ト絶縁膜をアニールしても良い。
【００２５】次に、図３（ａ）に示すように、ゲート絶
縁膜４上に、モリブデン−タングステン合金（ＭｏＷ）
やアルミニウム（Ａｌ）などの低抵抗金属膜や不純物が
導入された多結晶シリコン膜等を形成した後、この膜を
所定の形状にパターニングしてゲート電極５を形成す
る。
縁膜４上に、モリブデン−タングステン合金（ＭｏＷ）
やアルミニウム（Ａｌ）などの低抵抗金属膜や不純物が
導入された多結晶シリコン膜等を形成した後、この膜を
所定の形状にパターニングしてゲート電極５を形成す
る。
【００２６】このようにして所定形状のゲート電極５を
形成した後、図３（ｂ）に示すように、ゲート電極５を
マスクとして自己整合により、ポリシリコン膜３にｎ型
不純物であるリン（Ｐ）を、例えば、５Ｘ１０16cm−２
の条件でイオン注入し、ポリシリコン膜にドレイン領域
３ａおよびソース領域３ｂを形成する。
形成した後、図３（ｂ）に示すように、ゲート電極５を
マスクとして自己整合により、ポリシリコン膜３にｎ型
不純物であるリン（Ｐ）を、例えば、５Ｘ１０16cm−２
の条件でイオン注入し、ポリシリコン膜にドレイン領域
３ａおよびソース領域３ｂを形成する。
【００２７】その後、レーザーアニールや熱アニール等
のアニールにより、イオン注入により導入されたリンを
活性化する。なお、Ｐ型チャンネルＴＦＴを製造する場
合には、ボロン等のＰ型不純物をイオン注入する。
のアニールにより、イオン注入により導入されたリンを
活性化する。なお、Ｐ型チャンネルＴＦＴを製造する場
合には、ボロン等のＰ型不純物をイオン注入する。
【００２８】続いて、図３（ｃ）に示すように、ゲート
絶縁膜４およびゲート電極５に重ねて全面に層間絶縁膜
６を形成し、この層間絶縁膜６にポリシリコン膜３のド
レイン領域３ｂおよびソース領域３ａにそれぞれ連通し
たコンタクトホール１０、１１を形成する。
絶縁膜４およびゲート電極５に重ねて全面に層間絶縁膜
６を形成し、この層間絶縁膜６にポリシリコン膜３のド
レイン領域３ｂおよびソース領域３ａにそれぞれ連通し
たコンタクトホール１０、１１を形成する。
【００２９】そして、層間絶縁膜６の全面にＡｌ等の金
属膜を形成した後、この金属膜をパターニングして、ソ
ース電極７およびドレイン電極８を形成する。更に、そ
の後、ＴＦＴを水分の吸着等から守るためにＳｉＮ膜を
成膜しもよい。
属膜を形成した後、この金属膜をパターニングして、ソ
ース電極７およびドレイン電極８を形成する。更に、そ
の後、ＴＦＴを水分の吸着等から守るためにＳｉＮ膜を
成膜しもよい。
【００３０】これにより、図１に示すように、活性層と
なるポリシリコン膜３がアンダーコート膜２中に形成さ
れ、かつ、ポリシリコン膜表面が平坦化された薄膜トラ
ンジスタが完成する。
なるポリシリコン膜３がアンダーコート膜２中に形成さ
れ、かつ、ポリシリコン膜表面が平坦化された薄膜トラ
ンジスタが完成する。
【００３１】以上のように構成されたＴＦＴによれば、
ポリシリコン膜３の表面を、ケミカル−メカニカル研磨
法（ＣＭＰ）法あるいはドライエッチングにより、アン
ダーコート膜２の表面と面一な平坦面１４とすることに
より、ポリシリコン粒界部の突起を取り除くことができ
る。従って、ゲート絶縁膜を厚膜化することなく電界集
中によるゲート絶縁膜リーク電流を低減することがき、
同時に、ＴＦＴの駆動電圧の低減を図ることが可能とな
る。
ポリシリコン膜３の表面を、ケミカル−メカニカル研磨
法（ＣＭＰ）法あるいはドライエッチングにより、アン
ダーコート膜２の表面と面一な平坦面１４とすることに
より、ポリシリコン粒界部の突起を取り除くことができ
る。従って、ゲート絶縁膜を厚膜化することなく電界集
中によるゲート絶縁膜リーク電流を低減することがき、
同時に、ＴＦＴの駆動電圧の低減を図ることが可能とな
る。
【００３２】なお、この発明は上述した実施の形態に限
定されることなく、この発明の範囲内で種々変形可能で
ある。例えば、この発明は、ＴＦＴに限らず、液晶表示
装置内の補助容量部の多結晶シリコンにも適用可能であ
り、本発明を適用することにより、補助容量のリーク電
流低減を図ることができる。
定されることなく、この発明の範囲内で種々変形可能で
ある。例えば、この発明は、ＴＦＴに限らず、液晶表示
装置内の補助容量部の多結晶シリコンにも適用可能であ
り、本発明を適用することにより、補助容量のリーク電
流低減を図ることができる。
【００３３】
【発明の効果】以上詳述したように、この発明によれ
ば、所定の形状にパターニングされたアンダーコート膜
上に、ポリシリコン膜を形成し、ケミカル−メカニカル
研磨法（ＣＭＰ）法によりポリシリコン膜表面を平坦化
し、ポリシリコン粒界部の突起を取り除くことにより、
突起部分での電界集中によって発生するリーク電流を抑
制でき、絶縁膜の薄膜化が可能な、性能、信頼性に優れ
た多結晶シリコン素子およびその製造方法を提供するこ
とができる。
ば、所定の形状にパターニングされたアンダーコート膜
上に、ポリシリコン膜を形成し、ケミカル−メカニカル
研磨法（ＣＭＰ）法によりポリシリコン膜表面を平坦化
し、ポリシリコン粒界部の突起を取り除くことにより、
突起部分での電界集中によって発生するリーク電流を抑
制でき、絶縁膜の薄膜化が可能な、性能、信頼性に優れ
た多結晶シリコン素子およびその製造方法を提供するこ
とができる。
【図１】この発明の実施の形態に係る薄膜トランジスタ
の断面図。
の断面図。
【図２】上記薄膜トランジスタの製造工程をそれぞれ示
す断面図。
す断面図。
【図３】上記薄膜トランジスタの製造工程をそれぞれ示
す断面図。
す断面図。
１…絶縁基板 ２…アンダーコート膜 ３…ポリシリコン膜 ４…ゲート絶縁膜 ５…ゲート電極 ６…層間絶縁膜 ７…ソース電極 ８…ドレイン電極 １０、１１…コンタクトホール １２…凹所 １４…研磨面
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F110 AA06 AA09 AA18 BB01 CC02 DD02 DD13 DD14 DD17 EE09 FF02 FF28 FF30 FF31 FF32 FF36 GG02 GG13 GG15 GG25 GG32 GG34 GG43 GG45 GG52 HJ01 HJ04 HJ13 HJ22 HJ23 HL03 NN02 NN03 NN24 NN62 NN65 PP03 QQ19
Claims (9)
- 【請求項１】絶縁基板上に形成されているとともに所定
形状の凹所を有したアンダーコート膜と、 上記アンダーコート膜の凹所内に形成されているととも
に、アンダーコート膜の表面とほぼ同一平面内に位置し
た平坦面を有した多結晶シリコン膜と、 上記多結晶シリコン膜の平坦面上に絶縁膜を介して設け
られた電極と、 を備えたことを特徴とする多結晶シリコン素子。 - 【請求項２】絶縁基板上に形成されているとともに所定
形状の凹所を有したアンダーコート膜と、 上記アンダーコート膜の凹所内に形成されているととも
に、アンダーコート膜の表面とほぼ同一平面内に位置し
た平坦面を有した多結晶シリコン膜と、 上記多結晶シリコン膜の平坦面上にゲート絶縁膜を介し
て設けられたゲート電極と、 上記ゲート絶縁膜上に、層間絶縁膜を介して設けられて
いるとともに、それぞれコンタクトホールを介して上記
多結晶シリコン膜に接続されたソース電極およびドレイ
ン電極と、 を備えたことを特徴とする多結晶シリコン素子。 - 【請求項３】上記多結晶シリコン膜の上記平坦面におけ
る突起の高さは、１００オングストローム未満であるこ
とを特徴とする請求項１又は２に記載の多結晶シリコン
素子。 - 【請求項４】多結晶シリコン素子の製造方法において、 絶縁基板上にアンダーコート膜を形成し、 上記アンダーコート膜をパターニングして所定形状の凹
所を形成し、 上記アンダーコート膜に重ねて多結晶シリコン膜を形成
し、 上記形成された多結晶シリコン膜の表面を研磨し、上記
凹所内に位置しているとともに、上記アンダコート膜の
表面とほぼ同一平面内に位置した平坦面を持った多結晶
シリコン膜とし、 上記多結晶シリコン膜の平坦面上に絶縁膜を介して電極
を形成することを特徴とする多結晶シリコン素子の製造
方法。 - 【請求項５】多結晶シリコン素子の製造方法において、 絶縁基板上にアンダーコート膜を形成し、 上記アンダーコート膜をパターニングして所定形状の凹
所を形成し、 上記アンダーコート膜に重ねて多結晶シリコン膜を形成
し、 上記形成された多結晶シリコン膜の表面を研磨し、上記
凹所内に位置しているとともに、上記アンダコート膜の
表面とほぼ同一平面内に位置した平坦面を持った多結晶
シリコン膜とし、 上記多結晶シリコン膜の平坦面上にゲート絶縁膜を介し
てゲート電極を形成し、 上記ゲート絶縁膜上に、層間絶縁膜を介して、ソース電
極およびドレイン電極を形成することを特徴とする多結
晶シリコン素子の製造方法。 - 【請求項６】上記多結晶シリコン膜の表面をケミカル−
メカニカル研磨法によって研磨することを特徴とする請
求項４又は５に記載の多結晶シリコン素子の製造方法。 - 【請求項７】多結晶シリコン素子の製造方法において、 絶縁基板上にアンダーコート膜を形成し、 上記アンダーコート膜をパターニングして所定形状の凹
所を形成し、 上記アンダーコート膜に重ねて多結晶シリコン膜を形成
し、 上記形成された多結晶シリコン膜をケミカルドライエッ
チングして、上記凹所内に位置しているとともに、上記
アンダコート膜の表面とほぼ同一平面内に位置した平坦
面を持った多結晶シリコン膜とし、 上記多結晶シリコン膜の平坦面上に絶縁膜を介して電極
を形成することを特徴とする多結晶シリコン素子の製造
方法。 - 【請求項８】多結晶シリコン素子の製造方法において、 絶縁基板上にアンダーコート膜を形成し、 上記アンダーコート膜をパターニングして所定形状の凹
所を形成し、 上記アンダーコート膜に重ねて多結晶シリコン膜を形成
し、 上記形成された多結晶シリコン膜をケミカルドライエッ
チングして、上記凹所内に位置しているとともに、上記
アンダコート膜の表面とほぼ同一平面内に位置した平坦
面を持った多結晶シリコン膜とし、 上記多結晶シリコン膜の平坦面上にゲート絶縁膜を介し
てゲート電極を形成し、 上記ゲート絶縁膜上に、層間絶縁膜を介して、ソース電
極およびドレイン電極を形成することを特徴とする多結
晶シリコン素子の製造方法。 - 【請求項９】上記多結晶シリコン膜の平坦面における突
起の高さが１００オングストローム未満となるように平
坦化することを特徴とすることを特徴とする請求項４な
いし８のいずれか１項に記載の多結晶シリコン素子の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11128499A JP2000323714A (ja) | 1999-05-10 | 1999-05-10 | 多結晶シリコン素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11128499A JP2000323714A (ja) | 1999-05-10 | 1999-05-10 | 多結晶シリコン素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000323714A true JP2000323714A (ja) | 2000-11-24 |
Family
ID=14986263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11128499A Pending JP2000323714A (ja) | 1999-05-10 | 1999-05-10 | 多結晶シリコン素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000323714A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100669734B1 (ko) * | 2004-10-15 | 2007-01-16 | 삼성에스디아이 주식회사 | 박막 트랜지스터의 제조 방법 및 그 방법에 따라 제조된박막 트랜지스터를 구비한 평판 표시 장치 |
| US7474002B2 (en) | 2001-10-30 | 2009-01-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having dielectric film having aperture portion |
| WO2012163049A1 (en) * | 2011-06-03 | 2012-12-06 | Tsinghua University | Semiconductor structure and method for forming the same |
| CN103325841A (zh) * | 2013-02-19 | 2013-09-25 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法和显示器件 |
| CN106057827A (zh) * | 2016-08-12 | 2016-10-26 | 京东方科技集团股份有限公司 | 一种阵列基板及其制备方法、显示装置 |
| JP2021535597A (ja) * | 2018-11-30 | 2021-12-16 | 長江存儲科技有限責任公司Yangtze Memory Technologies Co., Ltd. | 接合メモリ装置およびその製作方法 |
-
1999
- 1999-05-10 JP JP11128499A patent/JP2000323714A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7474002B2 (en) | 2001-10-30 | 2009-01-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having dielectric film having aperture portion |
| JP2009021621A (ja) * | 2001-10-30 | 2009-01-29 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| KR100965131B1 (ko) * | 2001-10-30 | 2010-06-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 |
| KR100669734B1 (ko) * | 2004-10-15 | 2007-01-16 | 삼성에스디아이 주식회사 | 박막 트랜지스터의 제조 방법 및 그 방법에 따라 제조된박막 트랜지스터를 구비한 평판 표시 장치 |
| WO2012163049A1 (en) * | 2011-06-03 | 2012-12-06 | Tsinghua University | Semiconductor structure and method for forming the same |
| US8860086B2 (en) | 2011-06-03 | 2014-10-14 | Tsinghua University | Semiconductor structure and method for forming the same |
| CN103325841A (zh) * | 2013-02-19 | 2013-09-25 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法和显示器件 |
| JP2016507905A (ja) * | 2013-02-19 | 2016-03-10 | 京東方科技集團股▲ふん▼有限公司 | 薄膜トランジスター及びその製作方法、表示装置 |
| US9312146B2 (en) | 2013-02-19 | 2016-04-12 | Boe Technology Group Co., Ltd. | Manufacturing method of a thin film transistor |
| CN106057827A (zh) * | 2016-08-12 | 2016-10-26 | 京东方科技集团股份有限公司 | 一种阵列基板及其制备方法、显示装置 |
| JP2021535597A (ja) * | 2018-11-30 | 2021-12-16 | 長江存儲科技有限責任公司Yangtze Memory Technologies Co., Ltd. | 接合メモリ装置およびその製作方法 |
| JP7442504B2 (ja) | 2018-11-30 | 2024-03-04 | 長江存儲科技有限責任公司 | 接合メモリ装置およびその製作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7161178B2 (en) | Display device having a pixel electrode through a second interlayer contact hole in a wider first contact hole formed over an active region of display switch | |
| US7262464B2 (en) | Semiconductor device with single crystal semiconductor layer(s) bonded to insulating surface of substrate | |
| US5920362A (en) | Method of forming thin-film transistor liquid crystal display having a silicon active layer contacting a sidewall of a data line and a storage capacitor electrode | |
| JPH10200120A (ja) | 半導体装置の製造方法 | |
| JP2000323714A (ja) | 多結晶シリコン素子およびその製造方法 | |
| US20060051905A1 (en) | Method of fabricating planarized poly-silicon thin film transistors | |
| JPH09293876A (ja) | 半導体素子基板およびその製造法、該基板を用いた半導体装置 | |
| JP2004063845A (ja) | 薄膜トランジスタの製造方法、平面表示装置の製造方法、薄膜トランジスタ及び平面表示装置 | |
| JP3171673B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH1197699A (ja) | 薄膜トランジスタ | |
| JPH08330593A (ja) | 薄膜トランジスタの製造方法 | |
| US6482682B2 (en) | Manufacturing method for improving reliability of polysilicon thin film transistors | |
| JPH08330599A (ja) | 薄膜トランジスタ、その製造方法及び表示装置 | |
| JPH11258636A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP2000183351A (ja) | 薄膜半導体装置の製造方法 | |
| JP3252990B2 (ja) | 半導体装置およびその作製方法 | |
| JP3937956B2 (ja) | 薄膜半導体装置の製造方法 | |
| JPH11135797A (ja) | 積層膜の形状加工方法およびそれを利用した薄膜トランジスタの製造方法 | |
| JPH11345975A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2776411B2 (ja) | 順スタガ型薄膜トランジスタ及びその製造方法 | |
| JPH1197696A (ja) | 薄膜半導体装置 | |
| JPH11274508A (ja) | 薄膜トランジスタの製造方法 | |
| JP2001094108A (ja) | 電界効果トランジスタ、トランジスタアレイ基板、およびその製造方法 | |
| JP2000022159A (ja) | 半導体装置の製造方法 | |
| JPH0818059A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040304 |
|
| A521 | Written amendment |
Effective date: 20060227 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060227 |
|
| RD02 | Notification of acceptance of power of attorney |
Effective date: 20060227 Free format text: JAPANESE INTERMEDIATE CODE: A7422 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080219 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20080304 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080502 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081111 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Effective date: 20081118 Free format text: JAPANESE INTERMEDIATE CODE: A61 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111128 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121128 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20121128 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20181128 |