CN100447963C - 通过生长具有定制的厚度分布的牺牲膜层而进行材料平面化的方法 - Google Patents

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Abstract

本发明提供了以对下层材料如硅具有平面化作用的方式形成氧化物的方法和装置。具体是,在下层材料上生长具有不均匀厚度分布的氧化物。根据下层材料的不均匀分布选择氧化物的不均匀厚度分布。与氧化前的表面相比,随后的氧化物去除获得了下层材料的平坦表面。

Description

通过生长具有定制的厚度分布的牺牲膜层而进行材料平面化的方法
技术领域
本发明的实施方式一般涉及衬底处理。更具体地,本发明的实施方式涉及通过氧化和去除氧化物而对层进行平面化处理的。
背景技术
在集成电路和其他电子器件的制造中,将导电、半导电和介电材料的多个层沉积在衬底表面上或者从衬底表面上去除。可以通过许多沉积技术来沉积导电、半导电和介电材料的薄层。现代处理工艺中的普通沉积技术包括物理气相沉积(PVD)(亦称为溅射法)、化学气相沉积(CVD),等离子体增强化学气相沉积(PECVD)以及电化学电镀(ECP)。
当依次沉积和去除各层材料时,衬底的最上层表面的整个表面可能变得不平坦,因而需要进行平面化处理。对表面进行平面化处理,或“抛光”表面,是一种将材料从衬底表面上去除的处理过程,从而形成一个大致均匀的平坦表面。平面化处理用于去除不希望的表面形貌和表面缺陷,例如粗糙表面、结块材料、晶格损伤、划伤以及受污染的层或材料。平面化处理也用于通过去除多余的沉积材料而在衬底上形成部件的过程中,以填充部件,并为后续各级别的金属化和处理提供一个均匀表面。而且,平面化对于保证光刻设备的正确调焦是至关重要的。
对晶片进行平面化处理的传统抛光技术包括化学机械抛光(CMP),电化学机械抛光(ECMP)等。CMP和ECMP都采用在流体环境中抛光晶片的抛光垫。典型地,衬底载体或抛光头安装在一个载体组件上,并被设置成与抛光垫相接触。载体组件向衬底提供一个可控压力,从而将衬底压靠在抛光垫上。外部驱动力使该垫相对于衬底运动。化学行为、电学和/或机械行为会对抛光产生影响。
然而在某些情况下,已经证明了传统抛光技术并不够用。一个例子就是采用硅晶片或衬底的情况。硅晶片的例子包括外延(Epi)晶片以及绝缘体硅(SOI)晶片。尽管也可使用其它方法,但通常利用像CMP之类的技术来抛光这样的晶片。然而,虽然这样的传统抛光技术消除了纳米级的表面粗糙度,但它们可能导致其它表面不均匀,并使膜的厚度出现不可接受的偏差。
因此,需要一种对材料特别是对硅进行平面化处理的方法和装置。
发明内容
本发明一般涉及牺牲平面化膜的形成。
一个实施方式提供了一种在形成半导体晶片的上表面的材料上生长牺牲平面化层的方法。该方法包括:测定该材料的不均匀厚度分布;基于不均匀厚度分布选择一个或多个工艺参数值,从而对所述材料进行平面化处理;以及根据所述不均匀分布,利用湿式氧化法在晶片的上表面上生长牺牲平面化层,其中的牺牲平面化层消耗所述材料的一部分而实现其平面化。
另一个实施方式提供了一种对具有不均匀形貌分布的晶片材料进行平面化处理的方法。该方法包括:将晶片放置在腔室中;建立包含蒸汽的环境,从而根据不均匀的形貌分布对晶片材料进行平面化消耗;将晶片暴露到包含蒸汽的环境中,由此在晶片材料上形成牺牲平面化层;以及去除牺牲平面化层。在本文中,“平面化消耗”是指在晶片材料和牺牲平面化层之间的界面处完成的平面化,结果是通过去除牺牲平面化层而使晶片材料的表面相对更加平坦。
对具有不均匀形貌的晶片材料进行平面化处理的另一种方法包括:将晶片放置在腔室中,根据不均匀形貌在晶片材料上生长牺牲平面化层,从而引起对晶片材料的平面化消耗,以及去除牺牲平面化层。生长牺牲平面化层的步骤可包括:(a)在选择的腔室压力下将晶片暴露到第一含氧环境中,从而引起对晶片材料的平面化消耗,同时在整个晶片上保持基本恒定的温度分布;以及(b)将晶片暴露到第二含氧环境中,同时在整个晶片上保持不均匀的温度分布,从而引起对晶片材料的平面化消耗。
对包括具有不均匀形貌分布的晶片材料的晶片进行平面化处理的另一种方法包括:将晶片放置在腔室中;使一种含氧流体流入腔室中,从而在腔室中建立含氧环境;将晶片暴露到含氧环境;控制晶片温度,并控制腔室压力和含氧流体流动速度中的至少一个,从而根据不均匀形貌分布对晶片材料进行平面化消耗,并在晶片材料上形成牺牲平面化层;以及去除牺牲平面化层。
对晶片的上含硅层进行平面化处理的另一种方法包括:测定晶片的目标氧化物分布;基于目标氧化物分布选择一个或多个工艺参数值,其中的工艺参数值选自腔室压力以及含氧流体流动速度中的至少一个;将晶片放置于氧化物生长腔室中;使含氧流体以约10SLM-约40SLM的流动速度流入腔室中,从而在腔室中建立含氧环境,腔室压力小于约100托(Torr),优选小于30Torr,且更优选地为约6Torr-约14托(Torr);在氧化物生长过程中保持腔室压力和晶片温度达约30秒到几分钟(优选小于或等于约90秒)以允许消耗一部分含硅层,从而根据所述目标氧化物分布对含硅层进行平面化消耗,并引起形成牺牲平面化层;以及去除牺牲平面化层。在一个实施方式中,含氧流体具有约10%到约33%的H2
另一种实施方式提供了一个系统,其包括:氧化物生长腔室;晶片支撑件,其适于支撑具有形貌分布不均匀的材料的晶片;流体传递系统,其与氧化物生长腔室作流体式相连;以及控制器系统,其被设置成接收目标氧化物分布作为输入,并且至少控制:(i)来自流体传递系统的一种或多种流体的流动速度,从而在氧化物生长腔室中建立含氧环境;以及(ii)腔室压力。选择流动速度和腔室压力中至少一个来根据目标氧化物分布消耗所述晶片上的材料,藉此在所述材料上形成牺牲平面化层。
附图说明
上文已经简要地描述了本发明,但是为了更详细地理解本发明上面所述的特征,将参照具体实施方式对本发明作更加具体的描述,附图中示出了一些实施方式。然而需要说明的是,附图仅仅描述了本发明的典型实施方式,因此不能被认为是限制了本发明的范围,因为本发明可以包容其它等效的实施方式。
图1是流程图,示出了用于生长和去除牺牲氧化物的方法的一个实施方式。
图2示出了快速加热装置,其能够根据本发明实施方式进行氧化处理工艺。
图3示出了图2快速加热装置中光源的布置。
图4是说明一种氧化法的流程图。
图5A是氧化前半导体晶片或衬底的剖视图。
图5B是剖视图,示出了通过一个氧化工艺在图5A的衬底上形成了氧化物。
图6示出了局部压力为150托(Torr)的各种O2/H2浓度比情况下所产生的爆炸压力。
图7示出了在各种H2/O2浓度比情况下,氧化物厚度与反应气体局部压力的关系曲线。
图8示出了氧化物厚度与H2/O2反应气体浓度比的关系曲线。
图9示出了在各种浓度比和反应气体局部压力情况下,氧化物厚度与氧化时间的关系曲线。
图10示出了氧化物厚度与处理气体总流速的关系曲线。
图11示出了进行原位蒸汽生成(ISSG)工艺之前的晶片分布与期望的氧化物分布的比较曲线。
图12是曲线图,示出了总气体流速对氧化物厚度的影响。
图13是曲线图,示出了压力对氧化物厚度的影响。
图14是曲线图,示出了两步压力变化法对氧化物厚度的影响。
图15比较了期望的氧化物厚度分布与两个测试晶片的实验结果。
图16示出了实验结果的曲线,说明了对硅分布均匀性有所改进。
图17是快速加热装置的一个实施方式,该快速加热装置能够实施根据本发明实施方式的氧化法。
图18示出了本发明的一个示例性的群集工具。
图19示出了利用SOI晶片制造的一个示例性晶体管。
图20示出了SOI晶片的应用。
本发明描述了一种用于原位氧化处理和后续氧化物去除的方法和装置。为了更彻底地理解本发明,在下面的描述中给出了许多具体细节,例如装置构造以及处理细节例如时间、压力、流速和温度。例如,为了便于说明,将针对SOI和Epi晶片来描述平面化技术。本领域技术人员应该理解,在不脱离本发明范围的情况下,能够使用替换的晶片类型、构造以及工艺处理细节。此外,为了突出本发明,将不对公知的半导体处理设备和技术进行详细介绍。而且,本文所公开的工艺参数值仅仅为了解释说明。本领域技术人员会容易地认识到,根据具体应用环境的不同,这些数值的变化很大。照此,对可能数值和条件的完全详尽列表既不实际也无必要,因为一旦知晓了本发明的原理,就能够确定这样的数值。
本发明的实施方式一般以对下层材料(例如硅)产生平面化效果的方式来形成氧化物。特别地,具有不均匀厚度分布的氧化物生长在下层材料上。实现氧化物生长是通过消耗下层材料的一部分,并且用氧化物来代替所消耗的部分。根据下层材料的不均匀分布来选择待生长的氧化物的不均匀厚度分布。也就是说,下层材料的相对较厚区域中相应地生长较多的氧化物,而在下层材料相对较薄的区域中生长较少的氧化物。与氧化前的表面相比,氧化物的后续去除获得了相对较平坦的下层材料表面。
本文中所用的术语“衬底”是指某些基础工件,其上可以形成(例如生长或沉积)其它材料,或其本身可以被制成另一基础工件或材料叠层(例如,通过劈开处理而得到的另一衬底或晶片)。本文中所用的术语“晶片”包括一个衬底以及一个多层工件,该多层工件包括一个衬底以及形成于衬底上的一层或多层膜,或者两个或两个以上的衬底结合在一起(例如,通过劈开处理获得)。“晶片材料”是指(i)基础衬底(例如硅);(ii)在衬底上形成的某些材料;(iii)材料的复合叠层中的某些材料,其具有作为基础的衬底。
仅以示例方式参照SOI晶片和Epi晶片对本发明的各个方面展开描述。然而要理解的是,本发明并不会被限定于特定的晶片类型。下文中简要地描述了SOI和Epi晶片的制造过程如何根据本发明的技术产生需要平面化的均匀硅表面。
SOI晶片
SOI晶片是用于互补金属氧化物硅(CMOS)器件制造的改性晶片,其结合了绝缘层(氧化硅)和硅(Si)器件层两者的优点。衬底绝缘化对降低寄生结电容、防止闭锁超载以及提高耐辐射性都是有利的。SOI微芯片的处理速度比现有的CMOS类芯片约快30%,且功率消耗降低至80%。因此,将来的集成硅芯片或片上系统将采用SOI衬底,其中CMOS,双极异质结构双极晶体管(HBT),量子设备,光波导管,光调制器,光发射体和检测器都集成在单个芯片上。
图19以举例的方式示出了基于SOI的三个代表性CMOS晶体管1900A-C。尤其是,图19示出了具有掩埋氧化物层1906以及活化硅层1908的硅衬底1904,掩埋氧化物层1906设置在硅衬底1904上,活化硅层1908形成于掩埋氧化物层1906之上。三个晶体管1900A-C分别是部分损耗、完全损耗以及薄体结构的代表。图20示出了以Si-SOI厚度和盒厚度(box thickness)为特征的基于SOI的应用中的几种应用。
用于制造SOI晶片的现有方法包括在裸露的硅晶片表面以下的浅深度处注入氢。然后使该晶片结合到其表面上生长有绝缘体膜(例如,二氧化硅,蓝宝石,氮化硅,或甚至是硅本身的绝缘形式)的第二晶片上。在结合完成之后,在氢注入的深度处劈开叠层,留下在绝缘体膜的顶部上具有单晶硅膜层的晶片。
劈开处理过程带来的不希望副作用是所留下的在其上制造器件的表面非常粗糙。对于完全损耗的和薄体SOI晶片,为了实现SOI的优点,顶部硅的厚度范围将例如为50nm-5nm,而表面必须是光滑的。因此,本发明的方法和装置提供了很适合于对SOI晶片进行平面化处理的技术。
在SOI制造中采用Epi技术已经显示提高了灵活性和晶片质量,例如,缺陷更少,顶部Si-层均匀性以及群集工具相容性更好。因此,对epi晶片的某些方面进行描述。
Epi晶片
本文中所用的″epi晶片″是指有外延硅层形成于其上的任何晶片。外延硅可以形成于例如单晶硅、硅锗和SOI晶片上。在一种特殊的实施方式中,外延硅层形成于硅锗衬底上,从而形成了应力硅。在某些实施方式中,外延硅是掺杂的,如掺杂了硼。然而,也可以采用未掺杂的外延硅。优选地,根据本发明的某些方式,外延层的形成和氧化物的形成在群集工具环境中进行。作为示例,外延层的形成可以在大气压epi沉积腔室和减压epi沉积腔室中进行,大气压epi沉积腔室和减压epi沉积腔室都可从应用材料有限公司购得。
还可以设定在沉积外延硅之前首先清洁epi晶片。因此,群集工具可配置有清洁腔室以及沉积腔室。一种这样的腔室是可从应用材料有限公司购得的EpiClean腔室。EpiClean腔室执行预沉积清洁处理,在低于780℃的温度下除去固有的氧化物层和其它污染物。清洁处理过程不再需要在沉积腔室内进行的高温烘烤或稳定化步骤,为增加生产能力和降低操作成本而极大地减少了沉积腔室处理时间。优选地,清洁腔室和epi沉积腔室是同一群集工具的部件,例如可在购自应用材料有限公司的Epi Centura系统中找到。
氧化物生长装置和方法
图1示出了集成的制造和平面化处理方法100的一种实施方式。在步骤102中形成了基础材料。该基础材料的形式可以是衬底或形成于衬底之上的膜(例如epi层或SOI晶片的顶部硅层)。本文中所用的″基础材料″是指将被平面化的材料。本发明的实施方式以举例说明的方式参照硅基础材料展开描述。平面化处理从在步骤104中于基础硅上生长氧化物而开始。氧化物是由消耗部分基础硅材料而形成的。结果是,氧化物可以例如是二氧化硅。然后在步骤106中去除氧化物。优选地,采用允许下层材料充当蚀刻阻挡层的蚀刻方法去除氧化物。
应该理解上述的方法100仅仅是示例性的,可进行任何数目的其它步骤。例如,图1中的虚线示出了可以利用的另一些处理系列。特别地,设定在步骤104中形成氧化物之前,基础硅的形貌是可以确定的(步骤108)。步骤108和104可在同一腔室或在不同的腔室中进行。在一种实施方式中,采用偏振光椭圆率测量仪如ThermaWave公司的Optiprobe偏振光椭圆率测量仪/反射仪工具测定形貌(即晶片图)。在许多情况下,基础硅的分布是呈放射状对称的,从而在某一给定半径的任意方位角处的形貌是相同的。因此,以任意角度通过晶片中心的横截面都具有基本相同的分布。(例如参见图11所示的氧化物生长过程前的晶片分布)。在另一些情况下,形貌并不呈现出辐射对称性。在任何情况下,在步骤108中所作的测定都可为进行氧化物形成的系统提供输入数据,从而使系统能根据基础硅的每一独特形貌调整合适的工艺参数。然而,由于注意到一个晶片与另一个晶片在步骤104中基础硅被处理的地方具有一致的形貌,因此不必在步骤108中测定每一个晶片的基础硅分布。
在另一些实施方式中,在步骤110中进行常规抛光。常规的抛光包括如化学机械抛光和干式抛光。常规的抛光可在步骤108中测定基础硅的分布之前或之后进行,或者绕过步骤108,在步骤104进行氧化物生长之前进行。在一种特殊的实施方式中,设定基础硅的分布既可在常规抛光(步骤110)之前,也可在常规抛光之后测定(步骤108)。
还有,可以进行的另一些步骤包括如清洁步骤和退火步骤。例如,在epi沉积的情况下,可在沉积之前首先去除固有的氧化物。而且,设定可在去除氧化物(步骤108)之后进行表面钝化步骤。例如,可在任何类型的惰性或活性气体(如,氢气)中对晶片进行退火处理而除去悬挂键并将对表面的破坏降至最低。此外,在去除氧化物(步骤108)之后可进行冲洗和干燥步骤。
进一步地,可任意次地重复前述的任何步骤。例如,在抛光步骤(步骤110)之后,可形成氧化物层(步骤104),然后可再次抛光晶片。额外地或是作为一种选择,可在没有中间步骤的情况下连续重复氧化物形成步骤(104)。额外地或是作为一种选择,可进行氧化(步骤104)和随后的去除(步骤108)构成的多次循环,以获得所需的平面度、光滑度或其它的表面特性。而且,由方法100代表的给定步骤可以是各种技术的典型代表。例如,可按照湿式氧化法或干式热氧化法进行氧化(步骤104),湿式氧化法中包括流速、压力、浓度和/或温度的参数可以是将被控制的主要工艺参数;而干式热氧化法中,温度则是将被控制的主要工艺参数。特别是对于步骤104,设定给定晶片的氧化可包括一连串的不同技术。与任何各个单独的技术相比,氧化生长技术的组合可带来更好的结果。例如,本文所公开的湿式氧化法可与氧化物生长在氧化环境中受到热控制的干式氧化法相结合使用。本文中示例性的干式氧化法可以是指干式快速热氧化(RTO)。本文中所述的示例性湿式氧化法是指原位蒸汽生成法(ISSG)和外部(或原位外)蒸汽生成法。美国专利No.6037273对ISSG进行了一般性描述,这里以引用的方式将该文献全文并入本文。然而,本发明的各个方式与现有的ISSG技术存在显著不同,原因是现有技术涉及形成氧化物层,该氧化物层成为在晶片上形成的装置的一部分。同样,氧化层和下层材料的界面处的均匀性,以及随后对氧化物的去除在以前都是未受到重视的。
方法100包括可在单独的各个腔室中或在同一腔室中进行的多个步骤。在一种实施方式中,传统的抛光在REFLEXIONTTM平台中进行,而分布测定,氧化物形成以及氧化物去除在群集工具中进行。在一种特殊的实施方式中,氧化物形成在Radiance Centura
Figure C20038010693600141
300mm工具、Radiance and XE Centura 200mm工具或Vantage 300mm工具中进行。在一种特殊的实施方式中,分布测定和氧化物形成在同一腔室中进行。REFLEXIONTTM平台、Radiance Centura
Figure C20038010693600142
300mm,Radiance and XECentura 200mm工具以及Vantage 300mm工具可从应用材料有限公司购得。
如所述的一样,本发明的各个方面都可在群集工具中进行。一般来讲,群集工具是模块化系统,其包括执行包括发现和定位衬底中心、脱气、退火、沉积和/或蚀刻的各个功能的多个腔室。根据本发明的实施方式,群集工具包括设定用于执行本发明的氧化物生长工艺的氧化腔室。群集工具的多个腔室装配到中心转移腔室上,该中心转移腔室中装有适合于在各个腔室之间往返移动衬底的机械手。该转移腔室通常保持在真空条件下,为将衬底从一个腔室移动到另一个腔室和/或位于群集工具前端的装载锁定腔室提供了中间场所。适用于本发明的两种公知的群集工具是Centura
Figure C20038010693600143
和Endura
Figure C20038010693600144
,两者都可从位于加利福尼亚州圣克拉拉市的应用材料有限公司购得。这类分级的真空衬底处理系统的详细情况在于1993年2月16日授予Tepman等人的发明名称为″Staged-Vacuum Wafer Processing System and Method″的美国专利No.5186718中公开,该文献以引用方式并入本文。然而,为了进行制造方法中包括本发明的氧化物生长过程在内的各个特定步骤,可改变各个腔室的确切布置和组合方式。
图18的平面视图中以举例说明的方式示出了特殊群集工具180的一种实施方式。群集工具180通常包括多个腔室和机械手,优选配备有微处理器控制器181,其被编程而进行在群集工具180中执行的各种处理方法。所示出的前端环境183设置为与一对装载锁定腔室184进行选择性连通。设置在前端环境183中的箱装载器(pod loader)185能进行线性和旋转运动(箭头182)而在装载锁184和装配在前端环境183上的多个箱(pod)187之间往返运送衬底盒。装载锁184提供了前端环境183和转移腔室188之间的真空接口。提供两个装载锁184,通过与转移腔室188和前端环境183进行选择性连通以提高生产能力。因此,当装载锁184与转移腔室188连通时,第二个装载锁184与前端环境183连通。机械手189设置在转移腔室188的中央,以将衬底从装载锁184转移到各种处理腔室190和辅助腔室191之一。处理腔室190可执行任何数目的处理过程,如物理汽相沉积、化学汽相沉积以及蚀刻,而辅助腔室191则用于执行脱气、定位、冷却操作等。
在一种特殊实施方式中,将至少一个处理腔室190A构造为氧化物生长腔室。该氧化物生长腔室190A可适于进行干式氧化法,湿式氧化法或其组合。在一种实施方式中,在各个独立的多个腔室190中进行两次或多次氧化过程。
另一种处理腔室190B可以是适于从已经在氧化物生长腔室190A中被氧化的衬底上去除氧化物的蚀刻腔室。因此,在氧化物生长腔室190A中进行氧化物生长过程之后,可通过机械手189从氧化物生长腔室190A中移出衬底并将其运送到蚀刻腔室190B中。可设定蚀刻腔室190B以执行各种蚀刻处理。例如,蚀刻腔室190B可适于执行HF浸渍和冲洗。在另一种实施方式中,蚀刻腔室190B是等离子体蚀刻腔室,如可从应用材料有限公司购得的介电性蚀刻eMax系统。本领域的技术人员将认识到本发明并不限于用于去除氧化物的特定装置和技术。
在另一种实施方式中,腔室190或191之一是其中可测定衬底形貌的检查腔室。例如,检查腔室191A可包括偏振光椭圆率测量仪。可将衬底置于检查腔室191A中,通过光学检查而得到晶片图,然后将衬底转移到氧化物生长腔室190A中。该晶片图可用作配置成用于计算目标/期望氧化物分布的处理设备的输入数据。该目标/期望氧化物分布用于设定在氧化物生长腔室190A中进行的氧化物生长过程的各个参数值的设定点。接下来,可通过机械手189将衬底转移到蚀刻腔室190B。
如前所述,本发明的两个特定应用包括在Epi衬底和SOI衬底上生长氧化物。群集工具180可用于在Epi衬底和/或SOI衬底上进行氧化物生长。相应地,在一种实施方式中,一个或多个处理腔室190可以是适于形成外延硅层的Epi腔室。外延层可在例如硅锗或SOI晶片上形成。在外延层形成之后,可进行本发明的氧化物生长过程,此后可由蚀刻步骤去除氧化物。如果必要的话,可首先在群集工具180的计量单元中检查外延层,以确定其分布。而且,在外延层形成于另一硅层如SOI晶片的硅层之上时,设定下层的硅层本身在形成外延层之前,可通过本发明各个方面的氧化作用而得到平面化处理。
也设定最上面硅层的生长可受到控制而获得能任选通过本发明的氧化物生长方法进行平面化处理的形貌。如此,例如可根据氧化生长法的已知特性而形成外延层,从而优化氧化层生长。举例来说,设想与晶片的周边区域相比,特别希望的氧化物生长法一贯使更多的晶片中心区域受到平面化处理是已知的。在这种情况下,外延层可以有目的地形成为使中心更厚,从而确保氧化物生长和随后的去除处理之后的平面化程度更大。同样,设定可在硅层(如外延层)形成之后而在氧化物生长之前检查晶片,以确保硅的形貌与将要进行的氧化物生长法恰当匹配。因此,应该理解既可在硅层形成期间,又可在氧化物生长过程期间控制将被平面化的硅层的形貌。群集工具为执行作为综合处理过程一部分的每一个步骤提供了良好的环境。通过这种方式,可达到较高程度的一个工艺过程到下一个工艺过程的控制。
此外,可在SOI和epi晶片(以及任何其它晶片)上进行通常不在群集工具(如图18所示的群集工具)中进行的多个步骤。例如,设定在通过本发明的氧化物生长和去除法进行平面化处理之前,可采用常规手段(例如CMP)在分开的独立平台中抛光晶片。常规的抛光可用于达到第一程度的平面化,而氧化物生长/去除则可达到第二程度的平面化。在SOI晶片的情况下,例如,在劈开之后,SOI晶片可采用常规方法抛光而达到第一程度的平面化。接下来,可在计量站点检查SOI晶片以确定分布。然后可按照本发明处理SOI晶片,以在克服常规抛光技术缺点的情况下达到额外的平面化。类似地,在外延晶片的情况下,在沉积外延层之后可采用常规方法达到第一程度的平面化。然后晶片可进行本发明的氧化物生长法而实现额外的平面化。
如上所述,本发明的一种实施方式包括用于氧化生长的蒸汽生成法(原位和原位外)。根据本发明,原位蒸汽生成(ISSG)法包括在即将被氧化的衬底所在的同一腔室内形成蒸汽(H2O)(即,蒸汽在衬底原位形成)。将反应气体混合物输入到衬底所在的反应腔室中,所述气体混合物包括含氢气体和含氧气体,所述含氢气体例如为但不限于H2和NH3,而所述含氧气体例如为但不限于O2和N2O。使含氧气体和含氢气体在反应腔室中反应形成湿气或蒸汽(H2O)。通过将晶片加热至足以导致蒸汽反应的温度下而使含氢气体和含氧气体被点燃或催化。由于被加热的晶片被用作反应的点火源,蒸汽反应发生在晶片表面的附近。以下将参照图2和3描述适合于原位蒸汽生成法的装置。
在外部(原位外)蒸汽生成反应的情况下,蒸汽在反应腔室外部形成。也就是说,晶片不充当反应的点火源。相反,为生成蒸汽而提供外部热量设备,然后将蒸汽传递到装有将被处理的晶片的反应腔室内。以下将参照图17来描述适于外部蒸汽生成法的装置。
应该注意到在每种湿式氧化法(原位和原位外)中,都存在蒸汽,且蒸汽与晶片表面反应并氧化晶片表面。然而,蒸汽生成和氧化发生的特殊机理并不限制本发明。例如,认为湿式氧化法的一部分包括形成对硅的氧化起作用的氧自由基的形成。然而,无论反应期间是否存在氧自由基都不会限制本发明,设定在蒸汽生成和氧化期间发生各种已知的和未知的反应。
在另一种实施方式中,氧化物按照干式RTO过程生长,其中氧化物的生长受到热控制。在干式RTO法中,可将晶片置于腔室中,然后通过使氧气从氧源流入而暴露到含氧环境中。通过将晶片加热到足够高的温度下以促进氧化物生长。通过提供加热装置如灯组件,可实现晶片的热激发。以下将参照图2和图3描述适于进行干式RTO的装置。
另一个实施方式通过提供远程等离子源而实现氧化物生长。可在远程等离子源中形成原子态的氧,然后将原子态的氧传递到装有晶片的氧化物形成腔室中。
因此,本发明不限于形成氧化物的特殊方法或装置。然而,不管采用什么样的技术或装置,总是根据晶片的表面形貌来控制氧化物的生长。即,在材料上生长氧化物,从而通过去除氧化物而使暴露的材料比氧化前更为平坦。根据特定的技术,可控制各种参数而获得所需的氧化物生长方式。例如,在蒸汽生成法的情况下,控制例如流速、浓度、压力等参数以达到期望的氧化物分布。在干式RTO的情况下,控制加热装置以跨过衬底半径而产生热梯度。
主要参照蒸汽生成技术,将仅以举例说明而非限制性的方式对氧化物生长展开描述。
在一种实施方式中,本发明的各方面都在快速加热装置中进行,这样的快速加热装置例如为但不限于应用材料有限公司的带有蜂巢源的RTP Centura。另一种合适的快速加热装置和其操作方法在转让给本申请的受让人的美国专利No.5155336中有所描述。另外,尽管本发明的蒸汽生成反应优选在快速加热装置中进行,但也可采用其它类型的热反应器,如应用材料有限公司制造的用于形成HTF(高温膜)如外延硅、多晶硅、氧化物和氮化物的Epi或Poly Centura单晶片″冷壁″反应器。
图2和3举例说明了可用于进行本发明的原位蒸汽氧化和干式RTO法的快速加热装置200。如上所述,快速加热装置200可以是能进行其它处理过程的群集工具的一部分。在一种实施方式中,快速加热装置200是从应用材料有限公司购得的辐射腔室。如图2所示的快速加热装置200包括被侧壁214和底壁215包围的抽空处理腔室213。腔室213中侧壁214的上部被″O″形环216密封到窗248上。
衬底或晶片261在其位于腔室213内部的边缘上受到支撑环262的支撑,该支撑环262通常由碳化硅制成。支撑环262装配在可旋转的石英柱263上。通过旋转石英柱263可使支撑环262和晶片261发生旋转。可采用额外的碳化硅适配器环而使不同直径(例如150mm,200mm和300mm)的晶片受到处理。支撑环262的外边缘优选从晶片261的直径外侧延伸2英寸以下的长度。对于300mm的系统,腔室213的体积约为9升。
快速加热装置200包括穿过侧壁214形成的气体入口269,该入口用于将处理气体注射到腔室213内而进行在腔室213内进行的各个处理步骤。与气体入口269相连接的是包括处理流体源在内的流体源280。例如,在一种实施方式中,流体源280包括含氧气体如O2源282(如储罐)和含氢气体如H2源284(如储罐)。气体入口269相反侧的侧壁214中设置有气体出口268。气体出口268与真空源286如泵相连接,以使处理气体从腔室213中排出,并降低腔室213内的压力。真空源286保持所需的压力,而处理气体则在处理期间连续地进入腔室内。
辐射能装置218设置于窗248上方。辐射能装置218包括多个钨卤灯219,如Sylvania EYT灯,每一个都装配在可以是不锈钢、金、黄铜、铝或其它金属材质的灯管221中。灯219包括灯丝卷,该灯丝卷的轴平行于灯罩的轴。大部分光垂直于朝向灯管221周围壁的轴而发射。灯管长度选择为至少与相关联的灯一样长。灯管221可以更长,条件是到达晶片的功率基本上未被由于反射增加而减少。灯219设置成图3所示的六角形阵列或“蜂窝形”阵列。灯219的设置足以覆盖晶片261和支撑环262的整个表面积。灯219(其可以是成百个数量级的)在各区域中分组,可受到独立控制而根据处理过程的需要对晶片261提供特别均匀或不均匀的加热。在一种实施方式中,灯219通常在7个同心的区域T1-T7中分组,如图3所示。这7个区域可进一步细分为较小的组,以确保两个区域之间的逐渐热转化。这些区域是对称设置的。在这种方式下,跨过晶片半径的温度可发生变化。根据特定过程所需要的,可将粒度和热控制的对称性设定为更大或更小。因此,在本实施例中,提供对称性热控制的灯区。这样的实施方式适合于具有对称性分布并可在处理过程中旋转以确保对称地暴露于加热原件的晶片。然而,如以上有关图1的步骤8所述的一样,晶片可不具有对称性的分布。在这类情况下,可能希望更大程度的热控制来实现所需的氧化物生长。因此,设定对每一个灯都可进行热控制,或者这些区域是可选择的(即不是预定的或对称的),从而产生任意数目的温度图,包括不对称的。同样,可根据先前测定的晶片图来控制灯,而无须受到对称性或不均匀性的限制(参见图1的步骤108)。合适的辐射能组件218在美国专利No.6350964中有进一步描述,以引用方式将该文献全文并入本文。
在这点上,设定可生成硅基底整个上表面的晶片图。在这种情况下,晶片不在沉积过程中旋转,从而可获得氧化物形成的更大选择性(例如,通过操作可单独控制的热原件而加热晶片)。
包括多个灯管221和相关联的灯219的辐射能源218允许采用薄石英窗248,从而为在抽空的处理腔室内加热衬底提供光学出入口。窗248的主要目的是使处理环境和灯219隔离开来,原因是灯219可能会变得太热而和处理气体发生反应。灯管221可通过在各个加热管之间流动的冷却剂如水冷却。
装置200的底壁215包括将能量反射到晶片261背部的顶部表面211。另外,快速加热装置200包括多个光学温度探针270,其穿过装置200的底壁215而设置,从而在穿过底部表面的多个位置处检测晶片261的温度。硅晶片261和反射表面211之间的反射产生了黑体腔,该黑体腔使温度测量独立于晶片背部的发射率,从而提供了精确的温度测量能力。
在一种实施方式中,快速加热装置200是单晶片反应腔室,其能以5-250℃/秒的速率快速地升高晶片261或衬底的温度。快速加热装置200被称为″冷壁″反应腔室,原因是晶片在氧化过程期间的温度至少比腔室侧壁214的温度高出400℃。加热/冷却流体可穿过侧壁214和/或底壁215进行循环,以将各壁保持在所需的温度下。为根据本发明的各方面利用原位蒸汽生成法进行蒸汽氧化处理,使腔室壁214和215保持在高于室温温度(23℃)的温度下以防止冷凝。
快速加热装置200的各方面通过控制系统288操作。控制系统288可包括任意数目的控制器,处理器和输入/输出设备。在一种实施方式中,控制器是闭环反馈系统的一个部件,其在处理晶片的同时监测处理腔室213内的各个参数,然后发出一个或多个控制信号290以根据各个设定点进行必要的调节。一般来讲,被监测的参数包括区域温度,腔室压力和气体流动速度。根据预定的期望/目标氧化物分布调节这些参数中的每一个,使它们在处理期间得以保持。
图4的方法300示出了根据本发明的各方面处理晶片的一种方法。该方法300是图1中步骤104的一种示例性实施方式。同样地,设定已经生成了晶片图,并已经确定了目标分布(参见图1的步骤108)。将参照图2和图3所示的快速加热装置中进行的原位蒸汽生成法对方法300展开描述。另外,将参照如图5A所示的硅晶片261的硅衬底表面404和硅门电极402的蒸汽氧化对本发明的氧化法展开描述。然而,再次强调的是原位蒸汽生成法仅是生长氧化物的一种实施方式,可考虑采用其它方法(例如,原位外蒸汽生成法,远程等离子体法等)。而且,应该理解本发明的氧化法可用于氧化任何形式的硅,包括外延的、无定形的或多晶的,涵盖了掺杂(如p-型或n-型)以及未掺杂的形式。另外,这些方法可用于氧化其它的器件或电路部件,包括但不限于发射体和电容电极、内部连线和槽,以及可用于形成栅极介电层。因此,应该理解本发明的氧化物生长法可适用于构成器件一部分的氧化物的生长。
如方块302所示,本发明的第一步骤是将晶片或衬底例如晶片261移到真空腔室213中。正如通常采用现代化群集工具所进行的一样,可通过机械手从装载锁转移晶片261,使其穿过转移腔室而面朝上地放置在图2所示的腔室213内的碳化硅支撑环262上。晶片261通常在合适的转移压力(例如,约20Torr)下被转移到具有氮气(N2)气氛的真空腔室213内。然后对腔室213进行密封。
然后,在方块304中,通过气体出口268抽空氮气(N2)气氛而进一步降低腔室213中的压力。腔室213被抽空至压力足以排除氮气氛。用泵抽吸腔室213,使预反应压力低于将要发生原位蒸汽生成反应的压力,优选抽吸至压力低于1托(Torr)。
在预反应抽吸减压的同时,对灯219施加功率,灯219又对晶片261和碳化硅支撑环262提供辐射,从而将晶片261和支撑环262加热至某一稳定温度。晶片261的稳定温度低于引发用于原位蒸汽生成的含氢气体和含氧气体进行反应所需要的温度(反应温度)。一种实施方式中的稳定温度约为500℃。稳定时间可从几分钟变化到短短的0秒。因此,在一种实施方式中,可以完全不需要稳定步骤就可获得较高的生产能力。
一旦达到了稳定温度和预反应压力,则用所需的处理气体混合物回充腔室213。在一种实施方式中,处理气体包括两种反应气体:含氢气体和含氧气体,它们可在400-1250℃下一起反应而形成水蒸汽(H2O)。含氢气体优选为氢气(H2),但也可为其它含氢气体,例如但不限于氨气(NH3),氘气(重氢)和例如甲烷(CH4)的烃。含氧气体优选为氧气(O2),但也可为其它类型的含氧气体,例如但不限于一氧化二氮(N2O)。如果需要,处理气体混合物中可包括其它气体,例如但不限于氮气(N2)。含氧气体和含氢气体优选在腔室213内相互混合以形成反应气体混合物。
本发明中,控制反应气体混合物的局部压力(即含氢气体和含氧气体的结合局部压力)以确保安全的反应条件。根据本发明,将处理气体回充到腔室213中,从而使反应气体混合物的局部压力低于期望浓度比的反应气体的全部体积自燃不会产生预定量爆炸压力波时的局部压力。预定量是指腔室213在不失败的情况下能进行可靠处理的压力量。图6示出了处理温度为950℃的腔室213发生全部体积(约2升)自燃时,O2和H2的不同反应气体混合物在局部压力为150Torr下的爆炸压力。根据本发明,原位蒸汽生成法优选在于4个大气压或更大压力下能可靠处理爆炸压力波而不影响其完整性的反应腔室中进行。在这种情况下,优选反应气体浓度和操作局部压力并为整个腔室体积的自燃提供高于2个大气压的爆炸波。
通过控制本发明反应气体混合物的腔室局部压力,可采用任何浓度比的含氢气体和含氧气体,包括H2/O2比高于2∶1的富含氢气的混合物,以及H2/O2比低于0.5∶1的富含氧气的混合物。例如,图6示出了只要将处理温度下的反应气体的腔室局部压力保持在150Torr以下,就可采用任何浓度比的O2和H2。采用任何浓度比的含氧气体和含氢气体这一能力能产生任何期望的H2/H2O浓度比或任何期望的O2/H2O浓度比的环境。无论环境是富含氧的稀释蒸汽,或者是富含氢的稀释蒸汽,都能在很大程度上影响器件的电学特性。本发明能产生各种各样的不同蒸汽环境,从而可实施各种各样的不同氧化法。
在一些氧化法中,希望具有低浓度蒸汽和余量O2的环境。这样的环境可利用包括10%H2和90%O2的反应气体混合物形成。在另一些方法中,希望富含氢气的蒸汽环境(70-80%H2/30-20%H2O)。富含氢的低蒸汽浓度环境可利用包括5-20%O2和余量H2(95-80%)的反应气体混合物产生。应该理解本发明中可利用任何比例的含氢气体和含氧气体,原因是加热的晶片提供了驱动反应的连续点火源。
然后,如方块308所示,增加灯219的功率,从而将晶片261的温度快速升温到处理温度。优选晶片261以10-100℃/秒的速率,典型以75℃/秒的速率快速升温至处理温度或称稳定温度。本发明优选的处理温度为600-1150℃,典型为1100℃。处理温度必须至少是反应温度(即,必须至少是含氧气体和含氢气体之间的反应可由晶片261引发的温度),其典型地为至少为600℃。应该注意到实际的反应温度取决于反应气体混合物的局部压力以及反应气体混合物的浓度比,可以为400℃-1250℃。
当晶片261的温度快速升至处理温度时,经过反应温度并导致含氢气体和含氧气体进行反应以形成湿气或蒸汽(H2O)。由于快速加热装置200是一个″冷壁″反应器,腔室213内引发反应的唯一足够热的表面是晶片261和支撑环262。同样,本发明中蒸汽生成反应在晶片261的表面附近发生。
由于是晶片(和支撑环)的温度引发了或“打开”了蒸汽生成反应,此反应被称受到了晶片261(和支撑环262)温度的热控制。另外,由于晶片的受热表面对发生反应是必要的但其并不在形成水蒸汽的反应中被消耗,因此将本发明的蒸汽生成反应称为″表面催化″的。
接下来,如方块310所述,一旦达到期望的处理温度,晶片261的温度保持(维持恒定或变化)处于或高于处理温度达足够长的时间,从而使由含氢气体和含氧气体反应生成的水蒸汽去氧化硅表面或膜以形成SiO2。典型地,晶片261将在处理温度下维持10-240秒。处理时间和温度通常决定于或至少依赖于所需氧化膜的厚度、氧化目的,以及处理气体的类型和浓度。图5B示出了通过由原位蒸汽生成法产生的水蒸汽(H2O)去氧化硅表面402和404而在晶片261上形成的氧化物406。应该理解处理温度必须足以使生成的水蒸汽或蒸汽与硅表面发生反应而形成二氧化硅。
接下来,如方块312所示,减小灯219的功率或关掉灯以降低晶片261的温度。晶片261的温度下降(快速下降)速度可尽可能地快(约为50℃/秒)。同时,将吹扫或清洗气体N2输入到腔室213中。当晶片261和支撑环262下降到反应温度以下时,蒸汽生成反应终止。决定蒸汽反应何时“打开”或“关断”的仍然是晶片温度(和支撑环)。
然后,如方块314所示,对腔室213进行抽吸减压,优选压力低于1Torr,以确保腔室213内不存在残留的含氧气体和含氢气体。然后在腔室内回充N2气至达到所需的转移压力,从腔室213中移出晶片261而完成处理过程。此时可将新的晶片转移到腔室213中,重复图4所示的方法300。或者,可能需要对同一晶片采用相同的或不同的工艺参数值重复方法300。
然后将晶片运送到另一个位置,在此处进行氧化物的去除。在一种实施方式中,将晶片置于HF浸渍物中。该HF浸渍物可为1%HF/99%水到50%HF/50%水。典型地,HF浸渍在室温下进行。蚀刻时间随着HF浓度的变化而变化较大,但典型的时间为10秒(高HF浓度)到800秒(1%HF浓度)。由于硅充当蚀刻阻挡层,因此HF浴为从晶片的硅底层(silicon underlayer)选择性去除氧化物提供了低成本的方法。即,在氧化物被去除后暴露出底层的硅时,HF蚀刻机制变得很慢或者是终止了。本领域的技术人员将认识到本发明并不限于去除氧化物的特定装置和技术。各种去除氧化物的系统可例如购自应用材料有限公司的一种有优势系统是介电蚀刻eMax系统。
在ISSG法期间,希望利用的含氢气体和含氧气体的浓度比使产生的环境中水蒸汽浓度较大(如>40%H2O)。可例如采用包括40-80%H2/60-20%O2的反应气体混合物形成这类环境。接近化学计量比的气体混合物会产生过多的可燃烧材料而不能确保安全的反应条件。在这种情况下,可在步骤306期间向反应腔室中提供低浓度的气体混合物(例如O2在H2中的浓度低于15%),在步骤308中将晶片温度升高至反应温度,然后在较低的浓度比下引发反应。一旦反应开始进行并开始消耗现有的反应气体体积,则浓度比可以增加至期望的水平。以这种方式,反应开始时的可用燃料量保持很小,并且确保了安全的操作条件。
在一些情况下,原位蒸汽生成反应采用较低的反应气体局部压力,以获得加快的氧化速率。已经发现在所提供的氢气(H2)和氧气(O2)的局部压力为1Torr-50Torr时,可获得加快的氧化物生长速率。即,对于给定的一系列处理条件(即,H2/O2浓度比,温度和流动速度),H2和O2的局部压力较低(1-50Torr)时的硅氧化速率实际上高于在较高局部压力(即50Torr-100Torr)下的硅氧化速率。
图7的曲线示出了反应气体局部压力可加快硅的氧化速率。曲线602示出了在由9%H2和91%O2在1050℃下反应30秒而形成的环境中,随着不同反应气体局部压力而形成的不同氧化物厚度。曲线604则示出了在由33%H2和66%O2在1050℃下反应60秒而形成的环境中,随着不同反应气体局部压力而形成的不同氧化物厚度。
从图7的曲线图可明显看到的是,随着反应气体H2和O2的局部压力从大气压力以渐进式递减到约50Torr(对于9%H2,)和到约30Torr(对于33%H2),硅的氧化速率也发生渐进式递减。由于可预计到采用较少的O2和H2生成蒸汽时,氧化速率会变慢,因此也可预计到随着反应气体局部压力的降低,硅的氧化速率也发生变慢。然而,当反应气体局部压力低于或等于约50Torr(对9%H2),以及低于或等于30Torr(对33%H2)时,氧化速率开始随着反应气体局部压力的渐进式递减而开始加快。氧化速率继续加快,直到在约为8-12Torr时达到最大的加快氧化速率,此时氧化速率开始随着反应气体局部压力的渐进式递减而下降。尽管在8-12Torr处达到最大的加速的氧化速率之后,氧化速率开始下降,其仍然提供了加速的氧化速率(即,所提供的氧化速率高于约50Torr(9%H2)和30Torr(33%H2)下产生的氧化速率),直到反应气体局部压力接近1-3Torr,此时氧化速率的加速停止。
尽管图7中仅仅示出了两种浓度比的H2/O2的氧化速率,但在2%H2/98%O2-66%H2/33%O2之间变化的其他浓度比情况下的氧化速率是相似的。已经发现当在发生加速或加速氧化的反应气体局部压力下(即,处于或低于这样的反应气体局部压力,此时对于给定的一系列工艺参数,当反应气体局部压力发生下降时会导致硅氧化速率提高或加快)进行操作时,硅的氧化速率受到含氢气体和含氧气体的浓度比的影响。例如,图8示出了在给定的一系列工艺参数(即O2流速为10SLM,反应气体局部压力10Torr,温度为1050℃,时间为30秒)情况下,H2和O2的不同浓度比所对应的不同氧化厚度。如图8所示,氧化速率的最大增长发生在1-5%H2处,而在33%H2之后,氧化速率稳定在每分钟约150埃。
图9示出了在不同的原位蒸汽氧化法(33%H2/66%O2;5%H2/95%O2;2%H2/98%O2,或在10Torr下)和不同的干式氧化法(10Torr下的100%O2,以及大气压下的100%O2)条件下氧化物厚度如何随着氧化时间变化的情况。如图9所示,在相同的压力下,减压蒸汽氧化法所提供的氧化速率高于干式氧化法。另外,H2浓度高于3%的原位蒸汽生成氧化法所提供的氧化速率高于在所有氧化压力包括大气压力下的干式氧化法。
当在获得加快的硅氧化速率的氧化压力下进行操作时,氧化速率很大程度上受到了含氧气体和含氢气体的总流动速度影响。例如,图10示出了快速热处理装置200中反应气体局部压力为10Torr,温度为1050℃的条件下,硅的氧化速率如何随着33%H2/66%O2反应气体混合物的总流动速度发生变化的情况,所述热处理装置200具有约为2升的腔室体积。如图10所示,当在低反应气体局部压力下操作时,为了产生加快的氧化速率,总流速的增大加快了氧化速率。如图10所示,当总流速小于10SLM并呈现增长时,氧化速率随着总流速的增大而显著加快,但是,当增加至总流速超过10SLM时,氧化速率仍在加快,但加快的程度不显著。
因此,当在提供加快的氧化的局部压力下进行操作时,硅的氧化速率可被称作受到″物质输送速度″的限制。即,氧化速率受到输入到腔室内的反应气体量所限制。
除了氧化速率之外,原位蒸汽生成法的各种参数也影响得到的氧化物的厚度分布。尤其是,已经确定了压力、流动速度、温度和氧化混合物浓度主要决定了氧化物的厚度分布。通过控制这些参数中的每一个,可获得期望(或目标)氧化物分布。期望的氧化物分布是消耗了期望数量的硅,并在随后去除氧化物时产生足够平坦的硅表面。足够平坦的硅表面是根据特殊的应用而定义的。例如,在某些SOI晶片的情况下,硅层的均方根(RMS)表面粗糙度必须不超过0.1nm。
图11以举例说明的方式示出了氧化前的晶片分布和期望的氧化物分布。图中示出了用埃度量的氧化物厚度(y轴上)与晶片上径向位置(x轴上)的关系。注意期望的氧化物分布怎样与氧化前衬底的分布实现基本一致。这样的结果与对下层硅进行平面化处理的目标是一致的,原因是氧化物越厚,表明硅的消耗越多。在一种实施方式中,设定消耗某一分数的硅来计算预期/目标氧化物厚度。
当氧化是某一公知的常数时,硅的消耗分数为约43%。即,为生长每1
Figure C20038010693600271
的SiO2,约有0.43
Figure C20038010693600272
的Si被消耗。因此实践中,通过从该值开始,可评价最初计算的目标氧化物分布的可行性。如果目标分布非常不均匀而要求极端的温度/流速/压力分布(即,超出了对腔室是安全的和/或能由晶片本身维持而不遭到破坏的情况),则可从43%开始降低该值,直到确定更合理的氧化物目标。
参考图12,图中示出了气体流速对氧化物厚度分布的影响。图12所示的气体流动速度是总气体流动速度,其中H2和O2的百分比分别是33%和66%。特别地,图12示出了(i)在流速为40slm和浸渍/处理时间为100秒(图4中的步骤310)条件下处理的晶片和(ii)在流速为30slm和浸渍/处理时间为150秒的条件下处理的晶片的氧化物厚度。两种晶片都显示出相似的U-形分布。然而,在较高的气体流动速度(40slm)下处理的晶片具有更平坦,更均匀的分布,生长速率更高。如此,本发明的实施方式优选在采用较低流动速度的情况下实施。通常,总流速可在约5SLM到40SLM之间变化。优选地,流动速度为约10SLM-约40SLM。浸渍时间优选为约30秒-约90秒。
参考图13,图中示出了压力对氧化物厚度分布的影响。示例性地,图13示出了三个总压力11Torr,12Torr和4.6Torr下的氧化物厚度。处理温度为1100℃,在此温度下维持60秒,33%H2和66%O2的总流速为40SLM。除了举例说明上述的氧化物生长速率的反演关系之外(11Torr下的氧化物厚度大于12Torr下的氧化物厚度,但4.6Torr下的氧化物厚度却小于11Torr和12Torr下的厚度),图13示出了随着压力变化的氧化物厚度分布的变化。例如,在4.6Torr下,分布是中心部分平坦的(或中心稍厚),特点是在边缘处逐渐变薄。相反,在11和12Torr下分布的中心薄(U形),在边缘处的厚度增加。同样,在所有其它条件(即温度/总气体/浓度等)相同的情况下,压力越高,分布的边缘越厚(U形),随着压力降低,分布的中心变得越厚。优选地,腔室压力为约6Torr-约14Torr。
如上所述,有利的是进行连续的氧化物生长步骤,各步骤具有不同的参数值或具有相同的工艺参数。例如,由于氧化物生长式一个扩散过程而非化学沉积过程,在不同压力下结合采用两个连续生长步骤所得到的结果与两个单独过程的简单加和所得到的结果并不相同。图14以举例说明的方式示出了在不同压力下采用两个连续的生长步骤生长氧化物所得到的氧化物分布。特别是,(i)一个晶片在6Torr下处理60秒,然后在11Torr下处理120秒,以及(ii)第二个晶片在12Torr下处理100秒,然后在4.5Torr下处理60秒。为便于比较,示出的第三条曲线代表在11Torr下处理120秒的晶片。所有这些晶片都在总流速为30slm下进行处理。
参见图14,可以看到首先在高压下,然后在低压处理晶片(例如,12Torr下处理100s,4.5Torr下处理60s),从而形成了U形分布,但在晶片边缘附近变为水平。首先在低压下,然后在高压下处理(例如在6Torr下处理60s,11Torr下处理120s)的晶片的分布与只一步高压处理(11Torr下处理120s)的分布相类似,但在半径大于140mm处厚度增加。
对于温度,确定在干式RTO法和湿式RTO法(即上述的原位和外部蒸汽生成法)中,温度的增加都导致了氧化速率加快。因此,一旦初始的硅分布是已知的,则装置200中可进行热控制的区域促进了具有预期分布的氧化物层的生长。也就是说,在硅较厚的那些区域中,可相对于硅较薄的那些区域升高相应区域温度。采用热控制的一个限制是可能会在衬底内引入滑移。滑移是硅单晶结构的原子级缺陷,可对印刷在其上的器件起到负面影响。滑移可以几种方式产生,但最普通的成因是当衬底处于高温时存在于衬底上的温度梯度。因此,必须控制整个热区的温度梯度,以避免引起滑移。在一种实施方式中,平均处理温度可为约600℃-1250℃,优选为约1000℃-约1150℃。然而,可用来获得预期结果的特定处理温度很大程度上取决于包括压力、晶片材料、晶片内温度梯度等在内的各种因素。
也可利用所述ISSG法中氧化混合物各组分的相对浓度来影响氧化物厚度分布。通常,较低浓度的H2将产生较平坦的分布,而较高浓度的H2将产生在边缘处逐渐变薄的分布。优选地,氧化混合物的浓度为约10%-约33%H2
前述的实施方式描述了水蒸气在原位形成,即在含有要被处理的晶片的处理区域内形成的蒸汽生成法。然而,在另一个实施方式中,水蒸汽在含有晶片的处理区域的外部形成,然后被导入处理区(这种方法在本文中被称为原位外或外部蒸汽生成法)。图17示出了为这类外部蒸汽生成法设计的系统的一种实施方式。为了简明的缘故,相似的数字表示与前文参照图2描述的相似部件。因此,不再对这些前述的部件展开详述。图2的腔室和图17的系统的一个明显区别是设置在处理流体源280和处理腔室213之间的转换器292。通常,转换器292是能加热输入到转换器中的流体的热单元。在一种特殊的实施方式中,转换器292是购自Fujikin Incorporated的水蒸汽生成器。在这种示例性的实施方式中,转换器292以氧化混合物组分氢气和氧气作为输入。然后,转换器292加热反应形成蒸汽的氢气和氧气。为此目的,转换器292可在约200℃-约500℃的内部温度下操作。然后,转换器292中生成的蒸汽流入腔室中,在腔室中与晶片反应而在晶片上形成氧化物。
腔室内反应的工艺参数值通常可与上述原位蒸汽生成法中的参数值相同。然而,两种湿式RTO法(原位和原位外)的显著区别在于原位外蒸汽生成法可在大气压条件下进行,而原位蒸汽生成法可在低于大气压的条件下进行。这样的原因是在原位外蒸汽生成法的情况下并不考虑腔室中爆炸反应。而且,与原位蒸汽生成法相比,原位外蒸汽生成法的较高操作压力有利于获得更快的氧化物生长速率。原位和原位外蒸汽生成法的进一步区别在于原位外蒸汽生成法的情况下,用来控制衬底上氧化物生长分布的主要参数是温度。然而,也可控制原位外蒸汽生成法的其它方面,诸如,例如反应腔室内的混合物浓度。例如,可将额外的氧气单独引入到腔室内,并允许其与其中存在的蒸汽相混合。
尽管已经对特定反应种类,即水的蒸汽的蒸汽生成法(原位和原位外)进行了描述,应该理解可将本发明的教导应用到形成各种反应种类的蒸汽的其它方法中。然后,各种反应种类的蒸汽可与晶片或形成于晶片上的膜反应而进行诸如膜生长的过程。例如,本发明的蒸汽生成法可用于将二氧化硅(SiO2)膜转换成坚固的硅-氧-氮化物膜。例如,可将包括氨气(NH3)和氧气(O2)的反应气体混合物输入到腔室内,然后通过将晶片加热到足以引发气体发生反应的温度下而引起反应,形成蒸汽形式的一氧化氮(NO)。然后可使一氧化氮蒸汽与形成于晶片上的氧化物膜进行反应,以形成硅-氧-氮化物膜。已经发现硅-氧-氮化物膜提供了厚度小于100埃的坚固栅极介电层。本发明的蒸汽生成法的其它应用对本领域的技术人员来说将是明显的。
再次强调本文中详述的那些氧化物生长法仅是示例性的,根据表面形貌以受控制的方式形成氧化物的任何方法或装置都被认为是落入本发明的范围内。而且,本发明的任何氧化物生长法可相互结合使用。例如,蒸汽生成法可与于式RTO法结合使用,其中氧化物的生长受到热控制。即,晶片可放置在装置200中,然后通过使氧气从氧源282流入而暴露在含氧环境中,同时控制灯组件218以在跨过衬底的半径产生热梯度。选择热梯度分布与硅材料的分布相匹配,从而进行二氧化硅晶片的生长。在一个特定的实施方式中,氧气以约5SLM-约30SLM的速率流入到腔室内。处理腔室可在约760Torr的压力下稳定。控制热区T1-T7而在晶片上建立温度梯度。特定的梯度将随着预期的分布和不同的其它参数和条件,如晶片材料,而发生变化。而且,对于晶片半径,本文中所用的″梯度″无需是温度的线性变化。相反地,″梯度″是指跨过半径上的不均匀温度。因此,相对于较温暖或温度较高的中间区域,晶片可能在中心区域和边缘更冷或温度更低。对衬底的处理时间为约5秒-约600秒。随后,在同一腔室(或另一腔室)内,可按照本文所述的蒸汽生成法对晶片进行处理。或者,可首先进行蒸汽生成法,即在蒸汽生成工艺之后进行干式RTO工艺过程。本领域的技术人员将认识到,本发明使各种氧化物生长法和这些方法的结合成为可能,且各种氧化生长法和这些方法的结合都落入本发明的范围内。
如上所述,本发明的氧化物生长法可例如应用于SOI晶片和Epi晶片上。SOI晶片和Epi晶片两者都可按照多步骤氧化物生长法进行处理,该多步骤的氧化物生长法包括干式氧化步骤(即具有温度梯度的干式RTO法)和蒸汽生成步骤(其中的蒸汽生成步骤可以是本文所定义的原位的或原位外的)。而且,可控制蒸汽生成步骤期间的晶片温度以获得跨过晶片径向的均匀或不均匀温度。可改变每个步骤的反复顺序和次数而达到预期的结果。以下是在具有均匀晶片温度的蒸汽生成法之后进行具有不均匀晶片温度的蒸汽生成法的一个示例。
与温度控制相结合的ISSG法的示例
总共有6个300mm的SOI晶片被处理。在处理SOI晶片之前,采用13个P上P-Epi Si晶片进行调节和配置。目标是显示不均匀的牺牲氧化物膜厚度分布以补偿SOI晶片的不均匀硅层厚度。SOI晶片上的硅层在晶片边缘处更厚。因此,目标是使边缘处的氧化物层也更厚,从而使剥离氧化物之后的硅层更均匀。晶片中心区域内的目标厚度是160,在晶片边缘处上升至190
Figure C20038010693600312
。采用Epi调整晶片改变总流速、压力和浸渍时间,为获得预期的不均匀氧化物厚度分布而对ISSG法进行调整。如下表I中所概括的,名义的ISSG工艺在14Torr下进行,于1100℃下浸渍130秒,在配方或制法步骤2-7(对应于图4的步骤306-310)期间采用33%氢气和67%氧气,总气体流速为40slm。因此,对于30slm的总气体流速,存在9.9slm的氢气和20.1slm的氧气。
表I:名义方法概括
  步骤   温度和压力条件
  晶片输入功率   区域1-8:20%,区域9:18%,区域10-15:5%
  开环功率   区域1-8:26%,区域9:23%,区域10-15:5%
  1.抽吸减压   抽吸减压至1Torr;开环恒定电压
  2.回充   回充至14Torr;保持恒定电压,直到温度T>400℃
  3.快速升温   以10℃/s的速率快速升温至600℃
  4.稳定   在600℃的温度下保持15s
  5.快速升温   以75℃/s的速率快速升温至1100℃
  7.浸渍/处理时间   在1100℃的温度下保持130s
  8.快速降温&抽吸减压   以30℃/s的速率快速降温至690℃,抽吸降压至3Torr
  9.冷却   恒定电压5%,将N<sub>2</sub>以10slm的流速充20s,回充至10Torr
基于压力和流速的方法单独获得了特定的分布。然后,调节各个区域的温度而使晶片的中心区域分布变平。选择对区域T1-T7进行特定的温度调节,与预期的分布达到最佳匹配而不引入滑移。特别是,对区域温度进行以下的温度调节,使Epi调节晶片上获得无滑移的性质:+2.0℃(T1)、+4.8℃(T2)、-0.5℃(T3)、+1.5℃(T4)、-8.0℃(T5)、-5.0℃(T6)、以及-8.0℃(T7)。相应的分布示于图15中。
在氧化物形成之后,将晶片放入100∶1的HF浸渍物中达1800秒,然后进行冲洗和干燥。通过分析三层(SiO2-Si-SiO2-衬底)膜叠层而测量硅层的厚度,其中的两个氧化物层可能有一定的翘曲(convolution)。如图16所示,Epi晶片的厚度从13.9
Figure C20038010693600321
降至9.7
Figure C20038010693600322
。对于这一示例,采用ThermaWave Optiprobe偏振光椭圆率测量仪/反射仪工具测量所有硅和氧化物的厚度。
尽管前文中涉及本发明的实施方式,也可设计其它的和进一步的本发明实施方式而不偏离本发明的基本范围,且本发明的范围由所附的权利要求书确定。

Claims (28)

1.在形成半导体晶片上表面的材料上生长牺牲平面化层的方法,包括:
(a)测定所述材料的不均匀厚度分布;
(b)基于所述不均匀厚度分布选择一个或多个工艺参数值,从而对所述材料进行平面化处理;以及
(c)采用湿式氧化法根据所述不均匀厚度分布和所选择的一个或多个工艺参数值在晶片的上表面上生长所述牺牲平面化层,其中所述牺牲平面化层消耗部分材料而实现对所述材料的平面化处理。
2.根据权利要求1所述的方法,其中,选择一个或多个工艺参数值包括选择晶片温度值、气体流动速度、腔室压力和处理时间中的至少一个。
3.根据权利要求1所述的方法,其中,选择一个或多个工艺参数值包括选择约600℃-约1250℃之间的晶片温度值。
4.根据权利要求1所述的方法,其中,选择一个或多个工艺参数值包括选择约2SLM-约50SLM之间的氧气流动速度。
5.根据权利要求1所述的方法,其中,选择一个或多个工艺参数值包括选择约1000℃-约1150℃之间的晶片温度值,约10SLM-约40SLM之间的氧化气体流动速度,约6Torr-约14Torr之间的腔室压力,约30秒-约90秒之间的处理时间,以及具有约10%-约33%之间的H2的氧化混合浓度。
6.根据权利要求1所述的方法,其中,所述牺牲平面化层是氧化物。
7.根据权利要求1所述的方法,其中,所述材料是硅,而所述牺牲平面化层是二氧化硅。
8.根据权利要求1所述的方法,其中,所述晶片是绝缘体上硅晶片。
9.根据权利要求1所述的方法,其中,采用湿式氧化法的生长步骤包括将所述材料暴露到蒸汽中。
10.根据权利要求9所述的方法,其中,所述蒸汽由来自所述晶片的热能在原位生成。
11.根据权利要求9所述的方法,其中,所述蒸汽在原位外生成,然后被传送到装有所述晶片的反应区内。
12.根据权利要求1所述的方法,进一步包括,(d)去除所述牺牲平面化层。
13.根据权利要求12所述的方法,进一步包括,在所述晶片上反复生长和去除牺牲平面化层。
14.根据权利要求12所述的方法,进一步包括,重复步骤(a)-(d)。
15.对具有不均匀形貌的晶片材料进行平面化处理的方法,该方法包括:
将具有所述晶片材料的晶片放置在腔室中,
根据所述不均匀形貌在所述晶片材料上生长牺牲平面化层,从而引起对所述晶片材料的平面化消耗,其中生长所述牺牲平面化层的步骤包括:
(a)在选择的腔室压力下将所述晶片暴露到第一含氧环境中,从而引起对所述晶片材料的平面化消耗,同时,在整个所述晶片上保持基本恒定和均匀的温度分布;(b)将所述晶片暴露到第二含氧环境中,同时,在整个所述晶片上保持不均匀的温度分布,从而引起对所述晶片材料的平面化消耗;以及
(c)去除所述牺牲平面化层。
16.根据权利要求15所述的方法,进一步包括,在将所述晶片放置入所述腔室中的步骤之前,先测定所述不均匀形貌。
17.根据权利要求15所述的方法,其中,所述第一和第二含氧环境是相同的。
18.根据权利要求15所述的方法,其中,所述第一和第二含氧环境是不同的。
19.根据权利要求15所述的方法,其中,所述第一含氧环境包括纯氧气,而所述第二含氧环境包括氧自由基。
20.根据权利要求15所述的方法,进一步包括,在所述晶片上反复进行生长和去除牺牲平面化层的步骤。
21.根据权利要求15所述的方法,其中,所述步骤(a)和(b)重复地和交替地进行。
22.根据权利要求15所述的方法,其中所述步骤(a)和(b)依次进行。
23.根据权利要求15所述的方法,其中所述步骤(a)和(b)同时进行。
24.对晶片的上含硅层进行平面化处理的方法,所述方法包括:
测定所述晶片的目标氧化物分布;
基于所述目标氧化物的分布选择一个或多个工艺参数值,这些工艺参数值选自腔室压力以及氧化流体混合物的流体混合物流动速度中的至少一个,其中的氧化流体混合物包括含氧流体和含氢流体;
将所述晶片放置于氧化物生长腔室中;
使所述氧化流体混合物流入腔室压力处于6Torr-14Torr之间的所述腔室中;
以约10℃/秒-约100℃/秒的速率快速升高所述晶片的温度;
在氧化物生长过程中保持所述腔室压力和晶片温度达约30秒-约90秒;
控制晶片温度,以及控制腔室压力、所述氧化流体混合物的流动速度和所述氧化流体混合物浓度中的至少一个,从而根据目标氧化物分布对所述含硅层进行平面化消耗并在所述含硅层上生长牺牲平面化层;以及
去除所述牺牲平面化层。
25.根据权利要求24所述的方法,其中去除所述牺牲平面化层的步骤包括将所述晶片置入氟化氢浸渍物中。
26.根据权利要求24所述的方法,其中,所述氧化流体混合物包括蒸汽。
27.根据权利要求24所述的方法,进一步包括,对所述氧化流体混合物进行热活化而形成蒸汽。
28.根据权利要求24所述的方法,进一步包括,在所述晶片上反复形成和去除牺牲平面化层。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6927169B2 (en) * 2002-12-19 2005-08-09 Applied Materials Inc. Method and apparatus to improve thickness uniformity of surfaces for integrated device manufacturing
US8536492B2 (en) * 2003-10-27 2013-09-17 Applied Materials, Inc. Processing multilayer semiconductors with multiple heat sources
WO2006095752A1 (ja) * 2005-03-08 2006-09-14 Hitachi Kokusai Electric Inc. 半導体装置の製造方法および基板処理装置
US7700376B2 (en) * 2005-04-06 2010-04-20 Applied Materials, Inc. Edge temperature compensation in thermal processing particularly useful for SOI wafers
US20060240680A1 (en) * 2005-04-25 2006-10-26 Applied Materials, Inc. Substrate processing platform allowing processing in different ambients
US7860379B2 (en) * 2007-01-15 2010-12-28 Applied Materials, Inc. Temperature measurement and control of wafer support in thermal processing chamber
US20080305609A1 (en) * 2007-06-06 2008-12-11 Hui-Shen Shih Method for forming a seamless shallow trench isolation
US7951728B2 (en) * 2007-09-24 2011-05-31 Applied Materials, Inc. Method of improving oxide growth rate of selective oxidation processes
EP3573092B1 (en) 2008-05-02 2021-12-22 Applied Materials, Inc. System for non radial temperature control for rotating substrates
US8889565B2 (en) * 2009-02-13 2014-11-18 Asm International N.V. Selective removal of oxygen from metal-containing materials
US9127340B2 (en) 2009-02-13 2015-09-08 Asm International N.V. Selective oxidation process
FR2943458B1 (fr) * 2009-03-18 2011-06-10 Soitec Silicon On Insulator Procede de finition d'un substrat de type "silicium sur isolant" soi
FR2944645B1 (fr) * 2009-04-21 2011-09-16 Soitec Silicon On Insulator Procede d'amincissement d'un substrat silicium sur isolant
CN102412117A (zh) * 2010-09-19 2012-04-11 中芯国际集成电路制造(上海)有限公司 薄膜形成方法
FR2987935B1 (fr) * 2012-03-12 2016-07-22 Soitec Silicon On Insulator Procede d'amincissement de la couche active de silicium d'un substrat du type "silicium sur isolant" (soi).
US9802360B2 (en) * 2013-06-04 2017-10-31 Stratsys, Inc. Platen planarizing process for additive manufacturing system
US20150206741A1 (en) 2014-01-17 2015-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method for in situ steam generation
US20160254145A1 (en) * 2015-02-27 2016-09-01 Globalfoundries Inc. Methods for fabricating semiconductor structure with condensed silicon germanium layer
FR3034565B1 (fr) * 2015-03-30 2017-03-31 Soitec Silicon On Insulator Procede de fabrication d'une structure presentant une couche dielectrique enterree d'epaisseur uniforme
US10147655B2 (en) * 2016-03-22 2018-12-04 Tokyo Electron Limited System and method for temperature control in plasma processing system
FR3051973B1 (fr) 2016-05-24 2018-10-19 X-Fab France Procede de formation de transistors pdsoi et fdsoi sur un meme substrat
US11107708B2 (en) 2017-11-14 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Heating platform, thermal treatment and manufacturing method
CN109585274B (zh) * 2018-11-30 2020-09-15 上海华力微电子有限公司 半导体结构的制备方法
CN112447497A (zh) * 2019-08-28 2021-03-05 长鑫存储技术有限公司 氧化层形成方法、半导体器件的制作方法及半导体器件
US11978880B2 (en) 2021-06-01 2024-05-07 GM Global Technology Operations LLC Electrochemical exchange for the fabrication of a layered anode material
US20230060634A1 (en) * 2021-09-02 2023-03-02 GM Global Technology Operations LLC Methods for fabricating two-dimensional anode materials

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11251599A (ja) * 1998-03-06 1999-09-17 Toshiba Corp 薄膜半導体装置の製造方法
US6037273A (en) * 1997-07-11 2000-03-14 Applied Materials, Inc. Method and apparatus for insitu vapor generation
CN1319252A (zh) * 1998-09-25 2001-10-24 旭化成株式会社 半导体衬底及其制造方法、和使用它的半导体器件及其制造方法
JP2002033470A (ja) * 2000-07-17 2002-01-31 Canon Inc 光電変換装置及びその製造方法
US20020104822A1 (en) * 2001-02-02 2002-08-08 Naydenkov Mikhail N. Method of providing optical quality silicon surface
JP2002261286A (ja) * 2001-02-27 2002-09-13 Ind Technol Res Inst ポリシリコン薄膜トランジスタの信頼性を改善する製造方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4154192A (en) * 1976-12-10 1979-05-15 Mitsubishi Denki Kabushiki Kaisha Manufacturing apparatus for semiconductor devices
US4992306A (en) * 1990-02-01 1991-02-12 Air Products Abd Chemicals, Inc. Deposition of silicon dioxide and silicon oxynitride films using azidosilane sources
US5468670A (en) * 1993-07-14 1995-11-21 Hyundai Electronics Industries Co., Ltd. Method for fabricating a semiconductor memory device having a stacked capacitor cell
JPH0710935U (ja) * 1993-07-24 1995-02-14 ヤマハ株式会社 縦型熱処理炉
AU7221294A (en) * 1993-07-30 1995-02-28 Semitool, Inc. Methods for processing semiconductors to reduce surface particles
JPH0750234A (ja) * 1993-08-04 1995-02-21 Komatsu Electron Metals Co Ltd 半導体ウェーハ製造装置および製造方法
JPH0786271A (ja) * 1993-09-17 1995-03-31 Fujitsu Ltd シリコン酸化膜の作製方法
US5777300A (en) * 1993-11-19 1998-07-07 Tokyo Electron Kabushiki Kaisha Processing furnace for oxidizing objects
JPH07162002A (ja) * 1993-12-06 1995-06-23 Sharp Corp 半導体膜の製造方法及び薄膜トランジスタの製造方法
JP2663923B2 (ja) * 1995-06-15 1997-10-15 日本電気株式会社 Soi基板の製造方法
JPH0916925A (ja) * 1995-06-28 1997-01-17 Yamaha Corp 誘導型・mr型複合磁気ヘッドおよびその製造方法
US5862057A (en) * 1996-09-06 1999-01-19 Applied Materials, Inc. Method and apparatus for tuning a process recipe to target dopant concentrations in a doped layer
JP3389022B2 (ja) * 1996-09-27 2003-03-24 シャープ株式会社 半導体装置
JPH10223579A (ja) * 1997-02-13 1998-08-21 Toshiba Corp 基板の平坦化方法及びその装置
US5851892A (en) * 1997-05-07 1998-12-22 Cypress Semiconductor Corp. Fabrication sequence employing an oxide formed with minimized inducted charge and/or maximized breakdown voltage
KR20010013993A (ko) * 1997-06-19 2001-02-26 야마모토 카즈모토 Soi 기판과 그 제조 방법, 및 반도체 디바이스와 그제조 방법
US6100132A (en) * 1997-06-30 2000-08-08 Kabushiki Kaisha Toshiba Method of deforming a trench by a thermal treatment
JP3413174B2 (ja) * 1997-07-11 2003-06-03 アプライド マテリアルズ インコーポレイテッド In−situ蒸気生成方法及び装置
US6306727B1 (en) * 1997-08-18 2001-10-23 Micron Technology, Inc. Advanced isolation process for large memory arrays
JP3959536B2 (ja) * 1997-08-19 2007-08-15 石川島播磨重工業株式会社 半導体膜の成形方法及び半導体基板の製造方法
US6265286B1 (en) * 1997-11-17 2001-07-24 Texas Instruments Incorporated Planarization of LOCOS through recessed reoxidation techniques
US6475927B1 (en) * 1998-02-02 2002-11-05 Micron Technology, Inc. Method of forming a semiconductor device
US6164816A (en) * 1998-08-14 2000-12-26 Applied Materials, Inc. Tuning a substrate temperature measurement system
JP2000269157A (ja) * 1999-03-19 2000-09-29 Tokyo Electron Ltd 基板処理装置
JP2001060580A (ja) * 1999-08-20 2001-03-06 Sumitomo Metal Ind Ltd 半導体基板の製造方法
KR100335120B1 (ko) * 1999-08-25 2002-05-04 박종섭 반도체 소자의 금속 배선 형성 방법
TW434793B (en) 2000-01-11 2001-05-16 Taiwan Semiconductor Mfg Process for producing shallow trench isolation of integrated circuit
US6492283B2 (en) * 2000-02-22 2002-12-10 Asm Microchemistry Oy Method of forming ultrathin oxide layer
JP2001345271A (ja) * 2000-05-31 2001-12-14 Shibaura Mechatronics Corp ウェハの加熱制御方法
JP4843854B2 (ja) 2001-03-05 2011-12-21 住友電気工業株式会社 Mosデバイス
JP2003017408A (ja) * 2001-06-29 2003-01-17 Sanyo Electric Co Ltd 半導体膜、半導体膜の形成方法、半導体装置の製造方法
JP3941427B2 (ja) * 2001-07-16 2007-07-04 株式会社Sumco 加熱装置及び加熱方法
US6927169B2 (en) * 2002-12-19 2005-08-09 Applied Materials Inc. Method and apparatus to improve thickness uniformity of surfaces for integrated device manufacturing

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6037273A (en) * 1997-07-11 2000-03-14 Applied Materials, Inc. Method and apparatus for insitu vapor generation
JPH11251599A (ja) * 1998-03-06 1999-09-17 Toshiba Corp 薄膜半導体装置の製造方法
CN1319252A (zh) * 1998-09-25 2001-10-24 旭化成株式会社 半导体衬底及其制造方法、和使用它的半导体器件及其制造方法
JP2002033470A (ja) * 2000-07-17 2002-01-31 Canon Inc 光電変換装置及びその製造方法
US20020104822A1 (en) * 2001-02-02 2002-08-08 Naydenkov Mikhail N. Method of providing optical quality silicon surface
JP2002261286A (ja) * 2001-02-27 2002-09-13 Ind Technol Res Inst ポリシリコン薄膜トランジスタの信頼性を改善する製造方法

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