JP3344051B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は液晶表示素子等に用いら
れる薄膜トランジスタの製造方法に関する。
れる薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】例えばアクティブマトリックス液晶表示
素子の能動素子等に用いられる薄膜トランジスタとし
て、ガラス等からなる絶縁性基板の上にゲート電極を形
成し、このゲート電極の上にゲート絶縁膜を介してアモ
ルファスシリコン（以下、ａ−Ｓｉと記す）からなるｉ
型半導体膜を形成するとともに、このｉ型半導体膜の上
に、不純物をドープしたａ−Ｓｉからなるｎ型半導体膜
を介して、ソース電極とドレイン電極とを形成した構造
のものがある。なお、この構造は、一般に逆スタガー構
造と呼ばれている。
素子の能動素子等に用いられる薄膜トランジスタとし
て、ガラス等からなる絶縁性基板の上にゲート電極を形
成し、このゲート電極の上にゲート絶縁膜を介してアモ
ルファスシリコン（以下、ａ−Ｓｉと記す）からなるｉ
型半導体膜を形成するとともに、このｉ型半導体膜の上
に、不純物をドープしたａ−Ｓｉからなるｎ型半導体膜
を介して、ソース電極とドレイン電極とを形成した構造
のものがある。なお、この構造は、一般に逆スタガー構
造と呼ばれている。
【０００３】この逆スタガー構造の薄膜トランジスタ
は、従来、図３あるいは図４に示す製造方法で製造され
ている。
は、従来、図３あるいは図４に示す製造方法で製造され
ている。
【０００４】図３に示す製造方法は次の通りである。
【０００５】［工程１］まず、図３（ａ）に示すよう
に、ガラス等からなる絶縁性の基板１の上にゲート電極
２を形成し、その後、この基板１の上に、ＳｉＮ（窒化
シリコン）等からなるゲート絶縁膜３と、ａ−Ｓｉから
なるｉ型半導体膜４とを順次成膜するとともに、その上
に、前記ｉ型半導体膜４のチャンネル領域を保護するた
めのＳｉＮ等からなるブロッキング用絶縁膜７を成膜す
る。
に、ガラス等からなる絶縁性の基板１の上にゲート電極
２を形成し、その後、この基板１の上に、ＳｉＮ（窒化
シリコン）等からなるゲート絶縁膜３と、ａ−Ｓｉから
なるｉ型半導体膜４とを順次成膜するとともに、その上
に、前記ｉ型半導体膜４のチャンネル領域を保護するた
めのＳｉＮ等からなるブロッキング用絶縁膜７を成膜す
る。
【０００６】［工程２］次に、図３（ｂ）に示すよう
に、前記ブロッキング用絶縁膜７をｉ型半導体膜４のチ
ャンネル領域に対応する形状にパターニングする。
に、前記ブロッキング用絶縁膜７をｉ型半導体膜４のチ
ャンネル領域に対応する形状にパターニングする。
【０００７】［工程３］次に、図３（ｃ）に示すよう
に、不純物をドープしたａ−Ｓｉからなるｎ型半導体膜
５を成膜し、その上に、ソース，ドレイン電極用金属膜
６を成膜する。
に、不純物をドープしたａ−Ｓｉからなるｎ型半導体膜
５を成膜し、その上に、ソース，ドレイン電極用金属膜
６を成膜する。
【０００８】［工程４］次に、図３（ｄ）に示すよう
に、前記ソース，ドレイン電極用金属膜６とｎ型半導体
膜５とｉ型半導体膜４とを、製造する薄膜トランジスタ
の外形に応じた形状にパターニングし、ついで、前記ソ
ース，ドレイン電極用金属膜６をパターニングしてソー
ス電極６Ｓとドレイン電極６Ｄとを形成するとともに、
前記ｎ型半導体膜５をソース，ドレイン電極６Ｓ，６Ｄ
と同じ形状にパターニングしてこのｎ型半導体膜５をソ
ース，ドレイン電極６Ｓ，６Ｄ間において分離し、薄膜
トランジスタを完成させる。
に、前記ソース，ドレイン電極用金属膜６とｎ型半導体
膜５とｉ型半導体膜４とを、製造する薄膜トランジスタ
の外形に応じた形状にパターニングし、ついで、前記ソ
ース，ドレイン電極用金属膜６をパターニングしてソー
ス電極６Ｓとドレイン電極６Ｄとを形成するとともに、
前記ｎ型半導体膜５をソース，ドレイン電極６Ｓ，６Ｄ
と同じ形状にパターニングしてこのｎ型半導体膜５をソ
ース，ドレイン電極６Ｓ，６Ｄ間において分離し、薄膜
トランジスタを完成させる。
【０００９】この場合、ｉ型半導体膜４のチャンネル領
域の上に直接ｎ型半導体膜５が接していると、このｎ型
半導体膜５をソース，ドレイン電極６Ｓ，６Ｄ間におい
て分離するエッチング時に、ｉ型半導体膜４のチャンネ
ル領域の表面もエッチングされてこのｉ型半導体膜４が
ダメージを受けるが、前記製造方法のように、ｉ型半導
体膜４のチャンネル領域をブロッキング用絶縁膜７で覆
っておけば、ｎ型半導体膜５のエッチング時にｉ型半導
体膜４に対するエッチングを前記ブロッキング用絶縁膜
７で阻止することができるため、ｉ型半導体膜４にダメ
ージを与えることなくｎ型半導体膜５をエッチングする
ことができる。
域の上に直接ｎ型半導体膜５が接していると、このｎ型
半導体膜５をソース，ドレイン電極６Ｓ，６Ｄ間におい
て分離するエッチング時に、ｉ型半導体膜４のチャンネ
ル領域の表面もエッチングされてこのｉ型半導体膜４が
ダメージを受けるが、前記製造方法のように、ｉ型半導
体膜４のチャンネル領域をブロッキング用絶縁膜７で覆
っておけば、ｎ型半導体膜５のエッチング時にｉ型半導
体膜４に対するエッチングを前記ブロッキング用絶縁膜
７で阻止することができるため、ｉ型半導体膜４にダメ
ージを与えることなくｎ型半導体膜５をエッチングする
ことができる。
【００１０】次に、図４に示す従来の製造方法を説明す
る。この製造方法は、ｉ型半導体膜のチャンネル領域を
保護するためのブロッキング膜として金属膜を用いる方
法である。なお、図４において、図３に示す構成と同一
の部分には同一の符号を付してその説明を省略する。
る。この製造方法は、ｉ型半導体膜のチャンネル領域を
保護するためのブロッキング膜として金属膜を用いる方
法である。なお、図４において、図３に示す構成と同一
の部分には同一の符号を付してその説明を省略する。
【００１１】［工程１］まず、図４（ａ）に示すよう
に、基板１の上にゲート電極２を形成した後、この基板
１の上に、ゲート絶縁膜３と、ｉ型半導体膜４とを順次
成膜し、その上に、ａ−Ｓｉとのエッチング選択比（ｉ
型半導体膜４およびｎ型半導体膜５とのエッチング選択
比）が大きい金属（Ｃｒ等）からなるブロッキング用金
属膜８を成膜する。
に、基板１の上にゲート電極２を形成した後、この基板
１の上に、ゲート絶縁膜３と、ｉ型半導体膜４とを順次
成膜し、その上に、ａ−Ｓｉとのエッチング選択比（ｉ
型半導体膜４およびｎ型半導体膜５とのエッチング選択
比）が大きい金属（Ｃｒ等）からなるブロッキング用金
属膜８を成膜する。
【００１２】［工程２］次に、図４（ｂ）に示すよう
に、前記ブロッキング用金属膜８をｉ型半導体膜４のチ
ャンネル領域に対応する形状にパターニングする。
に、前記ブロッキング用金属膜８をｉ型半導体膜４のチ
ャンネル領域に対応する形状にパターニングする。
【００１３】［工程３］次に、図４（ｃ）に示すよう
に、ｎ型半導体膜５とソース，ドレイン電極用金属膜６
とを順次成膜する。
に、ｎ型半導体膜５とソース，ドレイン電極用金属膜６
とを順次成膜する。
【００１４】［工程４］次に、図４（ｄ）に示すよう
に、前記ソース，ドレイン電極用金属膜６とｎ型半導体
膜５とｉ型半導体膜４とを、製造する薄膜トランジスタ
の外形に応じる所定の形状にパターニングし、ついで、
前記ソース，ドレイン電極用金属膜６をパターニングし
てソース電極６Ｓとドレイン電極６Ｄとを形成するとと
もに、前記ｎ型半導体膜５をソース，ドレイン電極６
Ｓ，６Ｄ間において分離する。
に、前記ソース，ドレイン電極用金属膜６とｎ型半導体
膜５とｉ型半導体膜４とを、製造する薄膜トランジスタ
の外形に応じる所定の形状にパターニングし、ついで、
前記ソース，ドレイン電極用金属膜６をパターニングし
てソース電極６Ｓとドレイン電極６Ｄとを形成するとと
もに、前記ｎ型半導体膜５をソース，ドレイン電極６
Ｓ，６Ｄ間において分離する。
【００１５】［工程５］この後は、図４（ｅ）に示すよ
うに、前記ブロッキング用金属膜８のソース，ドレイン
電極６Ｓ，６Ｄ間の部分をエッチングして除去し、薄膜
トランジスタを完成させる。
うに、前記ブロッキング用金属膜８のソース，ドレイン
電極６Ｓ，６Ｄ間の部分をエッチングして除去し、薄膜
トランジスタを完成させる。
【００１６】なお、この場合、ソース，ドレイン電極６
Ｓ，６Ｄはそのパターニング時に形成したレジストマス
ク（図示せず）で覆われているため、ブロッキング用金
属膜８を除去する際にソース，ドレイン電極６Ｓ，６Ｄ
がエッチングされることはない。
Ｓ，６Ｄはそのパターニング時に形成したレジストマス
ク（図示せず）で覆われているため、ブロッキング用金
属膜８を除去する際にソース，ドレイン電極６Ｓ，６Ｄ
がエッチングされることはない。
【００１７】この製造方法においても、ｉ型半導体膜４
のチャンネル領域を、ａ−Ｓｉとのエッチング選択比が
大きい金属からなるブロッキング用金属膜８で覆ってい
るため、ｎ型半導体膜５のエッチング時にｉ型半導体膜
４に対するエッチングを前記ブロッキング用金属膜８で
阻止することができる。
のチャンネル領域を、ａ−Ｓｉとのエッチング選択比が
大きい金属からなるブロッキング用金属膜８で覆ってい
るため、ｎ型半導体膜５のエッチング時にｉ型半導体膜
４に対するエッチングを前記ブロッキング用金属膜８で
阻止することができる。
【００１８】
【発明が解決しようとする課題】しかしながら、図３に
示す製造方法においては、ｉ型半導体膜４のチャンネル
領域を保護するブロッキング膜をＳｉＮ等からなる絶縁
膜７で形成しているため、このブロッキング用絶縁膜７
をｉ型半導体膜４のチャンネル領域に対応する形状にパ
ターニングする際に、ゲート絶縁膜３にピンホール欠陥
が発生し、この部分でゲート電極２とソース，ドレイン
電極６Ｓ，６Ｄとが短絡してしまう恐れが生じる。
示す製造方法においては、ｉ型半導体膜４のチャンネル
領域を保護するブロッキング膜をＳｉＮ等からなる絶縁
膜７で形成しているため、このブロッキング用絶縁膜７
をｉ型半導体膜４のチャンネル領域に対応する形状にパ
ターニングする際に、ゲート絶縁膜３にピンホール欠陥
が発生し、この部分でゲート電極２とソース，ドレイン
電極６Ｓ，６Ｄとが短絡してしまう恐れが生じる。
【００１９】これは、ブロッキング用絶縁膜７のパター
ニング時に、そのエッチング液がａ−Ｓｉからなるｉ型
半導体膜４のピンホールを通ってゲート絶縁膜３に達す
るためであり、ＳｉＮ等からなるブロッキング用絶縁膜
７のエッチングはフッ酸系のエッチング液を用いて行な
われるため、ブロッキング用絶縁膜７をエッチングして
いる間にゲート絶縁膜３もエッチングされ、このゲート
絶縁膜３にピンホール欠陥が発生する。
ニング時に、そのエッチング液がａ−Ｓｉからなるｉ型
半導体膜４のピンホールを通ってゲート絶縁膜３に達す
るためであり、ＳｉＮ等からなるブロッキング用絶縁膜
７のエッチングはフッ酸系のエッチング液を用いて行な
われるため、ブロッキング用絶縁膜７をエッチングして
いる間にゲート絶縁膜３もエッチングされ、このゲート
絶縁膜３にピンホール欠陥が発生する。
【００２０】一方、図４に示す製造方法においては、ｉ
型半導体膜４のチャンネル領域を保護するブロッキング
膜を金属膜８で形成しているため、このブロッキング用
金属膜８のパターニングを、ゲート絶縁膜３がエッチン
グされない非フッ酸系のエッチング液を用いて行なうこ
とができ、したがってブロッキング用金属膜８をパター
ニングする際に、ゲート絶縁膜３にピンホール欠陥が生
じることがない。
型半導体膜４のチャンネル領域を保護するブロッキング
膜を金属膜８で形成しているため、このブロッキング用
金属膜８のパターニングを、ゲート絶縁膜３がエッチン
グされない非フッ酸系のエッチング液を用いて行なうこ
とができ、したがってブロッキング用金属膜８をパター
ニングする際に、ゲート絶縁膜３にピンホール欠陥が生
じることがない。
【００２１】しかし、この製造方法においては、ａ−Ｓ
ｉからなるｉ型半導体膜４とその上に成膜したブロッキ
ング用金属膜８との界面にシリサイドが生成し、このシ
リサイドを介してソース電極６Ｓとドレイン電極６Ｄと
が短絡してしまう恐れが生じるという問題がある。
ｉからなるｉ型半導体膜４とその上に成膜したブロッキ
ング用金属膜８との界面にシリサイドが生成し、このシ
リサイドを介してソース電極６Ｓとドレイン電極６Ｄと
が短絡してしまう恐れが生じるという問題がある。
【００２２】すなわち、この製造方法では、ブロッキン
グ用金属膜８を、ａ−Ｓｉとのエッチング選択比が大き
い金属で形成しているが、このブロッキング用金属膜８
をａ−Ｓｉからなるｉ型半導体膜４の上に成膜すると、
図４に示すように、ｉ型半導体膜４とブロッキング用金
属膜８との界面に、ａ−Ｓｉと金属との反応によって生
成するシリサイドの層Ａができる。
グ用金属膜８を、ａ−Ｓｉとのエッチング選択比が大き
い金属で形成しているが、このブロッキング用金属膜８
をａ−Ｓｉからなるｉ型半導体膜４の上に成膜すると、
図４に示すように、ｉ型半導体膜４とブロッキング用金
属膜８との界面に、ａ−Ｓｉと金属との反応によって生
成するシリサイドの層Ａができる。
【００２３】そして、このシリサイド層Ａは、ブロッキ
ング用金属膜８のエッチング条件では除去されないた
め、ブロッキング用金属膜８を除去した後もｉ型半導体
膜４の表面にシリサイド層Ａが残り、ソース電極６Ｓと
ドレイン電極６Ｄとが、前記シリサイド層Ａを介して短
絡してしまう。
ング用金属膜８のエッチング条件では除去されないた
め、ブロッキング用金属膜８を除去した後もｉ型半導体
膜４の表面にシリサイド層Ａが残り、ソース電極６Ｓと
ドレイン電極６Ｄとが、前記シリサイド層Ａを介して短
絡してしまう。
【００２４】本発明は、このような点に着目してなされ
たもので、その目的とするところは、ｉ型半導体膜にダ
メージを与えることなくｎ型半導体膜を分離でき、か
つ、ゲート絶縁膜にピンホール欠陥が発生してゲート電
極とソース，ドレイン電極とが短絡したり、ｉ型半導体
膜とブロッキング膜との界面にシリサイドが生成してソ
ース電極とドレイン電極とが短絡するような不都合を防
止して製造の歩留りを向上させることができる薄膜トラ
ンジスタの製造方法を提供することにある。
たもので、その目的とするところは、ｉ型半導体膜にダ
メージを与えることなくｎ型半導体膜を分離でき、か
つ、ゲート絶縁膜にピンホール欠陥が発生してゲート電
極とソース，ドレイン電極とが短絡したり、ｉ型半導体
膜とブロッキング膜との界面にシリサイドが生成してソ
ース電極とドレイン電極とが短絡するような不都合を防
止して製造の歩留りを向上させることができる薄膜トラ
ンジスタの製造方法を提供することにある。
【００２５】
【課題を解決するための手段】本発明はこのような目的
を達成するために、基板の上にゲート電極を形成した
後、この基板上に、ゲート絶縁膜と、ａ−Ｓｉからなる
ｉ型半導体膜とを順次成膜し、このｉ型半導体膜が成膜
された基板をＨ ２ Ｏ ２ からなる酸化剤溶液に浸漬して、
前記ｉ型半導体膜の表面に薄い酸化層を形成し、この酸
化層の上に、ａ−Ｓｉとのエッチング選択比が大きい金
属からなるブロッキング膜を成膜し、このブロッキング
膜を前記ｉ型半導体膜のチャンネル領域に対応する形状
にパターニングし、かつそのパターニングしたブロッキ
ング膜の下の酸化層を除く残りの酸化層を除去し、次
に、前記ｉ型半導体膜および前記ブロッキング膜の上
に、不純物をドープしたａ−Ｓｉからなるｎ型半導体膜
とソース、ドレイン電極用金属膜とを順次成膜し、前記
ソース，ドレイン電極用金属膜をパターニングしてソー
ス電極とドレイン電極を形成するとともに、前記ｎ型半
導体膜をソース，ドレイン電極間において分離し、この
後、前記ブロッキング膜のソース，ドレイン電極間の部
分を除去するようにしたものである。
を達成するために、基板の上にゲート電極を形成した
後、この基板上に、ゲート絶縁膜と、ａ−Ｓｉからなる
ｉ型半導体膜とを順次成膜し、このｉ型半導体膜が成膜
された基板をＨ ２ Ｏ ２ からなる酸化剤溶液に浸漬して、
前記ｉ型半導体膜の表面に薄い酸化層を形成し、この酸
化層の上に、ａ−Ｓｉとのエッチング選択比が大きい金
属からなるブロッキング膜を成膜し、このブロッキング
膜を前記ｉ型半導体膜のチャンネル領域に対応する形状
にパターニングし、かつそのパターニングしたブロッキ
ング膜の下の酸化層を除く残りの酸化層を除去し、次
に、前記ｉ型半導体膜および前記ブロッキング膜の上
に、不純物をドープしたａ−Ｓｉからなるｎ型半導体膜
とソース、ドレイン電極用金属膜とを順次成膜し、前記
ソース，ドレイン電極用金属膜をパターニングしてソー
ス電極とドレイン電極を形成するとともに、前記ｎ型半
導体膜をソース，ドレイン電極間において分離し、この
後、前記ブロッキング膜のソース，ドレイン電極間の部
分を除去するようにしたものである。
【００２６】
【作用】この製造方法においては、ｉ型半導体膜の表面
に酸化層を形成し、この酸化層の上に金属からなるブロ
ッキング膜を成膜するようにしたから、ブロッキング膜
とｉ型半導体膜との界面でのシリサイドの生成が前記酸
化層により抑えられる。そしてブロッキング膜が、ａ−
Ｓｉとのエッチング選択比が大きい金属の膜であるか
ら、ｎ型半導体膜のエッチング時におけるｉ型半導体膜
のエッチングを前記金属のブロッキング膜で阻止でき、
またブロッキング膜のパターニングを、ゲート絶縁膜を
エッチングしないエッチング条件で行なうことができ、
したがってこのパターニング時にゲート絶縁膜にピンホ
ール欠陥を発生させるようなことがない。
に酸化層を形成し、この酸化層の上に金属からなるブロ
ッキング膜を成膜するようにしたから、ブロッキング膜
とｉ型半導体膜との界面でのシリサイドの生成が前記酸
化層により抑えられる。そしてブロッキング膜が、ａ−
Ｓｉとのエッチング選択比が大きい金属の膜であるか
ら、ｎ型半導体膜のエッチング時におけるｉ型半導体膜
のエッチングを前記金属のブロッキング膜で阻止でき、
またブロッキング膜のパターニングを、ゲート絶縁膜を
エッチングしないエッチング条件で行なうことができ、
したがってこのパターニング時にゲート絶縁膜にピンホ
ール欠陥を発生させるようなことがない。
【００２７】
【実施例】以下、本発明の一実施例による薄膜トランジ
スタの製造方法について、図１および図２を参照して説
明する。なお、図１には製造工程の前半を、図２には製
造工程の後半を示してある。
スタの製造方法について、図１および図２を参照して説
明する。なお、図１には製造工程の前半を、図２には製
造工程の後半を示してある。
【００２８】［工程１］まず、図１（ａ）に示すよう
に、ガラス等からなる絶縁性基板１１の上にゲート電極
１２を形成し、その後、この基板１１の上に、ＳｉＮ等
からなるゲート絶縁膜１３と、ａ−Ｓｉからなるｉ型半
導体膜１４とを順次成膜する。
に、ガラス等からなる絶縁性基板１１の上にゲート電極
１２を形成し、その後、この基板１１の上に、ＳｉＮ等
からなるゲート絶縁膜１３と、ａ−Ｓｉからなるｉ型半
導体膜１４とを順次成膜する。
【００２９】前記ゲート電極１２は、基板１１の上にＴ
ａ，Ｔａ−Ｍｏ合金，Ｃｒ等からなる金属膜を成膜し、
この金属膜をフォトリソグラフィによりパターニングし
て形成する。また、前記ゲート絶縁膜１３とｉ型半導体
膜１４は、プラズマＣＶＤにより連続して成膜する。
ａ，Ｔａ−Ｍｏ合金，Ｃｒ等からなる金属膜を成膜し、
この金属膜をフォトリソグラフィによりパターニングし
て形成する。また、前記ゲート絶縁膜１３とｉ型半導体
膜１４は、プラズマＣＶＤにより連続して成膜する。
【００３０】［工程２］次に、図１（ｂ）に示すよう
に、ｉ型半導体膜１４の表面に、Ｈ２Ｏ２、ＨＮＯ３等
の酸化剤溶液を用いて１００ｎｍ以下の薄い酸化層１
４′を形成する。この酸化処理は、例えばｉ型半導体膜
１４を成膜した後の基板１１を、Ｈ２Ｏ２、ＨＮＯ３等
の酸化剤溶液中に浸漬することにより行なう。
に、ｉ型半導体膜１４の表面に、Ｈ２Ｏ２、ＨＮＯ３等
の酸化剤溶液を用いて１００ｎｍ以下の薄い酸化層１
４′を形成する。この酸化処理は、例えばｉ型半導体膜
１４を成膜した後の基板１１を、Ｈ２Ｏ２、ＨＮＯ３等
の酸化剤溶液中に浸漬することにより行なう。
【００３１】［工程３］次に、図１（ｃ）に示すよう
に、前記ｉ型半導体膜１４の酸化層１４′の上に、ａ−
Ｓｉとのエッチング選択比が大きい金属（Ｃｒ等）から
なるブロッキング膜１５をスパッタリングにより成膜す
る。
に、前記ｉ型半導体膜１４の酸化層１４′の上に、ａ−
Ｓｉとのエッチング選択比が大きい金属（Ｃｒ等）から
なるブロッキング膜１５をスパッタリングにより成膜す
る。
【００３２】この際、ｉ型半導体膜１４の表面には酸化
層１４′が形成されているから、ｉ型半導体膜１４の上
にブロッキング膜１５を形成しても、このブロッキング
膜１５とｉ型半導体膜１４のａ−Ｓｉとの直接の接触が
阻まれ、したがってブロッキング膜１５とｉ型半導体膜
１４との界面でのシリサイドの生成が抑えられる。
層１４′が形成されているから、ｉ型半導体膜１４の上
にブロッキング膜１５を形成しても、このブロッキング
膜１５とｉ型半導体膜１４のａ−Ｓｉとの直接の接触が
阻まれ、したがってブロッキング膜１５とｉ型半導体膜
１４との界面でのシリサイドの生成が抑えられる。
【００３３】［工程４］次に、図１（ｄ）に示すよう
に、前記ブロッキング膜１５をフォトリソグラフィによ
りｉ型半導体膜１４のチャンネル領域に対応する形状に
パターニングする。さらに、前記ｉ型半導体膜１４の表
面の酸化層１４′を、ｉ型半導体膜１４のチャンネル領
域に対応する部分を除いて、ＮＨ４Ｆを用いるウエット
エッチングにより除去する。
に、前記ブロッキング膜１５をフォトリソグラフィによ
りｉ型半導体膜１４のチャンネル領域に対応する形状に
パターニングする。さらに、前記ｉ型半導体膜１４の表
面の酸化層１４′を、ｉ型半導体膜１４のチャンネル領
域に対応する部分を除いて、ＮＨ４Ｆを用いるウエット
エッチングにより除去する。
【００３４】ブロッキング膜１５のパターニングは、非
フッ酸系のエッチング液を用いるウエットエッチングに
より行なう。この場合、そのエッチング液がａ−Ｓｉか
らなるｉ型半導体膜１４のピンホールを通ってゲート絶
縁膜１３に達することがあるが、ゲート絶縁膜１３は前
記非フッ酸系のエッチング液ではエッチングされないか
ら、ゲート絶縁膜１３にピンホール欠陥が生じることは
ない。そして、前記酸化層１４′がごく薄く、この酸化
層１４′のエッチングは極めて短時間で完了するから、
このエッチング液でゲート絶縁膜１３に欠陥を生じさせ
るようなことはない。
フッ酸系のエッチング液を用いるウエットエッチングに
より行なう。この場合、そのエッチング液がａ−Ｓｉか
らなるｉ型半導体膜１４のピンホールを通ってゲート絶
縁膜１３に達することがあるが、ゲート絶縁膜１３は前
記非フッ酸系のエッチング液ではエッチングされないか
ら、ゲート絶縁膜１３にピンホール欠陥が生じることは
ない。そして、前記酸化層１４′がごく薄く、この酸化
層１４′のエッチングは極めて短時間で完了するから、
このエッチング液でゲート絶縁膜１３に欠陥を生じさせ
るようなことはない。
【００３５】［工程５］次に、図２（ｅ）に示すよう
に、不純物をドープしたａ−Ｓｉからなるｎ型半導体膜
１６をプラズマＣＶＤにより成膜し、その上に、Ｃｒ等
からなるソース，ドレイン電極用金属膜１７をスパッタ
リングにより成膜する。
に、不純物をドープしたａ−Ｓｉからなるｎ型半導体膜
１６をプラズマＣＶＤにより成膜し、その上に、Ｃｒ等
からなるソース，ドレイン電極用金属膜１７をスパッタ
リングにより成膜する。
【００３６】［工程６］次に、図２（ｆ）に示すよう
に、前記ソース，ドレイン電極用金属膜１７とｎ型半導
体膜１６とｉ型半導体膜１４とをフォトリソグラフィに
より、製造する薄膜トランジスタの外形に応じる所定の
形状にパターニングし、ついで前記ソース，ドレイン電
極用金属膜１７をフォトリソグラフィによりパターニン
グしてソース電極１７Ｓとドレイン電極１７Ｄとを形成
するとともに、前記ｎ型半導体膜１６をソース，ドレイ
ン電極１７Ｓ，１７Ｄと同じ形状にパターニングしてこ
のｎ型半導体膜１６をソース，ドレイン電極１７Ｓ，１
７Ｄ間において分離する。
に、前記ソース，ドレイン電極用金属膜１７とｎ型半導
体膜１６とｉ型半導体膜１４とをフォトリソグラフィに
より、製造する薄膜トランジスタの外形に応じる所定の
形状にパターニングし、ついで前記ソース，ドレイン電
極用金属膜１７をフォトリソグラフィによりパターニン
グしてソース電極１７Ｓとドレイン電極１７Ｄとを形成
するとともに、前記ｎ型半導体膜１６をソース，ドレイ
ン電極１７Ｓ，１７Ｄと同じ形状にパターニングしてこ
のｎ型半導体膜１６をソース，ドレイン電極１７Ｓ，１
７Ｄ間において分離する。
【００３７】なお、ソース，ドレイン電極用金属膜１７
のパターニングは非フッ酸系のエッチング液を用いるウ
ェットエッチングにより行い、ｎ型半導体膜１６とｉ型
半導体膜１４のパターニングは塩素系のエッチングガス
を用いるドライエッチングにより行なう。
のパターニングは非フッ酸系のエッチング液を用いるウ
ェットエッチングにより行い、ｎ型半導体膜１６とｉ型
半導体膜１４のパターニングは塩素系のエッチングガス
を用いるドライエッチングにより行なう。
【００３８】この場合、ｎ型半導体膜１６をソース，ド
レイン電極１７Ｓ，１７Ｄ間において分離するまでは、
金属からなるブロッキング膜１５がｎ型半導体膜１６に
よって覆われているため、ソース，ドレイン電極用金属
膜１７をパターニングしてソース電極１７Ｓとドレイン
電極１７Ｄとを形成する際に、そのエッチング液によっ
てブロッキング膜１５がエッチングされることはない。
レイン電極１７Ｓ，１７Ｄ間において分離するまでは、
金属からなるブロッキング膜１５がｎ型半導体膜１６に
よって覆われているため、ソース，ドレイン電極用金属
膜１７をパターニングしてソース電極１７Ｓとドレイン
電極１７Ｄとを形成する際に、そのエッチング液によっ
てブロッキング膜１５がエッチングされることはない。
【００３９】また、ｎ型半導体膜１６をソース，ドレイ
ン電極１７Ｓ，１７Ｄ間において分離するときに、ｉ型
導体膜１４のチャンネル領域を覆っているブロッキング
膜１５が前記エッチングガスにさらされるが、このブロ
ッキング膜１５がａ−Ｓｉとのエッチング選択比が大き
い金属で形成されているから、前記エッチングガスでブ
ロッキング膜１５がエッチングされるようなことがな
い。そしてｎ型半導体膜１６を分離するエッチング時に
おけるｉ型半導体膜１４のエッチングが前記ブロッキン
グ膜１５によって阻止される。
ン電極１７Ｓ，１７Ｄ間において分離するときに、ｉ型
導体膜１４のチャンネル領域を覆っているブロッキング
膜１５が前記エッチングガスにさらされるが、このブロ
ッキング膜１５がａ−Ｓｉとのエッチング選択比が大き
い金属で形成されているから、前記エッチングガスでブ
ロッキング膜１５がエッチングされるようなことがな
い。そしてｎ型半導体膜１６を分離するエッチング時に
おけるｉ型半導体膜１４のエッチングが前記ブロッキン
グ膜１５によって阻止される。
【００４０】［工程７］この後は、図２（ｇ）に示すよ
うに、ブロッキング膜１５のソース，ドレイン電極１７
Ｓ，１７Ｄ間の部分を非フッ酸系のエッチング液を用い
るウエットエッチングによって除去し、薄膜トランジス
タを完成させる。
うに、ブロッキング膜１５のソース，ドレイン電極１７
Ｓ，１７Ｄ間の部分を非フッ酸系のエッチング液を用い
るウエットエッチングによって除去し、薄膜トランジス
タを完成させる。
【００４１】なお、この場合、ソース，ドレイン電極１
７Ｓ，１７Ｄはそのパターニング時に形成したレジスト
マスク（図示せず）で覆われているため、ブロッキング
膜１５を除去する際にソース，ドレイン電極１７Ｓ，１
７Ｄがエッチングされることはないし、また、ゲート絶
縁膜１３は上述したように非フッ酸系のエッチング液で
はエッチングされないから、ｉ型半導体膜１４のピンホ
ール部分においてゲート絶縁膜１３がエッチングされる
こともない。
７Ｓ，１７Ｄはそのパターニング時に形成したレジスト
マスク（図示せず）で覆われているため、ブロッキング
膜１５を除去する際にソース，ドレイン電極１７Ｓ，１
７Ｄがエッチングされることはないし、また、ゲート絶
縁膜１３は上述したように非フッ酸系のエッチング液で
はエッチングされないから、ｉ型半導体膜１４のピンホ
ール部分においてゲート絶縁膜１３がエッチングされる
こともない。
【００４２】ブロッキング膜１５のソース，ドレイン電
極１７Ｓ，１７Ｄ間の部分を除去した後にも、ｉ型半導
体膜１４のチャンネル領域の上に酸化層１４′が残る
が、この酸化層１４′は電気絶縁性を有するからソース
電極１７Ｓとドレイン電極１７Ｄとが前記酸化層１４′
を介して短絡するようなことはない。
極１７Ｓ，１７Ｄ間の部分を除去した後にも、ｉ型半導
体膜１４のチャンネル領域の上に酸化層１４′が残る
が、この酸化層１４′は電気絶縁性を有するからソース
電極１７Ｓとドレイン電極１７Ｄとが前記酸化層１４′
を介して短絡するようなことはない。
【００４３】このような製造方法においては、ｉ型半導
体膜１４のチャンネル領域を保護するブロッキング膜１
５として、ａ−Ｓｉとのエッチング選択比が大きい金属
を用いているため、ｎ型半導体膜１６のエッチング時に
おけるｉ型半導体膜１４のエッチングを前記ブロッキン
グ膜１５によって阻止することができる。
体膜１４のチャンネル領域を保護するブロッキング膜１
５として、ａ−Ｓｉとのエッチング選択比が大きい金属
を用いているため、ｎ型半導体膜１６のエッチング時に
おけるｉ型半導体膜１４のエッチングを前記ブロッキン
グ膜１５によって阻止することができる。
【００４４】そしてブロッキング膜１５が金属であるた
め、このブロッキング膜１５のパターニングを、ゲート
絶縁膜１３をエッチングしないエッチング条件（非フッ
酸系のエッチング液を用いるウエットエッチング）で行
なうことができ、したがってブロッキング膜１５をパタ
ーニングする際にゲート絶縁膜１３にピンホール欠陥が
発生して、ゲート電極１２とソース，ドレイン電極１７
Ｓ，１７Ｄとが短絡してしまうことはない。
め、このブロッキング膜１５のパターニングを、ゲート
絶縁膜１３をエッチングしないエッチング条件（非フッ
酸系のエッチング液を用いるウエットエッチング）で行
なうことができ、したがってブロッキング膜１５をパタ
ーニングする際にゲート絶縁膜１３にピンホール欠陥が
発生して、ゲート電極１２とソース，ドレイン電極１７
Ｓ，１７Ｄとが短絡してしまうことはない。
【００４５】ｉ型半導体膜１４の上には金属からなるブ
ロッキング膜１５が成膜されるが、ｉ型半導体膜１４の
表面には予め酸化層１４′が形成されているから、ｉ型
半導体膜１４とブロッキング膜１５との直接の接触が避
けられ、ｉ型半導体膜１４とブロッキング膜１５との界
面でのシリサイドの生成が抑えられ、これによりソース
電極１７Ｓとドレイン電極１７Ｄとの短絡が確実に防止
される。
ロッキング膜１５が成膜されるが、ｉ型半導体膜１４の
表面には予め酸化層１４′が形成されているから、ｉ型
半導体膜１４とブロッキング膜１５との直接の接触が避
けられ、ｉ型半導体膜１４とブロッキング膜１５との界
面でのシリサイドの生成が抑えられ、これによりソース
電極１７Ｓとドレイン電極１７Ｄとの短絡が確実に防止
される。
【００４６】ところで、ｉ型半導体膜１４の表面に酸化
層１４′を形成する手段としてＯ２プラズマを用いるこ
とが考えられるが、この場合にはそのプラズマでｉ型半
導体膜１４がダメージを受けてトランジスタ特性が低下
してしまう恐れがある。本発明においては、Ｈ２Ｏ２、
ＨＮＯ３等の酸化剤溶液を用いる酸化処理によりｉ型半
導体膜１４の表面に酸化層１４′を形成するものであ
り、したがってｉ型半導体膜１４にダメージを与える恐
れがなく、良好なランジスタ特性を維持することができ
る。
層１４′を形成する手段としてＯ２プラズマを用いるこ
とが考えられるが、この場合にはそのプラズマでｉ型半
導体膜１４がダメージを受けてトランジスタ特性が低下
してしまう恐れがある。本発明においては、Ｈ２Ｏ２、
ＨＮＯ３等の酸化剤溶液を用いる酸化処理によりｉ型半
導体膜１４の表面に酸化層１４′を形成するものであ
り、したがってｉ型半導体膜１４にダメージを与える恐
れがなく、良好なランジスタ特性を維持することができ
る。
【００４７】
【発明の効果】以上説明したように本発明によれば、ｉ
型半導体膜の表面に酸化層を形成し、この酸化層の上
に、ａ−Ｓｉとのエッチング選択比が大きい金属からな
るブロッキング膜を成膜するようにしたから、ｉ型半導
体膜とブロッキング膜との界面でのシリサイドの発生を
抑えてソース電極とドレイン電極との短絡を確実に防止
でき、またブロッキング膜が金属であるから、ｉ型半導
体膜にダメージを与えることなくｎ型半導体膜を分離さ
せることができ、さらにゲート絶縁膜のピンホール欠陥
によるゲート電極とソース，ドレイン電極との短絡を確
実に防止することができる。
型半導体膜の表面に酸化層を形成し、この酸化層の上
に、ａ−Ｓｉとのエッチング選択比が大きい金属からな
るブロッキング膜を成膜するようにしたから、ｉ型半導
体膜とブロッキング膜との界面でのシリサイドの発生を
抑えてソース電極とドレイン電極との短絡を確実に防止
でき、またブロッキング膜が金属であるから、ｉ型半導
体膜にダメージを与えることなくｎ型半導体膜を分離さ
せることができ、さらにゲート絶縁膜のピンホール欠陥
によるゲート電極とソース，ドレイン電極との短絡を確
実に防止することができる。
【図１】本発明の一実施例による薄膜トランジスタの製
造方法の前半の工程を順に示す断面図。
造方法の前半の工程を順に示す断面図。
【図２】その製造方法の後半の工程を順に示す断面図。
【図３】従来の薄膜トランジスタの製造方法の工程を順
に示す断面図。
に示す断面図。
【図４】従来の薄膜トランジスタの他の製造方法の工程
を順に示す断面図。
を順に示す断面図。
１１…基板 １２…ゲート電極 １３…ゲート絶縁膜 １４…ｉ型半導体膜 １４′…酸化層 １５…ブロッキング膜 １６…ｎ型半導体膜 １７…ソース，ドレイン電極用金属膜 １７Ｓ…ソース電極 １７Ｄ…ドレイン電極
Claims (1)
- 【請求項１】基板の上にゲート電極を形成した後、この
基板上に、ゲート絶縁膜と、ａ−Ｓｉからなるｉ型半導
体膜とを順次成膜し、このｉ型半導体膜が成膜された基
板をＨ ２ Ｏ ２ からなる酸化剤溶液に浸漬して、前記ｉ型
半導体膜の表面に薄い酸化層を形成し、この酸化層の上
に、ａ−Ｓｉとのエッチング選択比が大きい金属からな
るブロッキング膜を成膜し、このブロッキング膜を前記
ｉ型半導体膜のチャンネル領域に対応する形状にパター
ニングし、かつそのパターニングしたブロッキング膜の
下の酸化層を除く残りの酸化層を除去し、次に、前記ｉ
型半導体膜および前記ブロッキング膜の上に、不純物を
ドープしたａ−Ｓｉからなるｎ型半導体膜とソース，ド
レイン電極用金属膜とを順次成膜し、前記ソース，ドレ
イン電極用金属膜をパターニングしてソース電極とドレ
イン電極を形成するとともに、前記ｎ型半導体膜をソー
ス，ドレイン電極間において分離し、この後、前記ブロ
ッキング膜のソース，ドレイン電極間の部分を除去する
ことを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34569293A JP3344051B2 (ja) | 1993-12-22 | 1993-12-22 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34569293A JP3344051B2 (ja) | 1993-12-22 | 1993-12-22 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183530A JPH07183530A (ja) | 1995-07-21 |
| JP3344051B2 true JP3344051B2 (ja) | 2002-11-11 |
Family
ID=18378322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34569293A Expired - Fee Related JP3344051B2 (ja) | 1993-12-22 | 1993-12-22 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3344051B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4892830B2 (ja) * | 2004-11-19 | 2012-03-07 | カシオ計算機株式会社 | 薄膜トランジスタの製造方法 |
-
1993
- 1993-12-22 JP JP34569293A patent/JP3344051B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07183530A (ja) | 1995-07-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |