JPH07106583A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPH07106583A JPH07106583A JP24295993A JP24295993A JPH07106583A JP H07106583 A JPH07106583 A JP H07106583A JP 24295993 A JP24295993 A JP 24295993A JP 24295993 A JP24295993 A JP 24295993A JP H07106583 A JPH07106583 A JP H07106583A
- Authority
- JP
- Japan
- Prior art keywords
- film
- etching
- upper insulating
- insulating film
- semiconductor film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Thin Film Transistor (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
- ing And Chemical Polishing (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 薄膜トランジスタの製造工程短縮および半導
体層の表面暴露の低減を図る。 【構成】 薄膜トランジスタの上部絶縁膜と半導体膜を
１回のフォトリソグラフ工程でパターニングする。エッ
チングはドライエッチング１条件で可能である。
体層の表面暴露の低減を図る。 【構成】 薄膜トランジスタの上部絶縁膜と半導体膜を
１回のフォトリソグラフ工程でパターニングする。エッ
チングはドライエッチング１条件で可能である。
Description
【０００１】
【産業上の利用分野】本発明は、液晶ディスプレイ，Ｅ
Ｌディスプレイなどに利用される薄膜トランジスタの製
造方法に関する。
Ｌディスプレイなどに利用される薄膜トランジスタの製
造方法に関する。
【０００２】
【従来の技術】以下、図面を参照しながら、従来の薄膜
トランジスタの製造方法の一例について説明する。図２
(c)は一般的な薄膜トランジスタの断面模式図である。
基板１，ゲート電極２，ゲート絶縁膜３，半導体膜４，
高濃度ドープ半導体膜６，導電膜(拡散バリア膜を含む)
７、および上部絶縁膜５が主要構成要素である。ゲート
電極２としてＣr膜、ゲート絶縁膜３および上部絶縁膜
５として窒化シリコン膜、半導体膜４としてアモルファ
スシリコン(以下ａ−Ｓiと略称)膜、
トランジスタの製造方法の一例について説明する。図２
(c)は一般的な薄膜トランジスタの断面模式図である。
基板１，ゲート電極２，ゲート絶縁膜３，半導体膜４，
高濃度ドープ半導体膜６，導電膜(拡散バリア膜を含む)
７、および上部絶縁膜５が主要構成要素である。ゲート
電極２としてＣr膜、ゲート絶縁膜３および上部絶縁膜
５として窒化シリコン膜、半導体膜４としてアモルファ
スシリコン(以下ａ−Ｓiと略称)膜、
【０００３】
【外１】
【０００４】導電膜７としてＴi／Ａl二層膜(Ｔi膜が拡
散バリア層であり、高濃度ドープ半導体膜にコンタクト
する)を使用する。
散バリア層であり、高濃度ドープ半導体膜にコンタクト
する)を使用する。
【０００５】以上の構造を作製する製造工程を図２
(a)，(b)および(c)に示し、以下に詳しく説明する。ま
ず図２(a)に示すように、１回のフォトリソグラフ工程
で、上部絶縁膜５の窒化シリコン膜を、フッ酸とフッ化
アンモニウムの各々１：６混液にてウェットエッチング
して形成する。このとき、ゲート電極とソース・ドレイ
ン電極の重なりによって生じる寄生容量(Ｃｇｓ)を低減
する目的で、裏面露光により、ゲート幅一杯に上部絶縁
膜５をパターニングすることが一般的になっている。
(a)，(b)および(c)に示し、以下に詳しく説明する。ま
ず図２(a)に示すように、１回のフォトリソグラフ工程
で、上部絶縁膜５の窒化シリコン膜を、フッ酸とフッ化
アンモニウムの各々１：６混液にてウェットエッチング
して形成する。このとき、ゲート電極とソース・ドレイ
ン電極の重なりによって生じる寄生容量(Ｃｇｓ)を低減
する目的で、裏面露光により、ゲート幅一杯に上部絶縁
膜５をパターニングすることが一般的になっている。
【０００６】その後、図２(b)に示すように、再度フォ
トリソグラフ工程により半導体膜４をパターニングす
る。これは、透明導電膜(ＩＴＯ膜など)を形成する前
に、光透過率の小さいａ−Ｓi膜を取り除く必要がある
ためである。このパターンは、前工程で形成した上部絶
縁膜５のパターンを包含する形状で形成される。エッチ
ングは、ウエットエッチング法ではフッ酸と硝酸の混
液、ドライエッチング法ではＳＦ6，Ｃl2およびＢＣl3
の組合せで構成されるガスのプラズマにより行う。
トリソグラフ工程により半導体膜４をパターニングす
る。これは、透明導電膜(ＩＴＯ膜など)を形成する前
に、光透過率の小さいａ−Ｓi膜を取り除く必要がある
ためである。このパターンは、前工程で形成した上部絶
縁膜５のパターンを包含する形状で形成される。エッチ
ングは、ウエットエッチング法ではフッ酸と硝酸の混
液、ドライエッチング法ではＳＦ6，Ｃl2およびＢＣl3
の組合せで構成されるガスのプラズマにより行う。
【０００７】
【外２】
【０００８】次に、導電膜７(ソース・ドレイン電極)と
して、スパッタ法等によりＴi／Ａl二層膜を成膜し、パ
ターニングする(例えば、「フラットパネル・ディスプ
レイ′90」日経ＢＰ社 pp. 146〜155)。
して、スパッタ法等によりＴi／Ａl二層膜を成膜し、パ
ターニングする(例えば、「フラットパネル・ディスプ
レイ′90」日経ＢＰ社 pp. 146〜155)。
【０００９】
【発明が解決しようとする課題】上記の例で示すような
従来の製造方法では、上部絶縁膜と半導体膜をパターニ
ングするために、各々独立したフォトリソグラフ・エッ
チング工程を採っており、計２回のフォトリソグラフ工
程とエッチング工程を要していた。しかしながら、上記
２種類のパターンは図形的に近いものであり、２回工程
は、製造コストの点からも工程の歩留まりの観点からも
効率的ではないことは明らかである。１回で上部絶縁膜
と半導体膜をパターニングできれば、製造工程の大幅な
短縮ができ効果的である。また、レジスト膜の剥離工程
で半導体膜表面が汚染されたり、表面層を不必要にエッ
チングするなどの損傷を与えたりすることが起こり、ト
ランジスタ特性の劣化要因となり、またトランジスタの
ＯＮ電流のばらつき要因となる問題点もあった。この点
からも、フォトリソグラフ工程の回数は少ない方がよい
と言える。
従来の製造方法では、上部絶縁膜と半導体膜をパターニ
ングするために、各々独立したフォトリソグラフ・エッ
チング工程を採っており、計２回のフォトリソグラフ工
程とエッチング工程を要していた。しかしながら、上記
２種類のパターンは図形的に近いものであり、２回工程
は、製造コストの点からも工程の歩留まりの観点からも
効率的ではないことは明らかである。１回で上部絶縁膜
と半導体膜をパターニングできれば、製造工程の大幅な
短縮ができ効果的である。また、レジスト膜の剥離工程
で半導体膜表面が汚染されたり、表面層を不必要にエッ
チングするなどの損傷を与えたりすることが起こり、ト
ランジスタ特性の劣化要因となり、またトランジスタの
ＯＮ電流のばらつき要因となる問題点もあった。この点
からも、フォトリソグラフ工程の回数は少ない方がよい
と言える。
【００１０】本発明は上記課題に鑑み、ゲート電極，ゲ
ート絶縁膜，半導体膜および上部絶縁膜を有する薄膜ト
ランジスタにおいて、上部絶縁膜と半導体膜のパターニ
ングでフォトリソグラフ工程を減少させ、製造工程の短
縮，特性の安定化を図るようにした薄膜トランジスタの
製造方法を提供することを目的とするものである。
ート絶縁膜，半導体膜および上部絶縁膜を有する薄膜ト
ランジスタにおいて、上部絶縁膜と半導体膜のパターニ
ングでフォトリソグラフ工程を減少させ、製造工程の短
縮，特性の安定化を図るようにした薄膜トランジスタの
製造方法を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に本発明の薄膜トランジスタの製造方法は、上部絶縁膜
と半導体膜を１回のフォトリソグラフ工程でパターニン
グすることを特徴とする。従来、２回のフォトリソグラ
フを必要とした理由は、連続して上部絶縁膜と半導体膜
をエッチングするエッチング技術がなかったこと、およ
び連続してエッチングした場合、半導体層とソース・ド
レイン電極とのコンタクト領域が面積的に微小化し、確
実なコンタクト特性が得られなかったこと等である。
に本発明の薄膜トランジスタの製造方法は、上部絶縁膜
と半導体膜を１回のフォトリソグラフ工程でパターニン
グすることを特徴とする。従来、２回のフォトリソグラ
フを必要とした理由は、連続して上部絶縁膜と半導体膜
をエッチングするエッチング技術がなかったこと、およ
び連続してエッチングした場合、半導体層とソース・ド
レイン電極とのコンタクト領域が面積的に微小化し、確
実なコンタクト特性が得られなかったこと等である。
【００１２】本発明による薄膜トランジスタの製造方法
は、１回のフォトリソグラフ工程で上部絶縁膜と半導体
膜を連続してエッチングするエッチング技術を実現した
こと、および半導体層とソース・ドレイン電極とのコン
タクト領域が面積的に微小化しても、確実なコンタクト
特性を得るコンタクト形成技術を実現したことに基づい
ている。
は、１回のフォトリソグラフ工程で上部絶縁膜と半導体
膜を連続してエッチングするエッチング技術を実現した
こと、および半導体層とソース・ドレイン電極とのコン
タクト領域が面積的に微小化しても、確実なコンタクト
特性を得るコンタクト形成技術を実現したことに基づい
ている。
【００１３】フォトリソグラフ工程は１回であっても、
エッチングは２回に分けて、上部絶縁膜と半導体膜を別
々にエッチングすることも可能であるし、当然、エッチ
ングも１回で行ってもよい。２回に分けてエッチングす
る方法として、請求項５に記載したように、まず、フッ
酸とフッ化アンモニウムの混合液などにより上部絶縁膜
の窒化シリコン膜をウエットエッチングする工程を行
い、次に、ＳＦ6，Ｃl2およびＢＣl3の組合せで構成さ
れるガスのプラズマにより半導体膜のアモルファスシリ
コン膜をドライエッチングする工程を行えばよい。この
方法は、下地との選択比(エッチング速度の比率)を高く
とれるので、確実にエッチングできる。ただし、下記の
１回エッチング法に比較して、製造手順は複雑化し、コ
スト的には高くなる。
エッチングは２回に分けて、上部絶縁膜と半導体膜を別
々にエッチングすることも可能であるし、当然、エッチ
ングも１回で行ってもよい。２回に分けてエッチングす
る方法として、請求項５に記載したように、まず、フッ
酸とフッ化アンモニウムの混合液などにより上部絶縁膜
の窒化シリコン膜をウエットエッチングする工程を行
い、次に、ＳＦ6，Ｃl2およびＢＣl3の組合せで構成さ
れるガスのプラズマにより半導体膜のアモルファスシリ
コン膜をドライエッチングする工程を行えばよい。この
方法は、下地との選択比(エッチング速度の比率)を高く
とれるので、確実にエッチングできる。ただし、下記の
１回エッチング法に比較して、製造手順は複雑化し、コ
スト的には高くなる。
【００１４】次に、上部絶縁膜と半導体膜を１回のエッ
チングプロセスでエッチングすることも可能である。請
求項２および３に記載したように、ＣＦ4およびＣＨＦ3
を主成分ガスとして含むプラズマ中、またはＳＦ6およ
びＣＨＦ3を主成分ガスとして含むプラズマ中で、上部
絶縁膜の窒化シリコン膜と半導体膜のアモルファスシリ
コン膜を連続してエッチングすることが可能である。た
だし、この方法では、最終的下地膜となるゲート絶縁膜
との選択比がややとりにくくなるため、エッチング条件
の正確な制御が重要となる。
チングプロセスでエッチングすることも可能である。請
求項２および３に記載したように、ＣＦ4およびＣＨＦ3
を主成分ガスとして含むプラズマ中、またはＳＦ6およ
びＣＨＦ3を主成分ガスとして含むプラズマ中で、上部
絶縁膜の窒化シリコン膜と半導体膜のアモルファスシリ
コン膜を連続してエッチングすることが可能である。た
だし、この方法では、最終的下地膜となるゲート絶縁膜
との選択比がややとりにくくなるため、エッチング条件
の正確な制御が重要となる。
【００１５】
【作用】本発明では、上記した方法によって、ゲート電
極，ゲート絶縁膜，半導体膜および上部絶縁膜を有する
薄膜トランジスタの前記上部絶縁膜と半導体膜を１回の
フォトリソグラフ工程でパターニングするので、製造工
程を大幅に簡略化するとともに、半導体膜表面の表面暴
露を最小限にとどめることができ、不要な酸化膜の形成
や不純物の吸着・汚染を抑え、基板全面に均一性が良
く、特性の良いトランジスタを形成できる。
極，ゲート絶縁膜，半導体膜および上部絶縁膜を有する
薄膜トランジスタの前記上部絶縁膜と半導体膜を１回の
フォトリソグラフ工程でパターニングするので、製造工
程を大幅に簡略化するとともに、半導体膜表面の表面暴
露を最小限にとどめることができ、不要な酸化膜の形成
や不純物の吸着・汚染を抑え、基板全面に均一性が良
く、特性の良いトランジスタを形成できる。
【００１６】
【実施例】以下、図面を参照しながら実施例を詳細に説
明する。図１(a)，(b)は本発明の一実施例の薄膜トラン
ジスタの製造方法を工程順に示す薄膜トランジスタの断
面模式図である。11は基板、12はゲート電極、13はゲー
ト絶縁膜、14は半導体膜、15は上部絶縁膜、16は高濃度
ドープ層、17はソース・ドレイン電極である。ゲート電
極12としてはＣr膜、ゲート絶縁膜13および上部絶縁膜1
5としては窒化シリコン膜、半導体膜14としてはアモル
ファスシリコン膜(ａ−Ｓi)、
明する。図１(a)，(b)は本発明の一実施例の薄膜トラン
ジスタの製造方法を工程順に示す薄膜トランジスタの断
面模式図である。11は基板、12はゲート電極、13はゲー
ト絶縁膜、14は半導体膜、15は上部絶縁膜、16は高濃度
ドープ層、17はソース・ドレイン電極である。ゲート電
極12としてはＣr膜、ゲート絶縁膜13および上部絶縁膜1
5としては窒化シリコン膜、半導体膜14としてはアモル
ファスシリコン膜(ａ−Ｓi)、
【００１７】
【外３】
【００１８】ソース・ドレイン電極17としてはチタン膜
とアルミ膜の二層膜を使用した。
とアルミ膜の二層膜を使用した。
【００１９】以下に、上部絶縁膜15がＰＣＶＤ法により
成膜した窒化シリコン膜、半導体膜14がＰＣＶＤ法によ
り成膜したアモルファスシリコン膜、そしてソース・ド
レイン電極17がスパッタ法により成膜したチタン膜とア
ルミニウム膜の二層膜の場合の製法について詳述する。
成膜した窒化シリコン膜、半導体膜14がＰＣＶＤ法によ
り成膜したアモルファスシリコン膜、そしてソース・ド
レイン電極17がスパッタ法により成膜したチタン膜とア
ルミニウム膜の二層膜の場合の製法について詳述する。
【００２０】まず、第１の実施例では、ポジレジストＯ
ＦＰＲ−８００(東京応化(株)製)で所定のパターンを形
成後、平行平板型ドライエッチング装置(ＲＦ電源13.56
MHz)にて、上部窒化シリコン膜とａ−Ｓi膜をドライエ
ッチングした。エッチング条件として、(表１)に示した
ように、ＣＦ4を170SCCM、ＣＨＦ3を30SCCM、およびＨe
を100SCCM導入し、圧力を0.2Torrに設定し、ＲＦ電力と
して２kW(0.8Ｗ／cm2)投入した。この条件でのエッチン
グレートおよび均一性をエッチング特性の欄に示す。上
部絶縁膜のＳiＮ膜と下地のａ−Ｓi膜とのエッチングレ
ート比は約２である。ＳiＮ膜の膜厚は2000Å、ａ−Ｓi
膜の膜厚は500Åとし、エッチングは250秒行った。Ｎ2
分子の発光スペクトル(337nm，674nmまたは715nm)によ
りエッチングの状況をモニターでき、上部窒化シリコン
膜のエッチング終了により信号レベルが低下し、ａ−Ｓ
i膜のエッチングが終了すると再び増加する。そのた
め、過剰なエッチングにより下地のゲート絶縁膜をエッ
チングし過ぎることはない。本実施例では、発光スペク
トル(715nm)をモニターし、発光ピークが低下して再び
上昇後、約20秒のオーバーエッチングを行っている。
ＦＰＲ−８００(東京応化(株)製)で所定のパターンを形
成後、平行平板型ドライエッチング装置(ＲＦ電源13.56
MHz)にて、上部窒化シリコン膜とａ−Ｓi膜をドライエ
ッチングした。エッチング条件として、(表１)に示した
ように、ＣＦ4を170SCCM、ＣＨＦ3を30SCCM、およびＨe
を100SCCM導入し、圧力を0.2Torrに設定し、ＲＦ電力と
して２kW(0.8Ｗ／cm2)投入した。この条件でのエッチン
グレートおよび均一性をエッチング特性の欄に示す。上
部絶縁膜のＳiＮ膜と下地のａ−Ｓi膜とのエッチングレ
ート比は約２である。ＳiＮ膜の膜厚は2000Å、ａ−Ｓi
膜の膜厚は500Åとし、エッチングは250秒行った。Ｎ2
分子の発光スペクトル(337nm，674nmまたは715nm)によ
りエッチングの状況をモニターでき、上部窒化シリコン
膜のエッチング終了により信号レベルが低下し、ａ−Ｓ
i膜のエッチングが終了すると再び増加する。そのた
め、過剰なエッチングにより下地のゲート絶縁膜をエッ
チングし過ぎることはない。本実施例では、発光スペク
トル(715nm)をモニターし、発光ピークが低下して再び
上昇後、約20秒のオーバーエッチングを行っている。
【００２１】その後、レジスト膜を剥離・洗浄し、イオ
ンドーピング装置(質量非分離型)中でｎ型ドーパントの
燐(Ｐ)の注入を実施した。用いたガスはＨ2で希釈し、
５％濃度としたＰＨ3であり、加速電圧８kV，ドーズ量
２×1015ions／cm2の条件で注入した。その後、レジス
トを剥離し、Ｔi／Ａl電極を形成し、250℃，30分のア
ニール後トランジスタ特性を測定した。その結果を(表
２)に示す。
ンドーピング装置(質量非分離型)中でｎ型ドーパントの
燐(Ｐ)の注入を実施した。用いたガスはＨ2で希釈し、
５％濃度としたＰＨ3であり、加速電圧８kV，ドーズ量
２×1015ions／cm2の条件で注入した。その後、レジス
トを剥離し、Ｔi／Ａl電極を形成し、250℃，30分のア
ニール後トランジスタ特性を測定した。その結果を(表
２)に示す。
【００２２】表の数値は100mm円形基板上全面に配置し
た12個の評価トランジスタの平均値であり、比較とし
て、従来例の製造法により作製したトランジスタの測定
値を示す。従来例の製造法では、１回目のフォトリソグ
ラフ工程で窒化シリコン膜をウェットエッチングし、２
回目のフォトリソグラフ工程でａ−Ｓi膜をウエットエ
ッチングした。その他は、本実施例と同様の方法で作製
されている。トランジスタ特性のうち、ゲート立ち上が
り電圧(Ｖt)は本発明の製造方法による方が小さく、Ｏ
Ｎ電流(Ｉon)および、ＯＦＦ電流(Ｉoff)は同程度であ
る。また、移動度μのばらつきについても、同程度とい
う結果が得られた。
た12個の評価トランジスタの平均値であり、比較とし
て、従来例の製造法により作製したトランジスタの測定
値を示す。従来例の製造法では、１回目のフォトリソグ
ラフ工程で窒化シリコン膜をウェットエッチングし、２
回目のフォトリソグラフ工程でａ−Ｓi膜をウエットエ
ッチングした。その他は、本実施例と同様の方法で作製
されている。トランジスタ特性のうち、ゲート立ち上が
り電圧(Ｖt)は本発明の製造方法による方が小さく、Ｏ
Ｎ電流(Ｉon)および、ＯＦＦ電流(Ｉoff)は同程度であ
る。また、移動度μのばらつきについても、同程度とい
う結果が得られた。
【００２３】なお、上記実施例では、ドライエッチング
ガスとしてＣＦ4／ＣＨＦ3／Ｈeの混合ガスを使用した
が、このうちＨeは不活性ガスであり、必ずしも必須で
はないが、エッチング断面の形状，エッチングの均一
性，エッチング表面の微細構造およびプラズマの安定性
等の制御を意図して添加されている。
ガスとしてＣＦ4／ＣＨＦ3／Ｈeの混合ガスを使用した
が、このうちＨeは不活性ガスであり、必ずしも必須で
はないが、エッチング断面の形状，エッチングの均一
性，エッチング表面の微細構造およびプラズマの安定性
等の制御を意図して添加されている。
【００２４】
【表１】
【００２５】
【表２】
【００２６】次に、第２の実施例について説明する(た
だし、表１，表２では省略)。これは、上記したＣＦ4ガ
スの代わりにＳＦ6を使用し、第１の実施例と全く同様
にして、１回のエッチングで上部窒化シリコン膜とａ−
Ｓi膜をエッチングした。
だし、表１，表２では省略)。これは、上記したＣＦ4ガ
スの代わりにＳＦ6を使用し、第１の実施例と全く同様
にして、１回のエッチングで上部窒化シリコン膜とａ−
Ｓi膜をエッチングした。
【００２７】形状的には、ａ−Ｓi膜のコンタクト領域
(コンタクト長ｄ×チャネル幅ｗ)が重要なパラメータと
なる。第１および第２の実施例では、(表２)に示すよう
に、コンタクト長ｄが0.1μm程度しかない。これは、ド
ライエッチングガスとして、ＣＦ4(またはＳＦ6)／ＣＨ
Ｆ3／Ｈeの混合ガスによっているため、異方的にエッチ
ングが行われ、断面形状が垂直に近い形になっているた
めである。
(コンタクト長ｄ×チャネル幅ｗ)が重要なパラメータと
なる。第１および第２の実施例では、(表２)に示すよう
に、コンタクト長ｄが0.1μm程度しかない。これは、ド
ライエッチングガスとして、ＣＦ4(またはＳＦ6)／ＣＨ
Ｆ3／Ｈeの混合ガスによっているため、異方的にエッチ
ングが行われ、断面形状が垂直に近い形になっているた
めである。
【００２８】
【外４】
【００２９】これには、イオンドーピング条件を最適化
することと、Ｔi，Ｚｒ，Ｈｆなどのコンタクト性の良
いメタルの選択が重要である。
することと、Ｔi，Ｚｒ，Ｈｆなどのコンタクト性の良
いメタルの選択が重要である。
【００３０】次に、第３の実施例について説明する。ま
ず、上部絶縁膜の窒化シリコン膜を、第１の実施例と同
様にしてドライエッチングした。ただし、ドライエッチ
ング条件は、第１の実施例の場合より、下地(ａ−Ｓi
膜)との選択比が大きい条件を使用した。
ず、上部絶縁膜の窒化シリコン膜を、第１の実施例と同
様にしてドライエッチングした。ただし、ドライエッチ
ング条件は、第１の実施例の場合より、下地(ａ−Ｓi
膜)との選択比が大きい条件を使用した。
【００３１】(表１)に示したように、エッチングガスと
して、ＣＦ4を120SCCM、ＣＨＦ3を30SCCMおよびＨeを15
0SCCM導入し、圧力を0.2Torrに設定し、ＲＦ電力として
２kW(0.8Ｗ／cm2)投入した。この条件での、エッチング
レートおよび均一性をエッチング特性の欄に示す。上部
絶縁膜のＳiＮ膜と下地のａ−Ｓi膜とのエッチングレー
ト比は、約3.2である。ＳiＮ膜の膜厚は2000Å、ａ−Ｓ
i膜の膜厚は500Åとし、エッチングは140秒行った。Ｎ2
分子の発光スペクトル(337nm，674nmまたは715nm)によ
りエッチングの状況をモニターでき、上部窒化シリコン
膜のエッチング終了により信号レベルが低下する。その
ため、過剰なエッチングにより下地のａ−Ｓi膜をエッ
チングし過ぎることはない。本実施例では、発光スペク
トル(715nm)をモニターし、発光ピークが低下後、約20
秒のオーバーエッチングを行っている。
して、ＣＦ4を120SCCM、ＣＨＦ3を30SCCMおよびＨeを15
0SCCM導入し、圧力を0.2Torrに設定し、ＲＦ電力として
２kW(0.8Ｗ／cm2)投入した。この条件での、エッチング
レートおよび均一性をエッチング特性の欄に示す。上部
絶縁膜のＳiＮ膜と下地のａ−Ｓi膜とのエッチングレー
ト比は、約3.2である。ＳiＮ膜の膜厚は2000Å、ａ−Ｓ
i膜の膜厚は500Åとし、エッチングは140秒行った。Ｎ2
分子の発光スペクトル(337nm，674nmまたは715nm)によ
りエッチングの状況をモニターでき、上部窒化シリコン
膜のエッチング終了により信号レベルが低下する。その
ため、過剰なエッチングにより下地のａ−Ｓi膜をエッ
チングし過ぎることはない。本実施例では、発光スペク
トル(715nm)をモニターし、発光ピークが低下後、約20
秒のオーバーエッチングを行っている。
【００３２】次に、同一真空装置内で、Ｃl2およびＢＣ
l3の組合せで構成されるガスのプラズマにより、半導体
膜のａ−Ｓi膜をドライエッチングした。エッチングガ
スとして、Ｃl2を30SCCM、ＢＣl3を240SCCM導入し、圧
力を0.15Torrに設定し、ＲＦ電力として1.2kW(0.8Ｗ／c
m2)投入した。この条件でのエッチングレートおよび均
一性をエッチング特性の欄に示す。この条件では、下地
のＳiＮ膜との選択比は３以上得られており、第１の実
施例の場合より良好である。したがって、２回エッチン
グを行う本実施例では、１回エッチングの第１の実施例
の場合に比較して、工程増となるが、下地との選択比を
大きくとれるという利点がある。
l3の組合せで構成されるガスのプラズマにより、半導体
膜のａ−Ｓi膜をドライエッチングした。エッチングガ
スとして、Ｃl2を30SCCM、ＢＣl3を240SCCM導入し、圧
力を0.15Torrに設定し、ＲＦ電力として1.2kW(0.8Ｗ／c
m2)投入した。この条件でのエッチングレートおよび均
一性をエッチング特性の欄に示す。この条件では、下地
のＳiＮ膜との選択比は３以上得られており、第１の実
施例の場合より良好である。したがって、２回エッチン
グを行う本実施例では、１回エッチングの第１の実施例
の場合に比較して、工程増となるが、下地との選択比を
大きくとれるという利点がある。
【００３３】次に、第４の実施例について説明する。ま
ず、フッ酸とフッ化アンモニウムの１：６混合液により
上部絶縁膜の窒化シリコン膜をウエットエッチングし
た。洗浄・乾燥後、次にＣl2およびＢＣl3の組合せで構
成されるガスのプラズマにより、半導体膜のａ−Ｓi膜
をドライエッチングした。エッチングガスとして、Ｃl2
を30SCCM、ＢＣl3を240SCCM導入し、圧力を0.15Torrに
設定し、ＲＦ電力として1.2kW(0.8Ｗ／cm2)投入した。
この条件では、下地のＳiＮ膜との選択比は３以上得ら
れており、第１の実施例の場合より良好である。したが
って、２回エッチングを行う本実施例では、１回エッチ
ングの第１の実施例の場合に比較して、工程増となる
が、下地との選択比を大きくとれるという利点がある。
ず、フッ酸とフッ化アンモニウムの１：６混合液により
上部絶縁膜の窒化シリコン膜をウエットエッチングし
た。洗浄・乾燥後、次にＣl2およびＢＣl3の組合せで構
成されるガスのプラズマにより、半導体膜のａ−Ｓi膜
をドライエッチングした。エッチングガスとして、Ｃl2
を30SCCM、ＢＣl3を240SCCM導入し、圧力を0.15Torrに
設定し、ＲＦ電力として1.2kW(0.8Ｗ／cm2)投入した。
この条件では、下地のＳiＮ膜との選択比は３以上得ら
れており、第１の実施例の場合より良好である。したが
って、２回エッチングを行う本実施例では、１回エッチ
ングの第１の実施例の場合に比較して、工程増となる
が、下地との選択比を大きくとれるという利点がある。
【００３４】(表２)に示すように、トランジスタ特性の
うち、ゲート立ち上がり電圧(Ｖt)は第１の実施例の場
合より大きく、ＯＮ電流(Ｉon)は同程度、およびＯＦＦ
電流(Ｉoff)はやや小さい。また、移動度μのばらつき
については、第１の実施例の場合および従来例の製造方
法による場合よりやや大きいという結果が得られた。ま
た、形状的には(表２)に示すように、第１のウエットエ
ッチングで上部絶縁膜がサイドエッチングにより後退す
るため、コンタクト長ｄが0.5μm程度と大きくとれる。
これは、オーバーエッチング時間によりある程度制御で
きる。
うち、ゲート立ち上がり電圧(Ｖt)は第１の実施例の場
合より大きく、ＯＮ電流(Ｉon)は同程度、およびＯＦＦ
電流(Ｉoff)はやや小さい。また、移動度μのばらつき
については、第１の実施例の場合および従来例の製造方
法による場合よりやや大きいという結果が得られた。ま
た、形状的には(表２)に示すように、第１のウエットエ
ッチングで上部絶縁膜がサイドエッチングにより後退す
るため、コンタクト長ｄが0.5μm程度と大きくとれる。
これは、オーバーエッチング時間によりある程度制御で
きる。
【００３５】以上の実施例に述べたように、本発明の薄
膜トランジスタの製造方法では、ゲート電極，ゲート絶
縁膜，半導体膜および上部絶縁膜を有する薄膜トランジ
スタにおいて、上部絶縁膜と半導体膜を１回のフォトリ
ソグラフ工程でパターニングするところに特徴を有す
る。
膜トランジスタの製造方法では、ゲート電極，ゲート絶
縁膜，半導体膜および上部絶縁膜を有する薄膜トランジ
スタにおいて、上部絶縁膜と半導体膜を１回のフォトリ
ソグラフ工程でパターニングするところに特徴を有す
る。
【００３６】以上の実施例では、半導体層としてａ−Ｓ
i膜を用いたが、多結晶質シリコン膜であっても同様の
効果が期待できる。また、上部絶縁膜およびゲート絶縁
膜がＳiＮ膜以外の膜でもエッチング方法の適当な選択
により実現できる。
i膜を用いたが、多結晶質シリコン膜であっても同様の
効果が期待できる。また、上部絶縁膜およびゲート絶縁
膜がＳiＮ膜以外の膜でもエッチング方法の適当な選択
により実現できる。
【００３７】
【発明の効果】以上のように本発明によれば、ゲート電
極，ゲート絶縁膜，半導体膜および上部絶縁膜を有する
薄膜トランジスタにおいて、上部絶縁膜と半導体膜を１
回のフォトリソグラフ工程でパターニングすることがで
き、したがって、フォトリソグラフ工程が従来２回必要
であったところを１回で実現できるので、大幅な工程簡
略となり、コストダウンの効果が得られる。さらに、半
導体膜が、エッチング液やレジストの剥離液に暴露され
る回数・時間が低減され、従来より清浄な半導体・金属
界面が形成でき、ゲート閾値電圧(Ｖt)が低減できるな
ど、トランジスタ特性が向上するという効果を有する。
極，ゲート絶縁膜，半導体膜および上部絶縁膜を有する
薄膜トランジスタにおいて、上部絶縁膜と半導体膜を１
回のフォトリソグラフ工程でパターニングすることがで
き、したがって、フォトリソグラフ工程が従来２回必要
であったところを１回で実現できるので、大幅な工程簡
略となり、コストダウンの効果が得られる。さらに、半
導体膜が、エッチング液やレジストの剥離液に暴露され
る回数・時間が低減され、従来より清浄な半導体・金属
界面が形成でき、ゲート閾値電圧(Ｖt)が低減できるな
ど、トランジスタ特性が向上するという効果を有する。
【図１】本発明の一実施例の薄膜トランジスタの工程順
断面模式図である。
断面模式図である。
【図２】従来例の薄膜トランジスタの工程順断面模式図
である。
である。
11…基板、 12…ゲート電極、 13…ゲート絶縁膜、
14…半導体膜、 15…上部絶縁膜、 16…高濃度ドープ
層、 17…ソース・ドレイン電極。
14…半導体膜、 15…上部絶縁膜、 16…高濃度ドープ
層、 17…ソース・ドレイン電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｃ２３Ｆ 4/00 Ｅ 8417−4Ｋ Ｃ３０Ｂ 29/06 Ｂ 8216−4Ｇ 33/08 8216−4Ｇ Ｈ０１Ｌ 21/3065
Claims (5)
- 【請求項１】 ゲート電極，ゲート絶縁膜，半導体膜お
よび保護膜としての上部絶縁膜を有する薄膜トランジス
タの前記上部絶縁膜と半導体膜を１回のフォトリソグラ
フ工程でパターニングすることを特徴とする薄膜トラン
ジスタの製造方法。 - 【請求項２】 ＣＦ4およびＣＨＦ3を主成分ガスとして
含むプラズマ中で、上部絶縁膜の窒化シリコン膜と半導
体膜のアモルファスシリコン膜を連続してエッチングす
ることを特徴とする請求項１記載の薄膜トランジスタの
製造方法。 - 【請求項３】 ＳＦ6およびＣＨＦ3を主成分ガスとして
含むプラズマ中で、上部絶縁膜の窒化シリコン膜と半導
体膜のアモルファスシリコン膜を連続してエッチングす
ることを特徴とする請求項１記載の薄膜トランジスタの
製造方法。 - 【請求項４】 ＳＦ6、ＣＦ4およびＣＨＦ3の組合せで
主成分が構成されるガスのプラズマ中で上部絶縁膜の窒
化シリコン膜をドライエッチングする工程と、ＳＦ6，
Ｃl2およびＢＣl3の組合せで構成されるガスのプラズマ
により半導体膜のアモルファスシリコン膜をドライエッ
チングする工程を含むことを特徴とする請求項１記載の
薄膜トランジスタの製造方法。 - 【請求項５】 フッ酸とフッ化アンモニウムの混合液な
どにより上部絶縁膜の窒化シリコン膜をウエットエッチ
ングする工程と、ＳＦ6，Ｃl2およびＢＣl3の組合せで
主成分が構成されるガスのプラズマにより半導体膜のア
モルファスシリコン膜をドライエッチングする工程を含
むことを特徴とする請求項１記載の薄膜トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5242959A JP2939783B2 (ja) | 1993-09-29 | 1993-09-29 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5242959A JP2939783B2 (ja) | 1993-09-29 | 1993-09-29 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07106583A true JPH07106583A (ja) | 1995-04-21 |
| JP2939783B2 JP2939783B2 (ja) | 1999-08-25 |
Family
ID=17096781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5242959A Expired - Fee Related JP2939783B2 (ja) | 1993-09-29 | 1993-09-29 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2939783B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003007679A (ja) * | 2001-06-22 | 2003-01-10 | Tokyo Electron Ltd | ドライエッチング方法 |
| KR100336890B1 (ko) * | 1998-12-15 | 2003-06-19 | 주식회사 현대 디스플레이 테크놀로지 | 박막트랜지스터액정표시소자의제조방법 |
| US6602380B1 (en) | 1998-10-28 | 2003-08-05 | Micron Technology, Inc. | Method and apparatus for releasably attaching a polishing pad to a chemical-mechanical planarization machine |
| US6686287B1 (en) | 1998-07-15 | 2004-02-03 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method and apparatus |
| KR100663291B1 (ko) * | 2000-12-20 | 2007-01-02 | 비오이 하이디스 테크놀로지 주식회사 | 박막 트랜지스터 액정표시장치 제조 방법 |
| JP2014150268A (ja) * | 2002-10-31 | 2014-08-21 | Applied Materials Inc | シリコン含有ハードマスクをエッチングする方法 |
-
1993
- 1993-09-29 JP JP5242959A patent/JP2939783B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6686287B1 (en) | 1998-07-15 | 2004-02-03 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method and apparatus |
| US6602380B1 (en) | 1998-10-28 | 2003-08-05 | Micron Technology, Inc. | Method and apparatus for releasably attaching a polishing pad to a chemical-mechanical planarization machine |
| KR100336890B1 (ko) * | 1998-12-15 | 2003-06-19 | 주식회사 현대 디스플레이 테크놀로지 | 박막트랜지스터액정표시소자의제조방법 |
| KR100663291B1 (ko) * | 2000-12-20 | 2007-01-02 | 비오이 하이디스 테크놀로지 주식회사 | 박막 트랜지스터 액정표시장치 제조 방법 |
| JP2003007679A (ja) * | 2001-06-22 | 2003-01-10 | Tokyo Electron Ltd | ドライエッチング方法 |
| JP2014150268A (ja) * | 2002-10-31 | 2014-08-21 | Applied Materials Inc | シリコン含有ハードマスクをエッチングする方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2939783B2 (ja) | 1999-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1228180A (en) | Method of making a high performance small area, thin film transistor | |
| JPH08321623A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH0669233A (ja) | 半導体装置の製造方法 | |
| US5384271A (en) | Method for reduction of off-current in thin film transistors | |
| US4620208A (en) | High performance, small area thin film transistor | |
| KR0146202B1 (ko) | 액정 디스플레이 패널 박막 트랜지스터의 액티브 영역의 엘디디 구조를 형성하는 제조 방법 | |
| JPH08250743A (ja) | 半導体装置の作製方法 | |
| KR100300165B1 (ko) | 반도체장치의 제조방법 | |
| JP4132556B2 (ja) | 液晶表示装置および液晶表示装置の製造方法 | |
| JPH08250746A (ja) | 半導体装置の作製方法 | |
| JPH07106583A (ja) | 薄膜トランジスタの製造方法 | |
| JPH11251599A (ja) | 薄膜半導体装置の製造方法 | |
| JPH06168915A (ja) | シリコン薄膜のドライエッチング方法および薄膜トランジスタ | |
| JP3425925B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2692914B2 (ja) | 薄膜トランジスタの製造方法 | |
| CN113972138B (zh) | 一种薄膜晶体管的制作方法及薄膜晶体管 | |
| JP2663418B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3344051B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2006186389A (ja) | 半導体装置およびその作製方法 | |
| JP3312541B2 (ja) | 薄膜半導体装置の製造方法 | |
| KR20080069892A (ko) | 박막트랜지스터 어레이 제조방법 | |
| JP3415537B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH07273342A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0732255B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH11220134A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20090618 |
|
| LAPS | Cancellation because of no payment of annual fees |