KR100663291B1 - 박막 트랜지스터 액정표시장치 제조 방법 - Google Patents
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Abstract
본 발명은 SF6 플라즈마 처리를 통한 박막 트랜지스터 액정표시장치 제조 방법을 개시한다. 개시된 본 발명은, 박막 트랜지스터 액정표시장치의 어레이 기판 상에 증착된 알루미늄 표면의 산화를 방지하기 위한 박막 트랜지스터 액정표시장치 제조 방법으로서, 투명성 절연 기판 상에 첫 번째 투명 금속 ITO막을 증착하고, 식각하여 제 1 ITO전극을 형성하는 단계; 상기 제 1 ITO전극 상에 불투명 금속을 증착하고, 식각하여 게이트 라인을 형성하는 단계; 상기 게이트 라인이 형성된 투명성 절연 기판의 전체 상에 게이트 절연막과 비정질 실리콘막, 도핑된 비정질 실리콘막을 차례로 증착하고 상기 도핑된 비정질 실리콘막과 비정질 실리콘막을 식각하여 오믹층과 채널층을 형성하는 단계; 상기 오믹층과 채널층이 형성된 투명성 절연 기판 상에 불투명 금속을 증착하고 식각하여 소오스/드레인 전극을 형성하는 단계; 상기 소오스/드레인 전극이 형성된 투명성 절연 기판의 전체 상에 보호막을 증착하고, 식각하여 상기 게이트 라인의 일부분을 노출시키는 콘택 홀을 형성하는 단계; 상기 노출된 게이트 라인 부분을 SF6 플라즈마처리를 하는 단계; 상기 SF6 플라즈마 처리를 한 게이트 라인 상에 두 번째 투명 금속 ITO막을 증착하는 단계;를 포함하는 것을 특징으로 한다.
Description
도 1a 내지 도 2c는 종래의 기술에 따른 마스크 공정 중 보호막 식각 후 ITO증착까지를 나타낸 공정 단면도.
도 2은 본 발명에 따른 마스크 공정을 나타낸 흐름도.
도 3a 내지 도 3d는 본 발명에 따른 마스크 공정 중 보호막 식각 후 ITO증착까지를 나타낸 공정 단면도.
도 4a 내지 도 4b는 SF6 플라즈마 처리를 하지 않은 Al과 처리한 Al시편 상에 X-ray빔을 조사했을 때의 XPS 분석 그래프.
도 5a 내지 도 5c는 SF6 플라즈마 처리를 하지 않은 Al과 처리한 Al시편 상에 ITO 막 증착 후에 XPS의 분석 결과를 나타낸 그래프.
(도면의 주요 부분에 대한 부호의 설명)
10: 유리 기판 11a: 상부 Mo층
11: 게이트 전극 11b: 하부 Mo층
13: 게이트 절연막 15: 보호막
21: AlF3층 23: 두번째 ITO막
본 발명은 액정표시장치 제조 방법에 관한 것으로서, 보다 구체적으로는 게이트와 소오스/드레인 전극에 사용되는 알루미늄계 금속의 산화 방지를 위한 SF6 플라즈마 처리를 통한 박막 트랜지스터 액정표시장치 제조 방법에 관한 것이다.
일반적으로 박막 트랜지스터(Thin Film Transistor) 액정표시장치의 어레이 기판공정에 있어서, 게이트 메탈은 Mow을 사용하여 증착하여 왔다.
그러나, 최근 대화면 및 고화질화의 경향에 따라 게이트 라인이 길고, 많은 화소를 사용하기 때문에 RC타임 딜레이(delay)가 과거 소형일 때와는 다르게 크게 문제가 되고 있다. RC타임 딜레이는 비저항(도전율의 역수)과 유전율(커패시턴스)에 의하여 정해지며, 이를 개선하기 위해서는 저항을 줄이는 방법이 가장 중요하다. 이러한, RC 타임 딜레이 문제를 해결할 수 있는 대체 메탈로 저항이 낮은 Cu, Ag, 및 Al등이 제시되었으나, 구리의 경우에는 에칭시 중금속 처리 및 단가 측면에서 부적합하므로 적용 가능한 게이트 메탈은 알루미늄 또는 알루미늄 합금이다.
그러나, 알루미늄의 특성상 200℃ 이상의 공정온도에서 유리 기판과의 큰 열팽창 계수 차이로 힐락(hillock)이 발생하고, 오픈성 결함으로 인한 전기적 쇼팅(shorting)을 유발할 뿐만 아니라 Al-ITO와 직접 콘택 을 하므로 알루미늄 표면 산화로인한 접촉저항 증가 문제로 알루미늄상부 및 하부에 Mo 버퍼 레이어(buffer layer)를 증착한 게이트 금속을 형성한다.
종래의 박막 트래지스터 액정표시장치는 5-마스크 과정을 따라서 형성하는데, 투명성 유리 기판에 첫 번째 ITO막을 증착하고 식각하여 첫 번째 ITO전극을 형성하고, 게이트 금속을 증착하고 식각하여 게이트 라인을 형성하며, 상기 게이트 라인을 포함한 유리 기판 상에 멀티층(게이트 절연막, 비정질 실리콘막, 도핑된 비정질 실리콘막)을 증착하고 식각하여 오믹층 및 채널층을 형성하며, 소오스/드레인 금속막을 증착하고 식각하여 소오스/드레인 전극을 형성하고, 상기 소오스/드레인 전극 상에 보호막을 증착하고 식각하여 두 번째 ITO전극과 콘택될 콘택 홀을 형성하며, 상기 보호막 상에 두 번째 ITO막을 증착하고 식각하여 두 번째 ITO전극을 형성한다.
여기서, 각각의 식각과정으로 인하여 박막 트랜지스터는 증착된 각각의 층이 남아 있지만, 게이트 패드 부분은 모두 식각되어, 보호막, 게이트 절연막(13), 게이트 금속막 층(11, 11a, 11b)만 남게된다.
여기서, 각각의 식각과정으로 인하여 박막 트랜지스터는 증착된 각각의 층이 남아 있지만, 게이트 패드 부분은 모두 식각되어, 보호막, 게이트 절연막(13), 게이트 금속막 층(11, 11a, 11b)만 남게된다.
도 1a 내지 도 2c는 종래의 마스크 공정중 보호막 식각후 ITO증착까지를 나타낸 공정 단면도로서, 도시된 바와 같이, 게이트 패드 부분에 두 번째 ITO전극과 콘택될 콘택 홀을 형성하기 위하여 포토 공정을 거쳐 식각을 하게 되는데, 이과정에서 게이트 라인 물질인 Mo버퍼 층(11a, 11b)이 함께 식각되어 상기 게이트 라인의 Al이 밖으로 노출되고, 상기 두 번째 ITO막(23)이 콘택 되도록 증착되어 포토 공정이 끝난다. (도면에 표시한 참조 부호 중 설명하지 않은 것은 15는 보호막, 13은 게이트 절연막, 11은 게이트 금속막 층, 그리고, 10은 유리 기판을 각각 나타낸다.
그러나, 상기와 같이 두 번째 ITO막을 증착하는 과정에서 Al막이 밖으로 노출되는데, 상기 ITO막이 증착 될 조건은 온도가 높고(200℃ 이상), 산소 분위기에 서 증착하므로, 상기 노출된 Al은 높은 온도에 의한 힐락이 발생하여 전기적 쇼트가 발생되기 쉽고, 산소 분위기에서 산화되어, 상기 ITO막과 직접 콘택되므로 접촉 저항을 줄이기위한 Mo버퍼 층의 형성 효과를 저해하는 문제가 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안 출된 것으로서, 노출된 Al상에 ITO막의 증착하기 전에 SF6 플라즈마처리를 하여, Al표면에 AlF3 레이어가 형성되도록 하여, Al이 산소 분위기에서 산화되는 것을 막고, 아울러 순수 Al 대신 Al 합금을 사용하여 ITO막 증착시 높은 열에 의한 Al표면에 힐 락이 발생하는 것을 방지하는데, 그 목적이 있다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 박막 트랜지스터 액정표시장치의 어레이 기판 상에 증착된 알루미늄 표면의 산화를 방지하기 위한 박막 트랜지스터 액정표시장치 제조 방법으로서, 투명성 절연 기판 상에 첫 번째 투명 금속 ITO막을 증착하고, 식각하여 제 1 ITO전극을 형성하는 단계; 상기 제 1 ITO전극 상에 불투명 금속을 증착하고, 식각하여 게이트 라인을 형성하는 단계; 상기 게이트 라인이 형성된 투명성 절연 기판의 전체 상에 게이트 절연막과 비정질 실리콘막, 도핑된 비정질 실리콘막을 차례로 증착하고 상기 도핑된 비정질 실리콘막과 비정질 실리콘막을 식각하여 오믹층과 채널층을 형성하는 단계; 상기 오믹층과 채널층이 형성된 투명성 절연 기판 상에 불투명 금속을 증착하고 식각하여 소오스/드레인 전극을 형성하는 단계; 상기 소오스/드레인 전극이 형성된 투명성 절연 기판의 전체 상에 보호막을 증착하고, 식각하여 상기 게이트 라인의 일부분을 노출시키는 콘택 홀을 형성하는 단계; 상기 노출된 게이트 라인 부분을 SF6 플라즈마처리를 하는 단계; 상기 SF6 플라즈마 처리를 한 게이트 라인 상에 두 번째 투명 금속 ITO막을 증착하는 단계;를 포함하는 박막 트랜지스터 액정표시장치 제조 방법을 제공한다.
여기서, 상기 불투명 금속은 Al, Cr/Al, Mo/Al, Ti/Al-Si/Ti, Al-Ti, Ti/Al, Al-Nd, Mo/ Al(Al-Nd)/Mo, Mo/Al-Nd, Al-Fe, Al-Si, Al-Cu을 사용한다. 상기 Al-Ti, Al-Nd, Al-Fe, Al-Si, Al-Cu의 Ti, Nd, Fe, Si, Cu의 첨가량이 10at% 이하의 Al 합금을 사용한다.
상기 불투명 금속을 증착한 후 또는 패터닝 한 후 B. O. E (100:1) 세정 또는 SF6 플라즈마 처리를 한다. 상기 B. O. E (100:1) 세정 또는 SF6 플라즈마 처리를 행한 후 50 ~ 300℃사이의 온도에서 어닐링을 한다.
상기 보호막을 패터닝한 후 SF6 플라즈마 처리를 행하기 전 B. O. E (100:1) 세정공정을 행한다.
상기 투명 금속 ITO막은 결정질 ITO, 비정질 ITO, IXO 및 IZO막을 사용하며, 상기 결정질 ITO, 비정질 ITO, IXO 및 IZO막의 두께는 100~2000Å으로 증착하고, 상기 결정질 ITO, 비정질 ITO, IXO 및 IZO막 표면상에 상기 플라즈마 처리를 적용하며, 상기 결정질 ITO, 비정질 ITO, IXO 및 IZO막은 게이트 라인 및 소오스/드레인 전극과 콘택되고, 상기 결정질 ITO, 비정질 ITO, IXO 및 IZO막의 증착 온도를 230℃ 이하로 낮추어 증착한다.
상기 두번째 투명 금속 ITO막을 증착하는 단계 후, 280℃에서 마지막 어닐링 공정을 수행하는 단계를 더 포함한다.
상기 SF6 플라즈마 대신에 NF3, CHF3 플라즈마를 사용할 수 있다.
여기서, 상기 불투명 금속은 Al, Cr/Al, Mo/Al, Ti/Al-Si/Ti, Al-Ti, Ti/Al, Al-Nd, Mo/ Al(Al-Nd)/Mo, Mo/Al-Nd, Al-Fe, Al-Si, Al-Cu을 사용한다. 상기 Al-Ti, Al-Nd, Al-Fe, Al-Si, Al-Cu의 Ti, Nd, Fe, Si, Cu의 첨가량이 10at% 이하의 Al 합금을 사용한다.
상기 불투명 금속을 증착한 후 또는 패터닝 한 후 B. O. E (100:1) 세정 또는 SF6 플라즈마 처리를 한다. 상기 B. O. E (100:1) 세정 또는 SF6 플라즈마 처리를 행한 후 50 ~ 300℃사이의 온도에서 어닐링을 한다.
상기 보호막을 패터닝한 후 SF6 플라즈마 처리를 행하기 전 B. O. E (100:1) 세정공정을 행한다.
상기 투명 금속 ITO막은 결정질 ITO, 비정질 ITO, IXO 및 IZO막을 사용하며, 상기 결정질 ITO, 비정질 ITO, IXO 및 IZO막의 두께는 100~2000Å으로 증착하고, 상기 결정질 ITO, 비정질 ITO, IXO 및 IZO막 표면상에 상기 플라즈마 처리를 적용하며, 상기 결정질 ITO, 비정질 ITO, IXO 및 IZO막은 게이트 라인 및 소오스/드레인 전극과 콘택되고, 상기 결정질 ITO, 비정질 ITO, IXO 및 IZO막의 증착 온도를 230℃ 이하로 낮추어 증착한다.
상기 두번째 투명 금속 ITO막을 증착하는 단계 후, 280℃에서 마지막 어닐링 공정을 수행하는 단계를 더 포함한다.
상기 SF6 플라즈마 대신에 NF3, CHF3 플라즈마를 사용할 수 있다.
본 발명에 의하면, 알루미늄계 금속으로 이루어진 게이트와 소오스/드레인 전극에 보호막 도포하고, 에칭하는 정도에 상관없이 알루미늄의 산화가 방지되므로 ITO 투명 전도막을 직접 접촉시켜도 접촉저항이 증가하지 않아 RC타임 딜레이를 줄일 수 있는 효과가 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2는 본 발명에 따른 마스크 공정을 나타낸 흐름도로서, 도시한 바와 같이, 투명성 유리 기판에 첫 번째 ITO막을 증착하고, 식각하는 단계를 거치고, 상기 첫 번째 ITO막상에 Mo/Al/Mo의 삼층 막으로된 게이트 금속 막을 증착하고, 식각하여 게이트 라인을 형성한다. 상기 게이트 라인 상에 멀티 층(게이트 절연막, 비정질 실리콘막, 도핑된 비정질 실리콘막)을 증착하고 식각하여 박막 트랜지스터의 채널층 오믹 콘택층을 형성한다. 상기 결과물 상에 소오스/드레인 금속을 증착하고 식각하여 소오스/드레인 전극을 형성한 다음, 상기 소오스/드레인 전극을 포함한 기판 전체 상에 보호막을 도포하고 식각하여 두 번째 ITO전극과 연결될 콘택 홀을 형성한다. 상기 콘택 홀이 형성된 보호막 상에 상기 두 번째 ITO막을 증착하고 식각하여 두 번째 ITO전극을 형성한다.
또한, 상기의 Mo/Al/Mo의 삼층 막으로된 게이트 금속 막대신 Al, Cr/Al, Mo/Al, Ti/Al-Si/Ti, Al-Ti, Ti/Al, Al-Nd, Mo/ Al(Al-Nd)/Mo, Mo/Al-Nd, Al-Fe, Al-Si, Al-Cu로된 불투명 금속 막을 사용할 수 있고, 상기 Al대신 Al-Ti, Al-Nd, Al-Fe, Al-Si, Al-Cu의 Ti, Nd, Fe, Si, Cu의 첨가량이 10at% 이하인 Al 합금을 사용할 수 있다. 상기 ITO금속은 결정질 ITO, 비정질 ITO, IXO 및 IZO금속막으로 대체하여 사용할 수 있고, 그의 증착 두께는 100~2000Å으로 증착한다.
도 3a 내지 도 3d는 본 발명에 따른 마스크 공정 중 보호막 식각 후 ITO증착까지를 나타낸 공정 단면도로서, 상기 도 1의 공정 단면도와 유사하고, 중간에 B. O. E (Buffer Oxide Etchant)(100:1) 세정 또는 SF6 플라즈마 처리 단계를 추가한 것이다. 이상 동일한 부분의 설명은 생략하고, 구분되는 부분을 중심으로 설명 한다. 박막 트랜지스터 제조공정에서 에레이 유리 기판 상(10)에는 상기 박막 트랜지스터 형성을 위하여, 첫 번째 ITO막, 게이트 금속막(11, 11a, 11b) 게이트 절연막(13), 비정질 실리콘막, 비도핑된 실리콘막, 소오스/드레인 금속막(도시 하지않음), 보호막(15), 두 번째 ITO막(23)이 증착되지만, 포토 공정에서 식각 과정을 거치게되면, 게이트 패드 영역에서는 게이트 금속막(11)과 게이트 절연막(13)및 보호막(15)만 남게된다. 여기에 두번째 ITO막(23)과 콘택될 콘택 홀이 형성되기 위하여 식각을 하고, 상기 식각 과정에서 상부 Mo층(11a)이 함께 식각되어 Al층이 노출된다. 상기 노출된 Al막에 B. O. E (100:1) 세정 또는 SF6 플라즈마 처리를 하게 되면, Al과 반응하여, AlF3층(21)이 형성된다. 상기 AlF3층(21)이 형성된 Al막에 상기 두 번째 ITO막을 증착한다.
따라서, 노출된 Al막 상에 AlF3라는 얇은 막이 형성되면, 노출된Al막과 ITO막 증착시 Al막이 산화될 조건으로부터 차단되게 되므로, 노출된 Al막이 산화되지 않게 된다.
B, O, E(100:1)은 HF + NH4F: D.I(Deionized Water, 순수)= 100:1로 구성된 용액을 말한다.
또한, 상기에서 ITO 금속대신 결정질 ITO, 비정질 ITO, IXO 및 IZO금속막으로 대체하여 증착하는 경우에는 230℃이하로 낮추어 증착할 수 있고, ITO금속막이 두번째로 증착된 탑(Top) ITO인 경우에는 증착후 어닐링 온도를 280℃로 한다.
도 4a 내지 도 4b는 SF6 플라즈마 처리를 하지 않은 Al과 처리한 Al시편상에 X-ray빔을 조사 했을 때의 XPS(X-ray 빔을 조사하여 시료 표면으로부터 튀어 나온 각 원소의 광 전자 들로부터 시료 표면에 존재하는 원소를 분석하는 장치) 분석 그래프로서, 도시한 바와 같이, SF6 플라즈마 미 처리 시료와 SF6 플라즈마 처리시 파워를 0.5kw로 행한 시료와 SF6 플라즈마 처리시 파워를 1kw로 행한 시료의 표면에 어떠한 물질로 구성되어 있는가 알아 보기 위해서 전 에너지 영역을 스캔하는 분석곡선을 보면 플라즈마 처리를 하면, 플라즈마 처리의 파워가 증가 할 수록 Al 표면에 존재하는 산소의 피크의 높이와 면적이 점점 더 줄어드는 반면에 F1S 양은 점점 더 증가한다. 이것은 산소와 Al이 결합되어 산화되는 것이 줄어들고, F와 결합되는 양이 증가하는 것을 보여주는 것이다.
또한, 도4b에서 도시한 바와 같이, 표면에 존재하는 Al원자들이 어떤 원자들과 결합을 하고 있나 알아보기 위해서 하는 분석 곡선을 보면 플라즈마 처리 전에는 Al-Al, Al-O 결합 피크만 존재하다가 플라즈마 처리 후에는 Al-Al 결합과 Al, O, F가 혼재해 있는 Al-O-F 결합 피크로 변화한다. 이것은 Al-O 결합에너지 피크 최고점 값이 왼쪽으로 조금 변화된 것으로 부터 표면에 결합하고 있음을 알 수 있다. 또한, 플라즈마 미 처리 시료와 0.5kw로 플라즈마 처리를 행한 경우를 보면 0.5kw 시료의 Al-O 결합 상태가 변화해서 줄어드는 반면 Al-Al 면적 값이 그 만큼 증가한 것을 알 수 있으며, 플라즈마 처리의 1kw의 시료가 0.5kw보다 표면의 Al과 Al의 결합량이 감소하는 반면 Al과 결합해 있는 양이 점점 더 증가함을 피크의 면적(적분값)으로 부터 알 수 있다.
도 5a 내지 도 5c는 SF6 플라즈마 처리를 하지 않은 Al과 처리한 Al시편 상에 ITO 막 증착 후에 XPS의 분석 결과를 나타낸 그래프로서, 도시한 바와 같이, 도 5c의 그림에서 보듯이 아르곤(Ar)이온으로 화살표 방향으로 유리기판에 Al막과 ITO막이 증착되 표면에 조사하여 주면, 상기 막들의 표면을 깍아 들어가면서 튀어나오는 광 전자 들로부터 그 위치에서 존재하는 원소들이 무엇으로 구성되어 있는지를 분석하는 방법이고, 플라즈마 처리를 행하지 않은 시료에서는 ITO막 증착시 고온의 산화성 분위기에 의해 Al 산화막(Al2O3)이 형성되어 있음을 알 수 있고, 플라즈마 처리를 행한 시료에서는 Al표면에 플라즈마 처리를 행한 후 ITO박막을 증착한 경우, Al과ITO막 결계층에 Al-F 혼합층 또는 AlF3금속간 화합물 층이 존재하여 Al이 산화되는 것을 막아줌을 알 수 있다.
| Molecule | DO 298[KJ/mol] | |
| AL - | F | 66.6 ±6.3 |
| Al - | O | 511 ±3 |
상기 실험 표에서 나타난 Al-F(66KJ/mol), Al-O(511KJ/mol)이라는 의미는 Al이 산소 또는 F와의 결합을 깨뜨리는데, mol당 66KJ이 필요로 하고, 있다는 것을 의미하며, 이 말은 바꿔말하면 결합되어 있는 에너지가 더 크다는 의미이다.
도 6은 본 발명의 다른 실시 예를 도시한 흐름도로서, 도시된 바와같이, 상기 서술한 본 발명의 흐름도와 유사하지만, SF6플라즈마 처리를 첫 번째 ITO막 증착시 상기 ITO막에 플라즈마처리를 하거나, 게이트 라인 형성 후에 SF6플라즈마 처리를 하여 Al성분으로 구성되 게이트 전극의 산화를 방지할 수 있다.
상기에서 사용한 SF6 플라즈마 대신에서 NF3 , CHF3 플라즈마를 사용하는 경우에도 동일한 효과를 기대할 수 있다.
이상에서와 같이, 본 발명은 SF6플라즈마 처리를 Al표면에 하면, 보호막의 드라이 오버 에칭 정도에 상관없이 게이트와 ITO막을 직접 콘택 시킬 수 있어도, Al표면의 산화로 인하여, 저항이 증가하는 것을 방지하는 효과가 있다.
또한, 보호막 드라이 에칭 직후 보호막 드라이 에칭 챔버 내에서 진행되므로 기존의 액정표시장치의 제조공정에는 변화가 없이 SF6플라즈마 처리가 가능하다.
게다가, 게이트 라인 물질로 Al계의 합금을 사용함으로써 대화면 박막 트랜지스터 액정표시장치의 어레이 기판의 제작시 발생할 수 있는 RC 딜레이 타임을 줄일 수 있는 효과가 있고, 게이트, 소오스/드레인 전극을 동일한 금속재료로 사용하여 원가 절감과 공정의 단순화를 가져오는 효과가 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시 할 수 있다.
Claims (13)
- 박막 트랜지스터 액정표시장치의 어레이 기판 상에 증착된 알루미늄 표면의 산화를 방지하기 위한 박막 트랜지스터 액정표시장치 제조 방법으로서,투명성 절연 기판 상에 첫 번째 투명 금속 ITO막을 증착하고, 식각하여 제 1 ITO전극을 형성하는 단계;상기 제 1 ITO전극 상에 불투명 금속을 증착하고, 식각하여 게이트 라인을 형성하는 단계;상기 게이트 라인이 형성된 투명성 절연 기판의 전체 상에 게이트 절연막과 비정질 실리콘막, 도핑된 비정질 실리콘막을 차례로 증착하고 상기 도핑된 비정질 실리콘막과 비정질 실리콘막을 식각하여 오믹층과 채널층을 형성하는 단계;상기 오믹층과 채널층이 형성된 투명성 절연 기판 상에 불투명 금속을 증착하고 식각하여 소오스/드레인 전극을 형성하는 단계;상기 소오스/드레인 전극이 형성된 투명성 절연 기판의 전체 상에 보호막을 증착하고, 식각하여 상기 게이트 라인의 일부분을 노출시키는 콘택 홀을 형성하는 단계;상기 노출된 게이트 라인 부분을 SF6 플라즈마처리를 하는 단계;상기 SF6 플라즈마 처리를 한 게이트 라인 상에 두 번째 투명 금속 ITO막을 증착하는 단계;를 포함하는 것을 특징으로 하는 박막 트랜지스터 액정표시장치 제조 방법.
- 제 1항에 있어서,상기 불투명 금속은 Al, Cr/Al, Mo/Al, Ti/Al-Si/Ti, Al-Ti, Ti/Al, Al-Nd, Mo/ Al(Al-Nd)/Mo, Mo/Al-Nd, Al-Fe, Al-Si, Al-Cu을 사용하는 것을 특징으로 하는 박막 트랜지스터 액정표시장치 제조 방법.
- 제 2항에 있어서,상기 Al-Ti, Al-Nd, Al-Fe, Al-Si, Al-Cu의 Ti, Nd, Fe, Si, Cu의 첨가량이 10at% 이하의 Al 합금을 사용하는 것을 특징으로 하는 박막 트랜지스터 액정표시장치 제조 방법.
- 제 3항에 있어서,상기 불투명 금속을 증착한 후 또는 패터닝 한 후 B. O. E (100:1) 세정 또는 SF6 플라즈마 처리를 하는 것을 특징으로 하는 박막 트랜지스터 액정표시장치 제조 방법.
- 제 4항에 있어서,상기 B. O. E (100:1) 세정 또는 SF6 플라즈마 처리를 행한 후 50 ~ 300℃사이의 온도에서 어닐링 하는 것을 특징으로 하는 박막 트랜지스터 액정표시장치 제조 방법.
- 제 1항에 있어서,상기 보호막을 패터닝한 후 SF6 플라즈마 처리를 행하기 전 B. O. E (100:1) 세정공정을 행하는 것을 특징으로 하는 박막 트랜지스터 액정표시장치 제조 방법.
- 제 1항에 있어서,상기 첫 번째 및 두 번째 투명 금속 ITO막은 결정질 ITO, 비정질 ITO, IXO 및 IZO막을 사용하는 것을 특징으로 하는 박막 트랜지스터 액정표시장치 제조 방법.
- 제 7항에 있어서,상기 결정질 ITO, 비정질 ITO, IXO 및 IZO막의 두께는 100~2000Å으로 증착하는 것을 특징으로 하는 박막 트랜지스터 액정표시장치 제조 방법.
- 제 7항에 있어서,상기 결정질 ITO, 비정질 ITO, IXO 및 IZO막 표면상에 상기 플라즈마 처리를 적용하는 것을 특징으로 하는 박막 트랜지스터 액정표시장치 제조 방법.
- 제 7항에 있어서,상기 결정질 ITO, 비정질 ITO, IXO 및 IZO막이 게이트 및 소오스와드레인 전극과 콘택되는 것을 특징으로 하는 박막 트랜지스터 액정표시장치 제조 방법.
- 제 7항에 있어서,상기 결정질 ITO, 비정질 ITO, IXO 및 IZO막의 증착온도를 230℃ 이하로 낮추어 증착하는 것을 특징으로 하는 박막 트랜지스터 액정표시장치 제조 방법.
- 제 1항에 있어서,상기 두번째 투명 금속 ITO막을 증착하는 단계 후, 280℃에서 마지막 어닐링 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 액정표시장치 제조 방법.
- 제 1항에 있어서,상기 SF6 플라즈마 대신에 NF3, CHF3 플라즈마를 사용할 수 있는 것을 특징으로 하는 박막 트랜지스터 액정표시장치 패널 제조 방법.
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